JP2007258542A - 配線基板 - Google Patents

Abstract

【課題】半導体素子及びマザーボードとの接続信頼性に優れた配線基板を提供すること。
【解決手段】本発明の配線基板１０のコア材１１は、コア第１主面１２及びコア第２主面１３にて開口する収容穴部９１を有する。セラミックキャパシタ１０１は、チップ第１主面１０２をコア第１主面１２と同じ側に向け、かつチップ第２主面１０３をコア第２主面１３と同じ側に向けた状態で収容穴部９１内に収容される。コア第１主面１２及びチップ第１主面１０２の上に第１コア側絶縁層３３が形成され、コア第２主面１３及びチップ第２主面１０３の上に第２コア側絶縁層３４が形成される。第２コア側絶縁層３４には、第１コア側絶縁層３３に形成される第１ビア穴５３よりもビア径が大きな第２ビア穴５４が形成される。
【選択図】 図１

Description

本発明は、セラミックチップを内蔵する配線基板に関するものである。

コンピュータのＣＰＵなどに使用される半導体集積回路素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載し、そのＩＣチップ搭載用配線基板をマザーボード上に搭載するという手法が採用される。この種のＩＣチップ搭載用配線基板としては、例えば、高分子材料製のコア材内にセラミックチップを埋め込んでコア部を構成し、そのコア部の表面及び裏面にビルドアップ層を形成したものが従来提案されている（例えば、特許文献１，２参照）。

上記従来のＩＣチップ搭載用配線基板は、例えば以下のような手順で製造される。まず、コア表面及びコア裏面の両方にて開口する収容穴部を有する高分子材料製のコア材を準備する。併せて、チップ表面及びチップ裏面にそれぞれ複数の端子電極を突設した埋め込み用セラミックチップを準備する。次に、コア材裏面側に粘着テープを貼り付けるテーピング工程を行い、収容穴部のコア材裏面側開口をあらかじめシールする。そして、収容穴部内に埋め込み用セラミックチップを収容して、チップ裏面を粘着テープの粘着面に貼り付けて仮固定する。次に、収容穴部の内面と埋め込み用セラミックチップの側面との隙間を樹脂充填剤で埋めた後にそれを硬化させる固定工程を行い、コア材に埋め込み用セラミックチップを固定する。この後、コア材及び埋め込み用セラミックチップからなるコア部の表面及び裏面に対して、高分子材料を主体とする層間絶縁層の形成及び導体層の形成を交互に行うことで、ビルドアップ層を形成する。その結果、所望のＩＣチップ搭載用配線基板が得られる。
特開２００２−１００８７０号公報 特開２００５−３９２４３号公報

ところで、従来の製造方法では、図１５に示されるように、埋め込み用セラミックチップ２０４をコア材２０１に固定するために、収容穴部２０２の内面２０３と埋め込み用セラミックチップ２０４の側面２０５との隙間２０６を樹脂充填剤２０７で埋めるようにしている。しかしながら、セラミックチップ２０４には厚さばらつきや反りがあり、さらに樹脂充填剤２０７の充填量も誤差があることから、セラミックチップ２０４の表面と面一となるように（高さが一致するように）樹脂充填剤２０７を埋め込むことは困難となっている。また、充填量が多すぎて樹脂充填剤２０７がチップ表面を覆ってしまうと、ビルドアップ層の浮きやデラミネーションなどの問題が発生することから、通常、樹脂充填剤２０７は少なめに充填される。従って、コア材２０１（収容穴部２０２）とセラミックチップ２０４との隙間２０６における樹脂充填剤２０７の高さは、コア材２０１やチップ２０４よりも低くなり、その部分には凹部２０９が形成されることとなる。その凹部２０９の影響がビルドアップ層表面にまで波及して、その平坦性が低下しＩＣチップを搭載しにくくなるといった問題が生じる。

具体的には、図１６に示すように、コア材２０１、セラミックチップ２０４、及び樹脂充填剤２０７の上面側には凹部２０９があるため、その上面側には凹凸があり厚さばらつきがある樹脂絶縁層２１０が形成されてしまう。また、この樹脂絶縁層２１０には、ビルドアップ層の導体層との接続を図るためのビア穴２１１及びビア導体２１２が形成されている。そのビア穴２１１を形成するために、レーザー加工装置を用いてビア加工を施す場合、樹脂絶縁層２１０は凹凸があるため、その厚さに応じて加工性にばらつきが生じ、ビア穴２１１の形状が異なってしまう。また、樹脂絶縁層２１０の薄い部分にビア穴２１１を形成する場合、レーザー加工後のデスミア処理においてビア穴２１１の箇所にチッピングが発生しショートの原因を引き起こすといった問題が生じる。さらに、この樹脂絶縁層２１０の厚い部分にビア穴２１１を形成する場合には、レーザー加工によるビア穴２１１の未形成が懸念される。

本発明は上記の課題に鑑みてなされたものであり、その目的は、半導体素子及びマザーボードとの接続信頼性に優れた配線基板を提供することにある。

そして上記課題を解決するための手段（手段１）としては、コア第１主面及びコア第２主面を有し、前記コア第１主面及び前記コア第２主面にて開口する収容穴部を有するコア材と、チップ第１主面及びチップ第２主面を有し内部に内部導体が形成され、前記チップ第１主面を前記コア第１主面と同じ側に向け、かつ前記チップ第２主面を前記コア第２主面と同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、前記コア第１主面及び前記チップ第１主面の上に配置され、前記チップ第１主面に対応した領域内に複数の第１ビア穴及び複数の第１ビア導体が形成された第１コア側絶縁層と、前記コア第２主面及び前記チップ第２主面の上に配置され、前記チップ第２主面に対応した領域内に複数の第２ビア穴及び複数の第２ビア導体が形成された第２コア側絶縁層と、前記第１コア側絶縁層上に形成され、層間絶縁層及び導体層を交互に積層した構造を有し、表層部に半導体素子が面実装可能な複数の接続端子を有する素子実装側ビルドアップ層とを備え、前記複数の第２ビア穴の径が前記複数の第１ビア穴の径よりも大きいことを特徴とする配線基板がある。

従って、手段１の配線基板によると、コア第１主面及びチップ第１主面の上に第１コア側絶縁層が形成され、その第１コア側絶縁層においてチップ第１主面に対応した領域内に相対的に小径の第１ビア穴及び第１ビア導体が形成される。よって、端子間ピッチが狭い半導体素子の端子に対して、その第１コア側絶縁層の上に形成される素子実装側ビルドアップ層を介して第１ビア導体を確実に接続することができる。一方、コア第２主面及びチップ第２主面の上に第２コア側絶縁層が形成され、その第２コア側絶縁層においてチップ第２主面に対応した領域内に相対的に大径の第２ビア穴及び第２ビア導体が形成される。ここで、埋め込み用セラミックチップの厚さばらつきなどが原因で第２コア側絶縁層の表面の平坦度が低下した場合でも、第２ビア穴の大径化によりその内部に比較的形状の揃った第２ビア導体を確実に形成可能となる。よって、第２ビア導体の未接続が防止され、接続信頼性が確保される。以上のことから、半導体素子及びマザーボードとの接続信頼性に優れた配線基板を提供することができる。また、第２ビア穴の大径化により例えばめっきフィリング性が向上するため、第２ビア導体の低抵抗化を図ることができ、半導体素子への電力供給が安定化する。よって、この構成によれば、半導体素子の能力を最大限引き出すことが可能となる。

また、上記課題を解決するための別の手段（手段２）としては、コア第１主面及びコア第２主面を有し、前記コア第１主面及び前記コア第２主面にて開口する収容穴部を有するコア材と、チップ第１主面及びチップ第２主面を有し内部に内部導体が形成され、前記チップ第１主面を前記コア第１主面と同じ側に向け、かつ前記チップ第２主面を前記コア第２主面と同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、前記コア第１主面及び前記チップ第１主面の上に配置され、前記チップ第１主面に対応した領域内に複数の第１ビア穴及び複数の第１ビア導体が形成された第１コア側絶縁層と、前記コア第２主面及び前記チップ第２主面の上に配置され、前記チップ第２主面に対応した領域内に複数の第２ビア穴及び複数の第２ビア導体が形成された第２コア側絶縁層と、前記第１コア側絶縁層上に形成され、層間絶縁層及び導体層を交互に積層した構造を有し、表層部に半導体素子が面実装可能な複数の接続端子を有する素子実装側ビルドアップ層とを備え、前記複数の第２ビア穴の数が前記複数の第１ビア穴の数よりも少ないことを特徴とする配線基板がある。

従って、手段２の配線基板によると、コア第１主面及びチップ第１主面の上に配置された第１コア側絶縁層において、チップ第１主面に対応した領域内に複数の第１ビア穴及び複数の第１ビア導体が形成される。また、コア第２主面及びチップ第２主面の上に配置された第２コア側絶縁層において、チップ第２主面に対応した領域内に複数の第２ビア穴及び複数の第２ビア導体が形成される。ここで、埋め込み用セラミックチップの厚さばらつきなどが原因で第２コア側絶縁層の表面の平坦度が低下した場合でも、第２ビア穴を少数化する（いわば間引く）ことにより、第２ビア穴及び第２ビア導体の形状ばらつきの度合いを低減することができる。また、第２ビア穴を小数化しておけば、ショートを回避しつつ十分に大径の第２ビア穴及び第２ビア導体を形成可能となり、第２ビア導体の形状も揃いやすくなる。よって、第２ビア導体の未接続が防止され、接続信頼性が確保される。以上のことから、半導体素子及びマザーボードとの接続信頼性に優れた配線基板を提供することができる。

上記コア材は、配線基板におけるコア部の一部分をなすものであって、例えばコア第１主面及びその裏面側に位置するコア第２主面を有する平板状に形成される。かかるコア材は、埋め込み用セラミックチップを収容するための収容穴部を１つまたは２つ以上有している。この収容穴部は、コア第１主面及びコア第２主面にて開口する貫通穴である。

上記配線基板は、前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を埋めることで、前記埋め込み用セラミックチップを前記コア材に固定する樹脂充填部を備えることが好ましい。この樹脂充填部を備えることにより、コア第１主面とチップ第１主面とが面一となるようセラミックチップをコア材に固定することが可能となり、コア第１主面及びチップ第１主面側に配置される第１コア側絶縁層の平坦度を第２コア側絶縁層の平坦度よりも高めることができる。

上記配線基板は、前記コア第１主面、前記チップ第１主面及び前記樹脂充填部のコア第１主面側露出面が同一レベルにあり、前記コア側絶縁層の平坦度が０μｍ以上３０μｍ以下であることが好ましい。このようにすると、第１コア側絶縁層の平坦度が高くなる結果、その上に形成される素子実装側ビルドアップ層表面の凹凸を抑制することができるため、半導体素子を確実に実装することができる。また、コア第１主面及びチップ第１主面の上に形成される第１コア側絶縁層の厚さばらつきがなくなるため、そのコア側絶縁層に均一な形状の第１ビア穴及び第１ビア導体を形成することができる。

前記埋め込み用セラミックチップの厚さは前記コア材の厚さ以下であることが好ましい。この場合、コア第２主面及びチップ第２主面の上に形成される第２コア側絶縁層の厚さばらつきを抑制することができる。

前記コア材を形成する材料は特に限定されないが、好ましいコア材は高分子材料を主体として形成される。コア材を形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。

上記埋め込み用セラミックチップは、チップ第１主面及びチップ第２主面を有するセラミック焼結体であることが好ましい。このセラミック焼結体としては、アルミナ、窒化アルミニウム、窒化ほう素、炭化珪素、窒化珪素などといった高温焼成セラミックの焼結体が好適に使用されるほか、ホウケイ酸系ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックの焼結体が好適に使用される。この場合、用途に応じて、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウムなどの誘電体セラミックの焼結体を使用することも好ましい。誘電体セラミックの焼結体を使用した場合、静電容量の大きなセラミックキャパシタを実現しやすくなる。

セラミックチップの内部には内部導体が形成されている。このような内部導体を形成する材料としては特に限定されないが、セラミックと同時に焼結しうる金属、例えば、ニッケル、モリブデン、タングステン、チタン等の使用が好適である。なお、低温焼成セラミックの焼結体を選択した場合、内部導体を形成する材料として、さらに銅や銀などの使用が可能となる。内部導体は、セラミック焼結体の厚さ方向に延びるビア導体であってもよく、セラミック焼結体の面方向に延びる内層導体層であってもよい。

ここで埋め込み用セラミックチップは、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造のセラミックキャパシタであってもよい。このようにキャパシタとしての機能を付与した埋め込み用セラミックチップを用いた場合、例えば半導体集積回路素子の近傍に配置されることで浮遊インダクタンスを確実に低下させることができるため、半導体素子を安定的に動作させることが可能となる。

上記配線基板を構成するビルドアップ層は、高分子材料を主体とする層間絶縁層及び導体層を交互に接続した構造を有している。ビルドアップ層はコア部の片面にのみ（即ちコア第１主面及び前記チップ第１主面の上にのみ）形成されていてもよく、コア部の両面に（即ちコア第１主面及び前記チップ第１主面の上、コア第２主面及び前記チップ第２主面の上）形成されていてもよい。なお、コア第１主面及び前記チップ第１主面の上に形成されたビルドアップ層については、その表面においてセラミックチップに対応した領域に半導体素子搭載部が設定される。このような半導体素子搭載部に半導体素子が搭載可能であるため、コア材に半導体素子搭載部を設けた場合に比べて半導体素子との熱膨張係数差を小さくすることができる。従って、半導体素子に作用する熱応力の影響を軽減しやすい構造となっている。

以下、配線基板の製造方法について説明する。

コア材準備工程では、コア第１主面及びコア第２主面を有し、コア第１主面及び前記コア第２主面にて開口する収容穴部を有する平板状のコア材を、従来周知の手法により作製し、あらかじめ準備しておく。

また、埋め込み用セラミックチップ準備工程では、チップ第１主面及びチップ第２主面を有するセラミック焼結体からなり、セラミック焼結体の内部に内部導体が形成された埋め込み用セラミックチップを、従来周知の手法により作製し、あらかじめ準備しておく。

続くマスキング工程では、コア第１主面側にマスキング材を密着するように配置して収容穴部の開口を塞ぐ。このマスキング材としては剥離可能な粘着テープを用いることが好ましい。ただし、コア第１主面側に密着させることが可能な場合には、粘着層を有しないマスキング材を用いることもできる。

その後、固定工程では、埋め込み用セラミックチップのチップ第１主面をコア第１主面と同じ側に向け、かつチップ第２主面をコア第２主面と同じ側に向けて収容穴部内に埋め込み用セラミックチップを収容する。ここで、マスキング材として粘着テープを使用した場合、その粘着テープの粘着面に埋め込み用セラミックチップを貼り付けて仮固定する。この状態で収容穴部の内面と埋め込み用セラミックチップの側面との隙間には、高分子材料製の樹脂充填剤が充填されることで、樹脂充填部が形成される。樹脂充填剤としては熱硬化性樹脂が好適であり、これを使用した場合には充填後に加熱処理が行われる。その結果、硬化した樹脂充填部により埋め込み用セラミックチップが収容穴部内に固定される。なお、樹脂充填剤の充填に代えて、前記隙間を第２コア側絶縁層の一部で埋めて固定を図るようにしてもよい。

その後、マスキング材除去工程では、収容穴部の開口を塞ぐようにコア第１主面側に配置したマスキング材を除去する。

洗浄研磨工程では、コア第１主面及びチップ第１主面を酸性脱脂で溶剤洗浄してから研磨する。研磨は従来公知の研磨装置（例えばバフ研磨装置やラッピング装置など）を用いて行われ、その際にはコア第１主面側が例えば１μｍ〜５μｍ程度削り取られる。本工程では溶剤洗浄を先に行い、次いで研磨を行うことがよい。この順序であると、接着材の除去及び表面の平坦化をともに確実に行うことができるからである。

第１絶縁層形成工程では、マスキング材除去工程を経て露出したコア第１主面、チップ第１主面及び樹脂充填部のコア第１主面側露出面の上に、第１コア側絶縁層を形成する。

第２コア側絶縁層形成工程では、コア第２主面、チップ第２主面及び樹脂充填部のコア第２主面側露出面の上に、第２コア側絶縁層を形成する。

前記洗浄研磨工程後かつ前記絶縁層形成工程前に、粗化工程を行い、埋め込み用セラミックチップに形成された複数の端子電極の上にある金属層の表面を粗化することが好ましい。この金属層の粗化により、コア側絶縁層の密着性を高めることができる。また、コア材のコア第１主面及び第２主面に導体層が形成されているような場合には、前記端子電極の金属層の粗化と同時に、その導体層の粗化を行うことが好ましい。その理由は、別個に粗化を行う場合に比べて工数が減り、生産性が向上するからである。

ビア形成工程では、第１コア側絶縁層に比較的径が小さい複数の第１ビア穴及び複数の第１ビア導体を形成する一方で、第２コア側絶縁層に第１コア側絶縁層よりも径が大きい複数の第２ビア穴及び複数の第２ビア導体を形成する。このビア形成工程では、レーザー加工によってビア穴を形成し、次いでビア穴内のスミアを除去するデスミア処理を行った後、めっきを行ってビア穴内にフィルドビア導体を形成することが好ましい。このようにすると、ビルドアップ層に形成される導体パターンとの接続に良好なビア導体を形成することができる。なお、ビア形成工程において、第２コア側絶縁層に形成される第２ビア穴及び第２ビア導体の数を、第１コア側絶縁層の第１ビア穴及び第１ビア導体よりも少なくしてもよい。ここで、第１ビア導体及び第２ビア導体はコンフォーマルビアであってもフィルドビアであってもよいが、低抵抗化の観点からフィルドビアであることが好ましい。なお、コンフォーマルビアとは、ビア穴の形状に沿って均一な厚さのめっき層が形成され、それゆえビア穴が完全にはめっき層で充填されておらず、窪みを有するタイプのビアを指している。これに対してフィルドビアとは、めっき層の厚さが均一ではなく、そのめっき層によってビア穴が完全に充填されており、窪みを有しないタイプのビアを指している。

続くビルドアップ層形成工程では、ビア形成工程の後、従来周知の手法に基づいてコア第１主面及びチップ第１主面の上にビルドアップ層を形成する。

［第１実施形態］

以下、本発明のセラミックチップ内蔵配線基板を具体化した第１実施形態を図面に基づき詳細に説明する。

図１に示されるように、本実施形態のセラミックチップ内蔵配線基板１０は、ＩＣチップ搭載用の配線基板であって、ガラスエポキシからなる平板状のコア材１１と、セラミックキャパシタ１０１と、樹脂絶縁層（コア側絶縁層）３３，３４と、樹脂絶縁層３３の上に形成されるビルドアップ層３１と、樹脂絶縁層３４の上に形成されるビルドアップ層３２とからなる。コア材１１における複数箇所にはスルーホール導体１６が形成されている。かかるスルーホール導体１６は、コア材１１の上面１２側と下面１３側とを接続導通している。なお、スルーホール導体１６の内部は、例えばエポキシ樹脂などの閉塞体１７で埋められている。また、コア材１１の上面１２及び下面１３には、銅からなる導体層４１がパターン形成されており、各導体層４１は、スルーホール導体１６に電気的に接続されている。さらに、コア材１１の上面１２及び下面１３には、導体層４１を覆うように樹脂絶縁層（コア側絶縁層）３３，３４が形成されている。

コア材１１の上面１２側に形成されたビルドアップ層３１は、銅からなるコア第１主面側導体層２４２とエポキシ樹脂からなる樹脂絶縁層３５（いわゆる層間絶縁層）とを交互に積層した構造を有している。樹脂絶縁層３５の表面上における複数箇所には、端子パッド４４がアレイ状に形成されている。また、樹脂絶縁層３５の表面は、ソルダーレジスト３７によってほぼ全体的に覆われている。ソルダーレジスト３７の所定箇所には、端子パッド４４（接続端子）を露出させる開口部４６が形成されている。端子パッド４４の表面上には、複数のはんだバンプ４５が配設されている。各はんだバンプ４５は、ＩＣチップ２１（半導体集積回路素子）の面接続端子２２に電気的に接続されている。なお、各端子パッド４４及び各はんだバンプ４５は、ビルドアップ層３１においてセラミックキャパシタ１０１の真上の領域内に位置しており、この領域が半導体素子搭載部２３となる。また、樹脂絶縁層３３内にはビア導体４３が設けられ、樹脂絶縁層３５内にはビア導体４７が設けられている。これらのビア導体４３，４７のほとんどは同軸上に配置されるとともに、それらを介して導体層４１，４２及び端子パッド４４が相互に電気的に接続されている。

コア材１１の下面１３側に形成されたビルドアップ層３２は、上述したビルドアップ層３１とほぼ同じ構造を有している。即ち、ビルドアップ層３２は、銅からなるコア第２主面側導体層３４２とエポキシ樹脂からなる樹脂絶縁層３６とを交互に積層した構造を有している。樹脂絶縁層３６の下面上における複数箇所にはＢＧＡ用パッド４８が格子状に形成されている。また、樹脂絶縁層３６の下面は、ソルダーレジスト３８によってほぼ全体的に覆われている。ソルダーレジスト３８の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部４０が形成されている。ＢＧＡ用パッド４８の表面上には、図示しないマザーボードとの電気的な接続を図るための複数のはんだバンプ４９が配設されている。そして、各はんだバンプ４９により、図１に示される配線基板１０は図示しないマザーボード上に実装される。また、樹脂絶縁層３４内にはビア導体５０が設けられ、樹脂絶縁層３６内にはビア導体５１が設けられている。これらのビア導体５０，５１のほとんどは同軸上に配置されるとともに、それらを介して導体層４１，４２及びＢＧＡ用パッド４８が相互に電気的に接続されている。

前記コア材１１は、上面１２の中央部及び下面１３の中央部にて開口する平面視で矩形状の収容穴部９１を有している。即ち、収容穴部９１は貫通穴部である。収容穴部９１内には、図２，図３等に示すセラミックキャパシタ１０１（埋め込み用セラミックチップ）が、埋め込んだ状態で収容されている。なお、セラミックキャパシタ１０１は、チップ第１主面１０２（図１，２では上面）をコア材１１のコア第１主面１２と同じ側に向け、かつチップ第２主面１０３（図１，２では下面）をコア材１１のコア第２主面１３と同じ側に向けた状態で収容されている。本実施形態のセラミックキャパシタ１０１は、縦１２．０ｍｍ×横１２．０ｍｍ×厚さ０．７５ｍｍの矩形平板状である。このセラミックキャパシタ１０１の厚さはコア材１１の厚さ以下となっている。

また、収容穴部９１の内面９２とセラミックキャパシタ１０１の側面１０６との隙間９３には、高分子材料（本実施形態では熱硬化性樹脂）からなる樹脂充填剤９５が充填され、樹脂充填部９７が形成されている。この樹脂充填部９７は、セラミックキャパシタ１０１をコア材１１に固定するとともに、セラミックキャパシタ１０１及びコア材１１の面方向や厚さ方向への変形を自身の弾性変形により吸収する機能を有している。本実施の形態では、樹脂充填部９７（樹脂充填剤９５）の上端面（コア第１主面１２側露出面）は、コア材１１のコア第１主面１２及びセラミックキャパシタ１０１のチップ第１主面１０２とほぼ一致し、樹脂充填部９７の下端面（コア第２主面１３側露出面）はコア材１１のコア第２主面１３及びセラミックキャパシタ１０１のチップ第２主面１０３よりも上側に窪んでいる。

図１〜図３に示されるように、本実施形態のセラミックキャパシタ１０１は、いわゆるビアアレイタイプのセラミックキャパシタである。セラミックキャパシタ１０１を構成するセラミック焼結体１０４は、チップ第１主面１０２（上面）及びチップ第２主面１０３（下面）を有する板状物である。セラミック焼結体１０４は、セラミック誘電体層１０５を介して第１内部電極層１４１（内部導体）と第２内部電極層１４２（内部導体）とを交互に積層配置した構造を有している。セラミック誘電体層１０５は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、第１内部電極層１４１及び第２内部電極層１４２間の誘電体（絶縁体）として機能する。第１内部電極層１４１及び第２内部電極層１４２は、いずれもニッケルを主成分として形成された層であって、セラミック焼結体１０４の内部において一層おきに配置されている。

セラミック焼結体１０４には多数のビアホール１３０が形成されている。これらのビアホール１３０は、セラミック焼結体１０４をその厚さ方向に貫通するとともに、全面にわたって格子状（アレイ状）に配置されている。各ビアホール１３０内には、セラミック焼結体１０４の上面１０２及び下面１０３間を貫通する複数のビア導体１３１，１３２（内部導体）が、ニッケルを主材料として形成されている。各第１ビア導体１３１は、各第１内部電極層１４１を貫通しており、それら同士を互いに電気的に接続している。各第２ビア導体１３２は、各第２内部電極層１４２を貫通しており、それら同士を互いに電気的に接続している。

セラミック焼結体１０４の上面１０２上には、複数の第１外部端子電極１１１，１１２（端子電極）が突設されている。また、セラミック焼結体１０４の下面１０３上には、複数の第２外部端子電極１２１，１２２が突設されている。上面１０２側にある第１外部端子電極１１１，１１２は、前記ビア導体４３に対して電気的に接続される。一方、下面１０３側にある第２外部端子電極１２１，１２２は、図示しないマザーボードが有する電極（接触子）に対して、ビア導体５０、導体層４２、ビア導体５１、ＢＧＡ用パッド４８及びはんだバンプ４９を介して電気的に接続される。また、第１外部端子電極１１１，１１２の底面略中央部は、ビア導体１３１，１３２の上面１０２側の端面に対して直接接続されており、第２外部端子電極１２１，１２２の底面略中央部は、ビア導体１３１，１３２の下面１０３側の端面に対して直接接続されている。よって、外部端子電極１１１，１２１はビア導体１３１及び第１内部電極層１４１に導通しており、外部端子電極１１２，１２２はビア導体１３２及び第２内部電極層１４２に導通している。

外部端子電極１１１，１１２，１２１，１２２は、ニッケルを主材料とするメタライズ層上に銅めっき層を形成した層構造を有している。銅めっき層は、メタライズ層を構成する金属よりも軟かい金属からなり、その表面は粗化されている。このため、第１外部端子電極１１１，１１２の表面は、セラミック焼結体１０４の上面１０２よりも粗くなっている。同様に、第２外部端子電極１２１，１２２の表面も、セラミック焼結体１０４の下面１０３よりも粗くなっている。また、上面１０２に垂直な方向（部品厚さ方向）から見たときの外部端子電極１１１，１１２，１２１，１２２は略円形状をなしている（図３参照）。なお、本実施形態では、外部端子電極１１１，１１２，１２１，１２２の直径が約５００μｍに設定されている。

セラミック焼結体１０４のチップ第１主面１０２には、第１外部端子電極１１１，１１２を覆うように樹脂絶縁層３３（第１コア側絶縁層）が形成され、セラミック焼結体１０４の下面１０３には、第２外部端子電極１２１，１２２を覆うように樹脂絶縁層３４（第２コア側絶縁層）が形成されている。そして、上面側の樹脂絶縁層３３においてチップ第１主面１０２に対応した領域内に複数の第１ビア穴５３及び複数の第１ビア導体４３が形成されている。第１ビア穴５３は、すり鉢状に形成され、大径側の直径は７０μｍ程度であり、小径側の直径は５０μｍ程度である。この第１ビア穴５３にめっきを施すことでその内部に第１ビア導体４３が形成されている。なお、本実施形態における第１ビア導体４３はいわゆるフィルドビアである。

一方、下面側の樹脂絶縁層３４においてチップ第２主面１０３に対応した領域内に複数の第２ビア穴５４及び複数の第１ビア導体５０が形成されている。第２ビア穴５４もすり鉢状に形成され、大径側の直径は２２０μｍ程度であり、小径側の直径は２００μｍ程度である。この第２ビア穴５４にめっきを施すことでその内部に第２ビア導体５０が形成されている。すなわち、本実施形態では、樹脂絶縁層３４側の第２ビア穴５４の径は、樹脂絶縁層３３側の第１ビア穴５３の径よりも大きい。なお、本実施形態における第２ビア導体５０はいわゆるフィルドビアである。

マザーボード側から第２外部端子電極１２１，１２２を介して通電を行い、第１内部電極層１４１−第２内部電極層１４２間に電圧を加えると、第１内部電極層１４１に例えばプラスの電荷が蓄積し、第２内部電極層１４２に例えばマイナスの電荷が蓄積する。その結果、セラミックキャパシタ１０１がキャパシタとして機能する。また、このセラミックキャパシタ１０１では、第１ビア導体１３１及び第２ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、第１ビア導体１３１及び第２ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。

次に、本実施形態のセラミックチップ内蔵配線基板１０の製造方法について述べる。

コア材準備工程ではコア材１１を従来周知の手法により作製し、埋め込み用セラミックチップ準備工程では、セラミックキャパシタ１０１を従来周知の手法により作製し、コア材１１とセラミックキャパシタ１０１とをあらかじめ準備しておく。

コア材準備工程において、コア材１１は以下のように作製される。まず、縦４００ｍｍ×横４００ｍｍ×厚み０．８０ｍｍの基材の両面に、厚み３５μｍの銅箔が貼付された銅張積層板を準備する。次に、銅張積層板に対してドリル機を用いて孔あけ加工を行い、スルーホール導体１６を形成するための貫通孔を所定位置にあらかじめ形成しておく。また、銅張積層板に対してルータを用いて孔あけ加工を行い、収容穴部９１となる貫通孔を所定位置にあらかじめ形成しておく（図４参照）。なお、収容穴部９１となる貫通孔は、一辺が１４．０ｍｍで、四隅に半径３ｍｍのアールを有する断面略正方形状の孔である。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでスルーホール導体１６を形成する。次に、スルーホール導体１６の空洞部にエポキシ樹脂を主成分とするペーストを印刷した後、硬化することにより閉塞体１７を形成する。さらに、銅張積層板の両面の銅箔のエッチングを行って導体層４１を例えばサブトラクティブ法によってパターニングする。具体的には、無電解銅めっきの後、この無電解銅めっき層を共通電極として電解銅めっきを施す。さらにドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、ドライフィルムを所定パターンに形成する。この状態で、不要な電解銅めっき層、無電解銅めっき層及び銅箔をエッチングで除去する。その後、ドライフィルムを剥離することによりコア材１１を得る。

埋め込み用セラミックチップ準備工程において、セラミックキャパシタ１０１は以下のように作製される。即ち、セラミックのグリーンシートを形成し、このグリーンシートに内部電極層用ニッケルペーストをスクリーン印刷して乾燥させる。これにより、後に第１内部電極層１４１となる第１内部電極部と、第２内部電極層１４２となる第２内部電極部とが形成される。次に、第１内部電極部が形成されたグリーンシートと第２内部電極部が形成されたグリーンシートとを交互に積層し、シート積層方向に押圧力を付与することにより、各グリーンシートを一体化してグリーンシート積層体を形成する。

さらに、レーザー加工機を用いてグリーンシート積層体にビアホール１３０を多数個貫通形成し、図示しないペースト圧入充填装置を用いて、ビア導体用ニッケルペーストを各ビアホール１３０内に充填する。次に、グリーンシート積層体の上面上にペーストを印刷し、グリーンシート積層体の上面側にて各導体部の上端面を覆うように第１外部端子電極１１１，１１２のメタライズ層を形成する。また、グリーンシート積層体の下面上にペーストを印刷し、グリーンシート積層体の下面側にて各導体部の下端面を覆うように第２外部端子電極１２１，１２２のメタライズ層を形成する。

この後、グリーンシート積層体の乾燥を行い、表面端子部をある程度固化させる。次に、グリーンシート積層体を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、セラミック焼結体１０４となる。

次に、得られたセラミック焼結体１０４が有する各外部端子電極１１１，１１２，１２１，１２２に対して電解銅めっき（厚さ１０μｍ程度）を行う。その結果、各外部端子電極１１１，１１２，１２１，１２２の上に銅めっき層が形成され、セラミックキャパシタ１０１が完成する。なお、無電解銅めっきはやや厚めの１０μｍ程度であるため、後の粗化工程を経た後でも銅の厚みを確保できる。

図５に示されるように、マスキング工程では、収容穴部９１のコア第１主面１２側開口９６に、マスキング材としての剥離可能な粘着テープ１５２を密着するよう配置して、その収容穴部９１の下面１３側開口９６を塞ぐ。この粘着テープ１５２は、支持台１５１によって支持されている。なお、粘着テープ１５２の基材の厚さは５５μｍであり、粘着面１５３の厚さは２５μｍとなっている。また、粘着面１５３は、ゴム系の接着剤によって形成されている。

続く固定工程では、マウント装置（ヤマハ発動機株式会社製）を用いて、収容穴部９１内にセラミックキャパシタ１０１を収容する。このとき、粘着テープ１５２の粘着面１５３には、セラミックキャパシタ１０１が貼り付けられて仮固定される。なおここでは、チップ搭載時（図１に示す状態）において上面となるチップ第１主面１０２を下方に向けた状態（上面と下面とを反転させた状態）で粘着面１５３に密着させている。同様に、コア材１１もチップ搭載時に上面となるコア第１主面１２を下方に向けた状態となっている。

そして、この状態において、収容穴部９１の内面９２とセラミックキャパシタ１０１の側面１０６との隙間９３に、ディスペンサ装置（Ａｓｙｍｔｅｋ社製）を用いて、熱硬化性樹脂製の充填剤９５（株式会社ナミックス製）を充填する（図６参照）。その後、加熱処理を行うと、樹脂充填剤９５が硬化して樹脂充填部９７が形成され、セラミックキャパシタ１０１が収容穴部９１内に固定される。このとき、粘着テープ１５２と接する側となるコア第１主面１２、チップ第１主面１０２、及び樹脂充填部９７の表面の位置が揃いフラット（面一）に形成される。

そして、セラミックキャパシタ１０１の固定後において、マスキング材除去工程を行い、粘着テープ１５２を剥離する（図７参照）。

その後、洗浄研磨工程では、コア材１１のコア第１主面１２及びセラミックキャパシタ１０１のチップ第１主面１０２を酸性脱脂で溶剤洗浄をしてから研磨することで、コア第１主面１２及びチップ第１主面１０２に張り付いて残っている粘着材（粘着面１５３の一部）を除去する。

続く粗化工程では、外部端子電極１１１，１１２，１２１，１２２の上にある銅めっき層の表面の粗化（ＣＺ処理）を行う。同時に、コア第１主面１２及びコア第２主面１３に形成された導体層４１の表面の粗化も行う。そして、粗化工程が終了したら、洗浄工程を実施する。また、必要に応じて、シランカップリング剤（信越化学工業株式会社製）を用いて、コア第１主面１２及びコア第２主面１３に対してカップリング処理を行ってもよい。

その後、コア側絶縁層形成工程では、コア材１１及びセラミックキャパシタ１０１の上面及び下面（コア第１主面１２及びコア第２主面１３、チップ第１主面１０２及チップ第２主面１０３）に、それぞれエポキシ樹脂を主成分とするフィルム状絶縁樹脂材料を重ね合わせるようにして配置する。なおここで、コア第１主面１２及びチップ第１主面１０２側には、厚さ４５μｍ程度の絶縁樹脂材料が配置される。コア第２主面１３及びチップ第２主面１０３側には、凹凸の存在を考慮して厚さ６０μｍ程度の絶縁樹脂材料が配置される。

そして、このような積層物を真空圧着熱プレス機（図示しない）で真空下にて加圧加熱することにより、フィルム状絶縁樹脂材料を硬化させて上面１２，１０２及び下面１３，１０３に樹脂絶縁層３３，３４を各々形成する（図８参照）。ここで、上面側（コア第１主面１２及びチップ第１主面１０２側）はフラットな面であるため、表面の平坦度が０μｍ以上３０μｍ以下の樹脂絶縁層３３が形成される。一方、下面側（コア第２主面１３及びチップ第２主面１０３側）は凹部があるため、樹脂絶縁層３３よりも樹脂絶縁層３４の平坦度が悪くなっている。具体的には、セラミックキャパシタ１０１の厚さはコア材１１よりも薄く、チップ第２主面１０３はコア第２主面１３よりも凹んでおり、さらに樹脂充填部９７の表面もコア第２主面１３よりも凹んでいる。この凹んだ部分に絶縁樹脂材料が圧入されることで樹脂絶縁層３４が形成されるため、表面の平坦度が低下する。なお、図８においては、図７のコア材１１及びセラミックキャパシタ１０１の上下面を反転させた状態（チップ搭載時の状態）で示している。

続くビア形成工程において、上面側の樹脂絶縁層３３に複数の第１ビア穴５３及び複数の第１ビア導体４３を形成するとともに、下面側の樹脂絶縁層３４にも複数の第２ビア穴５４及び複数の第２ビア導体５０を形成する（図９参照）。具体的には、レーザー加工によって樹脂絶縁層３３，３４に複数のビア穴５３，５４を形成し、次いで各ビア穴５３，５４内のスミアを除去するデスミア処理を行う。その後、めっきを行って各ビア穴５３，５４内にフィルドビア導体４３，５０を形成する。その後、従来公知の手法（例えばサブトラクティブ法）に従って、パターニングを行いコア第１主面側導体層２４２、コア第２主面側導体層３４２を形成する。ここで、樹脂絶縁層３４は、チップ第２主面１０３や樹脂充填部９７の表面がコア第２主面１３よりも凹んでいるため、樹脂絶縁層３３側のように良好な平坦度を維持できない。そのため、樹脂絶縁層３４に形成されるビア穴５４は、樹脂絶縁層３３に形成されるビア穴５３よりも直径が大きく形成されている。これにより、めっき性が向上されるため、ビア穴５４内にビア導体５０が確実に形成され、外部端子電極１２１，１２２との未接続が防止される。

次いで、ビルドアップ層形成工程を実施する。ビルドアップ層形成工程では、従来周知の手法に基づいて樹脂絶縁層３３の上にビルドアップ層３１を形成するとともに、樹脂絶縁層３４の上にビルドアップ層３２を形成する。具体的には、樹脂絶縁層３３，３４上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、ビア導体４７が形成されるべき位置に盲孔を有する第２層の樹脂絶縁層３５，３６を形成する。次に、従来公知の手法（例えばセミアディティブ法）に従って電解銅めっきを行い、前記盲孔の内部にビア導体４７を形成するとともに、第２層の樹脂絶縁層３５上に端子パッド４４を形成し、第２層の樹脂絶縁層３６上にＢＧＡ用パッド４８を形成する。次に、第２層の樹脂絶縁層３５，３６上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト３７，３８を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト３７，３８に開口部４０，４６をパターニングする。さらに、端子パッド４４上にはんだバンプ４５を形成し、かつ、ＢＧＡ用パッド４８上にはんだバンプ４９を形成する。その結果、配線基板１０が完成する。

従って、本実施形態によれば以下の効果を得ることができる。

（１）本実施形態のセラミックチップ内蔵配線基板１０によれば、平坦度が良好なコア第１主面１２及びチップ第１主面１０２側に、凹凸がなく厚さばらつきがない樹脂絶縁層３３が形成される。そのため、その樹脂絶縁層３３においてチップ第１主面１０２に対応した領域内に相対的に小径の第１ビア穴５３及び第１ビア導体４３を形成することができる。よって、端子間ピッチが狭いＩＣチップ２１の面接続端子２２に対して、ビルドアップ層３１のコア第１主面側導体層２４２やビア導体４７を介して第１ビア導体４３を確実に接続することができる。一方、樹脂充填剤９５の充填量やセラミックキャパシタ１０１の厚さに起因する凹凸のあるコア第２主面１３及びチップ第２主面１０３側には樹脂絶縁層３４が形成され、その樹脂絶縁層３４においてチップ第２主面１０３に対応した領域内に相対的に大径の第２ビア穴５４及び第２ビア導体５０が形成される。この樹脂絶縁層３４は凹凸があり厚さがばらつくが、第２ビア穴５４の大径化によりその内部に比較的形状の揃った第２ビア導体５０を確実に形成可能となる。また、マザーボード側の端子群はその端子間ピッチがＩＣチップ２１側ほど狭くないので、第２ビア穴５４及び第２ビア導体５０を大きくしても問題は生じない。よって、セラミックキャパシタ１０１の外部端子電極１２１，１２２とビルドアップ層３２のコア第１主面側導体層３４２とが第２ビア導体５０を介して未接続となることが防止される。以上のことから、ＩＣチップ２１及びマザーボードとの接続信頼性に優れたセラミックチップ内蔵配線基板１０を提供することができる。また、第２ビア穴５４の大径化により例えばめっきフィリング性が向上するため、第２ビア導体５０の低抵抗化を図ることができ、ＩＣチップ２１への電力供給が安定化する。よって、この構成によれば、ＩＣチップ２１の能力を最大限引き出すことが可能となる。

（２）本実施形態のセラミックチップ内蔵配線基板１０では、樹脂絶縁層３４は、樹脂絶縁層３３よりも厚く形成されているので、その表面の凹凸を抑制することができる。その結果、レーザー加工による加工ばらつきを抑えることができ、第２ビア穴５４の形状誤差を少なくすることができる。

（３）本実施形態では、マスキング材除去工程後に洗浄研磨工程を行うようにしたので、コア第１主面１２及びチップ第１主面１０２に残存する粘着材を除去することができ、外部端子電極１１１，１１２，１２１，１２２の表面粗化処理（ＣＺ処理）を確実に行うことができる。

（４）本実施形態では、粗化工程において、外部端子電極１１１，１１２，１２１，１２２の表面の粗化と同時に、各導体層４１の表面の粗化を行っている。その結果、上面１２及び下面１３での粗面の面積が大きくなるため、樹脂絶縁層３３，３４との間でより高い密着強度を得ることができる。また、硬質の金属からなる外部端子電極１１１，１１２，１２１，１２２のメタライズ層を直接粗化するのではなく、それよりも軟かい銅めっき層を形成しその層を表面粗化するようにしているため、所望の粗面を比較的簡単にかつ確実に得ることができる。

（５）本実施形態では、ビルドアップ層３１の半導体素子搭載部２３がセラミックキャパシタ１０１の真上の領域内に位置しているため、半導体素子搭載部２３は高剛性で熱膨張率が小さいセラミックキャパシタ１０１によって支持される。よって、上記半導体素子搭載部２３においては、ビルドアップ層３１が変形しにくくなるため、半導体素子搭載部２３に搭載されるＩＣチップ２１をより安定的に支持できる。ゆえに、ＩＣチップ２１として、発熱量が大きいために熱応力の影響が大きい１０ｍｍ角以上の大型のＩＣチップや、Ｌｏｗ−ｋ（低誘電率）のＩＣチップを用いることができる。

（６）本実施形態のセラミックチップ内蔵配線基板１０はセラミックキャパシタ１０１を有するため、セラミックキャパシタ１０１にてノイズを除去することでＩＣチップ２１へ良好な電源供給を行うことができる。しかも、ＩＣチップ２１が半導体素子搭載部２３に搭載されるため、ＩＣチップ２１はセラミックキャパシタ１０１の真上に配置される。これにより、ＩＣチップ２１とセラミックキャパシタ１０１とをつなぐ配線（コンデンサ接続配線）が短縮される。ゆえに、ＩＣチップ２１とセラミックキャパシタ１０１との間で侵入するノイズを極めて小さく抑えることができ、誤動作等の不具合を生じることもなく高い信頼性を得ることができる。
［第２実施形態］

以下、本発明のセラミックチップ内蔵配線基板を具体化した第２実施形態を図面に基づき詳細に説明する。

図１０に示されるように、本実施形態のセラミックチップ内蔵配線基板１０は、収容穴部９１の内面９２とセラミックキャパシタ１０１の側面１０６との隙間９３を樹脂絶縁層３４の一部で埋めている点と、樹脂絶縁層３４に形成される第２ビア穴５４及び第２ビア導体５０の数を減らした点が上記第１実施の形態と異なる。

以下、このセラミックチップ内蔵配線基板１０の製造方法について説明する。

本実施形態においても、コア材準備工程、埋め込み用セラミックチップ準備工程、及びマスキング工程を上記第１実施形態と同様に実施する。その後、第２コア側絶縁層形成工程において、収容穴部９１内にセラミックキャパシタ１０１を収容し、粘着テープ１５２の粘着面１５３上にてセラミックキャパシタ１０１を仮固定する（図５参照）。なおここでは、チップ搭載時（図１０に示す状態）において上面となるチップ第１主面１０２を下方に向けた状態（上面と下面とを反転させた状態）で粘着面１５３に密着させている。

この状態で、コア材１１のコア第２主面１３及びセラミックキャパシタ１０１のチップ第２主面１０３の上に、エポキシ樹脂を主成分とするフィルム状絶縁樹脂材料を重ね合わせるようにして配置して、真空圧着熱プレス機（図示しない）で真空下にて加圧加熱する。これにより、フィルム状絶縁樹脂材料を硬化させて樹脂絶縁層３４（第２コア側絶縁層）を形成するとともに、収容穴部９１の内面９２とセラミックキャパシタ１０１の側面１０６との隙間９３を樹脂絶縁層３４の一部（樹脂充填部）９７で埋めてセラミックキャパシタ１０１をコア材１１に固定する（図１１参照）。このとき、粘着テープ１５２と接する側となるコア第１主面１２、チップ第１主面１０２、及び樹脂絶縁層３４の一部（樹脂充填部）９７の表面の位置が揃いフラット（面一）に形成される。

そして、粘着テープ１５２を剥離するマスキング材除去工程を行い（図１２参照）、さらに、第１実施形態と同様に、粘着材を除去する洗浄研磨工程と、外部端子電極１１１，１１２，１２１，１２２等の表面の粗化を行う粗化工程とを行う。

その後、第１コア側絶縁層形成工程では、コア材１１のコア第１主面１２及びセラミックキャパシタ１０１のチップ第１主面１０２に、エポキシ樹脂を主成分とするフィルム状絶縁樹脂材料を重ね合わせるようにして配置する。そして、真空圧着熱プレス機（図示しない）で真空下にて加圧加熱することにより、フィルム状絶縁樹脂材料を硬化させて樹脂絶縁層３３（第１コア側絶縁層）を形成する（図１３参照）。

続くビア形成工程において、樹脂絶縁層３３に複数の第１ビア穴５３及び複数の第１ビア導体４３を形成するとともに、樹脂絶縁層３４にも複数の第２ビア穴５４及び複数の第２ビア導体５０を形成する（図１４参照）。ここで、樹脂絶縁層３４に形成される第２ビア穴５４は、樹脂絶縁層３３に形成される第１ビア穴５３よりも直径が大きく形成されている。また、樹脂絶縁層３４に形成する第２ビア穴５４の数を樹脂絶縁層３３の第１ビア穴５３よりも少なくしている。具体的には、上記第１実施形態と比較して中央部に位置する第２ビア穴５４を間引く形で半分の数の第２ビア穴５４を形成している。またここでは、隣り合う第２ビア穴５４の間隔が広くなるため、第１実施形態よりもさらに大きな第２ビア穴５４を形成している。このように、樹脂絶縁層３４の第２ビア穴５４の直径を大きくすることによりめっき性が向上されるため、第２ビア穴５４内に第２ビア導体５０が確実に形成され、外部端子電極１２１，１２２との未接続が防止される。

その後、ビルドアップ層形成工程を上記第１実施形態と同様に行うことで、図１０に示すセラミックチップ内蔵配線基板１０が完成する。なお、ビア導体５０が設けられていない外部端子電極（チップ中央にある電極）１２１，１２２については、ビア導体５０が設けられている外部端子電極（チップ外側にある電極）１２１，１２２に接続するようセラミックキャパシタ１０１の内部に内部導体（図示略）を形成してもよい。

このように製造した本実施形態のセラミックチップ内蔵配線基板１０によれば、上記第１実施形態と同様の作用効果を得ることができる。また、本実施形態では、第２ビア穴５４を少数化する（いわば間引く）ことにより、第２ビア穴５４及び第２ビア導体５０の形状ばらつきの度合いを低減することができる。また、第２ビア穴５４を小数化しておけば、ショートを回避しつつ十分に大径の第２ビア穴５４及び第２ビア導体５０を形成可能となり、第２ビア導体５０の形状も揃いやすくなる。よって、接続信頼性に優れたセラミックチップ内蔵配線基板１０を提供することができる。さらに、本実施形態のセラミックチップ内蔵配線基板１０では、上記第１実施形態のように樹脂充填剤９５を用いなくてよいため、製造コストを低減することができる。さらに、ディスペンサを用いた樹脂充填剤９５の充填工程も省くことができるため、製造工程の簡素化が可能となる。

なお、本発明の各実施形態は以下のように変更してもよい。

・上記第１実施形態では、コア材１１における収容穴部９１の内面９２とセラミックキャパシタ１０１の側面１０６との隙間９３に、ディスペンサ装置を用いて樹脂充填剤９５を充填して樹脂充填部９７を形成するものであったが、これに限定されるものではない。例えば、印刷装置を用いて樹脂充填剤９５を印刷することで、収容穴部９１の内面９２とセラミックキャパシタ１０１の側面１０６との隙間９３に樹脂充填部９７を形成してもよい。

・上記各実施形態では、埋め込み用セラミックチップとしてセラミックキャパシタ１０１を用いるものであったが、これに代えてキャパシタの機能を有しないセラミックチップを用いてもよい。

・上記各実施形態では、セラミックチップ内蔵配線基板１０のパッケージ形態はＢＧＡ（ボールグリッドアレイ）であるが、ＢＧＡのみに限定されず、例えばＰＧＡ（ピングリッドアレイ）やＬＧＡ（ランドグリッドアレイ）等であってもよい。

次に、前述した実施形態によって把握される技術的思想を以下に列挙する。

（１）コア第１主面及びコア第２主面を有し、前記コア第１主面及び前記コア第２主面にて開口する収容穴部を有する平板状のコア材と、チップ第１主面及びチップ第２主面を有するセラミック焼結体からなり、前記セラミック焼結体の内部に内部導体が形成され、前記チップ第１主面を前記コア第１主面と同じ側に向け、かつ前記チップ第２主面を前記コア第２主面と同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、前記コア第１主面及び前記チップ第１主面の上に配置され、前記チップ第１主面に対応した領域内に複数の第１ビア穴及び複数の第１ビア導体が形成された第１コア側絶縁層と、前記コア第２主面及び前記チップ第２主面の上に配置され、前記チップ第２主面に対応した領域内に複数の第２ビア穴及び複数の第２ビア導体が形成された第２コア側絶縁層と、前記第１コア側絶縁層上に形成され、層間絶縁層及び導体層を交互に積層した構造を有し、表層部に半導体集積回路素子が面実装可能な複数の接続端子を有する素子実装側ビルドアップ層とを備え、前記第２コア側絶縁層の平坦度が前記第１コア側絶縁層の平坦度よりも低くて前記複数の第２ビア穴の径が前記複数の第１ビア穴の径よりも大きいことを特徴とするセラミックチップ内蔵配線基板。

（２）上記１において、前記コア第１主面、及び前記チップ第１主面が同一レベルにあり、前記コア側絶縁層の平坦度が０μｍ以上３０μｍ以下であることを特徴とするセラミックチップ内蔵配線基板。

（３）上記１または２において、前記埋め込み用セラミックチップの厚さは前記コア材の厚さ以下であることを特徴とするセラミックチップ内蔵配線基板。

（４）コア第１主面及びコア第２主面を有し、前記コア第１主面及び前記コア第２主面にて開口する収容穴部を有する平板状のコア材を準備するコア材準備工程と、チップ第１主面及びチップ第２主面を有し内部に内部導体が形成された埋め込み用セラミックチップを準備する埋め込み用セラミックチップ準備工程と、前記コア第１主面側にマスキング材を密着するように配置して、前記収容穴部の開口を塞ぐマスキング工程と、前記チップ第１主面を前記コア第１主面と同じ側に向け、かつ前記チップ第２主面を前記コア第２主面と同じ側に向けて前記収容穴部内に埋め込み用セラミックチップを収容し、この状態で前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を樹脂充填剤で埋めて、前記埋め込み用セラミックチップを前記コア材に固定する固定工程と、前記固定工程後に前記マスキング材を除去するマスキング材除去工程と、前記マスキング材除去工程を経て露出した前記コア第１主面、前記チップ第１主面及び前記樹脂充填剤のコア第１主面側露出面の上に、第１コア側絶縁層を形成する第１コア側絶縁層形成工程と、前記コア第２主面、前記チップ第２主面及び前記樹脂充填剤のコア第２主面側露出面の上に、第２コア側絶縁層を形成する第２コア側絶縁層形成工程と、前記第１コア側絶縁層に複数のビア穴及び複数のビア導体を形成する一方で、前記第２コア側絶縁層に前記第１コア側絶縁層よりも径の大きい複数のビア穴及び複数のビア導体を形成するビア形成工程と、前記ビア形成工程後において前記第１コア側絶縁層上に、層間絶縁層及び導体層を交互に積層した構造を有し、表層部に半導体集積回路素子が面実装可能な複数の接続端子を有する素子実装側ビルドアップ層を形成するビルドアップ層形成工程とを含むことを特徴とするセラミックチップ内蔵配線基板の製造方法。

（５）コア第１主面及びコア第２主面を有し、前記コア第１主面及び前記コア第２主面にて開口する収容穴部を有する平板状のコア材を準備するコア材準備工程と、チップ第１主面及びチップ第２主面を有し内部に内部導体が形成された埋め込み用セラミックチップを準備する埋め込み用セラミックチップ準備工程と、前記コア第１主面側にマスキング材を密着するように配置して、前記収容穴部の開口を塞ぐマスキング工程と、前記チップ第１主面を前記コア第１主面と同じ側に向け、かつ前記チップ第２主面を前記コア第２主面と同じ側に向けて前記収容穴部内に埋め込み用セラミックチップを収容し、この状態で前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を樹脂充填剤で埋めて、前記埋め込み用セラミックチップを前記コア材に固定する固定工程と、前記固定工程後に前記マスキング材を除去するマスキング材除去工程と、前記マスキング材除去工程を経て露出した前記コア第１主面、前記チップ第１主面及び前記樹脂充填剤のコア第１主面側露出面の上に、第１コア側絶縁層を形成する第１コア側絶縁層形成工程と、前記コア第２主面、前記チップ第２主面及び前記樹脂充填剤のコア第２主面側露出面の上に、第２コア側絶縁層を形成する第２コア側絶縁層形成工程と、前記第１コア側絶縁層に複数のビア穴及び複数のビア導体を形成する一方で、前記第２コア側絶縁層に前記第１コア側絶縁層よりも少ない数のビア穴及び複数のビア導体を形成するビア形成工程と、前記ビア形成工程後において前記第１コア側絶縁層上に、層間絶縁層及び導体層を交互に積層した構造を有し、表層部に半導体集積回路素子が面実装可能な複数の接続端子を有する素子実装側ビルドアップ層を形成するビルドアップ層形成工程とを含むことを特徴とするセラミックチップ内蔵配線基板の製造方法。

本発明を具体化した第１実施形態の配線基板を示す概略断面図。 第１実施形態のセラミックキャパシタを示す概略断面図。 第１実施形態のセラミックキャパシタを示す概略上面図。 第１実施形態の配線基板の製造方法の説明図。 第１実施形態の配線基板の製造方法の説明図。 第１実施形態の配線基板の製造方法の説明図。 第１実施形態の配線基板の製造方法の説明図。 第１実施形態の配線基板の製造方法の説明図。 第１実施形態の配線基板の製造方法の説明図。 第２実施形態の配線基板を示す概略断面図。 第２実施形態の配線基板の製造方法の説明図。 第２実施形態の配線基板の製造方法の説明図。 第２実施形態の配線基板の製造方法の説明図。 第２実施形態の配線基板の製造方法の説明図。 従来のセラミックチップの固定方法を示す説明図。 セラミックチップの上面に形成される樹脂絶縁層を示す説明図。

符号の説明

１０…配線基板としてのセラミックチップ内蔵配線基板
１１…コア材
１２…コア第１主面
１３…コア第２主面
２１…半導体素子としてのＩＣチップ
３１…素子実装側ビルドアップ層としてのビルドアップ層
３３…第１コア側絶縁層
３４…第２コア側絶縁層
３５…層間絶縁層としての樹脂絶縁層
４２…導体層
４３…第１ビア導体
４４…接続端子としての端子パッド
５０…第２ビア導体
５３…第１ビア穴
５４…第２ビア穴
９１…収容穴部
９２…収容穴部の内面
９３…隙間
９５…樹脂充填剤
９６…収容穴部の開口
９７…樹脂充填部
１０１…埋め込み用セラミックチップとしてのセラミックキャパシタ
１０２…チップ第１主面
１０３…チップ第２主面
１０６…埋め込み用セラミックチップの側面
１３１，１３２…内部導体としてのビア導体
１４１…内部導体としての第１内部電極層
１４２…内部導体としての第２内部電極層
１５２…マスキング材として粘着テープ

Claims (3)

1. コア第１主面及びコア第２主面を有し、前記コア第１主面及び前記コア第２主面にて開口する収容穴部を有するコア材と、
   チップ第１主面及びチップ第２主面を有し内部に内部導体が形成され、前記チップ第１主面を前記コア第１主面と同じ側に向け、かつ前記チップ第２主面を前記コア第２主面と同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、
   前記コア第１主面及び前記チップ第１主面の上に配置され、前記チップ第１主面に対応した領域内に複数の第１ビア穴及び複数の第１ビア導体が形成された第１コア側絶縁層と、
   前記コア第２主面及び前記チップ第２主面の上に配置され、前記チップ第２主面に対応した領域内に複数の第２ビア穴及び複数の第２ビア導体が形成された第２コア側絶縁層と、
   前記第１コア側絶縁層上に形成され、層間絶縁層及び導体層を交互に積層した構造を有し、表層部に半導体素子が面実装可能な複数の接続端子を有する素子実装側ビルドアップ層と
   を備え、前記複数の第２ビア穴の径が前記複数の第１ビア穴の径よりも大きいことを特徴とする配線基板。
2. コア第１主面及びコア第２主面を有し、前記コア第１主面及び前記コア第２主面にて開口する収容穴部を有するコア材と、
   チップ第１主面及びチップ第２主面を有し内部に内部導体が形成され、前記チップ第１主面を前記コア第１主面と同じ側に向け、かつ前記チップ第２主面を前記コア第２主面と同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、
   前記コア第１主面及び前記チップ第１主面の上に配置され、前記チップ第１主面に対応した領域内に複数の第１ビア穴及び複数の第１ビア導体が形成された第１コア側絶縁層と、
   前記コア第２主面及び前記チップ第２主面の上に配置され、前記チップ第２主面に対応した領域内に複数の第２ビア穴及び複数の第２ビア導体が形成された第２コア側絶縁層と、
   前記第１コア側絶縁層上に形成され、層間絶縁層及び導体層を交互に積層した構造を有し、表層部に半導体素子が面実装可能な複数の接続端子を有する素子実装側ビルドアップ層と
   を備え、前記複数の第２ビア穴の数が前記複数の第１ビア穴の数よりも少ないことを特徴とする配線基板。
3. 前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を埋めることで、前記埋め込み用セラミックチップを前記コア材に固定する樹脂充填部を備えたことを特徴とする請求項１または２に記載の配線基板。

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