JP2007258542A - 配線基板 - Google Patents

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Abstract

【課題】半導体素子及びマザーボードとの接続信頼性に優れた配線基板を提供すること。
【解決手段】本発明の配線基板10のコア材11は、コア第1主面12及びコア第2主面13にて開口する収容穴部91を有する。セラミックキャパシタ101は、チップ第1主面102をコア第1主面12と同じ側に向け、かつチップ第2主面103をコア第2主面13と同じ側に向けた状態で収容穴部91内に収容される。コア第1主面12及びチップ第1主面102の上に第1コア側絶縁層33が形成され、コア第2主面13及びチップ第2主面103の上に第2コア側絶縁層34が形成される。第2コア側絶縁層34には、第1コア側絶縁層33に形成される第1ビア穴53よりもビア径が大きな第2ビア穴54が形成される。
【選択図】 図1

Description

本発明は、セラミックチップを内蔵する配線基板に関するものである。
コンピュータのCPUなどに使用される半導体集積回路素子(ICチップ)は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にICチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ICチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ICチップをマザーボード上に直接的に接続することは困難である。そのため、通常はICチップをICチップ搭載用配線基板上に搭載し、そのICチップ搭載用配線基板をマザーボード上に搭載するという手法が採用される。この種のICチップ搭載用配線基板としては、例えば、高分子材料製のコア材内にセラミックチップを埋め込んでコア部を構成し、そのコア部の表面及び裏面にビルドアップ層を形成したものが従来提案されている(例えば、特許文献1,2参照)。
上記従来のICチップ搭載用配線基板は、例えば以下のような手順で製造される。まず、コア表面及びコア裏面の両方にて開口する収容穴部を有する高分子材料製のコア材を準備する。併せて、チップ表面及びチップ裏面にそれぞれ複数の端子電極を突設した埋め込み用セラミックチップを準備する。次に、コア材裏面側に粘着テープを貼り付けるテーピング工程を行い、収容穴部のコア材裏面側開口をあらかじめシールする。そして、収容穴部内に埋め込み用セラミックチップを収容して、チップ裏面を粘着テープの粘着面に貼り付けて仮固定する。次に、収容穴部の内面と埋め込み用セラミックチップの側面との隙間を樹脂充填剤で埋めた後にそれを硬化させる固定工程を行い、コア材に埋め込み用セラミックチップを固定する。この後、コア材及び埋め込み用セラミックチップからなるコア部の表面及び裏面に対して、高分子材料を主体とする層間絶縁層の形成及び導体層の形成を交互に行うことで、ビルドアップ層を形成する。その結果、所望のICチップ搭載用配線基板が得られる。
特開2002−100870号公報 特開2005−39243号公報
ところで、従来の製造方法では、図15に示されるように、埋め込み用セラミックチップ204をコア材201に固定するために、収容穴部202の内面203と埋め込み用セラミックチップ204の側面205との隙間206を樹脂充填剤207で埋めるようにしている。しかしながら、セラミックチップ204には厚さばらつきや反りがあり、さらに樹脂充填剤207の充填量も誤差があることから、セラミックチップ204の表面と面一となるように(高さが一致するように)樹脂充填剤207を埋め込むことは困難となっている。また、充填量が多すぎて樹脂充填剤207がチップ表面を覆ってしまうと、ビルドアップ層の浮きやデラミネーションなどの問題が発生することから、通常、樹脂充填剤207は少なめに充填される。従って、コア材201(収容穴部202)とセラミックチップ204との隙間206における樹脂充填剤207の高さは、コア材201やチップ204よりも低くなり、その部分には凹部209が形成されることとなる。その凹部209の影響がビルドアップ層表面にまで波及して、その平坦性が低下しICチップを搭載しにくくなるといった問題が生じる。
具体的には、図16に示すように、コア材201、セラミックチップ204、及び樹脂充填剤207の上面側には凹部209があるため、その上面側には凹凸があり厚さばらつきがある樹脂絶縁層210が形成されてしまう。また、この樹脂絶縁層210には、ビルドアップ層の導体層との接続を図るためのビア穴211及びビア導体212が形成されている。そのビア穴211を形成するために、レーザー加工装置を用いてビア加工を施す場合、樹脂絶縁層210は凹凸があるため、その厚さに応じて加工性にばらつきが生じ、ビア穴211の形状が異なってしまう。また、樹脂絶縁層210の薄い部分にビア穴211を形成する場合、レーザー加工後のデスミア処理においてビア穴211の箇所にチッピングが発生しショートの原因を引き起こすといった問題が生じる。さらに、この樹脂絶縁層210の厚い部分にビア穴211を形成する場合には、レーザー加工によるビア穴211の未形成が懸念される。
本発明は上記の課題に鑑みてなされたものであり、その目的は、半導体素子及びマザーボードとの接続信頼性に優れた配線基板を提供することにある。
そして上記課題を解決するための手段(手段1)としては、コア第1主面及びコア第2主面を有し、前記コア第1主面及び前記コア第2主面にて開口する収容穴部を有するコア材と、チップ第1主面及びチップ第2主面を有し内部に内部導体が形成され、前記チップ第1主面を前記コア第1主面と同じ側に向け、かつ前記チップ第2主面を前記コア第2主面と同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、前記コア第1主面及び前記チップ第1主面の上に配置され、前記チップ第1主面に対応した領域内に複数の第1ビア穴及び複数の第1ビア導体が形成された第1コア側絶縁層と、前記コア第2主面及び前記チップ第2主面の上に配置され、前記チップ第2主面に対応した領域内に複数の第2ビア穴及び複数の第2ビア導体が形成された第2コア側絶縁層と、前記第1コア側絶縁層上に形成され、層間絶縁層及び導体層を交互に積層した構造を有し、表層部に半導体素子が面実装可能な複数の接続端子を有する素子実装側ビルドアップ層とを備え、前記複数の第2ビア穴の径が前記複数の第1ビア穴の径よりも大きいことを特徴とする配線基板がある。
従って、手段1の配線基板によると、コア第1主面及びチップ第1主面の上に第1コア側絶縁層が形成され、その第1コア側絶縁層においてチップ第1主面に対応した領域内に相対的に小径の第1ビア穴及び第1ビア導体が形成される。よって、端子間ピッチが狭い半導体素子の端子に対して、その第1コア側絶縁層の上に形成される素子実装側ビルドアップ層を介して第1ビア導体を確実に接続することができる。一方、コア第2主面及びチップ第2主面の上に第2コア側絶縁層が形成され、その第2コア側絶縁層においてチップ第2主面に対応した領域内に相対的に大径の第2ビア穴及び第2ビア導体が形成される。ここで、埋め込み用セラミックチップの厚さばらつきなどが原因で第2コア側絶縁層の表面の平坦度が低下した場合でも、第2ビア穴の大径化によりその内部に比較的形状の揃った第2ビア導体を確実に形成可能となる。よって、第2ビア導体の未接続が防止され、接続信頼性が確保される。以上のことから、半導体素子及びマザーボードとの接続信頼性に優れた配線基板を提供することができる。また、第2ビア穴の大径化により例えばめっきフィリング性が向上するため、第2ビア導体の低抵抗化を図ることができ、半導体素子への電力供給が安定化する。よって、この構成によれば、半導体素子の能力を最大限引き出すことが可能となる。
また、上記課題を解決するための別の手段(手段2)としては、コア第1主面及びコア第2主面を有し、前記コア第1主面及び前記コア第2主面にて開口する収容穴部を有するコア材と、チップ第1主面及びチップ第2主面を有し内部に内部導体が形成され、前記チップ第1主面を前記コア第1主面と同じ側に向け、かつ前記チップ第2主面を前記コア第2主面と同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、前記コア第1主面及び前記チップ第1主面の上に配置され、前記チップ第1主面に対応した領域内に複数の第1ビア穴及び複数の第1ビア導体が形成された第1コア側絶縁層と、前記コア第2主面及び前記チップ第2主面の上に配置され、前記チップ第2主面に対応した領域内に複数の第2ビア穴及び複数の第2ビア導体が形成された第2コア側絶縁層と、前記第1コア側絶縁層上に形成され、層間絶縁層及び導体層を交互に積層した構造を有し、表層部に半導体素子が面実装可能な複数の接続端子を有する素子実装側ビルドアップ層とを備え、前記複数の第2ビア穴の数が前記複数の第1ビア穴の数よりも少ないことを特徴とする配線基板がある。
従って、手段2の配線基板によると、コア第1主面及びチップ第1主面の上に配置された第1コア側絶縁層において、チップ第1主面に対応した領域内に複数の第1ビア穴及び複数の第1ビア導体が形成される。また、コア第2主面及びチップ第2主面の上に配置された第2コア側絶縁層において、チップ第2主面に対応した領域内に複数の第2ビア穴及び複数の第2ビア導体が形成される。ここで、埋め込み用セラミックチップの厚さばらつきなどが原因で第2コア側絶縁層の表面の平坦度が低下した場合でも、第2ビア穴を少数化する(いわば間引く)ことにより、第2ビア穴及び第2ビア導体の形状ばらつきの度合いを低減することができる。また、第2ビア穴を小数化しておけば、ショートを回避しつつ十分に大径の第2ビア穴及び第2ビア導体を形成可能となり、第2ビア導体の形状も揃いやすくなる。よって、第2ビア導体の未接続が防止され、接続信頼性が確保される。以上のことから、半導体素子及びマザーボードとの接続信頼性に優れた配線基板を提供することができる。
上記コア材は、配線基板におけるコア部の一部分をなすものであって、例えばコア第1主面及びその裏面側に位置するコア第2主面を有する平板状に形成される。かかるコア材は、埋め込み用セラミックチップを収容するための収容穴部を1つまたは2つ以上有している。この収容穴部は、コア第1主面及びコア第2主面にて開口する貫通穴である。
上記配線基板は、前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を埋めることで、前記埋め込み用セラミックチップを前記コア材に固定する樹脂充填部を備えることが好ましい。この樹脂充填部を備えることにより、コア第1主面とチップ第1主面とが面一となるようセラミックチップをコア材に固定することが可能となり、コア第1主面及びチップ第1主面側に配置される第1コア側絶縁層の平坦度を第2コア側絶縁層の平坦度よりも高めることができる。
上記配線基板は、前記コア第1主面、前記チップ第1主面及び前記樹脂充填部のコア第1主面側露出面が同一レベルにあり、前記コア側絶縁層の平坦度が0μm以上30μm以下であることが好ましい。このようにすると、第1コア側絶縁層の平坦度が高くなる結果、その上に形成される素子実装側ビルドアップ層表面の凹凸を抑制することができるため、半導体素子を確実に実装することができる。また、コア第1主面及びチップ第1主面の上に形成される第1コア側絶縁層の厚さばらつきがなくなるため、そのコア側絶縁層に均一な形状の第1ビア穴及び第1ビア導体を形成することができる。
前記埋め込み用セラミックチップの厚さは前記コア材の厚さ以下であることが好ましい。この場合、コア第2主面及びチップ第2主面の上に形成される第2コア側絶縁層の厚さばらつきを抑制することができる。
前記コア材を形成する材料は特に限定されないが、好ましいコア材は高分子材料を主体として形成される。コア材を形成するための高分子材料の具体例としては、例えば、EP樹脂(エポキシ樹脂)、PI樹脂(ポリイミド樹脂)、BT樹脂(ビスマレイミド・トリアジン樹脂)、PPE樹脂(ポリフェニレンエーテル樹脂)などがある。そのほか、これらの樹脂とガラス繊維(ガラス織布やガラス不織布)やポリアミド繊維等の有機繊維との複合材料を使用してもよい。
上記埋め込み用セラミックチップは、チップ第1主面及びチップ第2主面を有するセラミック焼結体であることが好ましい。このセラミック焼結体としては、アルミナ、窒化アルミニウム、窒化ほう素、炭化珪素、窒化珪素などといった高温焼成セラミックの焼結体が好適に使用されるほか、ホウケイ酸系ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックの焼結体が好適に使用される。この場合、用途に応じて、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウムなどの誘電体セラミックの焼結体を使用することも好ましい。誘電体セラミックの焼結体を使用した場合、静電容量の大きなセラミックキャパシタを実現しやすくなる。
セラミックチップの内部には内部導体が形成されている。このような内部導体を形成する材料としては特に限定されないが、セラミックと同時に焼結しうる金属、例えば、ニッケル、モリブデン、タングステン、チタン等の使用が好適である。なお、低温焼成セラミックの焼結体を選択した場合、内部導体を形成する材料として、さらに銅や銀などの使用が可能となる。内部導体は、セラミック焼結体の厚さ方向に延びるビア導体であってもよく、セラミック焼結体の面方向に延びる内層導体層であってもよい。
ここで埋め込み用セラミックチップは、セラミック誘電体層を介して第1内部電極層と第2内部電極層とが交互に積層配置された構造のセラミックキャパシタであってもよい。このようにキャパシタとしての機能を付与した埋め込み用セラミックチップを用いた場合、例えば半導体集積回路素子の近傍に配置されることで浮遊インダクタンスを確実に低下させることができるため、半導体素子を安定的に動作させることが可能となる。
上記配線基板を構成するビルドアップ層は、高分子材料を主体とする層間絶縁層及び導体層を交互に接続した構造を有している。ビルドアップ層はコア部の片面にのみ(即ちコア第1主面及び前記チップ第1主面の上にのみ)形成されていてもよく、コア部の両面に(即ちコア第1主面及び前記チップ第1主面の上、コア第2主面及び前記チップ第2主面の上)形成されていてもよい。なお、コア第1主面及び前記チップ第1主面の上に形成されたビルドアップ層については、その表面においてセラミックチップに対応した領域に半導体素子搭載部が設定される。このような半導体素子搭載部に半導体素子が搭載可能であるため、コア材に半導体素子搭載部を設けた場合に比べて半導体素子との熱膨張係数差を小さくすることができる。従って、半導体素子に作用する熱応力の影響を軽減しやすい構造となっている。
以下、配線基板の製造方法について説明する。
コア材準備工程では、コア第1主面及びコア第2主面を有し、コア第1主面及び前記コア第2主面にて開口する収容穴部を有する平板状のコア材を、従来周知の手法により作製し、あらかじめ準備しておく。
また、埋め込み用セラミックチップ準備工程では、チップ第1主面及びチップ第2主面を有するセラミック焼結体からなり、セラミック焼結体の内部に内部導体が形成された埋め込み用セラミックチップを、従来周知の手法により作製し、あらかじめ準備しておく。
続くマスキング工程では、コア第1主面側にマスキング材を密着するように配置して収容穴部の開口を塞ぐ。このマスキング材としては剥離可能な粘着テープを用いることが好ましい。ただし、コア第1主面側に密着させることが可能な場合には、粘着層を有しないマスキング材を用いることもできる。
その後、固定工程では、埋め込み用セラミックチップのチップ第1主面をコア第1主面と同じ側に向け、かつチップ第2主面をコア第2主面と同じ側に向けて収容穴部内に埋め込み用セラミックチップを収容する。ここで、マスキング材として粘着テープを使用した場合、その粘着テープの粘着面に埋め込み用セラミックチップを貼り付けて仮固定する。この状態で収容穴部の内面と埋め込み用セラミックチップの側面との隙間には、高分子材料製の樹脂充填剤が充填されることで、樹脂充填部が形成される。樹脂充填剤としては熱硬化性樹脂が好適であり、これを使用した場合には充填後に加熱処理が行われる。その結果、硬化した樹脂充填部により埋め込み用セラミックチップが収容穴部内に固定される。なお、樹脂充填剤の充填に代えて、前記隙間を第2コア側絶縁層の一部で埋めて固定を図るようにしてもよい。
その後、マスキング材除去工程では、収容穴部の開口を塞ぐようにコア第1主面側に配置したマスキング材を除去する。
洗浄研磨工程では、コア第1主面及びチップ第1主面を酸性脱脂で溶剤洗浄してから研磨する。研磨は従来公知の研磨装置(例えばバフ研磨装置やラッピング装置など)を用いて行われ、その際にはコア第1主面側が例えば1μm〜5μm程度削り取られる。本工程では溶剤洗浄を先に行い、次いで研磨を行うことがよい。この順序であると、接着材の除去及び表面の平坦化をともに確実に行うことができるからである。
第1絶縁層形成工程では、マスキング材除去工程を経て露出したコア第1主面、チップ第1主面及び樹脂充填部のコア第1主面側露出面の上に、第1コア側絶縁層を形成する。
第2コア側絶縁層形成工程では、コア第2主面、チップ第2主面及び樹脂充填部のコア第2主面側露出面の上に、第2コア側絶縁層を形成する。
前記洗浄研磨工程後かつ前記絶縁層形成工程前に、粗化工程を行い、埋め込み用セラミックチップに形成された複数の端子電極の上にある金属層の表面を粗化することが好ましい。この金属層の粗化により、コア側絶縁層の密着性を高めることができる。また、コア材のコア第1主面及び第2主面に導体層が形成されているような場合には、前記端子電極の金属層の粗化と同時に、その導体層の粗化を行うことが好ましい。その理由は、別個に粗化を行う場合に比べて工数が減り、生産性が向上するからである。
ビア形成工程では、第1コア側絶縁層に比較的径が小さい複数の第1ビア穴及び複数の第1ビア導体を形成する一方で、第2コア側絶縁層に第1コア側絶縁層よりも径が大きい複数の第2ビア穴及び複数の第2ビア導体を形成する。このビア形成工程では、レーザー加工によってビア穴を形成し、次いでビア穴内のスミアを除去するデスミア処理を行った後、めっきを行ってビア穴内にフィルドビア導体を形成することが好ましい。このようにすると、ビルドアップ層に形成される導体パターンとの接続に良好なビア導体を形成することができる。なお、ビア形成工程において、第2コア側絶縁層に形成される第2ビア穴及び第2ビア導体の数を、第1コア側絶縁層の第1ビア穴及び第1ビア導体よりも少なくしてもよい。ここで、第1ビア導体及び第2ビア導体はコンフォーマルビアであってもフィルドビアであってもよいが、低抵抗化の観点からフィルドビアであることが好ましい。なお、コンフォーマルビアとは、ビア穴の形状に沿って均一な厚さのめっき層が形成され、それゆえビア穴が完全にはめっき層で充填されておらず、窪みを有するタイプのビアを指している。これに対してフィルドビアとは、めっき層の厚さが均一ではなく、そのめっき層によってビア穴が完全に充填されており、窪みを有しないタイプのビアを指している。
続くビルドアップ層形成工程では、ビア形成工程の後、従来周知の手法に基づいてコア第1主面及びチップ第1主面の上にビルドアップ層を形成する。
[第1実施形態]
以下、本発明のセラミックチップ内蔵配線基板を具体化した第1実施形態を図面に基づき詳細に説明する。
図1に示されるように、本実施形態のセラミックチップ内蔵配線基板10は、ICチップ搭載用の配線基板であって、ガラスエポキシからなる平板状のコア材11と、セラミックキャパシタ101と、樹脂絶縁層(コア側絶縁層)33,34と、樹脂絶縁層33の上に形成されるビルドアップ層31と、樹脂絶縁層34の上に形成されるビルドアップ層32とからなる。コア材11における複数箇所にはスルーホール導体16が形成されている。かかるスルーホール導体16は、コア材11の上面12側と下面13側とを接続導通している。なお、スルーホール導体16の内部は、例えばエポキシ樹脂などの閉塞体17で埋められている。また、コア材11の上面12及び下面13には、銅からなる導体層41がパターン形成されており、各導体層41は、スルーホール導体16に電気的に接続されている。さらに、コア材11の上面12及び下面13には、導体層41を覆うように樹脂絶縁層(コア側絶縁層)33,34が形成されている。
コア材11の上面12側に形成されたビルドアップ層31は、銅からなるコア第1主面側導体層242とエポキシ樹脂からなる樹脂絶縁層35(いわゆる層間絶縁層)とを交互に積層した構造を有している。樹脂絶縁層35の表面上における複数箇所には、端子パッド44がアレイ状に形成されている。また、樹脂絶縁層35の表面は、ソルダーレジスト37によってほぼ全体的に覆われている。ソルダーレジスト37の所定箇所には、端子パッド44(接続端子)を露出させる開口部46が形成されている。端子パッド44の表面上には、複数のはんだバンプ45が配設されている。各はんだバンプ45は、ICチップ21(半導体集積回路素子)の面接続端子22に電気的に接続されている。なお、各端子パッド44及び各はんだバンプ45は、ビルドアップ層31においてセラミックキャパシタ101の真上の領域内に位置しており、この領域が半導体素子搭載部23となる。また、樹脂絶縁層33内にはビア導体43が設けられ、樹脂絶縁層35内にはビア導体47が設けられている。これらのビア導体43,47のほとんどは同軸上に配置されるとともに、それらを介して導体層41,42及び端子パッド44が相互に電気的に接続されている。
コア材11の下面13側に形成されたビルドアップ層32は、上述したビルドアップ層31とほぼ同じ構造を有している。即ち、ビルドアップ層32は、銅からなるコア第2主面側導体層342とエポキシ樹脂からなる樹脂絶縁層36とを交互に積層した構造を有している。樹脂絶縁層36の下面上における複数箇所にはBGA用パッド48が格子状に形成されている。また、樹脂絶縁層36の下面は、ソルダーレジスト38によってほぼ全体的に覆われている。ソルダーレジスト38の所定箇所には、BGA用パッド48を露出させる開口部40が形成されている。BGA用パッド48の表面上には、図示しないマザーボードとの電気的な接続を図るための複数のはんだバンプ49が配設されている。そして、各はんだバンプ49により、図1に示される配線基板10は図示しないマザーボード上に実装される。また、樹脂絶縁層34内にはビア導体50が設けられ、樹脂絶縁層36内にはビア導体51が設けられている。これらのビア導体50,51のほとんどは同軸上に配置されるとともに、それらを介して導体層41,42及びBGA用パッド48が相互に電気的に接続されている。
前記コア材11は、上面12の中央部及び下面13の中央部にて開口する平面視で矩形状の収容穴部91を有している。即ち、収容穴部91は貫通穴部である。収容穴部91内には、図2,図3等に示すセラミックキャパシタ101(埋め込み用セラミックチップ)が、埋め込んだ状態で収容されている。なお、セラミックキャパシタ101は、チップ第1主面102(図1,2では上面)をコア材11のコア第1主面12と同じ側に向け、かつチップ第2主面103(図1,2では下面)をコア材11のコア第2主面13と同じ側に向けた状態で収容されている。本実施形態のセラミックキャパシタ101は、縦12.0mm×横12.0mm×厚さ0.75mmの矩形平板状である。このセラミックキャパシタ101の厚さはコア材11の厚さ以下となっている。
また、収容穴部91の内面92とセラミックキャパシタ101の側面106との隙間93には、高分子材料(本実施形態では熱硬化性樹脂)からなる樹脂充填剤95が充填され、樹脂充填部97が形成されている。この樹脂充填部97は、セラミックキャパシタ101をコア材11に固定するとともに、セラミックキャパシタ101及びコア材11の面方向や厚さ方向への変形を自身の弾性変形により吸収する機能を有している。本実施の形態では、樹脂充填部97(樹脂充填剤95)の上端面(コア第1主面12側露出面)は、コア材11のコア第1主面12及びセラミックキャパシタ101のチップ第1主面102とほぼ一致し、樹脂充填部97の下端面(コア第2主面13側露出面)はコア材11のコア第2主面13及びセラミックキャパシタ101のチップ第2主面103よりも上側に窪んでいる。
図1〜図3に示されるように、本実施形態のセラミックキャパシタ101は、いわゆるビアアレイタイプのセラミックキャパシタである。セラミックキャパシタ101を構成するセラミック焼結体104は、チップ第1主面102(上面)及びチップ第2主面103(下面)を有する板状物である。セラミック焼結体104は、セラミック誘電体層105を介して第1内部電極層141(内部導体)と第2内部電極層142(内部導体)とを交互に積層配置した構造を有している。セラミック誘電体層105は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、第1内部電極層141及び第2内部電極層142間の誘電体(絶縁体)として機能する。第1内部電極層141及び第2内部電極層142は、いずれもニッケルを主成分として形成された層であって、セラミック焼結体104の内部において一層おきに配置されている。
セラミック焼結体104には多数のビアホール130が形成されている。これらのビアホール130は、セラミック焼結体104をその厚さ方向に貫通するとともに、全面にわたって格子状(アレイ状)に配置されている。各ビアホール130内には、セラミック焼結体104の上面102及び下面103間を貫通する複数のビア導体131,132(内部導体)が、ニッケルを主材料として形成されている。各第1ビア導体131は、各第1内部電極層141を貫通しており、それら同士を互いに電気的に接続している。各第2ビア導体132は、各第2内部電極層142を貫通しており、それら同士を互いに電気的に接続している。
セラミック焼結体104の上面102上には、複数の第1外部端子電極111,112(端子電極)が突設されている。また、セラミック焼結体104の下面103上には、複数の第2外部端子電極121,122が突設されている。上面102側にある第1外部端子電極111,112は、前記ビア導体43に対して電気的に接続される。一方、下面103側にある第2外部端子電極121,122は、図示しないマザーボードが有する電極(接触子)に対して、ビア導体50、導体層42、ビア導体51、BGA用パッド48及びはんだバンプ49を介して電気的に接続される。また、第1外部端子電極111,112の底面略中央部は、ビア導体131,132の上面102側の端面に対して直接接続されており、第2外部端子電極121,122の底面略中央部は、ビア導体131,132の下面103側の端面に対して直接接続されている。よって、外部端子電極111,121はビア導体131及び第1内部電極層141に導通しており、外部端子電極112,122はビア導体132及び第2内部電極層142に導通している。
外部端子電極111,112,121,122は、ニッケルを主材料とするメタライズ層上に銅めっき層を形成した層構造を有している。銅めっき層は、メタライズ層を構成する金属よりも軟かい金属からなり、その表面は粗化されている。このため、第1外部端子電極111,112の表面は、セラミック焼結体104の上面102よりも粗くなっている。同様に、第2外部端子電極121,122の表面も、セラミック焼結体104の下面103よりも粗くなっている。また、上面102に垂直な方向(部品厚さ方向)から見たときの外部端子電極111,112,121,122は略円形状をなしている(図3参照)。なお、本実施形態では、外部端子電極111,112,121,122の直径が約500μmに設定されている。
セラミック焼結体104のチップ第1主面102には、第1外部端子電極111,112を覆うように樹脂絶縁層33(第1コア側絶縁層)が形成され、セラミック焼結体104の下面103には、第2外部端子電極121,122を覆うように樹脂絶縁層34(第2コア側絶縁層)が形成されている。そして、上面側の樹脂絶縁層33においてチップ第1主面102に対応した領域内に複数の第1ビア穴53及び複数の第1ビア導体43が形成されている。第1ビア穴53は、すり鉢状に形成され、大径側の直径は70μm程度であり、小径側の直径は50μm程度である。この第1ビア穴53にめっきを施すことでその内部に第1ビア導体43が形成されている。なお、本実施形態における第1ビア導体43はいわゆるフィルドビアである。
一方、下面側の樹脂絶縁層34においてチップ第2主面103に対応した領域内に複数の第2ビア穴54及び複数の第1ビア導体50が形成されている。第2ビア穴54もすり鉢状に形成され、大径側の直径は220μm程度であり、小径側の直径は200μm程度である。この第2ビア穴54にめっきを施すことでその内部に第2ビア導体50が形成されている。すなわち、本実施形態では、樹脂絶縁層34側の第2ビア穴54の径は、樹脂絶縁層33側の第1ビア穴53の径よりも大きい。なお、本実施形態における第2ビア導体50はいわゆるフィルドビアである。
マザーボード側から第2外部端子電極121,122を介して通電を行い、第1内部電極層141−第2内部電極層142間に電圧を加えると、第1内部電極層141に例えばプラスの電荷が蓄積し、第2内部電極層142に例えばマイナスの電荷が蓄積する。その結果、セラミックキャパシタ101がキャパシタとして機能する。また、このセラミックキャパシタ101では、第1ビア導体131及び第2ビア導体132がそれぞれ交互に隣接して配置され、かつ、第1ビア導体131及び第2ビア導体132を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。
次に、本実施形態のセラミックチップ内蔵配線基板10の製造方法について述べる。
コア材準備工程ではコア材11を従来周知の手法により作製し、埋め込み用セラミックチップ準備工程では、セラミックキャパシタ101を従来周知の手法により作製し、コア材11とセラミックキャパシタ101とをあらかじめ準備しておく。
コア材準備工程において、コア材11は以下のように作製される。まず、縦400mm×横400mm×厚み0.80mmの基材の両面に、厚み35μmの銅箔が貼付された銅張積層板を準備する。次に、銅張積層板に対してドリル機を用いて孔あけ加工を行い、スルーホール導体16を形成するための貫通孔を所定位置にあらかじめ形成しておく。また、銅張積層板に対してルータを用いて孔あけ加工を行い、収容穴部91となる貫通孔を所定位置にあらかじめ形成しておく(図4参照)。なお、収容穴部91となる貫通孔は、一辺が14.0mmで、四隅に半径3mmのアールを有する断面略正方形状の孔である。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでスルーホール導体16を形成する。次に、スルーホール導体16の空洞部にエポキシ樹脂を主成分とするペーストを印刷した後、硬化することにより閉塞体17を形成する。さらに、銅張積層板の両面の銅箔のエッチングを行って導体層41を例えばサブトラクティブ法によってパターニングする。具体的には、無電解銅めっきの後、この無電解銅めっき層を共通電極として電解銅めっきを施す。さらにドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、ドライフィルムを所定パターンに形成する。この状態で、不要な電解銅めっき層、無電解銅めっき層及び銅箔をエッチングで除去する。その後、ドライフィルムを剥離することによりコア材11を得る。
埋め込み用セラミックチップ準備工程において、セラミックキャパシタ101は以下のように作製される。即ち、セラミックのグリーンシートを形成し、このグリーンシートに内部電極層用ニッケルペーストをスクリーン印刷して乾燥させる。これにより、後に第1内部電極層141となる第1内部電極部と、第2内部電極層142となる第2内部電極部とが形成される。次に、第1内部電極部が形成されたグリーンシートと第2内部電極部が形成されたグリーンシートとを交互に積層し、シート積層方向に押圧力を付与することにより、各グリーンシートを一体化してグリーンシート積層体を形成する。
さらに、レーザー加工機を用いてグリーンシート積層体にビアホール130を多数個貫通形成し、図示しないペースト圧入充填装置を用いて、ビア導体用ニッケルペーストを各ビアホール130内に充填する。次に、グリーンシート積層体の上面上にペーストを印刷し、グリーンシート積層体の上面側にて各導体部の上端面を覆うように第1外部端子電極111,112のメタライズ層を形成する。また、グリーンシート積層体の下面上にペーストを印刷し、グリーンシート積層体の下面側にて各導体部の下端面を覆うように第2外部端子電極121,122のメタライズ層を形成する。
この後、グリーンシート積層体の乾燥を行い、表面端子部をある程度固化させる。次に、グリーンシート積層体を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、セラミック焼結体104となる。
次に、得られたセラミック焼結体104が有する各外部端子電極111,112,121,122に対して電解銅めっき(厚さ10μm程度)を行う。その結果、各外部端子電極111,112,121,122の上に銅めっき層が形成され、セラミックキャパシタ101が完成する。なお、無電解銅めっきはやや厚めの10μm程度であるため、後の粗化工程を経た後でも銅の厚みを確保できる。
図5に示されるように、マスキング工程では、収容穴部91のコア第1主面12側開口96に、マスキング材としての剥離可能な粘着テープ152を密着するよう配置して、その収容穴部91の下面13側開口96を塞ぐ。この粘着テープ152は、支持台151によって支持されている。なお、粘着テープ152の基材の厚さは55μmであり、粘着面153の厚さは25μmとなっている。また、粘着面153は、ゴム系の接着剤によって形成されている。
続く固定工程では、マウント装置(ヤマハ発動機株式会社製)を用いて、収容穴部91内にセラミックキャパシタ101を収容する。このとき、粘着テープ152の粘着面153には、セラミックキャパシタ101が貼り付けられて仮固定される。なおここでは、チップ搭載時(図1に示す状態)において上面となるチップ第1主面102を下方に向けた状態(上面と下面とを反転させた状態)で粘着面153に密着させている。同様に、コア材11もチップ搭載時に上面となるコア第1主面12を下方に向けた状態となっている。
そして、この状態において、収容穴部91の内面92とセラミックキャパシタ101の側面106との隙間93に、ディスペンサ装置(Asymtek社製)を用いて、熱硬化性樹脂製の充填剤95(株式会社ナミックス製)を充填する(図6参照)。その後、加熱処理を行うと、樹脂充填剤95が硬化して樹脂充填部97が形成され、セラミックキャパシタ101が収容穴部91内に固定される。このとき、粘着テープ152と接する側となるコア第1主面12、チップ第1主面102、及び樹脂充填部97の表面の位置が揃いフラット(面一)に形成される。
そして、セラミックキャパシタ101の固定後において、マスキング材除去工程を行い、粘着テープ152を剥離する(図7参照)。
その後、洗浄研磨工程では、コア材11のコア第1主面12及びセラミックキャパシタ101のチップ第1主面102を酸性脱脂で溶剤洗浄をしてから研磨することで、コア第1主面12及びチップ第1主面102に張り付いて残っている粘着材(粘着面153の一部)を除去する。
続く粗化工程では、外部端子電極111,112,121,122の上にある銅めっき層の表面の粗化(CZ処理)を行う。同時に、コア第1主面12及びコア第2主面13に形成された導体層41の表面の粗化も行う。そして、粗化工程が終了したら、洗浄工程を実施する。また、必要に応じて、シランカップリング剤(信越化学工業株式会社製)を用いて、コア第1主面12及びコア第2主面13に対してカップリング処理を行ってもよい。
その後、コア側絶縁層形成工程では、コア材11及びセラミックキャパシタ101の上面及び下面(コア第1主面12及びコア第2主面13、チップ第1主面102及チップ第2主面103)に、それぞれエポキシ樹脂を主成分とするフィルム状絶縁樹脂材料を重ね合わせるようにして配置する。なおここで、コア第1主面12及びチップ第1主面102側には、厚さ45μm程度の絶縁樹脂材料が配置される。コア第2主面13及びチップ第2主面103側には、凹凸の存在を考慮して厚さ60μm程度の絶縁樹脂材料が配置される。
そして、このような積層物を真空圧着熱プレス機(図示しない)で真空下にて加圧加熱することにより、フィルム状絶縁樹脂材料を硬化させて上面12,102及び下面13,103に樹脂絶縁層33,34を各々形成する(図8参照)。ここで、上面側(コア第1主面12及びチップ第1主面102側)はフラットな面であるため、表面の平坦度が0μm以上30μm以下の樹脂絶縁層33が形成される。一方、下面側(コア第2主面13及びチップ第2主面103側)は凹部があるため、樹脂絶縁層33よりも樹脂絶縁層34の平坦度が悪くなっている。具体的には、セラミックキャパシタ101の厚さはコア材11よりも薄く、チップ第2主面103はコア第2主面13よりも凹んでおり、さらに樹脂充填部97の表面もコア第2主面13よりも凹んでいる。この凹んだ部分に絶縁樹脂材料が圧入されることで樹脂絶縁層34が形成されるため、表面の平坦度が低下する。なお、図8においては、図7のコア材11及びセラミックキャパシタ101の上下面を反転させた状態(チップ搭載時の状態)で示している。
続くビア形成工程において、上面側の樹脂絶縁層33に複数の第1ビア穴53及び複数の第1ビア導体43を形成するとともに、下面側の樹脂絶縁層34にも複数の第2ビア穴54及び複数の第2ビア導体50を形成する(図9参照)。具体的には、レーザー加工によって樹脂絶縁層33,34に複数のビア穴53,54を形成し、次いで各ビア穴53,54内のスミアを除去するデスミア処理を行う。その後、めっきを行って各ビア穴53,54内にフィルドビア導体43,50を形成する。その後、従来公知の手法(例えばサブトラクティブ法)に従って、パターニングを行いコア第1主面側導体層242、コア第2主面側導体層342を形成する。ここで、樹脂絶縁層34は、チップ第2主面103や樹脂充填部97の表面がコア第2主面13よりも凹んでいるため、樹脂絶縁層33側のように良好な平坦度を維持できない。そのため、樹脂絶縁層34に形成されるビア穴54は、樹脂絶縁層33に形成されるビア穴53よりも直径が大きく形成されている。これにより、めっき性が向上されるため、ビア穴54内にビア導体50が確実に形成され、外部端子電極121,122との未接続が防止される。
次いで、ビルドアップ層形成工程を実施する。ビルドアップ層形成工程では、従来周知の手法に基づいて樹脂絶縁層33の上にビルドアップ層31を形成するとともに、樹脂絶縁層34の上にビルドアップ層32を形成する。具体的には、樹脂絶縁層33,34上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、ビア導体47が形成されるべき位置に盲孔を有する第2層の樹脂絶縁層35,36を形成する。次に、従来公知の手法(例えばセミアディティブ法)に従って電解銅めっきを行い、前記盲孔の内部にビア導体47を形成するとともに、第2層の樹脂絶縁層35上に端子パッド44を形成し、第2層の樹脂絶縁層36上にBGA用パッド48を形成する。次に、第2層の樹脂絶縁層35,36上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト37,38を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト37,38に開口部40,46をパターニングする。さらに、端子パッド44上にはんだバンプ45を形成し、かつ、BGA用パッド48上にはんだバンプ49を形成する。その結果、配線基板10が完成する。
従って、本実施形態によれば以下の効果を得ることができる。
(1)本実施形態のセラミックチップ内蔵配線基板10によれば、平坦度が良好なコア第1主面12及びチップ第1主面102側に、凹凸がなく厚さばらつきがない樹脂絶縁層33が形成される。そのため、その樹脂絶縁層33においてチップ第1主面102に対応した領域内に相対的に小径の第1ビア穴53及び第1ビア導体43を形成することができる。よって、端子間ピッチが狭いICチップ21の面接続端子22に対して、ビルドアップ層31のコア第1主面側導体層242やビア導体47を介して第1ビア導体43を確実に接続することができる。一方、樹脂充填剤95の充填量やセラミックキャパシタ101の厚さに起因する凹凸のあるコア第2主面13及びチップ第2主面103側には樹脂絶縁層34が形成され、その樹脂絶縁層34においてチップ第2主面103に対応した領域内に相対的に大径の第2ビア穴54及び第2ビア導体50が形成される。この樹脂絶縁層34は凹凸があり厚さがばらつくが、第2ビア穴54の大径化によりその内部に比較的形状の揃った第2ビア導体50を確実に形成可能となる。また、マザーボード側の端子群はその端子間ピッチがICチップ21側ほど狭くないので、第2ビア穴54及び第2ビア導体50を大きくしても問題は生じない。よって、セラミックキャパシタ101の外部端子電極121,122とビルドアップ層32のコア第1主面側導体層342とが第2ビア導体50を介して未接続となることが防止される。以上のことから、ICチップ21及びマザーボードとの接続信頼性に優れたセラミックチップ内蔵配線基板10を提供することができる。また、第2ビア穴54の大径化により例えばめっきフィリング性が向上するため、第2ビア導体50の低抵抗化を図ることができ、ICチップ21への電力供給が安定化する。よって、この構成によれば、ICチップ21の能力を最大限引き出すことが可能となる。
(2)本実施形態のセラミックチップ内蔵配線基板10では、樹脂絶縁層34は、樹脂絶縁層33よりも厚く形成されているので、その表面の凹凸を抑制することができる。その結果、レーザー加工による加工ばらつきを抑えることができ、第2ビア穴54の形状誤差を少なくすることができる。
(3)本実施形態では、マスキング材除去工程後に洗浄研磨工程を行うようにしたので、コア第1主面12及びチップ第1主面102に残存する粘着材を除去することができ、外部端子電極111,112,121,122の表面粗化処理(CZ処理)を確実に行うことができる。
(4)本実施形態では、粗化工程において、外部端子電極111,112,121,122の表面の粗化と同時に、各導体層41の表面の粗化を行っている。その結果、上面12及び下面13での粗面の面積が大きくなるため、樹脂絶縁層33,34との間でより高い密着強度を得ることができる。また、硬質の金属からなる外部端子電極111,112,121,122のメタライズ層を直接粗化するのではなく、それよりも軟かい銅めっき層を形成しその層を表面粗化するようにしているため、所望の粗面を比較的簡単にかつ確実に得ることができる。
(5)本実施形態では、ビルドアップ層31の半導体素子搭載部23がセラミックキャパシタ101の真上の領域内に位置しているため、半導体素子搭載部23は高剛性で熱膨張率が小さいセラミックキャパシタ101によって支持される。よって、上記半導体素子搭載部23においては、ビルドアップ層31が変形しにくくなるため、半導体素子搭載部23に搭載されるICチップ21をより安定的に支持できる。ゆえに、ICチップ21として、発熱量が大きいために熱応力の影響が大きい10mm角以上の大型のICチップや、Low−k(低誘電率)のICチップを用いることができる。
(6)本実施形態のセラミックチップ内蔵配線基板10はセラミックキャパシタ101を有するため、セラミックキャパシタ101にてノイズを除去することでICチップ21へ良好な電源供給を行うことができる。しかも、ICチップ21が半導体素子搭載部23に搭載されるため、ICチップ21はセラミックキャパシタ101の真上に配置される。これにより、ICチップ21とセラミックキャパシタ101とをつなぐ配線(コンデンサ接続配線)が短縮される。ゆえに、ICチップ21とセラミックキャパシタ101との間で侵入するノイズを極めて小さく抑えることができ、誤動作等の不具合を生じることもなく高い信頼性を得ることができる。
[第2実施形態]
以下、本発明のセラミックチップ内蔵配線基板を具体化した第2実施形態を図面に基づき詳細に説明する。
図10に示されるように、本実施形態のセラミックチップ内蔵配線基板10は、収容穴部91の内面92とセラミックキャパシタ101の側面106との隙間93を樹脂絶縁層34の一部で埋めている点と、樹脂絶縁層34に形成される第2ビア穴54及び第2ビア導体50の数を減らした点が上記第1実施の形態と異なる。
以下、このセラミックチップ内蔵配線基板10の製造方法について説明する。
本実施形態においても、コア材準備工程、埋め込み用セラミックチップ準備工程、及びマスキング工程を上記第1実施形態と同様に実施する。その後、第2コア側絶縁層形成工程において、収容穴部91内にセラミックキャパシタ101を収容し、粘着テープ152の粘着面153上にてセラミックキャパシタ101を仮固定する(図5参照)。なおここでは、チップ搭載時(図10に示す状態)において上面となるチップ第1主面102を下方に向けた状態(上面と下面とを反転させた状態)で粘着面153に密着させている。
この状態で、コア材11のコア第2主面13及びセラミックキャパシタ101のチップ第2主面103の上に、エポキシ樹脂を主成分とするフィルム状絶縁樹脂材料を重ね合わせるようにして配置して、真空圧着熱プレス機(図示しない)で真空下にて加圧加熱する。これにより、フィルム状絶縁樹脂材料を硬化させて樹脂絶縁層34(第2コア側絶縁層)を形成するとともに、収容穴部91の内面92とセラミックキャパシタ101の側面106との隙間93を樹脂絶縁層34の一部(樹脂充填部)97で埋めてセラミックキャパシタ101をコア材11に固定する(図11参照)。このとき、粘着テープ152と接する側となるコア第1主面12、チップ第1主面102、及び樹脂絶縁層34の一部(樹脂充填部)97の表面の位置が揃いフラット(面一)に形成される。
そして、粘着テープ152を剥離するマスキング材除去工程を行い(図12参照)、さらに、第1実施形態と同様に、粘着材を除去する洗浄研磨工程と、外部端子電極111,112,121,122等の表面の粗化を行う粗化工程とを行う。
その後、第1コア側絶縁層形成工程では、コア材11のコア第1主面12及びセラミックキャパシタ101のチップ第1主面102に、エポキシ樹脂を主成分とするフィルム状絶縁樹脂材料を重ね合わせるようにして配置する。そして、真空圧着熱プレス機(図示しない)で真空下にて加圧加熱することにより、フィルム状絶縁樹脂材料を硬化させて樹脂絶縁層33(第1コア側絶縁層)を形成する(図13参照)。
続くビア形成工程において、樹脂絶縁層33に複数の第1ビア穴53及び複数の第1ビア導体43を形成するとともに、樹脂絶縁層34にも複数の第2ビア穴54及び複数の第2ビア導体50を形成する(図14参照)。ここで、樹脂絶縁層34に形成される第2ビア穴54は、樹脂絶縁層33に形成される第1ビア穴53よりも直径が大きく形成されている。また、樹脂絶縁層34に形成する第2ビア穴54の数を樹脂絶縁層33の第1ビア穴53よりも少なくしている。具体的には、上記第1実施形態と比較して中央部に位置する第2ビア穴54を間引く形で半分の数の第2ビア穴54を形成している。またここでは、隣り合う第2ビア穴54の間隔が広くなるため、第1実施形態よりもさらに大きな第2ビア穴54を形成している。このように、樹脂絶縁層34の第2ビア穴54の直径を大きくすることによりめっき性が向上されるため、第2ビア穴54内に第2ビア導体50が確実に形成され、外部端子電極121,122との未接続が防止される。
その後、ビルドアップ層形成工程を上記第1実施形態と同様に行うことで、図10に示すセラミックチップ内蔵配線基板10が完成する。なお、ビア導体50が設けられていない外部端子電極(チップ中央にある電極)121,122については、ビア導体50が設けられている外部端子電極(チップ外側にある電極)121,122に接続するようセラミックキャパシタ101の内部に内部導体(図示略)を形成してもよい。
このように製造した本実施形態のセラミックチップ内蔵配線基板10によれば、上記第1実施形態と同様の作用効果を得ることができる。また、本実施形態では、第2ビア穴54を少数化する(いわば間引く)ことにより、第2ビア穴54及び第2ビア導体50の形状ばらつきの度合いを低減することができる。また、第2ビア穴54を小数化しておけば、ショートを回避しつつ十分に大径の第2ビア穴54及び第2ビア導体50を形成可能となり、第2ビア導体50の形状も揃いやすくなる。よって、接続信頼性に優れたセラミックチップ内蔵配線基板10を提供することができる。さらに、本実施形態のセラミックチップ内蔵配線基板10では、上記第1実施形態のように樹脂充填剤95を用いなくてよいため、製造コストを低減することができる。さらに、ディスペンサを用いた樹脂充填剤95の充填工程も省くことができるため、製造工程の簡素化が可能となる。
なお、本発明の各実施形態は以下のように変更してもよい。
・上記第1実施形態では、コア材11における収容穴部91の内面92とセラミックキャパシタ101の側面106との隙間93に、ディスペンサ装置を用いて樹脂充填剤95を充填して樹脂充填部97を形成するものであったが、これに限定されるものではない。例えば、印刷装置を用いて樹脂充填剤95を印刷することで、収容穴部91の内面92とセラミックキャパシタ101の側面106との隙間93に樹脂充填部97を形成してもよい。
・上記各実施形態では、埋め込み用セラミックチップとしてセラミックキャパシタ101を用いるものであったが、これに代えてキャパシタの機能を有しないセラミックチップを用いてもよい。
・上記各実施形態では、セラミックチップ内蔵配線基板10のパッケージ形態はBGA(ボールグリッドアレイ)であるが、BGAのみに限定されず、例えばPGA(ピングリッドアレイ)やLGA(ランドグリッドアレイ)等であってもよい。
次に、前述した実施形態によって把握される技術的思想を以下に列挙する。
(1)コア第1主面及びコア第2主面を有し、前記コア第1主面及び前記コア第2主面にて開口する収容穴部を有する平板状のコア材と、チップ第1主面及びチップ第2主面を有するセラミック焼結体からなり、前記セラミック焼結体の内部に内部導体が形成され、前記チップ第1主面を前記コア第1主面と同じ側に向け、かつ前記チップ第2主面を前記コア第2主面と同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、前記コア第1主面及び前記チップ第1主面の上に配置され、前記チップ第1主面に対応した領域内に複数の第1ビア穴及び複数の第1ビア導体が形成された第1コア側絶縁層と、前記コア第2主面及び前記チップ第2主面の上に配置され、前記チップ第2主面に対応した領域内に複数の第2ビア穴及び複数の第2ビア導体が形成された第2コア側絶縁層と、前記第1コア側絶縁層上に形成され、層間絶縁層及び導体層を交互に積層した構造を有し、表層部に半導体集積回路素子が面実装可能な複数の接続端子を有する素子実装側ビルドアップ層とを備え、前記第2コア側絶縁層の平坦度が前記第1コア側絶縁層の平坦度よりも低くて前記複数の第2ビア穴の径が前記複数の第1ビア穴の径よりも大きいことを特徴とするセラミックチップ内蔵配線基板。
(2)上記1において、前記コア第1主面、及び前記チップ第1主面が同一レベルにあり、前記コア側絶縁層の平坦度が0μm以上30μm以下であることを特徴とするセラミックチップ内蔵配線基板。
(3)上記1または2において、前記埋め込み用セラミックチップの厚さは前記コア材の厚さ以下であることを特徴とするセラミックチップ内蔵配線基板。
(4)コア第1主面及びコア第2主面を有し、前記コア第1主面及び前記コア第2主面にて開口する収容穴部を有する平板状のコア材を準備するコア材準備工程と、チップ第1主面及びチップ第2主面を有し内部に内部導体が形成された埋め込み用セラミックチップを準備する埋め込み用セラミックチップ準備工程と、前記コア第1主面側にマスキング材を密着するように配置して、前記収容穴部の開口を塞ぐマスキング工程と、前記チップ第1主面を前記コア第1主面と同じ側に向け、かつ前記チップ第2主面を前記コア第2主面と同じ側に向けて前記収容穴部内に埋め込み用セラミックチップを収容し、この状態で前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を樹脂充填剤で埋めて、前記埋め込み用セラミックチップを前記コア材に固定する固定工程と、前記固定工程後に前記マスキング材を除去するマスキング材除去工程と、前記マスキング材除去工程を経て露出した前記コア第1主面、前記チップ第1主面及び前記樹脂充填剤のコア第1主面側露出面の上に、第1コア側絶縁層を形成する第1コア側絶縁層形成工程と、前記コア第2主面、前記チップ第2主面及び前記樹脂充填剤のコア第2主面側露出面の上に、第2コア側絶縁層を形成する第2コア側絶縁層形成工程と、前記第1コア側絶縁層に複数のビア穴及び複数のビア導体を形成する一方で、前記第2コア側絶縁層に前記第1コア側絶縁層よりも径の大きい複数のビア穴及び複数のビア導体を形成するビア形成工程と、前記ビア形成工程後において前記第1コア側絶縁層上に、層間絶縁層及び導体層を交互に積層した構造を有し、表層部に半導体集積回路素子が面実装可能な複数の接続端子を有する素子実装側ビルドアップ層を形成するビルドアップ層形成工程とを含むことを特徴とするセラミックチップ内蔵配線基板の製造方法。
(5)コア第1主面及びコア第2主面を有し、前記コア第1主面及び前記コア第2主面にて開口する収容穴部を有する平板状のコア材を準備するコア材準備工程と、チップ第1主面及びチップ第2主面を有し内部に内部導体が形成された埋め込み用セラミックチップを準備する埋め込み用セラミックチップ準備工程と、前記コア第1主面側にマスキング材を密着するように配置して、前記収容穴部の開口を塞ぐマスキング工程と、前記チップ第1主面を前記コア第1主面と同じ側に向け、かつ前記チップ第2主面を前記コア第2主面と同じ側に向けて前記収容穴部内に埋め込み用セラミックチップを収容し、この状態で前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を樹脂充填剤で埋めて、前記埋め込み用セラミックチップを前記コア材に固定する固定工程と、前記固定工程後に前記マスキング材を除去するマスキング材除去工程と、前記マスキング材除去工程を経て露出した前記コア第1主面、前記チップ第1主面及び前記樹脂充填剤のコア第1主面側露出面の上に、第1コア側絶縁層を形成する第1コア側絶縁層形成工程と、前記コア第2主面、前記チップ第2主面及び前記樹脂充填剤のコア第2主面側露出面の上に、第2コア側絶縁層を形成する第2コア側絶縁層形成工程と、前記第1コア側絶縁層に複数のビア穴及び複数のビア導体を形成する一方で、前記第2コア側絶縁層に前記第1コア側絶縁層よりも少ない数のビア穴及び複数のビア導体を形成するビア形成工程と、前記ビア形成工程後において前記第1コア側絶縁層上に、層間絶縁層及び導体層を交互に積層した構造を有し、表層部に半導体集積回路素子が面実装可能な複数の接続端子を有する素子実装側ビルドアップ層を形成するビルドアップ層形成工程とを含むことを特徴とするセラミックチップ内蔵配線基板の製造方法。
本発明を具体化した第1実施形態の配線基板を示す概略断面図。 第1実施形態のセラミックキャパシタを示す概略断面図。 第1実施形態のセラミックキャパシタを示す概略上面図。 第1実施形態の配線基板の製造方法の説明図。 第1実施形態の配線基板の製造方法の説明図。 第1実施形態の配線基板の製造方法の説明図。 第1実施形態の配線基板の製造方法の説明図。 第1実施形態の配線基板の製造方法の説明図。 第1実施形態の配線基板の製造方法の説明図。 第2実施形態の配線基板を示す概略断面図。 第2実施形態の配線基板の製造方法の説明図。 第2実施形態の配線基板の製造方法の説明図。 第2実施形態の配線基板の製造方法の説明図。 第2実施形態の配線基板の製造方法の説明図。 従来のセラミックチップの固定方法を示す説明図。 セラミックチップの上面に形成される樹脂絶縁層を示す説明図。
符号の説明
10…配線基板としてのセラミックチップ内蔵配線基板
11…コア材
12…コア第1主面
13…コア第2主面
21…半導体素子としてのICチップ
31…素子実装側ビルドアップ層としてのビルドアップ層
33…第1コア側絶縁層
34…第2コア側絶縁層
35…層間絶縁層としての樹脂絶縁層
42…導体層
43…第1ビア導体
44…接続端子としての端子パッド
50…第2ビア導体
53…第1ビア穴
54…第2ビア穴
91…収容穴部
92…収容穴部の内面
93…隙間
95…樹脂充填剤
96…収容穴部の開口
97…樹脂充填部
101…埋め込み用セラミックチップとしてのセラミックキャパシタ
102…チップ第1主面
103…チップ第2主面
106…埋め込み用セラミックチップの側面
131,132…内部導体としてのビア導体
141…内部導体としての第1内部電極層
142…内部導体としての第2内部電極層
152…マスキング材として粘着テープ

Claims (3)

  1. コア第1主面及びコア第2主面を有し、前記コア第1主面及び前記コア第2主面にて開口する収容穴部を有するコア材と、
    チップ第1主面及びチップ第2主面を有し内部に内部導体が形成され、前記チップ第1主面を前記コア第1主面と同じ側に向け、かつ前記チップ第2主面を前記コア第2主面と同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、
    前記コア第1主面及び前記チップ第1主面の上に配置され、前記チップ第1主面に対応した領域内に複数の第1ビア穴及び複数の第1ビア導体が形成された第1コア側絶縁層と、
    前記コア第2主面及び前記チップ第2主面の上に配置され、前記チップ第2主面に対応した領域内に複数の第2ビア穴及び複数の第2ビア導体が形成された第2コア側絶縁層と、
    前記第1コア側絶縁層上に形成され、層間絶縁層及び導体層を交互に積層した構造を有し、表層部に半導体素子が面実装可能な複数の接続端子を有する素子実装側ビルドアップ層と
    を備え、前記複数の第2ビア穴の径が前記複数の第1ビア穴の径よりも大きいことを特徴とする配線基板。
  2. コア第1主面及びコア第2主面を有し、前記コア第1主面及び前記コア第2主面にて開口する収容穴部を有するコア材と、
    チップ第1主面及びチップ第2主面を有し内部に内部導体が形成され、前記チップ第1主面を前記コア第1主面と同じ側に向け、かつ前記チップ第2主面を前記コア第2主面と同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、
    前記コア第1主面及び前記チップ第1主面の上に配置され、前記チップ第1主面に対応した領域内に複数の第1ビア穴及び複数の第1ビア導体が形成された第1コア側絶縁層と、
    前記コア第2主面及び前記チップ第2主面の上に配置され、前記チップ第2主面に対応した領域内に複数の第2ビア穴及び複数の第2ビア導体が形成された第2コア側絶縁層と、
    前記第1コア側絶縁層上に形成され、層間絶縁層及び導体層を交互に積層した構造を有し、表層部に半導体素子が面実装可能な複数の接続端子を有する素子実装側ビルドアップ層と
    を備え、前記複数の第2ビア穴の数が前記複数の第1ビア穴の数よりも少ないことを特徴とする配線基板。
  3. 前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を埋めることで、前記埋め込み用セラミックチップを前記コア材に固定する樹脂充填部を備えたことを特徴とする請求項1または2に記載の配線基板。
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