JP5089880B2 - 配線基板内蔵用キャパシタ、キャパシタ内蔵配線基板及びその製造方法 - Google Patents

Description

本発明は、配線基板の積層部に内蔵される配線基板内蔵用キャパシタ、配線基板内蔵用キャパシタを有するキャパシタ内蔵配線基板及びその製造方法に関するものである。

コンピュータのＣＰＵなどに使用される半導体素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載し、そのＩＣチップ搭載用配線基板をマザーボード上に搭載するという手法が採用される。この種のＩＣチップ搭載用配線基板としては、例えば、高分子材料製のコア基板内にキャパシタを埋め込んでコア部を構成し、そのコア部の表面及び裏面にビルドアップ層を形成したものが従来提案されている（例えば、特許文献１参照）。また、配線基板の絶縁層にキャパシタを内蔵したものも従来提案されている（例えば、特許文献２参照）。

ところで、キャパシタ−ＩＣチップ間の低インダクタンス化による電源の安定化を図るためには、キャパシタとＩＣチップとの距離をできるだけ短くすることが好ましい。そこで、キャパシタを、コア基板よりもＩＣチップにより近いビルドアップ層に内蔵することが考えられる。
特開２００５−３９２４３号公報 特開２００４−２２８１９０号公報

ところが、上記のキャパシタをビルドアップ層に内蔵するにあたり、キャパシタを絶縁層上に載置すると、キャパシタが平面方向へ位置ずれしてしまう場合がある。この場合、キャパシタと配線基板内の他の部分との確実な導通を図ることができなくなり、配線基板の信頼性が低下してしまう。

本発明は上記の課題に鑑みてなされたものであり、その目的は、キャパシタの位置ずれを防止することができる配線基板内蔵用キャパシタを提供することにある。また、本発明の別の目的は、上記の配線基板内蔵用キャパシタを内蔵することで信頼性の向上を図ることが可能なキャパシタ内蔵配線基板及びその製造方法を提供することにある。

そして上記課題を解決するための手段（手段１）としては、以下のものがある。第１主面（１０２，２１２）及び第２主面（１０３，２１３）を有するチップ状であって、誘電体層（１０５，２１４）とその誘電体層（１０５，２１４）上に積層配置される電極層（１４１，１４２，２１５）とを備え、前記第１主面（１０２，２１２）及び前記第２主面（１０３，２１３）の両方にて開口する貫通孔である穴部（１６１）が形成され、層間絶縁層（３３，３５，３７，３９，２０２，２０３，２０４，２０５，２０６，２０７）及び導体層（４２）をコア基板（１１）上にて交互に積層した積層部（３１）に、前記第２主面（１０３，２１３）側を前記コア基板（１１）側に向けた状態で内蔵されうるものであり、前記穴部（１６１）がキャパシタの外周に沿って複数配置されるとともに、前記層間絶縁層（３５，２０４，２０５）の一部が前記穴部（１６１）に入り込むことが可能であることを特徴とする配線基板内蔵用キャパシタ。

従って、手段１の配線基板内蔵用キャパシタによると、キャパシタを層間絶縁層上に配置する場合に、層間絶縁層の一部が穴部内に入り込むため、キャパシタの平面方向への位置ずれを防止できる。また、キャパシタに穴部を形成しない場合に比べて、キャパシタを強固に積層部内（層間絶縁層間）に固定できるため、キャパシタ−層間絶縁層間でのデラミネーションの発生を防止できる。さらに、層間絶縁層の一部が穴部に入り込むのに伴い、キャパシタの第２主面の端面から押し出される層間絶縁層が少なくなるため、層間絶縁層の平坦性を確保することができる。

ここで、前記キャパシタ全体の厚さは、１０μｍ以上２００μｍ以下であることが好ましい。仮に、キャパシタ全体の厚さが１０μｍ未満であると、配線基板内蔵用キャパシタの形成が困難になる。一方、キャパシタ全体の厚さが２００μｍよりも大きくなると、配線基板内蔵用キャパシタの積層部への内蔵が困難になる。

なお、前記キャパシタは、前記誘電体層と内部電極層とが交互に積層配置された構造のキャパシタ本体を有するとともに、前記内部電極層同士を導通する複数のビア導体が内部に配置される複数のビアホールが全体としてアレイ状に形成されたビアアレイタイプのキャパシタであってもよい。

この場合、上記キャパシタを構成するキャパシタ本体は、板状をなし、誘電体層と内部電極層とが交互に積層配置された構造を有している。前記誘電体層としては、セラミック誘電体層、樹脂誘電体層、セラミック−樹脂複合材料からなる誘電体層などが挙げられる。前記セラミック誘電体層としては、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウムなどの誘電体セラミックが好適に使用される。誘電体セラミックを使用した場合、静電容量の大きなキャパシタを実現しやすくなる。その他、ホウケイ酸系ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックが好適に使用されるほか、要求特性に応じてアルミナ、窒化アルミニウム、窒化ほう素、炭化珪素、窒化珪素などといった高温焼成セラミックが使用される。また、前記樹脂誘電体層としては、エポキシ樹脂、接着剤を含んだ四フッ化エチレン樹脂（ＰＴＦＥ）などの樹脂が好適に使用される。また、前記セラミック−樹脂複合材料からなる誘電体層としては、セラミックとして、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウムなどが好適に使用され、樹脂材料として、エポキシ樹脂、フェノール、ウレタン、シリコン、ポリイミド、不飽和ポリエステルなどの熱硬化性樹脂、ポリカーボネート、アクリル、ポリアセタール、ポリプロピレンなどの熱可塑性樹脂、及び、ニトリルブタジエンゴム、スチレンブタジエンゴム、フッ素ゴムなどのラテックスが好適に使用される。

なお、前記キャパシタ本体に、前記第１主面及び前記第２主面の少なくとも一方の上に配置される金属含有層を設け、前記第１主面上に配置された金属含有層の厚さと前記第２主面上に配置された金属含有層の厚さとの合計を、例えばキャパシタ全体の厚さの１５％以上８０％以下に設定してもよい。このようにすれば、キャパシタ全体において金属部分の比率が高くなる。その結果、キャパシタ全体が金属部分により補強され、柔軟性が向上して自身の強度も向上するため、キャパシタ全体の厚みを薄くした場合であってもキャパシタの破損を防止することができる。

仮に、金属含有層の合計の厚さがキャパシタ全体の厚さの１５％未満であると、上記の強度（柔軟性）向上の効果が小さくなる。一方、８０％を超えると、キャパシタ全体に対してキャパシタ本体が薄くなってキャパシタ本体の製作が困難になるため、キャパシタが機能しなくなる可能性がある。また、キャパシタ本体が薄くなることにより、キャパシタ本体を構成する誘電体層及び内部電極層の層数が減るため、キャパシタの容量が低下する。なお、金属含有層の合計の厚さは、キャパシタ全体の２５％以上７０％以下であることがより好ましく、３５％以上６０％以下であることがさらに好ましい。ここで、「キャパシタ全体の厚さ」とは、前記第１主面上に配置された金属含有層の厚さと前記第２主面上に配置された金属含有層の厚さとの合計に、キャパシタ本体の厚さを加えた厚さをいう。

なお、金属含有層は主として金属からなる。なお、前記第１主面上や前記第２主面上にビア導体の端面に接続される複数の端子電極がある場合、これは金属含有層に含まれる。前記誘電体層が前記セラミック誘電体層である場合、金属含有層は、セラミックと同時に焼結しうるためメタライズに適した金属材料、例えば、ニッケル、モリブデン、タングステン、チタン、銅、銀等を用いて形成されている。金属含有層は、純金属層を用いることができるが、好ましくはガラス成分を含有した金属層あるいはセラミック誘電体層を構成するセラミックを共材（フィラー）として含んだ複合金属層がよい。このようにすれば、金属含有層とセラミック誘電体層との間で、同時焼成（co-fire ）時の焼成挙動をあわせるように調整したり、熱衝撃を受けたときの熱膨張係数の差異を緩和調整したり、密着力を付与したりできるため、金属含有層をセラミック誘電体層に確実に密着させることができる。一方、前記誘電体層が前記樹脂誘電体層である場合、または、前記誘電体層がセラミック−樹脂複合材料からなる誘電体層である場合は、誘電体層は焼結しない。ゆえに、金属含有層は、焼成法ではなく、めっき法や金属箔の接着によってキャパシタ本体に形成される。金属含有層は、ニッケル、銅、コバルト等の金属や、コバール等の合金を用いて形成されたり、ニッケル−ボロン（Ｎｉ−Ｂ）めっきや、ニッケル−リン（Ｎｉ−Ｐ）めっき等を用いて形成される。

前記金属含有層の厚さは前記キャパシタ本体の厚さに応じて設定される。例えば、キャパシタ本体の厚さが１０μｍ以上２００μｍ以下である場合、第１主面上及び第２主面上の少なくとも一方に配置された金属含有層の厚さは、３μｍ以上５０μｍ以下であることが好ましい。仮に、金属含有層の厚さが３μｍ未満であると、キャパシタ全体の柔軟性を十分に向上させることができない。一方、金属含有層の厚さが５０μｍよりも大きくなると、キャパシタ全体が厚くなりすぎてしまう。また、第１主面上に配置された金属含有層及び第２主面上に配置された金属含有層は、互いに同じ厚さに設定されていることが好ましい。このようにすれば、キャパシタの凹凸、反り、うねりを低減することができる。その結果、キャパシタを内蔵した積層部の実装面側の平坦性（いわゆるコプラナリティ）が良くなり、半導体素子を実装した後の実装信頼性が向上する。なお、前記金属含有層が複数の端子電極を含む場合、隣接する端子電極間には所定量のクリアランスを設けることが好ましい。

また、前記キャパシタ本体は、前記内部電極層よりも厚い１つまたは２つ以上の補強層をその内部に有していてもよい。このようにすれば、キャパシタ全体が補強され、柔軟性が向上して自身の強度も向上するため、キャパシタ全体の厚みを薄くした場合であってもキャパシタの破損を防止することができる。

なお、前記補強層は、前記内部電極層として機能していてもよいし、前記内部電極層として機能しなくてもよい。補強層が内部電極層として機能すれば、キャパシタ本体において補強層が占める割合が大きくなったとしても、キャパシタを確実に機能させることができる。

また、補強層は、ニッケル、モリブデン、タングステン、チタン、銅、銀等を材料として用いることによって形成される。誘電体層がセラミックの場合は、セラミックと同時焼成（co-fire ）しうるのに適した補強層形成用の材料が選択される。

前記内部電極層（電極層）及び前記ビア導体を形成する材料としては特に限定されないが、焼成温度が高いセラミックの焼結体を選択した場合、当該セラミックと同時に焼結しうる金属、例えば、ニッケル、モリブデン、タングステン、チタン等の使用が好適である。なお、１０００℃以下で焼成可能な低温焼成セラミックの焼結体を選択した場合、銅や銀などの使用が可能となる。一方、前記誘電体層が前記樹脂誘電体層である場合、または、前記誘電体層が前記セラミック−樹脂複合材料からなる誘電体層である場合は、誘電体層は焼結しない。ゆえに、前記内部電極層は、焼成法ではなく、めっき法や金属箔の接着によってキャパシタ本体に形成される。この場合、内部電極層及びビア導体は、ニッケル、銅、コバルト等の金属や、コバール等の合金を用いて形成されたり、ニッケル−ボロン（Ｎｉ−Ｂ）めっきや、ニッケル−リン（Ｎｉ−Ｐ）めっき等を用いて形成される。

また、前記キャパシタは、前記誘電体層の厚さよりも厚くて、前記誘電体層を支持する補強用金属層をさらに備えるタイプのキャパシタであってもよい。このようにすれば、ビアアレイタイプのキャパシタに比べて層数が少なくて済み、キャパシタ全体の厚さが薄くなるため、積層部への内蔵が容易なキャパシタとすることができる。しかも、このタイプのキャパシタは補強用金属層を備えるため、キャパシタを薄くしたとしても強度を維持することができる。

ここで、前記誘電体層及び前記電極層の厚さが例えば１μｍ以上１０μｍである場合、補強用金属層の厚さは、１０μｍ以上１００μｍ以下であることが好ましい。補強用金属層の厚さが１０μｍ未満であると、キャパシタの強度を維持することが困難になる。一方、補強用金属層の厚さが１００μｍを超えると、キャパシタの積層部への内蔵が困難になる。

前記補強用金属層を形成する材料としては特に限定されないが、前記誘電体層として焼成温度が高いセラミックの焼結体を選択した場合、当該セラミックと同時に焼結しうる金属、例えば、ニッケル、モリブデン、タングステン、チタン等の使用が好適である。なお、前記誘電体層として１０００℃以下で焼成可能な低温焼成セラミックの焼結体を選択した場合、銅や銀などの使用が可能となる。一方、前記誘電体層が前記樹脂誘電体層である場合、または、前記誘電体層が前記セラミック−樹脂複合材料からなる誘電体層である場合は、誘電体層は焼結しない。この場合、補強用金属層は、ニッケル、銅、コバルト等の金属や、コバール等の合金を用いて形成される。

なお、前記穴部は、前記第１主面及び前記第２主面の両方にて開口する貫通孔である。このようにすれば、孔あけ加工を行うだけで穴部を形成できるため、キャパシタの製作が容易になる。また、キャパシタを層間絶縁層上に配置する際に、層間絶縁層の一部が穴部内により多く入り込むため、キャパシタの平面方向への位置ずれを防止できる。さらに、層間絶縁層の一部が穴部により多く入り込むのに伴い、キャパシタの第２主面の端面から押し出される層間絶縁層がよりいっそう少なくなるため、層間絶縁層の平坦性をより確実に確保できる。しかも、穴部内に入り込んだ層間絶縁層の一部がキャパシタの第１主面側の層間絶縁層に繋がるため、キャパシタを、より強固に積層部内（層間絶縁層間）に固定できる。

また、前記穴部がキャパシタの外周に沿って複数配置されるとともに、層間絶縁層の一部が前記穴部に入り込むことが可能である。このため、層間絶縁層がキャパシタの第２主面の端面から押し出されにくくなるとともに、キャパシタの外周部の浮き上がりをより効果的に抑制できる。その結果、層間絶縁層の平坦性をより確実に確保できる。また、穴部をキャパシタの外周に沿って配置することにより、穴部がキャパシタを機能させるための回路の邪魔になりにくくなる。

なお、前記穴部の直径は、前記ビアホールの直径よりも大きくても小さくてもよいし、同じでもよいが、前記ビアホールの直径と同等、または、前記ビアホールの直径よりも小さいことが好ましい。このようにすれば、穴部の形成に起因したキャパシタの強度低下を防止できる。また、穴部の直径を小さくすることで、多数の穴部を設けることができるため、層間絶縁層の一部が穴部内に入り込みやすくなり、キャパシタの平面方向への位置ずれをよりいっそう防止できる。

ここで、穴部の形成方法としては、キャパシタに対してドリル機を用いて孔あけ加工を行う、あるいは、打ち抜き用ピンやそれを複数本備えた打ち抜き用金型を用いて孔あけ加工を行うなどの機械的な方法が挙げられる。しかし、本発明においては、厚みの厚いコア基板（通常０．８ｍｍ程度）と比較してはるかに厚みの薄い積層部に内蔵するために全体の厚さが薄いキャパシタを製造するため、厚さが薄いキャパシタに対して機械的衝撃を与えることは好ましくない。ゆえに、穴部の形成には、レーザー加工機から照射されるレーザーを用いて孔あけ加工を行うなどの機械的ではない方法を用いることが好ましい。

なお、前記キャパシタの角部は面取りされていることが好ましい。このようにすれば、キャパシタの取扱時（例えば、積層部への内蔵時など）において、キャパシタの角部に掛かる応力が緩和されるため、角部の欠けを防止できる。また、キャパシタ内蔵配線基板に対して熱応力が加わった際に、キャパシタと積層部を構成する層間絶縁層との熱膨張差によるクラックの発生を防止できる。面取り形状はＣ面取り、Ｒ面取りといった周知の加工方法を適用できる。面取りと併せてチャンファーを形成することがより好ましい。工程における製品同士の接触による欠けの発生を防止できる。

上記コア基板を形成する材料は特に限定されないが、好ましいコア基板は高分子材料を主体として形成される。コア基板を形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。また、高分子材料以外に、誘電体セラミックやガラス−セラミック複合材料を使用してもよい。

上記積層部は、例えば高分子材料を主体とする層間絶縁層及び導体層を交互に接続した構造を有しており、例えば、ビルドアップ工法などの周知の工法を用いて形成できる。積層部はコア基板の片面にのみ形成されていてもよく、コア基板の両面に形成されていてもよい。なお、配線基板内蔵用キャパシタが内蔵された積層部については、その表面において配線基板内蔵用キャパシタに対応した領域に半導体素子搭載部が設定されることが好ましい。このような半導体素子搭載部に半導体素子を搭載すれば、配線基板内蔵用キャパシタをコア基板に内蔵する場合に比べて配線基板内蔵用キャパシタと半導体素子との距離が短くなるため、配線基板内蔵用キャパシタ−半導体素子間の低インダクタンス化による電源の安定化を図ることができる。

手段１の配線基板内蔵用キャパシタを有するキャパシタ内蔵配線基板を製造するのに好適な方法（手段２）としては、以下のものがある。手段１に記載の配線基板内蔵用キャパシタ（１０１，２１１）を準備する準備工程と、層間絶縁層（３３，３５，３７，３９，２０２，２０３，２０４，２０５，２０６，２０７）及び導体層（４２）をコア基板（１１）上にて交互に積層した積層部（３１）を構成する予定の前記層間絶縁層（３３，２０３）上に、前記キャパシタ（１０１，２１１）を前記第２主面（１０３，２１３）側を向けた状態で載置することにより、前記穴部（１６１）内に前記層間絶縁層（３５，２０４）の一部（５１）を入り込ませる載置工程と、前記載置工程後、前記キャパシタ（１０１，２１１）上に別の層間絶縁層（３７，２０５）を積層して前記キャパシタ（１０１，２１１）を前記積層部（３１）内に封入する封入工程とを含むことを特徴とするキャパシタ内蔵配線基板の製造方法。

従って、この製造方法によると、キャパシタを層間絶縁層上に配置する場合に、層間絶縁層の一部が穴部内に入り込むため、キャパシタの平面方向への位置ずれを防止できる。また、キャパシタに穴部を形成しない場合に比べて、キャパシタを強固に積層部内（層間絶縁層間）に固定できるため、キャパシタ−層間絶縁層間でのデラミネーションの発生を防止できる。さらに、層間絶縁層の一部が穴部に入り込むのに伴い、キャパシタの第２主面の端面から押し出される層間絶縁層が少なくなるため、層間絶縁層の平坦性を確保することができる。従って、キャパシタを内蔵することにより、キャパシタ内蔵配線基板の信頼性の向上を図ることができる。

以下、キャパシタ内蔵配線基板の製造方法について説明する。

準備工程では、手段１に記載の配線基板内蔵用キャパシタを、従来周知の手法により作製し、あらかじめ準備しておく。例えば、前記誘電体層がセラミック誘電体層である場合、配線基板内蔵用キャパシタは、セラミック誘電体層と電極層とを同時焼成（co-fire ）する方法や、セラミック誘電体層を焼成した後で、セラミック誘電体層上に金属ペーストを塗布して後焼成（post-fire ）し、電極層を形成する方法などにより作製される。また、前記誘電体層が、前記樹脂誘電体層、または、セラミック−樹脂複合材料からなる誘電体層である場合、配線基板内蔵用キャパシタは、めっき法などを用いてセラミック誘電体層に電極層を形成することなどにより作製される。

続く載置工程では、層間絶縁層及び導体層をコア基板上にて交互に積層した積層部を構成する予定の未硬化状態の前記層間絶縁層上に、前記キャパシタを前記第２主面側を向けた状態で載置する。この場合、キャパシタを、コア基板に近い側の層間絶縁層上に配置してもよいし、コア基板から離れた側の層間絶縁層上に配置してもよい。キャパシタをコア基板に近づける程、キャパシタをコア基板によって安定的に支持しやすくなる。一方、キャパシタをコア基板から離間させる程、キャパシタが封入された積層部の表面に半導体素子搭載部を設定した場合に、キャパシタと半導体素子搭載領域に搭載される半導体素子との距離がより短くなる。これにより、キャパシタ−半導体素子間のインダクタンスがより確実に低下するため、よりいっそうの電源の安定化を図ることができる。

続く封入工程では、前記キャパシタ上に別の層間絶縁層を積層して前記キャパシタを前記積層部内に封入する。その結果、キャパシタ内蔵配線基板が完成する。なお、層間絶縁層が樹脂を主体として形成される場合、樹脂を硬化する工程は、封入工程後に行ってもよいし、載置工程後に行ってもよい。なお、層間絶縁層が光硬化性樹脂である場合、樹脂を硬化する工程としては、未硬化状態の層間絶縁層に対して紫外線を照射することなどが挙げられる。また、層間絶縁層が熱硬化性樹脂である場合、樹脂を硬化する工程としては、未硬化状態の層間絶縁層を加熱することなどが挙げられる。

また、本発明の課題を解決するための別の手段（手段３）としては、手段１に記載の配線基板内蔵用キャパシタ（１０１，２１１）を有することを特徴とするキャパシタ内蔵配線基板がある。

従って、手段３のキャパシタ内蔵配線基板によると、層間絶縁層の一部が穴部内に入り込んだ状態でキャパシタが層間絶縁層上に配置されるため、キャパシタの平面方向への位置ずれを防止できる。また、キャパシタに穴部を形成しない場合に比べて、キャパシタを強固に積層部内（層間絶縁層間）に固定できるため、キャパシタ−層間絶縁層間でのデラミネーションの発生を防止できる。さらに、層間絶縁層の一部が穴部に入り込むのに伴い、キャパシタの第２主面の端面から押し出される層間絶縁層が少なくなるため、層間絶縁層の平坦性を確保することができる。従って、キャパシタを内蔵することにより、キャパシタ内蔵配線基板の信頼性の向上を図ることができる。

［第１実施形態］

以下、本発明のキャパシタ内蔵配線基板を具体化した第１実施形態を図面に基づき詳細に説明する。

図１に示されるように、本実施形態のキャパシタ内蔵配線基板１０は、ＩＣチップ搭載用の配線基板であって、ガラスエポキシからなる略矩形板状のコア基板１１と、コア基板１１の上面１２上に形成されるビルドアップ層３１（積層部）と、コア基板１１の下面１３上に形成されるビルドアップ層３２とからなる。コア基板１１における複数箇所にはビア導体１６が形成されている。かかるビア導体１６は、コア基板１１の上面１２側と下面１３側とを接続導通している。また、コア基板１１の上面１２及び下面１３には、銅からなる導体層４１がパターン形成されており、各導体層４１は、ビア導体１６に電気的に接続されている。

コア基板１１の上面１２上に形成されたビルドアップ層３１は、エポキシ樹脂からなる４層の樹脂絶縁層３３，３５，３７，３９（いわゆる層間絶縁層）と、銅からなる導体層４２とを交互に積層した構造を有している。第４層の樹脂絶縁層３９の表面上における複数箇所には、端子パッド４４がアレイ状に形成されている。また、樹脂絶縁層３９の表面は、ソルダーレジスト４０によってほぼ全体的に覆われている。ソルダーレジスト４０の所定箇所には、端子パッド４４を露出させる開口部４６が形成されている。端子パッド４４の表面上には、複数のはんだバンプ４５が配設されている。各はんだバンプ４５は、半導体素子であるＩＣチップ２１の面接続端子２２に電気的に接続されている。なお、各端子パッド４４及び各はんだバンプ４５は、ビルドアップ層３１において配線基板内蔵用キャパシタ１０１の真上の領域内に位置しており、この領域が半導体素子搭載部２３となる。また、樹脂絶縁層３３，３５，３７，３９内には、それぞれビア導体４３が設けられている。これらのビア導体４３は、導体層４１，４２と端子パッド４４とを相互に電気的に接続している。

図１に示されるように、コア基板１１の下面１３上に形成されたビルドアップ層３２は、上述したビルドアップ層３１とほぼ同じ構造を有している。即ち、ビルドアップ層３２は、エポキシ樹脂からなる３層の樹脂絶縁層３４，３６，３８と、導体層４２とを交互に積層した構造を有している。第３層の樹脂絶縁層３８の下面上における複数箇所には、ビア導体４３を介して導体層４２に電気的に接続されるＢＧＡ用パッド４８が格子状に形成されている。また、樹脂絶縁層３８の下面は、ソルダーレジスト４７によってほぼ全体的に覆われている。ソルダーレジスト４７の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部５０が形成されている。ＢＧＡ用パッド４８の表面上には、図示しないマザーボードとの電気的な接続を図るための複数のはんだバンプ４９が配設されている。そして、各はんだバンプ４９により、図１に示されるキャパシタ内蔵配線基板１０は図示しないマザーボード上に実装される。

ビルドアップ層３１の中央部には、図２，図３等に示す配線基板内蔵用キャパシタ１０１（以下「キャパシタ１０１」という）が内蔵されている。本実施形態のキャパシタ１０１を構成するキャパシタ本体１０４は、４つの辺１０６を有する平面視略矩形状をなしており、縦１５．０ｍｍ×横１５．０ｍｍ×厚さ０．０８ｍｍの板状物である。

図１〜図３に示されるように、キャパシタ本体１０４は、上面１０２（第１主面）及び下面１０３（第２主面）を有するチップ状をなしている。上面１０２上にはビルドアップ層３１を構成する前記樹脂絶縁層３７が位置し、下面１０３上にはビルドアップ層３１を構成する前記樹脂絶縁層３３が位置している。即ち、キャパシタ１０１は、下面１０３側を前記コア基板１１側に向けた状態でビルドアップ層３１に内蔵されている。キャパシタ本体１０４は、セラミック誘電体層１０５（誘電体層）を介して第１内部電極層１４１（内部電極層）と第２内部電極層１４２（内部電極層）とを交互に積層配置した構造を有している。セラミック誘電体層１０５は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、第１内部電極層１４１及び第２内部電極層１４２間の誘電体（絶縁体）として機能する。第１内部電極層１４１及び第２内部電極層１４２は、いずれもニッケルを主成分として形成された層であって、キャパシタ本体１０４の内部において一層おきに配置されている。

図２，図３に示されるように、キャパシタ本体１０４には多数のビアホール１３０が形成されている。これらのビアホール１３０は、キャパシタ本体１０４をその厚さ方向に貫通するとともに、全面にわたって格子状（アレイ状）に配置されている。本実施形態において、ビアホール１３０の直径は約１００μｍに設定されている。また、各ビアホール１３０内には、キャパシタ本体１０４の上面１０２及び下面１０３間を貫通する複数のビア導体１３１，１３２が、ニッケルを主材料として形成されている。即ち、これらのビア導体１３１，１３２も、全面にわたって格子状（アレイ状）に配置されている。各第１ビア導体１３１は、各第１内部電極層１４１を貫通しており、それら同士を導通している。各第２ビア導体１３２は、各第２内部電極層１４２を貫通しており、それら同士を導通している。即ち、本実施形態のキャパシタ１０１は、ビアアレイタイプのキャパシタである。

そして図１〜図３に示されるように、キャパシタ本体１０４の上面１０２上には、複数の第１外部端子電極１１１，１１２が突設されている。これら第１外部端子電極１１１，１１２は、上面１０２全体にわたって格子状（アレイ状）に配置されている。一方、キャパシタ本体１０４の下面１０３上には、複数の第２外部端子電極１２１，１２２が突設されている。これら第２外部端子電極１２１，１２２は、下面１０３全体にわたって格子状（アレイ状）に配置されている。また、上面１０２側にある第１外部端子電極１１１，１１２は、前記ビア導体４３に対して電気的に接続される。一方、下面１０３側にある第２外部端子電極１２１，１２２は、図示しないマザーボードが有する電極（接触子）に対して、ビア導体１６，４３、導体層４１，４２、ＢＧＡ用パッド４８及びはんだバンプ４９を介して電気的に接続される。また、第１外部端子電極１１１，１１２の底面略中央部は、ビア導体１３１，１３２の上面１０２側の端面に対して直接接続されており、第２外部端子電極１２１，１２２の底面略中央部は、ビア導体１３１，１３２の下面１０３側の端面に対して直接接続されている。よって、外部端子電極１１１，１２１はビア導体１３１及び第１内部電極層１４１に導通しており、外部端子電極１１２，１２２はビア導体１３２及び第２内部電極層１４２に導通している。

図２に示されるように、第１外部端子電極１１１，１１２は、ニッケルを主材料として形成されており、前記セラミック誘電体層１０５を構成する材料と同じ材料であるチタン酸バリウムを共材として少量含んでいる。同様に、第２外部端子電極１２１，１２２も、ニッケルを主材料として形成されるとともにチタン酸バリウムを共材として少量含んでいる。なお、図３に示されるように、上面１０２に垂直な方向から見たときの外部端子電極１１１，１１２，１２１，１２２の外形は円形状である。本実施形態では、外部端子電極１１１，１１２，１２１，１２２の直径が約４９５μｍに設定され、ピッチの最小長さが約５８０μｍに設定されている。

図１〜図３に示されるように、キャパシタ本体１０４は、上面１０２及び前記下面１０３の両方にて開口する平面視で円形状の穴部１６１を有している。即ち、穴部１６１は貫通孔である。穴部１６１は、キャパシタ１０１の外周に沿って複数配置されている。詳述すると、穴部１６１は、各辺１０６に沿ってそれぞれ複数個ずつ（本実施形態では６個ずつ）配置され、全ての前記ビアホール１３０を囲むように配置されている。穴部１６１の直径は、ビアホール１３０の直径と同等であり、本実施形態では約１００μｍに設定されている。また、穴部１６１のピッチの最大長さは、各ビアホール１３０のピッチの最小長さとほぼ等しく、本実施形態では約５８０μｍに設定されている。

マザーボード側から第２外部端子電極１２１，１２２を介して通電を行い、第１内部電極層１４１−第２内部電極層１４２間に電圧を加えると、第１内部電極層１４１に例えばプラスの電荷が蓄積し、第２内部電極層１４２に例えばマイナスの電荷が蓄積する。その結果、キャパシタ１０１が機能するようになる。また、このキャパシタ１０１では、第１ビア導体１３１及び第２ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、第１ビア導体１３１及び第２ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。

次に、本実施形態のキャパシタ内蔵配線基板１０の製造方法について述べる。

準備工程では、コア基板１１とキャパシタ１０１とを、それぞれ従来周知の手法により作製し、あらかじめ準備しておく。

コア基板１１は以下のように作製される。まず、縦４１５ｍｍ×横４１０ｍｍ×厚み０．８７ｍｍの基材の両面に、厚み３５μｍの銅箔が貼付された銅張積層板を準備する。次に、銅張積層板に対してドリル機を用いて孔あけ加工を行い、ビア導体１６を形成するための貫通孔（図示略）を所定位置にあらかじめ形成しておく。そして、銅張積層板の全面に対して無電解銅めっきを施し、各貫通孔の内部を銅めっきで埋めることでビア導体１６を形成する。さらに、銅張積層板の両面の銅箔のエッチングを行って導体層４１を例えばサブトラクティブ法によってパターニングする。具体的には、無電解銅めっきの後、この無電解銅めっき層を共通電極として電解銅めっきを施す。さらにドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、ドライフィルムを所定パターンに形成する。この状態で、不要な電解銅めっき層、無電解銅めっき層及び銅箔をエッチングで除去する。その後、ドライフィルムを剥離することによりコア基板１１を得る（図６参照）。

また、キャパシタ１０１は以下のように作製される。即ち、セラミックのグリーンシート１５１，１５２を形成し、これらのグリーンシート１５１，１５２に内部電極層用ニッケルペーストをスクリーン印刷して乾燥させる。これにより、後に第１内部電極層１４１となる第１内部電極部１５３と、後に第２内部電極層１４２となる第２内部電極部１５４とが形成される。次に、第１内部電極部１５３が形成されたグリーンシート１５１と第２内部電極部１５４が形成されたグリーンシート１５２とを交互に積層し、シート積層方向に押圧力を付与することにより、各グリーンシート１５１，１５２が一体化され、セラミック未焼結体１５０が得られる（図４参照）。なお、セラミック未焼結体１５０は、キャパシタ１０１となるべき製品領域を平面方向に沿って縦横に複数列配列した多数個取り用キャパシタ（図示略）となる板状部材である。

さらに、レーザー加工機を用いて、セラミック未焼結体１５０にビアホール１３０を多数個貫通形成するとともに、穴部１６１を多数個貫通形成する（図５参照）。そして、図示しないペースト圧入充填装置を用いて、ビア導体用ニッケルペーストを各ビアホール１３０内のみに充填する。次に、セラミック未焼結体１５０において上面１０２となるべき部分にペーストを印刷し、セラミック未焼結体１５０の上面側にて各導体部の上端面を覆うように第１外部端子電極１１１，１１２を形成する。また、セラミック未焼結体１５０において下面１０３となるべき部分にペーストを印刷し、セラミック未焼結体１５０の下面側にて各導体部の下端面を覆うように第２外部端子電極１２１，１２２を形成する。さらに、隣接する前記製品領域間の境界線上に、レーザー加工機を用いて従来周知のブレーク溝（図示略）を形成する。

次に、ブレーク溝が形成されたセラミック未焼結体１５０の乾燥を行い、外部端子電極１１１，１１２，１２１，１２２をある程度固化させる。次に、セラミック未焼結体１５０を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、多数個取り用キャパシタとなる。その後、多数個取り用キャパシタをブレーク溝に沿って分割すると、複数個のキャパシタ１０１を得ることができる。

次に、従来周知の手法に基づいて、コア基板１１の上面１２の上にビルドアップ層３１を形成するとともに、コア基板１１の下面１３の上にビルドアップ層３２を形成する。詳述すると、まずコア基板１１の上面１２及び下面１３にシート状の熱硬化性エポキシ樹脂をラミネートし、レーザー加工機により、ビア導体４３が形成されるべき位置に盲孔を有する第１層の樹脂絶縁層３３，３４を形成する。なお、シート状の熱硬化性エポキシ樹脂をラミネートする代わりに、液状の熱硬化性エポキシ樹脂を塗布することにより、樹脂絶縁層３３，３４を形成してもよい。次に、従来公知の手法（例えばセミアディティブ法）に従って電解銅めっきを行い、前記盲孔の内部にビア導体４３を形成するとともに、樹脂絶縁層３３，３４上に導体層４２を形成する。なお、形成されたビア導体４３の一部（上端面に導体層４２が接続されていないビア導体４３）は、樹脂絶縁層３３の上面から僅かに突出する（図示略）。

そして、第１層の樹脂絶縁層３３，３４上にシート状の熱硬化性エポキシ樹脂をラミネートし、未硬化状態にある第２層の樹脂絶縁層３５，３６を形成する（図７参照）。なお、シート状の熱硬化性エポキシ樹脂をラミネートする代わりに、液状の熱硬化性エポキシ樹脂を塗布することにより、未硬化状態にある樹脂絶縁層３５，３６を形成してもよい。なお、この時点でビルドアップ層３１，３２の形成を一旦中止し、載置工程を実施する。

載置工程では、マウント装置を用いて、ビルドアップ層３１を構成する予定の樹脂絶縁層３３上に、キャパシタ１０１を下面１０３側を向けた状態で載置する（図８〜図１０参照）。このとき、キャパシタ１０１は、下方に押圧されることにより、未硬化状態にある樹脂絶縁層３５内に沈み込んで樹脂絶縁層３３上に到達する。なお、キャパシタ１０１は下方に押圧されているため、キャパシタ１０１の第２外部端子電極１２１，１２２は樹脂絶縁層３３内のビア導体４３の突出部分に確実に接触する。

また、キャパシタ１０１が樹脂絶縁層３５内に沈み込む際、樹脂絶縁層３５の一部５１は、キャパシタ本体１０４の外周に向かって移動する。そして、樹脂絶縁層３５の一部５１は、キャパシタ本体１０４の下面１０３の端面から押し出されるのではなく、キャパシタ本体１０４の外周に沿って配置された穴部１６１内に入り込み、穴部１６１の上面１０２側の開口端に向かって移動する。その結果、キャパシタ１０１の位置が固定されるとともに、樹脂絶縁層３５の平坦性が確保される（図１０参照）。仮に、本実施形態のキャパシタ１０１の代わりに、穴部１６１が形成されていないキャパシタ１００を用いると（図１１参照）、キャパシタ１００が樹脂絶縁層３５内に沈み込むのに伴い、樹脂絶縁層３５の一部５２がキャパシタ１００の外周に向かって移動する。その結果、樹脂絶縁層３５の一部５２がキャパシタ１００の下面の端面から押し出されるため、樹脂絶縁層３５の平坦性を確保できなくなる。

載置工程の終了後、ビルドアップ層３１，３２の形成を再開し、封入工程を実施する。具体的には、未硬化状態にある第２層の樹脂絶縁層３５，３６を硬化させる。この際、キャパシタ１０１は、位置ずれすることなく固定される。その後、樹脂絶縁層３５，３６に対して、レーザー加工機により、ビア導体４３が形成されるべき位置に盲孔を形成する。次に、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部にビア導体４３を形成するとともに、樹脂絶縁層３５，３６上に導体層４２を形成する。

次に、第２層の樹脂絶縁層３５，３６上にシート状の熱硬化性エポキシ樹脂をラミネートし、レーザー加工機により、ビア導体４３が形成されるべき位置に盲孔を有する第３層の樹脂絶縁層３７，３８を形成する。その結果、キャパシタ１０１上には、樹脂絶縁層３３，３５とは別の樹脂絶縁層３７が積層されるため、キャパシタ１０１はビルドアップ層３１内に封入されるようになる。ここで、第３層の樹脂絶縁層３７，３８は、第１層の樹脂絶縁層３３，３４と同じ厚さに形成される。なお、シート状の熱硬化性エポキシ樹脂をラミネートする代わりに、液状の熱硬化性エポキシ樹脂を塗布することにより、樹脂絶縁層３７，３８を形成してもよい。さらに、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部にビア導体４３を形成するとともに、樹脂絶縁層３７上に導体層４２を形成し、樹脂絶縁層３８上にＢＧＡ用パッド４８を形成する。なお、ビルドアップ層３２はこの段階で完成する。

次に、第３層の樹脂絶縁層３７上にシート状の熱硬化性エポキシ樹脂をラミネートし、レーザー加工機により、ビア導体４３が形成されるべき位置に盲孔を有する第４層の樹脂絶縁層３９を形成する。なお、シート状の熱硬化性エポキシ樹脂をラミネートする代わりに、液状の熱硬化性エポキシ樹脂を塗布することにより、樹脂絶縁層３９を形成してもよい。次に、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部にビア導体４３を形成するとともに、樹脂絶縁層３９上に端子パッド４４を形成する。なお、ビルドアップ層３１はこの段階で完成する。その結果、コア基板１１及びビルドアップ層３１，３２からなるとともに、ビルドアップ層３１にキャパシタ１０１が精度良く内蔵されたキャパシタ内蔵配線基板１０が完成する（図１２参照）。

従って、本実施形態によれば以下の効果を得ることができる。

（１）本実施形態のキャパシタ内蔵配線基板１０によれば、キャパシタ１０１を樹脂絶縁層３３上に配置する場合に、樹脂絶縁層３５の一部５１が穴部１６１内に入り込むため、キャパシタ１０１の平面方向への位置ずれを防止できる。また、キャパシタ１０１に穴部１６１を形成しない場合に比べて、キャパシタ１０１を強固にビルドアップ層３１内に固定できるため、キャパシタ１０１−樹脂絶縁層３３，３７間でのデラミネーションの発生を防止でき、高い信頼性を付与することができる。

（２）本実施形態では、樹脂絶縁層３５の一部５１が穴部１６１に入り込むのに伴い、キャパシタ１０１の下面１０３の端面から押し出される樹脂絶縁層３５が少なくなるため、樹脂絶縁層３５の平坦性を確保することができる。その結果、ビルドアップ層３１表面の実装面の平坦性（コプラナリティ）がよくなり、ＩＣチップ２１を高い信頼性で搭載しやすくなる。以上のことから、熱膨張などに起因したビルドアップ層３１の浮きやデラミネーションの発生を防止できるため、高い信頼性を付与することができる。

（３）本実施形態では、ビルドアップ層３１の半導体素子搭載部２３がキャパシタ１０１の真上の領域に位置しているため、半導体素子搭載部２３は、薄い割には強度が高く、かつ、凹凸、反り、うねりの抑制されたキャパシタ１０１によって支持される。よって、上記半導体素子搭載部２３においては、ビルドアップ層３１の表面の実装面が変形しにくくなり平坦性（コプラナリティ）を高めることができるため、半導体素子搭載部２３に搭載されるＩＣチップ２１をより安定的に支持できる。ゆえに、ＩＣチップ２１として、発熱量が大きいために熱応力の影響が大きい１０ｍｍ角以上の大型のＩＣチップや、Ｌｏｗ−ｋ（低誘電率）のＩＣチップを用いることができる。
［第２実施形態］

次に、第２実施形態のキャパシタ内蔵配線基板２０１を図１３〜図１５に基づいて詳細に説明する。ここでは第１実施形態と相違する部分を中心に説明し、共通する部分については同じ部材番号を付す代わりに説明を省略する。

図１３に示されるように、このキャパシタ内蔵配線基板２０１では、ビルドアップ層３１が、６層の樹脂絶縁層２０２，２０３，２０４，２０５，２０６，２０７（いわゆる層間絶縁層）と、導体層４２とを交互に積層した構造を有している点が、前記第１実施形態と異なっている。また、図１３〜図１５に示されるように、キャパシタ内蔵配線基板２０１に内蔵される配線基板内蔵用キャパシタ２１１（以下「キャパシタ２１１」という）が、前記第１実施形態のキャパシタ１０１とは異なっている。

図１４，図１５に示されるように、本実施形態のキャパシタ２１１は、上面２１２（第１主面）及び下面２１３（第２主面）を有するチップ状をなしている。本実施形態のキャパシタ２１１は、平面視略矩形状をなしており、縦１５．０ｍｍ×横１５．０ｍｍ×厚さ０．０６ｍｍの板状物である。上面２１２上にはビルドアップ層３１を構成する樹脂絶縁層２０５が位置し、下面２１３上にはビルドアップ層３１を構成する樹脂絶縁層２０４が位置している。キャパシタ２１１は、セラミック誘電体層２１４（誘電体層）と、そのセラミック誘電体層２１４上に積層配置される電極層２１５とを備えている。セラミック誘電体層２１４は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、その厚さは０．５μｍ以上１０μｍ以下（本実施形態では５μｍ）に設定されている。電極層２１５は、ニッケルを主成分として形成された層であって、その厚さは１μｍ以上２０μｍ以下（本実施形態では１０μｍ）に設定されている。

図１４，図１５に示されるように、セラミック誘電体層２１４は、同セラミック誘電体層２１４の厚さよりも厚い補強用金属層２１６によって支持されている。補強用金属層２１６は、ニッケル箔によって形成された層であって、その厚さは１０μｍ以上１００μｍ以下（本実施形態では３０μｍ）に設定されている。セラミック誘電体層２１４は、電極層２１５−補強用金属層２１６間の誘電体（絶縁体）として機能する。本実施形態において、セラミック誘電体層２１４及び電極層２１５は、補強用金属層２１６の両面にそれぞれ配置されているが、補強用金属層２１６の片面のみに配置されていてもよい。

図１４，図１５に示されるように、キャパシタ２１１には多数の貫通孔２１７，２１８が形成されている。これらの貫通孔２１７，２１８は、キャパシタ２１１をその厚さ方向に貫通するとともに、全面にわたって格子状（アレイ状）に配置されている。各貫通孔２１７，２１８内には、樹脂絶縁層２０４，２０５に形成されたビア導体４３が挿通されている。即ち、これらのビア導体４３も、全面にわたって格子状（アレイ状）に配置されている。貫通孔２１７内を挿通するビア導体４３は、補強用金属層２１６を貫通しており、補強用金属層２１６に対して導通している。一方、貫通孔２１８を挿通するビア導体４３は、樹脂絶縁層２０３上に形成されて電極層２１５に接続された導体層４２と、樹脂絶縁層２０５上に形成されて電極層２１５に接続された導体層４２とを貫通しており、両者に対して導通している。

また、図１３〜図１５に示されるように、キャパシタ２１１には、前記第１実施形態と同様の穴部１６１が、キャパシタ２１１の外周に沿って複数配置されている。

次に、本実施形態のキャパシタ内蔵配線基板２０１の製造方法について述べる。

準備工程では、コア基板１１とキャパシタ２１１とを、それぞれ従来周知の手法により作製し、あらかじめ準備しておく。

キャパシタ２１１は以下のように作製される。まず、厚さ４０μｍのニッケル箔を準備し、ニッケル箔に対してエッチングやパンチングなどによって孔あけ加工を行い、補強用金属層２１６をあらかじめ形成しておく。次に、補強用金属層２１６の両面にセラミックのグリーンシートを形成し、これらのグリーンシートに電極層用ニッケルペーストをスクリーン印刷して乾燥させる。これにより、後に電極層２１５となる電極部が形成され、セラミック未焼結体が得られる。

さらに、レーザー加工機を用いて、セラミック未焼結体に対して孔あけ加工を行い、補強用金属層２１６において既に孔あけ加工された部分に連通させる。その結果、セラミック未焼結体に貫通孔２１７，２１８が多数個貫通形成される。次に、セラミック未焼結体を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、キャパシタ２１１となる。

次に、従来周知の手法に基づいて、コア基板１１の上面１２の上にビルドアップ層３１を形成するとともに、コア基板１１の下面１３の上にビルドアップ層３２を形成する。詳述すると、まずコア基板１１の上面１２及び下面１３に、第１層の樹脂絶縁層２０２，３４を形成する。そして、第１層の樹脂絶縁層２０２，３４上に第２層の樹脂絶縁層２０３，３６を形成し、第２層の樹脂絶縁層２０３，３６上に第３層の樹脂絶縁層２０４，３８を形成する。なお、この時点でビルドアップ層３１，３２の形成を一旦中止し、載置工程を実施する。

載置工程では、マウント装置を用いて、ビルドアップ層３１を構成する予定の樹脂絶縁層２０３上に、キャパシタ２１１を下面２１３側を向けた状態で載置する。このとき、キャパシタ２１１は、下方に押圧されることにより、未硬化状態にある樹脂絶縁層２０４内に沈み込んで樹脂絶縁層２０３上に到達する。また、キャパシタ２１１が沈み込む際、穴部１６１内に樹脂絶縁層２０４の一部が入り込むことで、キャパシタ２１１の位置が固定されるとともに、樹脂絶縁層２０４の平坦性が確保される。

載置工程の終了後、ビルドアップ層３１，３２の形成を再開し、封入工程を実施する。具体的には、第３層の樹脂絶縁層２０４上に第４層の樹脂絶縁層２０５を積層して、キャパシタ２１１をビルドアップ層３１内に封入する。さらに、第４層の樹脂絶縁層２０５上に、第５層の樹脂絶縁層２０６及び第６層の樹脂絶縁層２０７を順次積層する。その結果、ビルドアップ層３１にキャパシタ２１１が精度良く内蔵されたキャパシタ内蔵配線基板２０１が完成する。

従って、本実施形態によれば、キャパシタ２１１が補強用金属層２１６を備えるタイプのキャパシタであるため、ビアアレイタイプのキャパシタに比べて層数が少なくて済む。よって、キャパシタ２１１全体の厚さが薄くなるため、ビルドアップ層３１への内蔵が容易になる。また、本実施形態のキャパシタ２１１は、補強用金属層２１６の片面にではなく、補強用金属層２１６の両面にセラミック誘電体層２１４及び電極層２１５を有しているため、焼成後のキャパシタ２１１の凹凸、反り、うねりを低減させることができる。

なお、本発明の実施形態は以下のように変更してもよい。

・上記第１実施形態では、準備工程において完成状態のキャパシタ１０１を準備していた。しかし、準備工程において未完成状態のキャパシタ１０１を準備してもよい。具体的には、ビアホール１３０内にビア導体１３１，１３２が形成されていない状態のキャパシタ１０１を準備する。そして、封入工程において電解銅めっきを行う際に、樹脂絶縁層３５上に導体層４２を形成すると同時に、ビアホール１３０内にビア導体１３１，１３２を形成する。

・上記第１実施形態において、キャパシタ本体１０４の４つの辺１０６に、凹部１０７と凸部１０８とを辺１０６の延びる方向に沿って交互にかつ規則的に配置してもよい（図１６参照）。このように構成すれば、キャパシタ１０１を未硬化状態の樹脂絶縁層３５内に沈み込ませることでビルドアップ層３１に内蔵する場合に、凹部１０７及び凸部１０８が抵抗となることでキャパシタ１０１の平面方向への位置ずれが防止されるため、位置決め精度が向上する。なお、凹部１０７及び凸部１０８は、矩形状の貫通孔を所定間隔ごとに設けることで形成されるミシン目に沿って多数個取り用キャパシタを分割することにより形成される。

・上記第１実施形態のキャパシタ１０１において、セラミック誘電体層１０５（例えば、上面１０２から３層めのセラミック誘電体層１０５）の内部に補強層１７１を設けてもよい（図１７参照）。このように構成すれば、キャパシタ１０１全体としては金属部分の比率が高くなり、結果として、キャパシタ１０１全体が金属部分により補強され、柔軟性が向上して自身の強度も向上するため、キャパシタ１０１の破損を防止することができる。

なお、補強層１７１を、ビア導体１３１，１３２に導通させることにより内部電極層として機能させてもよい。このようにすれば、キャパシタ本体１０４において補強層１７１が占める割合が大きくなったとしても、キャパシタ１０１を確実に機能させることができる。

・上記第１実施形態のキャパシタ１０１において、外部端子電極１１１，１１２，１２１，１２２を、上記実施形態の場合よりも厚く形成してもよい（図１８参照）。このようにすれば、キャパシタ１０１全体における金属部分の比率が高くなる。その結果、キャパシタ１０１全体が金属部分により補強され、柔軟性が向上して自身の強度も向上するため、キャパシタ１０１全体の厚みを薄くした場合であってもキャパシタ１０１の破損を防止することができる。

また、上記第１実施形態のキャパシタ１０１において、上面１０２上に存在する第１外部端子電極１１１，１１２の占有面積を大きくするとともに、下面１０３上に存在する第２外部端子電極１２１，１２２の占有面積を大きくしてもよい。このようにしても、キャパシタ１０１全体における金属部分の比率が高くなる。その結果、キャパシタ１０１全体が金属部分により補強され、柔軟性が向上して自身の強度も向上するため、キャパシタ１０１の破損を防止できる。また、上面１０２及び下面１０３の凹凸もある程度解消されるため、ビルドアップ層３１の実装面の平坦性（コプラナリティ）がよくなり、ＩＣチップ２１を搭載した後の実装信頼性を向上できる。

・上記第１実施形態のキャパシタ１０１において、上面１０２上及び下面１０３上における外部端子電極１１１，１１２，１２１，１２２が存在しない領域に、ビア導体１３１，１３２に導通しないダミー電極を配置してもよい。このようにすれば、キャパシタ１０１全体における金属部分の比率が高くなる。その結果、キャパシタ１０１全体が金属部分により補強され、柔軟性が向上して自身の強度も向上するため、キャパシタ１０１の破損を防止することができる。また、上面１０２及び下面１０３の凹凸もある程度解消されるため、ビルドアップ層３１表面の実装面の平坦性（コプラナリティ）がよくなり、ＩＣチップ２１を搭載した後の実装信頼性を向上できる。

・上記第１実施形態において、キャパシタ１０１と樹脂絶縁層３３，３７との密着強度を向上させるために、外部端子電極１１１，１１２，１２１，１２２の表面に銅めっき層を被覆し、銅めっき層の表面を粗化してもよい。

次に、前述した実施形態によって把握される技術的思想を以下に列挙する。

（１）第１主面及び第２主面を有するチップ状であって、誘電体層とその誘電体層上に積層配置される内部電極層とを備え、少なくとも前記第２主面にて開口する穴部が形成され、層間絶縁層及び導体層をコア基板上にて交互に積層した積層部に、前記第２主面側を前記コア基板側に向けた状態で内蔵されうるキャパシタであって、前記キャパシタは、前記誘電体層と前記内部電極層とが交互に積層配置された構造のキャパシタ本体を有するとともに、前記誘電体層間に積層配置された前記内部電極層同士を導通しかつ全体としてアレイ状に配置される複数のビア導体を有するビアアレイタイプのキャパシタであることを特徴とする配線基板内蔵用キャパシタ。

（２）第１主面及び第２主面を有するチップ状であって、誘電体層とその誘電体層上に積層配置される電極層とを備え、少なくとも前記第２主面にて開口する穴部が形成され、層間絶縁層及び導体層をコア基板上にて交互に積層した積層部に、前記第２主面側を前記コア基板側に向けた状態で内蔵されうるキャパシタであって、前記キャパシタは、前記誘電体層よりも厚くて、前記誘電体層を支持する補強用金属層をさらに備えることを特徴とする配線基板内蔵用キャパシタ。

第１実施形態のキャパシタ内蔵配線基板を示す概略断面図。 同じく、配線基板内蔵用キャパシタを示す概略断面図。 同じく、配線基板内蔵用キャパシタを示す概略上面図。 同じく、キャパシタ内蔵配線基板の製造方法の説明図。 同じく、キャパシタ内蔵配線基板の製造方法の説明図。 同じく、キャパシタ内蔵配線基板の製造方法の説明図。 同じく、キャパシタ内蔵配線基板の製造方法の説明図。 同じく、キャパシタ内蔵配線基板の製造方法の説明図。 同じく、載置工程を示す説明図。 同じく、載置工程を示す説明図。 キャパシタに穴部が設けられていない場合の載置工程を示す説明図。 同じく、キャパシタ内蔵配線基板の製造方法の説明図。 第２実施形態の配線基板内蔵用キャパシタを示す概略断面図。 同じく、配線基板内蔵用キャパシタを示す概略断面図。 同じく、配線基板内蔵用キャパシタを示す概略上面図。 他の実施形態の配線基板内蔵用キャパシタを示す概略上面図。 他の実施形態の配線基板内蔵用キャパシタを示す概略断面図。 他の実施形態の配線基板内蔵用キャパシタを示す概略断面図。

符号の説明

１０，２０１…キャパシタ内蔵配線基板
１１…コア基板
３１…積層部としてのビルドアップ層
３３，３５，３７，３９，２０２，２０３，２０４，２０５，２０６，２０７…層間絶縁層としての樹脂絶縁層
４２…導体層
５１…層間絶縁層の一部
１０１，２１１…配線基板内蔵用キャパシタ（キャパシタ）
１０２，２１２…第１主面としての上面
１０３，２１３…第２主面としての下面
１０４…キャパシタ本体
１０５，２１４…誘電体層としてのセラミック誘電体層
１３０…ビアホール
１３１…ビア導体としての第１ビア導体
１３２…ビア導体としての第２ビア導体
１４１…電極層及び内部電極層としての第１内部電極層
１４２…電極層及び内部電極層としての第２内部電極層
１６１…穴部
２１５…電極層
２１６…補強用金属層

Claims (7)

1. 第１主面及び第２主面を有するチップ状であって、誘電体層とその誘電体層上に積層配置される電極層とを備え、前記第１主面及び前記第２主面の両方にて開口する貫通孔である穴部が形成され、層間絶縁層及び導体層をコア基板上にて交互に積層した積層部に、前記第２主面側を前記コア基板側に向けた状態で内蔵されうるものであり、
   前記穴部がキャパシタの外周に沿って複数配置されるとともに、前記層間絶縁層の一部が前記穴部に入り込むことが可能である
   ことを特徴とする配線基板内蔵用キャパシタ。
2. 前記キャパシタは、前記誘電体層と内部電極層とが交互に積層配置された構造のキャパシタ本体を有するとともに、前記内部電極層同士を導通する複数のビア導体が内部に配置される複数のビアホールが全体としてアレイ状に形成されたビアアレイタイプのキャパシタであることを特徴とする請求項１に記載の配線基板内蔵用キャパシタ。
3. 前記キャパシタは、前記誘電体層の厚さよりも厚くて、前記誘電体層を支持する補強用金属層をさらに備えることを特徴とする請求項１に記載の配線基板内蔵用キャパシタ。
4. 前記穴部の直径は、前記ビアホールの直径と同等、または、前記ビアホールの直径よりも小さいことを特徴とする請求項２に記載の配線基板内蔵用キャパシタ。
5. 前記キャパシタ全体の厚さは１０μｍ以上２００μｍ以下であることを特徴とする請求項１乃至４のいずれか１項に記載の配線基板内蔵用キャパシタ。
6. 請求項１乃至５のいずれか１項に記載の配線基板内蔵用キャパシタを有することを特徴とするキャパシタ内蔵配線基板。
7. 請求項１乃至５のいずれか１項に記載の配線基板内蔵用キャパシタを準備する準備工程と、
   層間絶縁層及び導体層をコア基板上にて交互に積層した積層部を構成する予定の前記層間絶縁層上に、前記キャパシタを前記第２主面側を向けた状態で載置することにより、前記穴部内に前記層間絶縁層の一部を入り込ませる載置工程と、
   前記載置工程後、前記キャパシタ上に別の層間絶縁層を積層して前記キャパシタを前記積層部内に封入する封入工程と
   を含むことを特徴とするキャパシタ内蔵配線基板の製造方法。

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