JP4907273B2

JP4907273B2 - 配線基板

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Publication number: JP4907273B2
Application number: JP2006237048A
Authority: JP
Inventors: 伸治由利; 和浩浦島; 学佐藤
Original assignee: NGK Spark Plug Co Ltd
Current assignee: Niterra Co Ltd
Priority date: 2005-09-01
Filing date: 2006-08-31
Publication date: 2012-03-28
Anticipated expiration: 2026-08-31
Also published as: JP2007096291A

Description

本発明は、基板コアにセラミックキャパシタを埋め込み、さらにその表面にビルドアップ層を積層形成した構造であって、その上に半導体集積回路素子が搭載される配線基板に関するものである。

コンピュータのマイクロプロセッサなどに使用される半導体集積回路素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載してなるパッケージを作製し、そのパッケージをマザーボード上に搭載するという手法が採用される。この種のパッケージを構成するＩＣチップ搭載用配線基板としては、例えば、高分子材料製のコア基板内にチップ状のセラミックキャパシタを埋め込んでコア部を構成し、そのコア部の表面及び裏面にビルドアップ層を形成したものが従来提案されている（例えば、特許文献１参照）。

ところで、最近ではマイクロプロセッサを１つのみ搭載した構造のパッケージよりも高いパフォーマンスを実現可能なシステムに対する要望が強く、その一例として「マルチコア・マイクロプロセッサ」を搭載したパッケージが提案されている。従来型のマイクロプロセッサが１つのチップにプロセッサコア（演算処理部）を１つのみ有するのに対し、次世代のプロセッサであるマルチコア・マイクロプロセッサは、１つのチップに複数個のプロセッサコアを集積させた点で異なっている。そのため、マルチコア・マイクロプロセッサ構造のパッケージでは、シングルコア・マイクロプロセッサ構造では達成できなかった複数のスレッド（タスク）の並行処理などが可能になり、システム全体の処理能力が向上する。また、シングルコア・マイクロプロセッサ構造に比べて耐障害性も向上する。よって、サーバ・コンピュータなどの用途に適した高性能システムが実現可能となる。
特開２００５−３９２４３号公報

ところで、特許文献１に記載のＩＣチップ搭載用配線基板上にマルチコア・マイクロプロセッサ構造のＩＣチップを搭載しようとした場合には、以下のような問題が生じる。例えば、仮に複数のプロセッサコアの電源系統を共通化できるような場合であれば、当該ＩＣチップ搭載用配線基板は、一応マルチコア・マイクロプロセッサ構造のパッケージの構成部品として流用できる余地がある。しかし、通常は、電源系統の共通化ができず、マイクロプロセッサごとに異なる電源系統を設定すべき場合が主流になることも十分に予測される。よって、この場合には、当該ＩＣチップ搭載用配線基板を流用したとしても、個々のプロセッサコアを十分に動作させることができなくなる。それゆえ、マルチコア・マイクロプロセッサ構造のメリットを最大限引き出すことができず、十分に高機能化が図れないと考えられる。

しかも、ＩＣチップ内にはプロセッサコア以外に例えばＩ／Ｏ回路部やメモリ等といった各種の回路部があり、今後はこれらの回路部についても個別に電源系統を設定する場合がある。しかしながら、現状ではこのようなニーズに対応できる技術は具体的に提案されていない。なお、この種の課題は、ＩＣチップの内部構造が複雑化すればするほど顕著になると予想される。

また、この種のパッケージにおいては、マルチコア・マイクロプロセッサの発熱量も増大するため、マルチコア・マイクロプロセッサと配線基板との間で熱膨張係数のマッチングをとっておくことが非常に重要になってくる。即ち、マルチコア・マイクロプロセッサと配線基板との間で熱膨張係数のマッチングがとれていないと、マルチコア・マイクロプロセッサに大きな熱応力が働き、マルチコア・マイクロプロセッサにクラックや接続不良が起こりやすくなる。よって、このような熱応力の影響を軽減しうる構造を採用する必要性がある。

本発明は上記の課題に鑑みてなされたものであり、その目的は、半導体集積回路素子の能力を最大限引き出すことができるため高機能化が図りやすく、製造が容易でコスト性や信頼性に優れた配線基板を提供することにある。

そして上記課題を解決するための手段（手段１）としては、コア主面及びコア裏面を有する基板コアと、キャパシタ主面及びキャパシタ裏面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を持ち、キャパシタ機能部及び前記キャパシタ機能部よりも小容量の別系統用キャパシタ機能部を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に埋設されたセラミックキャパシタと、層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有し、その表面にプロセッサコア及びＩ／Ｏ回路部を有する半導体集積回路素子を搭載可能な半導体集積回路素子搭載領域が設定されたビルドアップ層とを備え、前記別系統用キャパシタ機能部は、平面視で前記キャパシタ機能部に比べて小さくかつ平面視で前記キャパシタ機能部の外周側に配置され、前記キャパシタ機能部と前記別系統用キャパシタ機能部とは互いに電気的に独立し、前記キャパシタ機能部は前記プロセッサコアに電気的に接続可能であり、前記別系統用キャパシタ機能部は前記Ｉ／Ｏ回路部に電気的に接続可能であることを特徴とする配線基板がある。

従って、手段１の配線基板によると、セラミックキャパシタのキャパシタ機能部をプロセッサコアに電気的に接続する一方で、別系統用キャパシタ機能部をＩ／Ｏ回路部に電気的に接続することができる。そのため、プロセッサコアの電源系統とは別にＩ／Ｏ回路部にも電源系統を設定すべき場合において、両者をそれぞれ十分に動作させることが可能である。従って、半導体集積回路素子の内部構造が複雑化した場合であっても、半導体集積回路素子の能力を最大限引き出すことができ、これにより高機能化を図りやすくなる。

しかも、この構成によると、１つのセラミックキャパシタ上にて半導体集積回路素子が支持された状態となるため、半導体集積回路素子との熱膨張係数のマッチングがとりやすくなり、熱応力の影響が軽減される。よって、大きな熱応力に起因する半導体集積回路素子のクラックや接続不良を防止することができる。さらに、基板コアに埋設されるセラミックキャパシタが少なくて済むため、セラミックキャパシタの組み込み時の工程が簡略化される。よって、配線基板を容易に製造でき、低コスト化も図ることが可能となる。

ここで、手段１における「半導体集積回路素子」とは、主としてコンピュータのマイクロプロセッサ等として使用され、少なくともプロセッサコアとＩ／Ｏ回路部とを有する半導体集積回路素子をいう。この半導体集積回路素子は、半導体集積回路素子搭載領域に例えばフリップチップ実装される。なお、プロセッサコアの数は、１でもよいし２以上でもよい。また、「半導体集積回路素子搭載領域」とは、ビルドアップ層の表面上において端子パッド群が配置されている領域をいう。

また、Ｉ／Ｏ回路部の数は１でもよいし２以上でもよい。ここで「Ｉ／Ｏ回路部」とは、例えばプロセッサコアにインプットされる信号の処理を行うための入力回路部や、プロセッサコアからアウトプットされる信号の処理を行うための出力回路部のことを指す。

上記配線基板を構成する基板コアは、配線基板におけるコア部の一部分をなすものであって、例えばコア主面及びその反対側に位置するコア裏面を有する板状に形成される。かかる基板コアは、セラミックキャパシタを収容するための収容穴部を有していてもよい。この収容穴部は、コア主面のみにて開口する非貫通穴であってもよく、あるいはコア主面及びコア裏面の両方にて開口する貫通穴であってもよい。

基板コアを形成する材料は特に限定されないが、好ましい基板コアは高分子材料を主体として形成される。基板コアを形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。

上記配線基板を構成するセラミックキャパシタは、キャパシタ主面及びキャパシタ裏面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を持ち、互いに電気的に独立したキャパシタ機能部を有している。セラミックキャパシタは、コア主面とキャパシタ主面とを同じ側に向けた状態で基板コア内に埋設されている。即ち、セラミックキャパシタは、基板コア内に埋設された状態で使用される。なお、前記セラミックキャパシタは、前記コア基板において前記半導体集積回路素子搭載領域に対応した領域に配置されている。また、セラミックキャパシタは、基板コア内に埋設された状態で、例えば高分子材料製の充填剤により固定される。

また、好適なセラミックキャパシタの例としては、ビアアレイタイプのセラミックキャパシタを挙げることができる。即ち、セラミックキャパシタは、前記第１内部電極層同士を導通させる複数の電源用ビア導体と、前記第２内部電極層同士を導通させる複数のグランド用ビア導体とを有し、前記複数の電源用ビア導体及び前記複数のグランド用ビア導体は、全体としてアレイ状に配置されていることが好ましい。このように構成すれば、キャパシタ全体の小型化が図りやすくなり、ひいては配線基板全体の小型化も図りやすくなる。しかも、小さいわりに高静電容量が達成しやすく、より安定した電源供給が可能となる。

また、キャパシタ機能部は、２個あってもよいし、３個以上あってもよいが、プロセッサコアが複数ある場合にはそれと同数存在することが好ましい。このように構成することで、複数のプロセッサコアに対してそれぞれキャパシタ機能部を電気的に接続することができる。

上記配線基板を構成するセラミックキャパシタは、キャパシタ機能部よりも小容量の別系統用キャパシタ機能部を有している。別系統用キャパシタ機能部の平面視での大きさは、キャパシタ機能部の平面視での大きさに比べて小さくなっている。別系統用キャパシタ機能部の数は１個でもよいが、複数個であってもよい。

そして、キャパシタ機能部は半導体集積回路素子のプロセッサコアに電気的に接続可能になっており、別系統用キャパシタ機能部は半導体集積回路素子のＩ／Ｏ回路部に電気的に接続可能になっている。つまり、キャパシタ機能部及び別系統用キャパシタ機能部は、半導体集積回路素子における異なる回路部にそれぞれ電気的に接続可能になっている。具体的にいうと、キャパシタ機能部は、プロセッサコアが個別に有する電源用導体部またはグランド用導体部に電気的に接続されるようになっている。また、別系統用キャパシタ機能部は、Ｉ／Ｏ回路部が個別に有する電源用導体部またはグランド用導体部に電気的に接続されるようになっている。

ここで、プロセッサコアは高い周波数域（例えばギガヘルツ帯）で動作するのに対し、Ｉ／Ｏ回路部はそれよりも低い周波数域（例えばメガヘルツ帯）で動作する。従って、プロセッサコアにはＩ／Ｏ回路部に比べて高い動作安定性が要求され、相対的に大容量のキャパシタ機能部を接続する必要がある。その一方で、Ｉ／Ｏ回路部にはそれほど高い動作安定性が要求されず、相対的に小容量の別系統用キャパシタ機能部を接続すれば足りる。

なお、キャパシタ機能部及び別系統用キャパシタ機能部は任意の位置に配置可能であるが、例えばセラミックキャパシタの中心部にキャパシタ機能部を配置した場合には、セラミックキャパシタの外周部に別系統用キャパシタ機能部を配置することが好ましい。半導体集積回路素子におけるプロセッサコア及びＩ／Ｏ回路部も同じような配置態様であるため、電気的接続を図ったときに各々を短い経路でつなぐことができ、好ましいからである。

また、別系統用キャパシタ機能部は、インプット用（入力回路用）のみの機能部でもアウトプット用（出力回路用）のみの機能部でもよく、インプット・アウトプット兼用の機能部でもよい。つまり、セラミックキャパシタは、第１別系統用キャパシタ機能部及び第２別系統用キャパシタ機能部を備え、Ｉ／Ｏ回路部における入力回路に第１別系統用キャパシタ機能部が電気的に接続可能であり、Ｉ／Ｏ回路部における出力回路に第２別系統用キャパシタ機能部が電気的に接続可能であってもよい。

前記セラミック誘電体層としては、アルミナ、窒化アルミニウム、窒化ほう素、炭化珪素、窒化珪素などといった高温焼成セラミックの焼結体が好適に使用されるほか、ホウケイ酸系ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックの焼結体が好適に使用される。この場合、用途に応じて、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウムなどの誘電体セラミックの焼結体を使用することも好ましい。誘電体セラミックの焼結体を使用した場合、静電容量の大きなセラミックキャパシタを実現しやすくなる。

第１内部電極層及び第２内部電極層を形成する材料としては特に限定されないが、セラミックと同時に焼結しうる金属、例えば、ニッケル、モリブデン、タングステン、チタン等の使用が好適である。なお、低温焼成セラミックの焼結体を選択した場合、第１内部電極層及び第２内部電極層を形成する材料として、さらに銅や銀などの使用が可能となる。

上記配線基板を構成するビルドアップ層は、高分子材料を主体とする層間絶縁層及び導体層を交互に接続した構造を有している。前記ビルドアップ層は、互いに電気的に独立した複数の電源用導体部を有し、前記複数のキャパシタ機能部は、前記複数の電源用導体部を介して前記複数のプロセッサコアにそれぞれ電気的に接続されていることが好ましい。なお、半導体集積回路素子側の端子群とセラミックキャパシタ側の端子群とでは端子間ピッチに大きな差があるが、ビルドアップ層を設けることで、複数の電源用導体部を介してプロセッサコアとキャパシタ機能部とを個別にかつ容易に接続できる。また、ビルドアップ層（第１ビルドアップ層）はコア主面及び前記キャパシタ主面の上にのみ形成されるが、層間絶縁層及び導体層をコア裏面及び前記キャパシタ裏面の上にて交互に積層した構造を有する第２ビルドアップ層がさらに形成されていてもよい。このように構成すれば、第１ビルドアップ層のみではなく、第２ビルドアップ層にも電気回路を形成できるため、配線基板のよりいっそうの高機能化を図ることができる。

なお、コア主面及び前記キャパシタ主面の上に形成されたビルドアップ層（第１ビルドアップ層）については、その表面に複数のプロセッサコアを有する半導体集積回路素子を搭載可能な半導体集積回路素子搭載領域が設定される。このような半導体集積回路素子搭載領域に半導体集積回路素子が搭載可能である。なお、前記半導体集積回路素子搭載領域の面積は、前記セラミックキャパシタの前記キャパシタ主面の面積と同等またはそれよりも小さくなるように設定され、前記半導体集積回路素子搭載領域は、前記セラミックキャパシタの厚さ方向から見たときに、前記セラミックキャパシタの前記キャパシタ主面内に位置することが好ましい。このように構成すれば、半導体集積回路素子搭載領域がセラミックキャパシタの真上の領域内に位置するため、半導体集積回路素子搭載領域に搭載される半導体集積回路素子は高剛性で熱膨張率が小さいセラミックキャパシタによって支持される。よって、上記半導体集積回路素子搭載領域においては、ビルドアップ層が変形しにくくなるため、半導体集積回路素子搭載領域に搭載される半導体集積回路素子をより安定的に支持できる。なお、前記半導体集積回路素子搭載領域の面積は、前記セラミックキャパシタの前記キャパシタ主面の面積よりも大きくなるように設定されてもよい。しかし、半導体集積回路素子を安定的に支持するためには、キャパシタ主面の面積は、半導体集積回路素子搭載領域の５０％以上に設定されることが好ましい。

そして上記課題を解決するための別の手段（手段２）としては、コア主面及びコア裏面を有する基板コアと、キャパシタ主面及びキャパシタ裏面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を持ち、キャパシタ機能部及び前記キャパシタ機能部よりも小容量の別系統用キャパシタ機能部を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に埋設されたセラミックキャパシタと、層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有し、その表面にプロセッサコアを有する半導体集積回路素子を搭載可能な半導体集積回路素子搭載領域が設定されたビルドアップ層とを備え、前記別系統用キャパシタ機能部は、平面視で前記キャパシタ機能部に比べて小さくかつ平面視で前記キャパシタ機能部の外周側に配置され、前記キャパシタ機能部と前記別系統用キャパシタ機能部とは互いに電気的に独立し、前記キャパシタ機能部は前記プロセッサコアに電気的に接続可能であり、前記別系統用キャパシタ機能部は前記半導体集積回路素子における前記プロセッサコア以外の回路部に電気的に接続可能であることを特徴とする配線基板がある。

従って、手段２の配線基板によると、セラミックキャパシタのキャパシタ機能部を半導体集積回路素子におけるプロセッサコアに電気的に接続する一方で、別系統用キャパシタ機能部を半導体集積回路素子におけるプロセッサコア以外の回路部に電気的に接続することができる。そのため、プロセッサコアの電源系統とは別にプロセッサコア以外の回路部にも電源系統を設定すべき場合において、両者をそれぞれ十分に動作させることが可能である。従って、半導体集積回路素子の内部構造が複雑化した場合であっても、半導体集積回路素子の能力を最大限引き出すことができ、これにより高機能化を図りやすくなる。

ここで、手段２における「半導体集積回路素子」とは、例えばコンピュータのマイクロプロセッサ等として使用され、プロセッサコアを含む複数種類の回路部を有する半導体集積回路素子のことをいう。半導体集積回路素子におけるプロセッサコア以外の回路部の具体例としては、上述したＩ／Ｏ回路部が挙げられるほか、例えば、記憶回路部、Ａ／Ｄ変換回路部、Ｄ／Ａ変換回路部、オペアンプ部、ＰＬＬ回路部、フィルタ回路部などが挙げられる。また、手段２における半導体集積回路素子は、温度、湿度、速度、加速度、ガス、圧力を計測するためのセンサ回路部、発光回路部、受光回路部、通信回路部などを備えるものであってもよい。さらには、手段２における半導体集積回路素子は、素子上に構成されたマイクロポンプ、マイクロバルブ、マイクロモータ等のようなマイクロアクチュエータを駆動するためのアクチュエータ駆動回路部などを備えるＭＥＭＳであってもよい。

［第１実施形態］

以下、本発明の配線基板を具体化した第１実施形態を図面に基づき詳細に説明する。

図１に示されるように、本実施形態の配線基板１０は、ＩＣチップ搭載用の配線基板であって、ガラスエポキシからなる略矩形板状の基板コア１１と、基板コア１１の上面１２（コア主面）上に形成される第１ビルドアップ層３１（ビルドアップ層）と、基板コア１１の下面１３（コア裏面）上に形成される第２ビルドアップ層３２とからなる。基板コア１１における複数箇所にはスルーホール導体１６が形成されている。かかるスルーホール導体１６は、基板コア１１の上面１２側と下面１３側とを接続導通している。なお、スルーホール導体１６の内部は、例えばエポキシ樹脂などの閉塞体１７で埋められている。また、基板コア１１の上面１２及び下面１３には、銅からなる導体層４１がパターン形成されており、各導体層４１は、スルーホール導体１６に電気的に接続されている。

基板コア１１の上面１２上に形成された第１ビルドアップ層３１は、エポキシ樹脂からなる２層の樹脂絶縁層３３，３５（いわゆる層間絶縁層）と、銅からなる導体層４２とを交互に積層した構造を有している。本実施形態において、第１ビルドアップ層３１の熱膨張係数は、３０〜４０ｐｐｍ／℃程度であり、具体的には３５ｐｐｍ／℃程度となっている。なお、第１ビルドアップ層３１の熱膨張係数は、３０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。また、第１層の樹脂絶縁層３３の表面上にある導体層４２の一部は、スルーホール導体１６の上端に電気的に接続されている。第２層の樹脂絶縁層３５の表面上における複数箇所には、端子パッド４４がアレイ状に形成されている。また、樹脂絶縁層３５の表面は、ソルダーレジスト３７によってほぼ全体的に覆われている。ソルダーレジスト３７の所定箇所には、端子パッド４４を露出させる開口部４６が形成されている。端子パッド４４の表面上には、複数のはんだバンプ４５が配設されている。各はんだバンプ４５は、ＩＣチップ２１（半導体集積回路素子）の面接続端子２２に電気的に接続されている。ＩＣチップ２１は、矩形平板状をなし、２つのプロセッサコア２４，２５、２つのＩ／Ｏ回路部２８，２９等を有している（図１参照）。本実施形態のＩＣチップ２１は、熱膨張係数が３．５ｐｐｍ／℃程度のシリコンからなっている。なお、各端子パッド４４及び各はんだバンプ４５は、第１ビルドアップ層３１においてセラミックキャパシタ１０１の真上の領域内に位置しており、この領域がＩＣチップ搭載領域２３（半導体集積回路素子搭載領域）となる。ＩＣチップ搭載領域２３は、第１ビルドアップ層３１の表面３９上に設定されている。また、樹脂絶縁層３３，３５内には、それぞれビア導体４３，４７が設けられている。これらのビア導体４３，４７のほとんどは同軸上に配置されるとともに、それらを介して導体層４１，４２及び端子パッド４４が相互に電気的に接続されている。

図１に示されるように、基板コア１１の下面１３上に形成された第２ビルドアップ層３２は、上述した第１ビルドアップ層３１とほぼ同じ構造を有している。即ち、第２ビルドアップ層３２は、熱膨張係数が３０〜４０ｐｐｍ／℃程度であり、エポキシ樹脂からなる２層の樹脂絶縁層３４，３６（いわゆる層間絶縁層）と、導体層４２とを交互に積層した構造を有している。第１層の樹脂絶縁層３４の下面上にある導体層４２の一部は、スルーホール導体１６の下端に電気的に接続されている。第２層の樹脂絶縁層３６の下面上における複数箇所には、ビア導体４３を介して導体層４２に電気的に接続されるＢＧＡ用パッド４８が格子状に形成されている。また、樹脂絶縁層３６の下面は、ソルダーレジスト３８によってほぼ全体的に覆われている。ソルダーレジスト３８の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部４０が形成されている。ＢＧＡ用パッド４８の表面上には、図示しないマザーボードとの電気的な接続を図るための複数のはんだバンプ４９が配設されている。そして、各はんだバンプ４９により、図１に示される配線基板１０は図示しないマザーボード上に実装される。

前記基板コア１１は、平面方向（ＸＹ方向）における熱膨張係数が１０〜１５ｐｐｍ／℃程度となっている。なお、基板コア１１の熱膨張係数は、０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。基板コア１１は、上面１２の中央部及び下面１３の中央部にて開口する平面視で矩形状の収容穴部９０を１つ有している。即ち、収容穴部９０は貫通穴部である。収容穴部９０内には、図２〜図４等に示すセラミックキャパシタ１０１が、埋め込まれた状態で収容されている。なお、セラミックキャパシタ１０１は、上面１０２（キャパシタ主面）を基板コア１１の上面１２と同じ側に向けた状態で収容されている。本実施形態のセラミックキャパシタ１０１は、縦６．０ｍｍ×横１２．０ｍｍ×厚さ０．８ｍｍの矩形平板状である。なお、セラミックキャパシタ１０１の厚さは、０．２ｍｍ以上１．０ｍｍ以下であることが好ましい。仮に、０．２ｍｍ未満であると、ＩＣチップ搭載領域２３上にＩＣチップ２１を接合する際の応力をセラミックキャパシタ１０１によって低減することができず、支持体として不十分となる。一方、１．０ｍｍよりも大きいと、配線基板１０が肉厚になってしまう。より好ましくは、セラミックキャパシタ１０１の厚さは、０．４ｍｍ以上０．８ｍｍ以下であることがよい。セラミックキャパシタ１０１は、基板コア１１において前記ＩＣチップ搭載領域２３の真下の領域に配置されている。なお、ＩＣチップ搭載領域２３の面積（ＩＣチップ２１において面接続端子２２が形成される面の面積）は、セラミックキャパシタ１０１の上面１０２の面積よりも小さくなるように設定されている。セラミックキャパシタ１０１の厚さ方向から見た場合、ＩＣチップ搭載領域２３は、セラミックキャパシタ１０１の上面１０２内に位置している。

図１に示されるように、収容穴部９０の内面とセラミックキャパシタ１０１の側面１０６との隙間は、高分子材料（本実施形態ではエポキシ等の熱硬化性樹脂）からなる充填剤９２によって埋められている。この充填剤９２は、セラミックキャパシタ１０１を基板コア１１に固定するとともに、セラミックキャパシタ１０１及び基板コア１１の面方向や厚さ方向への変形を自身の弾性変形により吸収する機能を有している。なお、セラミックキャパシタ１０１は、平面視略正方形状をなしており、四隅にＣ０．６のテーパを有している。これにより、温度変化に伴う充填剤９２の変形時において、セラミックキャパシタ１０１の角部への応力集中を緩和できるため、充填剤９２のクラックの発生を防止できる。

図１〜図４に示されるように、本実施形態のセラミックキャパシタ１０１は、いわゆるビアアレイタイプのセラミックキャパシタである。セラミックキャパシタ１０１を構成するセラミック焼結体１０４は、熱膨張係数が、ＩＣチップ２１の熱膨張係数とビルドアップ層３１，３２の熱膨張係数との中間値であることが好ましく、さらにＩＣチップ２１の熱膨張係数に近い値であることが好ましい。本実施形態において、セラミック焼結体１０４の熱膨張係数は、８〜１２ｐｐｍ／℃程度であり、具体的には９．５ｐｐｍ／℃程度となっている。なお、セラミック焼結体１０４の熱膨張係数は、３０℃〜２５０℃間の測定値の平均値をいう。また、セラミック焼結体１０４は、上面１０２及び下面１０３（キャパシタ裏面）を有する板状物である。なお、セラミック焼結体１０４の上面１０２上には、前記第１ビルドアップ層３１を構成する前記樹脂絶縁層３３が形成され、セラミック焼結体１０４の下面１０３には、前記第２ビルドアップ層３２を構成する前記樹脂絶縁層３４が形成されている。セラミック焼結体１０４は、セラミック誘電体層１０５を介して第１内部電極層１４１と第２内部電極層１４２とを交互に積層配置した構造を有している。セラミック誘電体層１０５は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、第１内部電極層１４１及び第２内部電極層１４２間の誘電体（絶縁体）として機能する。第１内部電極層１４１及び第２内部電極層１４２は、いずれもニッケルを主成分として形成された層であって、セラミック焼結体１０４の内部において一層おきに配置されている。

図２〜図４に示されるように、セラミックキャパシタ１０１は、２つのキャパシタ機能部１０７，１０８を有している。なお、キャパシタ機能部１０７，１０８の両方には、共通のセラミック誘電体層１０５が用いられている。また、セラミックキャパシタ１０１の厚さ方向から見た場合、キャパシタ機能部１０７の上面内に前記ＩＣチップ２１の前記プロセッサコア２４が位置しており、キャパシタ機能部１０８の上面内にＩＣチップ２１の前記プロセッサコア２５が位置している。

キャパシタ機能部１０７には、多数のビアホール１３０が形成されている。これらのビアホール１３０は、キャパシタ機能部１０７をその厚さ方向に貫通するとともに、キャパシタ機能部１０７の全面にわたって格子状（アレイ状）に配置されている。各ビアホール１３０内には、キャパシタ機能部１０７におけるセラミック焼結体１０４の上面１０２及び下面１０３間を連通する複数のビア導体１３１，１３２が、ニッケルを主材料として形成されている。各第１電源用ビア導体１３１は、各第１内部電極層１４１を貫通しており、それら同士を互いに電気的に接続している。各第１グランド用ビア導体１３２は、各第２内部電極層１４２を貫通しており、それら同士を互いに電気的に接続している。各第１電源用ビア導体１３１及び各第１グランド用ビア導体１３２は、全体としてアレイ状に配置されている。なお、説明の便宜上、ビア導体１３１，１３２を３列×３列（または５列×５列）で図示したが、実際にはさらに多くの列が存在している。

そして図２〜図４に示されるように、キャパシタ機能部１０７におけるセラミック焼結体１０４の上面１０２上には、複数の第１電源用電極端子１１１及び複数の第１グランド用電極端子１１２が突設されている。また、キャパシタ機能部１０７におけるセラミック焼結体１０４の下面１０３上には、複数の第１電源用電極端子１２１及び複数の第１グランド用電極端子１２２が突設されている。上面１０２側にある電極端子１１１，１１２は、前記ビア導体４７に対して電気的に接続される。一方、下面１０３側にある電極端子１２１，１２２は、図示しないマザーボードが有する電極（接触子）に対して、ビア導体４７、導体層４２、ビア導体４３、ＢＧＡ用パッド４８及びはんだバンプ４９を介して電気的に接続される。また、電極端子１１１，１１２の底面略中央部は、ビア導体１３１，１３２における上面１０２側の端面に対して直接接続されており、電極端子１２１，１２２の底面略中央部は、ビア導体１３１，１３２における下面１０３側の端面に対して直接接続されている。よって、電源用電極端子１１１，１２１は第１電源用ビア導体１３１及び第１内部電極層１４１に導通しており、グランド用電極端子１１２，１２２は第１グランド用ビア導体１３２及び第２内部電極層１４２に導通している。

同様に、図２〜図４に示されるキャパシタ機能部１０８にも、多数のビアホール１３０が形成されている。各ビアホール１３０内には、キャパシタ機能部１０８におけるセラミック焼結体１０４の上面１０２及び下面１０３間を連通する複数のビア導体１３３，１３４が、ニッケルを主材料として形成されている。各第２電源用ビア導体１３３は、各第１内部電極層１４１を貫通しており、それら同士を互いに電気的に接続している。各第２グランド用ビア導体１３４は、各第２内部電極層１４２を貫通しており、それら同士を互いに電気的に接続している。各第２電源用ビア導体１３３及び各第２グランド用ビア導体１３４は、全体としてアレイ状に配置されている。なお、説明の便宜上、ビア導体１３３，１３４を３列×３列（または５列×５列）で図示したが、実際にはさらに多くの列が存在している。

そして、キャパシタ機能部１０８におけるセラミック焼結体１０４の上面１０２上には、複数の第２電源用電極端子１１３及び複数の第２グランド用電極端子１１４が突設されている。また、キャパシタ機能部１０８におけるセラミック焼結体１０４の下面１０３上には、複数の第２電源用電極端子１２３及び複数の第２グランド用電極端子１２４が突設されている。上面１０２側にある電極端子１１３，１１４は、前記ビア導体４７に対して電気的に接続される。一方、下面１０３側にある電極端子１２３，１２４は、図示しないマザーボードが有する電極（接触子）に対して、ビア導体４７、導体層４２、ビア導体４３、ＢＧＡ用パッド４８及びはんだバンプ４９を介して電気的に接続される。また、電極端子１１３，１１４の底面略中央部は、ビア導体１３３，１３４における上面１０２側の端面に対して直接接続されており、電極端子１２３，１２４の底面略中央部は、ビア導体１３３，１３４における下面１０３側の端面に対して直接接続されている。よって、電源用電極端子１１３，１２３は第２電源用ビア導体１３３及び第１内部電極層１４１に導通しており、グランド用電極端子１１４，１２４は第２グランド用ビア導体１３４及び第２内部電極層１４２に導通している。

図２に示されるように、電極端子１１１，１１２，１１３，１１４は、ニッケルを主材料として形成され、表面が図示しない銅めっき層によって全体的に被覆されている。同様に、電極端子１２１，１２２，１２３，１２４も、ニッケルを主材料として形成され、表面が図示しない銅めっき層によって被覆されている。なお本実施形態では、電極端子１１１〜１１４，１２１〜１２４の直径が約５００μｍに設定され、ピッチの最小長さが約５８０μｍに設定されている。

マザーボード側から電極端子１２１，１２２（または電極端子１２３，１２４）を介して通電を行い、第１内部電極層１４１−第２内部電極層１４２間に電圧を加えると、第１内部電極層１４１に例えばプラスの電荷が蓄積し、第２内部電極層１４２に例えばマイナスの電荷が蓄積する。その結果、セラミックキャパシタ１０１がキャパシタとして機能する。また、キャパシタ機能部１０７では、第１電源用ビア導体１３１及び第１グランド用ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、第１電源用ビア導体１３１及び第１グランド用ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。同様に、キャパシタ機能部１０８では、第２電源用ビア導体１３３及び第２グランド用ビア導体１３４がそれぞれ交互に隣接して配置され、かつ、第２電源用ビア導体１３３及び第２グランド用ビア導体１３４を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。

図１に示されるように、各第１電源用ビア導体１３１の一部は、第１電源用電極端子１１１と、第１ビルドアップ層３１が有する第１電源用導体部１７１（電源用導体部）と、ＩＣチップ２１の面接続端子２２とを介して、ＩＣチップ２１のプロセッサコア２４に電気的に接続されている。各第１グランド用ビア導体１３２の一部は、第１グランド用電極端子１１２と、第１ビルドアップ層３１が有する第１グランド用導体部１７２と、面接続端子２２とを介して、プロセッサコア２４に電気的に接続されている。これにより、キャパシタ機能部１０７からプロセッサコア２４への電源供給が可能となる。なお、第１電源用導体部１７１及び第１グランド用導体部１７２は、ビア導体４７、導体層４２、ビア導体４３、端子パッド４４及びはんだバンプ４５からなる導体部である。

同様に、各第２電源用ビア導体１３３の一部は、第２電源用電極端子１１３と、第１ビルドアップ層３１が有する第２電源用導体部１７３（電源用導体部）と、ＩＣチップ２１の面接続端子２２とを介して、ＩＣチップ２１のプロセッサコア２５に電気的に接続されている。各第２グランド用ビア導体１３４の一部は、第２グランド用電極端子１１４と、第１ビルドアップ層３１が有する第２グランド用導体部１７４と、面接続端子２２とを介して、プロセッサコア２５に電気的に接続されている。これにより、キャパシタ機能部１０８からプロセッサコア２５への電源供給が可能となる。なお、第２電源用導体部１７３及び第２グランド用導体部１７４は、ビア導体４７、導体層４２、ビア導体４３、端子パッド４４及びはんだバンプ４５からなる導体部である。第２電源用導体部１７３は第１電源用導体部１７１とは電気的に独立しており、第２グランド用導体部１７４は第１グランド用導体部１７２とは電気的に独立している。

従って、本実施形態の配線基板１０では、プロセッサコア２４，２５ごとに独立した電源系統が設定されている。ゆえに、各キャパシタ機能部１０７，１０８は、互いに電気的に独立している。よって、セラミックキャパシタ１０１内の電気経路は、キャパシタ機能部１０７−プロセッサコア２４間をつなぐ第１電気経路と、キャパシタ機能部１０８−プロセッサコア２５間をつなぐ第２電気経路とに分離されている。また、各キャパシタ機能部１０７，１０８の絶縁部分（セラミック誘電体層１０５）は互いに物理的に一体となっているが、各キャパシタ機能部１０７，１０８の導体部分は互いの設置領域が区分けされていて物理的に独立している。

次に、本実施形態の配線基板１０の製造方法について述べる。

準備工程では、基板コア１１とセラミックキャパシタ１０１とを、それぞれ従来周知の手法により作製し、あらかじめ準備しておく。

基板コア１１は以下のように作製される。まず、縦４００ｍｍ×横４００ｍｍ×厚み０．８ｍｍの基材の両面に、厚み３５μｍの銅箔が貼付された銅張積層板を準備する。なお、基材の厚みは、０．２ｍｍ以上１．０ｍｍ以下であることが好ましい。次に、銅張積層板に対してルータを用いて孔あけ加工を行い、収容穴部９０となる貫通孔を所定位置にあらかじめ形成しておく（図５参照）。なお、収容穴部９０となる貫通孔は、縦１４．０ｍｍ×横３０．０ｍｍで、四隅に半径１．５ｍｍのアールを有する断面略長方形状の孔である。そして、銅張積層板の両面の銅箔のエッチングを行って導体層４１を例えばサブトラクティブ法によってパターニングする。具体的には、無電解銅めっきの後、この無電解銅めっき層を共通電極として電解銅めっきを施す。さらにドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、ドライフィルムを所定パターンに形成する。この状態で、不要な電解銅めっき層、無電解銅めっき層及び銅箔をエッチングで除去する。その後、ドライフィルムを剥離することにより基板コア１１を得る。

また、セラミックキャパシタ１０１は以下のように作製される。即ち、セラミックのグリーンシートを形成し、このグリーンシートに内部電極層用ニッケルペーストをスクリーン印刷して乾燥させる。これにより、後に第１内部電極層１４１となる第１内部電極部と、第２内部電極層１４２となる第２内部電極部とが形成される。次に、第１内部電極部が形成されたグリーンシートと第２内部電極部が形成されたグリーンシートとを交互に積層し、シート積層方向に押圧力を付与することにより、各グリーンシートを一体化してグリーンシート積層体を形成する。

さらに、レーザー加工機を用いてグリーンシート積層体にビアホール１３０を多数個貫通形成し、図示しないペースト圧入充填装置を用いて、ビア導体用ニッケルペーストを各ビアホール１３０内に充填する。次に、グリーンシート積層体の上面上にペーストを印刷し、グリーンシート積層体の上面側にて各導体部の上端面を覆うように第１電源用電極端子１１１、第１グランド用電極端子１１２、第２電源用電極端子１１３及び第２グランド用電極端子１１４を形成する。また、グリーンシート積層体の下面上にペーストを印刷し、グリーンシート積層体の下面側にて各導体部の下端面を覆うように第１電源用電極端子１２１、第１グランド用電極端子１２２、第２電源用電極端子１２３及び第２グランド用電極端子１２４を形成する。

この後、グリーンシート積層体の乾燥を行い、表面端子部をある程度固化させる。次に、グリーンシート積層体を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、セラミック焼結体１０４となる。

次に、得られたセラミック焼結体１０４が有する各電極端子１１１〜１１４，１２１〜１２４に対して無電解銅めっき（厚さ１０μｍ程度）を行う。その結果、各電極端子１１１〜１１４，１２１〜１２４の上に銅めっき層が形成され、セラミックキャパシタ１０１が完成する。

続く固定工程では、マウント装置（ヤマハ発動機株式会社製）を用いて、収容穴部９０内にセラミックキャパシタ１０１を収容する（図６参照）。このとき、収容穴部９０の下面１３側開口は、剥離可能な粘着テープ１５２でシールされている。この粘着テープ１５２は、支持台１５１によって支持されている。かかる粘着テープ１５２の粘着面１５３には、各セラミックキャパシタ１０１が貼り付けられて仮固定されている。

そして、この状態において、収容穴部９０の内面とセラミックキャパシタ１０１の側面１０６との隙間に、ディスペンサ装置（Ａｓｙｍｔｅｋ社製）を用いて、熱硬化性樹脂製の充填剤９２（株式会社ナミックス製アンダフィル材）を充填する。その後、加熱処理を行うと、充填剤９２が硬化して、セラミックキャパシタ１０１が収容穴部９０内に固定される。そして、この時点で、粘着テープ１５２を剥離する。

その後、ビルドアップ層形成工程を実施する。ビルドアップ層形成工程では、従来周知の手法に基づいて上面１２及び上面１０２の上に第１ビルドアップ層３１を形成するとともに、下面１３及び下面１０３の上に第２ビルドアップ層３２を形成する。具体的には、上面１２及び上面１０２に感光性エポキシ樹脂を被着するとともに、下面１３及び下面１０３に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、ビア導体４７が形成されるべき位置に盲孔を有する第１層の樹脂絶縁層３３，３４を形成する。さらに、ＹＡＧレーザーまたは炭酸ガスレーザーを用いてレーザー孔あけ加工を行い、基板コア１１及び樹脂絶縁層３３，３４を貫通する貫通孔を所定位置にあらかじめ形成しておく。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでスルーホール導体１６を形成した後、そのスルーホール導体１６内に閉塞体１７を充填形成する。次に、従来公知の手法（例えばセミアディティブ法）に従って電解銅めっきを行い、前記盲孔の内部にビア導体４７を形成するとともに、第１層の樹脂絶縁層３３，３４上に第２層の導体層４２を形成する。

次に、第１層の樹脂絶縁層３３，３４上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、ビア導体４３が形成されるべき位置に盲孔を有する第２層の樹脂絶縁層３５，３６を形成する。次に、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部にビア導体４３を形成するとともに、第２層の樹脂絶縁層３５上に端子パッド４４を形成し、第２層の樹脂絶縁層３６上にＢＧＡ用パッド４８を形成する。

次に、第２層の樹脂絶縁層３５，３６上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト３７，３８を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト３７，３８に開口部４０，４６をパターニングする。さらに、端子パッド４４上にはんだバンプ４５を形成し、かつ、ＢＧＡ用パッド４８上にはんだバンプ４９を形成する。その結果、基板コア１１及びビルドアップ層３１，３２からなる配線基板１０が完成する。

従って、本実施形態によれば以下の効果を得ることができる。

（１）本実施形態の配線基板１０によれば、２つのプロセッサコア２４，２５の電源系統の共通化ができず、プロセッサコア２４，２５ごとに異なる電源系統を設定すべき場合であっても、２つのキャパシタ機能部１０７，１０８を２つのプロセッサコア２４，２５にそれぞれ電気的に接続できるため、個々のプロセッサコア２４，２５を十分に動作させることができる。従って、本実施形態のようなマルチコア・マイクロプロセッサ構造を採用するような場合に、そのメリットを最大限引き出すことができる。

（２）本実施形態では、ＩＣチップ２１のＩＣチップ搭載領域２３がセラミックキャパシタ１０１の真上の領域内に位置しているため、ＩＣチップ搭載領域２３に搭載されるＩＣチップ２１は高剛性で熱膨張率が小さいセラミックキャパシタ１０１によって支持される。よって、上記ＩＣチップ搭載領域２３においては、第１ビルドアップ層３１が変形しにくくなるため、ＩＣチップ搭載領域２３に搭載されるＩＣチップ２１をより安定的に支持できる。従って、大きな熱応力に起因するＩＣチップ２１のクラックや接続不良を防止することができる。ゆえに、ＩＣチップ２１として、熱膨張差による応力（歪）が大きくなり熱応力の影響が大きく、かつ発熱量が大きく使用時の熱衝撃が厳しい１０ｍｍ角以上の大型のＩＣチップや、脆いとされるＬｏｗ−ｋ（低誘電率）のＩＣチップを用いることができる。

さらに、本実施形態のセラミックキャパシタ１０１は２つのキャパシタ機能部１０７，１０８を有するため、各キャパシタ機能部１０７，１０８にてノイズを除去することで各プロセッサコア２４，２５へ良好な電源供給を行うことができる。しかも、各プロセッサコア２４，２５は各キャパシタ機能部１０７，１０８の真上にそれぞれ配置される。これにより、各プロセッサコア２４，２５と各キャパシタ機能部１０７，１０８とを電気的に接続する導通経路（コンデンサ接続配線）が最短となる。ゆえに、各プロセッサコア２４，２５に対する電源供給をスムーズに行うことができる。また、ＩＣチップ２１とセラミックキャパシタ１０１との間で侵入するノイズを極めて小さく抑えることができるため、誤動作等の不具合を生じることもなく高い信頼性を得ることができる。

（３）ところで、特開２００２−４３７５４号公報の［００６３］段落には、基板コア内に複数のチップコンデンサを埋設する技術が開示されている。しかし、複数のチップコンデンサを埋設するためには、基板コア１１にチップコンデンサと同数の収容穴部９０を設けなければならないため、基板コア１１の製作、ひいては配線基板１０の製造が困難である。また、チップコンデンサでは、たとえ複数存在しているとしても、電源の安定化等による高機能化を図ることが困難である。さらに、チップコンデンサの上面の面積はＩＣチップ搭載領域２３よりもかなり小さいため、チップコンデンサをＩＣチップ２１の支持体として機能させることができない。その結果、ＩＣチップ２１と配線基板１０との間で熱膨張係数のマッチングがとれないため、ＩＣチップ２１に大きな熱応力が働き、ＩＣチップ２１にクラックや接続不良が起こりやすくなる。

一方、本実施形態では、複数のチップコンデンサではなく、１つのセラミックキャパシタ１０１を用いているため、基板コア１１に１つの収容穴部９０を設ければ済む。よって、セラミックキャパシタ１０１の組み込み時の工程が簡略化されるため、配線基板１０を容易に製造でき、低コスト化も図ることが可能となる。また、単なるチップコンデンサではなく、静電容量の大きいビアアレイタイプのセラミックキャパシタ１０１を用いているため、高機能化を図ることが容易である。さらに、本実施形態では、ＩＣチップ搭載領域２３の面積が、セラミックキャパシタ１０１の上面１０２の面積よりも小さくなるように設定されている。言い換えると、ＩＣチップ搭載領域２３よりも広面積のセラミックキャパシタ１０１が用いられている。しかも、厚さ方向から見たときに、ＩＣチップ搭載領域２３が、セラミックキャパシタ１０１の上面１０２内に位置している。従って、１つのセラミックキャパシタ１０１をＩＣチップ２１の支持体として機能させることができる。ゆえに、大きな熱応力に起因するＩＣチップ２１のクラックや接続不良を防止することができる。

（４）例えば、セラミックキャパシタ１０１の代わりにチップコンデンサを用い、そのチップコンデンサを、配線基板１０におけるＩＣチップ２１の裏側（第２ビルドアップ層３２の表面側）に配置することが考えられる。この場合、チップコンデンサのインダクタンスが７．２ｐＨとなり、チップコンデンサとＩＣチップ２１とをつなぐ電気経路のインダクタンスが２．８ｐＨとなるため、合計のインダクタンスは１０．０ｐＨとなり、比較的大きくなってしまう。

一方、本実施形態では、チップコンデンサよりも低インダクタンス（１．２ｐＨ）のセラミックキャパシタ１０１が用いられている。しかも、セラミックキャパシタ１０１は基板コア１１内に埋設されるため、セラミックキャパシタ１０１とＩＣチップ２１とをつなぐ電気経路は、チップコンデンサとＩＣチップ２１とをつなぐ電気経路よりも短くなる。このため、電気経路のインダクタンスも低くなり、０．６ｐＨとなる。その結果、合計のインダクタンスは１．８ｐＨとなるため、チップコンデンサを用いる場合よりもインダクタンス成分を低減させることができる。これにより、電源供給をスムーズに行うことが可能となり、ノイズ発生を抑えることができる。

（５）本実施形態のキャパシタ機能部１０７では、複数の第１電源用ビア導体１３１及び複数の第１グランド用ビア導体１３２が、全体としてアレイ状に配置されている。同様に、本実施形態のキャパシタ機能部１０８では、複数の第２電源用ビア導体１３３及び複数の第２グランド用ビア導体１３４が、全体としてアレイ状に配置されている。即ち、キャパシタ機能部１０７，１０８からなるセラミックキャパシタ１０１は、ビアアレイタイプのキャパシタである。このため、セラミックキャパシタ１０１自体の小型化が図りやすくなり、ひいては配線基板１０全体の小型化も図りやすくなる。しかも、小さいわりに高静電容量が達成しやすく、より安定した電源供給が可能となる。

（６）図８には本実施形態の変更例のセラミックキャパシタ１０１Ａが示されている。本変更例のセラミックキャパシタ１０１Ａの場合、その一部に、ＩＣチップ２１のプロセッサコア２４，２５用とは別系統の（Ｉ／Ｏ回路部２８，２９等への電源供給のための）キャパシタ機能部１６２が設けられている。そして、キャパシタ機能部１０７，１０８をプロセッサコア２４，２５にそれぞれ電気的に接続し、別系統用キャパシタ機能部１６２をＩ／Ｏ回路部２８，２９に電気的に接続する。このように接続すれば、プロセッサコア２４，２５及びＩ／Ｏ回路部２８，２９の両方をそれぞれ十分に動作させることが可能となり、ＩＣチップ２１の能力を最大限引き出すことができるようになる。よって、配線基板１０のよりいっそうの高機能化を図ることができる。なお、本変更例では、Ｉ／Ｏ回路部２８，２９等への電源供給のためのキャパシタ機能部１６２は、ＣＰＵ（プロセッサコア２４，２５）への電源供給のためのキャパシタ機能部１０７，１０８よりも小容量となっている。
［第２実施形態］

以下、本発明の配線基板を具体化した第２実施形態を図面に基づき詳細に説明する。

図９に示されるように、本実施形態の配線基板１０Ｂは、第１ビルドアップ層３１の表面３９に２箇所のＩＣチップ搭載領域５１，５２（半導体集積回路素子搭載領域）を有している。また、ＩＣチップ搭載領域５１，５２には、前記第１実施形態のＩＣチップ２１の代わりに、プロセッサコアを１つのみ有する２つのＩＣチップ５３，５４がそれぞれ搭載されている。

キャパシタ機能部１０７を構成する各第１電源用ビア導体１３１の一部は、第１電源用電極端子１１１と第１電源用導体部１７１とを介して、ＩＣチップ５３の面接続端子２２に電気的に接続されている。キャパシタ機能部１０７を構成する各第１グランド用ビア導体１３２の一部は、第１グランド用電極端子１１２と第１グランド用導体部１７２とを介して、ＩＣチップ５３の面接続端子２２に電気的に接続されている。

同様に、キャパシタ機能部１０８を構成する各第２電源用ビア導体１３３の一部は、第２電源用電極端子１１３と第２電源用導体部１７３とを介して、ＩＣチップ５４の面接続端子２２に電気的に接続されている。キャパシタ機能部１０８を構成する各第２グランド用ビア導体１３４の一部は、第２グランド用電極端子１１４と第２グランド用導体部１７４とを介して、ＩＣチップ５４の面接続端子２２に電気的に接続されている。

従って、本実施形態においては、２つのＩＣチップ５３，５４の電源系統の共通化ができず、ＩＣチップ５３，５４ごとに異なる電源系統を設定すべき場合であっても、２つのキャパシタ機能部１０７，１０８を２つのＩＣチップ搭載領域５１，５２にそれぞれ電気的に接続できるため、個々のＩＣチップ５３，５４を十分に動作させることができる。従って、ＩＣチップ５３，５４を複数搭載する構造を採用するような場合にそのメリットを最大限引き出すことができる。

しかも、この構成によると、１つのセラミックキャパシタ１０１上にて各ＩＣチップ５３，５４がそれぞれ支持された状態となるため、ＩＣチップ５３，５４との熱膨張係数のマッチングがとりやすくなり、熱応力の影響が軽減される。よって、大きな熱応力に起因するＩＣチップ５３，５４のクラックや接続不良を防止することができる。

なお、本発明の各実施形態は以下のように変更してもよい。

・上記各実施形態の収容穴部９０は、上面１２及び下面１３にて開口する貫通穴部であった。しかし、収容穴部９０は、基板コア１１の上面１２のみにて開口する有底の凹部（非貫通穴部）であってもよい。

・上記各実施形態の基板コア１１内に配線パターン（内層パターン）が形成されていてもよい。このように構成すれば、配線基板１０内により複雑な電気回路を形成できるため、配線基板１０のよりいっそうの高機能化を図ることができる。また、基板コア１１は、コアに対して薄い絶縁層を積層することで形成されていてもよい。

・図１０〜図１２に示されるように、セラミックキャパシタ１０１Ｃの上面１０２上などに、抵抗体１６１を形成してもよい。例えば、抵抗体１６１は、第１電源用電極端子１１１（第２電源用電極端子１１３）と他の第１電源用電極端子１１１（第２電源用電極端子１１３）とを電気的に接続している。なお、抵抗体１６１は、電源用電極端子１１１，１１３、第１内部電極層１４１及び第２内部電極層１４２などを構成する材料よりも抵抗値が高いセラミックなどからなっている。なお、好適な抵抗体１６１は、例えばセラミックキャパシタ１０１Ｃの完成後に、セラミックペーストを上面１０２側に塗布して所定時間焼成し、不要部分を除去して抵抗値を調整することなどにより形成される。

このように構成すれば、例えばセラミックキャパシタ１０１Ｃ内において異なる電位を設定すること等が可能となり、配線基板１０の高機能化を図ることが容易になる。仮に、セラミックキャパシタ１０１Ｃに抵抗体１６１を形成しなければ、基板コア１１内においてセラミックキャパシタ１０１Ｃとは別の箇所に抵抗体１６１を埋設するか、ビルドアップ層３１，３２側に抵抗体１６１を設けなければならない。

・キャパシタ機能部１０７，１０８の間に、ダミービア電極（グランドビア電極）を複数配置してもよい。このように構成すれば、キャパシタ機能部１０７とキャパシタ機能部１０８との干渉によるノイズを低減できる。特に、キャパシタ機能部１０７，１０８が大容量部とそれよりも小容量の小容量部とを含む場合、大容量部と小容量部との間に、ダミービア電極（グランドビア電極）を複数配置するとよい。これにより、大容量部の干渉を受けやすい小容量部のノイズを低減することができる。さらに、放熱性を考慮して、キャパシタ機能部１０７，１０８を囲む位置にダミービア電極（グランドビア電極）を複数配置してもよい。

次に、前述した実施形態によって把握される技術的思想を以下に列挙する。

（１）コア主面及びコア裏面を有する基板コアと、キャパシタ主面及びキャパシタ裏面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を持ち、キャパシタ機能部及び前記キャパシタ機能部よりも小容量の第１別系統用キャパシタ機能部及び第２別系統用キャパシタ機能部を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に埋設されたセラミックキャパシタと、層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有し、その表面にプロセッサコア及びＩ／Ｏ回路部を有する半導体集積回路素子を搭載可能な半導体集積回路素子搭載領域が設定されたビルドアップ層とを備え、前記Ｉ／Ｏ回路部を構成する入力回路に前記第１別系統用キャパシタ機能部が電気的に接続可能であり、前記Ｉ／Ｏ回路部を構成する出力回路に前記第２別系統用キャパシタ機能部が電気的に接続可能であることを特徴とする配線基板。

（２）コア主面及びコア裏面を有する基板コアと、キャパシタ主面及びキャパシタ裏面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を持ち、キャパシタ機能部及び前記キャパシタ機能部よりも小容量の別系統用キャパシタ機能部を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に埋設されたセラミックキャパシタと、層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有し、その表面に第１回路部及び前記第１回路部よりも低い周波数で動作する第２回路部を有する半導体集積回路素子を搭載可能な半導体集積回路素子搭載領域が設定されたビルドアップ層とを備え、前記キャパシタ機能部は前記第１回路部に電気的に接続可能であり、前記別系統用キャパシタ機能部は前記第２回路部に電気的に接続可能であることを特徴とする配線基板。

本発明を具体化した第１実施形態の配線基板を示す概略断面図。同じく、セラミックキャパシタを示す概略断面図。同じく、セラミックキャパシタの内層における接続を説明するための概略説明図。同じく、セラミックキャパシタの内層における接続を説明するための概略説明図。同じく、配線基板の製造方法の説明図。同じく、配線基板の製造方法の説明図。同じく、配線基板の製造方法の説明図。第１実施形態の変更例のセラミックキャパシタの概略平面図。第２実施形態の配線基板を示す概略断面図。他の実施形態の抵抗体付近の様子を示すセラミックキャパシタの概略平面図。同じく、抵抗体付近の様子を示すセラミックキャパシタの概略断面図。同じく、抵抗体付近の様子を示すセラミックキャパシタの概略断面図。

符号の説明

１０…配線基板
１１…基板コア
１２…コア主面としての上面
１３…コア裏面としての下面
２１…半導体集積回路素子としてのＩＣチップ
２３…半導体集積回路素子搭載領域としてのＩＣチップ搭載領域
２４，２５…プロセッサコア
２８，２９…Ｉ／Ｏ回路部
３１…ビルドアップ層としての第１ビルドアップ層
３２…第２ビルドアップ層
３３，３４，３５，３６…層間絶縁層としての樹脂絶縁層
３９…ビルドアップ層の表面
４２…導体層
５１，５２…半導体集積回路素子搭載領域としてのＩＣチップ搭載領域
１０１…セラミックキャパシタ
１０２…キャパシタ主面としての上面
１０３…キャパシタ裏面としての下面
１０５…セラミック誘電体層
１０７，１０８…キャパシタ機能部
１４１…第１内部電極層
１４２…第２内部電極層
１６１…抵抗体
１７１…電源用導体部としての第１電源用導体部
１７３…電源用導体部としての第２電源用導体部

Claims

コア主面及びコア裏面を有する基板コアと、
キャパシタ主面及びキャパシタ裏面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を持ち、キャパシタ機能部及び前記キャパシタ機能部よりも小容量の別系統用キャパシタ機能部を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に埋設されたセラミックキャパシタと、
層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有し、その表面にプロセッサコア及びＩ／Ｏ回路部を有する半導体集積回路素子を搭載可能な半導体集積回路素子搭載領域が設定されたビルドアップ層と
を備え、
前記別系統用キャパシタ機能部は、平面視で前記キャパシタ機能部に比べて小さくかつ平面視で前記キャパシタ機能部の外周側に配置され、
前記キャパシタ機能部と前記別系統用キャパシタ機能部とは互いに電気的に独立し、
前記キャパシタ機能部は前記プロセッサコアに電気的に接続可能であり、前記別系統用キャパシタ機能部は前記Ｉ／Ｏ回路部に電気的に接続可能である
ことを特徴とする配線基板。
前記半導体集積回路素子搭載領域の面積は、前記セラミックキャパシタの前記キャパシタ主面の面積と同等またはそれよりも小さくなるように設定され、
前記半導体集積回路素子搭載領域は、前記セラミックキャパシタの厚さ方向から見たときに、前記セラミックキャパシタの前記キャパシタ主面内に位置する
ことを特徴とする請求項１に記載の配線基板。
前記ビルドアップ層は第１ビルドアップ層であり、
層間絶縁層及び導体層を前記コア裏面及び前記キャパシタ裏面の上にて交互に積層した構造を有する第２ビルドアップ層を備えることを特徴とする請求項１または２に記載の配線基板。
コア主面及びコア裏面を有する基板コアと、
キャパシタ主面及びキャパシタ裏面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を持ち、キャパシタ機能部及び前記キャパシタ機能部よりも小容量の別系統用キャパシタ機能部を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に埋設されたセラミックキャパシタと、
層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有し、その表面にプロセッサコアを有する半導体集積回路素子を搭載可能な半導体集積回路素子搭載領域が設定されたビルドアップ層と
を備え、
前記別系統用キャパシタ機能部は、平面視で前記キャパシタ機能部に比べて小さくかつ平面視で前記キャパシタ機能部の外周側に配置され、
前記キャパシタ機能部と前記別系統用キャパシタ機能部とは互いに電気的に独立し、
前記キャパシタ機能部は前記プロセッサコアに電気的に接続可能であり、前記別系統用キャパシタ機能部は前記半導体集積回路素子における前記プロセッサコア以外の回路部に電気的に接続可能であることを特徴とする配線基板。