JP5160052B2 - 配線基板、キャパシタ - Google Patents

Description

本発明は、基板コアにセラミック等を主体とするキャパシタを埋め込み、さらにその表面に配線積層部を積層形成した構造であって、その上に半導体集積回路素子が搭載される配線基板、及び、その配線基板に用いられるキャパシタに関するものである。

コンピュータのマイクロプロセッサやチップセットなどに使用される半導体集積回路素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載してなるパッケージを作製し、そのパッケージをマザーボード上に搭載するという手法が採用される。

ところで、従来この種のパッケージに対しては、小型化、多機能化及び低コスト化の要求がある。そこで、パッケージを構成するＩＣチップ搭載用配線基板として、例えば、高分子材料製のコア基板内にチップ状のセラミックキャパシタを埋め込んでコア部を構成し、そのコア部の表面及び裏面にビルドアップ層を形成したものが従来提案されている（例えば、特許文献１参照）。この構成の利点は、従来パッケージ上に表面実装されていたコンデンサを内蔵することにより、コア部表面の自由度を高め、空いたスペースを詰めて小型化できることにある。または、空いたスペースにインダクタや抵抗体等の他の電子部品を表面実装することで多機能化できることにある。なお、多機能化パッケージの具体例としては、複数のＩＣチップ間でのデータのやりとりを無線通信で行う機能を有するもの等が挙げられる。そして、この種のパッケージを実現するには、無線通信に必要な回路（例えば同調回路など）を複数の電子部品を用いてパッケージ上で構成する必要がある。
特開２００５−３９２４３号公報 特開２００２−４３７５４号公報

しかしながら、空いたスペースにインダクタ等を表面実装するパッケージ構造を採用する場合、パッケージの表層部にそのための部品実装スペースが新たに必要になる。よって、多機能化を達成できても、さらなる小型化を達成することが困難であった。また、このようなパッケージの製造においては、インダクタ等を実装する工程を省略することができず、このことが低コスト化の障害となっていた。

本発明は上記の課題に鑑みてなされたものであり、その目的は、多機能化を達成しやすいにもかかわらず小型化及び低コスト化に適した配線基板を提供することにある。また、本発明の別の目的は、上記の優れた配線基板に使用するのに好適なキャパシタを提供することにある。

上記課題を解決するために、請求項１に記載の発明は、コア主面及びコア裏面を有する基板コアと、キャパシタ主面及びキャパシタ裏面を有するとともに、誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に収容されたキャパシタと、層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有する配線積層部とを備え、前記キャパシタにインダクタ、抵抗体及びコンデンサが形成され、前記抵抗体及び前記コンデンサと前記インダクタとにより回路部が構成されているとともに、前記コンデンサは、前記第１内部電極層及び前記第２内部電極層と静電的に影響を受けない状態で配置されていることを特徴とする配線基板をその要旨とする。

従って、手段１の配線基板によると、キャパシタ自体にインダクタが形成されているため、例えばキャパシタ内にて各種回路の一部または全部を構成すること等が可能となる。よって、インダクタを配線基板表層部に実装していた従来の構造に比べて、多機能化が達成しやすくなる。また、配線基板表層部にインダクタ用の部品実装スペースを新たに設定する必要がないため、さらなる小型化に対して制約を受けにくく、全体の小型化に適したものとなる。さらに、インダクタ実装工程が省略可能となるため、低コスト化に適したものとなる。

ここで、手段１の配線基板は、被搭載物である半導体集積回路素子を搭載するための装置である。「半導体集積回路素子」の例としては、コンピュータのマイクロプロセッサ等として使用され、１つまたは複数のプロセッサコアを有する半導体集積回路素子がある。この半導体集積回路素子は、半導体集積回路素子搭載領域に例えばフリップチップ実装される。なお、プロセッサコアの数は、２でもよいし、３以上でもよい。半導体集積回路素子の別の例としては、高速データ処理を行うコントローラ用途として使用するものが挙げられる。コントローラとしての機能の具体例としては、例えばメモリ・コントローラ、マルチプロセッシング・コントローラ、バス・コントローラ、ビデオ・コントローラなどが挙げられ、画像処理チップやチップセットがこれに該当する。ここでチップセットの一例としては、マザーボードの中心的な役割を果たすものであってノースブリッジとサウスブリッジとで構成され、各種のコントローラとしての機能を有するものがある。また、「半導体集積回路素子搭載領域」とは、配線積層部の表面上において端子パッド群が配置されている領域をいう。

上記配線基板を構成する基板コアは、配線基板におけるコア部の一部分をなすものであって、例えばコア主面及びその反対側に位置するコア裏面を有する板状に形成される。かかる基板コアは、キャパシタを収容するための収容穴部を有していてもよい。この収容穴部は、コア主面のみにて開口する非貫通穴であってもよく、あるいはコア主面及びコア裏面の両方にて開口する貫通穴であってもよい。なお、キャパシタは収容穴部内に完全に埋められていてもよく、その一部を突出させた状態で埋められていてもよい。

基板コアを形成する材料は特に限定されないが、好ましい基板コアは高分子材料を主体として形成される。基板コアを形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。

上記配線基板を構成するキャパシタは、キャパシタ主面及びキャパシタ裏面を有するとともに、誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有している。誘電体層を形成する材料としては樹脂やセラミック等を選択可能であるが、とりわけセラミック焼結体を用いることが好ましい。即ち、より好適なキャパシタとしては、キャパシタ主面及びキャパシタ裏面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有するセラミックキャパシタを挙げることができる。ここでいうセラミックキャパシタには、基板（セラミックに限らない基板）上にセラミック材料により薄膜を形成したキャパシタも含まれる。

キャパシタは、コア主面とキャパシタ主面とを同じ側に向けた状態で基板コア内に収容されている。即ち、キャパシタは、基板コア内に内蔵された状態で使用される。なお、キャパシタは、前記コア基板において前記半導体集積回路素子搭載領域に対応した領域に配置されている。キャパシタは、基板コア内に収容された状態で、例えば高分子材料製の充填剤により固定される。

また、好適なキャパシタの例としては、ビアアレイタイプのキャパシタを挙げることができる。即ち、キャパシタは、前記第１内部電極層同士を導通させる複数の電源用ビア導体と、前記第２内部電極層同士を導通させる複数のグランド用ビア導体と、前記複数の電源用ビア導体の端部に位置する電源用電極端子と、前記複数のグランド用ビア導体の端部に位置するグランド用電極端子とを備え、前記複数の電源用ビア導体及び前記複数のグランド用ビア導体が、アレイ状に配置されていることが好ましい。より具体的には、複数の電源用ビア導体及び前記複数のグランド用ビア導体が、キャパシタ厚さ方向から見たときに全体としてアレイ状に配置されていることが好ましい。このように構成すれば、キャパシタ全体の小型化が図りやすくなり、ひいては配線基板全体の小型化も図りやすくなる。しかも、小さいわりに高静電容量が達成しやすく、より安定した電源供給が可能となる。

上記キャパシタは、１つまたは複数のキャパシタ機能部を有している。キャパシタ機能部とは、第１内部電極層及び前記第２内部電極層を含んで構成される領域のことを指している。複数のキャパシタ機能部同士は、少なくとも電源系統が互いに独立していることがよい。キャパシタ機能部は、２個あってもよいし、３個以上あってもよいが、プロセッサコアと同数存在することが好ましい。このように構成することで、全てのキャパシタ機能部を全てのプロセッサコアに対してそれぞれ電気的に接続することができる。

なお、隣接する複数のキャパシタ機能部間の距離（具体的には隣接する複数のキャパシタ機能部をそれぞれ構成する電源用内部電極層間の距離）は特に限定されない。しかし、前記距離はキャパシタ機能部相互で静電的な干渉が起こらない程度であることが好ましく、具体的には５０μｍ以上であることがよい。特には、キャパシタのビアピッチ（グランドビア−電源ビア間ピッチ）以上の距離が確保されていることが好適である。

キャパシタを構成する誘電体層がセラミック誘電体層である場合、例えば、アルミナ、窒化アルミニウム、窒化ほう素、炭化珪素、窒化珪素などといった高温焼成セラミックの焼結体が好適に使用されるほか、ホウケイ酸系ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックの焼結体が好適に使用される。この場合、用途に応じて、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウムなどの誘電体セラミックの焼結体を使用することも好ましい。誘電体セラミックの焼結体を使用した場合、静電容量の大きなセラミックキャパシタを実現しやすくなる。

第１内部電極層及び第２内部電極層を形成する材料としては特に限定されないが、セラミックと同時に焼結しうる金属、例えば、ニッケル、モリブデン、タングステン、チタン等の使用が好適である。なお、低温焼成セラミックの焼結体を選択した場合、第１内部電極層及び第２内部電極層を形成する材料として、さらに銅や銀などの使用が可能となる。

上記キャパシタには多機能化を図るために１つまたは２つ以上のインダクタが形成されている。このようなインダクタとは、キャパシタと別体で構成されたインダクタではなく、キャパシタと一体的に形成されたものを指している。

例えば、かかるインダクタはキャパシタのキャパシタ主面及びキャパシタ裏面のうちの少なくともいずれかの上に形成される。このような位置に形成されるインダクタは、キャパシタの外表面にて露出している。ゆえに、形成後にトリミング等を施して形状を微調整でき、ひいてはインダクタンスを微調整できるという点で有利である。また、無線通信用回路を構成する場合、キャパシタの外表面に露出したインダクタを含む回路のほうが、非露出のインダクタを含む回路に比べて高感度・高出力になる。

なお、インダクタはキャパシタ主面のみに形成されていてもよく、キャパシタ裏面のみに形成されていてもよく、キャパシタ主面及びキャパシタ裏面の両方に形成されていてもよい。インダクタを両方に形成した構成の利点は以下のとおりである。即ち、インダクタがキャパシタ機能部から電気的に独立している場合、当該構成によればインダクタを配線基板表層部に表面実装する従来構造に比べて、２倍ほど多く搭載できるようになるからである。また、回路形成の自由度も大きくなるからである。

キャパシタ主面上に形成されるインダクタ（表面側インダクタパターン）は、導電性を有する任意の材料により形成可能であるが、とりわけキャパシタ主面上の前記電源用電極端子及び前記グランド用電極端子と同じ材料により形成されていることが好ましい。その理由は、電源用電極端子及びグランド用電極端子を形成する工程の際に併せて形成可能なため、工数の増加を防止できるからである。

また、キャパシタ裏面上に形成されるインダクタ（裏面側インダクタパターン）は、導電性を有する任意の材料により形成可能であるが、とりわけキャパシタ裏面上の前記電源用電極端子及び前記グランド用電極端子と同じ材料により形成されていることが好ましい。その理由は、電源用電極端子及びグランド用電極端子を形成する工程の際に併せて形成可能なため、工数の増加を防止できるからである。

なお、キャパシタ表面上ではなくキャパシタ裏面上にのみ裏面側インダクタパターンを形成すれば、キャパシタ表面側のスペースを電源供給のための導体形成のために有効利用することができる。また、上記配線基板におけるインダクタは、通常、コア基板のコア主面側（即ち半導体集積回路素子搭載側）ではなくコア裏面側に配置されるものである。よって、表面側インダクタパターンを採用した場合ほどデザインルールを変更する必要がなく、それゆえ回路設計の負担が少なくて済む。このような構造を採用する場合には、コア基板側を貫通するスルーホール導体を設けてそれに裏面側インダクタパターンを接続し、当該スルーホール導体及び配線積層部内の導体層を介して半導体集積回路素子側との電気的接続を図るようにすればよい。

あるいは、前記インダクタはキャパシタの内部にて形成された内層インダクタパターンであってもよい。内層インダクタパターンは、導電性を有する任意の材料により形成可能であるが、好ましくは前記第１内部電極層及び前記第２内部電極層と同じ材料により形成されることがよい。その理由は、第１内部電極層及び第２内部電極層を形成する工程の際に併せて形成可能なため、工数の増加を防止できるからである。この場合、キャパシタの内部における異なる層に複数の内層インダクタパターンが形成され、それら同士がインダクタ接続ビア導体を介して電気的に接続されていてもよい。このようなインダクタ接続ビア導体があると、例えば誘電体層を介して配置された複数の内層インダクタパターン同士を連結することで、高インダクタンスを有する１つのインダクタとして機能させることができる。なお、インダクタ接続ビア導体を介して、内層インダクタパターンと裏面側インダクタパターンとを連結してもよく、あるいは、内層インダクタパターンと表面側インダクタパターンとを連結してもよい。

表面側インダクタパターン、裏面側インダクタパターン、内層インダクタパターンの形状は特に限定されないが、限られた狭いスペース内で所望とするインダクタンスを実現すべくループ状パターンが好適である。ループ状パターンの線幅及びパターン間スペースは限定されないが、例えば電源用ビア導体及びグランド用ビア導体の直径よりも小さく形成されることがよい。従って、例えば電源用ビア導体及びグランド用ビア導体の直径が１００μｍ〜２００μｍ程度であれば、ループ状パターンの線幅パターン間スペースは１０μｍ〜１００μｍ程度に設定されることがよい。この設定によれば、比較的高いインダクタンスのインダクタを比較的小面積で実現できるため、インダクタ形成用の広いスペースを要さないからである。このことはキャパシタの小型化、ひいては配線基板全体の小型化を実現するうえでも好ましい。ループ状パターンのループ数は目的に応じて任意に設定できるが、通常は１回以上、好ましくは２回以上に設定される。

インダクタはキャパシタにおける任意の位置に配置可能であるが、好ましくは第１内部電極層及び第２内部電極層を含んで構成されるキャパシタ機能部の外側の領域に配置されていることがよい。その理由は、このような位置のほうがインダクタ形成用のスペースを確保しやすいからである。また、インダクタをキャパシタ機能部の内部の領域に配置した場合に比べて、キャパシタに電気的な影響を与えるリスク、またはキャパシタから電気的な影響を受けるリスクが小さいからである。

上記キャパシタには、多機能化を図るためにインダクタ以外の受動素子、例えば１つまたは２つ以上のコンデンサが形成されていてもよい。このようなコンデンサとしては、キャパシタと別体で構成されたコンデンサではなく、キャパシタと一体的に形成されたものを指している。なお、かかるコンデンサは、キャパシタ機能部を構成している第１内部電極層及び第２内部電極層と静電的に影響を受けない状態で配置されることが好ましい。

例えば、前記コンデンサはキャパシタ主面及びキャパシタ裏面のうちの少なくともいずれかの上に形成されてもよい。このような位置に形成されるコンデンサは、キャパシタの外表面にて露出しているため、形成後にトリミング等を施して容量値を微調整すること等ができるという点で有利である。

あるいは、前記コンデンサはキャパシタの内部にて形成されてもよい。このようなキャパシタは、導電性を有する任意の材料により形成可能であるが、好ましくは前記第１内部電極層及び前記第２内部電極層と同じ材料により形成されることがよい。その理由は、第１内部電極層及び第２内部電極層を形成する工程の際に併せて形成可能なため、工数の増加を防止できるからである。

上記キャパシタには、多機能化を図るためにさらに他の受動素子、例えば１つまたは２つ以上の抵抗体が形成されていてもよい。このような抵抗体としては、キャパシタと別体で構成された抵抗体ではなく、キャパシタと一体的に形成されたものを指している。

例えば、抵抗体はキャパシタのキャパシタ主面及びキャパシタ裏面のうちの少なくともいずれかの上に形成される。このような位置に形成される抵抗体は、キャパシタの外表面にて露出しているため、形成後にトリミング等を施して抵抗値を微調整すること等ができるという点で有利である。

キャパシタ主面上に形成される抵抗体（表面側抵抗パターン）は、導電性を有する任意の材料により形成可能であるが、とりわけキャパシタ主面上の前記電源用電極端子及び前記グランド用電極端子と同じ材料により形成されていることが好ましい。その理由は、電源用電極端子及びグランド用電極端子を形成する工程の際に併せて形成可能なため、工数の増加を防止できるからである。

また、キャパシタ裏面上に形成される抵抗体（裏面側抵抗パターン）は、導電性を有する任意の材料により形成可能であるが、とりわけキャパシタ裏面上の前記電源用電極端子及び前記グランド用電極端子と同じ材料により形成されていることが好ましい。その理由は、電源用電極端子及びグランド用電極端子を形成する工程の際に併せて形成可能なため、工数の増加を防止できるからである。

あるいは、前記抵抗体はキャパシタの内部にて形成された内層抵抗パターンであってもよい。内層抵抗パターンは、導電性を有する任意の材料により形成可能であるが、好ましくは前記第１内部電極層及び前記第２内部電極層と同じ材料により形成されることがよい。その理由は、第１内部電極層及び第２内部電極層を形成する工程の際に併せて形成可能なため、工数の増加を防止できるからである。しかも、第１内部電極層及び第２内部電極層は、電源用電極端子及びグランド用電極端子に比較して薄いため、小さくてかつ高抵抗の抵抗体を形成しやすいという利点がある。

抵抗体はキャパシタにおける任意の位置に配置可能であるが、好ましくは第１内部電極層及び第２内部電極層を含んで構成されるキャパシタ機能部の外側の領域に配置されていることがよい。その理由は、このような位置のほうが抵抗体形成用のスペースを確保しやすいからである。また、抵抗体をキャパシタ機能部の内部の領域に配置した場合に比べて、キャパシタに電気的な影響を与えるリスクが小さいからである。

そして、抵抗体及びコンデンサのうちの少なくともいずれかをインダクタに電気的に接続することにより、回路部が構成されていることがよい。即ち、コンデンサ、抵抗体、インダクタを組み合わせることで所定の機能を付与でき、多機能化を図ることができるからである。好適な回路部の例としては例えば抵抗体とインダクタとを直列または並列に接続してなるフィルタ回路がある。より具体的には、ハイパスフィルタ回路、ローパスフィルタ回路、ミドルパスフィルタ回路などといった所定の周波数帯のみ通過を許容するバンドパスフィルタ回路を挙げることができる。別の好適な回路部としては、抵抗体、インダクタ及びコンデンサを直列に接続してなる同調回路（ＲＣＬ直列回路）がある。そして、これらの回路部を有するキャパシタの場合、複数のＩＣチップ間でのデータのやりとりを無線通信で行う機能を付与しやすくなり、確実に高機能化を実現することができる。

上記キャパシタにおいては、フィルタ回路や同調回路のほかに、例えばスイッチング回路や増幅回路などの回路部が構成されていてもよい。ただし、スイッチング回路や増幅回路などには、トランジスタ等の能動素子が必要になる場合が多い。ゆえに、このような回路部を構成する全ての素子をキャパシタ側に形成しなくてもよく、その一部の素子（主として能動素子）を配線基板側に形成してもよい。

なお、上記キャパシタは信号線用経路を１つまたは２つ以上備えていてもよく、この場合にはさらなる高機能化を達成することができる。信号線用経路の具体例としては信号線用ビア導体が挙げられる。信号線用ビア導体はキャパシタにおける任意の位置に配置可能であるが、好ましくは第１内部電極層及び第２内部電極層を含んで構成されるキャパシタ機能部の外側の領域に配置されていることがよい。その理由は、このような位置のほうがビア導体形成用のスペースを確保しやすいからである。また、信号線用ビア導体をキャパシタ機能部の内部の領域に配置した場合に比べて、キャパシタから電気的な影響を受けるリスクが小さくなり、ノイズの確実な低減につながるからである。また、このような信号線用ビア導体は、相互の電気的接続の便宜を図るために、キャパシタにおける各種回路部（フィルタ回路、同調回路、スイッチング回路、増幅回路など）の近傍に配置されていることがよい。

上記配線基板を構成する配線積層部は、高分子材料を主体とする層間絶縁層及び導体層を交互に接続した構造を有している。前記配線積層部は、互いに電気的に独立した複数の電源用導体部を有し、前記複数のキャパシタ機能部は、前記複数の電源用導体部を介して前記複数のプロセッサコアにそれぞれ電気的に接続されていることが好ましい。なお、半導体集積回路素子側の端子群とキャパシタ側の端子群とでは端子間ピッチに大きな差があるが、配線積層部を設けることで、複数の電源用導体部を介してプロセッサコアとキャパシタ機能部とを個別にかつ容易に接続できる。また、配線積層部（第１配線積層部）はコア主面及び前記キャパシタ主面の上にのみ形成されるが、層間絶縁層及び導体層をコア裏面及び前記キャパシタ裏面の上にて交互に積層した構造を有する第２配線積層部がさらに形成されていてもよい。このように構成すれば、第１配線積層部のみではなく、第２配線積層部にも電気回路を形成できるため、配線基板のよりいっそうの多機能化を図ることができる。

なお、コア主面及び前記キャパシタ主面の上に形成された配線積層部（第１配線積層部）については、その表面に１つまたは複数のプロセッサコアを有する半導体集積回路素子を搭載可能な半導体集積回路素子搭載領域が設定されていてもよい。このような半導体集積回路素子搭載領域に半導体集積回路素子が搭載可能である。なお、前記半導体集積回路素子搭載領域の面積は、前記キャパシタの前記キャパシタ主面の面積と同等またはそれよりも小さくなるように設定され、前記半導体集積回路素子搭載領域は、前記キャパシタの厚さ方向から見たときに、前記キャパシタの前記キャパシタ主面内に位置することが好ましい。このように構成すれば、半導体集積回路素子搭載領域がキャパシタの真上の領域内に位置するため、半導体集積回路素子搭載領域に搭載される半導体集積回路素子がキャパシタによって支持される。この場合、高剛性で熱膨張率が小さいセラミックキャパシタを用いることが好ましい。よって、上記半導体集積回路素子搭載領域においては、配線積層部が変形しにくくなるため、半導体集積回路素子搭載領域に搭載される半導体集積回路素子をより安定的に支持できる。なお、前記半導体集積回路素子搭載領域の面積は、前記キャパシタの前記キャパシタ主面の面積よりも大きくなるように設定されてもよい。しかし、半導体集積回路素子を安定的に支持するためには、キャパシタ主面の面積は、半導体集積回路素子搭載領域の５０％以上に設定されることが好ましい。

また、本発明の課題を解決するための別の手段（手段２）としては、キャパシタ主面及びキャパシタ裏面を有するとともに、誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有し、インダクタ、抵抗体及びコンデンサが形成され、前記抵抗体及び前記コンデンサと前記インダクタとにより回路部が構成されているとともに、前記コンデンサは、前記第１内部電極層及び前記第２内部電極層と静電的に影響を受けない状態で配置されていることを特徴とするキャパシタがある。

従って、手段２のキャパシタにはインダクタが形成されているため、例えばキャパシタ内にて各種回路の一部または全部を構成すること等が可能となる。よって、インダクタを配線基板表層部に実装していた従来の構造に比べて、多機能化が達成しやすくなる。また、配線基板表層部にインダクタ用の部品実装スペースを新たに設定する必要がないため、さらなる小型化に対して制約を受けにくく、全体の小型化に適したものとなる。さらに、インダクタ実装工程が省略可能となるため、低コスト化に適したものとなる。

上記キャパシタは、前記第１内部電極層同士を導通させる複数の電源用ビア導体と、前記第２内部電極層同士を導通させる複数のグランド用ビア導体と、前記複数の電源用ビア導体の端部に位置する電源用電極端子と、前記複数のグランド用ビア導体の端部に位置するグランド用電極端子とを備え、前記複数の電源用ビア導体及び前記複数のグランド用ビア導体が、アレイ状に配置されているものであることが好ましい。

前記インダクタは、前記キャパシタ主面及び前記キャパシタ裏面のうちの少なくともいずれかの上に形成されていることがよい。前記キャパシタ主面上のインダクタは、前記電源用電極端子及び前記グランド用電極端子と同じ材料により形成された表面側インダクタパターンであることが好適である。前記キャパシタ裏面上のインダクタは、前記電源用電極端子及び前記グランド用電極端子と同じ材料により形成された裏面側インダクタパターンであることが好適である。キャパシタ内部におけるインダクタは、キャパシタ内部にて前記第１内部電極層及び前記第２内部電極層と同じ材料により形成された内層インダクタパターンであることが好適である。異なる層に形成された複数の内層インダクタパターン同士をインダクタ接続ビア導体を介して電気的に接続してもよい。前記表面側インダクタパターンあるいは前記内層インダクタパターンは、ループ状パターンであることがよい。また、インダクタ形成用スペースの確保の容易さの観点から、前記インダクタは、前記第１内部電極層及び前記第２内部電極層を含んで構成されるキャパシタ機能部の外側の領域に配置されていることがよい。

本発明において構成される回路部は、例えば、前記抵抗体、前記インダクタ及び前記コンデンサを接続してなる同調回路であってもよい。

［第１実施形態］

以下、本発明の配線基板を具体化した第１実施形態を図面に基づき詳細に説明する。

図１に示されるように、本実施形態の配線基板１０は、ＩＣチップ搭載用の配線基板であって、ガラスエポキシからなる略矩形板状の基板コア１１と、基板コア１１の上面１２（コア主面）上に形成される第１ビルドアップ層３１（配線積層部）と、基板コア１１の下面１３（コア裏面）上に形成される第２ビルドアップ層３２とからなる。基板コア１１における複数箇所にはスルーホール導体１６が形成されている。かかるスルーホール導体１６は、基板コア１１の上面１２側と下面１３側とを接続導通している。なお、スルーホール導体１６の内部は、例えばエポキシ樹脂などの閉塞体１７で埋められている。また、基板コア１１の上面１２及び下面１３には、銅からなる導体層４１がパターン形成されており、各導体層４１は、スルーホール導体１６に電気的に接続されている。

基板コア１１の上面１２上に形成された第１ビルドアップ層３１は、エポキシ樹脂からなる２層の樹脂絶縁層３３，３５（いわゆる層間絶縁層）と、銅からなる導体層４２とを交互に積層した構造を有している。本実施形態において、第１ビルドアップ層３１の熱膨張係数は、３０〜４０ｐｐｍ／℃程度であり、具体的には３５ｐｐｍ／℃程度となっている。なお、第１ビルドアップ層３１の熱膨張係数は、３０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。また、第１層の樹脂絶縁層３３の表面上にある導体層４２の一部は、スルーホール導体１６の上端に電気的に接続されている。第２層の樹脂絶縁層３５の表面上における複数箇所には、端子パッド４４がアレイ状に形成されている。また、樹脂絶縁層３５の表面は、ソルダーレジスト３７によってほぼ全体的に覆われている。ソルダーレジスト３７の所定箇所には、端子パッド４４を露出させる開口部４６が形成されている。端子パッド４４の表面上には、複数のはんだバンプ４５が配設されている。各はんだバンプ４５は、ＩＣチップ２１（半導体集積回路素子）の面接続端子２２に電気的に接続されている。ＩＣチップ２１は、矩形平板状をなし、２つのプロセッサコア２４，２５を有している。本実施形態のＩＣチップ２１は、熱膨張係数が３．５ｐｐｍ／℃程度のシリコンからなっている。なお、各端子パッド４４及び各はんだバンプ４５は、第１ビルドアップ層３１においてセラミックキャパシタ１０１の真上の領域内に位置しており、この領域がＩＣチップ搭載領域２３（半導体集積回路素子搭載領域）となる。ＩＣチップ搭載領域２３は、第１ビルドアップ層３１の表面３９上に設定されている。また、樹脂絶縁層３３，３５内には、それぞれビア導体４３，４７が設けられている。これらのビア導体４３，４７のほとんどは同軸上に配置されるとともに、それらを介して導体層４１，４２及び端子パッド４４が相互に電気的に接続されている。

図１に示されるように、基板コア１１の下面１３上に形成された第２ビルドアップ層３２は、上述した第１ビルドアップ層３１とほぼ同じ構造を有している。即ち、第２ビルドアップ層３２は、熱膨張係数が３０〜４０ｐｐｍ／℃程度であり、エポキシ樹脂からなる２層の樹脂絶縁層３４，３６（いわゆる層間絶縁層）と、導体層４２とを交互に積層した構造を有している。第１層の樹脂絶縁層３４の下面上にある導体層４２の一部は、スルーホール導体１６の下端に電気的に接続されている。第２層の樹脂絶縁層３６の下面上における複数箇所には、ビア導体４３を介して導体層４２に電気的に接続されるＢＧＡ用パッド４８が格子状に形成されている。また、樹脂絶縁層３６の下面は、ソルダーレジスト３８によってほぼ全体的に覆われている。ソルダーレジスト３８の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部４０が形成されている。ＢＧＡ用パッド４８の表面上には、図示しないマザーボードとの電気的な接続を図るための複数のはんだバンプ４９が配設されている。そして、各はんだバンプ４９により、図１に示される配線基板１０は図示しないマザーボード上に実装される。

前記基板コア１１は、平面方向（ＸＹ方向）における熱膨張係数が１０〜１５ｐｐｍ／℃程度となっている。なお、基板コア１１の熱膨張係数は、０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。基板コア１１は、上面１２の中央部及び下面１３の中央部にて開口する平面視で矩形状の収容穴部９０を１つ有している。即ち、収容穴部９０は貫通穴部である。収容穴部９０内には、図２〜図５等に示すセラミックキャパシタ１０１が、埋め込まれた状態で収容されている。なお、セラミックキャパシタ１０１は、上面１０２（キャパシタ主面）を基板コア１１の上面１２と同じ側に向けた状態で収容されている。本実施形態のセラミックキャパシタ１０１は、縦６．０ｍｍ×横１２．０ｍｍ×厚さ０．８ｍｍの矩形平板状である。なお、セラミックキャパシタ１０１の厚さは、０．２ｍｍ以上１．０ｍｍ以下であることが好ましい。仮に、０．２ｍｍ未満であると、ＩＣチップ搭載領域２３上にＩＣチップ２１を接合する際の応力をセラミックキャパシタ１０１によって低減することができず、支持体として不十分となる。一方、１．０ｍｍよりも大きいと、配線基板１０が肉厚になってしまう。より好ましくは、セラミックキャパシタ１０１の厚さは、０．４ｍｍ以上０．８ｍｍ以下であることがよい。セラミックキャパシタ１０１は、基板コア１１において前記ＩＣチップ搭載領域２３の真下の領域に配置されている。なお、ＩＣチップ搭載領域２３の面積（第１ビルドアップ層３１において端子パッド４４が形成される領域の面積）は、セラミックキャパシタ１０１の上面１０２の面積よりも小さくなるように設定されている。セラミックキャパシタ１０１の厚さ方向から見た場合、ＩＣチップ搭載領域２３は、セラミックキャパシタ１０１の上面１０２内に位置している。

図１に示されるように、収容穴部９０の内面とセラミックキャパシタ１０１の側面との隙間は、高分子材料（本実施形態ではエポキシ等の熱硬化性樹脂）からなる充填剤９２によって埋められている。この充填剤９２は、セラミックキャパシタ１０１を基板コア１１に固定するとともに、セラミックキャパシタ１０１及び基板コア１１の面方向や厚さ方向への変形を自身の弾性変形により吸収する機能を有している。なお、セラミックキャパシタ１０１は、平面視略正方形状をなしており、四隅に半径０．６０ｍｍ以上のアール（または、Ｃ０．６０以上のテーパ）を有している。これにより、温度変化に伴う充填剤９２の変形時において、セラミックキャパシタ１０１の角部への応力集中を緩和できるため、充填剤９２のクラックの発生を防止できる。

図１〜図５に示されるように、本実施形態のセラミックキャパシタ１０１は、いわゆるビアアレイタイプのセラミックキャパシタである。セラミックキャパシタ１０１を構成するセラミック焼結体１０４は、熱膨張係数が、ＩＣチップ２１の熱膨張係数とビルドアップ層３１，３２の熱膨張係数との中間値であることが好ましく、さらにＩＣチップ２１の熱膨張係数に近い値であることが好ましい。本実施形態において、セラミック焼結体１０４の熱膨張係数は、８〜１２ｐｐｍ／℃程度であり、具体的には９．５ｐｐｍ／℃程度となっている。なお、セラミック焼結体１０４の熱膨張係数は、３０℃〜２５０℃間の測定値の平均値をいう。また、セラミック焼結体１０４は、上面１０２及び下面１０３（キャパシタ裏面）を有する板状物である。なお、セラミック焼結体１０４の上面１０２上には、第１ビルドアップ層３１を構成する樹脂絶縁層３３が形成され、セラミック焼結体１０４の下面１０３には、第２ビルドアップ層３２を構成する樹脂絶縁層３４が形成されている。セラミック焼結体１０４は、セラミック誘電体層１０５を介して第１内部電極層１４１と第２内部電極層１４２とを交互に積層配置した構造を有している。セラミック誘電体層１０５は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、第１内部電極層１４１及び第２内部電極層１４２間の誘電体（絶縁体）として機能する。第１内部電極層１４１及び第２内部電極層１４２は、いずれもニッケルを主成分として形成された層であって、セラミック焼結体１０４の内部において一層おきに配置されている。

図２〜図５に示されるように、セラミックキャパシタ１０１は、互いに電気的に独立した機能単位である２つのキャパシタ機能部１０７，１０８を有している。なお、キャパシタ機能部１０７，１０８の両方には、共通のセラミック誘電体層１０５が用いられている。また、セラミックキャパシタ１０１の厚さ方向から見た場合、キャパシタ機能部１０７の上面内にＩＣチップ２１のプロセッサコア２４が位置しており、キャパシタ機能部１０８の上面内にＩＣチップ２１のプロセッサコア２５が位置している。

キャパシタ機能部１０７には、多数のビアホール１３０が形成されている。これらのビアホール１３０は、キャパシタ機能部１０７をその厚さ方向に貫通するとともに、キャパシタ機能部１０７の全面にわたって格子状（アレイ状）に配置されている。各ビアホール１３０内には、キャパシタ機能部１０７におけるセラミック焼結体１０４の上面１０２及び下面１０３間を連通する複数のビア導体１３１，１３２が、ニッケルを主材料として形成されている。各第１電源用ビア導体１３１は、各第１内部電極層１４１を貫通しており、それら同士を互いに電気的に接続している。各第１グランド用ビア導体１３２は、各第２内部電極層１４２を貫通しており、それら同士を互いに電気的に接続している。ここで、図３に示されるように第１内部電極層１４１には第１グランド用ビア導体１３２が貫通する領域にクリアランスホール１４１ａが形成されており、第１内部電極層１４１と第１グランド用ビア導体１３２とは電気的に絶縁されている。また、同様に図４に示されるように第２内部電極層１４２には第１電源用ビア導体１３１が貫通する領域にクリアランスホール１４２ａが形成されており、第２内部電極層１４２と第１電源用ビア導体１３１とは電気的に絶縁されている。

各第１電源用ビア導体１３１及び各第１グランド用ビア導体１３２は、全体としてアレイ状に配置されている。なお、説明の便宜上、ビア導体１３１，１３２を３列×３列（または５列×５列）で図示したが、実際にはさらに多くの列が存在している。

そして図２〜図５に示されるように、キャパシタ機能部１０７におけるセラミック焼結体１０４の上面１０２上には、複数の第１電源用電極端子１１１及び複数の第１グランド用電極端子１１２が突設されている。また、キャパシタ機能部１０７におけるセラミック焼結体１０４の下面１０３上には、複数の第１電源用電極端子１２１及び複数の第１グランド用電極端子１２２が突設されている。上面１０２側にある電極端子１１１，１１２は、前記ビア導体４７に対して電気的に接続される。一方、下面１０３側にある電極端子１２１，１２２は、図示しないマザーボードが有する電極（接触子）に対して、ビア導体４７、導体層４２、ビア導体４３、ＢＧＡ用パッド４８及びはんだバンプ４９を介して電気的に接続される。また、電極端子１１１，１１２の底面略中央部は、ビア導体１３１，１３２における上面１０２側の端面に対して直接接続されており、電極端子１２１，１２２の底面略中央部は、ビア導体１３１，１３２における下面１０３側の端面に対して直接接続されている。よって、電源用電極端子１１１，１２１は第１電源用ビア導体１３１及び第１内部電極層１４１に導通しており、グランド用電極端子１１２，１２２は第１グランド用ビア導体１３２及び第２内部電極層１４２に導通している。

同様に、図２〜図５に示されるキャパシタ機能部１０８にも、多数のビアホール１３０が形成されている。各ビアホール１３０内には、キャパシタ機能部１０８におけるセラミック焼結体１０４の上面１０２及び下面１０３間を連通する複数のビア導体１３３，１３４が、ニッケルを主材料として形成されている。各第２電源用ビア導体１３３は、各第１内部電極層１４１を貫通しており、それら同士を互いに電気的に接続している。各第２グランド用ビア導体１３４は、各第２内部電極層１４２を貫通しており、それら同士を互いに電気的に接続している。各第２電源用ビア導体１３３及び各第２グランド用ビア導体１３４は、全体としてアレイ状に配置されている。なお、説明の便宜上、ビア導体１３３，１３４を３列×３列（または５列×５列）で図示したが、実際にはさらに多くの列が存在している。

そして、キャパシタ機能部１０８におけるセラミック焼結体１０４の上面１０２上には、複数の第２電源用電極端子１１３及び複数の第２グランド用電極端子１１４が突設されている。また、キャパシタ機能部１０８におけるセラミック焼結体１０４の下面１０３上には、複数の第２電源用電極端子１２３及び複数の第２グランド用電極端子１２４が突設されている。上面１０２側にある電極端子１１３，１１４は、前記ビア導体４７に対して電気的に接続される。一方、下面１０３側にある電極端子１２３，１２４は、図示しないマザーボードが有する電極（接触子）に対して、ビア導体４７、導体層４２、ビア導体４３、ＢＧＡ用パッド４８及びはんだバンプ４９を介して電気的に接続される。また、電極端子１１３，１１４の底面略中央部は、ビア導体１３３，１３４における上面１０２側の端面に対して直接接続されており、電極端子１２３，１２４の底面略中央部は、ビア導体１３３，１３４における下面１０３側の端面に対して直接接続されている。よって、電源用電極端子１１３，１２３は第２電源用ビア導体１３３及び第１内部電極層１４１に導通しており、グランド用電極端子１１４，１２４は第２グランド用ビア導体１３４及び第２内部電極層１４２に導通している。

図２に示されるように、電極端子１１１，１１２，１１３，１１４は、ニッケルを主材料として形成され、表面が図示しない銅めっき層によって全体的に被覆されている。同様に、電極端子１２１，１２２，１２３，１２４も、ニッケルを主材料として形成され、表面が図示しない銅めっき層によって被覆されている。なお本実施形態では、電極端子１１１〜１１４，１２１〜１２４の直径が約５００μｍに設定され、ピッチの最小長さが約５８０μｍに設定されている。

マザーボード側から電極端子１２１，１２２（または電極端子１２３，１２４）を介して通電を行い、第１内部電極層１４１−第２内部電極層１４２間に電圧を加えると、第１内部電極層１４１に例えばプラスの電荷が蓄積し、第２内部電極層１４２に例えばマイナスの電荷が蓄積する。その結果、セラミックキャパシタ１０１がキャパシタとして機能する。また、キャパシタ機能部１０７では、第１電源用ビア導体１３１及び第１グランド用ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、第１電源用ビア導体１３１及び第１グランド用ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。同様に、キャパシタ機能部１０８では、第２電源用ビア導体１３３及び第２グランド用ビア導体１３４がそれぞれ交互に隣接して配置され、かつ、第２電源用ビア導体１３３及び第２グランド用ビア導体１３４を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。

図１に示されるように、各第１電源用ビア導体１３１の一部は、第１電源用電極端子１１１と、第１ビルドアップ層３１が有する第１電源用導体部１７１（電源用導体部）と、ＩＣチップ２１の面接続端子２２とを介して、ＩＣチップ２１のプロセッサコア２４に電気的に接続されている。各第１グランド用ビア導体１３２の一部は、第１グランド用電極端子１１２と、第１ビルドアップ層３１が有する第１グランド用導体部１７２と、面接続端子２２とを介して、プロセッサコア２４に電気的に接続されている。これにより、キャパシタ機能部１０７からプロセッサコア２４への電源供給が可能となる。なお、第１電源用導体部１７１及び第１グランド用導体部１７２は、ビア導体４７、導体層４２、ビア導体４３、端子パッド４４及びはんだバンプ４５からなる導体部である。

同様に、各第２電源用ビア導体１３３の一部は、第２電源用電極端子１１３と、第１ビルドアップ層３１が有する第２電源用導体部１７３（電源用導体部）と、ＩＣチップ２１の面接続端子２２とを介して、ＩＣチップ２１のプロセッサコア２５に電気的に接続されている。各第２グランド用ビア導体１３４の一部は、第２グランド用電極端子１１４と、第１ビルドアップ層３１が有する第２グランド用導体部１７４と、面接続端子２２とを介して、プロセッサコア２５に電気的に接続されている。これにより、キャパシタ機能部１０８からプロセッサコア２５への電源供給が可能となる。なお、第２電源用導体部１７３及び第２グランド用導体部１７４は、ビア導体４７、導体層４２、ビア導体４３、端子パッド４４及びはんだバンプ４５からなる導体部である。第２電源用導体部１７３は第１電源用導体部１７１とは電気的に独立しており、第２グランド用導体部１７４は第１グランド用導体部１７２とは電気的に独立している。

従って、本実施形態の配線基板１０では、プロセッサコア２４，２５ごとに独立した電源系統が設定されている。ゆえに、各キャパシタ機能部１０７，１０８は、互いに電気的に独立している。よって、セラミックキャパシタ１０１内の電気経路は、キャパシタ機能部１０７−プロセッサコア２４間をつなぐ第１電気経路と、キャパシタ機能部１０８−プロセッサコア２５間をつなぐ第２電気経路とに分離されている。また、各キャパシタ機能部１０７，１０８の絶縁部分（セラミック誘電体層１０５）は互いに物理的に一体となっているが、各キャパシタ機能部１０７，１０８の導体部分は互いの設置領域が区分けされていて物理的に独立している。

さらに、図１，図５等に示されるように、本実施形態の配線基板１０を構成するセラミックキャパシタ１０１は、インダクタとしての表面側インダクタパターン２５１を備えている。ここでは、表面側インダクタパターン２５１が、セラミックキャパシタ１０１の上面１０２（キャパシタ主面）において、キャパシタ機能部１０７，１０８の外側の領域に配置されている。また、この表面側インダクタパターン２５１はループ状パターンであって、そのループ数（巻数）は約３回となっている。この表面側インダクタパターン２５１は、線幅及びパターン間スペースが各ビア導体１３１〜１３４の直径（約１５０μｍ）よりも小さくなるように（具体的には５０μｍ〜６０μｍに）設定されている。図１に示されるように、本実施形態では表面側インダクタパターン２５１の内端が配線基板１０側のビア導体５０に電気的に接続され、外端が同じく配線基板１０側の別のビア導体(図示略)に電気的に接続されている。

表面側インダクタパターン２５１は、ニッケルを主材料として形成され、表面が図示しない銅めっき層によって被覆されている。つまり、本実施形態の表面側インダクタパターン２５１は、上面１０２（キャパシタ主面）上の電極端子１１１〜１１４と同じ材料により形成されている。

次に、本実施形態の配線基板１０の製造方法について述べる。

準備工程では、基板コア１１とセラミックキャパシタ１０１とを、それぞれ従来周知の手法により作製し、あらかじめ準備しておく。

基板コア１１は以下のように作製される。まず、縦４００ｍｍ×横４００ｍｍ×厚み０．８ｍｍの基材の両面に銅箔が貼付された銅張積層板を準備する。なお、基材の厚みは、０．２ｍｍ以上１．０ｍｍ以下であることが好ましい。次に、銅張積層板に対してルータを用いて孔あけ加工を行い、収容穴部９０となる貫通孔を所定位置にあらかじめ形成しておく（図６参照）。なお、収容穴部９０となる貫通孔は、縦１４．０ｍｍ×横３０．０ｍｍで、四隅に半径０．１〜０．２ｍｍ程度のアールを有する断面略正方形状の孔である。そして、銅張積層板の両面の銅箔のエッチングを行って導体層４１を例えばサブトラクティブ法によってパターニングする。具体的には、無電解銅めっきの後、この無電解銅めっき層を共通電極として電解銅めっきを施す。さらにドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、ドライフィルムを所定パターンに形成する。この状態で、不要な電解銅めっき層、無電解銅めっき層及び銅箔をエッチングで除去する。その後、ドライフィルムを剥離することにより基板コア１１を得る。

また、セラミックキャパシタ１０１は以下のように作製される。即ち、セラミックのグリーンシートを形成し、このグリーンシートに内部電極層用ニッケルペーストをスクリーン印刷して乾燥させる。これにより、後に第１内部電極層１４１となる第１内部電極部と、第２内部電極層１４２となる第２内部電極部とが形成される。次に、第１内部電極部が形成されたグリーンシートと第２内部電極部が形成されたグリーンシートとを交互に積層し、シート積層方向に押圧力を付与することにより、各グリーンシートを一体化してグリーンシート積層体を形成する。

さらに、レーザー加工機を用いてグリーンシート積層体にビアホール１３０を多数個貫通形成し、図示しないペースト圧入充填装置を用いて、ビア導体用ニッケルペーストを各ビアホール１３０内に充填する。次に、グリーンシート積層体の上面上に電極端子形成用ペーストを印刷し、グリーンシート積層体の上面側にて各導体部の上端面を覆うように第１電源用電極端子１１１、第１グランド用電極端子１１２、第２電源用電極端子１１３及び第２グランド用電極端子１１４を形成する。また、グリーンシート積層体の下面上にペーストを印刷し、グリーンシート積層体の下面側にて各導体部の下端面を覆うように第１電源用電極端子１２１、第１グランド用電極端子１２２、第２電源用電極端子１２３及び第２グランド用電極端子１２４を形成する。そしてこの工程においては、上記電極端子形成用ペーストを所定位置に印刷することにより、ループ状の表面側インダクタパターン２５１も併せて形成する。この後、グリーンシート積層体の乾燥を行い、表面端子部をある程度固化させる。次に、グリーンシート積層体を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、セラミック焼結体１０４となる。

なお、表面側インダクタパターン２５１の形成は、電極端子形成用ペーストの印刷といった手法以外の手法で行ってもよく、例えば別に用意したインダクタパターン形成用ペーストの印刷により行うこともできる。あるいは、グリーンシート積層体の焼成後にめっき、スパッタリング、ペースト印刷等を行って、表面側インダクタパターン２５１を形成することも可能である。

次に、得られたセラミック焼結体１０４が有する各電極端子１１１〜１１４，１２１〜１２４及び表面側インダクタパターン２５１に対して、無電解銅めっき（厚さ１０μｍ程度）を行う。その結果、各電極端子１１１〜１１４，１２１〜１２４の上に銅めっき層が形成され、セラミックキャパシタ１０１が完成する。この場合、無電解銅めっきに代えて電解銅めっきを行ってもよい。

なお、必要に応じて表面側インダクタパターン２５１のトリミングを行い、インダクタンスを微調整してもよい。その具体的手法としては、表面側インダクタパターン２５１をレーザー加工により少しずつ除去してインダクタンスを変化させること等が挙げられる。

続く固定工程では、マウント装置（ヤマハ発動機株式会社製）を用いて、収容穴部９０内にセラミックキャパシタ１０１を収容する（図７参照）。このとき、収容穴部９０の下面１３側開口は、剥離可能な粘着テープ１５２でシールされる。この粘着テープ１５２は、支持台１５１によって支持される。かかる粘着テープ１５２の粘着面１５３には、各セラミックキャパシタ１０１が貼り付けられて仮固定される。

そして、この状態において、収容穴部９０の内面とセラミックキャパシタ１０１の側面１０６との隙間に、ディスペンサ装置（Ａｓｙｍｔｅｋ社製）を用いて、熱硬化性樹脂製の充填剤９２（株式会社ナミックス製 アンダフィル材）を充填する。その後、加熱処理を行うと、充填剤９２が硬化して、セラミックキャパシタ１０１が収容穴部９０内に固定される。そして、この時点で、粘着テープ１５２を剥離する（図８参照）。

その後、ビルドアップ層形成工程を実施する。ビルドアップ層形成工程では、従来周知の手法に基づいて上面１２及び上面１０２の上に第１ビルドアップ層３１を形成するとともに、下面１３及び下面１０３の上に第２ビルドアップ層３２を形成する。具体的には、上面１２及び上面１０２に感光性エポキシ樹脂を被着するとともに、下面１３及び下面１０３に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、ビア導体４７が形成されるべき位置に盲孔を有する第１層の樹脂絶縁層３３，３４を形成する。さらに、ＹＡＧレーザーまたは炭酸ガスレーザーを用いてレーザー孔あけ加工を行い、基板コア１１及び樹脂絶縁層３３，３４を貫通する貫通孔を所定位置にあらかじめ形成しておく。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでスルーホール導体１６を形成した後、そのスルーホール導体１６内に閉塞体１７を充填形成する。次に、従来公知の手法（例えばセミアディティブ法）に従って電解銅めっきを行い、前記盲孔の内部にビア導体４７を形成するとともに、第１層の樹脂絶縁層３３，３４上に第２層の導体層４２を形成する。

次に、第１層の樹脂絶縁層３３，３４上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、ビア導体４３が形成されるべき位置に盲孔を有する第２層の樹脂絶縁層３５，３６を形成する。次に、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部にビア導体４３を形成するとともに、第２層の樹脂絶縁層３５上に端子パッド４４を形成し、第２層の樹脂絶縁層３６上にＢＧＡ用パッド４８を形成する。

次に、第２層の樹脂絶縁層３５，３６上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト３７，３８を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト３７，３８に開口部４０，４６をパターニングする。さらに、端子パッド４４上にはんだバンプ４５を形成し、かつ、ＢＧＡ用パッド４８上にはんだバンプ４９を形成する。その結果、基板コア１１及びビルドアップ層３１，３２からなる配線基板１０が完成する。

従って、本実施形態によれば以下の効果を得ることができる。

（１）本実施形態では、セラミックキャパシタ１０１自体にインダクタである表面側インダクタパターン２５１が形成されている。このため、例えばセラミックキャパシタ１０１内にて各種回路の一部または全部を構成すること等が可能である。その具体例を挙げると、配線基板１０側（ビルドアップ層３１，３２の表層や内部、あるいは基板コア１１の表層）に図示しない抵抗体を設け、その抵抗体と表面側インダクタパターン２５１とを電気的に接続すれば、フィルタ回路等を比較的容易に構成できる。よって、インダクタを配線基板表層部に実装していた従来の構造に比べて、多機能化や高機能化が達成しやすくなる。また、配線基板表層部にインダクタ用の部品実装スペースを新たに設定する必要がないため、さらなる小型化に対して制約を受けにくく、構造的に全体の小型化に適した配線基板１０とすることができる。さらに、インダクタ実装工程が省略可能となるため、工数の増加を回避することができ、低コスト化や短納期化などに適した配線基板１０とすることができる。加えて、本実施形態によれば、そもそもセラミックキャパシタ１０１自体にインダクタを一体形成した構造となるため、インダクタをはんだ付け等により接合した従来構造に比べて、確実に信頼性を向上させることができる。

（２）本実施形態の配線基板１０によれば、２つのプロセッサコア２４，２５の電源系統の共通化ができず、プロセッサコア２４，２５ごとに異なる電源系統を設定すべき場合であっても、２つのキャパシタ機能部１０７，１０８を２つのプロセッサコア２４，２５にそれぞれ電気的に接続できるため、個々のプロセッサコア２４，２５を十分に動作させることができる。従って、本実施形態のようなマルチコア・マイクロプロセッサ構造を採用するような場合に、そのメリットを最大限引き出すことができる。

（３）本実施形態では、ＩＣチップ２１のＩＣチップ搭載領域２３がセラミックキャパシタ１０１の真上の領域内に位置しているため、ＩＣチップ搭載領域２３に搭載されるＩＣチップ２１は高剛性で熱膨張率が小さいセラミックキャパシタ１０１によって支持される。よって、上記ＩＣチップ搭載領域２３においては、第１ビルドアップ層３１が変形しにくくなるため、ＩＣチップ搭載領域２３に搭載されるＩＣチップ２１をより安定的に支持できる。従って、大きな熱応力に起因するＩＣチップ２１のクラックや接続不良を防止することができる。ゆえに、ＩＣチップ２１として、熱膨張差による応力（歪）が大きくなり熱応力の影響が大きく、かつ発熱量が大きく使用時の熱衝撃が厳しい１０ｍｍ角以上の大型のＩＣチップや、脆いとされるＬｏｗ−ｋ（低誘電率）のＩＣチップを用いることができる。

さらに、本実施形態のセラミックキャパシタ１０１は２つのキャパシタ機能部１０７，１０８を有するため、各キャパシタ機能部１０７，１０８にてノイズを除去することで各プロセッサコア２４，２５へ良好な電源供給を行うことができる。しかも、各プロセッサコア２４，２５は各キャパシタ機能部１０７，１０８の真上にそれぞれ配置される。これにより、各プロセッサコア２４，２５と各キャパシタ機能部１０７，１０８とを電気的に接続する導通経路（コンデンサ接続配線）が最短となる。ゆえに、各プロセッサコア２４，２５に対する電源供給をスムーズに行うことができる。また、ＩＣチップ２１とセラミックキャパシタ１０１との間で侵入するノイズを極めて小さく抑えることができるため、誤動作等の不具合を生じることもなく高い信頼性を得ることができる。

（４）ところで、特開２００２−４３７５４号公報の［００６３］段落には、基板コア内に複数のチップコンデンサを埋設する技術が開示されている。しかし、複数のチップコンデンサを埋設するためには、基板コア１１にチップコンデンサと同数の収容穴部９０を設けなければならないため、基板コア１１の製作、ひいては配線基板１０の製造が困難である。また、チップコンデンサでは、たとえ複数存在しているとしても、電源の安定化等による高機能化を図ることが困難である。さらに、チップコンデンサの上面の面積はＩＣチップ搭載領域２３よりもかなり小さいため、チップコンデンサをＩＣチップ２１の支持体として機能させることができない。その結果、ＩＣチップ２１と配線基板１０との間で熱膨張係数のマッチングがとれないため、ＩＣチップ２１に大きな熱応力が働き、ＩＣチップ２１にクラックや接続不良が起こりやすくなる。

一方、本実施形態では、複数のチップコンデンサではなく、１つのセラミックキャパシタ１０１を用いているため、基板コア１１に１つの収容穴部９０を設ければ済む。よって、セラミックキャパシタ１０１の組み込み時の工程が簡略化されるため、配線基板１０を容易に製造でき、低コスト化も図ることが可能となる。また、単なるチップコンデンサではなく、静電容量の大きいビアアレイタイプのセラミックキャパシタ１０１を用いているため、高機能化を図ることが容易である。さらに、本実施形態では、ＩＣチップ搭載領域２３の面積が、セラミックキャパシタ１０１の上面１０２の面積よりも小さくなるように設定されている。言い換えると、ＩＣチップ搭載領域２３よりも広面積のセラミックキャパシタ１０１が用いられている。しかも、厚さ方向から見たときに、ＩＣチップ搭載領域２３が、セラミックキャパシタ１０１の上面１０２内に位置している。従って、１つのセラミックキャパシタ１０１をＩＣチップ２１の支持体として機能させることができる。ゆえに、大きな熱応力に起因するＩＣチップ２１のクラックや接続不良を防止することができる。

（５）本実施形態のキャパシタ機能部１０７では、複数の第１電源用ビア導体１３１及び複数の第１グランド用ビア導体１３２が、全体としてアレイ状に配置されている。同様に、本実施形態のキャパシタ機能部１０８では、複数の第２電源用ビア導体１３３及び複数の第２グランド用ビア導体１３４が、全体としてアレイ状に配置されている。即ち、本実施形態のセラミックキャパシタ１０１はビアアレイタイプのキャパシタである。このため、セラミックキャパシタ１０１自体の小型化が図りやすくなり、ひいては配線基板１０全体の小型化も図りやすくなる。しかも、小さいわりに高静電容量が達成しやすく、より安定した電源供給が可能となる。
［第２実施形態］

以下、本発明を具体化した第２実施形態のセラミックキャパシタを図９〜図１２に基づき詳細に説明する。

図９，図１０に示される本実施形態のセラミックキャパシタ１０１Ａは、第１実施形態と同様にインダクタとしての表面側インダクタパターン２５１を備えている。この表面側インダクタパターン２５１は、セラミックキャパシタ１０１Ａの上面１０２においてキャパシタ機能部１０７，１０８の外側の領域に配置されている。当該領域において表面側インダクタパターン２５１の近傍には、抵抗体としての表面側抵抗パターン２６１が形成されている。本実施形態の表面側抵抗パターン２６１は直線状パターンであるが、蛇行した直線状パターンとしてもよい。また、当該領域において表面側インダクタパターン２５１及び表面側抵抗パターン２６１の近傍には、セラミックキャパシタ１０１Ａの上面１０２及び下面１０３間を連通させる信号線用ビア導体２８１が配設されている。本実施形態の表面側インダクタパターン２５１及び表面側抵抗パターン２６１は、ニッケルを主材料として形成され、表面が図示しない銅めっき層によって被覆されている。つまり、表面側インダクタパターン２５１及び表面側抵抗パターン２６１は、上面１０２上の電極端子１１１〜１１４と同じ材料により形成されている。

図９，図１０に示されるように、本実施形態では表面側抵抗パターン２６１の一方の端子と表面側インダクタパターン２５１の外端とが電気的に接続されている。両者の接続点を便宜上「端子Ｔ２」とする。そして、表面側抵抗パターン２６１の残りの端子Ｔ１が配線基板１０側のビア導体に電気的に接続され、表面側インダクタパターン２５１の内端（端子Ｔ３）が同じく配線基板１０側の別のビア導体に電気的に接続される。従って、これら２つの受動素子の組み合わせによって、セラミックキャパシタ１０１上に１つの回路部３００（フィルタ回路）が構成されている。例えば、図１１のような接続態様を採用すれば、当該フィルタ回路３００をいわゆるハイパスフィルタ回路として機能させることができる。また、図１２のような接続態様を採用すれば、当該フィルタ回路３００Ａをいわゆるローパスフィルタ回路として機能させることができる。

以上説明したように、本実施形態によればキャパシタ１０１Ａにフィルタ機能が付与される結果、確実に多機能化を図ることができる。それゆえ、フィルタ回路付きのキャパシタ１０１Ａを用いて配線基板１０を構成することで、ノイズの低減を図ることができる。
［第３実施形態］

以下、本発明を具体化した第３実施形態のセラミックキャパシタを図１３に基づき詳細に説明する。

第２実施形態では、１つの回路部３００，３００Ａ（フィルタ回路）がセラミックキャパシタ１０１の上面１０２にて構成されていた。これに対し、図１３に示す本実施形態では、２つの回路部３００Ｂ（フィルタ回路）がセラミックキャパシタ１０１Ｂの内部にて構成されている。具体的には、回路部３００Ｂを構成する抵抗体が内層抵抗パターン２６３となっている。内層抵抗パターン２６３の一端は、層間接続用ビア導体２６７を介して、表層にある所定の端子部２８５と電気的に接続されている。内層抵抗パターン２６３が形成されている層のさらに下層には、ループ状の内層インダクタパターン２５３が形成されている。内層インダクタパターン２５３の外端は、層間接続用ビア導体２６７を介して内層抵抗パターン２６３の残りの一端と電気的に接続されている。内層インダクタパターン２５３が形成されている層のさらに下層には、グランド用プレーン導体層２６８が形成されている。内層インダクタパターン２５３の内端は、層間接続用ビア導体２６７を介してグランド用プレーン導体層２６８と電気的に接続されている。なお、グランド用プレーン導体層２６８は、２つの回路部３００Ｂについて共通であってもよく、個別に設定されていてもよい。

以上説明したように、本実施形態によればキャパシタ１０１Ｂにおける２箇所にフィルタ回路を設けた結果、確実に多機能化を図ることができる。それゆえ、フィルタ回路付きのキャパシタ１０１Ｂを用いて配線基板１０を構成することで、ノイズの低減を図ることができる。
［第４実施形態］

以下、本発明を具体化した第４実施形態のセラミックキャパシタを図１４〜図１６に基づき詳細に説明する。

図１４，図１５に示されるように、本実施形態のセラミックキャパシタ１０１Ｃは、第２実施形態にて説明した表面側インダクタパターン２５１及び表面側抵抗パターン２６１の近傍に、さらにコンデンサ２７１を備えている。このコンデンサ２７１は、上面１０２にて形成された第１電極２７２と、セラミック誘電体層１０５を挟んで第１電極２７２のすぐ下層に形成された第２電極２７３とがなす対により構成されている。第１電極２７２及び第２電極２７３は平面視で略矩形状の導体パターンであるが、そのパターン形状は任意に変更することができる。

表面側インダクタパターン２５１の内端は、層間接続用ビア導体２６７を介して第２電極２７３に電気的に接続されている。ここでは両者の接続点を便宜上「端子Ｔ３」とする。「端子Ｔ４」は第１電極２７４上にあるものとする。

従って、本実施形態においてはこれら３つの受動素子の組み合わせによって、セラミックキャパシタ１０１Ｃ上に１つの回路部３１０（同調回路、図１６参照）が構成されている。

以上説明したように、本実施形態によればキャパシタ１０１Ｃに同調回路の機能が付与される結果、確実に多機能化を図ることができる。それゆえ、同調回路付きのキャパシタ１０１Ｃを用いて配線基板１０を構成することで、他配線基板との間での無線通信を実現すること等が可能となる。

なお、本発明の実施の形態は以下のように変更してもよい。

・図１７に示す別の実施形態のセラミックキャパシタ１０１Ｄのように、コンデンサ２７１を構成する第１電極２７４及び第２電極２７３が、ともに内層に形成されていてもよい。

・図１８に示す別の実施形態のセラミックキャパシタ１０１Ｅのように、回路部３１０（同調回路）を構成する各受動素子（抵抗体である内層抵抗パターン２６３、インダクタである内層インダクタパターン２５３及びコンデンサ２７１）が全て内層に配置されていてもよい。また、図１９に示す別の実施形態のセラミックキャパシタ１０１のように、前記各受動素子をセラミックキャパシタ１０１Ｆの厚さ方向に積層配置してもよい。

・図２０に示す別の実施形態のセラミックキャパシタ１０１Ｇのように、キャパシタ１０１Ｇの内部における異なる２つの層に内層インダクタパターン２５３，２５３を形成し、それら同士をインダクタ接続ビア導体２５４を介して電気的に接続してもよい。このような構造であると、セラミック誘電体層１０５を介して配置された２つの内層インダクタパターン２５３，２５３同士が連結され、高インダクタンスを有する１つのインダクタとして機能させることができる。

・図２１に示す別の実施形態のセラミックキャパシタ１０１Ｈのように、回路部３１０（同調回路）を構成する各受動素子のうちの一部がセラミックキャパシタ１０１Ｈの下面１０３上に配置されていてもよい。なお、このセラミックキャパシタ１０１Ｈの前記回路部３１０は、抵抗体である裏面側抵抗パターン２６２と、インダクタである裏面側インダクタパターン２５２と、コンデンサ２７１とによって構成されている。

・図２２に示す別の実施形態のセラミックキャパシタ１０１Ｊのように、回路部３００（フィルタ回路）を構成する各受動素子（抵抗体である内層抵抗パターン２６３及びインダクタである内層インダクタパターン２５３）がセラミックキャパシタ１０１Ｊの内層に配置されていてもよい。

・上記各実施形態の収容穴部９０は、上面１２及び下面１３にて開口する貫通穴部であった。しかし、収容穴部９０は、基板コア１１の上面１２のみにて開口する有底の凹部（非貫通穴部）であってもよい。

・上記各実施形態の基板コア１１内に配線パターン（内層パターン）が形成されていてもよい。このように構成すれば、配線基板１０内により複雑な電気回路を形成できるため、配線基板１０のよりいっそうの高機能化を図ることができる。また、基板コア１１は、コアに対して薄い絶縁層を積層することで形成されていてもよい。

・上記実施形態では複数のキャパシタ機能部１０７，１０８を備えるキャパシタ１０１について本発明を具体化したが、キャパシタ機能部を１つのみ備えるものについて本発明を具体化しても勿論よい。

次に、前述した実施形態によって把握される技術的思想を以下に列挙する。
（１）キャパシタ主面及びキャパシタ裏面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有し、前記セラミック誘電体層にインダクタが一体形成されていることを特徴とするセラミックキャパシタ。

（２）キャパシタ主面及びキャパシタ裏面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有するセラミックキャパシタであって、前記第１内部電極層同士を導通させる複数の電源用ビア導体と、前記第２内部電極層同士を導通させる複数のグランド用ビア導体と、前記複数の電源用ビア導体の端部に位置する電源用電極端子と、前記複数のグランド用ビア導体の端部に位置するグランド用電極端子と、前記セラミック誘電体層に一体形成されたインダクタとを備え、前記複数の電源用ビア導体及び前記複数のグランド用ビア導体が、アレイ状に配置されていることを特徴とするセラミックキャパシタ。

（３）コア主面及びコア裏面を有する基板コアと、キャパシタ主面及びキャパシタ裏面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を持ち、互いに電気的に独立した複数のキャパシタ機能部を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に埋設されたセラミックキャパシタと、層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有し、その表面に複数のプロセッサコアを有する半導体集積回路素子を搭載可能な半導体集積回路素子搭載領域が設定されたビルドアップ層とを備え、前記複数のキャパシタ機能部は、前記複数のプロセッサコアにそれぞれ電気的に接続可能であり、前記セラミックキャパシタにはインダクタが形成されていることを特徴とする配線基板。

本発明を具体化した第１実施形態の配線基板を示す概略断面図。 第１実施形態のセラミックキャパシタを示す概略断面図。 第１実施形態のセラミックキャパシタの内層における接続を説明するための概略説明図。 第１実施形態のセラミックキャパシタの内層における接続を説明するための概略説明図。 第１実施形態のセラミックキャパシタの上面の様子を説明するための概略平面図。 第１実施形態の配線基板の製造方法の説明図。 第１実施形態の配線基板の製造方法の説明図。 第１実施形態の配線基板の製造方法の説明図。 第２実施形態のセラミックキャパシタを示す概略断面図。 第２実施形態のセラミックキャパシタの上面の様子を説明するための概略平面図。 第２実施形態のセラミックキャパシタ内に構成された回路部を説明するための概略図。 第２実施形態のセラミックキャパシタ内に構成された回路部を説明するための概略図。 第３実施形態のセラミックキャパシタを示す概略断面図。 第４実施形態のセラミックキャパシタを示す概略断面図。 第４実施形態のセラミックキャパシタの上面の様子を説明するための概略平面図。 第４実施形態のセラミックキャパシタ内に構成された回路部を説明するための概略図。 別の実施形態のセラミックキャパシタを示す概略断面図。 別の実施形態のセラミックキャパシタを示す概略断面図。 別の実施形態のセラミックキャパシタを示す概略断面図。 別の実施形態のセラミックキャパシタを示す概略断面図。 別の実施形態のセラミックキャパシタを示す概略断面図。 別の実施形態のセラミックキャパシタを示す概略断面図。

符号の説明

１０…配線基板
１１…基板コア
１２…コア主面としての上面
１３…コア裏面としての下面
２１…半導体集積回路素子としてのＩＣチップ
２３…半導体集積回路素子搭載領域としてのＩＣチップ搭載領域
３１…（第１）配線積層部としての第１ビルドアップ層
３２…（第２）配線積層部としての第２ビルドアップ層
３３，３４，３５，３６…層間絶縁層としての樹脂絶縁層
４２…導体層
１０１，１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄ，１０１Ｅ，１０１Ｆ，１０１Ｇ，１０１Ｈ，１０１Ｊ…キャパシタとしてのセラミックキャパシタ
１０２…キャパシタ主面としての上面
１０３…キャパシタ裏面としての下面
１０５…誘電体層としてのセラミック誘電体層
１０７，１０８…キャパシタ機能部
１４１…第１内部電極層
１４２…第２内部電極層
１７１…電源用導体部としての第１電源用導体部
１７３…電源用導体部としての第２電源用導体部
２５１…インダクタとしての表面側インダクタパターン
２５２…インダクタとしての裏面側インダクタパターン
２５３…インダクタとしての内層インダクタパターン
２５４…インダクタ接続ビア導体
２６１…抵抗体としての表面側抵抗パターン
２６２…抵抗体としての内層抵抗パターン
２６３…抵抗体としての裏面側抵抗パターン
２７１…コンデンサ
３００，３００Ａ，３００Ｂ，３１０…回路部

Claims (21)

1. コア主面及びコア裏面を有する基板コアと、
   キャパシタ主面及びキャパシタ裏面を有するとともに、誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に収容されたキャパシタと、
   層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有する配線積層部と
   を備え、
   前記キャパシタにインダクタ、抵抗体及びコンデンサが形成され、前記抵抗体及び前記コンデンサと前記インダクタとにより回路部が構成されているとともに、
   前記コンデンサは、前記第１内部電極層及び前記第２内部電極層と静電的に影響を受けない状態で配置されている
   ことを特徴とする配線基板。
2. 前記キャパシタは、
   前記第１内部電極層同士を導通させる複数の電源用ビア導体と、
   前記第２内部電極層同士を導通させる複数のグランド用ビア導体と、
   前記複数の電源用ビア導体の端部に位置する電源用電極端子と、
   前記複数のグランド用ビア導体の端部に位置するグランド用電極端子と
   を備え、前記複数の電源用ビア導体及び前記複数のグランド用ビア導体が、アレイ状に配置されていることを特徴とする請求項１に記載の配線基板。
3. 前記配線積層部は第１配線積層部であり、
   層間絶縁層及び導体層を前記コア裏面及び前記キャパシタ裏面の上にて交互に積層した構造を有する第２配線積層部を備えることを特徴とする請求項１または２に記載の配線基板。
4. 前記インダクタは、前記キャパシタの前記キャパシタ主面及び前記キャパシタ裏面のうちの少なくともいずれかの上に形成されていることを特徴とする請求項２または３に記載の配線基板。
5. 前記インダクタは、前記キャパシタ主面上にて前記電源用電極端子及び前記グランド用電極端子と同じ材料により形成された表面側インダクタパターンであることを特徴とする請求項２または３に記載の配線基板。
6. 前記インダクタは、前記キャパシタ裏面上にて前記電源用電極端子及び前記グランド用電極端子と同じ材料により形成された裏面側インダクタパターンであることを特徴とする請求項２または３に記載の配線基板。
7. 前記インダクタは、前記キャパシタの内部にて前記第１内部電極層及び前記第２内部電極層と同じ材料により形成された内層インダクタパターンであることを特徴とする請求項２または３に記載の配線基板。
8. 前記キャパシタの内部における異なる層に複数の内層インダクタパターンが形成され、前記複数の内層インダクタパターン同士がインダクタ接続ビア導体を介して電気的に接続されていることを特徴とする請求項１乃至７のいずれか１項に記載の配線基板。
9. 前記表面側インダクタパターン、前記裏面側インダクタパターンあるいは前記内層インダクタパターンは、ループ状パターンであることを特徴とする請求項５乃至８のいずれか１項に記載の配線基板。
10. 前記インダクタは、前記第１内部電極層及び前記第２内部電極層を含んで構成されるキャパシタ機能部の外側の領域に配置されていることを特徴とする請求項２乃至９のいずれか１項に記載の配線基板。
11. 前記回路部は同調回路であることを特徴とする請求項１乃至１０のいずれか１項に記載の配線基板。
12. キャパシタ主面及びキャパシタ裏面を有するとともに、誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有し、
    インダクタ、抵抗体及びコンデンサが形成され、前記抵抗体及び前記コンデンサと前記インダクタとにより回路部が構成されているとともに、
    前記コンデンサは、前記第１内部電極層及び前記第２内部電極層と静電的に影響を受けない状態で配置されている
    ことを特徴とするキャパシタ。
13. 前記第１内部電極層同士を導通させる複数の電源用ビア導体と、
    前記第２内部電極層同士を導通させる複数のグランド用ビア導体と、
    前記複数の電源用ビア導体の端部に位置する電源用電極端子と、
    前記複数のグランド用ビア導体の端部に位置するグランド用電極端子と
    を備え、前記複数の電源用ビア導体及び前記複数のグランド用ビア導体が、アレイ状に配置されていることを特徴とする請求項１２に記載のキャパシタ。
14. 前記インダクタは、前記キャパシタ主面及び前記キャパシタ裏面のうちの少なくともいずれかの上に形成されていることを特徴とする請求項１２または１３に記載のキャパシタ。
15. 前記インダクタは、キャパシタ内部に形成されていることを特徴とする請求項１２乃至１４のいずれか１項に記載のキャパシタ。
16. 前記インダクタは、前記キャパシタ主面上にて前記電源用電極端子及び前記グランド用電極端子と同じ材料により形成された表面側インダクタパターンであることを特徴とする請求項１３に記載のキャパシタ。
17. 前記インダクタは、キャパシタ内部にて前記第１内部電極層及び前記第２内部電極層と同じ材料により形成された内層インダクタパターンであることを特徴とする請求項１３に記載のキャパシタ。
18. キャパシタ内部における異なる層に複数の内層インダクタパターンが形成され、前記複数の内層インダクタパターン同士がインダクタ接続ビア導体を介して電気的に接続されていることを特徴とする請求項１７に記載のキャパシタ。
19. 前記表面側インダクタパターンあるいは前記内層インダクタパターンは、ループ状パターンであることを特徴とする請求項１６乃至１８のいずれか１項に記載のキャパシタ。
20. 前記インダクタは、前記第１内部電極層及び前記第２内部電極層を含んで構成されるキャパシタ機能部の外側の領域に配置されていることを特徴とする請求項１２乃至１９のいずれか１項に記載のキャパシタ。
21. 前記回路部は同調回路であることを特徴とする請求項１２乃至２０のいずれか１項に記載のキャパシタ。

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