JPWO2019082987A1 - 電子部品内蔵構造体 - Google Patents

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Abstract

電子部品内蔵構造体においては、第１の主面に設けられた第１電極端子が領域内端子を含んでおり、領域内端子は重複配線の重複部と電子部品の形成領域内において電気的に接続されている。それにより、電子部品内蔵構造体の実装面積の縮小が実現されている。領域内端子は、第１ビア導体、重複配線および第２ビア導体を介して、第２の主面に設けられた第２電極端子と電気的に接続され得る。領域内端子は、厚さの増加を招く再配線層を追加的に設けることなく第１絶縁層上の配線（重複配線）に接続されており、厚さの増加が抑制されて電子部品内蔵構造体の小型化が実現されている。

Description

本開示は、電子部品内蔵構造体に関する。
従来より、電子部品を内蔵する電子部品内蔵構造体の一つとして、構造体の両面に電極端子を設けた電子部品内蔵基板が知られている。たとえば特許文献１には、一方の主面上に形成されて外部の基板等と接続されるべき複数の第１電極端子と、他方の主面上に形成されて該主面に搭載された電子部品（たとえば半導体チップ）と接続されるべき複数の第２電極端子とを備え、電子部品を介してまたは電子部品を介さずに、第１電極端子と第２電極端子とが接続された電子部品内蔵基板が開示されている。
特開２０１３−４２１６４号公報
発明者らは、電子部品内蔵構造体の小型化について研究を重ね、電子部品の形成領域に対応する主面領域に、該電子部品の電極には接続されない第１電極端子を配置することで、電子部品内蔵構造体の実装面積を縮小することができるとの知見を得た。ただし、電子部品の形成領域に対応する主面領域に設けた第１電極端子が、電子部品の電極に接続されないようにするための再配線用の絶縁層（再配線層）を設けると、電子部品内蔵構造体が厚くなり、電子部品内蔵構造体の小型化を阻害する。
本開示は、小型化を図ることができる電子部品内蔵構造体を提供することを目的とする。
本開示の一形態に係る電子部品内蔵構造体は、第１の主面と、第１の主面とは反対側の第２の主面と、を有する電子部品内蔵構造体であって、第１の主面を構成する第１絶縁層と、第１絶縁層に対して積層された配線と、配線と同一層内に形成された接続部と、接続部に対して搭載され、積層方向において接続部側に位置すると共に接続部と電気的に接続された第１電極層を有する電子部品と、電子部品及び第１絶縁層上に形成された配線を一体的に覆う第２絶縁層と、第１の主面に設けられた複数の第１電極端子と、積層方向に延びて第１絶縁層を貫通し、配線及び接続部と第１電極端子とを電気的に接続する複数の第１ビア導体と、を備え、複数の第１電極端子は、積層方向から見て電子部品の形成領域内に位置する領域内端子を含み、配線は、積層方向から見て電子部品の形成領域内まで延びて形成領域内で終端し、かつ、電子部品の形成領域内において第１ビア導体により領域内端子と電気的に接続される重複部を有する。
この電子部品内蔵構造体においては、第１の主面に設けられた第１電極端子が、積層方向から見て電子部品の形成領域内に位置する領域内端子を含んでいる。領域内端子は、第１絶縁層上において電子部品の形成領域内まで延びる配線の重複部と、該形成領域内において電気的に接続されている。上記電子部品内蔵構造体においては、再配線層を設けることなく第１絶縁層上に配線が形成されているため、厚さを増すことなく実装領域の縮小が図られている。
一形態において、電子部品は、第１電極層とは反対側に位置する第２電極層を更に有し、第２の主面に設けられた露出する複数の第２電極端子と、積層方向に延びて第２絶縁層を貫通し、電子部品の第２電極層と前記第２電極端子とを電気的に接続する複数の第２ビア導体と、を更に備えている。この場合、配線の重複部と電気的に接続された領域内端子は、配線および第２ビア導体を介して、第２の主面に設けられた第２電極端子と電気的に接続され得る。上記電子部品内蔵構造体においては、領域内端子が、再配線層を設けることなく第１絶縁層上の配線に接続されているため、厚さを増すことなく実装領域の縮小が図られている。
一形態において、第２絶縁層は、第１絶縁層の側から順に積層された第１層と第２層とで構成されており、第１層が、第１絶縁層上の接続部が露出するように開口したキャビティ部を有し、該キャビティ部内に電子部品が配置されている。電子部品を第２絶縁層のキャビティ部内に配置することで、電子部品内蔵構造体の低背化が図られている。
一形態において、電子部品と第１絶縁層との間に介在する絶縁体を備え、配線の重複部が絶縁体に覆われている。配線の重複部が絶縁体で覆われることで、配線の重複部に対する外力の影響が軽減され得るため、配線の重複部をより細くすることができる。それにより、配線の設計自由度が向上する。
一形態において、複数の配線を備え、複数の配線が、電子部品の形成領域内で終端する重複部を有する配線と、電子部品の形成領域を横断する配線とを含む。この場合、配線の設計自由度が向上する。
一形態において、複数の電子部品を備えるとともに、各電子部品に対応する複数の接続部を備え、複数の電子部品が積層方向に直交する方向に並んで隣接する。この場合、隣接した複数の電子部品の形成領域を一つの大きな形成領域とみなし得るが、その一つの大きな形成領域内に位置する領域内端子が、再配線層を設けることなく第１絶縁層上の配線に接続されることで、厚さを増すことなく実装領域の縮小が図られている。
本開示によれば、小型化を図ることができる電子部品内蔵構造体が提供される。
本開示の一実施形態に係る電子部品内蔵構造体を概略的に示す断面図である。 図１に示した電子部品内蔵構造体の実装態様の一例を示した断面図である。 図１に示した電子部品内蔵構造体における、電子部品の形成領域と第１電極端子との位置関係を示した図である。 図１に示した電子部品内蔵構造体における、電子部品の形成領域、第１電極端子、および第１ビア導体の位置関係を示した図である。 図１に示した電子部品内蔵構造体における、電子部品の形成領域、第１電極端子、第１ビア導体、接続部、および配線の位置関係を示した図である。 図１に示した電子部品内蔵構造体の製造方法の各工程を示した図である。 図１に示した電子部品内蔵構造体の製造方法の各工程を示した図である。 図１に示した電子部品内蔵構造体の製造方法の各工程を示した図である。 図１に示した電子部品内蔵構造体の製造方法の各工程を示した図である。 図１に示した電子部品内蔵構造体の製造方法の変形例を示した図である。 図１に示した電子部品内蔵構造体の製造方法の変形例を示した図である。 従来技術に係る電子部品内蔵構造体における、電子部品の形成領域、第１電極端子、第１ビア導体、接続部、および配線の位置関係を示した図である。 従来技術に係る電子部品内蔵構造体における、電子部品の形成領域、第１電極端子、第１ビア導体、接続部、および配線の位置関係を示した図である。 図１とは異なる態様の電子部品内蔵構造体における、電子部品の形成領域と第１電極端子との位置関係を示した図である。 図１に示した電子部品内蔵構造体の変形例を概略的に示す断面図である。 図１に示した電子部品内蔵構造体の他の変形例を概略的に示す断面図である。
以下、図面を参照して種々の実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を付し、重複する説明を省略する。
図１は、本開示の一実施形態にかかる電子部品内蔵構造体を概略的に示す断面図である。図１に示されるように、電子部品内蔵構造体１は、後述する電子部品１０を内蔵する構造体であり、たとえば通信端末等に使用される。電子部品内蔵構造体１は、第１絶縁層２０上に第２絶縁層３０が積層された積層構造を有している。第１絶縁層２０および第２絶縁層３０は、たとえばエポキシ樹脂、ポリイミド樹脂、アクリル樹脂、またはフェノール樹脂等の絶縁性材料によって構成される。なお、第２絶縁層３０を構成する絶縁性材料は、例えば、熱硬化性樹脂又は光硬化性樹脂等といった、特定の処理によって硬度が変化する材料であってもよい。第１絶縁層２０の下面が、電子部品内蔵構造体１の一方の主面（第１の主面）１ａを構成し、第２絶縁層３０の上面が、第１の主面１ａとは反対側の主面（第２の主面）１ｂを構成している。
電子部品内蔵構造体１の第１の主面１ａには、複数の第１電極端子４２が設けられている。第１電極端子４２は、例えばＣｕ等の導電性材料によって構成される。本実施形態では、各第１電極端子４２は、主面１ａに重なるように設けられているが、第１絶縁層２０内に埋め込まれた状態で設けられていてもよい。各第１電極端子４２には、図２に示すように、たとえば半田バンプ４３が設けられる。そして、各第１電極端子４２は、電子部品内蔵構造体１の第１の主面１ａと対面する外部の基板（図示せず）と、半田バンプ４３を介して接続される。
図１に戻って、電子部品内蔵構造体１の第２の主面１ｂにも、複数の第２電極端子４４が設けられている。第２電極端子４４は、第１電極端子４２同様、例えばＣｕ等の導電性材料によって構成される。本実施形態では、各第２電極端子４４は、主面１ｂに重なるように設けられているが、第２絶縁層３０内に埋め込まれた状態で設けられていてもよい。各第２電極端子４４には、図２に示すように、たとえば半田バンプ４５が設けられる。そして、各第２電極端子４４は、電子部品内蔵構造体１の第２の主面１ｂ上に搭載されるＩＣなどの外部電子部品５０と、半田バンプ４５を介して接続される。
図１に示すように、第１絶縁層２０上には、配線４６および接続部４８が形成されている。配線４６および接続部４８はいずれも、後述のとおり、導電層のパターニングにより形成されるため、配線４６および接続部４８は同一層内に存在するとともに同一厚さを有する。配線４６および接続部４８は、たとえばＣｕなどの導電性材料により構成される。本実施形態では、電子部品内蔵構造体１は一対の接続部４８を有する。配線４６および接続部４８のそれぞれは、第１絶縁層２０の厚さ方向（すなわち、電子部品内蔵構造体１の積層方向）に延びるように第１絶縁層２０に貫設された複数の第１ビア導体６２を介して、第１電極端子４２と電気的に接続されている。
電子部品１０は、一対の接続部４８上において一対の接続部４８に跨がるように設けられている。電子部品１０は、一対の接続部４８それぞれに対応するように下側に設けられた一対の第１電極層１１と、上側に設けられた一対の第２電極層１２とを有している。本実施形態では、電子部品１０は、一対の第１電極層１１と一対の第２電極層１２との間に配置された誘電体層１３を含む薄膜コンデンサであり、コンデンサ構造を２つ含んでいる。電子部品１０は、一例として、全体厚さが１０μｍ〜８０μｍ、第１電極層１１の厚さを０．１μｍ〜２０μｍ、第２電極層１２の厚さを０．１μｍ〜３０μｍ、誘電体層１３の厚さを０．０５μｍ〜０．４μｍとなるように設計され得る。電子部品１０は、半田層等の導電材料層１５を介して接続部４８と接続されている。第１電極層１１の材料には、一例としてＣｕまたはＣｕ合金が用いられる。第２電極層１２の材料には、一例としてＮｉまたはＮｉ合金が用いられる。誘電体層１３の材料には、一例として、ペロブスカイト系の誘電体材料が用いられる。ここで、電子部品１０は、複数の誘電体層１３および複数の内部電極層が交互に積層された積層構造を有する、いわゆる多層薄膜コンデンサであってもよい。
第２絶縁層３０は、第１層３２と第２層３４とからなる２層構造を有する。すなわち、第２絶縁層３０は、第１絶縁層２０の側から順に積層された第１層３２と第２層３４とで構成されている。
第２絶縁層３０の第１層３２は、第１絶縁層２０上に形成された各配線４６を覆うとともに、第１絶縁層２０上に形成された接続部４８に対応する領域にキャビティ部３３を有する。キャビティ部３３は、積層方向において第１層３２を貫通しており、第１絶縁層２０上の接続部４８が露出するように開口している。キャビティ部３３の開口寸法は、電子部品１０の寸法よりも大きくなるように設計されており、電子部品１０はキャビティ部３３内に収容されるとともに、キャビティ部３３内において電子部品１０の第１電極層１１が接続部４８に接続される。
電子部品１０の下方には、キャビティ部３３内に収容された電子部品１０と第１絶縁層２０とで画成された空間Ｖが存在する。空間Ｖは、絶縁性樹脂７０で充たされている。絶縁性樹脂７０は、たとえば低誘電率材料（フィラーを含むエポキシ樹脂）やアンダーフィル材で構成される。電子部品１０の下方に位置する配線４６それぞれは絶縁性樹脂７０で覆われている。
第２絶縁層３０の第２層３４は、第１層３２、および、キャビティ部３３内に収容された電子部品１０を一体的に覆っている。第２層３４には、その厚さ方向（すなわち、電子部品内蔵構造体１の積層方向）に延びるように複数の第２ビア導体６４が貫設されており、これらの第２ビア導体６４を介して、電子部品１０の第２電極層１２が第２電極端子４４と電気的に接続されている。なお、複数の第２ビア導体６４には、図１および図２に示した第２層３４のみを貫通する第２ビア導体６４以外に、図１及び図２では示されていないが第２絶縁層３０（第１層３２および第２層３４）を貫通して配線４６と第２電極端子４４とを接続する第２ビア導体６４も含み得る。
次に、図３〜図５を参照して、電子部品１０の形成領域、第１電極端子４２、第１ビア導体６２、接続部４８、および配線４６の位置関係について説明する。
図３〜図５に示すように、電子部品内蔵構造体１の積層方向から見て、複数の第１電極端子４２は規則的に整列されている。各第１電極端子４２は略円形状を呈しており、より詳しくは、半田バンプ４３（図２参照）が設けられるべき大円部分と、第１ビア導体６２と接続されるべき小円部分とを有する。
電子部品１０の形成領域は、図３〜図５において二点鎖線で示した矩形領域である。電子部品１０の形成領域Ｒには、一または複数の第１電極端子４２（図では２つの第１電極端子４２）が位置している。以下の説明では、複数の第１電極端子４２のうち、電子部品１０の形成領域Ｒ内に位置するものを領域内端子４２Ａとも称す。
図４に示すように、各第１ビア導体６２は、第１電極端子４２から電子部品内蔵構造体１の積層方向に沿って延びて、その上端が第１絶縁層２０の上面に露出する。領域内端子４２Ａから延びる第１ビア導体６２Ａも、電子部品１０の形成領域Ｒにおいて、電子部品内蔵構造体１の積層方向に沿って延び、その上端が第１絶縁層２０の上面に露出する。
図５に示すように、複数の第１電極端子４２のうち、領域内端子４２Ａではない一対の第１電極端子４２は、第１絶縁層２０上に形成された一対の接続部４８と接続される。また、領域内端子４２Ａではないその他の第１電極端子４２については、第１絶縁層２０上に形成された配線４６と接続される。
複数の第１電極端子４２のうち、領域内端子４２Ａについては、第１絶縁層２０上に形成された第１絶縁層２０上に形成された配線４６のうちの重複配線４６Ａと接続される。重複配線４６Ａは、積層方向から見て電子部品１０の形成領域Ｒ内まで延びる配線であり、形成領域Ｒ内において終端する重複部４７を有する。領域内端子４２Ａは、上記の第１ビア導体６２Ａによって、重複配線４６Ａの重複部４７と電気的に接続される。
なお、本実施形態では、第１絶縁層２０上に形成される複数の配線４６には、上述の重複配線４６Ａに加えて、電子部品１０の形成領域Ｒを横断する（すなわち、形成領域Ｒ内で終端しない）横断配線４６Ｂが含まれている。横断配線４６Ｂは、領域内端子４２Ａではない第１電極端子４２と電気的に接続される。
次に、図６〜図１１を参照して、電子部品内蔵構造体１の製造方法について説明する。
図６〜図１１では、一つの電子部品内蔵構造体１を製造する製造方法を示しているが、実際には一枚のウェハ上において電子部品内蔵構造体１の構造を複数形成した後に個片化して一度に複数の電子部品内蔵構造体１が作製される。そのため、図６〜図１１では、ウェハの一部（一つの電子部品内蔵構造体１に相当する部分）を拡大して示している。
電子部品内蔵構造体１を製造する際には、まず、図６（ａ）に示されるように、支持基板としての機能を有するウェハＷを準備し、ウェハＷ上に仮接着層Ｌを形成する。ウェハＷの材料は特に限定されず、たとえばガラスウェハ等を用いることができる。仮接着層Ｌは、スピンコート等の公知の方法によって形成され得る。なお、仮接着層Ｌが予め形成されたウェハＷを準備してもよい。
次に図６（ｂ）に示されるように、仮接着層Ｌ上にシード層Ｓを形成する。シード層Ｓは、たとえばＣｕ等の導電性材料で構成される。さらに、図６（ｃ）に示されるように、シード層Ｓ上に第１絶縁層２０を積層するとともに第１絶縁層２０を公知のパターニング技術を用いてパターニングして、上述した各第１ビア導体６２を形成する位置の第１絶縁層２０に貫通孔２０ａを設ける。そして、パターニングされた第１絶縁層２０に、電解めっきによりめっき層を形成する。めっき層のうち、第１絶縁層２０の貫通孔２０ａ内に形成されためっき層が第１ビア導体６２を構成し、第１絶縁層２０上に形成されためっき層が配線４６および接続部４８を構成する。
次に、図７（ａ）に示されるように、めっき層が形成された第１絶縁層２０を全体的に覆うように、第２絶縁層の第１層３１を形成する。第２絶縁層の第１層３１は、公知のパターニング技術を用いてパターニングされて、第１絶縁層２０上に形成された接続部４８に対応する領域にキャビティ部３３が設けられる。
そして、図７（ｂ）に示されるように、電子部品１０がキャビティ部３３内に設置され、キャビティ部３３内において電子部品１０となるべき部品１８が導電材料層１５を介して接続部４８に接続される。電子部品１０となるべき部品１８は、一対の第２電極層１２となるべき１つのＮｉ厚膜電極１２Ａを有する。電子部品１０となるべき部品１８が設置される前または設置された後に、電子部品１０となるべき部品１８と第１絶縁層２０とで画成された空間Ｖを絶縁性樹脂７０で充たす。それにより、電子部品１０となるべき部品１８の下方に位置する配線４６それぞれが絶縁性樹脂７０で覆われる。
さらに、図７（ｃ）に示されるように、電子部品１０となるべき部品１８の周囲を囲むようにレジスト８２を設けてエッチング処理をおこない、Ｎｉ厚膜電極１２Ａの厚さを薄くする。そして、図８（ａ）に示されるように、レジスト８２およびＮｉ厚膜電極１２Ａのうちの第２電極層１２となるべき領域を覆うようにレジスト８４を設けてエッチング処理をおこなう。その結果、図８（ｂ）に示されるように、一対の第２電極層１２を有する電子部品１０が得られる。なお、上記エッチング処理の後、レジスト８２、８４は除去される。
次に、図９（ａ）に示されるように、第１層３２、および、キャビティ部３３内に収容された電子部品１０を一体的に覆うように第２絶縁層の第２層３４を積層するとともに第２層３４を公知のパターニング技術を用いてパターニングして、上述した各第２ビア導体６４を形成する位置の第２層３４に貫通孔３４ａを設ける。そして、図９（ｂ）に示されるように、パターニングされた第２絶縁層３０の第２層３４に、電解めっきによりめっき層を形成する。めっき層のうち、第２絶縁層３０の第２層３４の貫通孔３４ａ内に形成されためっき層が第２ビア導体６４を構成し、第２絶縁層３０の第２層３４上に形成されためっき層が第２電極端子４４を構成する。
最後に、仮接着層ＬおよびウェハＷを除去し、除去により露出した第１の主面１ａ上に第１電極端子４２を設けることで、上述した電子部品内蔵構造体１が完成する。その後、電子部品内蔵構造体１に対して外部電子部品５０（図２参照）を搭載する。このとき、外部電子部品５０は、半田バンプ４５を介して第２電極端子４４に電気的に接続される。そして、樹脂などを用いて外部電子部品５０を封止する。
なお、上述した製法とは異なり、図９（ｂ）に示した第２電極端子４４の形成工程の後に、図１０に示されるように、第２の主面１ｂ上に外部電子部品５０を搭載して樹脂封止を行った後に、仮接着層ＬおよびウェハＷを除去してもよい。その後、除去により露出した第１の主面１ａ上に第１電極端子４２を設けることで、電子部品内蔵構造体１が完成する。
また、図１１に示されるように、ウェハＷに替えて、外部電子部品５０を封入した部品封入ウェハを用いてもよい。この場合、外部電子部品５０の接続端子５１が上面に露出した部品封入ウェハ上に、上述の図６（ｃ）以後の工程を経て得られる電子部品内蔵構造体１を形成してもよい。
以上において説明したとおり、電子部品内蔵構造体１は、第１の主面１ａを構成する第１絶縁層２０と、第１絶縁層２０に対して積層された配線４６と、配線４６と同一層内に形成された接続部４８と、接続部４８に対して搭載され、積層方向において接続部４８側に位置すると共に接続部４８と電気的に接続された第１電極層１１と、第１電極層１１とは反対側に位置する第２電極層１２と、を有する電子部品１０と、電子部品１０及び第１絶縁層２０上に形成された配線４６を一体的に覆う第２絶縁層３０と、第１の主面１ａに設けられた複数の第１電極端子４２と、第２の主面１ｂに設けられた複数の第２電極端子４４と、積層方向に延びて第１絶縁層２０を貫通し、配線４６及び接続部４８と第１電極端子４２とを電気的に接続する複数の第１ビア導体６２と、積層方向に延びて第２絶縁層３０を貫通し、電子部品１０の第２電極層１２と第２電極端子４４とを電気的に接続する複数の第２ビア導体６４とを備えている。そして、電子部品内蔵構造体１において、複数の第１電極端子４２は、積層方向から見て電子部品１０の形成領域Ｒ内に位置する領域内端子４２Ａを含み、重複配線４６Ａが、積層方向から見て電子部品１０の形成領域Ｒ内まで延びて形成領域Ｒ内で終端し、かつ、電子部品１０の形成領域Ｒ内において第１ビア導体６２Ａにより領域内端子４２Ａと電気的に接続される重複部４７を有する。
ここで、図１２に示す従来技術に係る電子部品内蔵構造体１００のように、電子部品の形成領域Ｒに第１電極端子４２を設けない場合には、第１電極端子４２を高密度に配置することができず、電子部品内蔵構造体の実装面積の拡大が招かれる。そこで、発明者らは、電子部品１０の形成領域Ｒに対応する第１の主面１ａに、第１電極端子４２、特に電子部品１０の電極（第１電極層１１）には接続されない第１電極端子４２を配置することで、電子部品内蔵構造体１の実装面積の縮小を図った。すなわち、電子部品内蔵構造体１においては、第１の主面１ａに設けられた第１電極端子４２が領域内端子４２Ａを含んでおり、領域内端子４２Ａは重複配線４６Ａの重複部４７と電子部品１０の形成領域Ｒ内において電気的に接続されている。それにより、電子部品内蔵構造体１の実装面積の縮小が実現されている。
なお、領域内端子４２Ａは、第１ビア導体６２、重複配線４６Ａおよび第２ビア導体６４を介して、第２の主面１ｂに設けられた第２電極端子４４と電気的に接続され得る。
また、領域内端子４２Ａは、厚さの増加を招く再配線層を追加的に設けることなく第１絶縁層２０上の配線４６（重複配線４６Ａ）に接続されており、厚さの増加が抑制されて電子部品内蔵構造体１の小型化が実現されている。
図１３に示す従来技術に係る電子部品内蔵構造体２００のように、第１の主面１ａの面方向（積層方向に直交する方向）に複数の電子部品およびその形成領域Ｒが並んで隣接する場合、形成領域Ｒおよびその周辺領域には第１電極端子４２が配置できないため、隣接した複数の電子部品の形成領域Ｒを一つの大きな形成領域Ｒ１とみなされていた。その結果、一つの大きな形成領域Ｒ１に第１電極端子４２を設けることができず、電子部品内蔵構造体２００では大きな実装面積が必要であった。
一方、図１４に示す電子部品内蔵構造体３００のように、第１の主面１ａの面方向に複数の電子部品およびその形成領域Ｒが並んで隣接する場合であっても、形成領域Ｒ内および形成領域Ｒ１内に位置する領域内端子４２Ａを設けた場合には、第１電極端子４２を高密度に配置することができ、電子部品内蔵構造体３００の実装面積の縮小が実現される。たとえば、図１４の電子部品内蔵構造体３００では、図１３の電子部品内蔵構造体３００と同数（１９６個）の第１電極端子４２が設けられているが、高密度配置されていることで実装面積（たとえば第１の主面１ａの面積）の縮小が実現されている。
また、電子部品内蔵構造体１では、第２絶縁層３０が、第１絶縁層２０の側から順に積層された第１層３２と第２層３４とで構成されている。そして、第１層３２が、第１絶縁層２０上の接続部４８が露出するように開口したキャビティ部３３を有し、そのキャビティ部３３内に電子部品１０が配置されている。このように電子部品１０を第２絶縁層３０のキャビティ部３３内に配置することで、電子部品内蔵構造体１においては低背化が図られている。
さらに、電子部品内蔵構造体１では、電子部品１０と第１絶縁層２０との間に介在する絶縁性樹脂（絶縁体）７０を備え、重複配線４６Ａの重複部４７が絶縁性樹脂７０に覆われている。このように重複配線４６Ａの重複部４７が絶縁性樹脂７０で覆われることで、重複配線４６Ａの重複部４７に対する外力の影響が軽減され、断線等が起こりにくくなっている。そのため、重複配線３６Ａの重複部４７やその他の配線４６をより細くすることができる。それにより、配線４６の設計自由度が向上している。
電子部品１０の形成領域Ｒにおいて終端する重複配線４６Ａおよび形成領域Ｒを横断する横断配線４６Ｂは、図５に示すように、一対の接続部４８によって挟まれた位置に存在する部分を有する。一対の接続部４８によって挟まれた位置に存在する部分では、重複配線４６Ａおよび横断配線４６Ｂは、電磁波（ノイズ）の影響が低減されるシールド効果が得られる。
また、電子部品内蔵構造体１では、複数の配線４６を備えており、複数の配線４６が、電子部品１０の形成領域Ｒ内で終端する重複部４７を有する重複配線４６Ａと、電子部品１０の形成領域Ｒを横断する横断配線４６Ｂとを含んでいる。横断配線４６Ｂは、電子部品１０の形成領域Ｒを避ける必要がなく、配線４６の設計自由度が向上する。
次に、図１５を参照して、図１に示した電子部品内蔵構造体１の変形例について説明する。図１５に示されるように、変形例に係る電子部品内蔵構造体４００は、電子部品内蔵構造体１と同様に、電子部品１０と、第１絶縁層２０と、第２絶縁層３０とを有している。第１絶縁層２０上には、配線４６および接続部４８が形成されている。電子部品内蔵構造体４００が電子部品内蔵構造体１と相違する点は、電子部品１０の形成領域Ｒ内に設けられた重複配線４６Ａが、積層方向に直交する面方向に延びる拡張部４９を有する点である。積層方向から見て、拡張部４９は、他の配線４６に比べて寸法（例えば、幅、長さ等）が長くなっている。拡張部４９は、ベタパターンの配線材料で構成することができる。このように、重複配線４６Ａが拡張部４９を有していることにより形成領域Ｒ内において配線材料が占める面積が大きくなるので、電子部品１０及び／又は電子部品内蔵構造体４００の上下に配置される部品の放熱性の向上を図ることができる。
次に、図１６を参照して、図１に示した電子部品内蔵構造体１の他の変形例について説明する。図１６に示されるように、他の変形例に係る電子部品内蔵構造体５００は、電子部品内蔵構造体１と同様に、電子部品１０と、第１絶縁層２０と、第２絶縁層３０とを有している。電子部品内蔵構造体５００が電子部品内蔵構造体１と相違する点は、積層方向に直交する面方向において横断配線４６Ｂの寸法（例えば、幅、長さ等）が長くなっている点である。横断配線４６Ｂは、ベタパターンの配線材料で構成することができる。このように横断配線４６Ｂが拡大されていることにより、形成領域Ｒ内において配線材料が占める面積が大きくなるので、電子部品内蔵構造体４００と同様に、電子部品１０及び／又は電子部品内蔵構造体５００の上下に配置される部品の放熱性の向上を図ることができる。
以上、本開示の実施形態について説明してきたが、本開示は上記の実施形態に限定されず、種々の変更を行うことができる。例えば、上記の実施形態では、電子部品１０が上下両面に電極層（第１電極層１１および第２電極層１２）を有する態様について説明したが、本開示は、下面のみに電極層を有する電子部品１０を有する電子部品内蔵構造体１にも適用できる。この場合、電子部品内蔵構造体１は第２電極端子４４および第２ビア導体６４を有していなくてもよい。
１、１００、２００、３００、４００，５００…電子部品内蔵構造体、１ａ…第１の主面、１ｂ…第２の主面、１０…電子部品、１１…第１電極層、１２…第２電極層、１３…誘電体層、２０…第１絶縁層、３０…第２絶縁層、３２…第１層、３３…キャビティ部、３４…第２層、４２…第１電極端子、４２Ａ…領域内端子、４４…第２電極端子、４６…配線、４６Ａ…重複配線、４６Ｂ…横断配線、４７…重複部、４８…接続部、６２、６２Ａ…第１ビア導体、６４…第２ビア導体、７０…絶縁性樹脂、Ｒ、Ｒ１…形成領域。

Claims (6)

  1. 第１の主面と、前記第１の主面とは反対側の第２の主面と、を有する電子部品内蔵構造体であって、
    前記第１の主面を構成する第１絶縁層と、
    前記第１絶縁層に対して積層された配線と、
    前記配線と同一層内に形成された接続部と、
    前記接続部に対して搭載され、積層方向において前記接続部側に位置すると共に前記接続部と電気的に接続された第１電極層を有する電子部品と、
    前記電子部品及び前記第１絶縁層上に形成された配線を一体的に覆う第２絶縁層と、
    前記第１の主面に設けられた複数の第１電極端子と、
    積層方向に延びて前記第１絶縁層を貫通し、前記配線及び前記接続部と前記第１電極端子とを電気的に接続する複数の第１ビア導体と、を備え、
    前記複数の第１電極端子は、前記積層方向から見て前記電子部品の形成領域内に位置する領域内端子を含み、
    前記配線は、前記積層方向から見て前記電子部品の前記形成領域内まで延びて前記形成領域内で終端し、かつ、前記電子部品の前記形成領域内において前記第１ビア導体により前記領域内端子と電気的に接続される重複部を有する、電子部品内蔵構造体。
  2. 前記電子部品は、前記第１電極層とは反対側に位置する第２電極層を更に有し、
    前記第２の主面に設けられた複数の第２電極端子と、
    前記積層方向に延びて前記第２絶縁層を貫通し、前記電子部品の前記第２電極層と前記第２電極端子とを電気的に接続する複数の第２ビア導体と、を更に備える、請求項１に記載の電子部品内蔵構造体。
  3. 前記第２絶縁層は、前記第１絶縁層の側から順に積層された第１層と第２層とで構成されており、
    前記第１層が、前記第１絶縁層上の前記接続部が露出するように開口したキャビティ部を有し、該キャビティ部内に前記電子部品が配置されている、請求項１又は２に記載の電子部品内蔵構造体。
  4. 前記電子部品と前記第１絶縁層との間に介在する絶縁体を備え、前記配線の前記重複部が前記絶縁体に覆われている、請求項１〜３の何れか一項に記載の電子部品内蔵構造体。
  5. 複数の前記配線を備え、
    前記複数の配線が、前記電子部品の形成領域内で終端する前記重複部を有する配線と、前記電子部品の前記形成領域を横断する配線とを含む、請求項１〜４の何れか一項に記載の電子部品内蔵構造体。
  6. 複数の前記電子部品を備えるとともに、前記各電子部品に対応する複数の前記接続部を備え、
    前記複数の電子部品が積層方向に直交する方向に並んで隣接する、請求項１〜５の何れか一項に記載の電子部品内蔵構造体。
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Publication number Priority date Publication date Assignee Title
US11217520B2 (en) * 2019-12-10 2022-01-04 Advanced Semiconductor Engineering, Inc. Wiring structure, assembly structure and method for manufacturing the same
WO2023210526A1 (ja) * 2022-04-28 2023-11-02 京セラ株式会社 配線基板および実装構造体

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096273A (ja) * 2005-09-01 2007-04-12 Ngk Spark Plug Co Ltd 配線基板
JP2007258542A (ja) * 2006-03-24 2007-10-04 Ngk Spark Plug Co Ltd 配線基板
JP2010080671A (ja) * 2008-09-26 2010-04-08 Dainippon Printing Co Ltd 電子素子実装体
JP2015185812A (ja) * 2014-03-26 2015-10-22 太陽誘電株式会社 部品内蔵回路基板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4533248B2 (ja) 2005-06-03 2010-09-01 新光電気工業株式会社 電子装置
TWI407870B (zh) * 2006-04-25 2013-09-01 Ngk Spark Plug Co 配線基板之製造方法
JPWO2011121993A1 (ja) 2010-03-30 2013-07-04 株式会社村田製作所 部品集合体
US20150092373A1 (en) * 2013-10-02 2015-04-02 Alcatel-Lucent Canada Inc. Mounting solution for components on a very fine pitch array
TWI565008B (zh) 2014-05-07 2017-01-01 金龍國際公司 半導體元件封裝結構及其形成方法
TWI581690B (zh) 2014-12-30 2017-05-01 恆勁科技股份有限公司 封裝裝置及其製作方法
JP6423313B2 (ja) * 2015-05-26 2018-11-14 新光電気工業株式会社 電子部品内蔵基板及びその製造方法と電子装置
KR20170037331A (ko) * 2015-09-25 2017-04-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP6678090B2 (ja) * 2016-10-04 2020-04-08 新光電気工業株式会社 電子部品内蔵基板及びその製造方法と電子部品装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096273A (ja) * 2005-09-01 2007-04-12 Ngk Spark Plug Co Ltd 配線基板
JP2007258542A (ja) * 2006-03-24 2007-10-04 Ngk Spark Plug Co Ltd 配線基板
JP2010080671A (ja) * 2008-09-26 2010-04-08 Dainippon Printing Co Ltd 電子素子実装体
JP2015185812A (ja) * 2014-03-26 2015-10-22 太陽誘電株式会社 部品内蔵回路基板

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