KR100771320B1 - 칩 내장형 인쇄회로기판 및 그 제조방법 - Google Patents

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KR100771320B1 KR1020060048180A KR20060048180A KR100771320B1 KR 100771320 B1 KR100771320 B1 KR 100771320B1 KR 1020060048180 A KR1020060048180 A KR 1020060048180A KR 20060048180 A KR20060048180 A KR 20060048180A KR 100771320 B1 KR100771320 B1 KR 100771320B1
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Abstract

본 발명은 공정시간 및 공정비용을 줄이고 신뢰성을 향상시킬 수 있는 칩 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다.
칩, 동박적층판, 칩 전극, 홈, 실장

Description

칩 내장형 인쇄회로기판 및 그 제조방법{Embedded Chip Printed Circuit Board and Fabricating Method of the same}
도 1은 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판을 나타내는 도면이다.
도 2a 내지 도 2g는 도 1에 도시된 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판의 제조방법을 나타내는 공정 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 기판 101 : 제 2 기판
103 : 제 3 기판 110a, 110b, 110c, 110d : 회로패턴
112, 112a, 112b : 절연층 114 : 칩
114a : 칩 전극 116, 116a : 홀
본 발명은 칩 내장형 인쇄회로기판 및 그 제조방법에 관한 것으로, 특히 공정시간 및 공정비용을 줄이고 신뢰성을 향상시킬 수 있는 칩 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근, 휴대 전화나 디지털 AV기기, IC카드 등 고기능화에 따라 전자 부품의 고기능화, 소형화 요구가 급증하고 있다. 이러한 추세에 대응하고자 패키지의 추세가 기존의 기판 하나에 하나의 칩이 내장되는 형태에서 하나의 기판에 여러 개의 칩을 내장하는 패키지가 등장하게 되었다.
이에 따라, 기판 내에 칩을 실장 하는 칩 내장(Chip Embedded)형 인쇄회로기판의 다양한 제조방법이 연구되고 있고, 칩 부품을 실장 하는 지점에 페이스트, 칩 본드, 테이프 등을 이용하여 칩을 고정하는 방법이 일본 특허공개번호 제2003-204167호에 개시되어 있다.
그러나, 일본 특허공개번호 제2003-204167호에 기재된 칩 내장형 인쇄회로기판의 제조방법은 직접소자 또는 수동소자를 삽입하기 위해 Pre-SMT 공정 즉, 테이프, 칩 본드, 페이스트 등을 부착 또는 첨가하는 공정이 필요하므로 많은 공정시간이 소요될 뿐만 아니라 SMT 이전에 이종 재료가 첨가되므로 재료비 및 공정비용이 증가하는 문제가 있다.
또한, 종래 기술에 따른 칩 내장형 인쇄회로기판 및 그 제조방법은 이종 재료의 첨가로 인해 기판 내의 신뢰성 저하가 발생하는 문제가 있다.
따라서, 본 발명은 공정시간 및 공정비용을 줄이고 신뢰성을 향상시킬 수 있는 칩 내장형 인쇄회로기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판은 양면에 전극이 형성된 칩; 제 1 절연층과 상기 제 1 절연층의 하부에 형성된 하부 외층 회로패턴을 포함하고, 상기 제 1 절연층에 상기 칩의 일부가 실장 되며, 상기 하부 외층 회로패턴이 상기 칩의 전극에 연결된 제 1 기판; 제 2 절연층과 상기 제 2 절연층의 양면에 내층 회로패턴이 형성되고, 상기 내층 회로패턴 중 하부 내층 회로패턴이 비아홀을 통해 상기 하부 외층 회로패턴과 전기적으로 연결되며, 상기 제 1 기판에 실장 되지 않은 칩의 나머지 부분이 실장 되는 홀이 형성되어 상기 제 1 기판 위에 적층 된 제 2 기판; 및 제 3 절연층과 상기 제 3 절연층의 상부에 형성된 상부 외층 회로패턴을 포함하고, 상기 상부 외층 회로패턴이 상기 내층 회로패턴 중 상부 내층 회로패턴과 비아홀을 통해 전기적으로 연결되어 상기 제 2 기판 위에 적층 된 제 3 기판을 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판의 제조방법은 (a) 제 1 절연층과 상기 제 1 절연층의 한 면에 동박이 부착된 제 1 기판을 준비하는 단계; (b) 상기 제 1 절연층을 열처리하여 용융시켜 전극이 양측에 부착된 칩을 상기 제 1 절연층에 부분 실장 하는 단계; (c) 제 2 절연층의 양면에 내층 회로패턴이 형성되고, 상기 칩이 실장 되는 홀이 형성된 제 2 기판을 준비하는 단계; (d) 상기 제 2 기판의 홀에 상기 부분 실장 되지 않은 나머지 부분을 실장하고 제 3 절연층과 동박으로 이루어진 제 3 기판을 상기 제 2 기판의 위에 올린 후 상기 제 1 기판, 제 2 기판 및 제 3 기판을 순차적으로 적층 하는 단계; (e) 상기 제 1 기판 및 제 3 기판에 부착된 외층 동박을 제거하는 단계; 및 (f) 상기 제 1 기판의 하부 및 제 3 기판의 상부에 외층 회로패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판을 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판은 칩(114), 제 1 기판(100), 제 2 기판(101) 및 제 3 기판(102)을 포함한다.
칩(114)은 그 양면에 칩 전극(114a)이 형성되어 있고, 칩 전극(114a)을 통해 제 1 기판(100)의 하부에 형성된 하부 외층 회로패턴(110a)과 전기적으로 연결된다.
제 1 기판(100)은 제 1 절연층(112)과 하부 외층 회로패턴(110a)으로 이루어지고, 제 1 절연층(112)에 칩(114)의 일부가 실장 되며, 하부 외층 회로패턴(110a)이 칩 전극(114a)과 연결된다.
제 2 기판(101)은 제 2 절연층(112a)과 그 양면에 형성된 내층 회로패턴(110b, 110c)을 포함하고, 제 1 절연층(112)에 실장 되지 않은 칩(114)의 나머지 부분이 실장 될 홀이 형성된다. 이때, 홀은 제 2 기판(101)을 관통하는 관통홀이거나 하부 내층 회로패턴(110c)과 제 2 절연층(112a)의 일부만을 관통하여 상부에 관통되지 않은 제 2 절연층(112a)이 존재하는 홈 형태로 형성된다.
또한, 홀은 칩 전극(114a)을 포함하는 칩(114)의 너비와 동일한 너비로 형성되거나 칩(114)의 너비보다 큰 너비를 갖도록 형성된다. 그리고, 홀이 홈 형태로 형성될 경우 홈은 칩(114)의 높이와 동일하게 형성되거나 칩(114)의 높이보다 높게 형성된다.
제 3 기판(102)은 제 3 절연층(112b)과 상부 외층 회로패턴(110d)으로 이루어져 제 2 기판(101)의 상부에 적층 된다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판의 제조방법을 나타내는 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이 제 1 절연층(112)과 제 1 절연층(112)의 한 면에 적층 된 동박(110a)으로 이루어진 제 1 기판(100)을 준비한다. 이때, 제 1 절연층(112)은 열경화성 수지나 열가소성 수지가 사용된다.
이후, 제 1 기판(100)에 열처리를 하거나 제 1 기판(100)의 하단부를 가열하여 제 1 절연층(112)을 용융시킨 후 도 2b에 도시된 바와 같이 제 1 절연층(112)에 칩(114)을 실장 한다. 이때, 제 1 절연층(112)의 두께가 칩(114)의 높이보다 낮을 경우 칩(114)은 그 일부가 제 1 절연층(112)에 실장 된다.
이후, 도 2c에 도시된 바와 같이 양면에 내층 회로패턴(110b, 110c)이 형성되고, 칩(114)이 실장 될 홀이 형성된 제 2 기판(101)을 준비한다. 여기서, 제 2 기판(101)은 코어기판으로 사용된다.
이때, 제 2 기판(101)의 제조방법은 다음과 같다.
먼저, 제 2 절연층(112a) 및 제 2 절연층(112a)의 양면에 동박(110b, 110c)이 적층 된 동박적층판을 준비한다.
이때, 동박적층판의 제 2 절연층(112a)은 기초 재료로 수지가 사용되고, 전 기적인 특성은 뛰어나지만 기계적 강도가 불충분하고 온도에 의한 치수 변화(열팽창률)가 금속의 10배 정도로 큰 수지의 결점을 보완하기 위해 종이, 유리섬유 및 유지부직포 등이 보강기재가 혼합된다.
또한, 동박(110b, 110c)은 통상 전해 동박이 사용되고, 수지와의 접착력을 높이기 위해 동박 형성 시 동박이 수지와 화학적으로 반응하여 수지 쪽으로 소정 깊이로 파고들도록 만들어진다.
이러한, 동박적층판은 유리/에폭시 동박적층판, 내열수지 동박적층판, 종이/페놀 동박적층판, 고주파용 동박적층판 및 플렉시블 동박적층판 등 여러 가지가 있으나 일반적으로 유리/에폭시 동박적층판이 사용된다.
이후, CNC 드릴(Computer Numerical Control Drill) 또는 레이저 드릴을 이용하여 칩 또는 부품이 실장 될 영역에 홀을 형성한다.
여기서, CNC 드릴을 이용하는 방식은 양면 인쇄회로기판의 비아홀이나 다층 인쇄회로기판의 도통홀을 형성할 때 적당하고, 레이저를 이용하는 방식은 다층 인쇄회로기판의 마이크로 비아홀을 형성할 때 적당하다.
이때, 레이저를 이용할 경우 YAG 레이저(Yttrium Aluminum Garnet Laser)를이용하여 동박과 절연층을 동시에 가공할 수 있고, 비아홀이 형성될 부분의 동박을 식각한 후 이산화탄소 레이저(CO2 Laser)를 이용하여 절연층을 가공할 수 있다.
홀은 도 2c에 도시된 바와 같이 동박적층판을 관통하는 관통홀(116)로 형성되거나 칩(114)의 높이 만큼 하부 동박(110c)과 제 2 절연층(112a)의 일부가 파인 홈으로 형성될 수 있다.
이러한, 홀은 홀 내부에 실장 되는 칩 또는 부품보다 큰 너비를 갖도록 형성되거나 칩 또는 부품의 너비와 동일하게 형성된다. 또한, 홀이 홈 형태로 형성될 경우 홈 내부에 칩이 완전하게 실장 될 수 있도록 홈은 칩 또는 부품의 높이와 동일하거나 더 큰 높이를 갖도록 형성된다.
홀을 형성한 후에는 디버링(Deburring) 및 디스미어(Desmear) 공정으로 홀 형성 시 발생하는 각종 오염과 이물질을 제거한다.
여기서, 디버링 공정은 드릴링 가공 시 발생 되는 동박의 버(burr) 및 홀 내벽의 먼지 입자와 동박 표면의 먼지, 지문 등을 제거하는 공정이고, 디스미어 공정은 드릴링 가공 시 홀 내벽에 부착되는 스미어(smear)를 제거하기 위한 공정이다.
이후, 화상 형성 공정을 통해 내층 회로패턴(110b, 110c)을 형성한다. 이때, 내층 회로패턴(110b, 110c)은 사진 식각 공정이나 스크린 인쇄 공정을 통해 형성된다.
여기서, 사진 식각 공정은 아트워크 필름에 인쇄된 회로패턴을 기판상에 전사하는 방식으로 전사 방법에는 여러 가지 방법이 있으나, 가장 흔히 사용되는 방법으로는 감광성의 드라이 필름을 사용하여 자외선에 의해 아트워크 필름에 인쇄된 회로패턴을 드라이 필름으로 전사하는 방식이다.
또한, 스크린 인쇄 공정은 스크린 판을 이용하여 배선패턴을 전사하는 방법으로 회로패턴을 형성하는 방법이다.
제 2 기판(101)이 완성된 후에는 프레스로 가열, 가압하여 제 1 기판(100), 제 2 기판(101) 및 제 3 절연층(112b)과 동박(110d)으로 이루어진 제 3 기판(102)을 도 2d에 도시된 바와 같이 순차적으로 적층 시킨다.
이때, 제 1 기판(100)에 일부 실장 된 칩(114)은 나머지 부분에 제 2 기판(101)에 형성된 홀에 실장 된다. 그리고, 제 2 기판(101)에 형성된 홀이 칩(114)의 너비와 동일한 크기로 형성되어 있는 경우에는 칩(114)의 상부에만 제 3 절연층(112b)이 적층 되나 제 2 기판(101)에 형성된 홀이 칩(114)의 너비보다 크게 형성되어 있는 경우에는 칩 전극(114a)과 제 2 절연층(112a) 사이에 제 3 절연층(112b)이 적층 된다.
이후, 에칭액을 이용하여 도 2e에 도시된 바와 같이 제 1 기판(100) 및 제 3 기판(102)에 적층 된 외층 동박(110a, 110d)을 제거한다.
외층 동박(110a, 110d)을 제거한 후에는 디스미어 공정으로 칩 전극(114a)의 하부에 남아있는 수지를 제거한다.
이후, 무전해 동도금 과정을 통해 도 2f에 도시된 바와 같이 제 1 기판(100)의 하부와 제 3 기판(102)의 상부에 동도금층(110a, 110d)을 형성한다.
동도금층(110a, 110d)을 형성한 후에는 레이저를 이용하여 비아홀(116a)을 형성한 후 동도금층(110a, 110d) 위에 드라이 필름을 부착하여 노광 및 현상 처리한다. 이후, 전해 동도금 공정을 통해 드라이 필름이 부착되지 않은 회로패턴 형성부분에 동도금층을 형성한 후 드라이 필름을 제거한다. 드라이 필름이 제거된 후에는 플래쉬 에칭을 통해 드라이 필름이 부착되었던 부분의 동도금층을 제거하여 도 2g와 같은 외층 회로패턴(110a, 110d)을 형성한다.
그러나, 도 2f에서 무전해 동도금 후 전해 동도금을 통해 동도금층(110a, 110d)을 형성할 경우에는 무전해 동도금 및 전해 동도금 공정을 통해 동도금층(110a, 110d)을 형성한 뒤 도 2g에 도시된 바와 같이 레이저를 이용하여 비아홀(116a)을 형성한다. 비아홀(116a)이 형성되면, 동도금층(110a, 100d) 위에 드라이 필름을 부착한 후 노광 및 현상을 통해 회로패턴이 형성되지 않는 부분의 드라이 필름을 제거한 후 에칭액으로 동도금층(110a, 110d)을 에칭하여 회로패턴을 형성한다. 이후, 회로패턴 위에 부착된 드라이 필름을 제거하여 도 2g와 같은 외층 회로패턴(110a, 110d)이 형성한다.
외층 회로패턴(110a, 110d)을 형성한 후에는 통상의 인쇄회로기판 공정에 따라 솔더 레지스트를 도포하고, 노광, 현상 및 건조 공정을 거쳐 전원의 공급 및 신호의 교환을 위해 외부 단자와 연결되는 부분 즉, 와이어 본딩 패드 및 솔더볼 패드로 사용되는 부분을 제외한 나머지 영역에 솔더 레지스트 패턴을 형성한 후 금, 니켈, 로듐 등과 같이 경도가 높고 도전성이 좋은 금속으로 도전층을 형성한다.
이와 같이 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판 및 그 제조방법은 열처리 이외에 추가적인 재료를 기판 내에 삽입하지 않았기 때문에 Pre-SMT 공정에서 발생 되는 페이스트, 칩 본드 및 테이프 등의 공정비용 및 재료비용을 줄일 수 있게 된다.
또한, 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판 및 그 제조방법은 기판 내에 이종 재료가 첨가되지 않기 때문에 신뢰성 저하를 방지할 수 있게 된다.
상술한 바와 같이, 본 발명은 열처리 이외에 추가적인 재료를 기판 내에 삽입하지 않았기 때문에 Pre-SMT 공정에서 발생 되는 페이스트, 칩 본드 및 테이프 등의 공정비용 및 재료비용을 줄일 수 있고, 기판 내에 이종 재료가 첨가되지 않기 때문에 신뢰성 저하를 방지할 수 있다.
여기서, 상술한 본 발명에서는 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경할 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 양면에 전극이 형성된 칩;
    제 1 절연층과 상기 제 1 절연층의 하부에 형성된 하부 외층 회로패턴을 포함하고, 상기 제 1 절연층에 상기 칩의 일부가 실장 되며, 상기 하부 외층 회로패턴이 상기 칩의 전극에 연결된 제 1 기판;
    제 2 절연층과 상기 제 2 절연층의 양면에 내층 회로패턴이 형성되고, 상기 내층 회로패턴 중 하부 내층 회로패턴이 비아홀을 통해 상기 하부 외층 회로패턴과 전기적으로 연결되며, 상기 제 1 기판에 실장 되지 않은 칩의 나머지 부분이 실장 되는 홀이 형성되어 상기 제 1 기판 위에 적층 된 제 2 기판; 및
    제 3 절연층과 상기 제 3 절연층의 상부에 형성된 상부 외층 회로패턴을 포함하고, 상기 상부 외층 회로패턴이 상기 내층 회로패턴 중 상부 내층 회로패턴과 비아홀을 통해 전기적으로 연결되어 상기 제 2 기판 위에 적층 된 제 3 기판을 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 홀은 상기 칩보다 큰 너비를 갖도록 형성되거나 또는 상기 칩과 동일한 너비로 형성되는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  3. 제 1 항에 있어서,
    상기 홀은 상기 제 2 기판을 관통하는 관통홀이거나 또는 상부에 관통되지 않은 상기 제 2 절연층이 존재하는 홈인 것을 특징으로 하는 칩 내장형 인쇄회로기 판.
  4. (a) 제 1 절연층과 상기 제 1 절연층의 한 면에 동박이 부착된 제 1 기판을 준비하는 단계;
    (b) 상기 제 1 절연층을 열처리하여 용융시켜 전극이 양측에 부착된 칩을 상기 제 1 절연층에 부분 실장 하는 단계;
    (c) 제 2 절연층의 양면에 내층 회로패턴이 형성되고, 상기 칩이 실장 되는 홀이 형성된 제 2 기판을 준비하는 단계;
    (d) 상기 제 2 기판의 홀에 상기 부분 실장 되지 않은 나머지 부분을 실장하고 제 3 절연층과 동박으로 이루어진 제 3 기판을 상기 제 2 기판의 위에 올린 후 상기 제 1 기판, 제 2 기판 및 제 3 기판을 순차적으로 적층 하는 단계;
    (e) 상기 제 1 기판 및 제 3 기판에 부착된 외층 동박을 제거하는 단계; 및
    (f) 상기 제 1 기판의 하부 및 제 3 기판의 상부에 외층 회로패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  5. 제 4 항에 있어서,
    상기 (e) 단계는 상기 동박을 제거한 후 디스미어 공정으로 상기 칩 전극의 하부에 부착된 수지를 제거하는 단계를 더 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  6. 제 4 항에 있어서,
    상기 (f) 단계는 무전해 동도금 공정으로 상기 제 1 기판의 하부 및 제 3 기판의 상부에 동도금층을 형성하는 단계; 및
    상기 동도금층 위에 드라이 필름을 부착하여 노광 및 현상한 후 전해 동도금 공정을 이용하여 외층 회로패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  7. 제 4 항에 있어서,
    상기 (f) 단계는 무전해 동도금 및 전해 동도금 공정을 통해 상기 제 1 기판의 하부 및 제 3 기판의 상부에 동도금층을 형성하는 단계; 및
    상기 동도금층 위에 드라이 필름을 부착하여 노광 및 현상 한 후 외층 회로패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  8. 제 4 항에 있어서,
    상기 홀은 상기 제 2 기판을 관통하는 관통홀이거나 또는 상부에 관통되지 않은 상기 제 2 절연층이 존재하는 홈인 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  9. 제 4 항에 있어서,
    상기 홀은 상기 칩보다 큰 너비로 형성되거나 또는 상기 칩과 동일한 너비로 형성되는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
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