KR101187977B1 - 패키지 기판 및 그의 제조방법 - Google Patents

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Abstract

본 발명의 패키지 기판은 적어도 하나의 도전성 패드를 구비한 기판; 상기 기판 상에 제공되며, 상기 도전성 패드를 노출하는 개구부를 갖는 절연층; 상기 개구부 내의 상기 도전성 패드 상에 형성되며, 상기 절연층의 측벽을 따라 상기 절연층의 상부면 보다 높게 형성된 들뜸 방지층; 상기 들뜸 방지층 상에 형성된 기둥형 단자; 및 상기 기둥형 단자 상에 형성된 솔더 범프;를 포함하고, 상기 들뜸 방지층은 상기 기둥형 단자를 형성하는 도금액이 상기 절연층에 형성되는 것을 방지할 수 있도록 상기 개구부의 형상에 대응하여 컵 모양으로 형성될 수 있다.
패키지 기판, 휨 변형, 들뜸 방지층

Description

패키지 기판 및 그의 제조방법{Package substrate and fabricating method of the same}
본 발명은 패키지 기판 및 그의 제조방법에 관한 것으로서, 보다 구체적으로, 기둥형 단자의 조성 및 형성 공정을 개선하여 기판의 휨 변형 정도를 제어할 수 있는 패키지 기판 및 그의 제조방법에 관한 것이다.
플립 칩 패키징은 칩과 기판에 형성된 솔더 범프를 이용하여 접속하는 구조를 가지고 있다.
고속 대용량 데이터 처리를 목적으로 사용하는 플립 칩 패키지는 점차 처리하는 데이터 용량의 증가와 경박단소의 반도체 트랜드에 발맞춰 범프 피치가 점차 줄어들고 있는 추세이다.
이러한 추세에 따른 패키징의 변화는 범프 신뢰성이 악화되는 문제점을 야기 시키고 있어, 이에 대한 개선이 빠르게 이루어지고 있다.
기존에는 기판과 칩의 범프 접속 신뢰성을 향상시키기 위해서 칩 쪽의 범프의 재료로 솔더에서 기계적 강도가 있고 안정적인 구리로 바꾸고, 기판 쪽의 범프 또한 구리 포스트로 형성시킨 구조가 제안되고 있다.
칩과 기판에 형성된 구리를 접합하기 위한 매개체로써는 일반적으로 솔더를 사용하고 있는데 보통 기판에 형성된 구리 포스트 위에 솔더를 인쇄 혹은 도금하여 사용하고 있다. 그러나, 상기와 같은 구리 포스트 솔더 범프는 몇 가지 문제점을 보이고 있다. 구리 포스트는 구리의 성질상 쉽게 산화 되고 경도가 강하기 때문에 기판과 칩 간에 휨(warpage) 현상이 발생하게 되면, 구리 포스트에 균열이 생기고 더 나아가 단락 현상이 발생되기도 한다.
이에 따라서, 다양한 합금 금속 재료로 구리 포스트를 대체하고자 하는 시도가 있어 왔다. 그러나, 이러한 합금 금속 재료로 선정된 포스트의 형성 공정에서, 금속 시드층과 드라이 필름 사이에서 드라이 필름의 들뜸 현상이 발생하여, 도금이 되지 말아야 할 절연층에 도금이 되기도 하고, 반대로 도금이 되어야 할 패드에는 전혀 도금이 이루어지지 않는 문제점이 발생하였다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 기둥형 단자의 조성 및 형성 공정을 개선하여 기판의 휨 변형 정도를 제어할 수 있는 패키지 기판 및 그의 제조방법을 제공하는 것이다.
상기한 목적을 달성하기 위해서, 본 발명의 일 실시 형태는,
적어도 하나의 도전성 패드를 구비한 기판; 상기 기판 상에 제공되며, 상기 도전성 패드를 노출하는 개구부를 갖는 절연층; 상기 개구부 내의 상기 도전성 패드 상에 형성되며, 상기 절연층의 측벽을 따라 상기 절연층의 상부면 보다 높게 형성된 들뜸 방지층; 상기 들뜸 방지층 상에 형성된 기둥형 단자; 및 상기 기둥형 단자 상에 형성된 솔더 범프;를 포함하고, 상기 들뜸 방지층은 상기 기둥형 단자를 형성하는 도금액이 상기 절연층에 형성되는 것을 방지할 수 있도록 상기 개구부의 형상에 대응하여 컵 모양으로 형성될 수 있다.
삭제
또한, 상기 들뜸 방지층은 구리로 이루어질 수 있다.
또한, 상기 들뜸 방지층은 상기 들뜸 방지층의 최하부에 도금 시드층을 더 포함할 수 있다.
그리고, 상기 들뜸 방지층 및 상기 기둥형 단자는 전해 도금법으로 형성되어 구비될 수 있다.
그리고, 상기 기둥형 단자는 주석(tin) 및 구리(copper)의 합금으로 이루어질 수 있다.
여기서, 상기 구리(copper)의 함량은 0.2wt% 내지 4wt%일 수 있다.
또한, 상기 솔더 범프는 주석(tin) 및 비스무스(bismuth)의 합금으로 이루어질 수 있다.
상기한 목적을 달성하기 위해서, 본 발명의 다른 실시 형태는,
적어도 하나의 도전성 패드를 구비한 기판을 마련하는 단계; 상기 기판 상에 상기 도전성 패드가 노출되도록 개구부를 갖는 절연층을 형성하는 단계; 상기 개구부 내의 상기 도전성 패드 상에, 상기 절연층의 측벽을 따라 상기 절연층의 상부면 보다 높은 들뜸 방지층을 형성하는 단계; 상기 들뜸 방지층 상에 기둥형 단자를 형성하는 단계; 및 상기 기둥형 단자 상에 솔더 범프를 형성하는 단계;를 포함하고, 상기 들뜸 방지층은 상기 기둥형 단자를 형성하는 도금액이 상기 절연층에 형성되는 것을 방지할 수 있도록 상기 개구부의 형상에 대응하여 컵 모양으로 형성될 수 있다.
여기서, 상기 들뜸 방지층을 형성하는 단계 이전에, 상기 절연층 상에 도금 시드층을 형성하는 단계 및 상기 도금 시드층 상에 기둥형 단자 형성을 위한 드라이 필름 패턴을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 드라이 필름 패턴을 형성하는 단계는, 상기 도금 시드층 상에 드라이 필름 레지스트를 형성하는 단계 및 상기 드라이 필름 레지스트를 노광 및 현상하여 상기 드라이 필름 패턴을 형성하는 단계로 이루어질 수 있다.
삭제
또한, 상기 들뜸 방지층은 구리로 형성될 수 있다.
그리고, 상기 들뜸 방지층 및 상기 기둥형 단자는 전해 도금법으로 형성될 수 있다.
여기서, 상기 기둥형 단자는 0.5ASD(A/dm2) 내지 3ASD(A/dm2)에서 전해 도금될 수 있다.
또한, 상기 기둥형 단자는 주석(tin) 및 구리(copper)의 합금으로 형성될 수 있다.
여기서, 상기 구리(copper)의 함량은 0.2wt% 내지 4wt%이 되도록 형성될 수 있다.
또한, 상기 솔더 범프는 주석(tin) 및 비스무스(bismuth)의 합금으로 형성될 수 있다.
그리고, 상기 솔더 범프를 형성하는 단계 이후에, 리플로우 단계를 더 포함할 수 있다.
본 발명에 따르면, 기둥형 단자의 조성 및 형성 공정을 개선하여 기판의 휨 변형 정도를 제어할 수 있는 패키지 기판 및 그의 제조 방법을 제공할 수 있다.
또한, 도금 공정시 드라이 필름 패턴의 들뜸 현상을 미연에 방지하여, 사용자가 원하는 곳에 도금을 실시하고 원하지 않는 곳에는 도금이 되지 않도록 할 수 있다.
또한, 기둥형 단자를 구성하는 물질 보다 낮은 녹는점을 갖는 물질로 솔더 범프를 형성하여, 리플로우시 솔더 범프와 기둥형 단자가 함께 녹는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하에서는 도 1을 참조하여 본 발명의 실시예에 따른 패키지 기판에 대하여 설명한다.
도 1은 본 발명의 실시예에 따른 패키지 기판을 개략적으로 나타내는 단면도이다.
본 발명의 실시예에 따른 패키지 기판(1)은 적어도 하나의 도전성 패드(101)를 구비한 기판(10), 상기 기판(10) 상에 제공되며, 상기 도전성 패드(101)를 노출하는 개구부(O)를 갖는 절연층(102), 상기 개구부(O) 내의 상기 도전성 패드(101) 상에 형성되며, 상기 절연층(102)의 측벽을 따라 상기 절연층(102)의 상부면 보다 높게 형성된 들뜸 방지층(105), 상기 들뜸 방지층(105) 상에 형성된 기둥형 단자(106) 및 상기 기둥형 단자(106) 상에 형성된 솔더 범프(107)를 포함한다.
여기서, 들뜸 방지층(105)은 상기 개구부(O)의 형상에 대응하여 컵모양으로 형성되어 구비되며, 구리로 이루어질 수 있다.
또한, 상기 들뜸 방지층(105)은 상기 들뜸 방지층(105)의 최하부에 도금 시드층(103)을 더 포함한다. 도금 시드층(103)은 무전해 도금으로 형성된 화학 동 도금일 수 있는데, 상기 도금 시드층(103)은 이후 전해 도금으로 형성되는 들뜸 방지층(105)과 기둥형 단자(106)를 위한 전극 역할을 한다. 여기서, 들뜸 방지층(105)과 기둥형 단자(106)는 전해 도금으로 형성되나, 들뜸 방지층(105)과 기둥형 단자(106)를 형성하는 방법은 이에 한정되는 것은 아니고, 도금 시드층(103) 없이 무전해 도금으로 형성하는 것도 가능할 것이다.
상기 들뜸 방지층(105)은 개구부(O) 내의 상기 도전성 패드(101) 상에 형성되며, 상기 절연층(102)의 측벽을 따라 상기 절연층(102)의 상부면 보다 높게 형성된다. 들뜸 방지층(105)은 이후 형성될 기둥형 단자(106) 형성용 도금액이 절연층(102)과 기둥형 단자(106) 형성용 드라이 필름 패턴(도시하지 않음, 도 2d 내디 도 2h 참조) 사이의 계면 침투를 방지함으로써 드라이 필름 패턴의 들뜨는 문제를 미연에 방지하여, 사용자가 원하는 곳에 도금을 실시하고 원하지 않는 곳에는 도금이 되지 않도록 하는 역할을 할 수 있다.
상기 들뜸 방지층(105) 상에는 기둥형 단자(106)가 전해 도금법으로 형성되어 구비될 수 있는데, 상기 기둥형 단자(106)는 주석(tin) 및 구리(copper)의 합금으로 이루어지는 것이 바람직하다. 여기서, 구리의 함량은 0.2wt% 내지 4wt%로 포함될 수 있다. 기존에 많이 사용하던 구리로 이루어진 기둥형 단자 대신에, 상기한 바와 같은 주석 및 구리의 합금으로 이루어진 기둥형 단자(106)를 사용하게 되면, 구리 보다 연성인 주석 및 구리의 합금의 성질로 인하여 기판의 휨 변형 정도를 제어할 수 있는 패키지 기판(1)을 제작할 수 있다.
상기 들뜸 방지층(105) 상에는 솔더 범프(107)가 형성되어 구비되는데, 상기 솔더 범프(107)는 주석(tin) 및 비스무스(bismuth)의 합금으로 이루어지는 것이 바람직하다. 기둥형 단자(106)를 구성하는 주석 및 구리의 합금 보다 낮은 녹는점을 갖는 주석 및 비스무스의 합금으로 솔더 범프(107)를 구성하게 되면, 리플로우하여 솔더 범프(107)를 형성할 때, 기둥형 단자(106)가 함께 녹는 것을 방지할 수 있다.
이하에서는 도 2a 내지 도 2i를 참조하여 본 발명의 실시예에 따른 패키지 기판의 제조방법에 대하여 설명한다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 패키지 기판을 형성하는 공정을 개략적으로 나타내는 단면도이다.
본 발명의 실시예에 따른 패키지 기판(1)의 제조방법은 적어도 하나의 도전성 패드(101)를 구비한 기판(10)을 마련하는 단계, 상기 기판(10) 상에 상기 도전성 패드(101)가 노출되도록 개구부(O)를 갖는 절연층(102)을 형성하는 단계, 상기 개구부(O) 내의 상기 도전성 패드(101) 상에, 상기 절연층(102)의 측벽을 따라 상기 절연층(102)의 상부면 보다 높은 들뜸 방지층(105)을 형성하는 단계, 상기 들뜸 방지층(105) 상에 기둥형 단자(106)를 형성하는 단계 및 상기 기둥형 단자(106) 상에 솔더 범프(107)를 형성하는 단계를 포함한다.
도 2a에서와 같이, 적어도 하나의 도전성 패드(101)를 구비한 기판(10) 상에 도전성 패드(101)가 노출되도록 개구부(O)를 갖는 절연층(102)을 형성한다. 상기 절연층(102)은 감광성 솔더 레지스트로 형성될 수 있는데, 솔더 레지스트를 도포하고 노광 및 현상하여 절연층(102)을 형성할 수 있다.
다음, 도 2b에서와 같이, 개구부(O)를 갖는 절연층(102) 상에 도금 시드층(103)을 형성한다. 도금 시드층(103)은 무전해 도금으로 형성된 화학 동 도금일 수 있는데, 상기 도금 시드층(103)은 이후 전해 도금으로 형성되는 들뜸 방지층(105)과 기둥형 단자(106)를 위한 전극 역할을 한다.
다음, 도 2c에서와 같이, 상기 도금 시드층(103) 상에 드라이 필름 레지스트(104')를 형성한 후, 상기 드라이 필름 레지스트(104')를 노광 및 현상하여 도 2d와 같은 드라이 필름 패턴(104)을 형성한다.
다음, 도 2e에서와 같이, 상기 개구부(O) 내의 도전성 패드(101) 상에, 기 절연층(102)의 측벽을 따라 상기 절연층(102)의 상부면 보다 높은 들뜸 방지층(105)을 형성한다.
여기서, 들뜸 방지층(105)은 상기 개구부(O)의 형상에 대응하여 컵모양으로 형성되며, 구리로 이루어질 수 있다.
또한, 들뜸 방지층(105)은 도금 시드층(103)을 전극으로 하여 전해 도금법으로 형성될 수 있다.
여기서, 들뜸 방지층(105)은 이후 형성될 기둥형 단자(106) 형성용 도금액이 절연층(102)과 기둥형 단자(106) 형성용 드라이 필름 패턴(104) 사이의 계면 침투를 방지함으로써 드라이 필름 패턴(104)의 들뜨는 문제를 미연에 방지하여, 사용자가 원하는 곳에 도금을 실시하고 원하지 않는 곳에는 도금이 되지 않도록 하는 역할을 할 수 있다.
다음, 도 2f에서와 같이, 상기 들뜸 방지층(105) 상에 기둥형 단자(106)를 형성한다. 기둥형 단자(106) 또한 전해 도금법으로 형성될 수 있는데, 상기 기둥 형 단자(106)는 주석(tin) 및 구리(copper)의 합금으로 이루어지는 것이 바람직하다. 여기서, 구리의 함량은 0.2wt% 내지 4wt%로 포함될 수 있다. 기존에 많이 사용하던 구리로 이루어진 기둥형 단자 대신에, 상기한 바와 같은 주석 및 구리의 합금으로 이루어진 기둥형 단자(106)를 사용하게 되면, 구리 보다 연성인 주석 및 구리의 합금의 성질로 인하여 기판의 휨 변형 정도를 제어할 수 있는 패키지 기판(1)을 제작할 수 있다.
여기서, 들뜸 방지층(105)과 기둥형 단자(106)는 전해 도금으로 형성되나, 들뜸 방지층(105)과 기둥형 단자(106)를 형성하는 방법은 이에 한정되는 것은 아니고, 도금 시드층(103) 없이 무전해 도금으로 형성하는 것도 가능할 것이다.
상기 기둥형 단자(106)는 이루는 입자 크기가 작게 형성되도록 0.5ASD(A/dm2) 내지 3ASD(A/dm2)에서 전해 도금되는 것이 바람직하다. 주석 및 구리의 합금 형성 공정 중 높은 전류 밀도가 인가되면, 상기 합금의 입자 크기가 커짐에 따라 부피 팽창이 발생함으로써 드라이 필름 패턴(104)이 뜰뜨게 되는 현상이 유발될 수 있다. 따라서, 0.5ASD(A/dm2) 내지 3ASD(A/dm2)에서 주석 및 구리의 합금을 전해 도금하여 기둥형 단자(106)를 형성함으로써 상기 기둥형 단자(106)를 이루는 입자 크기가 작게 형성되도록 한다.
다음, 도 2g에서와 같이, 상기 기둥형 단자(106) 상에 솔더 페이스트(107') 를 인쇄한다.
다음, 도 2h에서와 같이, 솔더 페이스트(107')를 리플로우하여 솔더 범프(107)를 형성한다.
상기 솔더 범프(107)는 주석(tin) 및 비스무스(bismuth)의 합금으로 이루어지는 것이 바람직하다. 기둥형 단자(106)를 구성하는 주석 및 구리의 합금 보다 낮은 녹는점을 갖는 주석 및 비스무스의 합금으로 솔더 범프(107)를 구성하게 되면, 리플로우하여 솔더 범프(107)를 형성할 때, 기둥형 단자(106)가 함께 녹는 것을 방지할 수 있다.
다음, 도 2i에서와 같이, 기둥형 단자(106) 형성용 드라이 필름 패턴(104)을 제거한 후, 드라이 필름 패턴(104) 하면의 도금 시드층(103)을 제거하여 도 1에 도시된 패키지 기판(1)을 완성한다.
본 발명의 실시예에 따르면, 기둥형 단자의 조성 및 형성 공정을 개선하여 기판의 휨 변형 정도를 제어할 수 있는 패키지 기판 및 그의 제조 방법을 제공할 수 있다.
또한, 도금 공정시 드라이 필름 패턴의 들뜸 현상을 미연에 방지하여, 사용 자가 원하는 곳에 도금을 실시하고 원하지 않는 곳에는 도금이 되지 않도록 할 수 있다.
또한, 기둥형 단자를 구성하는 물질 보다 낮은 녹는점을 갖는 물질로 솔더 범프를 형성하여, 리플로우시 솔더 범프와 기둥형 단자가 함께 녹는 것을 방지할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1은 본 발명의 실시예에 따른 패키지 기판을 개략적으로 나타내는 단면도이다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 패키지 기판을 형성하는 공정을 개략적으로 나타내는 단면도이다.

Claims (19)

  1. 적어도 하나의 도전성 패드를 구비한 기판;
    상기 기판 상에 제공되며, 상기 도전성 패드를 노출하는 개구부를 갖는 절연층;
    상기 개구부 내의 상기 도전성 패드 상에 형성되며, 상기 절연층의 측벽을 따라 상기 절연층의 상부면 보다 높게 형성된 들뜸 방지층;
    상기 들뜸 방지층 상에 형성된 기둥형 단자; 및
    상기 기둥형 단자 상에 형성된 솔더 범프;
    를 포함하고,
    상기 들뜸 방지층은 상기 기둥형 단자를 형성하는 도금액이 상기 절연층에 형성되는 것을 방지할 수 있도록 상기 개구부의 형상에 대응하여 컵 모양으로 형성되는 패키지 기판.
  2. 삭제
  3. 제1항에 있어서,
    상기 들뜸 방지층은 구리로 이루어진 것을 특징으로 하는 패키지 기판.
  4. 제1항에 있어서,
    상기 들뜸 방지층은 상기 들뜸 방지층의 최하부에 도금 시드층을 더 포함하는 것을 특징으로 하는 패키지 기판.
  5. 제1항에 있어서,
    상기 들뜸 방지층 및 상기 기둥형 단자는 전해 도금법으로 형성되어 구비되는 것을 특징으로 하는 패키지 기판.
  6. 제1항에 있어서,
    상기 기둥형 단자는 주석(tin) 및 구리(copper)의 합금으로 이루어진 것을 특징으로 하는 패키지 기판.
  7. 제6항에 있어서,
    상기 구리(copper)의 함량은 0.2wt% 내지 4wt%인 것을 특징으로 하는 패키지 기판.
  8. 제1항에 있어서,
    상기 솔더 범프는 주석(tin) 및 비스무스(bismuth)의 합금으로 이루어진 것을 특징으로 하는 패키지 기판.
  9. 적어도 하나의 도전성 패드를 구비한 기판을 마련하는 단계;
    상기 기판 상에 상기 도전성 패드가 노출되도록 개구부를 갖는 절연층을 형성하는 단계;
    상기 개구부 내의 상기 도전성 패드 상에, 상기 절연층의 측벽을 따라 상기 절연층의 상부면 보다 높은 들뜸 방지층을 형성하는 단계;
    상기 들뜸 방지층 상에 기둥형 단자를 형성하는 단계; 및
    상기 기둥형 단자 상에 솔더 범프를 형성하는 단계;
    를 포함하고,
    상기 들뜸 방지층은 상기 기둥형 단자를 형성하는 도금액이 상기 절연층에 형성되는 것을 방지할 수 있도록 상기 개구부의 형상에 대응하여 컵 모양으로 형성되는 패키지 기판의 제조방법.
  10. 제9항에 있어서,
    상기 들뜸 방지층을 형성하는 단계 이전에
    상기 절연층 상에 도금 시드층을 형성하는 단계; 및
    상기 도금 시드층 상에 기둥형 단자 형성을 위한 드라이 필름 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 패키지 기판의 제조방법.
  11. 제10항에 있어서,
    상기 드라이 필름 패턴을 형성하는 단계는
    상기 도금 시드층 상에 드라이 필름 레지스트를 형성하는 단계; 및
    상기 드라이 필름 레지스트를 노광 및 현상하여 상기 드라이 필름 패턴을 형성하는 단계로 이루어지는 것을 특징으로 하는 패키지 기판의 제조방법.
  12. 삭제
  13. 제9항에 있어서,
    상기 들뜸 방지층은 구리로 형성되는 것을 특징으로 하는 패키지 기판의 제조방법.
  14. 제9항에 있어서,
    상기 들뜸 방지층 및 상기 기둥형 단자는 전해 도금법으로 형성되는 것을 특징으로 하는 패키지 기판의 제조방법.
  15. 제14항에 있어서,
    상기 기둥형 단자는 0.5ASD(A/dm2) 내지 3ASD(A/dm2)에서 전해 도금되는 것을 특징으로 하는 패키지 기판의 제조방법.
  16. 제9항에 있어서,
    상기 기둥형 단자는 주석(tin) 및 구리(copper)의 합금으로 형성되는 것을 특징으로 하는 패키지 기판의 제조방법.
  17. 제16항에 있어서,
    상기 구리(copper)의 함량은 0.2wt% 내지 4wt%이 되도록 형성되는 것을 특징으로 하는 패키지 기판의 제조방법.
  18. 제9항에 있어서,
    상기 솔더 범프는 주석(tin) 및 비스무스(bismuth)의 합금으로 형성되는 것을 특징으로 하는 패키지 기판의 제조방법.
  19. 제9항에 있어서,
    상기 솔더 범프를 형성하는 단계 이후에, 리플로우 단계를 더 포함하는 것을 특징으로 하는 패키지 기판의 제조방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101167805B1 (ko) * 2011-04-25 2012-07-25 삼성전기주식회사 패키지 기판 및 이의 제조방법
KR101782503B1 (ko) * 2011-05-18 2017-09-28 삼성전자 주식회사 솔더 범프 붕괴를 억제하는 반도체 소자의 범프 형성방법
JP2013077726A (ja) * 2011-09-30 2013-04-25 Toppan Printing Co Ltd 半導体パッケージの製造方法
US20130313710A1 (en) * 2012-05-22 2013-11-28 Micron Technology, Inc. Semiconductor Constructions and Methods of Forming Semiconductor Constructions
KR101936232B1 (ko) 2012-05-24 2019-01-08 삼성전자주식회사 전기적 연결 구조 및 그 제조방법
KR101382843B1 (ko) 2012-05-25 2014-04-08 엘지이노텍 주식회사 반도체 패키지 기판, 이를 이용한 패키지 시스템 및 이의 제조 방법
US9064971B2 (en) * 2012-12-20 2015-06-23 Intel Corporation Methods of forming ultra thin package structures including low temperature solder and structures formed therby
US10051741B2 (en) 2013-11-06 2018-08-14 Qualcomm Incorporated Embedded layered inductor
JP2016122776A (ja) * 2014-12-25 2016-07-07 イビデン株式会社 バンプ付きプリント配線板およびその製造方法
CN110047762A (zh) * 2019-04-03 2019-07-23 江苏纳沛斯半导体有限公司 一种提高不规则铜柱高度均匀性的优化方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771320B1 (ko) 2006-05-29 2007-10-29 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5269453A (en) * 1992-04-02 1993-12-14 Motorola, Inc. Low temperature method for forming solder bump interconnections to a plated circuit trace
JP2000299337A (ja) * 1999-04-13 2000-10-24 Fujitsu Ltd 半導体装置及びその製造方法
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
JP2002329966A (ja) * 2001-04-27 2002-11-15 Sumitomo Bakelite Co Ltd 多層配線板製造用配線基板及び多層配線板
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
WO2003078153A2 (en) * 2002-03-14 2003-09-25 General Dynamics Advanced Information Systems, Inc. Lamination of high-layer-count substrates
US6878633B2 (en) * 2002-12-23 2005-04-12 Freescale Semiconductor, Inc. Flip-chip structure and method for high quality inductors and transformers
JP3972813B2 (ja) * 2002-12-24 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
US7276801B2 (en) 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
JP4812296B2 (ja) * 2004-12-24 2011-11-09 イビデン株式会社 プリント配線板およびプリント配線板の製造方法
US7323780B2 (en) * 2005-11-10 2008-01-29 International Business Machines Corporation Electrical interconnection structure formation
JP5171636B2 (ja) 2005-12-13 2013-03-27 エリコン・ソーラー・アクチェンゲゼルシャフト,トリュープバッハ スパッタターゲット利用改善
KR100772920B1 (ko) 2006-02-20 2007-11-02 주식회사 네패스 솔더 범프가 형성된 반도체 칩 및 제조 방법
KR101479512B1 (ko) 2008-01-22 2015-01-08 삼성전자주식회사 반도체 패키지의 제조방법
US8283781B2 (en) * 2010-09-10 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having pad structure with stress buffer layer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771320B1 (ko) 2006-05-29 2007-10-29 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법

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