KR20120015060A - 전자소자 내장형 다층 연성인쇄회로기판 및 그 제조 방법 - Google Patents

전자소자 내장형 다층 연성인쇄회로기판 및 그 제조 방법 Download PDF

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KR20120015060A
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Abstract

본 발명은 전자소자 접착면의 디라미네이션 현상을 방지하여 신뢰성을 확보할 수 있는 전자소자 내장형 다층 FPCB 및 그 제조방법에 관한 것으로, 적어도 일면에 회로패턴이 형성되고, 전극 패드가 형성된 전자소자가 상기 일면에 실장된 제1 연성동박적층판; 적어도 일면에 회로패턴이 형성되고, 상기 제1 연성동박적층판 일면에 접합되는 제2 연성동박적층판; 및 상기 제1 연성동박적층판 및 상기 제2 연성동박적층판 사이에 상기 전자소자를 포함하여 밀봉 및 절연시키면서 전도성 부여 처리된 1 이상의 비어홀이 형성된 접착층;을 포함하고, 상기 전자소자는, 상기 제2 연성동박적층판을 향하는 면 중 상기 전극 패드 부분을 제외한 면과 상기 접착층 사이에 배리어층이 형성되고, 상기 배리어층은 상기 전자소자 면과 접착층 사이의 디라미네이션 억제성 물질로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 및 그 제조방법을 제공하여, 특히 연성 기판을 사용하고 나아가 두께가 얇은 기판의 경우라도 전자소자와 접착물질 간 접착력이 저하되지 않아 디라미네이션 현상을 방지하여 신뢰성이 우수한 전자소자 내장형 다층 FPCB 및 그 제조방법을 제공할 수 있다.

Description

전자소자 내장형 다층 연성인쇄회로기판 및 그 제조 방법{ACTIVE IC CHIP EMBEDDED MULTILAYER FLEXIBLE PRINTED CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자소자 내장형 다층 연성인쇄회로기판(flexible printed circuit board, 이하, FPCB라 함) 및 그 제조방법에 관한 것으로, 더욱 상세하게는 전자소자 접착면의 디라미네이션(delamination) 현상을 방지하여 신뢰성을 확보할 수 있는 전자소자 내장형 다층 FPCB 및 그 제조방법에 관한 것이다.
본 발명은 지식경제부 산업기술개발 사업의 일환으로 수행한 연구로부터 도출된 것이다.
[과제관리번호: 10031768, 과제명: R2R 적층성형, 도금 Interconnection 제조 및 신뢰성 평가 기술]
반도체 패키징 기술은 고기능화, 신호 처리의 고속화, 휴대화, 소형화와 더불어 패키지의 성능 향상에 대한 고객 요구에 의해 종래 평면적으로 배치하는 2차원 실장 기술에서 부품 간의 배선 길이를 단축하여 실장 부품의 실장 면적을 높인 3차원 적층 실장 기술 개발이 진행되고 있다. 특히, 3차원적인 임베디드 칩(embedded chip) 실장으로부터 얻을 수 있는 장점으로는 최단 배선 길이에 의한 신호 처리의 고속화, 기판 단위 면적당 실장 부품의 효율이 향상되는 시스템의 고밀도화 및 소형화를 구현하고 이로 인한 시스템의 미세화, 저 전력화를 도모할 수 있다. 이처럼 기판에 칩을 임베딩하는 기술은 차세대 마이크로 시스템을 구현하기 위하여 반드시 필요한 기술이라 할 수 있다.
종래 전자소자 특히, 반도체 IC(integrated circuit) 칩 내장 기판은 일반적으로, 마이크로 드릴을 이용하여 코어 기판을 펀칭하고 IC 칩을 코어 내부에 임베딩한 후 RCC(resin coated copper)를 진공 라미네이팅하는 방법과 IC 칩을 접착물질을 이용하여 기판(10)에 접착(a)한 후 RCC(30)를 진공 라미네이팅(b)하는 방법(다이 어태치(die attach) 방식)이 있다.(도 1a 참조) 또한, 인쇄회로기판(printed circuit board, 이하, PCB라 함)(10)에 내장된 IC 칩(40)에 외부 전극을 연결하는 방법은, 도 1a를 참조하면, 임베딩(a) 및 RCC 라미네이트(b) 후 레이저 가공에 의해 전극 패드(41) 바로 위에 비어홀(via hole)(50)을 형성(c)하고 동도금(d)하는 방법과, 도 1b를 참조하면, 플립 칩 본딩(flip chip bonding) 기술을 이용하여 IC 칩(40)과 기판(10)을 먼저 접착(a) 및 RCC 라미네이트(b) 후 외부 전극을 연결하기 위하여 레이저 가공 및 비어홀(50)을 형성(c)하고 동도금(d)하는 방법이 있다.
그러나, 도 2a를 참조하면, 상기 플립 칩 본딩 기술을 이용하여 IC 칩(40)과 기판(10)을 먼저 접착시킨 후 외부 전극을 연결하기 위하여 레이저 가공 및 비어홀(50)을 형성하는 방법을 사용할 경우, 적층된 접착물질(30)과 IC 칩(40)의 전극이 형성되지 않은 면(42a)과의 접착력 저하로 디라미네이션 현상이 발생하여 신뢰성 평가시 문제를 야기한다.
마찬가지로, 도 2b를 참조하면, 상기 다이 어태치 방식을 이용하여 IC 칩(40)을 다이 어태치 필름(die attach film, 이하 DAF라 함), 비전도성 접착제(non conductive adhesive, 이하 NCA라 함) 또는 에폭시 수지로 기판에 접착시킨 후 외부 전극을 연결하기 위하여 레이저 가공에 의해 전극 패드(41) 바로 위에 비어홀(50)을 형성하는 방법을 사용하는 경우에도, 접착물질(30)과 IC 칩(40)의 전극이 형성되지 않은 면(42b)과의 접착력 저하로 디라미네이션 현상이 발생하여 신뢰성 평가시 문제를 야기한다.
이러한 전자소자와 접착물질 간의 디라미네이션 현상은 특히 반도체 IC 칩과 같은 전자소자의 경우, 규소 등 금속 및 수지(유기물) 이외의 성분을 함유하고 있어, 접착물질과의 접착력이 금속 및 수지(유기물)에 비하여 현저히 떨어지기 때문이다. 즉, 동박적층판(copper clad laminate, 이하, CCL이라 함) 또는 연성동박적층판(flexible copper clad laminate, 이하, FCCL이라 함) 사이에 상기와 같은 전자소자가 없는 경우, 형성된 회로 패턴에 따라 접착물질과의 접착면이 금속 및 수지에 한정되어 접착력에 문제가 발생하지 않았으나, 전자소자가 존재하는 경우는 상기와 같은 현상이 발생하는 것이다. 여기서, 기판의 굴곡성을 향상시키기 위하여, 특히 FCCL을 사용하는 경우, 나아가, 기판 두께를 얇게 할수록 기판이 쉽게 휘게 되어 디라미네이션 현상은 더욱 심해지게 된다.
그러나, 종래 특히 FCCL을 사용하는 전자소자가 내장된 다층 FPCB에 있어서, 상기 문제를 해결하고자 하는 기술은 개시된 바 없다.
따라서, 본 발명은 상기 문제점을 해결하고자 안출된 것으로, 접착물질에 접하는 전자소자의 접착면에 배리어층을 형성시켜 디라미네이션(delamination) 현상을 방지하여 신뢰성을 확보할 수 있는 전자소자 내장형 다층 FPCB 및 그 제조방법을 제안하고자 한다.
상기 과제를 해결하기 위하여 본 발명은,
(1) 적어도 일면에 회로패턴이 형성되고, 전극 패드가 형성된 전자소자가 상기 일면에 실장된 제1 연성동박적층판; 적어도 일면에 회로패턴이 형성되고, 상기 제1 연성동박적층판 일면에 접합되는 제2 연성동박적층판; 및 상기 제1 연성동박적층판 및 상기 제2 연성동박적층판 사이에 상기 전자소자를 포함하여 밀봉 및 절연시키면서 전도성 부여 처리된 1 이상의 비어홀이 형성된 접착층;을 포함하고, 상기 전자소자는, 상기 제2 연성동박적층판을 향하는 면 중 상기 전극 패드 부분을 제외한 면과 상기 접착층 사이에 배리어층이 형성되고, 상기 배리어층은 상기 전자소자 면과 접착층 사이의 디라미네이션(delamination) 억제성 물질로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판을 제공한다.
(2) 상기 (1)에 있어서, 상기 디라미네이션 억제성 물질은 금속 또는 유기물인 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판을 제공한다.
(3) 상기 (2)에 있어서, 상기 금속은, 구리, 금, 니켈/금 합금 및 티타늄/텅스텐 합금 중 어느 하나인 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판을 제공한다.
(4) 상기 (2)에 있어서, 상기 유기물은, 폴리이미드, 에폭시계 수지 및 아크릴계 수지 중 어느 하나인 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판을 제공한다.
(5) 상기 (1)에 있어서, 상기 전자소자는, 두께가 100㎛ 이하인 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판을 제공한다.
(6) 상기 (1)에 있어서, 상기 접착층은, 페이스트(paste)형 접착제 또는 B-스테이지 상태의 본딩 시트로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판을 제공한다.
(7) 상기 (1)에 있어서, 상기 실장은 플립 칩 본딩(flip chip bonding) 방식 또는 다이 어태치(die attach) 방식으로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판을 제공한다.
(8) 상기 (1)에 있어서, 상기 연성인쇄회로기판의 외부 회로패턴에 보호층을 더 포함하는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판을 제공한다.
상기 또 다른 과제를 해결하기 위하여 본 발명은,
(9) 전극 패드가 형성된 전자소자의 상기 전극 패드 부분을 제외한 일면에 배리어층을 형성하는 단계; 내층에 회로패턴이 형성된 제1 연성동박적층판 내층에 상기 배리어층이 형성된 전자소자를 실장하는 단계; 내층에 회로패턴이 형성된 제2 연성동박적층판을 상기 제1 연성동박적층판 내층에 접합하되, 상기 제1 연성동박적층판 및 상기 제2 연성동박적층판 사이를 상기 전자소자를 포함하여 밀봉 및 절연시키는 접착층을 형성하여 접합하는 단계; 상기 제1 연성동박적층판 및 상기 제2 연성동박적층판의 각 내층 회로패턴의 전기적 연결을 위한 전도성 부여 처리된 비어홀을 1 이상 형성하는 단계; 및 상기 제1 연성동박적층판 및 상기 제2 연성동박적층판에 외층 회로패턴을 형성하는 단계;를 포함하고, 상기 배리어층은 상기 전자소자의 일면과 상기 접착층 사이의 디라미네이션 억제성 물질로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법을 제공한다.
(10) 상기 (9)에 있어서, 상기 디라미네이션 억제성 물질은 금속 또는 유기물인 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법을 제공한다.
(11) 상기 (10)에 있어서, 상기 금속으로 형성된 배리어층은, 도금 또는 증착법으로 형성되는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법을 제공한다.
(12) 상기 (10)에 있어서, 상기 유기물로 형성된 배리어층은, 폴리이미드 코팅 또는 증착법으로 형성되는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법을 제공한다.
(13) 상기 (9)에 있어서, 상기 배리어층을 형성하는 단계는, 상기 배리어층 형성 전에 웨이퍼 상태에서 두께를 100㎛ 이하로 형성시키는 분쇄 및 연마 단계;를 더 포함하는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법을 제공한다.
(14) 상기 (9)에 있어서, 상기 실장은 플립 칩 본딩(flip chip bonding) 방식 또는 다이 어태치(die attach) 방식으로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법을 제공한다.
(15) 상기 (14)에 있어서, 상기 다이 어태치 방식 실장을 위한 상기 배리어층 형성은, 상기 전극 패드 부분을 마스킹하는 단계; 상기 전극 패드가 형성된 면에 상기 마스킹된 부분을 포함하여 디라미네이션 억제성 물질을 입히는 단계; 및 상기 마스킹된 부분을 제거하는 단계;를 포함하는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법을 제공한다.
(16) 상기 (9)에 있어서, 상기 접착층은, 페이스트(paste)형 접착제 또는 B-스테이지 상태의 본딩 시트로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법을 제공한다.
(17) 상기 (9)에 있어서, 상기 접합은, 진공 라미네이션법 또는 진공고온가압(vacuum hot press)법으로 수행되어지는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법을 제공한다.
(18) 상기 (9)에 있어서, 상기 연성인쇄회로기판의 외층 회로패턴에 보호층을 형성시키는 단계;를 더 포함하는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법을 제공한다.
이러한 본 발명에 따른 전자소자 내장형 다층 FPCB 및 그 제조방법은, 특히 연성 기판을 사용하고 나아가 두께가 얇은 기판의 경우라도 전자소자와 접착물질 간 접착력이 저하되지 않아 디라미네이션 현상을 방지하여 신뢰성이 우수한 전자소자 내장형 다층 FPCB 및 그 제조방법을 제공할 수 있다.
도 1a 및 도 1b는 종래 기술에 따른 IC 칩 내장 기판을 나타낸 단면도,
도 2a 및 도 2b는 종래 기술에 따른 IC 칩 내장 기판의 디라미네이션 현상을 설명하는 단면도 및 사진,
도 3은 본 발명의 실시예에 따른 전자소자 내장형 다층 FPCB를 나타낸 단면도,
도 4는 본 발명의 다른 실시예에 따른 전자소자 내장형 다층 FPCB를 나타낸 단면도,
도 5는 도 3에 도시된 전자소자 내장형 다층 FPCB의 제조 공정을 나타낸 흐름도,
도 6a 내지 도 6h는 도 3에 도시된 전자소자 내장형 다층 FPCB의 제조 공정을 나타낸 단면도,
도 7은 도 4에 도시된 전자소자 내장형 다층 FPCB의 제조 공정을 나타낸 흐름도,
도 8a 내지 도 8g는 도 4에 도시된 전자소자 내장형 다층 FPCB의 제조 공정을 나타낸 단면도.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 보다 상세하게 설명한다.
도면에서 동일 또는 균등물에 대해서는 동일 또는 유사한 도면부호를 부여하였으며, 기판의 상하 방향은 도면을 기준으로 하여 설명하였다. 또한 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한, 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다.
먼저, 본 발명의 실시예에 따른 전자소자 내장형 다층 FPCB의 구조에 대하여 설명한다.
도 3은 본 발명의 실시예에 따른 전자소자 내장형 다층 FPCB를 나타낸 단면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 전자소자 내장형 다층 FPCB(100)는, 제1 FCCL(110), 제2 FCCL(120), IC 칩(140), 배리어층(160), 접착층(130), 비어홀(150) 및 보호층(170)을 포함한다.
즉, 제1 FCCL(110) 및 제2 FCCL(120) 각 양면에 회로 패턴(111, 121)이 형성되고, 상기 제1 FCCL(110) 및 제2 FCCL(120) 사이에는 제1 FCCL 내층의 칩 본딩 패드(112)에 IC 칩(140)이 플립 칩 본딩 방식으로 실장되어 있고, 상기 IC 칩 상면(142a)에는 배리어층(160)이 형성되어 있으며, 상기 제2 FCCL(120)과, IC 칩(140)이 실장된 제1 FCCL(110) 사이에 접착물질(130)이 삽입되어 접합되어 있다. 그리고, 상기 제1 FCCL(110) 및 제2 FCCL(120)의 회로 패턴(111, 121)의 전기적 연결을 위한 비어홀(150)이 형성되고 외부 회로 패턴(111b, 121b) 및 비어홀(150)에 보호층(170)이 형성되어 있다.
본 발명의 실시예에 따른 상기 FCCL(110, 120)은 굴곡성이 있는 기판으로, 폴리이미드 필름이나 폴리에스터 필름 양면에 아크릴 접착제를 사이에 두고 동박이 입혀져 있다.(미도시) 이러한 FCCL(110, 120)의 굴곡성에 의하여 전체 FPCB(100)가 영향을 받아 FCCL(110, 120) 사이에 위치하는 IC 칩(140)을 포함하는 구성요소들도 휘어질 수 있게 된다. 여기서, 본 발명의 실시예에서는 2개의 FCCL(110, 120)이 적층된 경우에 관하여만 설명하고 있으나, 3개 이상의 FCCL이 적층된 경우에도 본 발명의 범위에 포함될 수 있는 것이다. 또한, 상기 FCCL과 굴곡성, 절연성 및 전도성 등 연성 기판으로서의 기능이 유사한 기판이라면 이에 한정하지 않는다.
또한, 상기 IC 칩(140)은 전자소자의 일례로서, 일반 반도체 소자로 금속 및 수지(유기물) 이외의 성분을 함유하며 일면에 전극 패드(141)를 포함하고 있다. 상기 IC 칩(140)은 플립 칩 본딩 방식에 의하여 회로 패턴(111a)이 형성된 제1 FCCL(110) 상면에 위치한 칩 본딩 패드(112)에 접착될 수 있다. 이 때, 전기적 연결은 패드의 범프와 범프 간의 직접 접촉을 위한 NCA나(미도시), 범프와 범프 사이의 솔더볼에 의한 전기적 연결을 위한 이방성 도전막(anisotropic conductive film, 이하 ACF라 함)(145)이 사용될 수 있다.
이 때, 상기 IC 칩(140)은 두께가 얇은 FPCB(100)를 제조하여 기판의 굴곡성 향상을 위해, 웨이퍼 상태에서 그 두께를 일반적으로 100㎛ 이하로 하기 위해 분쇄 및 연마된 것이 바람직하다.(도 6a 참고)
또한, 상기 제2 FCCL(120)과, IC 칩(140)이 접착된 제1 FCCL(110)를 접합시키기 위한 접착물질(130)로는 B-스테이지 상태의 본딩 시트를 사용하는 것이 바람직하다. 상기 본딩 시트(130)는 B-스테이지 상태이므로 보통 때에는 반경화 상태로 있다가 열과 압력을 가하면 액상으로 변화되면서 접착된 후 고상으로 다시 변화됨으로써 접착 기능을 수행하는 특징을 가지고 있다. 이러한 본딩 시트(130)는 다양한 두께로 출시되기 때문에 IC 칩(140) 두께에 맞는 본딩 시트를 사용함으로써 접착층의 두께를 가능한 얇게 조절할 수 있다.
상기 접착물질(130)로는 상기 본딩 시트 뿐 아니라 페이스트(paste)형 접착제가 사용될 수 있다. 페이스트형 접착제(130)의 도포 두께는 IC 칩(140)의 두께에 따라 형성될 수 있다. 따라서, IC 칩(140) 두께에 맞추어 최적화 되도록 페이스트형 접착제(130) 도포 두께를 조절할 수 있어, 전자소자 내장 다층 FPCB(100)를 얇게 제조할 수 있으며, 굴곡성을 향상시킬 수 있게 된다.
한편, 상기 IC 칩(140) 면에 대한 상기 본딩 시트 또는 페이스트형 접착제(130)의 진공 라미네이션법 또는 진공고온가압법 등에 의한 접합에 따른 접착력은, IC 칩(140)의 규소 등 금속 및 수지(유기물) 이외의 성분으로 인하여 금속이나 수지(유기물)에 대한 접착력에 비하여 현저히 떨어진다. 더욱이, FPCB(100)는 굴곡 성질로 상기 접착력에 영향을 미치게 되며, 상대적으로 두께가 얇은 IC 칩(140) 및 그로 인한 얇은 접착층(130)을 형성하여 얇은 기판(100)을 제조하고자 하는 경향에 따라 기판(100)의 굴곡성이 증가하여 상기 접착력은 더욱 약화된다.
따라서, 본 발명에 따르면 상기 접착력 향상을 위해 IC 칩 상면(142a), 즉, 접착물질(130)과 IC 칩(140) 사이에 접착력 향상을 위한 배리어층(160)이 형성되어 있다.
상기 배리어층(160)은 IC 칩 상면(142a)과 접착층(130)과의 디라미네이션을 억제할 수 있는 물질로 형성된다. 이러한 디라미네이션 억제를 위한 물질로는, 회로 패턴(111, 121)이 형성된 FCCL(110, 120)의 외부로 노출된 부위와 유사하도록, 금속 또는 유기물인 것이 바람직하다. 따라서, IC 칩 상면(142a)에 금속층 또는 유기물층이 증착되어 형성됨으로써 접착물질(130)과 IC 칩(140)과의 접착력이 접착물질(130)과 FCCL(110, 120) 사이에서의 접착력과 대등해지게 되어, 이로써 IC 칩(140)에 의한 디라미네이션 현상은 억제된다. 이러한 배리어층(160)은 IC 칩 전극 패드(141)가 형성되지 않은 부분에 형성되므로 IC 칩(140)의 전기적 성능에 영향을 주는 것은 아니다. 여기서, 상기 금속은, 구리, 금, 니켈/금 합금 및 티타늄/텅스텐 합금 중 어느 하나인 것이 바람직하며, 상기 유기물은, 폴리이미드, 에폭시계 수지 및 아크릴계 수지 중 어느 하나인 것이 바람직하다.
또한, 상기 제1 FCCL(110) 및 제2 FCCL(120)에 형성된 회로 패턴(111, 121)의 전기적 연결을 위한 비어홀(150)이 형성되어 있다. 상기 비어홀(150) 형성에 따라 비전도 부위(152, 도 6e 참고)가 발생하므로 상기 비전도 부위(152)는 동도금(151) 등으로 전도성 부여 처리가 되어 있다.
또한, 상기 제1 FCCL(110) 및 제2 FCCL(120)의 외부 회로 패턴(111b, 121b)을 보호하고, 땜납 걸침 현상을 방지하기 위한 보호층(170)이 형성되어 있다. 상기 보호층(170)은 내구성이 있는 솔더 레지스트(solder resist)로 형성될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 전자소자 내장형 다층 FPCB를 나타낸 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 전자소자 내장형 다층 FPCB(200)는, 상기 도 3에 따른 플립 칩 본딩 방식의 전자소자 실장 대신 다이 어태치 방식의 전자소자 실장으로 구성될 수 있다.
즉, IC 칩(240) 상면에는 전극 패드(241)를 제외한 부분(242b)에만 배리어층이 형성되어 있으며, 제2 FCCL(220)의 회로 패턴(221)과의 전기적 연결을 위하여 상기 전극 패드(241) 바로 위까지 비어홀(250')이 형성될 수 있다.
이하, 본 발명의 실시예에 따른 전자소자 내장형 다층 FPCB의 제조방법에 대하여 설명한다.
도 5는 도 3에 도시된 전자소자 내장형 다층 FPCB의 제조 공정을 나타내는 흐름도이고, 도 6a 내지 도 6h는 도 3에 도시된 전자소자 내장형 다층 FBCB의 제조 공정을 나타내는 단면도이다.
먼저, 도 6a를 참조하면, 배리어층(160)이 형성된 IC 칩(140) 형성 과정이 도시되어 있다. 패드 전극(141)이 형성된 두께 약 700㎛의 웨이퍼 상태의 반도체(a)를 분쇄 및 연마하여 두께를 100㎛ 이하로 형성한 후, 상기 패드 전극(141)이 형성되지 않은 면(142a)에 배리어층(160)을 형성(b)하고 규격에 맞게 절단(c)하여 IC 칩(140)이 형성된다.(S10)
여기서, 배리어층(160) 형성은, 도금 또는 증착 등으로 금속층을 적층하는 방법과, 폴리이미드 필름 간의 합지에 사용되는 본딩 시트와 유사한 분위기를 만들기 위해 폴리이미드 필름 코팅 또는 증착 등으로 유기물층을 형성하는 방법이 사용될 수 있다.
이어서, 도 6b를 참조하면, 도 6a에 따른 IC 칩(140)을 회로 패턴(111a)이 형성된 제1 FCCL(110)에, 플립 칩 본딩 방식으로 접착시 양호한 전기적 신호 전달을 위하여, 상기 회로 패턴(111a) 중 칩 본딩 패드(112)에 피니시 처리를 위한 드라이 필름 마스킹, 노광 및 현상 공정을 수행할 수 있다.(S20) 이 때, 다양한 피니시 처리 중 본 발명의 실시예에 따르면, 무전해 니켈/금 도금(electroless nickel immersion gold, ENIG)(113) 처리로 칩 본딩 패드(112)에 피니시 처리를 할 수 있다.
이어서, 도 6c를 참조하면, 도 6a에 따른 IC 칩은 플립 칩 본딩 방식으로 도 6b에 따른 피니시 처리된 제1 FCCL(110)의 칩 본딩 패드(112)에 접착된다.(S30) 이 때, IC 칩(140)과 회로 패턴(111a)과의 전기적 연결은 패드의 범프와 범프 간의 직접 접촉을 위한 NCA나(미도시) 범프와 범프 사이의 솔더볼에 의한 전기적 연결을 위한 ACF(145)를 사용할 수 있다.
이어서, 도 6d를 참조하면, 도 6c에 따른 IC 칩(140)이 접착된 제1 FCCL(110) 및 내층에 회로 패턴(121a)이 형성된 제2 FCCL(120) 사이에 접착물질(130)에 의해 다층 기판(100)이 접합되어 형성된다.(S40) 여기서, 상기 접착물질(130)은 B-스테이지 상태의 본딩 시트를 사용하여, 진공 상태에서 열과 압력을 이용한 진공 라미네이션법 또는 진공고온가압법으로 접합할 수 있다. 상기 진공 라미네이션법은 물리적인 힘과 열의 전달 방법이 롤 형태로서, 선 접촉 방식에 의해 본딩 시트(130)와 FCCL(110, 120)을 서로 접착시키는 방법이고, 상기 진공고온가압법은 물리적인 힘과 열의 전달 방법이 면 형태로서, 면 접촉 방식에 의해 본딩 시트(130)와 FCCL(110, 120)을 서로 접착시키는 방법이다.
또한, 상기 접착물질(130)로 페이스트형 접착제를 사용하는 경우는, 실크스크린 인쇄법, 도포법 또는 스프레이법에 의해 도포될 수 있다. 실크 스크린 인쇄법은 패턴이 형성된 마스크의 개구부를 통해 페이스트를 통과시켜 원하는 패턴으로 페이스트를 도포하는 방법이고, 도포법은 페이스트형 접착제를 소정의 두께로 도포하는 방법이며, 스프레이법은 페이스트형 접착제를 스프레이 함으로써 도포하는 방법이다. 이러한 페이스트형 접착제(130)를 도포한 후 상기 본딩 시트에서와 같은 진공 라미네이션법으로 제2 FCCL(120)을 접합할 수 있다.
상기 본딩 시트 또는 페이스트형 접착제(130)에 의한 접합에 사용되는 진공 라미네이션법 또는 진공고온가압법은 접착물질을 이용한 적층 기판 형성에서 일반적으로 사용되어지는 방법이나, 본 발명에 따르면 상기 방법을 이용하여서도 금속 및 수지(유기물) 이외의 성분을 함유하고 있는 전자소자가 내장된 경우 전자소자와 접착물질 간의 디라미네이션 현상을 완전히 억제할 수 있게 된다.
이어서, 도 6e 및 도 6f를 참조하면, 도 6d로부터 형성된 제1 FCCL(110) 및 제2 FCCL(120)의 층간 회로 패턴(111, 121)을 전기적 연결하기 위한 비어홀(150)을 형성하고, 비어홀(150) 형성으로 발생된 비전도 부위(152)에 전도성 부여를 위한 도금(151) 공정을 나타내고 있다.(S50)
상기 비어홀(150)은 레이저 드릴 공법을 사용하여 형성할 수 있고, 형성된 비어홀(150)의 비전도 부위(152)에 전도성을 부여하기 위하여 화학동 및 전기동 도금(151)을 수행한다. 이 때, 전처리로 사용되는 방법으로는, 과망간산칼륨 등을 사용하는 화학적 처리와 플라즈마 식각을 통한 물리적 처리가 사용될 수 있다. 또한, 레이저 드릴 공법 사용으로 형성되는 버어(burr) 및 이물질 등을 제거하기 위한 디버어링(de-burring) 공정을 더 수행할 수 있다.(미도시)
이어서, 도 6g를 참조하면, 제1 FCCL(110) 및 제2 FCCL(120)의 외부에 회로 패턴(111b, 121b)이 형성된다.(S60)
상기 외부 회로 패턴(111b, 121b)은, 드라이 필름 증착, 노광, 현상 및 에칭 공정을 포함하는 부식법으로 형성될 수 있다. 이 때, 공정 중에 비어홀(150) 내벽 손상을 방지하기 위해 비어홀(150)을 매립용 잉크로 채우거나 가린 상태에서 외층 회로 패턴을 형성한 후 매립용 잉크를 제거할 수 있다.
이어서, 도 6h를 참조하면, 도 5g에 따른 외부 회로 패턴(111b, 121b)을 보호하기 위한 보호층(170)이 형성된다.(S70)
상기 보호층(170)은 외부로 노출된 회로 패턴(111b, 121b)을 보호 및 땜납 걸침 현상을 방지하고자 함이다. 이러한 보호층(170) 형성은 내구성이 있는 솔더 레지스트(solder resist)를 도포한 후 부식법에 의해 외층 회로 패턴(111b, 121b)이 형성된 부분에만 솔더 레지스트(170)를 남김으로써 형성될 수 있다.
도 7은 도 4에 도시된 전자소자 내장형 다층 FPCB의 제조 공정을 나타내는 흐름도이고, 도 8a 내지 도 8g는 도 4에 도시된 전자소자 내장형 다층 FPCB의 제조 공정을 나타내는 단면도이다.
도 7 및 도 8a 내지 도 8g를 참조하면, 상기 도 5 및 도 6a 내지 6h에 따른 플립 칩 본딩 방식의 전자소자 실장에 따른 FPCB(100) 제조방법 대신 다이 어태치 방식의 전자소자 실장에 따른 FPCB(200) 제조방법에 관하여 나타내고 있다. 이하, 상기 플립 칩 본딩 방식을 포함하는 제조방법과 상이한 부분에 대하여 설명한다.
먼저, 도 8a를 참조하면, 배리어층(260)이 형성된 IC 칩(240) 형성 과정이 나타나 있다. 패드 전극(241)이 형성된 두께 약 700㎛의 웨이퍼 상태의 반도체(a)를 분쇄 및 연마하여 두께를 100㎛ 이하로 형성(b)한 후, 상기 패드 전극(241) 부위에 마스킹(243) 공정을 행하고,(c) 배리어층(260)을 형성(d)한 후, 상기 마스킹 부위(243)를 제거(e)하고, 규격에 맞게 절단(f)하여 IC 칩(240)이 형성된다.(S10')
이어서 도 8b를 참조하면, DAF(244)를 사용하여 IC 칩(240)의 전극 패드가 형성되지 않은 면(242a)을 제1 FCCL(210)의 회로 패턴이 형성되지 않은 부위(213)에 접착한다.(S30')
이어서, 도 8c를 참조하면, 도 8b에 따른 IC 칩(240)이 접착된 제1 FCCL(210) 및 내층에 회로 패턴(221a)이 형성된 제2 FCCL(220) 사이에 접착물질(230)에 의해 다층 기판(200)이 접합되어 형성된다.(S40') 여기서, 상기 IC 칩 상면의 접착물질(230)과 접착되는 부분의 재질은 전극 패드(241)를 형성하는 금속 재질과 배리어층(260)을 형성하는 디라미네이션 억제성 물질인 금속 또는 유기물 재질이므로 상기 접착물질(230)과의 접착력이 강화되어 상기 디라미네이션 현상이 억제된다.
이어서, 도 8d 및 도 8e를 참조하면, 도 8c로부터 형성된 제1 FCCL(210) 및 제2 FCCL(220)의 층간 회로 패턴(211, 221)을 전기적 연결하기 위한 비어홀(250) 및 IC 칩(240)과 제2 FCCL(220)의 회로 패턴(221)과의 전기적 연결을 위하여 전극 패드(241) 바로 위에 비어홀(250')을 형성하고, 상기 비어홀(250, 250') 형성으로 발생된 비전도 부위(252)에 전도성 부여를 위한 도금(251) 공정을 나타내고 있다.(S50')
이후 과정(S60', S70')은 플립 칩 본딩 방식을 포함하는 제조방법과 같다.(도 8f, 도 8g 참조)
이상의 설명은, 본 발명의 구체적인 실시예에 관한 것이다. 본 발명에 따른 상기 실시예는 설명의 목적으로 개시된 사항이나 본 발명의 범위를 제한하는 것으로 이해되지는 않으며, 해당 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질을 벗어나지 아니하고 다양한 변경 및 수정이 가능한 것으로 이해되어야 한다. 따라서, 이러한 모든 수정과 변경은 특허청구범위에 개시된 발명의 범위 또는 이들의 균등물에 해당하는 것으로 이해될 수 있다.
100, 200 : 전자소자 내장형 다층 연성인쇄회로기판
110, 210 : 제1 FCCL 111, 211 : 제1 FCCL 회로 패턴
120, 220 : 제2 FCCL 121, 221 : 제2 FCCL 회로 패턴
130, 230 : 접착물질 140, 240 : IC 칩
141, 241 : 전극 패드 150, 250 : 비어홀
160, 260 : 배리어층 170, 270 : 보호층

Claims (18)

  1. 적어도 일면에 회로패턴이 형성되고, 전극 패드가 형성된 전자소자가 상기 일면에 실장된 제1 연성동박적층판;
    적어도 일면에 회로패턴이 형성되고, 상기 제1 연성동박적층판 일면에 접합되는 제2 연성동박적층판; 및
    상기 제1 연성동박적층판 및 상기 제2 연성동박적층판 사이에 상기 전자소자를 포함하여 밀봉 및 절연시키면서 전도성 부여 처리된 1 이상의 비어홀이 형성된 접착층;
    을 포함하고,
    상기 전자소자는, 상기 제2 연성동박적층판을 향하는 면 중 상기 전극 패드 부분을 제외한 면과 상기 접착층 사이에 배리어층이 형성되고, 상기 배리어층은 상기 전자소자 면과 접착층 사이의 디라미네이션(delamination) 억제성 물질로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판.
  2. 제1항에 있어서,
    상기 디라미네이션 억제성 물질은, 금속 또는 유기물인 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판.
  3. 제2항에 있어서,
    상기 금속은, 구리, 금, 니켈/금 합금 및 티타늄/텅스텐 합금 중 어느 하나인 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판.
  4. 제2항에 있어서,
    상기 유기물은, 폴리이미드, 에폭시계 수지 및 아크릴계 수지 중 어느 하나인 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판.
  5. 제1항에 있어서,
    상기 전자소자는, 두께가 100㎛ 이하인 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판.
  6. 제1항에 있어서,
    상기 접착층은, 페이스트(paste)형 접착제 또는 B-스테이지 상태의 본딩 시트로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판.
  7. 제1항에 있어서,
    상기 실장은, 플립 칩 본딩(flip chip bonding) 방식 또는 다이 어태치(die attach) 방식으로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판.
  8. 제1항에 있어서,
    상기 연성인쇄회로기판의 외부 회로패턴에 보호층을 더 포함하는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판.
  9. 전극 패드가 형성된 전자소자의 상기 전극 패드 부분을 제외한 일면에 배리어층을 형성하는 단계;
    내층에 회로패턴이 형성된 제1 연성동박적층판 내층에 상기 배리어층이 형성된 전자소자를 실장하는 단계;
    내층에 회로패턴이 형성된 제2 연성동박적층판을 상기 제1 연성동박적층판 내층에 접합하되, 상기 제1 연성동박적층판 및 상기 제2 연성동박적층판 사이를 상기 전자소자를 포함하여 밀봉 및 절연시키는 접착층을 형성하여 접합하는 단계;
    상기 제1 연성동박적층판 및 상기 제2 연성동박적층판의 각 내층 회로패턴의 전기적 연결을 위한 전도성 부여 처리된 비어홀을 1 이상 형성하는 단계; 및
    상기 제1 연성동박적층판 및 상기 제2 연성동박적층판에 외층 회로패턴을 형성하는 단계;
    를 포함하고,
    상기 배리어층은, 상기 전자소자의 일면과 상기 접착층 사이의 디라미네이션 억제성 물질로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법.
  10. 제9항에 있어서,
    상기 디라미네이션 억제성 물질은, 금속 또는 유기물인 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법.
  11. 제10항에 있어서,
    상기 금속으로 형성된 배리어층은, 도금 또는 증착법으로 형성되는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법.
  12. 제10항에 있어서,
    상기 유기물로 형성된 배리어층은, 폴리이미드 코팅 또는 증착법으로 형성되는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법.
  13. 제9항에 있어서,
    상기 배리어층을 형성하는 단계는, 상기 배리어층 형성 전에 웨이퍼 상태에서 두께를 100㎛ 이하로 형성시키는 분쇄 및 연마 단계;를 더 포함하는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법.
  14. 제9항에 있어서,
    상기 실장은, 플립 칩 본딩(flip chip bonding) 방식 또는 다이 어태치(die attach) 방식으로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법.
  15. 제14항에 있어서,
    상기 다이 어태치 방식 실장을 위한 상기 배리어층 형성은,
    상기 전극 패드 부분을 마스킹하는 단계;
    상기 전극 패드가 형성된 면에 상기 마스킹된 부분을 포함하여 디라미네이션 억제성 물질을 입히는 단계; 및
    상기 마스킹된 부분을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법.
  16. 제9항에 있어서,
    상기 접착층은, 페이스트(paste)형 접착제 또는 B-스테이지 상태의 본딩 시트로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법.
  17. 제9항에 있어서,
    상기 접합은, 진공 라미네이션법 또는 진공고온가압(vacuum hot press)법으로 수행되어지는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법.
  18. 제9항에 있어서,
    상기 연성인쇄회로기판의 외층 회로패턴에 보호층을 형성시키는 단계;
    를 더 포함하는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법.


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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140025824A (ko) * 2012-08-22 2014-03-05 삼성테크윈 주식회사 전자 칩이 내장된 회로기판의 제조 방법
KR101504010B1 (ko) * 2013-06-26 2015-03-18 (주)인터플렉스 직접회로소자 패키지 제조방법
KR101504011B1 (ko) * 2013-06-26 2015-03-18 (주)인터플렉스 복합 직접회로소자 패키지 제조방법
KR20150144905A (ko) * 2014-06-17 2015-12-29 (주)테크니콤 수평적 와이어 본딩이 가능한 이미지 센서용 기판 제조방법 및 그 이미지 센서용 기판

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4535002B2 (ja) * 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
KR101204083B1 (ko) * 2007-11-19 2012-11-22 삼성테크윈 주식회사 전기소자 내장 다층 연성 인쇄회로기판 및 그 제조 방법
KR20100107543A (ko) * 2009-03-26 2010-10-06 대덕전자 주식회사 칩 내장 인쇄회로기판의 칩 실장 밀착강도 증가 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140025824A (ko) * 2012-08-22 2014-03-05 삼성테크윈 주식회사 전자 칩이 내장된 회로기판의 제조 방법
KR101504010B1 (ko) * 2013-06-26 2015-03-18 (주)인터플렉스 직접회로소자 패키지 제조방법
KR101504011B1 (ko) * 2013-06-26 2015-03-18 (주)인터플렉스 복합 직접회로소자 패키지 제조방법
KR20150144905A (ko) * 2014-06-17 2015-12-29 (주)테크니콤 수평적 와이어 본딩이 가능한 이미지 센서용 기판 제조방법 및 그 이미지 센서용 기판

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