KR101154352B1 - 임베디드 인쇄회로기판용 부재 및 그 제조 방법 및 임베디드 인쇄회로기판용 부재를 이용한 임베디드 인쇄회로기판 제조 방법 - Google Patents

임베디드 인쇄회로기판용 부재 및 그 제조 방법 및 임베디드 인쇄회로기판용 부재를 이용한 임베디드 인쇄회로기판 제조 방법 Download PDF

Info

Publication number
KR101154352B1
KR101154352B1 KR1020100061618A KR20100061618A KR101154352B1 KR 101154352 B1 KR101154352 B1 KR 101154352B1 KR 1020100061618 A KR1020100061618 A KR 1020100061618A KR 20100061618 A KR20100061618 A KR 20100061618A KR 101154352 B1 KR101154352 B1 KR 101154352B1
Authority
KR
South Korea
Prior art keywords
metal layer
circuit board
printed circuit
layer
chip mounting
Prior art date
Application number
KR1020100061618A
Other languages
English (en)
Other versions
KR20120001044A (ko
Inventor
이민석
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020100061618A priority Critical patent/KR101154352B1/ko
Publication of KR20120001044A publication Critical patent/KR20120001044A/ko
Application granted granted Critical
Publication of KR101154352B1 publication Critical patent/KR101154352B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Abstract

본 발명은 순차로 접합된 제 1, 제 2금속층으로 구성되되, 상기 제 2금속층은 노출된 제 1금속층에 의해 주위와 고립된 칩 실장패드를 갖는 임베디드 인쇄회로기판용 부재 및 이의 제조 방법 및 임베디드 인쇄회로기판 제조 방법에 관한 것이다. 이에 의해, 회로가 구현된 CCL을 사용하거나, 특수 표면처리 약품을 사용하지 않고, 제품의 박형화 및 종래의 설비를 이용하여 동박에 선택적 솔더 젖음 (wetting) 특성을 부여할 수 있다.

Description

임베디드 인쇄회로기판용 부재 및 그 제조 방법 및 임베디드 인쇄회로기판용 부재를 이용한 임베디드 인쇄회로기판 제조 방법{IMBEDED PRINTED CIRCUIT BOARD MEMBER AND MANUFACTURING METHOD THE SAME AND IMBEDED PRINTED CIRCUIT BOARD USING THE SAME}
본 발명은 임베디드 인쇄회로기판용 부재 및 그 제조 방법 및 임베디드 인쇄회로기판 제조 방법에 관한 것으로서, 더욱 상세하게는, 박형화 및 선택적 젖음을 쉽게 구현할 수 있는 임베디드 인쇄회로기판용 부재 및 그 제조 방법 및 임베디드 인쇄회로기판 제조 방법에 관한 것이다.
인쇄회로 기판 (PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로 라인 인쇄회로 기판 (line pattern)을 인쇄 형성시킨 것으로, 전자 부품을 탑재하기 직전의 기판을 말한다. 즉 여러 종류의 많은 전자 부품을 평판 위에 밀집 탑재시키기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로 라인을 평판 표면에 인쇄하여 고정시킨 회로 기판을 뜻한다.
한편, 임베디드 PCB(Embedded PCB)는 저항(Resistor), 커패시터(Capacitor), 인덕터(Inductor)와 같은 수동부품(Passive Component)을 기판에 내장 (Embed)한 PCB이다. 그러나 최근에는 IC칩과 같은 능동부품을 내장하는 기술도 개발되고 있으며, 이러한 의미에서 종류에 관계없이 전자부품을 내장한 PCB를 일컫는 용어로 사용되고 있다. 인쇄회로기판 기술에서 이러한 전자부품을 내장시키기 위해서는, 일반적으로 부품을 실장하는 방법, 캐비티 (Cavity) 가공법, 칩의 전극과 PCB 회로 연결 방법 등이 매우 중요하다.
특히, 부품을 베이스 기판에 실장시, 솔더를 이용하는 경우에는 솔더링을 위한 선택적 패드가 존재해야 한다. 이러한 솔더링에서는 솔더 젖음(Solder Wetting), 즉 솔더가 금속의 표면 전체에 끊어지지 않으면서 균일하고 매끄럽게 퍼져있는 이상적인 상태가 중요하다. 따라서, 선택적 패드에는 선택적 젖음이 이루어져야 한다. 그러나 종래의 기술에서는, 선택적 젖음을 이루기 위해서, 선택적 패드뿐만 아니라 회로까지 모두 형성한 상태에서 부품을 실장하여야 한다.
그러나 이 경우에는 구리 박막과 같은 실장 패드용 기판만이 준비된 상태에서 바로 실장이 불가능하므로 박형화 및 도금방식의 비아홀의 연결이 불가능한 단점이 있다.
본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은, 실장 패드용 기판에 부품을 실장할 경우, 솔더의 선택적 젖음을 용이하게 구현하고, 인쇄회로기판의 박형화를 실현할 수 있는 임베디드 인쇄회로기판용 부재 및 그 제조 방법 및 임베디드 인쇄회로기판 제조 방법을 제공하는 데 있다.
상술한 과제를 해결하기 위한 본 발명에 따른 임베디드 인쇄회로기판용 부재의 구조는, 순차로 접합된 제 1, 제 2금속층으로 구성되되, 상기 제 2금속층은 노출된 제 1금속층에 의해 주위와 고립된 칩 실장패드를 갖는 것을 특징으로 한다.
여기서, 상기 제 2금속층은 구리층일 수 있으며, 상기 제 1금속층은 Ni, SUS, 및 Al층 중 임의의 하나일 수 있다.
한편, 본 발명에 따른 임베디드 인쇄회로기판용 부재의 제조 방법은, (a) 제 1금속층상에 제 2금속층을 접합하는 단계; (b) 상기 제 2금속층을 패턴 에칭하여 주위와 고립된 칩 실장패드를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 (a) 단계의 제 2금속층은 구리층일 수 있으며, 상기 (a) 단계의 제 1금속층은 Ni, SUS, 및 Al층 중 임의의 하나일 수 있다.
한편, 본 발명에 따른 임베디드 인쇄회로기판의 제조 방법은, (a) 제 1금속층상에 접합된 제 2금속층을 패턴 에칭하여 주위와 고립된 칩 실장패드를 형성하는 단계; (b) 상기 칩 실장패드에 칩을 솔더링하여 접합하는 단계; (c) 상기 칩을 내층 PCB 및 프리프레그로 매립하고 제 3, 제 4금속층이 접합된 기판을 적층하는 단계; (d) 상기 제 1, 제 4금속층을 제거하는 단계; (e) 상기 내층 PCB을 노출하도록 비아홀을 형성하고, 상기 비아홀을 도금하는 단계; (f) 상기 제 2, 제 3금속층을 패턴 에칭하여 회로층을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 (a) 단계의 제 2금속층, 및 상기 (c) 단계의 제 3금속층은 구리층일 수 있으며, 상기 (a) 단계의 제 1금속층, 및 상기 (c) 단계의 제 4금속층은 Ni, SUS, 및 Al층 중 임의의 하나일 수 있다.
본 발명에 의해, 회로가 구현된 CCL을 사용하거나, 특수 표면처리 약품을 사용하지 않고, 제품의 박형화 및 종래의 설비를 이용하여 동박에 선택적 솔더 젖음 (wetting) 특성을 부여할 수 있다.
도 1a은 본 발명에 따른 임베디드 인쇄회로기판용 부재의 제조 공정을 나타내는 단면도.
도 1b 내지 도 1e는 본 발명에 따른 임베디드 인쇄회로기판용 부재를 이용한 임베디드 인쇄회로기판을 제조하는 공정의 단면도.
이하에서는 첨부한 도면을 참조하여 바람직한 일 실시형태에 따른 임베디드 인쇄회로기판용 부재 및 그 제조 방법 및 임베디드 인쇄회로기판 제조 방법에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.
도 1a은 본 발명에 따른 임베디드 인쇄회로기판용 부재의 제조 공정을 나타내는 단면도이다. 도 1a를 참조하면, 1단계에서, 제 1금속층 (110)상에 제 2금속층 (120)이 접합된 베이스 기판을 준비한다. 이와 같이 베이스 기판은 2종의 금속층을 사용하는 것이 중요하다. 구체적으로는, 솔더링되는 면인 제 2금속층 (120)은 동박인 것이 바람직하며, 제 1금속층 (110)은 구리보다 솔더 젖음이 떨어지는 Ni, SUS, 및 Al 등의 금속층인 것이 바람직하다. 본 명세서에서는, 제 1금속층 (110)은 Ni 층을 사용하며, 제 2금속층 (120)은 동박을 사용한 경우에 대해서 설명한다.
그 후, 2단계에서, 2종의 재료로 구성된 베이스 기판에 부품이 실장될 패드의 영역을 형성한다. 구체적으로는 동박 (120)을 패턴 에칭하여, 형성하고자 하는 패드 영역 (130)의 테두리 부분을 패턴 에칭함으로써, 주변과 고립된 칩 실장패드 (130)를 형성한다. 이는, PCB에서 동박 (120)만을 에칭하기 위한 부식액(Alkali Etchant)을 이용하여 용이하게 구현할 수 있다. 그 결과, 아래의 상면도에 도시된 바와 같이, 칩이 실장될 영역이 전체의 동박에서 고립된 형태로 형성되며, 고립된 테두리에는 아래의 Ni층 (110)이 노출된다.
따라서, 이렇게 고립된 칩 실장패드에 솔더링을 하게 되면 솔더가 칩 실장패드 (130) 이외의 부분으로 벗어나지 않게 되어, 선택적 젖음의 특성을 구현할 수 있다. 그 결과, 본 기술은 인쇄회로기판의 두께 감소를 위하여 동박에 부품을 직접 실장 해야하지만, 동박만으로는 선택적 솔더 젖음 특성을 부여할 수 없고, 또한 모든 회로 패턴을 동박에 형성하여 취급하기가 불가능한 경우에 적용할 수 있는 장점이 있다.
도 1b 내지 도 1e는 본 발명에 따른 임베디드 인쇄회로기판용 부재를 이용한 임베디드 인쇄회로기판을 제조하는 공정의 단면도이다. 도 1b를 참조하면, 3단계에서, 고립된 칩 실장패드 (130) 상부에 본딩용 솔더 페이스트 (20)를 인쇄한다. 그리고 4단계에서, 해당 부품 (140)을 고립된 칩 실장 패드 (130)상의 솔더 페이스트(20)에 실장하고, 5단계에서, 솔더 페이스트(20)를 녹여서 부품 (140)과 베이스 기판을 접합시킨다. 그 후, 6단계에서, 부품 (140)을 매립하기 위해, 도시된 바와 같이, 내층 PCB (40)를 캐비티 부분에 적층하고 본딩 시트(Bonding Sheet) 로서, 프리프레그와 같은 절연층 (60)을 쌓은 후, 최상부에 기판을 적층한다. 여기서 최상부의 기판은 베이스 기판과 마찬가지로 2가지 종의 금속층 (이하, 내, 외부 금속층을 각각 제 3, 제4 금속층이라 지칭함)은 이 접합된 기판이다. 또한, 제 4금속층은 Ni층 (110)을 사용하며, 제 3금속층은 동박 (120)을 사용한 경우에 대해서 설명한다. 그 후, 도 1c의 7단계에서, 성형공정을 거쳐 6단계에서 적층한 자재 (40, 60, 및 120b)를 접착한다.
그 다음, 8단계에서, 최외각에 존재하는 제 1금속층과, 제 4금속층, 즉, 양 Ni층 (110)을 제거한다. 제거 방법은 물리적인 방법 또는 부식액을 사용할 수도 있다. 그리고 9단계에서, 내층 PCB (40)와 전기적인 연결을 위해, 양면에 비아홀 (80)을 형성하여 내층 PCB (40)의 일부를 노출시킨다.
또한, 10단계에서 비아홀 (80) 내부를 도금하고, 외부 도금층 (150)을 형성하여, 인쇄회로기판의 내, 외부를 전기적으로 연결하며, 회로형성을 위한 준비를 한다. 그 후, 11단계에서, 외부 도금층 (150)을 패턴 에칭하여 회로패턴층 (160)을 형성한다. 한편, 본 도면에서는, 외부 도금층 (150)을 형성하므로 회로패턴층 (160)이 두 개의 층 (동박 (120) 및 외부도금층(150))으로 구성되었으나, 외부도금층 (150)을 도금하지 않고 비아홀 (80)만을 도금함으로써, 동박 (120) 만으로 구성된 회로패턴층을 구현할 수도 있다.
본 단계까지만으로도 부품이 실장된 임베디드 인쇄회로 기판이 완성되나, 이하 도 1d, 도 1e의 공정을 추가로 수행함으로써, 다층 PCB를 구현할 수 있다. 즉, 12단계 내지 16단에서, 외부에 절연층 (60) 및 동박 (120)을 적층하고, 성형, 비아홀 형성, 도금, 회로형성을 공정을 통해 다층 PCB를 제조할 수 있다. 또한, 도 1d, 도 1e의 공정을 반복할수록 PCB의 층수를 늘려갈 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
20: 내층 PCB 60: 절연층
80: 비아홀 110: 제 1금속층
120: 제 2금속층 130: 부품실장 패드
140: 부품 150: 외부도금층
160: 회로패턴층

Claims (9)

  1. 제1 금속층 및 상기 제1 금속층 상에 형성된 복수개의 칩 실장 패드 영역들을 포함하는 베이스 기판과,
    상기 복수개의 칩 실장 패드 영역들 상에 인쇄된 솔더 페이스트를 포함하는데,
    상기 칩 실장 패드 영역들은 상기 제1 금속층 상에 제2 금속층을 형성한 후 상기 복수개의 칩 실장 패드 영역들이 상기 제1 금속층에 의해 서로 격리되도록 상기 제2 금속층을 패턴 에칭함으로써 형성된 임베디드 인쇄회로기판용 부재.
  2. 제 1항에 있어서,
    상기 제 2금속층은 구리층인 임베디드 인쇄회로기판용 부재.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제 1금속층은 Ni, SUS, 및 Al층 중 임의의 하나인 임베디드 인쇄회로기판용 부재.
  4. (a) 제 1금속층상에 제 2금속층을 접합하여 베이스 기판을 생성하는 단계;
    (b) 상기 제 2금속층을 패턴 에칭하여 상기 에칭에 따라 노출된 제1 금속층에 의해 서로 격리된 복수개의 칩 실장패드들을 형성하는 단계; 및
    상기 복수개의 칩 실장 패드 영역들 상에 솔더 페이스트를 인쇄하는 단계;
    를 포함하는 임베디드 인쇄회로기판용 부재 제조 방법
  5. 제 4항에 있어서,
    상기 (a) 단계의 제 2금속층은 구리층인 임베디드 인쇄회로기판용 부재 제조 방법.
  6. 제 4항 또는 제 5항에 있어서,
    상기 (a) 단계의 제 1금속층은 Ni, SUS, 및 Al층 중 임의의 하나인 임베디드 인쇄회로기판용 부재 제조 방법.
  7. (a) 제 1금속층상에 접합된 제 2금속층을 패턴 에칭하여 주위와 고립된 칩 실장패드를 형성하는 단계;
    (b) 상기 칩 실장패드에 칩을 솔더링하여 접합하는 단계;
    (c) 상기 칩을 내층 PCB 및 절연층으로 매립하고 제 3, 제 4금속층이 접합된 기판을 적층하는 단계;
    (d) 상기 제 1, 제 4금속층을 제거하는 단계;
    (e) 상기 내층 PCB를 노출하도록 비아홀을 형성하고, 상기 비아홀을 도금하는 단계;
    (f) 상기 제 2, 제 3금속층을 패턴 에칭하여 회로층을 형성하는 단계를 포함하는 임베디드 인쇄회로기판 제조 방법.
  8. 제 7항에 있어서,
    상기 (a) 단계의 제 2금속층, 및 상기 (c) 단계의 제 3금속층은 구리층인 임베디드 인쇄회로기판 제조 방법.
  9. 제 7항 또는 제 8항에 있어서,
    상기 (a) 단계의 제 1금속층, 및 상기 (c) 단계의 제 4금속층은 Ni, SUS, 및 Al층 중 임의의 하나인 임베디드 인쇄회로기판 제조 방법.
KR1020100061618A 2010-06-29 2010-06-29 임베디드 인쇄회로기판용 부재 및 그 제조 방법 및 임베디드 인쇄회로기판용 부재를 이용한 임베디드 인쇄회로기판 제조 방법 KR101154352B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100061618A KR101154352B1 (ko) 2010-06-29 2010-06-29 임베디드 인쇄회로기판용 부재 및 그 제조 방법 및 임베디드 인쇄회로기판용 부재를 이용한 임베디드 인쇄회로기판 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100061618A KR101154352B1 (ko) 2010-06-29 2010-06-29 임베디드 인쇄회로기판용 부재 및 그 제조 방법 및 임베디드 인쇄회로기판용 부재를 이용한 임베디드 인쇄회로기판 제조 방법

Publications (2)

Publication Number Publication Date
KR20120001044A KR20120001044A (ko) 2012-01-04
KR101154352B1 true KR101154352B1 (ko) 2012-06-14

Family

ID=45608789

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100061618A KR101154352B1 (ko) 2010-06-29 2010-06-29 임베디드 인쇄회로기판용 부재 및 그 제조 방법 및 임베디드 인쇄회로기판용 부재를 이용한 임베디드 인쇄회로기판 제조 방법

Country Status (1)

Country Link
KR (1) KR101154352B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101877963B1 (ko) * 2016-08-22 2018-08-09 주식회사 심텍 솔더 페이스트를 이용한 임베디드 타입 인쇄회로기판 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003209366A (ja) * 2002-01-15 2003-07-25 Sony Corp フレキシブル多層配線基板およびその製造方法
KR20060116515A (ko) * 2005-05-10 2006-11-15 삼성전기주식회사 전자부품이 내장된 기판의 제조방법
KR100820633B1 (ko) * 2007-02-15 2008-04-11 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
KR20080079384A (ko) * 2007-02-27 2008-09-01 대덕전자 주식회사 능동소자 내장형 인쇄회로기판 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003209366A (ja) * 2002-01-15 2003-07-25 Sony Corp フレキシブル多層配線基板およびその製造方法
KR20060116515A (ko) * 2005-05-10 2006-11-15 삼성전기주식회사 전자부품이 내장된 기판의 제조방법
KR100820633B1 (ko) * 2007-02-15 2008-04-11 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
KR20080079384A (ko) * 2007-02-27 2008-09-01 대덕전자 주식회사 능동소자 내장형 인쇄회로기판 제조 방법

Also Published As

Publication number Publication date
KR20120001044A (ko) 2012-01-04

Similar Documents

Publication Publication Date Title
US8236690B2 (en) Method for fabricating semiconductor package substrate having different thicknesses between wire bonding pad and ball pad
TWI507096B (zh) 多層電路板及其製作方法
US20120017435A1 (en) Method of manufacturing PCB having electronic components embedded therein
US9899235B2 (en) Fabrication method of packaging substrate
JP2007208263A (ja) 薄膜キャパシタ内蔵型印刷回路基板の製造方法
JP2008270532A (ja) インダクタ内蔵基板及びその製造方法
US20140085833A1 (en) Chip packaging substrate, method for manufacturing same, and chip packaging structure having same
TWI466611B (zh) 晶片封裝結構、具有內埋元件的電路板及其製作方法
US9661759B2 (en) Printed circuit board and method of manufacturing the same
JP6084283B2 (ja) 部品内蔵基板及びその製造方法
JP6423313B2 (ja) 電子部品内蔵基板及びその製造方法と電子装置
KR101905879B1 (ko) 인쇄회로기판 및 그의 제조 방법
US8674232B2 (en) Device-embedded flexible printed circuit board and manufacturing method thereof
KR101018281B1 (ko) 수동소자 내장형 인쇄회로기판 제조 방법
KR20110064216A (ko) 범프를 구비한 회로기판 및 그 제조 방법
KR101154352B1 (ko) 임베디드 인쇄회로기판용 부재 및 그 제조 방법 및 임베디드 인쇄회로기판용 부재를 이용한 임베디드 인쇄회로기판 제조 방법
JP2008166464A (ja) 配線基板及びその製造方法
KR100704911B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
KR101147343B1 (ko) 복수의 소자가 내장된 집적 인쇄회로기판 및 그 제조 방법
JP2009289789A (ja) 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法
KR101957242B1 (ko) 인쇄회로기판 제조방법
JP2007324232A (ja) Ｂｇａ型多層配線板及びｂｇａ型半導体パッケージ
KR101149036B1 (ko) 임베디드 인쇄회로기판용 전자부품 결합 부재 및 이를 이용한 임베디드 인쇄회로기판 및 임베디드 인쇄회로기판 제조 방법
KR101088062B1 (ko) 범프를 구비한 스택형 인쇄회로기판 및 제조방법
KR101905881B1 (ko) 인쇄회로기판 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150506

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160504

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170512

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee