KR101042483B1 - 구리의 표면 처리 방법 및 구리 - Google Patents

Abstract

구리의 표면 처리에 의해 1 ㎛를 초과하는 요철을 형성하지 않고, 구리 표면과 절연층과의 접착 강도를 확보하고, 배선간의 절연 신뢰성을 향상시킬 수 있는 구리의 표면 처리 방법 및 구리를 제공하는 것을 과제로 하고, 이것을 해결하기 위해서 구리 표면에 구리보다 귀한 금속을 이산적으로 형성하는 공정, 그 후 상기 구리 표면을 산화제를 포함하는 알칼리성 용액에 의해 산화 처리하는 공정을 갖는 구리의 표면 처리 방법 및 상기 방법에 의해 표면 처리된 구리를 제공한다.

구리 표면, 귀한 금속, 표면 처리

Description

구리의 표면 처리 방법 및 구리{METHOD OF TREATING THE SURFACE OF COPPER AND COPPER}

본 발명은 구리의 표면 처리 방법 및 상기 표면 처리 방법에 의해 표면 처리가 실시된 구리에 관한 것이다.

최근의 정보화 사회의 발전은 눈부시며, 민생 기기에서는 퍼스널 컴퓨터, 휴대 전화 등의 소형화, 경량화, 고성능화, 고기능화가 진행되고, 산업용 기기로서는 무선 기지국, 광 통신 장치, 서버, 루터(router) 등의 네트워크 관련 기기 등, 대형, 소형을 막론하고 동일하게 기능 향상이 요구되고 있다. 또한, 정보 전달량의 증가에 따라서 해마다 취급하는 신호의 고주파화가 진행되는 경향이 있고, 고속 처리 및 고속 전송 기술의 개발이 진행되고 있다. 실장 관계에 대해서 보면, CPU, DSP나 각종 메모리 등의 LSI의 고속화, 고기능화와 함께, 새로운 고밀도 실장 기술로서 시스템 온 칩(SoC), 시스템 인 패키지(SiP) 등의 개발이 활발하게 행해지고 있다. 이 때문에, 반도체 칩 탑재 기판이나 마더 보드도 고주파화, 고밀도 배선화, 고기능화에 대응하기 위해서, L/S=30 ㎛/30 ㎛ 이하의 미세 배선을 형성한 빌드업 방식의 다층 배선 기판이 사용되어 왔다.

미세 배선을 형성하는 기판은 서브트랙티브(subtractive)법 또는 세미애디티브(semiadditive)법에 의해 행해지고 있다.

서브트랙티브법에 의한 일반적인 배선 형성 공정은 구리 표면에 에칭 레지스트를 형성하고, 그 후 노광, 현상을 행하여 레지스트 패턴을 형성한다. 다음에, 불필요한 구리를 에칭하고, 레지스트 박리를 행함으로써 배선을 형성한다.

세미애디티브법에 의한 일반적인 배선 형성 공정은 구리(시드층) 표면에 도금 레지스트를 형성하고, 그 후 노광, 현상을 행하여 레지스트 패턴을 형성한다. 다음에, 전기 도금, 레지스트 박리 및 에칭을 행함으로써 배선을 형성한다.

또한, 이러한 배선 형성 후에, 외부 접속 단자나 반도체 칩 접속 단자 등 이외의 배선을 보호하기 위해서, 배선 상에 솔더 레지스트나 커버레이를 형성할 수도 있다.

이러한 방법에 의해, L/S폭의 설계값에 대한 미세 배선의 형성율을 높이기 위해서는, 레지스트 패턴을 설계대로 형성하는 것이 필요하다. 그러나, L/S=30 ㎛/30 ㎛ 이하의 미세 배선 형성에 있어서는, 노광시에 광택성이 있는 구리 표면에서 빛의 반사에 의한 할레이션의 영향에 의해 레지스트 패턴의 정밀도가 얻어지기 어려운 문제가 있었다.

또한, 구리 표면과 레지스트 패턴과의 밀착력이 저하되어 레지스트 패턴이 박리되는 문제가 있었다. 한편, 배선(구리)와 솔더 레지스트 사이나 배선과 커버레이 사이에서는, 배선이 미세해짐에 따라서 충분한 접착성이 얻어지지 않는다는 문제가 있었다. 따라서, 이들 문제를 해결하기 위해서는, 구리 표면의 무광택화 및 구리 표면과 레지스트의 밀착력 강화가 중요하였다.

한편, 빌드업 방식의 다층 배선 기판은 층간 절연층 형성 공정과 배선 형성 공정을 서로 반복하여 제조된다. 이 제조 방법에서는, 배선과 절연 수지의 접착 강도와 배선간의 절연 신뢰성을 확보하는 것이 중요하다.

상기에 나타내는 특성을 만족시키기 위해서, 종래에 하기에 나타내는 구리 표면 처리 방법이 행해져 왔다.

즉, 구리 표면에 마이크로미터 오더의 조화(粗化) 형상을 부여하여 구리 표면을 무광택화하고, 또한 앵커 효과에 의해 구리 표면과 레지스트 또는 구리 표면과 절연 수지와의 접착력을 얻는 방법이다. 예를 들면, 무기산 및 구리의 산화제로 이루어지는 주제(主劑)와, 1종 이상의 아졸류 및 1종 이상의 에칭 억제제로 이루어지는 보조제를 포함하는 수용액을 이용하여 구리 표면에 마이크로미터 오더의 조화 형상을 부여하는 방법(일본 특허 공개 제2000-282265호 공보), 마이크로에칭에 의해 높이가 1.5 내지 5.0 ㎛인 연속적인 요철을 형성한 후, 크로메이트 처리와 커플링제 처리를 실시하는 방법(일본 특허 공개 9-246720호 공보) 등이 있다.

또한, 구리 표면에 미세한 산화구리의 침상 결정을 부여하여 요철을 형성함으로써, 구리 표면을 무광택화하고, 또한 앵커 효과에 의해 구리 표면과 레지스트 또는 구리 표면과 절연 수지와의 접착력을 얻는 방법이다. 예를 들면, 아염소산나트륨 등의 산화제를 함유하는 알칼리성 수용액을 이용하여 80 ℃ 전후에서 침지함으로써, 미세한 산화구리의 침상 결정을 부여하는 방법이 있다(일본 특허 공고 (평)7-13304호 공보).

그 밖에, 구리 표면에 미세한 산화구리의 침상 결정에 의한 요철 형성 후, 환원 처리를 행함으로써 미세한 금속 구리의 침상 결정을 부여하여, 구리 표면을 무광택화하고, 또한 앵커 효과에 의해 구리 표면과 레지스트 또는 구리 표면과 절연 수지와의 접착력을 얻는 방법이다. 예를 들면, 아염소산나트륨 등의 산화제를 함유하는 알칼리성 수용액을 이용하여, 80 ℃ 전후에서 침지함으로써 산화구리의 미세한 침상 결정을 부여하고, 그 후 아민보란류의 1종류 이상과 붕소계 약품을 혼합한 산성 용액에 의해 환원 처리를 추가로 실시함으로써, 미세한 금속 구리의 침상 결정을 부여하는 방법(일본 특허 제2656622호 공보) 등이 있다.

상술한 구리 표면에 마이크로미터 오더의 조화 형상을 부여하여, 구리 표면과 레지스트 또는 구리 표면과 절연 수지와의 접착 강도를 향상시키는 제1 종래 기술은, 구리 표면에 Rz로 1.5 내지 5 ㎛의 요철을 형성하고, 앵커 효과에 의해 접착 강도를 확보하였다. 그러나, 미세 배선 형성에 있어서는, L/S가 좁으면서 또한 레지스트와 밀착되어 있는 구리 계면의 요철이 1 ㎛를 초과하는 조화 형상이 되면, 현상시에 레지스트를 구리 표면으로부터 완전히 제거하는 것이 곤란하기 때문에, 그 후의 에칭 처리시에 구리 배선간에 단락이 발생하는 문제가 있었다. 또한, 레지스트 박리시, 동일하게 레지스트를 구리 표면으로부터 완전히 제거하는 것이 곤란하기 때문에, 그 후의 구리 표면과 절연 수지 또는 구리 표면과 솔더 레지스트 사이의 밀착성이 얻어지지 않는 문제가 있었다. 그 밖에, 외부 접속 단자 등의 금 도금 처리시에, 도금의 미석출 또는 도금의 불균일이 발생하는 문제가 있었다.

또한, 세미애디티브법에 의한 미세 배선 형성에 있어서는, 구리 시드층의 막 두께가 얇고, 특히 스퍼터링에 의해 형성된 구리 시드층의 막 두께는 0.1 ㎛ 내지 1.0 ㎛이기 때문에, 이러한 구리 표면에는 요철 형성을 할 수 없다는 문제가 있었다.

또한, 배선 표면의 요철이 1 ㎛를 초과하는 조화 형상이기 때문에, 이러한 배선에 고속의 전기 신호를 흘리면, 표피 효과(skin effect)에 의해 전기 신호는 배선의 표면 부근에 집중하여 흐르게 되어, 전송 손실이 커진다는 문제가 있었다. 또한, 더욱 미세한 L/S=25 ㎛/25 ㎛ 미만의 배선이 되면, 배선이 가늘어지거나, 배선 폭의 변동이 커지기도 하는 문제가 있었다.

구리 표면에 미세한 산화구리의 침상 결정을 부여하여, 구리 표면과 레지스트 또는 구리 표면과 절연 수지와의 접착 강도를 향상시키는 제2 종래 기술은, 배선 표면의 표면 거칠기 Rz(십점 평균 거칠기)가 0.1 내지 1.5 ㎛의 요철을 형성함으로써, 제1 종래 기술과 동일하게 앵커 효과에 의한 접착 강도를 확보하였다. 그러나, 미세 배선 형성에 있어서는, 레지스트와 밀착되어 있는 구리 표면의 요철이 침상 형상이 되면, 상술한 바와 동일하게 레지스트 잔여물로 인해 배선간에 단락이 발생하는 문제, 구리 표면과 절연 수지 또는 구리 표면과 솔더 레지스트 사이의 밀착성이 얻어지지 않는 문제, 금 도금의 미석출 또는 금 도금의 불균일이 발생하는 문제가 있었다.

또한, 세미애디티브법에 의한 미세 배선 형성에 있어서는, 스퍼터링 등에 의해 형성된 구리 시드층 상에 요철을 형성하는 것은 가능하다. 그러나, 상술한 바와 동일하게 레지스트를 구리 표면으로부터 완전히 제거할 수 없기 때문에, 시드층 상으로의 배선 형성이 곤란해지는 문제, 배선간에 단락이 발생하는 문제, 구리 표면과 절연 수지 또는 구리 표면과 솔더 레지스트 사이의 밀착성이 얻어지지 않는 문제, 금 도금의 미석출 또는 금 도금의 불균일이 발생하는 문제가 있었다.

또한, 요철의 높이 변동이 커서, Rz<0.5 ㎛에서는 고온ㆍ고습시의 접착 신뢰성이 저하되는 문제가 있고, Rz>1.0 ㎛에서는 제1 종래 기술과 동일하게 전송 손실이 커진다고 하는 문제가 있었다. 또한, 산화구리의 침상 결정은 깨지기 쉽기 때 문에, 수평 라인에 의한 처리는 불가능하고, 박판을 처리할 때는 작업성이 나쁘다고 하는 문제가 있었다. 또한, 관통 구멍 접속의 도금 공정에서, 이러한 산화구리의 침상 결정이 용해됨으로써, 관통 구멍 주변에 핑크색의 링(핑크 링)이 발생하여, 배선간 절연 거리가 짧은 부분에서 절연 신뢰성의 저하나 구리 표면과 절연 수지 사이에서 박리가 발생하기 쉽다. 또한, 고온의 알칼리성 용액을 사용하기 때문에, 절연 수지 표면이 침범되기 쉽고, 이온 오염 또는 절연 열화에 의해 절연 신뢰성이 저하되기 쉽다. 그 밖에, 산화 처리 후 수세시, 산화구리가 복잡한 침상 결정 요철에 의해 침상 결정간 중의 수세를 충분히 행할 수 없고, 결정간 중의 잔존 이온에 의해 절연 신뢰성이 저하되기 쉽다고 하는 문제가 있었다.

구리 표면에 미세한 금속 구리의 침상 결정을 부여하여, 구리 표면과 레지스트 또는 구리 표면과 절연 수지의 접착 강도를 향상시키는 제3 종래 기술은, 관통 구멍 접속의 도금 공정에서 이 금속 구리의 침상 결정이 용해되지 않기 때문에, 핑크 링의 발생은 없다. 그러나, 제2 종래 기술과 동일하게, 미세 배선 형성에 있어서는 레지스트 잔여물로 인해 배선간에 단락이 발생하는 문제, 구리 표면과 절연 수지 또는 구리 표면과 솔더 레지스트 사이의 밀착성이 얻어지지 않는 문제, 금 도금의 미석출 또는 금 도금의 불균일이 발생하는 문제, 고온ㆍ고습시의 신뢰성 저하의 문제, 전송 손실의 문제, 박판 처리시의 작업성 문제, 절연 재료의 이온 오염성 또는 절연 열화에 의한 절연 신뢰성 저하의 문제, 산화 환원 처리 후의 수세성에 의한 절연 신뢰성 저하의 문제가 있었다.

본 발명의 목적은 상기 종래 기술의 문제점을 개선하기 위해서 이루어진 것이며, 구리 표면에 1000 nm를 초과하는 요철을 형성하지 않고 강철 표면과 레지스트 또는 구리 표면과 절연 수지와의 접착 강도를 확보하고, 각종 신뢰성을 향상시킬 수 있는 구리의 표면 처리 방법, 및 상기 표면 처리 방법에 의해 표면이 처리된 구리를 제공하는 것이다.

즉, 본 발명은 하기 (1) 내지 (12)에 기재된 사항을 그 특징으로 하는 것이다.

(1) 구리 표면에 구리보다 귀한(noble) 금속을 이산적으로 형성하는 공정, 그 후 상기 구리 표면을 산화제를 포함하는 알칼리성 용액으로 산화 처리하는 공정을 갖는 구리의 표면 처리 방법.

(2) 상기 (1)에 있어서, 상기 구리 표면을 산화 처리하는 공정 후, 환원 처리, 커플링 처리, 부식 억제 처리로 이루어지는 군으로부터 선택되는 하나 이상의 처리를 추가로 행하는 공정을 갖는 구리의 표면 처리 방법.

(3) 상기 (1) 또는 (2)에 있어서, 상기 산화제가 염소산염, 아염소산염, 차아염소산염, 과염소산염, 퍼옥소이황산염으로 이루어지는 군으로부터 선택되는 1종 이상인 구리의 표면 처리 방법.

(4) 상기 (1) 내지 (3) 중 어느 한 항에 있어서, 상기 구리보다 귀한 금속이 금, 은, 백금, 팔라듐, 로듐, 레늄, 루테늄, 오스뮴, 이리듐으로 이루어지는 군으로부터 선택되는 금속, 또는 상기 금속을 포함하는 합금인 구리의 표면 처리 방법.

(5) 상기 (1) 내지 (4) 중 어느 한 항에 있어서, 상기 구리보다 귀한 금속의 형성량이 0.001 ㎛ol/dm² 이상이면서 40 ㎛ol/dm² 이하인 구리의 표면 처리 방법.

(6) 상기 (1) 내지 (5) 중 어느 한 항에 있어서, 처리 후의 상기 구리 표면의 거칠기가 Rz로 1 nm 이상이면서 1000 nm 이하인 구리의 표면 처리 방법.

(7) 구리 표면에 구리보다 귀한 금속을 이산적으로 형성하고, 그 후 상기 구리 표면을 산화제를 포함하는 알칼리성 용액으로 산화 처리하여 이루어지는 구리.

(8) 상기 (7)에 있어서, 상기 산화 처리 후, 환원 처리, 커플링 처리, 부식 억제 처리로 이루어지는 군으로부터 선택되는 하나 이상의 처리를 추가로 실시하여 이루어지는 구리.

(9) 상기 (7) 또는 (8)에 있어서, 상기 산화제가 염소산염, 아염소산염, 차아염소산염, 과염소산염, 퍼옥소이황산염으로 이루어지는 군으로부터 선택되는 1종 이상인 구리.

(10) 상기 (7) 내지 (9) 중 어느 한 항에 있어서, 상기 구리보다 귀한 금속이 금, 은, 백금, 팔라듐, 로듐, 레늄, 루테늄, 오스뮴, 이리듐으로 이루어지는 군으로부터 선택되는 금속, 또는 상기 금속을 포함하는 합금인 것을 특징으로 하는 구리.

(11) 상기 (7) 내지 (10) 중 어느 한 항에 있어서, 표면에 형성된 상기 구리보다 귀한 금속의 양이 0.001 ㎛ol/dm² 이상이면서 40 ㎛ol/dm² 이하인 구리.

(12) 상기 (7) 내지 (11) 중 어느 한 항에 있어서, 처리 후의 상기 구리 표면의 거칠기가 Rz로 1 nm 이상이면서 1000 nm 이하인 구리.

이상과 같은 본 발명에 따르면, 구리 표면에 1000 nm를 넘는 요철을 형성하지 않고 구리 표면과 레지스트 또는 구리 표면과 절연 수지와의 접착 강도를 확보하고, 각종 신뢰성을 향상시킬 수 있는 구리의 표면 처리 방법, 및 상기 표면 처리 방법에 의해 표면이 처리된 구리를 제공하는 것이 가능해진다.

또한, 본 출원은 동일한 출원인에 의해 먼저 행해진 일본 특허 출원, 즉 2005-069058호(출원일 2005년 3월 11일), 2005-277732호(출원일 2005년 9월 26일) 및 2005-287038호(출원일 2005년 9월 30일)에 기초하는 우선권 주장을 따른 것이며, 이들 명세서를 참조로 여기에 포함하는 것으로 한다.

<발명을 실시하기 위한 최선의 형태>

이하, 도면을 이용하여 본 발명의 실시 형태를 설명한다. 여기서는, 본 발명의 구리의 표면 처리 방법의 적용예로서, 반도체 칩 탑재 기판의 구리 배선의 표면 처리를 일례로서 설명하지만, 그 밖의 구리 표면의 처리 방법으로서 동일하게 적용할 수 있다.

(구리 표면의 요철 형성법)

구리 표면에 구리보다 귀한 금속을 이산적으로 형성하고, 그 후 구리 표면을 산화제를 포함하는 알칼리성 용액으로 산화 처리함으로써, 구리 표면에 치밀하면서 균일한 산화구리 결정에 의한 미세 요철을 형성할 수 있다. 상기 산화 처리 후에 환원 처리를 더 행함으로써, 치밀하면서 균일한 금속 구리의 결정에 의한 미세 요철을 형성할 수 있다. 상기 산화 처리 후, 커플링 처리, 부식 억제 처리 중 적어 도 하나 이상의 처리를 더 행하는 것이 바람직하다. 상기 산화 처리 후 또는 상기 환원 처리 후 또는 상기 커플링 처리 또는 상기 부식 억제 처리 후, 이들 구리의 표면 처리에 의해 생기는 구리 표면 거칠기는, Rz(십점 평균 거칠기)로 1 nm 이상이면서 1,000 nm 이하인 것이 바람직하다. 또한, Rz로 1 nm 이상이면서 100 nm 이하인 것이 보다 바람직하고, 1 nm 이상이면서 50nm 이하인 것이 보다 바람직하다. Rz가 1 nm 미만이면, 레지스트 또는 절연 수지 등과의 접착력이 저하되는 경향이 있고, Rz가 1,000 nm를 초과하면, 종래 기술의 문제점이 발생하기 쉬워지는 경향이 있다. 또한, 「치밀하면서 균일한」이란, 구리 표면의 형상을 주사형 전자 현미경(SEM)에 의해 또는 집속 이온 빔 가공 관찰 장치(FIB)에 의해 가공을 행하고, 주사 이온 현미경(SIM)상을 이용하여 관찰하였을 때에, 산화구리 또는 금속 구리 결정의 크기 및 높이가 1 nm 이상이면서 1,000 nm 이하로 형성되고, 그 형성된 결정이 밀집되어 있다는 의미이다.

이하에서는, 상기한 각 처리에 대하여 상세하게 설명한다. 또한, 본 발명에 있어서는 각 처리의 전처리로서, 구리 표면의 정정화를 행하는 탈지 처리, 산 세정 처리 또는 이들을 적절하게 조합하여 행하는 것이 바람직하다.

(구리보다 귀한 금속 형성법)

구리보다 귀한 금속을 이산적으로 구리 표면에 형성하는 방법으로서는, 특별히 한정되지 않지만, 구리보다 귀한 금속을, 무전해 도금, 전기 도금, 치환 도금, 스프레이 분무, 도포, 스퍼터링, 증착 등에 의해 바탕(下地)인 구리 표면을 완전히 덮지 않고 구리 표면에 균일하게 분산되도록 형성하는 것이 바람직하다. 보다 바 람직하게는 구리보다 귀한 금속을 치환 도금에 의해 이산적으로 구리 표면에 형성하는 방법이다. 치환 도금은 구리와 구리보다 귀한 금속과의 이온화 경향의 차이를 이용하는 것이고, 이에 따르면 구리보다 귀한 금속을 용이하면서 저가로 구리 표면에 이산적으로 형성할 수 있다.

구리보다 귀한 금속으로서는 특별히 한정되지 않지만, 금, 은, 백금, 팔라듐, 로듐, 레늄, 루테늄, 오스뮴, 이리듐으로부터 선택되는 금속 또는 이들 금속을 포함하는 합금을 사용할 수 있다.

또한, 구리 표면 상에 이산적으로 형성하는 상기 구리보다 귀한 금속의 형성량은 특별히 한정되지 않지만, 0.001 ㎛ol/dm² 이상이면서 40 ㎛ol/dm² 이하인 것이 바람직하다. 또한, 형성량은 0.01 ㎛ol/dm² 이상이면서 10 ㎛ol/dm² 이하인 것이 보다 바람직하고, 0.1 ㎛ol/dm² 이상이면서 4 ㎛ol/dm² 이하인 것이 보다 바람직하다. 형성량이 0.001 ㎛ol/dm² 미만이면, 치밀하면서 균일한 미세 요철을 형성하는 것이 곤란해지는 경향이 있고, 40 ㎛ol/dm²를 초과하면 접착 강도가 저하되는 경향이 있다. 또한, 구리보다 귀한 금속을 이산적으로 구리 표면에 형성한 양은, 왕수(王水)에 의해 구리 표면상의 귀한 금속을 용해시킨 후, 그 용해액을 원자 흡광 광도계로 정량 분석을 행함으로써 구할 수 있다. 또한, 「이산적이다」란, 구리 표면에 귀금속이 완전히 피복되지 않고, 0.001 ㎛ol/dm² 이상이면서 40 ㎛ol/dm² 이 하의 양으로 형성한 귀금속이 구리 표면에 분산되어 있다고 하는 의미이다.

(구리 표면의 산화 처리 방법)

본 발명에서는 상기한 바와 같이 하여 구리보다 귀한 금속을 이산적으로 구리 표면에 형성한 후, 상기 구리 표면을, 산화제를 포함하는 알칼리성 용액으로 산화 처리한다.

상기 산화제를 포함하는 알칼리성 용액으로서는, 특별히 한정되지 않지만, 예를 들면 알칼리 금속 또는 알칼리 토류 금속 등을 포함하는 알칼리성 용액에, 염소산염, 아염소산염, 차아염소산염, 과염소산염, 퍼옥소이황산염 등의 산화제가 더 포함되는 알칼리성 용액인 것이 바람직하다. 상기 알칼리 금속이나 알칼리 토류 금속 등을 포함하는 알칼리성 용액은, 예를 들면 수산화나트륨, 수산화칼륨, 탄산나트륨 등의 알칼리 금속 화합물이나 알칼리 토류 금속 화합물을 물 또는 이온 교환 수지에 의해 처리한 물 등의 용매에 첨가함으로써 얻을 수 있다. 또한, 상기 산화제는 보다 구체적으로는, 예를 들면 차아염소산나트륨, 아염소산나트륨, 염소산나트륨, 과염소산나트륨, 차아염소산칼륨, 아염소산칼륨, 염소산칼륨, 과염소산칼륨, 퍼옥소이황산암모늄, 퍼옥소이황산칼륨, 퍼옥소이황산나트륨 등을 들 수 있다. 또한, 상기 알칼리성 용액에 인산염을 첨가할 수도 있다. 사용할 수 있는 인산염으로서는 특별히 한정되지 않지만, 예를 들면 인산삼나트륨, 인산삼칼륨, 인산삼리튬 등을 들 수 있다. 또한, 상기 알칼리성 용액에 공지되어 있는 유기산이나 킬레이트제를 첨가할 수도 있다.

상기한 것과 같은 산화제를 포함하는 알칼리성 용액에 의한 산화 처리에 의 해, 구리 표면에 산화구리 결정에 의한 요철을 형성할 수 있다. 산화구리 결정량은 0.001 mg/cm² 이상이면서 0.3 mg/cm² 이하인 것이 바람직하고, 0.01 mg/cm² 이상이면서 0.2 mg/cm² 이하인 것이 보다 바람직하며, 0.03 mg/cm² 이상이면서 0.1 mg/cm² 이하인 것이 특히 바람직하다. 산화구리 결정량이 0.001 mg/cm² 미만이면, 레지스트가 박리되거나 또는 절연 수지 등과의 접착력이 저하되는 경향이 있고, 0.3 mg/cm²를 초과하면 종래 기술의 문제점이 발생하기 쉬워지는 경향이 있다. 또한, 구리 표면에 형성한 산화구리 결정량은 전해 환원량을 측정함으로써 조사할 수 있다. 예를 들면, 산화 처리를 실시한 구리를 작용극(음극)으로서, 0.5 mA/cm²의 일정 전기량을 통전하여, 구리의 표면 전위가 산화구리의 전위로부터 금속 구리의 전위로 완전히 변화될 때까지, 즉 -1.0 V 이하의 안정한 전위가 되기까지의 시간을 측정하고, 그 전해 환원량으로부터 산화구리 결정량을 구할 수 있다.

또한, 상기 산화제를 포함하는 알칼리성 용액에 의해 산화 처리를 행할 때의 상기 알칼리성 용액의 온도는 특별히 한정되지 않지만, 20 내지 95 ℃에서 행하는 것이 바람직하고, 30 내지 80 ℃에서 행하는 것이 보다 바람직하며, 40 내지 60 ℃에서 행하는 것이 특히 바람직하다. 또한, 산화제를 포함하는 알칼리성 용액의 농도 및 상기 용액에 의한 산화 처리 시간에 대해서는, 상기한 산화구리 결정량이 0.001 mg/cm² 이상이면서 0.3 mg/cm² 이하가 되도록 적절하게 조건을 선택하는 것이 바람직하다.

(환원 처리 방법)

상기 산화 처리에 의해 구리 표면에 형성된 산화구리 결정에 의한 요철은 환원 처리에 의해 금속 구리의 요철로 할 수 있다. 이 환원 처리에서는, pH 9.0으로부터 13.5로 조정한 알칼리성 용액 중에, 포름알데히드, 파라포름알데히드, 파라포름알데히드, 방향족 알데히드 화합물 등을 첨가한 수용액, 차아인산이나 차아인산염 등을 첨가한 수용액, 디메틸아민보란이나 그것을 포함하는 화합물 등을 첨가한 수용액, 수소화 붕소염이나 그것을 포함하는 화합물 등을 첨가한 수용액 등을 사용할 수 있다. 보다 구체적으로는, 예를 들면 HIST-100(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명, HIST-100B 및 HIST-100D를 포함함) 등을 상기 환원 처리용 용액으로서 사용할 수 있다. 또한, 여기에 나타내는 알칼리성 용액으로서는, 특별히 한정되지 않지만, 예를 들면 알칼리 금속 또는 알칼리 토류 금속 등을 포함하는 알칼리성 용액이다. 더욱 상세하게 설명하면, 예를 들면 수산화나트륨, 수산화칼륨, 탄산나트륨 등의 알칼리 금속 화합물이나 알칼리 토류 금속 화합물을 물 또는 이온 교환 수지에 의해 처리한 물 등의 용매에 첨가함으로써 얻을 수 있다.

또한, 상기 방법은 화학적으로 산화구리를 환원하는 방법이지만, 그 밖에 전기적으로 산화구리를 환원할 수도 있다.

(커플링 처리)

상기 산화 처리 후, 구리 표면과 절연층(빌드업층 등)과의 접착 강도를 향상시키기 위해서 커플링 처리를 행할 수도 있고, 상기 커플링 처리는 상기 환원 처리 후나 상기 부식 억제 처리 후에 행할 수도 있다. 이에 의해, 접착성을 향상시킬 수 있다. 커플링 처리에 사용되는 커플링제로서는, 예를 들면 실란계 커플링제, 알루미늄계 커플링제, 티탄계 커플링제, 지르코늄계 커플링제를 들 수 있고, 이들은 1종 또는 2종 이상을 병용할 수도 있다. 그 중에서도 실란계 커플링제가 바람직하고, 실란계 커플링제로서는, 예를 들면 에폭시기, 아미노기, 머캅토기, 이미다졸기, 비닐기 또는 메타크릴기 등의 관능기를 분자 중에 갖는 것이 바람직하다. 또한, 상기 커플링제는 이것을 포함하는 용액으로 만들어 사용할 수 있고, 상기 커플링제 용액의 제조에 사용되는 용매는 특별히 한정되지 않지만, 물, 알코올, 케톤류 등을 이용하는 것이 가능하다. 또한, 커플링제의 가수분해를 촉진시키기 위해서, 소량의 아세트산이나 염산 등의 산을 첨가할 수도 있다. 또한, 커플링제의 함유량은, 커플링제 용액 전체에 대하여 0.01 질량％ 내지 5 질량％인 것이 바람직하고, 0.1 질량％ 내지 1.0 질량％인 것이 더욱 바람직하다. 커플링제에 의한 처리는, 상기한 바와 같이 제조한 커플링제 용액에 처리 대상이 되는 구리를 침지하거나, 커플링제 용액을 구리에 대하여 스프레이 분무 또는 도포하는 등의 방법에 의해 행할 수 있다. 또한, 상기 실란계 커플링제로 처리한 구리는 자연 건조, 가열 건조 또는 진공 건조에 의해 건조시키지만, 사용되는 커플링제의 종류에 따라서는, 건조 전에 수세 또는 초음파 세정을 행하는 것도 가능하다.

(부식 억제 처리)

상기 산화 처리 후, 구리의 부식을 억제하기 위해서 부식 억제 처리를 행할 수도 있고, 상기 부식 억제 처리는 상기 환원 처리 후 또는 상기 커플링 처리 후에 행할 수도 있다. 부식 억제 처리에 사용되는 부식 억제제로서는, 특별히 한정되지 않지만, 예를 들면 황 함유 유기 화합물 또는 질소 함유 유기 화합물을 1종 이상 이상 포함하는 것일 수 있다. 부식 억제제로서는 특별히 한정되지 않지만, 머캅토기, 술피드기 또는 디술피드기와 같은 황 원자를 함유하는 화합물, 또는 분자내에 -N= 또는 N=N 또는 -NH₂를 포함하는 질소 함유 유기 화합물을 적어도 1종 이상 포함하는 화합물인 것이 바람직하다.

상기 머캅토기, 술피드기 또는 디술피드기와 같은 황 원자를 함유하는 화합물로서는, 예를 들면 지방족 티올(HS-(CH₂)n-R(단, 식 중, n은 1 내지 23까지의 정수, R은 1가의 유기기, 수소기 또는 할로겐 원자를 나타냄)로 표시되는 구조를 가지며, R은 아미노기, 아미드기, 카르복실기, 카르보닐기, 히드록실기 중 어느 것이 바람직하지만, 이것으로 한정되지 않고, 탄소수 1 내지 18의 알킬기, 탄소수 1 내지 8의 알콕시기, 아실옥시기, 할로알킬기, 할로겐 원자, 수소기, 티오알킬기, 티올기, 치환될 수도 있는 페닐기, 비페닐기, 나프틸기, 복소환 등을 들 수 있다. 또한, R 중의 아미노기, 아미드기, 카르복실기, 히드록실기는 1개일 수 있고, 바람직하게는 1개 이상, 그 외에 상기 알킬기 등의 치환기를 가질 수도 있다. 또한, 식 중, n이 1 내지 23까지의 정수로 표시되는 화합물을 이용하는 것이 바람직하고, 또한 n이 4 내지 15까지의 정수로 표시되는 화합물이 보다 바람직하고, 또한 6 내지 12까지의 정수로 표시되는 화합물인 것이 특히 더 바람직하다.), 티아졸 유도체(예를 들면 티아졸, 2-아미노티아졸, 2-아미노티아졸-4-카르복실산, 아미노티오 펜, 벤조티아졸, 2-머캅토벤조티아졸, 2-아미노벤조티아졸, 2-아미노-4-메틸벤조티아졸, 2-벤조티아졸롤, 2,3-디히드로이미다조[2,1-b]벤조티아졸-6-아민, 2-(2-아미노티아졸-4-일)-2-히드록시이미노아세트산에틸, 2-메틸벤조티아졸, 2-페닐벤조티아졸, 2-아미노-4-메틸티아졸 등), 티아디아졸 유도체(1,2,3-티아디아졸), 1,2,4-티아디아졸, 1,2,5-티아디아졸, 1,3,4-티아디아졸, 2-아미노-5-에틸-1,3,4-티아디아졸, 5-아미노-1,3,4-티아디아졸-2-티올, 2,5-머캅토-1,3,4-티아디아졸, 3-메틸머캅토-5-머캅토-1,2,4-티아디아졸, 2-아미노-1,3,4-티아디아졸, 2-(에틸아미노)-1,3,4-티아디아졸, 2-아미노-5-에틸티오-1,3,4-티아디아졸 등), 머캅토벤조산, 머캅토나프톨, 머캅토페놀, 4-머캅토비페닐, 머캅토아세트산, 머캅토숙신산, 3-머캅토프로피온산, 티오우라실, 3-티오우라졸, 2-티오우라밀, 4-티오우라밀, 2-머캅토퀴놀린, 티오포름산, 1-티오쿠마린, 티오쿠모티아존, 티오크레졸, 티오살리실산, 티오티아누르산, 티오나프톨, 티오톨렌, 티오나프텐, 티오나프텐카르복실산, 티오나프텐퀴논, 티오바르비투르산, 티오히드로퀴논, 티오페놀, 티오펜, 티오프탈라이드, 티오프텐, 티올티온탄산, 티올티돈, 티올히스티딘, 3-카르복시프로필디술피드, 2-히드록시에틸디술피드, 2-아미노프로피온산, 디티오디글리콜산, D-시스테인, 디-t-부틸디술피드, 티오시안, 티오시안산 등을 들 수 있다.

상기 분자내에 -N= 또는 N=N 또는 -NH₂를 포함하는 N 함유 유기 화합물을 적어도 1종 이상 포함하는 화합물로서 바람직한 화합물은 트리아졸 유도체(1H-1,2,3-트리아졸, 2H-1,2,3-트리아졸, 1H-1,2,4-트리아졸, 4H-1,2,4-트리아졸, 벤조트리아 졸, 1-아미노벤조트리아졸, 3-아미노-5-머캅토-1,2,4-트리아졸, 3-아미노-1H-1,2,4-트리아졸, 3,5-디아미노-1,2,4-트리아졸, 3-옥시-1,2,4-트리아졸, 아미노우라졸 등), 테트라졸 유도체(테트라졸릴, 테트라졸릴히드라진, 1H-1,2,3,4-테트라졸, 2H-1,2,3,4-테트라졸, 5-아미노-1H-테트라졸, 1-에틸-1,4-디히드록시 5H-테트라졸-5-온, 5-머캅토-1-메틸테트라졸, 테트라졸머캅탄 등), 옥사졸 유도체(옥사졸, 옥사졸릴, 옥사졸린, 벤조옥사졸, 3-아미노-5-메틸이소옥사졸, 2-머캅토벤조옥사졸, 2-아미노옥사졸린, 2-아미노벤조옥사졸 등), 옥사디아졸 유도체(1,2,3-옥사디아졸, 1,2,4-옥사디아졸, 1,2,5-옥사디아졸, 1,3,4-옥사디아졸, 1,2,4-옥사디아졸론-5, 1,3,4-옥사디아졸론-5 등), 옥사트리아졸 유도체(1,2,3,4-옥사트리아졸, 1,2,3,5-옥사트리아졸 등), 푸린 유도체(푸린, 2-아미노-6-히드록시-8-머캅토푸린, 2-아미노-6-메틸머캅토푸린, 2-머캅토아데닌, 머캅토히포크산틴, 머캅토푸린, 요산, 구아닌, 아데닌, 크산틴, 테오필린, 테오브로민, 카페인 등), 이미다졸 유도체(이미다졸, 벤조이미다졸, 2-머캅토벤조이미다졸, 4-아미노-5-이미다졸카르복실산아미드, 히스티딘 등), 인다졸 유도체(인다졸, 3-인다졸론, 인다졸롤 등), 피리딘 유도체(2-머캅토피리딘, 아미노피리딘 등), 피리미딘 유도체(2-머캅토피리미딘, 2-아미노피리미딘, 4-아미노피리미딘, 2-아미노-4,6-디히드록시피리미딘, 4-아미노-6-히드록시-2-머캅토피리미딘, 2-아미노-4-히드록시-6-메틸피리미딘, 4-아미노-6-히드록시-2-메틸피리미딘, 4-아미노-6-히드록시피라졸로[3,4-d]피리미딘, 4-아미노-6-머캅토피라졸로[3,4-d]피리미딘, 2-히드록시피리미딘, 4-머캅토-1H-피라졸로[3,4-d]피리미딘, 4-아미노-2,6-디히드록시피리미딘, 2,4-디아미노-6-히드록시피 리미딘, 2,4,6-트리아미노피리미딘 등), 티오요소 유도체(티오요소, 에틸렌티오요소, 2-티오바르비투르산 등), 아미노산(글리신, 알라닌, 트립토판, 프롤린, 옥시프롤린 등), 1,3,4-티오옥사디아졸론-5, 티오쿠마존, 2-티오쿠마린, 티오사카린, 티오히단토인, 티오필린, γ-티오필린구아나딘, 구아나졸, 구아나민, 옥사진, 옥사디아진, 멜라민, 2,4,6-트리아미노페놀, 트리아미노벤젠, 아미노인돌, 아미노퀴놀린, 아미노티오페놀, 아미노피라졸 등을 들 수 있다.

또한, 상기 부식 억제제를 포함하는 용액의 제조에는 물이나 유기 용매를 사용할 수 있다. 상기 유기 용매의 종류는 특별히 한정되지 않지만, 메탄올, 에탄올, n-프로필알코올, n-부틸알코올 등의 알코올류, 디-n-프로필에테르, 디-n-부틸에테르, 디알릴에테르 등의 에테르류, 헥산, 헵탄, 옥탄, 노난 등의 지방족 탄화수소, 벤젠, 톨루엔, 페놀 등의 방향족 탄화수소 등을 사용할 수 있고, 이들 용매를 1종류 내지 2종류 이상 조합하여 사용할 수도 있다. 또한, 상기 산화제를 포함하는 알칼리성 용액 또는 커플링제 용액에 상기 부식 억제제를 첨가하여 사용하는 것도 가능하다.

또한, 상기 부식 억제제를 포함하는 용액의 농도는 0.1 내지 5000 ppm의 농도인 것이 바람직하고, 0.5 내지 3000 ppm인 것이 보다 바람직하며, 1 내지 1000 ppm인 것이 특히 바람직하다. 부식 억제제의 농도가 0.1 ppm 미만이면, 이온 마이그레이션 억제 효과나, 구리 표면과 절연층과의 접착 강도가 저하되는 경향이 있다. 한편, 부식 억제제의 농도가 5000 ppm을 초과하면, 이온 마이그레이션 억제 효과는 얻어지지만, 구리 표면과 절연층과의 접착 강도가 저하되는 경향이 있다. 부식 억제제를 포함하는 용액에 의한 처리 시간은 특별히 한정되지 않지만, 부식 억제제의 종류 및 농도에 따라서 적절하게 변화시키는 것이 바람직하다. 또한, 처리 후에 초음파 세정을 행하는 것도 가능하다.

(레지스트)

본 발명에서 사용되는 레지스트로서는, 에칭 레지스트, 도금 레지스트, 솔더 레지스트, 커버레이 등을 들 수 있다. 에칭 레지스트 및 도금 레지스트는, 배선 형성을 목적으로 사용하기 때문에, 배선 형성 후에 박리되어 기판 등에는 남지 않는 것이다. 솔더 레지스트 또는 커버레이는, 외부 접속 단자나 반도체 칩 접속 단자 등 이외의 배선 보호를 목적으로 하기 때문에, 기판 표면에 형성된다. 이들 레지스트는 액상 또는 필름상의 것을 사용할 수 있고, 감광성이 있는 것이 바람직하다.

(반도체 칩 탑재 기판)

도 1에, 본 발명의 반도체 칩 탑재 기판의 1 실시예(한쪽면 빌드업층 2층)의 단면 모식도를 나타내었다. 여기서는, 빌드업층(층간 절연층)을 한쪽면에만 형성한 실시 형태로 설명하지만, 필요에 따라서 도 8에 나타낸 바와 같이 빌드업층은 양면에 형성할 수도 있다.

본 발명의 반도체 칩 탑재 기판은, 도 1에 나타낸 바와 같이, 반도체 칩이 탑재되는 측의 절연층인 코어 기판 (100) 상에, 반도체 칩 접속 단자 및 제1 층간 접속 단자 (101)을 포함하는 제1 배선 (106a)가 형성된다. 코어 기판의 다른 측에는 제2 층간 접속 단자 (103)을 포함하는 제2 배선 (106b)가 형성되고, 제1 층간 접속 단자와 제2 층간 접속 단자는 코어 기판의 제1 층간 접속용 IVH(인터스티셜(interstitial) 비어 홀) (102)를 통해 전기적으로 접속된다. 코어 기판의 제2 배선측에는 빌드업층 (104)가 형성되고, 빌드업층 상에는 제3 층간 접속 단자를 포함하는 제3 배선 (106c)가 형성되며, 제2 층간 접속 단자와 제3 층간 접속 단자는 제2 층간 접속용 IVH (108)을 통해 전기적으로 접속된다.

빌드업층이 복수개 형성되는 경우에는, 동일한 구조를 적층하여, 최외층의 빌드업층 상에는 마더 보드와 접속되는 외부 접속 단자 (107)이 형성되고, 또한 외부 접속 단자와 제3 층간 접속 단자는 제3 층간 접속용 IVH (105)를 통해 전기적으로 접속된다. 배선의 형상이나 각각의 접속 단자의 배치 등은 특별히 제한되지 않고, 탑재하는 반도체 칩이나 목적으로 하는 반도체 패키지를 제조하기 위해 적절하게 설계 가능하다. 또한, 반도체 칩 접속 단자와 제1 층간 접속 단자 등을 공용하는 것도 가능하다. 또한, 최외층의 빌드업층 상에는, 필요에 따라서 솔더 레지스트 등의 절연 피복 (109)를 설치할 수도 있다.

(코어 기판)

코어 기판의 재질은 특별히 상관없지만, 유기 기재, 세라믹 기재, 실리콘 기재, 유리 기재 등을 사용할 수 있다. 열 팽창 계수나 절연성을 고려하면, 세라믹이나 유리를 이용하는 것이 바람직하다. 유리 중 비감광성 유리로서는, 소다 석회 유리(성분예: SiO₂ 65 내지 75 중량％, Al₂O₃ 0.5 내지 4 중량％, CaO 5 내지 15 중량％, MgO 0.5 내지 4 중량％, Na₂O 10 내지 20 중량％), 붕규산 유리(성분예: SiO₂ 65 내지 80 중량％, B₂O₃ 5 내지 25 중량％, Al₂O₃ 1 내지 5 중량％, CaO 5 내지 8 중량％, MgO 0.5 내지 2 중량％, Na₂O 6 내지 14 중량％, K₂O 1 내지 6 중량％) 등을 들 수 있다. 또한, 감광성 유리로서는 Li₂O-SiO₂계 결정화 유리에 감광제로서 금 이온 및 은 이온을 포함하는 것을 들 수 있다.

유기 기판으로서는, 유리천에 수지를 함침시킨 재료를 적층한 기판이나 수지 필름을 사용할 수 있다. 사용되는 수지로서는, 열경화성 수지, 열가소성 수지, 또는 이들의 혼합 수지를 사용할 수 있지만, 열경화성 유기 절연 재료가 바람직하다. 열경화성 수지로서는 페놀 수지, 요소 수지, 멜라민 수지, 알키드 수지, 아크릴 수지, 불포화 폴리에스테르 수지, 디알릴프탈레이트 수지, 에폭시 수지, 폴리벤조이미다졸 수지, 폴리아미드 수지, 폴리아미드이미드 수지, 실리콘 수지, 시클로펜타디엔으로부터 합성한 수지, 트리스(2-히드록시에틸)이소시아누레이트를 포함하는 수지, 방향족 니트릴로부터 합성한 수지, 삼량화 방향족 디시아나미드 수지, 트리아릴트리메타크릴레이트를 포함하는 수지, 푸란 수지, 케톤 수지, 크실렌 수지, 축합 다환 방향족을 포함하는 열경화성 수지, 벤조시클로부텐 수지 등을 사용할 수 있다. 열가소성 수지로서는 폴리이미드 수지, 폴리페닐렌옥시드 수지, 폴리페닐렌술피드 수지, 아라미드 수지, 액정 중합체 등을 들 수 있다.

이들 수지에는 충전재를 첨가할 수도 있다. 충전재로서는 실리카, 탈크, 수산화알루미늄, 붕산알루미늄, 질화알루미늄, 알루미나 등을 들 수 있다.

코어 기판의 두께는 100 내지 800 ㎛인 것이, IVH 형성성의 점에서 바람직하 고, 또한 150 내지 500 ㎛인 것이 보다 바람직하다.

(빌드업층)

층간 절연층(빌드업층) (104)는 절연 재료를 포함하고, 절연 재료로서는 열경화성 수지, 열가소성 수지, 또는 이들의 혼합 수지를 사용할 수 있다. 또한, 빌드업층은 열경화성 유기 절연 재료를 주성분으로 하는 것이 바람직하다. 열경화성 수지로서는, 페놀 수지, 요소 수지, 멜라민 수지, 알키드 수지, 아크릴 수지, 불포화 폴리에스테르 수지, 디알릴프탈레이트 수지, 에폭시 수지, 폴리벤조이미다졸 수지, 폴리아미드 수지, 폴리아미드이미드 수지, 실리콘 수지, 시클로펜타디엔으로부터 합성한 수지, 트리스(2-히드록시에틸)이소시아누레이트를 포함하는 수지, 방향족 니트릴로부터 합성한 수지, 삼량화 방향족 디시아나미드 수지, 트리아릴트리메타크릴레이트를 포함하는 수지, 푸란 수지, 케톤 수지, 크실렌 수지, 축합 다환 방향족을 포함하는 열경화성 수지, 벤조시클로부텐 수지 등을 사용할 수 있다. 열가소성 수지로서는 폴리이미드 수지, 폴리페닐렌옥시드 수지, 폴리페닐렌술피드 수지, 아라미드 수지, 액정 중합체 등을 들 수 있다.

절연 재료에는 충전재를 첨가할 수도 있다. 충전재로서는 실리카, 탈크, 수산화알루미늄, 붕산알루미늄, 질화알루미늄, 알루미나 등을 들 수 있다.

(열 팽창 계수)

반도체 칩의 열 팽창 계수와 코어 기판의 열 팽창 계수가 근사하고, 또한 코어 기판의 열 팽창 계수와 빌드업층의 열 팽창 계수가 근사한 것이 바람직하지만, 이것으로 한정되는 것은 아니다. 또한, 반도체 칩, 코어 기판, 빌드업층 각각의 열 팽창 계수를 α1, α2, α3(ppm/℃)이라 하였을 때, α1≤α2≤α3인 것이 보다 바람직하다.

구체적으로는 코어 기판의 열 팽창 계수 α2는 7 내지 13 ppm/℃인 것이 바람직하고, 더욱 바람직하게는 9 내지 11 ppm/℃ 이다. 빌드업층의 열 팽창 계수 α3은 10 내지 40 ppm/℃인 것이 바람직하고, 10 내지 20 ppm/℃인 것이 더욱 바람직하며, 11 내지 17 ppm/℃인 것이 특히 바람직하다.

(영률)

빌드업층의 영률은 1 내지 5 GPa인 것이 열스트레스에 대한 응력 완화의 점에서 바람직하다. 빌드업층 중의 충전재는 빌드업층의 열 팽창 계수가 10 내지 40 ppm/℃, 영률이 1 내지 5 GPa가 되도록 첨가량을 적절하게 조정하여 첨가하는 것이 바람직하다.

(반도체 칩 탑재 기판의 제조 방법)

반도체 칩 탑재 기판은 이하의 제조 방법의 조합으로 제조할 수 있다. 제조 공정의 순서는 본 발명의 목적을 일탈하지 않는 범위에서는 특별히 한정되지 않는다.

(배선 형성 방법)

배선의 형성 방법으로서는, 코어 기판 표면 또는 빌드업층 상에 금속박을 형성하고, 금속박의 불필요한 부분을 에칭으로 제거하는 방법(서브트랙티브법), 코어 기판 표면 또는 빌드업층 상의 필요한 부분에만 도금에 의해 배선을 형성하는 방법(애디티브법), 코어 기판 표면 또는 빌드업층 상에 얇은 금속층(시드층)을 형성 하고, 그 후 전해 도금으로 필요한 배선을 형성한 후, 얇은 금속층을 에칭으로 제거하는 방법(세미애디티브법)이 있다.

(서브트랙티브법에 의한 배선 형성)

금속박 상의 배선이 되는 부분에 에칭 레지스트를 형성하고, 에칭 레지스트로부터 노출된 부분에 화학 에칭액을 스프레이 분무하여, 불필요한 금속박을 에칭 제거하여 배선을 형성할 수 있다. 예를 들면, 금속박으로서 동박을 이용하는 경우, 에칭 레지스트는 통상적인 배선판에 이용할 수 있는 에칭 레지스트 재료를 사용할 수 있다. 예를 들면 레지스트 잉크를 실크 스크린 인쇄하여 에칭 레지스트를 형성하거나, 또한 에칭 레지스트용 네가티브형 감광성 건식 필름을 동박 위에 적층하고, 그 위에 배선 형상으로 빛을 투과하는 포토마스크를 중첩하여 자외선으로 노광시키고, 노광되지 않은 부분을 현상액으로 제거하여 에칭 레지스트를 형성한다. 화학 에칭액으로는, 염화 제2구리와 염산 용액, 염화 제2철 용액, 황산과 과산화수소 용액, 과황산암모늄 용액 등, 통상적인 배선판에 사용되는 화학 에칭액을 사용할 수 있다.

(애디티브법에 의한 배선 형성)

또한, 배선은 코어 기판 또는 빌드업층 상의 필요한 부분에만 도금을 행함으로써 형성하는 것도 가능하고, 통상적인 도금에 의한 배선 형성 기술을 사용할 수 있다. 예를 들면, 코어 기판에 무전해 도금용 촉매를 부착시킨 후, 도금이 행해지지 않는 표면 부분에 도금 레지스트를 형성하여 무전해 도금액에 침지하고, 도금 레지스트로 피복되지 않은 부분에만 무전해 도금을 행하여 배선 형성한다.

(세미애디티브법에 의한 배선 형성)

코어 기판 표면 또는 빌드업층 상에 세미애디티브법에 이용하는 시드층을 형성하는 방법은, 증착 또는 도금에 의한 방법과 금속박을 접합시키는 방법이 있다. 또한 동일한 방법으로, 서브트랙티브법의 금속박을 형성하는 것도 가능하다.

(증착 또는 도금에 의한 시드층의 형성)

코어 기판 표면 또는 빌드업층 상에 증착 또는 도금에 의해 시드층을 형성할 수 있다. 예를 들면, 시드층으로서, 스퍼터링에 의해 바탕 금속과 박막 구리층을 형성하는 경우, 박막 구리층을 형성하기 위해 사용되는 스퍼터링 장치는 2극 스퍼터, 3극 스퍼터, 4극 스퍼터, 마그네트론 스퍼터, 미러트론 스퍼터 등을 사용할 수 있다. 스퍼터링에 사용되는 타겟은, 밀착을 확보하기 위해서, 예를 들면 Cr, Ni, Co, Pd, Zr, Ni/Cr, Ni/Cu 등의 금속을 바탕 금속으로서 사용하여 두께 5 내지 50 nm의 스퍼터링을 실시한다. 그 후, 구리를 타겟으로 하고, 두께 200 내지 500 mn의 스퍼터링을 실시하여 시드층을 형성할 수 있다. 또한, 코어 기판 표면 또는 빌드업층 상에 무전해 구리 도금에 의해 0.5 내지 3 ㎛ 두께의 도금 구리를 형성할 수도 있다.

(금속박을 접합시키는 방법)

코어 기판 또는 빌드업층에 접착 기능이 있는 경우에는, 금속박을 압착이나 적층에 의해 접합시킴으로써 시드층을 형성할 수도 있다. 그러나, 얇은 금속층을 직접 접합시키는 것은 매우 곤란하기 때문에, 두꺼운 금속박을 접합시킨 후에 에칭 등에 의해 얇게 하는 방법이나, 캐리어 장착 금속박을 접합시킨 후에 캐리어층을 박리하는 방법 등이 있다. 예를 들면 전자로서는 캐리어 구리/니켈/박막 구리의 3층 동박이 있고, 캐리어 구리를 알칼리 에칭액으로, 니켈을 니켈 에칭액으로 제거할 수 있다. 후자로서는 알루미늄, 구리, 절연 재료 등을 캐리어로 한 박리가능한 동박 등을 사용할 수 있고, 두께 5 ㎛ 이하의 시드층을 형성할 수 있다. 또한, 두께 9 내지 18 ㎛의 동박을 접착시켜 에칭에 의해 두께 5 ㎛ 이하가 되도록 균일하게 얇게 하여, 시드층을 형성하여도 상관없다.

상술한 방법으로 형성된 시드층 상에, 도금 레지스트를 필요한 패턴으로 형성하고, 시드층을 개재하여 전해 구리 도금에 의해 배선을 형성한다. 그 후, 도금 레지스트를 박리하고, 마지막으로 시드층을 에칭 등에 의해 제거함으로써 배선을 형성할 수 있다.

(배선의 형상)

배선의 형상은 특별히 상관없지만, 적어도 반도체 칩이 탑재되는 측에는 반도체 칩 접속 단자 (16)(와이어 본드 단자 등), 그의 반대면에는 마더 보드와 전기적으로 접속되는 외부 접속 단자(땜납 볼 등이 탑재되는 부분) 및 그것을 연결하는 전개 배선, 층간 접속 단자 등으로 구성된다. 또한, 배선의 배치도 특별히 상관없지만, 도 5에 나타낸 바와 같은 (내층 배선, 층간 접속 단자 등은 생략) 반도체 칩 접속 단자 (16)보다 내측에 외부 접속 단자 (19)를 형성한 팬-인 유형의 반도체 칩 탑재 기판이나, 도 6에 나타낸 바와 같은 반도체 칩 접속 단자 (16)의 외측에 외부 접속 단자 (19)를 형성한 팬-아웃 유형의 반도체 칩 탑재 기판, 또는 이들을 조합한 유형일 수도 있다. 또한, 도 5 및 도 6에 있어서 (13)은 반도체 패키지 영역, (14)는 다이본드 필름 접착 영역(플립 칩 유형), (15)는 반도체 칩 탑재 영역(플립 칩 유형), (17)은 다이본드 필름 접착 영역(와이어 본드 유형), (18)은 반도체 칩 탑재 영역(와이어 본드 유형), (20)은 전개 배선을 나타낸다. 또한, 반도체 칩 접속 단자 (16)의 형상은 와이어 본드 접속이나 플립 칩 접속 등이 가능하다면 특별히 상관없다. 또한, 팬-아웃, 팬-인 어느 유형이라도 와이어 본드 접속이나 플립 칩 접속 등은 가능하다. 또한, 필요에 따라서 반도체 칩과 전기적으로 접속되지 않는 더미 패턴 (21)(도 6 참조)을 형성하여도 상관없다. 더미 패턴의 형상이나 배치도 특별히 상관은 없지만, 반도체 칩 탑재 영역에 균일하게 배치하는 것이 바람직하다. 이에 의해, 다이본드 접착제로 반도체 칩을 탑재할 때에 공극이 발생하기 어려워지며 신뢰성을 향상시킬 수 있다.

(비어 홀)

다층의 반도체 칩 탑재 기판은 복수개의 배선층을 갖기 때문에, 각 층의 배선을 전기적으로 접속하기 위한 비어 홀을 설치할 수 있다. 비어 홀은, 코어 기판 또는 빌드업층에 접속용 구멍을 설치하여, 이 구멍을 도전성 페이스트나 도금 등으로 충전하여 형성할 수 있다. 구멍의 가공 방법으로서는, 펀치나 드릴 등의 기계 가공, 레이저 가공, 약액(藥液)에 의한 화학 에칭 가공, 플라즈마를 이용한 건식 에칭법 등이 있다.

또한, 빌드업층의 비어 홀 형성 방법으로서는, 미리 빌드업층에 도전성 페이스트나 도금 등으로 도전층을 형성하고, 이것을 코어 기판에 압착 등으로 적층하는 방법 등도 있다.

(절연 피복의 형성)

반도체 칩 탑재 기판의 외부 접속 단자측에는 절연 피복을 형성할 수 있다. 패턴 형성은 바니시상의 재료라면 인쇄로 행하는 것도 가능하지만, 보다 정밀도를 확보하기 위해서는, 감광성 솔더 레지스트, 커버레이 필름, 필름상 레지스트를 이용하는 것이 바람직하다. 재질로서는 에폭시계, 폴리이미드계, 에폭시아크릴레이트계, 플루오렌계 재료를 사용할 수 있다.

이러한 절연 피복은 경화시에 수축이 있기 때문에, 한쪽면에만 형성하면 기판에 큰 휨이 발생하기 쉽다. 따라서, 필요에 따라서 반도체 칩 탑재 기판의 양면에 절연 피복을 형성할 수도 있다. 또한, 휨은 절연 피복의 두께에 의해 변화되기 때문에, 양면의 절연 피복의 두께는, 휨이 발생하지 않도록 조정하는 것이 보다 바람직하다. 그 경우, 예비 검토를 행하여 양면의 절연 피복의 두께를 결정하는 것이 바람직하다. 또한, 박형의 반도체 패키지로 하기 위해서는, 절연 피복의 두께가 50 ㎛ 이하인 것이 바람직하고, 30 ㎛ 이하인 것이 보다 바람직하다.

(배선의 도금)

배선의 필요한 부분에 니켈, 금 도금을 차례로 실시할 수 있다. 또한, 필요에 따라서 니켈, 팔라듐, 금 도금으로 할 수도 있다. 이러한 도금은, 배선의 반도체 칩 접속 단자와 마더 보드 또는 다른 반도체 패키지를 전기적으로 접속하기 위한 외부 접속 단자에 실시된다. 이 도금은 무전해 도금 또는 전해 도금 중 어느 것을 이용할 수도 있다.

(반도체 칩 탑재 기판의 제조 방법)

이러한 반도체 칩 탑재 기판은 이하와 같은 공정에서 제조할 수 있다. 도 2의 (a) 내지 (g)에, 본 발명에 있어서의 반도체 칩 탑재 기판의 제조 방법의 1 실시 형태를 단면 모식도로 나타낸다. 단, 제조 공정의 순서는 본 발명의 목적을 일탈하지 않는 범위에서는 특별히 한정되지 않는다.

(공정 a)

(공정 a)는 도 2(a)에 나타낸 바와 같이 코어 기판 (100) 상에 제1 배선 (106a)를 제조하는 공정이다. 제1 배선 (106a)는, 예를 들면 한쪽면에 구리층이 형성된 코어 기판의 구리층을 탈지 처리하고, 염산 또는 황산 세정한 후, 상기 구리층 상에 구리보다 귀한 금속인 금, 은, 백금, 팔라듐, 로듐, 레늄, 루테늄, 오스뮴 및 이리듐으로부터 선택되는 금속, 또는 이들 금속을 포함하는 합금을 이산적으로 형성하며, 산화제를 포함하는 알칼리성 수용액에 침지함으로써 산화 처리를 행하고, 그 후 산화 처리된 구리층 상에, 제1 배선 형상에 에칭 레지스트를 형성하며, 염화구리나 염화철, 황산-과산화수소 및 질산-과산화수소 등의 에칭액에 의해 구리층을 에칭한 후, 에칭 레지스트를 제거함으로써 제조할 수 있다. 또한, 상기 산화 처리 후에, 환원 처리, 커플링 처리 및 부식 억제 처리 중 하나 이상의 처리를 더 행하는 것이 바람직하다. 어떻게 하든지 배선 표면의 Rz를 1 nm 이상이면서 1,000 nm 이하가 되도록 처리를 행한다. 코어 기판 (100) 상에 구리층을 형성하기 위해서는, 스퍼터링, 증착, 도금 등에 의해 구리 박막을 형성한 후, 원하는 두께가 될 때까지 전기 구리 도금을 행함으로써 가능하다. 또한, 제1 배선 (106a)는 제1 층간 접속 단자 (101) 및 반도체 칩 접속 단자(반도체 칩과 전기적으로 접속되는 부분)를 포함하고, 미세 배선의 형성 방법으로서는 세미애디티브법을 사용할 수도 있다.

(공정 b)

(공정 b)는, 도 2(b)에 나타낸 바와 같이, 상기 제1 층간 접속 단자 (101)과 후술하는 제2 배선을 접속하기 위한 제1 층간 접속용 IVH102(비어 홀)를 형성하는 공정이다.

비어 홀이 되는 구멍은, 코어 기판 (100)이 비감광성 기재인 경우, CO₂ 레이저, YAG 레이저, 엑시머 레이저 등의 레이저광을 비어 홀이 되는 부분에 조사함으로써 형성할 수 있다. 생산성 및 구멍 품질의 관점에서는, CO₂ 레이저를 이용하는 것이 바람직하고, IVH 직경이 30 ㎛ 미만인 경우에는, 레이저광을 가늘게 하는 것이 가능한 YAG 레이저가 적합하다. 또한, 비감광성 기재로서는, 상술한 비감광성 유리 등을 들 수 있지만, 이것으로 한정되지 않는다. 또한, 코어 기판 (100)이 감광성 기재인 경우, 비어 홀이 되는 부분 이외의 영역을 마스킹(masking)하여 자외광을 조사한 후, 열 처리와 에칭에 의해 비어 홀이 되는 구멍을 형성한다. 또한, 감광성 기재로서는, 상술한 감광성 유리 등을 들 수 있지만, 이것으로 한정되지 않는다. 또한, 코어 기판 (100)이, 유기 용제 등의 약액에 의한 화학 에칭 가공이 가능한 기재인 경우에는, 화학 에칭에 의해 비어 홀이 되는 구멍을 형성할 수도 있다. 상기한 바와 같이 비어 홀이 되는 구멍을 형성한 후에는, 층간을 전기적으로 접속하기 위해서, 필요에 따라서 데스미어(desmear) 처리를 행한 후, 상기 구멍을 도전성 페이스트나 도금 등에 의해 도전화하여 비어 홀로 한다.

(공정 c)

(공정 c)는, 도 2(c)에 나타낸 바와 같이, 코어 기판 (100)의 제1 배선 (106a)와 반대측 면에 제2 배선 (106b)를 형성하는 공정이다. 제2 배선 (106b)는 코어 기판 (100)의 제1 배선과 반대면에 상기 (공정 a)에서의 제1 배선과 동일하게 하여 형성할 수 있다. 구리층의 형성 방법으로서는, (공정 a)와 동일하게 스퍼터링, 증착, 도금 등에 의해 구리 박막을 형성한 후, 원하는 두께가 될 때까지 전기 구리 도금을 행함으로써 가능하다. 또한, 제2 배선 (106b)는 제2 층간 접속 단자 (103)을 포함하고, 미세 배선의 형성 방법으로서는 세미애디티브법을 사용할 수도 있다.

(공정 d)

(공정 d)는 도 2(d)에 나타낸 바와 같이 상기 제2 배선 (106b)를 형성한 면에 빌드업층(층간 절연층) (104)를 형성하는 공정이다. 여기서는, 우선 제2 배선 (106b) 표면을 탈지 처리를 행하고, 염산 또는 황산 세정을 행하는 것이 바람직하다. 다음에, 구리보다 귀한 금속, 예를 들면 금, 은, 백금, 팔라듐, 로듐, 레늄, 루테늄, 오스뮴, 이리듐으로부터 선택되는 금속 또는 이들 금속을 포함하는 합금을 이산적으로 구리 배선 표면(제2 배선 (106b) 상)에 형성하고, 산화제를 포함하는 알칼리성 용액에 침지함으로써 산화 처리를 행하며, 그 후 필요에 따라서 환원 처리를 행한다. 그 후, 커플링 처리, 부식 억제 처리 중 적어도 하나 이상의 처리를 더 행하여, 구리 배선 표면의 거칠기 Rz가 1 nm 이상이면서 1,000 nm 이하가 되도 록 한다.

다음에, 코어 기판 (100) 표면 및 제2 배선 (106b) 표면에 빌드업층 (104)를 형성한다. 빌드업층 (104)의 절연 재료로서는, 상기한 바와 같이 열경화성 수지, 열가소성 수지, 또는 이들의 혼합 수지를 사용할 수 있지만, 열경화성 재료를 주성분으로 하는 것이 바람직하다. 빌드업층 (104)의 형성은, 절연 재료가 바니시상인 경우에는 인쇄나 스핀 코팅 등에 의해, 절연 재료가 필름상인 경우에는, 적층나 압착 등에 의해 행할 수 있다. 절연 재료가 열경화성 재료를 포함하는 경우에는, 가열 경화시키는 것이 더욱 바람직하다.

(공정 e)

(공정 e)는, 도 2(e)에 나타낸 바와 같이, 상기 빌드업층 (104)에 제2 층간 접속용 IVH(비어 홀) (108)을 형성하는 공정이고, 그의 형성 수단으로서는, 상기 공정(b)에서의 제1 층간 접속용 IVH (102)와 동일하게 행할 수 있다.

(공정 f)

(공정 f)는, 도 2(f)에 나타낸 바와 같이, 상기 제2 IVH (108)이 형성된 빌드업층 상에 제3 배선 (106c)를 형성하는 공정이다. 제3 배선 (106c)는 상기 (공정 a)에서의 제1 배선 (106a)와 동일하게 하여 형성할 수 있다. L/S=35 ㎛/35 ㎛ 이하의 미세한 배선을 형성하는 공정으로서는, 상기한 세미애디티브법이 바람직하다. 또한, 빌드업층 (104) 상에 증착 또는 도금에 의한 방법이나 금속박을 접합시키는 방법 등에 의해 상술한 시드층을 형성하는 것이 바람직하다. 이 경우, 상기 시드층 상에 도금 레지스트를 필요한 패턴으로 형성하고, 시드층을 개재하여 전해 구리 도금에 의해 배선을 형성한 후, 도금 레지스트를 박리하며, 마지막으로 시드층을 에칭 등에 의해 제거함으로써 미세한 배선을 형성할 수 있다.

(공정 d)로부터 (공정 f)까지를 반복하여, 도 2(g)에 나타낸 바와 같이 빌드업층 (104)를 2층 이상 제조할 수 있다. 이 경우, 최외 빌드업층에 형성된 층간 접속 단자가, 외부 접속 단자 (107)이 된다.

(공정 g)

(공정 g)는, 도 2(g)에 나타낸 바와 같이, 외부 접속 단자 (107) 이외의 배선 등을 보호하기 위한 절연 피복 (109)를 형성하는 공정이다. 절연 피복재로서는, 솔더 레지스트가 이용되고, 열경화형이나 자외선 경화형의 것을 사용할 수 있지만, 레지스트 형상을 양호한 정밀도로 마무리할 수 있는 자외선 경화형의 것이 바람직하다. 우선, 외부 접속 단자 (107) 및 그 외의 배선 등을, 탈지 처리를 행하고, 그 후 염산 또는 황산 세정을 행한다. 다음에, 구리보다 귀한 금속인 금, 은, 백금, 팔라듐, 로듐, 레늄, 루테늄, 오스뮴 및 이리듐으로부터 선택되는 금속, 또는 이들 금속을 포함하는 합금을 이산적으로 형성하고, 산화제를 포함하는 알칼리성 수용액에 침지함으로써 산화 처리를 행한다. 그 후, 환원 처리를 추가로 행하는 것이 바람직하다. 그 후, 커플링 처리 및 부식 억제 처리 중 적어도 하나 이상의 처리를 더 행할 수도 있지만, 어떻게 하든지 배선 표면의 Rz를 1 nm 이상이면서 1,000 nm 이하가 되도록 처리를 행한다. 그 후, 외부 접속 단자 (107) 이외의 부분에 솔더 레지스트를 형성하고, 외부 접속 단자 (107)을 노출시킨다. 제3 층간 접속용 IVH (105)를 통해 제3 배선과 전기적으로 접속시킨다.

(반도체 칩 탑재 기판의 형상)

반도체 칩 탑재 기판의 형상은 특별히 상관없지만, 도 7에 나타낸 것과 같은 프레임 형상으로 하는 것이 바람직하다. 반도체 칩 탑재 기판 (22)의 형상을 프레임 형상으로 함으로써 반도체 패키지의 조립을 효율적으로 행할 수 있다. 이하, 바람직한 프레임 형상에 대하여 상세히 설명한다.

도 7에 나타낸 바와 같이, 반도체 패키지 영역 (13)(1개의 반도체 패키지가 되는 부분)을 행 및 열에 각각 복수개 등간격으로 격자형으로 배치한 블록 (23)을 형성한다. 또한, 이러한 블록을 복수개 행 및 열에 형성한다. 도 7에서는, 2개의 블록밖에 기재되지 않았지만, 필요에 따라서 블럭을 격자형으로 배치할 수도 있다. 여기서, 반도체 패키지 영역 사이의 스페이스부의 폭은 50 내지 500 ㎛인 것이 바람직하고, 100 내지 300 ㎛인 것이 보다 바람직하다. 또한, 이후에 반도체 패키지를 절단할 때에 사용하는 다이서의 블레이드 폭과 동일하게 하는 것이 가장 바람직하다.

이와 같이 반도체 패키지 영역을 배치함으로써 반도체 칩 탑재 기판의 효과적인 이용이 가능해진다. 또한, 반도체 칩 탑재 기판의 단부에는, 위치 결정 마크 (11) 등을 형성하는 것이 바람직하고, 관통 구멍에 의한 핀 구멍인 것이 보다 바람직하다. 핀 구멍의 형상이나 배치는 형성 방법이나 반도체 패키지의 조립 장치에 맞도록 선택할 수 있다.

또한, 상기 반도체 패키지 영역 사이의 스페이스부나 상기 블록의 외측에는 보강 패턴 (24)를 형성하는 것이 바람직하다. 보강 패턴은 별도로 제조하여 반도 체 칩 탑재 기판과 접합시킬 수도 있지만, 반도체 패키지 영역에 형성되는 배선과 함께 형성된 금속 패턴인 것이 바람직하고, 또한 그의 표면에는, 배선과 동일한 니켈, 금 등의 도금을 실시하거나, 절연 피복을 실시하는 것이 보다 바람직하다. 보강 패턴이 이러한 금속인 경우에는, 전해 도금시의 도금 리드로서 이용하는 것도 가능하다. 또한, 블록의 외측에는, 다이서로 절단할 때의 절단 위치 정렬 마크 (25)를 형성하는 것이 바람직하다. 이와 같이 하여, 프레임 형상의 반도체 칩 탑재 기판을 제조할 수 있다.

(반도체 패키지)

도 3에, 본 발명의 플립 칩 유형 반도체 패키지의 1 실시 형태를 단면 모식도로 나타낸다. 도 3에 나타낸 바와 같이, 본 발명의 반도체 패키지는 상기 본 발명의 반도체 칩 탑재 기판에, 또한 반도체 칩 (111)이 탑재되어 있는 것이며, 반도체 칩과 반도체 칩 접속 단자를 접속 범프 (112)를 이용하여 플립 칩 접속함으로써 전기적으로 접속되어 있다.

또한, 이들 반도체 패키지에는, 도시한 바와 같이 반도체 칩과 반도체 칩 탑재 기판 사이를 언더필(underfill)재 (113)으로 밀봉하는 것이 바람직하다. 언더필재의 열 팽창 계수는, 반도체 칩 (111) 및 코어 기판 (100)의 열 팽창 계수와 근사한 것이 바람직하지만 이것으로 한정되지 않는다. 더욱 바람직하게는 (반도체 칩의 열 팽창 계수)≤(언더필재의 열 팽창 계수)≤(코어 기판의 열 팽창 계수)이다. 또한, 반도체 칩의 탑재에는 이방 도전성 필름(ACF)이나 도전성 입자를 포함하지 않는 접착 필름(NCF)을 이용하여 행할 수도 있다. 이 경우에는, 언더필재로 밀봉할 필요가 없기 때문에, 보다 바람직하다. 또한, 반도체 칩을 탑재할 때에 초음파를 병용하면, 전기적인 접속이 저온에서 또한 단시간에 행할 수 있기 때문에 특히 바람직하다.

또한, 도 4에는 본 발명의 와이어 본드 유형 반도체 패키지의 1 실시 형태의 단면도를 나타낸다. 반도체 칩의 탑재에는 일반적인 다이본드 페이스트도 사용할 수 있지만, 다이본드 필름 (117)을 이용하는 것이 보다 바람직하다. 반도체 칩과 반도체 칩 접속 단자와의 전기적인 접속은 금 와이어 (115)를 이용한 와이어 본드로 행한다. 반도체 칩의 밀봉은 반도체용 밀봉 수지 (116)을 트랜스퍼 몰드로 행할 수 있다. 이 경우, 밀봉 영역은 필요한 부분만, 예를 들면 반도체 칩의 페이스면만을 밀봉할 수도 있지만, 도 4와 같이 반도체 패키지 영역 전체를 밀봉하는 것이 보다 바람직하다. 이것은, 반도체 패키지 영역을 행 및 열에 복수개 배열한 반도체 칩 탑재 기판에 있어서, 기판과 밀봉 수지 (116)을 동시에 다이서 등으로 절단하는 경우, 특히 효과적인 방법이다.

또한, 마더 보드와의 전기적인 접속을 행하기 위해서, 외부 접속 단자 (107)에는, 예를 들면 땜납 볼 (114)를 탑재할 수 있다. 땜납 볼에는, 공정 땜납이나 Pb 무함유 땜납이 이용된다. 땜납 볼을 외부 접속 단자 (107)에 고착시키는 방법으로서는, 예를 들면 N₂ 리플로우 장치 등을 사용할 수 있지만, 이것으로 한정되지 않는다.

상기 반도체 칩 탑재 기판에 복수개의 반도체 칩을 탑재하여 이루어지는 복 수개의 반도체 패키지는, 마지막으로 다이서 등을 이용하여 개개의 반도체 패키지로 절단한다.

본 발명의 구리의 표면 처리 방법에 따르면, 구리 표면에 수십 나노 수준의 치밀하면서 균일한 미세 요철을 형성할 수 있기 때문에, 상기 구리 표면과 절연층과의 접착 강도를 향상시키는 것이 가능해진다. 또한, 이 결과, 핑크 링이 발생하지 않고, 배선간 절연 신뢰성, 미세 배선 형성이 우수한 배선판 및 반도체 칩 탑재 기판, 또한 내리플로우성, 온도 사이클성, 외부 접속 단자로의 금 도금 처리가 우수한 반도체 패키지를 제조하는 것이 가능해진다.

이하에, 본 발명을 실시예에 기초하여 상세히 설명하지만, 본 발명이 이것으로 한정되는 것은 아니다.

(실시예 1)

본 발명의 구리 표면 처리를 적용하여 제조한 반도체 패키지의 신뢰성을 평가하기 위해서, 이하와 같이 하여 반도체 패키지 샘플을 제조하였다.

(공정 a)

코어 기판 (100)으로서 0.4 mm 두께의 소다 유리 기판(열 팽창 계수 11 ppm/℃)을 준비하고, 한쪽면에 스퍼터링에 의해 200 nm의 구리 박막을 형성한 후, 전기 구리 도금으로 10 ㎛의 두께까지 도금을 행하였다. 또한, 스퍼터링은 닛본 신꾸 기쥬쯔 가부시끼가이샤 제조 장치 형번 MLH-6315를 이용하여 이하에 나타낸 조건 1 에서 행하였다.

조건 1

전류: 3.5 A

전압: 500 V

아르곤 유량: 35 SCCM(0.059 Paㆍm³/s)

압력: 5×10^-3 Torr(6.6×10^-1 Pa)

막 형성 속도: 5 nm/초

그 후, 제1 배선 (106a)가 되는 부분에 에칭 레지스트를 형성하고, 염화 제2철 에칭액을 이용하여 에칭하며, 에칭 레지스트를 제거함으로써 제1 배선 (106a)(제1 층간 접속 단자 (101) 및 반도체 칩 접속 단자를 포함함)를 형성하였다.

(공정 b)

제1 배선 (106a)가 형성된 유리 기판의 제1 배선 (106a)와 반대면으로부터 제1 층간 접속 단자 (101)에 도달할 때까지, 레이저로 구멍 직경 50 ㎛의 IVH가 되는 구멍을 형성하였다. 레이저에는 YAG 레이저 LAVIA-UV2000(스미또모 쥬기까이 고교 가부시끼가이샤 제조, 상품명)을 사용하고, 주파수 4 kHz, 쇼트수 50, 마스크 직경 0.4 mm의 조건에서 IVH가 되는 구멍을 형성하였다. 이어서, 구멍내의 데스미어 처리를 행하였다. 그 후, 상기 구멍에 도전성 페이스트 MP-200V(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)을 충전하여 160 ℃ 30 분으로 경화시키고, 유 리 기판 상의 제1 층간 접속 단자 (101)과 전기적으로 접속하여 제1 층간 접속용 IVH (102)(비어 홀)을 형성하였다.

(공정 c)

(공정 b)에서 형성된 제1 층간 접속용 IVH (102)(제1 비어 홀)과 전기적으로 접속하기 위해서, 유리 기판의 제1 배선 (106a)와 반대측 면에 스퍼터링에 의해 200 nm의 구리 박막을 형성한 후, 전기 구리 도금으로 10 ㎛의 두께까지 도금을 행하였다. 스퍼터링은 (공정 a)와 동일하게 행하였다.

그 후, (공정 a)와 동일하게 제2 배선 (106b)의 형상으로 에칭 레지스트를 형성하고, 염화 제2철 에칭액을 이용하여 에칭하여 에칭 레지스트를 제거함으로써 제2 배선 (106b)(제2 층간 접속 단자 (103)을 포함함)를 형성하였다.

(공정 d)

(공정 d-1)

(공정 c)에서 형성한 제2 배선 (106b)측의 배선 표면을, 200 ml/L로 조정한 산성 탈지액 Z-200(월드메탈사 제조, 상품명)에 액체 온도 50 ℃에서 2 분간 침지한 후, 액체 온도 50 ℃의 물에 2 분간 침지함으로써 뜨거운 물로 수세하고, 또한 1 분간 수세하였다. 이어서, 3.6 N의 황산 수용액에 1 분간 침지하고, 1 분간 수세하였다.

(공정 d-2)

상기 전처리 공정을 거친 제2 배선 (106b)를, 치환 팔라듐 도금액 SA-100(히따찌 가세이 고교 가부시끼가이샤, 제품명)에 30 ℃에서 3 분간 침지하여 구리보다 귀한 금속인 팔라듐 도금을 1.0 ㎛ol/dm² 실시하고, 1 분간 수세한 후, 인산삼나트륨 10 g/L 및 수산화칼륨 25 g/L을 포함하는 알칼리성 용액에 아염소산나트륨 15 g/L 첨가한 산화 처리액에 50 ℃에서 3 분간 더 침지함으로써, 제2 배선 (16b) 표면에 0.07 mg/cm²의 산화구리 결정을 형성하였다. 이 후, 5 분간 수세하고, 85 ℃에서 30 분간 건조시켰다.

(공정 d-3)

다음에, 제2 배선 (106b)측의 면에 층간 절연층(빌드업층) (104)를 다음과 같이 형성하였다. 즉, 시아네이트 에스테르계 수지 조성물의 절연 바니시를, 스핀 코팅법에 의해 조건 1500 rpm에서 제2 배선 (106b)측의 면에 도포하여 두께 20 ㎛의 수지층을 형성한 후, 상온(25 ℃에서 6 ℃/분의 승온 속도로 230 ℃까지 가열하여 230 ℃에서 80 분간 유지함으로써 열경화시켜 15 ㎛의 빌드업층 (104)를 형성하였다.

(공정 e)

상기 (공정 d-3)에서 형성한 빌드업층 (104)의 표면에서 제2 층간 접속용 단자 (103)에 도달할 때까지, 레이저로 구멍 직경 50 ㎛의 IVH가 되는 구멍을 형성하였다. 레이저에는 YAG 레이저 LAVIA-UV2000(스미또모 쥬기까이 고교 가부시끼가이샤 제조, 상품명)을 사용하여, 주파수 4 kHz, 쇼트수 20, 마스크 직경 0.4 mm의 조건에서 IVH가 되는 구멍을 형성하였다. 그 후, 데스미어 처리를 행하였다. 데스미어 처리 방법으로서는, 팽윤액 서큐포지트 홀 플립 4125(롬ㆍ앤드ㆍ하스 덴시 자 이료 가부시끼가이샤, 제품명)에 80 ℃에서 3 분 침지한 후, 3 분간 수세하였다. 그 후, 데스미어액 서큐포지트 MLB 프로모터 213(롬ㆍ앤드ㆍ하스 덴시 자이료 가부시끼가이샤, 제품명)에 80 ℃에서 5 분 침지한 후, 3 분간 수세하였다. 이어서, 환원액 서큐포지트 MLB216-4(롬ㆍ앤드ㆍ하스 덴시 자이료 가부시끼가이샤, 제품명)에 40 ℃에서 3 분 침지한 후, 3 분간 수세하여 85 ℃에서 30 분간 건조시켰다.

(공정 f)

상기 (공정 d-3)에서 형성한 빌드업층 (104) 상에 제3 배선 (106c) 및 제2 IVH (108)을 형성하기 위해서, 빌드업층 (104) 상에 스퍼터링에 의해 두께 20 nm의 Ni층(바탕 금속)을 형성하고, 또한 상기 Ni층 상에 두께 200 nm의 박막 구리층을 형성함으로써 시드층을 형성하였다. 스퍼터링은 닛본 신꾸 기쥬쯔 가부시끼가이샤 제조 MLH-6315를 이용하여 이하에 나타낸 조건 2에서 행하였다.

조건 2

(Ni층)

전류: 5.0 A

전압: 350 V

전압 아르곤 유량: 35 SCCM(0.059 Paㆍm³/s)

압력: 5×10^-3 Torr(6.6×10^-1 Pa)

막 형성 속도: 0.3 nm/초

(박막 구리층)

전류: 3.5 A

전압: 500 V

아르곤 유량: 35 SCCM(0.059 Paㆍm³/s)

압력: 5×10^-3 Ton(6.6×10^-1 Pa)

막 형성 속도: 5 nm/초

다음에, 시드층 상(박막 구리층 상)에 스핀 코팅법으로 도금 레지스트 PMER P-LA900PM(도꾜 오까 고교 가부시끼가이샤 제조, 상품명)을 도포하여 막 두께 10 ㎛의 도금 레지스트층을 형성하였다. 이어서, 도금 레지스트층을 1000 mJ/cm²의 조건에서 노광한 후, PMER 현상액 P-7G에 23 ℃에서 6 분간 침지하여 L/S=10 ㎛/10 ㎛의 레지스트 패턴을 형성하였다. 그 후, 황산구리 도금액을 이용하여 전기 구리 도금를 행하여, 두께 약 5 ㎛의 제3 배선 (106c)를 형성하였다. 도금 레지스트의 박리는 메틸에틸케톤을 이용하여 실온(25 ℃)에서 1 분간 침지하여 행하였다. 또한, 시드층의 퀵(quick) 에칭에는 CPE-700(미쯔비시 가스 가가꾸 가부시끼가이샤 제조, 상품명)의 5배 희석액을 이용하여 30 ℃에서 30 초간 침지 요동시킴으로써, 이것을 에칭 제거하여 배선 패턴을 형성하였다.

(공정 g)

이 후, (공정 d) 내지 (공정 f)까지를 재차 반복하여, 빌드업층 및 외부 접속 단자 (107)을 포함하는 최외층의 배선을 한층 더 형성하였다.

마지막으로 솔더 레지스트 (109)를 형성하고, 그 후 외부 접속 단자 (107) 및 반도체 칩 접속 단자에 금 도금 처리를 실시하여, 도 1(1 패키지분의 단면도), 도 5(1 패키지분의 평면도) 및 도 7(반도체 칩 탑재 기판 전체도)에 나타낸 바와 같은 팬-인 유형 BGA용 반도체 칩 탑재 기판을 제조하였다.

(공정 h)

상기 (공정 a) 내지 (공정 g)에 의해 제조된 반도체 칩 탑재 기판의 반도체 칩 탑재 영역에, 접속 범프 (112)가 형성된 반도체 칩 (111)을, 플립 칩 본더를 이용하여 초음파를 인가하면서 필요한 수만큼 탑재하였다. 또한, 반도체 칩 탑재 기판과 반도체 칩의 간극에 반도체 칩 단부로부터 언더필재 (113)을 주입하고, 오븐을 이용하여 80 ℃에서 1 시간의 1차 경화 및 150 ℃에서 4 시간의 2차 경화를 행하였다. 다음에, 외부 접속 단자 (107)에 직경 0.45 mm의 납ㆍ주석 공정 땜납 볼 (114)를 N₂ 리플로우 장치를 이용하여 융착시켰다. 마지막으로, 폭 200 ㎛의 플레이드를 장착한 다이서로 반도체 칩 탑재 기판을 절단하여, 도 3에 나타내는 반도체 패키지를 제조하였다.

(실시예 2)

(공정 d-2)에서 제2 배선 (106b) 표면에 산화구리 결정을 형성한 후, (공정 d-3)에 있어서의 빌드업층 (104)를 형성하기 전에, 상기 제2 배선 (106b) 표면을 5 분간 수세하여 환원 처리액 HIST-100D(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 40 ℃에서 3 분간 침지하고, 또한 10 분간 수세를 행하며, 85 ℃에서 30 분간 건조시키는 환원 처리 공정을 행한 것 이외에는, 실시예 1과 동일하게 하여 팬-인 유형 BGA용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(실시예 3)

(공정 d-2)에 있어서 제2 배선 (106b) 표면에 산화구리 결정을 형성한 후, (공정 d-3)에 있어서의 빌드업층 (104)를 형성하기 전에, 상기 제2 배선 (106b) 표면을 5 분간 수세하고, γ-아미노프로필트리에톡시실란 0.5 질량％ 수용액에 30 ℃에서 3 분간 침지하고, 또한 1 분간 수세하며 85 ℃에서 30 분간 건조시키는 커플링 처리 공정을 행한 것 이외에는, 실시예 1과 동일하게 하여 팬-인 유형 BGA용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(실시예 4)

(공정 d-2)에서 제2 배선 (106b) 표면에 산화구리 결정을 형성한 후, (공정 d-3)에 있어서의 빌드업층 (104)를 형성하기 전에, 상기 제2 배선 (106b) 표면을 5 분간 수세하고, 2-아미노-6-히드록시-8-머캅토푸린(와꼬 준야꾸 고교 가부시끼가이샤 제조, 상품명)의 농도가 10 ppm인 에탄올 용액에 25 ℃에서 10 분간 침지하며, 또한 1 분간 수세하고, 85 ℃에서 30 분간 건조시키는 부식 억제 처리 공정을 행한 것 이외에는, 실시예 1과 동일하게 하여 팬-인 유형 BGA용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(실시예 5)

(공정 d-2)에서 제2 배선 (106b) 표면에 산화구리 결정을 형성한 후, (공정 d-3)에 있어서의 빌드업층 (104)를 형성하기 전에 상기 제2 배선 (106b) 표면을 5 분간 수세하고, 3-아미노-5-머캅토-1,2,4-트리아졸(와꼬 준야꾸 고교 가부시끼가이 샤 제조, 상품명)의 농도가 10 ppm인 에탄올 용액에 25 ℃에서 10 분간 침지하며, 또한 1 분간 수세하여 85 ℃에서 30 분간 건조시키는 부식 억제 처리 공정을 행한 것 이외에는, 실시예 1과 동일하게 하여 팬-인 유형 BGA용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(실시예 6)

(공정 d-2)에서 제2 배선 (106b) 표면에 산화구리 결정을 형성한 후, (공정 d-3)에 있어서의 빌드업층 (104)를 형성하기 전에 상기 제2 배선 (106b) 표면을 5 분간 수세하고, 2-아미노-6-히드록시-8-머캅토푸린(와꼬 준야꾸 고교 가부시끼가이샤 제조, 상품명)의 농도가 10 ppm인 에탄올 용액에 25 ℃에서 10 분간 침지하며, 또한 1 분간 수세하고, 85 ℃에서 30 분간 건조시키는 부식 억제 처리 공정을 행하고, 그 후 또한 γ-아미노프로필트리에톡시실란 0.5 질량％ 수용액에 30 ℃에서 3 분간 침지하며, 또한 1 분간 수세하고, 85 ℃에서 30 분간 건조시키는 커플링 처리 공정을 행한 것 이외에는, 실시예 1과 동일하게 하여 팬-인 유형 BGA용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(실시예 7)

(공정 d-2)에서 제2 배선 (106b) 표면에 산화구리 결정을 형성한 후, (공정 d-3)에 있어서의 빌드업층 (104)를 형성하기 전에 상기 제2 배선 (106b) 표면을 5 분간 수세하고, γ-아미노프로필트리에톡시실란 0.5 질량％ 수용액에 30 ℃에서 3 분간 침지하며, 또한 1 분간 수세하고, 85 ℃에서 30 분간 건조시키는 커플링 처리 공정을 행하고, 그 후 또한 3-아미노-5-머캅토-1,2,4-트리아졸(와꼬 준야꾸 고교 가부시끼가이샤 제조, 상품명)의 농도가 10 ppm인 에탄올 용액에 25 ℃에서 10 분간 침지하며, 또한 1 분간 수세하고, 85 ℃에서 30 분간 건조시키는 부식 억제 처리 공정을 행한 것 이외에는, 실시예 1과 동일하게 하여 팬-인 유형 BGA용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(실시예 8)

(공정 d-2)에서 제2 배선 (106b) 표면에 산화구리 결정을 형성한 후, (공정 d-3)에 있어서의 빌드업층 (104)를 형성하기 전에 상기 제2 배선 (106b) 표면을 5 분간 수세하고, 환원 처리액 HIST-100D(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 40 ℃에서 3 분간 침지하며, 또한 10 분간 수세하는 환원 처리 공정을 행하고, 그 후 또한 γ-아미노프로필트리에톡시실란 0.5 질량％ 수용액에 30 ℃에서 3 분간 침지하며, 또한 1 분간 수세하고, 85 ℃에서 30 분간 건조시키는 커플링 처리 공정을 행한 것 이외에는, 실시예 1과 동일하게 하여 팬-인 유형 BGA용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(실시예 9)

(공정 d-2)에서 제2 배선 (106b) 표면에 산화구리 결정을 형성한 후, (공정 d-3)에 있어서의 빌드업층 (104)를 형성하기 전에 상기 제2 배선 (106b) 표면을 5 분간 수세하고, 환원 처리액 HIST-100D(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 40 ℃에서 3 분간 침지하며, 또한 10 분간 수세하는 환원 처리 공정을 행하고, 그 후 또한 2-아미노-6-히드록시-8-머캅토푸린(와꼬 준야꾸 고교 가부시끼가이샤 제조, 상품명)의 농도가 10 ppm인 에탄올 용액에 25 ℃에서 10 분간 침지하 며, 또한 1 분간 수세하고, 85 ℃에서 30 분간 건조시키는 부식 억제 처리 공정을 행한 것 이외에는, 실시예 1과 동일하게 하여 팬-인 유형 BGA용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(실시예 10)

(공정 d-2)에서 제2 배선 (106b) 표면에 산화구리 결정을 형성한 후, (공정 d-3)에 있어서의 빌드업층 (104)를 형성하기 전에 상기 제2 배선 (106b) 표면을 5 분간 수세하고, 환원 처리액 HIST-100D(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 40 ℃에서 3 분간 침지하며, 또한 10 분간 수세하는 환원 처리 공정을 행하고, 그 후 또한 3-아미노-5-머캅토-1,2,4-트리아졸(와꼬 준야꾸 고교 가부시끼가이샤 제조, 상품명)의 농도가 10 ppm인 에탄올 용액에 25 ℃에서 10 분간 침지하며, 또한 1 분간 수세하고, 85 ℃에서 30 분간 건조시키는 부식 억제 처리 공정을 행한 것 이외에는, 실시예 1과 동일하게 하여 팬-인 유형 BGA용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(실시예 11)

(공정 d-2)에서 제2 배선 (106b) 표면에 산화구리 결정을 형성한 후, (공정 d-3)에 있어서의 빌드업층 (104)를 형성하기 전에 상기 제2 배선 (106b) 표면을 5 분간 수세하고, 환원 처리액 HIST-100D(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 40 ℃에서 3 분간 침지하며, 또한 10 분간 수세하는 환원 처리 공정을 행하고, 그 후 또한 2-아미노-6-히드록시-8-머캅토푸린(와꼬 준야꾸 고교 가부시끼가이샤 제조, 상품명)의 농도가 10 ppm인 에탄올 용액에 25 ℃에서 10 분간 침지하 고, 또한 1 분간 수세하며, 85 ℃에서 30 분간 건조시키는 부식 억제 처리 공정을 행하고, 그 후 또한 γ-아미노프로필트리에톡시실란 0.5 질량％ 수용액에 30 ℃에서 3 분간 침지하며, 또한 1 분간 수세하고, 85 ℃에서 30 분간 건조시키는 커플링 처리 공정을 행한 것 이외에는, 실시예 1과 동일하게 하여 팬-인 유형 BGA용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(실시예 12)

(공정 d-2)에서 제2 배선 (106b) 표면에 산화구리 결정을 형성한 후, (공정 d-3)에 있어서의 빌드업층 (104)를 형성하기 전에 상기 제2 배선 (106b) 표면을 5 분간 수세하고, 환원 처리액 HIST-100D(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 40 ℃에서 3 분간 침지하며, 또한 10 분간 수세하는 환원 처리 공정을 행하고, 그 후 또한 γ-아미노프로필트리에톡시실란 0.5 질량％ 수용액에 30 ℃에서 3 분간 침지하며, 또한 1 분간 수세하고, 85 ℃에서 30 분간 건조시키는 커플링 처리 공정을 행하고, 그 후 또한 3-아미노-5-머캅토-1,2,4-트리아졸(와꼬 준야꾸 고교 가부시끼가이샤 제조, 상품명)의 농도가 10 ppm인 에탄올 용액에 25 ℃에서 10 분간 침지하며, 또한 1 분간 수세하고, 85 ℃에서 30 분간 건조시키는 부식 억제 처리 공정을 행한 것 이외에는, 실시예 1과 동일하게 하여 팬-인 유형 BCA 용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(실시예 13)

(공정 d-2)에서 이용한 치환 팔라듐 도금액 SA-100(히따찌 가세이 고교 가부시끼가이샤, 제품명) 대신에 치환 금 도금액 HGS-500(히따찌 가세이 고교 가부시끼 가이샤, 제품명)을 이용하여, 상기 치환 금 도금액에 제2 배선 (106b) 표면을 30 ℃에서 1 분간 침지하여, 배선 표면에 구리보다 귀한 금속인 금 도금을 1.0 ㎛ol/dm² 실시하고, 1 분간 수세한 후, 인산삼나트륨 10 g/L 및 수산화칼륨 25 g/L을 포함하는 알칼리성 용액에 아염소산나트륨 15 g/L 첨가한 산화 처리액에 50 ℃에서 3 분간 더 침지함으로써, 제2 배선 (106b) 표면에 0.03 mg/cm²의 산화구리 결정을 형성하고, 또한 이 후, 5 분간 수세하며 환원 처리액 HIST-100D(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 40 ℃에서 3 분간 침지하고, 또한 10 분간 수세를 행하며, 85 ℃에서 30 분간 건조시키는 환원 처리 공정을 행한 것 이외에는, 실시예 1과 동일하게 하여 팬-인 유형 BGA용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(실시예 14)

(공정 d-2)에서 이용한 치환 팔라듐 도금액 SA-100(히따찌 가세이 고교 가부시끼가이샤, 제품명) 대신에 질산은 7.5 g/L, 수산화암모니아 75 g/L, 티오황산나트륨 5수화물 30 g/L을 각각 포함하는 치환 은 도금액을 이용하여, 상기 치환 은 도금액에 제2 배선 (106b) 표면을 30 ℃에서 20 초간 침지하고, 배선 표면에 구리보다 귀한 금속인 은 도금을 1.0 ㎛ol/dm² 실시하여 1 분간 수세한 후, 인산삼나트륨 10 g/L 및 수산화칼륨 25 g/L을 포함하는 알칼리성 용액에 아염소산나트륨 15 g/L 첨가한 산화 처리액에 50 ℃에서 3 분간 더 침지함으로써, 제2 배선 (106b) 표 면에 0.05 mg/cm²의 산화구리 결정을 형성하고, 또한 이 후 5 분간 수세하며 환원 처리액 HIST-100D(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 40 ℃에서 3 분간 침지하고, 또한 10 분간 수세를 행하며, 85 ℃에서 30 분간 건조시키는 환원 처리 공정을 행한 것 이외에는, 실시예 1과 동일하게 하여 팬-인 유형 BGA용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(비교예 1)

(공정 d)의 (공정 d-1)에 있어서의 전처리를 행한 후, (공정 d-2)에 있어서의 치환 팔라듐 도금을 행하지 않고 제2 배선 (106b) 표면을 산화 처리액에 85 ℃에서 3 분간 침지하고, 상기 배선 표면에 0.50 mg/cm²의 산화구리 결정을 형성 한 것 이외에는, 실시예 1과 동일하게 하여 팬-인 유형 BGA용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(비교예 2)

(공정 d)의 (공정 d-1)에 있어서의 전처리를 행한 후, (공정 d-2)에 있어서의 치환 팔라듐 도금을 행하지 않고서 제2 배선 (106b) 표면을 산화 처리액에 85 ℃에서 3 분간 침지하고, 상기 배선 (106b) 표면에 0.50 mg/cm²의 산화구리 결정을 형성하며, 또한 이 후에 5 분간 수세하고, 환원 처리액 HIST-100D(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 40 ℃에서 3 분간 침지하며, 또한 10 분간 수세를 행하고, 85 ℃에서 30 분간 건조시키는 환원 처리 공정을 행한 것 이외에는, 실시예 1과 동일하게 하여 팬-인 유형 BCA 용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(비교예 3)

(공정 d)의 (공정 d-1)에 있어서의 전처리를 행한 후, (공정 d-2)에 있어서의 치환 팔라듐 도금 및 산화 처리를 행하지 않고 제2 배선 (106b) 표면을 마이크로에칭제인 맥 에치본드 CZ8100(맥 가부시끼가이샤 제조, 상품명)에 40 ℃에서 1 분 30 초간 침지하고, 수세한 후, 상온에서 3.6 N의 황산 수용액에 60 초간 침지하며, 또한 수세를 1 분간 행하여 85 ℃에서 30 분간 건조시킨 이외에는, 실시예 1과 동일하게 하여 팬-인 유형 BCA 용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(비교예 4)

(공정 d)의 (공정 d-1)에 있어서의 전처리를 행한 후, (공정 d-2)의 공정을 행하지 않았다. 즉, 요철 형성 처리를 행하지 않았다. 그 외에는, 실시예 1과 동일하게 하여 팬-인 유형 BGA용 반도체 칩 탑재 기판 및 반도체 패키지를 제조하였다.

(실시예 15)

본 발명의 구리 표면 처리 후에 있어서의 구리 표면의 접착성, 청정도, 평활도, 광택성, 표면 형상을 평가하기 위해서, 18 ㎛의 전해 동박 GTS-18(후루까와 서키트 휠 가부시끼가이샤 제조, 상품명)을 5 cm×8 cm×5장(접착 시험용, 구리 표면 청정도 평가용, 구리 표면 평활도 평가용, 구리 표면 형상 평가용, 구리 표면 광택 평가용)으로 잘라내고, 각 전해 동박의 한쪽면에, 실시예 1의 (공정 d-1) 및 (공정 d-2)에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성 및 산화 처리)를 실시하여 전해 동박의 시험편을 제조하였다.

(실시예 16)

전해 동박에 대한 표면 처리로서, 실시예 2에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리 및 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(실시예 17)

전해 동박에 대한 표면 처리로서, 실시예 3에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리 및 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(실시예 18)

전해 동박에 대한 표면 처리로서, 실시예 4에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(실시예 19)

전해 동박에 대한 표면 처리로서, 실시예 5에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(실시예 20)

전해 동박에 대한 표면 처리로서, 실시예 6에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 부식 억제 처리 및 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(실시예 21)

전해 동박에 대한 표면 처리로서, 실시예 7에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 커플링 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(실시예 22)

전해 동박에 대한 표면 처리로서, 실시예 8에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리 및 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(실시예 23)

전해 동박에 대한 표면 처리로서, 실시예 9에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(실시예 24)

전해 동박에 대한 표면 처리로서, 실시예 10에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(실시예 25)

전해 동박에 대한 표면 처리로서, 실시예 11에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리, 부식 억제 처리 및 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(실시예 26)

전해 동박에 대한 표면 처리로서, 실시예 12에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리, 커플링 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(실시예 27)

전해 동박에 대한 표면 처리로서, 실시예 13에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속(금) 형성 및 산화 처리, 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(실시예 28)

전해 동박에 대한 표면 처리로서, 실시예 14에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속(은) 형성 및 산화 처리, 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(비교예 5)

전해 동박에 대한 표면 처리로서, 비교예 1에 기재된 배선 표면에 대한 각 표면 처리(전처리 및 산화 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(비교예 6)

전해 동박에 대한 표면 처리로서, 비교예 2에 기재된 배선 표면에 대한 각 표면 처리(전처리, 산화 처리 및 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(비교예 7)

전해 동박에 대한 표면 처리로서, 비교예 3에 기재된 배선 표면에 대한 각 표면 처리(전처리 및 에칭 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(비교예 8)

전해 동박에 대한 표면 처리로서, 비교예 4에 기재된 배선 표면에 대한 각 표면 처리(전처리 및 요철 형성 처리 없음)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 15와 동일하게 전해 동박의 시험편을 제조하였다.

(실시예 29)

(공정 d)에 있어서의 본 발명의 구리 표면 처리에 의해서, 배선간의 절연 저항값, PCT 내성을 평가하기 위해서 이하와 같은 평가용 기판을 제조하였다.

(공정 a')

도 9 및 도 10에 나타내는 코어 기판 (100)으로서 0.4 mm 두께의 소다 유리 기판(열 팽창 계수 11 ppm/℃)을 준비하고, 한쪽면에 층간 절연층 (104)를 다음과 같이 형성하였다. 즉, 시아네이트 에스테르계 수지 조성물의 절연 바니시를 스핀 코팅법에 의해 조건 1500 rpm에서 유리 기판 상에 도포하여 두께 20 ㎛의 수지층을 형성한 후, 상온(25 ℃)으로부터 6 ℃/분의 승온 속도로 230 ℃까지 가열하고, 230 ℃에서 80 분간 유지함으로써 열경화하여 층간 절연층 (104)를 형성하였다. 그 후, 실시예 1의 (공정 a)에 의해 두께 200 nm의 구리 박막 (118)만을 형성하였다.

다음에, 구리 박막 상에, 스핀 코팅법으로 도금 레지스트 PMER P-LA900PM(도꾜 오까 고교 가부시끼가이샤 제조, 상품명)을 도포하여 막 두께 10 ㎛의 도금 레지스트층을 형성하였다. 이어서, 도금 레지스트층을 1000 mJ/cm²의 조건에서 노광한 후, PMER 현상액 P-7G에 23 ℃에서 6 분간 침지하여 레지스트 패턴 (119)를 형성하였다. 그 후, 황산구리 도금액을 이용하여 전기 구리 도금을 행하여 두께 약 5 ㎛의 배선 (106)을 형성하였다. 도금 레지스트의 박리는 메틸에틸케톤을 이용하여 실온(25 ℃)에서 1 분간 침지하여 행하였다. 또한, 시드층의 퀵 에칭에는 CPE-700(미쯔비시 가스 가가꾸 가부시끼가이샤 제조, 상품명)의 5배 희석액을 이용하여 30 ℃에서 30 초간 침지 요동시킴으로써, 이것을 에칭 제거하여 배선 (106)을 형성 하였다.

(공정 d')

상기 (공정 a')에서 형성한 배선 (106)에 대하여, 실시예 1의 (공정 d-1) 및 (공정 d-2)에 기재된 각 표면 처리(전처리, 귀금속 형성, 산화 처리)를 실시한 후, 도 9에 나타내는 층간 절연층(빌드업층) (104)와 도 10에 나타내는 솔더 레지스트 (109)를 각각 형성하고, 도 11에 나타내는 L/S=5 ㎛/5 ㎛, 도 12에 나타내는 L/S=10 ㎛/10 ㎛의 평가용 기판을 각각 32장 제조하였다.

(실시예 30)

상기 (공정 d')에 있어서의 각 표면 처리로서, 실시예 2에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리 및 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일하게 평가용 기판을 제조하였다.

(실시예 31)

상기 (공정 d')에 있어서의 각 표면 처리로서, 실시예 3에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리 및 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일하게 평가용 기판을 제조하였다.

(실시예 32)

상기 (공정 d')에 있어서의 각 표면 처리로서, 실시예 4에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일하게 평가용 기판을 제조하 였다.

(실시예 33)

상기 (공정 d')에 있어서의 각 표면 처리로서, 실시예 5에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일하게 평가용 기판을 제조하였다.

(실시예 34)

상기 (공정 d')에 있어서의 각 표면 처리로서, 실시예 6에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 부식 억제 처리 및 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일하게 평가용 기판을 제조하였다.

(실시예 35)

상기 (공정 d')에 있어서의 각 표면 처리로서, 실시예 7에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 커플링 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일하게 평가용 기판을 제조하였다.

(실시예 36)

상기 (공정 d')에 있어서의 각 표면 처리로서, 실시예 8에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리 및 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일하게 평가용 기판 을 제조하였다.

(실시예 37)

상기 (공정 d')에 있어서의 각 표면 처리로서, 실시예 9에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일하게 평가용 기판을 제조하였다.

(실시예 38)

상기 (공정 d')에 있어서의 각 표면 처리로서, 실시예 10에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일하게 평가용 기판을 제조하였다.

(실시예 39)

상기 (공정 d')에 있어서의 각 표면 처리로서, 실시예 11에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리, 부식 억제 처리 및 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일하게 평가용 기판을 제조하였다.

(실시예 40)

상기 (공정 d')에 있어서의 각 표면 처리로서, 실시예 12에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리, 커플링 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일 하게 평가용 기판을 제조하였다.

(실시예 41)

상기 (공정 d')에 있어서의 각 표면 처리로서, 실시예 13에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속(금) 형성, 산화 처리, 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일하게 평가용 기판을 제조하였다.

(실시예 42)

상기 (공정 d')에 있어서의 각 표면 처리로서, 실시예 14에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속(은) 형성, 산화 처리, 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일하게 평가용 기판을 제조하였다.

(비교예 9)

상기 (공정 d')에 있어서의 각 표면 처리로서, 비교예 1에 기재된 배선 표면에 대한 각 표면 처리(전처리 및 산화 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일하게 평가용 기판을 제조하였다.

(비교예 10)

상기 (공정 d')에 있어서의 각 표면 처리로서, 비교예 2에 기재된 배선 표면에 대한 각 표면 처리(전처리, 산화 처리 및 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일하게 평가용 기판을 제조하였다.

(비교예 11)

상기 (공정 d')에 있어서의 각 표면 처리로서, 비교예 3에 기재된 배선 표면에 대한 각 표면 처리(전처리 및 에칭 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일하게 평가용 기판을 제조하였다.

(비교예 12)

상기 (공정 d')에 있어서의 각 표면 처리로서, 비교예 4에 기재된 배선 표면에 대한 각 표면 처리(전처리 및 요철 형성 처리 없음)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 29와 동일하게 평가용 기판을 제조하였다.

(실시예 43)

본 발명의 구리 표면 처리를 레지스트 패턴 형성 전처리로서 이용하였을 때의 레지스트 패턴 형성성 및 배선 형성성을 평가하기 위해서, 이하와 같은 평가용 기판을 제조하였다.

(공정 a')

도 9 및 도 10에 나타내는 코어 기판 (100)으로서 0.4 mm 두께의 소다 유리 기판(열 팽창 계수 11 ppm/℃)을 준비하고, 한쪽면에 층간 절연층 (104)를 다음과 같이 형성하였다. 즉, 시아네이트 에스테르계 수지 조성물의 절연 바니시를 스핀 코팅법에 의해 조건 1500 rpm에서 유리 기판 상에 도포하여 두께 20 ㎛의 수지층을 형성한 후, 상온(25 ℃)으로부터 6 ℃/분의 승온 속도로 230 ℃까지 가열하고, 230 ℃에서 80 분간 유지함으로써 열경화하여 층간 절연층 (104)를 형성하였다. 그 후, 실시예 1의 (공정 a)에 의해 구리 박막 (118)만을 형성하였다.

또한, 상기에서 형성한 구리 박막 (118)에 대하여, 실시예 1의 (공정 d-1) 및 (공정 d-2)에 기재된 각 표면 처리(전처리, 귀금속 형성, 산화 처리)를 실시하였다.

다음에, 구리 표면 처리된 구리 박막 상에 스핀 코팅법으로 도금 레지스트 PMER P-LA900PM(도꾜 오까 고교 가부시끼가이샤 제조, 상품명)을 도포하여 막 두께 10 ㎛의 도금 레지스트층을 형성하였다. 이어서, 도금 레지스트층을 1000 mJ/cm²의 조건에서 노광한 후, PMER 현상액 P-7G에 23 ℃에서 6 분간 침지하여 레지스트 패턴 (119)를 형성하였다. 그 후, 황산구리 도금액을 이용하여 전기 구리 도금을 행하여 두께 약 5 ㎛의 배선 (106)을 형성하였다. 도금 레지스트의 박리는 메틸에틸케톤을 이용하여 실온(25 ℃)에서 1 분간 침지하여 행하였다. 또한, 시드층의 퀵 에칭에는 CPE-700(미쯔비시 가스 가가꾸 가부시끼가이샤 제조, 상품명)의 5배 희석액을 이용하여 30 ℃에서 30 초간 침지 요동시킴으로써, 이것을 에칭 제거하여 배선 (106)을 형성하고, 도 11에 나타내는 L/S=5 ㎛/5 ㎛, 도 12에 나타내는 L/S=10 ㎛/10 ㎛의 평가용 기판을 각각 32장 제조하였다.

(실시예 44)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 2에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리 및 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(실시예 45)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 3에 기재된 배선 표면 에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리 및 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(실시예 46)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 4에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(실시예 47)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 5에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(실시예 48)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 6에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 부식 억제 처리 및 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(실시예 49)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 7에 기재된 배선 표면 에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 커플링 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(실시예 50)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 8에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리 및 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(실시예 51)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 9에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(실시예 52)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 10에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(실시예 53)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 11에 기재된 배선 표 면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리, 부식 억제 처리 및 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(실시예 54)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 12에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리, 커플링 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(실시예 55)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 13에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속(금) 형성, 산화 처리, 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(실시예 56)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 14에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속(은) 형성, 산화 처리, 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(비교예 13)

상기 (공정 a')에 있어서의 각 표면 처리로서, 비교예 1에 기재된 배선 표면 에 대한 각 표면 처리(전처리 및 산화 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(비교예 14)

상기 (공정 a')에 있어서의 각 표면 처리로서, 비교예 2에 기재된 배선 표면에 대한 각 표면 처리(전처리, 산화 처리 및 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(비교예 15)

상기 (공정 a')에 있어서의 각 표면 처리로서, 비교예 3에 기재된 배선 표면에 대한 각 표면 처리(전처리 및 에칭 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(비교예 16)

상기 (공정 a')에 있어서의 각 표면 처리로서, 비교예 4에 기재된 배선 표면에 대한 각 표면 처리(전처리 및 요철 형성 처리 없음)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 43과 동일하게 평가용 기판을 제조하였다.

(실시예 57)

본 발명의 구리 표면 처리에 의한 핑크 링 발생 유무를 평가하기 위해서, 이하와 같은 평가용 기판을 제조하였다.

실시예 43의 (공정 a')와 동일하게 하여 형성된 구리 박막 (118) 상에 전기 도금을 실시한 후, (공정 a')의 각 표면 처리(전처리 및 귀금속 형성, 산화 처리)를 행한 후, 배선 형성 공정(레지스트 도포, 노광, 현상, 전기 도금, 레지스트 박 리, 에칭)을 행하지 않고, 상기 표면 처리 후의 구리 표면에, 시아네이트 에스테르계 수지 조성물을 유리천에 함침시킨 프리프레그의 GXA-67N(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)을 중첩하여, 3.0 MPa의 압력으로 상온(25 ℃)으로부터 6 ℃/분의 승온 속도로 230 ℃까지 가열하고, 230 ℃에서 1 시간 유지함으로써 적층 접착시켰다.

그 후, 상기에서 얻은 적층체에, 레이저에 의해 직경 0.1 mm, 0.2 mm, 0.3 mm의 구멍을 각각 20개 형성하여 핑크 링 발생 유무 평가용 기판을 제조하였다.

(실시예 58)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 2에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(실시예 59)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 3에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(실시예 60)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 4에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(실시예 61)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 5에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(실시예 62)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 6에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 부식 억제 처리, 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(실시예 63)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 7에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리, 커플링 처리, 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(실시예 64)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 8에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리 및 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(실시예 65)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 9에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(실시예 66)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 10에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리 및 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(실시예 67)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 11에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리, 부식 억제 처리, 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(실시예 68)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 12에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리, 커플링 처리, 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(실시예 69)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 13에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속(금) 형성, 산화 처리, 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(실시예 70)

상기 (공정 a')에 있어서의 각 표면 처리로서, 실시예 14에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속(은) 형성, 산화 처리, 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(비교예 17)

상기 (공정 a')에 있어서의 각 표면 처리로서, 비교예 1에 기재된 배선 표면에 대한 각 표면 처리(전처리 및 산화 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(비교예 18)

상기 (공정 a')에 있어서의 각 표면 처리로서, 비교예 2에 기재된 배선 표면에 대한 각 표면 처리(전처리, 산화 처리 및 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(비교예 19)

상기 (공정 a')에 있어서의 각 표면 처리로서, 비교예 3에 기재된 배선 표면 에 대한 각 표면 처리(전처리 및 에칭 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(비교예 20)

상기 (공정 a')에 있어서의 각 표면 처리로서, 비교예 4에 기재된 배선 표면에 대한 각 표면 처리(전처리 및 요철 형성 처리 없음)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 57과 동일하게 평가용 기판을 제조하였다.

(실시예 71)

본 발명의 구리 표면 처리에 의해, 금 도금 처리하였을 때의 외관을 평가하기 위해서 이하와 같은 평가용 기판을 제조하였다.

실시예 2에 나타내는 (공정 a)로부터 (공정 f)까지 행하고, 그 후 (공정 g)에 있어서 (공정 d)로부터 (공정 f)까지를 재차 반복하고, 빌드업층 (104) 및 외부 접속 단자 (107)을 포함하는 최외층의 배선을 한층 더 형성하였다.

다음에, 상기에서 형성한 배선에 대하여, 실시예 1의 (공정 d-1) 및 (공정 d-2)에 기재된 각 표면 처리(전처리, 귀금속 형성, 산화 처리)를 실시하였다. 그 후, 솔더 레지스트 (109)를 형성하고, 또한 외부 접속 단자 (107) 부분에의 금 도금 처리를 행하여, 도 1(1 패키지분의 단면도), 도 5(1 패키지분의 평면도) 및 도 7(반도체 칩 탑재 기판 전체도)에 나타낸 바와 같은 팬-인 유형 BGA용 반도체 칩 탑재 기판(평가용 기판)을 제조하였다.

또한, 상기 금 도금 처리는 하기 (1) 내지 (4)의 절차에 따라서 행하였다.

(1) 솔더 레지스트 (109) 형성 후의 평가용 기판을, 물로 200 ml/L로 조정한 산성 탈지액 Z-200(월드메탈사 제조, 상품명)에 액체 온도 50 ℃에서 2 분간 침지한 후, 액체 온도 50 ℃의 물에 2 분간 침지함으로써 뜨거운 물로 수세하고, 또한 1 분간 수세하였다.

(2) 이어서, 3.6 N의 황산 수용액에 1 분간 침지하고, 1 분간 수세한 후, 치환 팔라듐 도금액 SA-100(히따찌 가세이 고교 가부시끼가이샤, 제품명)에 30 ℃에서 3 분간 침지하여, 외부 접속 단자 (107) 부분에 선택적으로 팔라듐 도금을 실시하고, 1 분간 수세하였다.

(3) 다음에, 무전해 니켈 도금액 NIPS-100(히따찌 가세이 고교 가부시끼가이샤, 제품명)에 85 ℃에서 15 분간 침지하여, 외부 접속 단자 (107) 부분에 선택적으로 니켈 도금을 5 ㎛ 실시하고, 1 분간 수세하였다.

(4) 다음에, 치환 금 도금액 HGS-500(히따찌 가세이 고교 가부시끼가이샤, 제품명)에 85 ℃에서 10 분간 침지하여, 외부 접속 단자 (107) 부분에 선택적으로 금 도금을 0.05 ㎛ 실시하고, 1 분간 수세한 후, 무전해 금 도금액 HGS-2000(히따찌 가세이 고교 가부시끼가이샤, 제품명)에 60 ℃에서 40 분간 침지하여, 외부 접속 단자 부분에 선택적으로 금 도금을 0.5 ㎛ 실시하고, 5 분간 수세하여 85 ℃에서 30 분간 건조시켰다.

(실시예 72)

상기 (공정 g)에 있어서의 각 표면 처리로서, 실시예 2에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

(실시예 73)

상기 (공정 g)에 있어서의 각 표면 처리로서, 실시예 3에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

(실시예 74)

상기 (공정 g)에 있어서의 각 표면 처리로서, 실시예 4에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

(실시예 75)

상기 (공정 g)에 있어서의 각 표면 처리로서, 실시예 5에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

(실시예 76)

상기 (공정 g)에 있어서의 각 표면 처리로서, 실시예 6에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 부식 억제 처리, 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

(실시예 77)

상기 (공정 g)에 있어서의 각 표면 처리로서, 실시예 7에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 커플링 처리, 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

(실시예 78)

상기 (공정 g)에 있어서의 각 표면 처리로서, 실시예 8에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리, 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

(실시예 79)

상기 (공정 g)에 있어서의 각 표면 처리로서, 실시예 9에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리, 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

(실시예 80)

상기 (공정 g)에 있어서의 각 표면 처리로서, 실시예 10에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리, 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

(실시예 81)

상기 (공정 g)에 있어서의 각 표면 처리로서, 실시예 11에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리, 부식 억제 처리, 커플링 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

(실시예 82)

상기 (공정 g)에 있어서의 각 표면 처리로서, 실시예 12에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속 형성, 산화 처리, 환원 처리, 커플링 처리, 부식 억제 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

(실시예 83)

상기 (공정 g)에 있어서의 각 표면 처리로서, 실시예 13에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속(금) 형성, 산화 처리, 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

(실시예 84)

상기 (공정 g)에 있어서의 각 표면 처리로서, 실시예 14에 기재된 배선 표면에 대한 각 표면 처리(전처리, 귀금속(은) 형성, 산화 처리, 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

(비교예 21)

상기 (공정 g)에 있어서의 각 표면 처리로서, 비교예 1에 기재된 배선 표면에 대한 각 표면 처리(전처리, 산화 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

(비교예 22)

상기 (공정 g)에 있어서의 각 표면 처리로서, 비교예 2에 기재된 배선 표면에 대한 각 표면 처리(전처리, 산화 처리, 환원 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

(비교예 23)

상기 (공정 g)에 있어서의 각 표면 처리로서, 비교예 3에 기재된 배선 표면에 대한 각 표면 처리(전처리, 에칭 처리)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

(비교예 24)

상기 (공정 g)에 있어서의 각 표면 처리로서, 비교예 4에 기재된 배선 표면에 대한 각 표면 처리(전처리, 요철 형성 처리 없음)와 동일한 표면 처리를 실시한 것 이외에는, 실시예 71과 동일하게 평가용 기판을 제조하였다.

이상과 같이 제조한 각종 시험용 샘플에 대하여, 이하와 같이 하여 각 평가 시험을 행하였다.

(반도체 패키지의 신뢰성 시험)

실시예 1 내지 14 및 비교예 1 내지 4에 기재된 각각 22개의 반도체 패키지 샘플에 대하여 흡습 처리를 행한 후, 도달 온도 240 ℃, 길이 2 m의 리플로우 오븐 에 0.5 m/분의 조건에서 각 샘플을 흐르게 하여 리플로우를 행하였다. 그 후, 각 샘플에 대하여 균열 발생의 유무를 조사하고, 발생한 경우를 NG라고 하였다. 결과를 표 1에 나타낸다.

또한, 각각 22개의 반도체 패키지 샘플을 두께 0.8 mm의 마더 보드에 실장하여, -55 ℃에서 30 분 내지 125 ℃에서 30 분의 조건에서 온도 사이클 시험을 행하고, 500 사이클째, 1000 사이클째, 1500 사이클째에 휴렛 팩커드사 제조 멀티미터 3457A를 이용하여 배선의 도통 저항값을 측정하였다. 측정한 저항값이 초기 저항값보다 10 ％ 이상 변화된 경우를 NG라 하였다. 결과를 표 1에 나타낸다. 단, 비교예 3에 대해서는, 배선 정밀도를 유지할 수 없으며 시험 기판을 제조할 수 없었다.

(접착성 시험)

저유전 정접 고내열 다층 재료로서 사용하는 것이 가능한, 두께 0.8 mm의 유리천-시아네이트 에스테르계 수지 조성물 함침 양면 구리 피복 적층판인 MCL-LX-67(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)의 한쪽면을, 화학 에칭 조화 처리액 HIST-7300(히따찌 가세이 고교 가부시끼가이샤 제조)을 이용하여 조화 처리하고, 그의 구리 표면 거칠기 Rz를 3.5 ㎛로 하였다. 그 후, Rz=3.5 ㎛의 구리 표면에, 시아네이트 에스테르계 수지 조성물을 유리천에 함침시킨 프리프레그인 GXA-67N(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)을 적층하고, 또한 최외층에 실시예 15 내지 28 및 비교예 5 내지 8에서 제조한 전해 동박 1장을 적층하며, 3.0 MPa의 압력으로 상온(25 ℃)에서 6 ℃/분의 승온 속도로 230 ℃까지 가열하여 230 ℃에서 1 시간 유지함으로써 적층 접착하여 접착성 시험용 기판을 제조하였다. 또한, 상기 전해 동박은 각종 표면 처리를 실시한 면측에서 절연층(프리프레그)과 접착되어 있다.

이어서, 상기에서 얻은 각 접착성 시험용 기판에 대하여, 초기(0 시간)의 접착성, 150 ℃에서 120 시간 및 240 시간 방치한 후의 접착성을 측정하였다. 또한, 상기 접착성의 지표가 되는 박리 강도(N/m)의 측정은 레오미터 NRM-3002D-H(후도 고교 가부시끼가이샤 제조, 상품명)를 이용하여, 전해 동박을 기판에 대하여 수직 방향으로 50 mm/분의 속도로 박리하여 행하였다. 박리 강도값이 300 N/m 이상의 값을 나타낸 경우를 ○, 300 N/m 미만의 값을 나타낸 경우를 ×라 하였다. 결과를 표 2에 나타낸다.

(구리 표면 세정도 평가 시험)

실시예 15 내지 28 및 비교예 5 내지 8에서 제조한 각 전해 동박의 표면 처리를 실시한 면측에 대하여, 순수한 물 20 ml로 85 ℃, 1 시간의 추출을 행하고, 추출액의 양이온 및 음이온의 정성 분석을 이온 크로마토그래프로 행하였다. 이온 크로마토그래프는 디오넥스(Dionex)사 제조 DX-500을 이용하여 이하에 나타낸 조건 2에서 행하였다.

조건 2

양이온 측정 조건

용리액: 8 mmol/L-메탄술폰산

주입량: 100 μL

분리 칼럼: 2 mmφ×250 mm lonPac CS14

검출기: 전기 전도도 측정계

음이온 측정 조건

용리액: 2.7 mmol/L-탄산나트륨과 0.3 mmol/L-탄산수소나트륨의 혼합액

주입량: 500 μL

분리 칼럼: 4 mmφ×200 mm lonPac AS12A

검출기: 전기 전도도 측정계

또한, 상기 추출액에 질산을 첨가하여, 금속 이온의 정량 분석을 ICP 발행 분석법으로 행하였다. ICP 발행 분석법은 에스 아이 아이ㆍ나노테크놀로지사 제조 SPS3000을 이용하여 행하였다. 세정성의 정도가 되는 각 양이온ㆍ음이온 및 각 금속 이온의 검출량이 1 μg/장 이상의 값을 나타낸 경우를 +++, 0.1 μg/장 이상이면서 1 μg/장 미만의 값을 나타낸 경우를 ++, 0.04 μg/장 이상이면서 0.1 μg/장 미만의 값을 나타낸 경우를 +, 0.04 μg/장 미만의 값을 나타낸 경우를 -라 하였다. 결과를 표 3에 나타낸다.

(구리 표면 평활도 평가 시험)

실시예 15 내지 28 및 비교예 5 내지 8에서 제조한 전해 동박의 표면 처리를 실시한 면측의 표면 거칠기(Rz)를 간이식 원자간력 현미경(AFM) 나노픽스(Nanopics) 2100을 이용하여 이하에 나타낸 조건 3에서 측정하였다.

조건 3

측정 길이: 1 ㎛

스캔 속도: 1.35 ㎛/sec

힘 기준: 160

Rz가 1 nm 이상이면서 100 nm 이하인 것을 ◎, Rz가 100 nm 초과 1000 nm 이하인 것을 ○, Rz가 1 nm 미만 또는 1000 nm를 초과하는 것을 △라 하였다. 결과를 표 2에 나타낸다.

(구리 표면 형상 평가 시험)

실시예 15 내지 28 및 비교예 5 내지 8에서 제조한 전해 동박의 표면 처리를 실시한 면측의 표면 형상을 조사하였다. 주사형 전자 현미경(S-4700: 히따찌 세이사꾸쇼 제조)에 의한 10만배의 관찰로, 구리 표면 형상이 치밀하면서 균일한 요철을 갖는 것을 ○, 그렇지 않은 것을 ×라 하였다. 결과를 표 2에 나타낸다. 단, 비교예 4에 대해서는, (공정 d-2)를 행하지 않았기 때문에 구리 표면의 요철을 관찰할 수는 없었다.

(구리 표면 광택 평가 시험)

실시예 15 내지 28 및 비교예 5 내지 8에서 제조한 전해 동박의 표면 처리를 실시한 면측을 육안에 의해 관찰하여, 표면 광택의 유무를 조사하였다. 무광택인 것을 ○, 광택이 있는 것을 ×라 하였다. 결과를 표 2에 나타낸다.

(배선에의 구리 표면 처리에 의한 배선간의 절연성)

실시예 29 내지 42 및 비교예 9 내지 12에 기재된 각 평가용 기판에 대하여, 이하와 같이 하여 L/S=5/5 ㎛ 및 L/S=10/10 ㎛의 배선간의 단락 및 배선의 단선이 없는 평가 기판 4장을 선택하고, 배선간의 절연 저항값을 측정하였다. 즉, 비교예 11의 평가 기판에 대해서는, 배선 정밀도를 유지할 수 없기 때문에 측정을 행하지 않았다.

우선, 어드밴티스트 가부시끼가이샤사 제조 R-8340A형 디지탈 초고저항 미소전류계를 이용하여, L/S 배선간에 실온에서 DC 5V의 전압을 30 초간 인가하고, L/S 배선간의 절연 저항값을 측정하였다. 또한, 1 GΩ 이하의 절연 저항 측정에는, 가부시끼가이샤 휴렛 팩커드(HP)사 제조 디지탈 멀티미터 3457A를 이용하였다.

다음에, 85 ℃ㆍ상대 습도 85 ％로 유지한 항습 항온층 중에서, L/S 배선간에 연속적으로 DC 5 V의 전압을 인가하고, 24 h, 48 h, 96 h, 200 h, 500 h, 1,000 h 후에 상기와 동일하게 L/S 배선간의 절연 저항값을 측정하였다. 또한, 항습 항온조는 가부시끼가이샤 히따찌 세이사꾸쇼 제조 EC-10HHPS형 항습 항온을 이용하여 투입 후 1,000 시간까지 측정하였다.

이상과 같이 하여 측정한 평가 기판 4장에 대하여, 절연 저항값의 최소값이 1 G Ω 미만인 경우에는 ×라 하고, 1.0×10⁹ Ω 이상인 경우에는 ○라 하였다. 결과를 표 4, 표 5에 나타낸다.

(레지스트 패턴 형성 평가 시험)

실시예 43 내지 56 및 비교예 13 내지 16에 기재된 (공정 a')에 있어서, 레지스트 패턴 (119)의 형성 성공률을 평가하였다. 평가 방법은, 배선이 형성되는 부분에 레지스트 잔여, 또는 형성된 레지스트의 박리가 없으면서, 또한 각 L/S의 레지스트가 형성된 레지스트 폭을 측정하여, 각 L/S 레지스트 폭의 설계값에 대한 오차가 ±10 ％ 이내인 것을 양호품이라 하고, 그의 비율을 조사하였다. 결과를 표 6에 나타낸다. 단, 비교예 15의 평가 기판에 대해서는, 구리 표면 처리를 행함으로써 구리 박막 (118)이 소실되기 때문에 측정하지 않았다.

(배선 형성 평가 시험)

실시예 43 내지 56 및 비교예 13 내지 16에 기재된 (공정 a')에 있어서, 배선 (106)의 형성 성공률의 평가를 하였다. 평가 방법은, 배선간의 단락 또는 배선의 단선이 없으면서, 또한 구리 도금 두께의 설계값 5 ㎛에 대한 오차가 ±10 ％ 이내인 것을 양호품이라 하고, 그의 비율을 조사하였다. 결과를 표 6에 나타낸다. 단, 비교예 15의 평가 기판에 대해서는, 구리 표면 처리를 행함으로써 구리 박막 (118)이 소실되기 때문에 측정하지 않았다.

(PCT 내성 평가 시험)

실시예 29 내지 42 및 비교예 9 내지 12에 기재된 평가용 기판에 대하여, PCT 내성 시험(121 ℃, 200 h, 0.2 MPa)을 행하였다. 평가 방법은 PCT 내성 시험 후의 배선 (106)과 절연층(빌드업층) (104) 사이, 절연층 (104)와 절연층(빌드업층) (104) 사이 및 배선 (106)과 솔더 레지스트 (109) 사이, 절연층 (104)와 솔더 레지스트 (109) 사이에 팽창 및 박리가 없는 것을 양호품이라 하고, 그의 비율을 조사하였다. 결과를 표 7에 나타낸다. 단, 비교예 11에 대해서는, 형성된 배선이 소실되기 때문에 시험 기판을 제조할 수 없었다.

(핑크 링 발생 유무 평가 시험)

실시예 57 내지 70 및 비교예 17 내지 20에 기재된 각 평가용 기판에 대하 여, 18 ％ 염산에 3 h 침지하고, 구멍 주변에 핑크색의 링(핑크 링)이 발생하는 비율을 조사하였다. 결과를 표 8에 나타내었다.

(금 도금 외관 및 솔더 레지스트 상태의 평가)

실시예 71 내지 84 및 비교예 21 내지 24에 기재된 평가용 기판에 대하여, 그 금 도금 외관을 육안 또는 현미경에 의해 관찰하여, 금 도금의 불균일이 없는 경우를 ○, 금 도금의 불균일이 있는 경우를 △, 금 도금이 미석출된 경우를 ×라 하였다. 또한, 솔더 레지스트의 상태로서, 박리 및 솔더 레지스트하에서의 금 도금 석출이 없는 것을 ○, 그렇지 않은 것을 ×라 하였다. 결과를 표 9에 나타낸다.

표 1에 나타낸 바와 같이, 실시예 1 내지 14에서 제조한 반도체 패키지 중, 알칼리성 용액에 의한 산화 처리 후에 환원 처리를 행한 실시예 2, 8 내지 14에 대해서는, 매우 양호한 신뢰성을 나타내었다.

또한, 표 2에 나타낸 바와 같이, 실시예 15로부터 28에서 제조한 전해 동박은 치밀하면서 균일한 수십 나노 수준의 요철을 그의 표면에 가짐으로써 구리 표면의 광택을 억제하고, 또한 그 표면과 절연층과의 150 ℃ㆍ240 h 방치 후의 접착 강도(박리 강도)는 300 N/m 이상으로 양호하였다. 또한, 표 3에 나타낸 바와 같이, 실시예 15로부터 28에서 제조한 전해 동박의 표면 처리를 실시한 면으로부터 각종 이온은 검출되지 않았기 때문에, 상기 표면의 세정성은 양호하다고 할 수 있다.

또한, 표 4 및 표 5에 나타낸 바와 같이, 실시예 29로부터 42에서 제조한 평가 기판에 있어서의 배선간 절연 신뢰성은 L/S=5/5 ㎛ 및 L/S=10/10 ㎛ 중 어느 것에 있어서도 매우 양호하였다. 또한, 표 6에 나타낸 바와 같이 실시예 43으로부터 56에서 제조한 평가 기판에 있어서의 레지스트 패턴 형성 성공률은 L/S=5/5 ㎛ 및 L/S=10/10 ㎛에서도 매우 양호하였다. 또한, 표 6에 나타낸 바와 같이 실시예 43으로부터 56에서 제조한 평가 기판에 있어서의 배선 형성 성공률은 L/S=5/5 ㎛ 및 L/S=10/10 ㎛에 있어서도 매우 양호하였다. 또한, 표 7에 나타낸 바와 같이 실시예 29로부터 42에서 제조한 평가 기판에 있어서의 PCT 내성은 빌드업층과 배선간, 빌드업층과 절연층 사이 및 솔더 레지스트와 배선간, 솔더 레지스트와 절연층간 중 어디에서도 매우 양호하였다.

또한, 표 8에 나타낸 바와 같이, 실시예 57로부터 70에서 제조한 평가 기판 중, 환원 처리를 행한 실시예 58, 64 내지 70에 대해서는 핑크 링의 발생은 없으며 매우 양호하였다.

또한, 표 9에 나타낸 바와 같이, 실시예 71로부터 84에서 제조한 평가 기판에 있어서의 금 도금의 외관은 매우 양호하고, 환원 처리를 행한 실시예 72, 78 내지 84에 대해서는 금 도금 처리에 의해서, 솔더 레지스트의 박리 및 솔더 레지스트하에서의 금 도금 석출은 없으며 매우 양호하였다.

한편, 종래 기술에서는, 비교예 1로부터 24에서 나타낸 바와 같이, 평활성, 접착성, 구리 표면의 형상, 구리 표면의 광택, 구리 표면 세정성, 배선간 절연 신뢰성, 레지스트 패턴 형성, 배선 형성, PCT 내성, 금 도금 처리에 의한 특성을 전부 만족시킬 수는 없었다.

따라서, 본 발명의 구리의 표면 처리 방법에 따르면, 구리 표면에 수십 나노 수준의 치밀하면서 균일한 미세 요철을 형성할 수 있기 때문에, 상기 구리 표면과 절연층과의 접착 강도를 향상시키는 것이 가능해진다. 또한, 이 결과, 핑크 링이 발생하지 않고, 배선간 절연 신뢰성, 미세 배선 형성이 우수한 배선판 및 반도체 칩 탑재 기판, 또한 내리플로우성, 온도 사이클성, 외부 접속 단자로의 금 도금 처리가 우수한 반도체 패키지를 제조하는 것이 가능해진다.

상술하였지만, 본 발명의 바람직한 실시 양태인 것, 다수의 변경 및 수정을 본 발명의 정신과 범위에 어긋나지 않고 실행할 수 있다는 것은 당업자에게 이해될 것이다.

도 1은 본 발명의 1 실시 형태가 적용되는 반도체 칩 탑재 기판의 단면도.

도 2(a) 내지 (g)는 본 발명의 반도체 칩 탑재 기판의 제조 방법의 1 실시 형태를 나타내는 공정도.

도 3은 본 발명의 1 실시 형태가 적용되는 플립 칩 유형 반도체 패키지의 단면도.

도 4는 본 발명의 1 실시 형태가 적용되는 와이어 본드 유형 반도체 패키지의 단면도.

도 5는 본 발명의 팬-인(fan-in) 유형 반도체 칩 탑재 기판의 평면도.

도 6은 본 발명의 팬-아웃(fan-out) 유형 반도체 칩 탑재 기판의 평면도.

도 7은 본 발명의 반도체 칩 탑재 기판의 프레임 형상을 나타내는 평면도.

도 8은 본 발명의 1 실시 형태가 적용되는 반도체 칩 탑재 기판의 단면도.

도 9(a') 내지 (d')는 본 발명의 시험용 평가 기판 제조 방법의 1 실시 형태를 나타내는 공정도.

도 10(a') 내지 (d')는 본 발명의 시험용 평가 기판 제조 방법의 1 실시 형태를 나타내는 공정도.

도 11은 본 발명의 1 실시 형태가 적용되는 전기 부식 시험용 평가 기판의 평면도.

도 12는 본 발명의 1 실시 형태가 적용되는 전기 부식 시험용 평가 기판의 평면도.

Claims (12)

1. 금, 은, 백금, 팔라듐, 로듐, 레늄, 루테늄, 오스뮴, 이리듐으로 이루어지는 군으로부터 선택되는 금속을 구리 표면에 이산적으로 형성하는 공정, 그 후 상기 구리 표면을 산화제를 포함하는 알칼리성 용액으로 산화 처리하는 공정을 갖는 구리의 표면 처리 방법.
2. 제1항에 있어서, 상기 구리 표면을 산화 처리하는 공정 후, 환원 처리, 커플링 처리, 부식 억제 처리로 이루어지는 군으로부터 선택되는 하나 이상의 처리를 추가로 행하는 공정을 갖는 구리의 표면 처리 방법.
3. 제1항 또는 제2항에 있어서, 상기 산화제가 염소산염, 아염소산염, 차아염소산염, 과염소산염, 퍼옥소이황산염으로 이루어지는 군으로부터 선택되는 1종 이상인 구리의 표면 처리 방법.
4. 삭제
5. 제1항 또는 제2항에 있어서, 상기 금, 은, 백금, 팔라듐, 로듐, 레늄, 루테늄, 오스뮴, 이리듐으로 이루어지는 군으로부터 선택되는 금속의 형성량이 0.001 ㎛ol/dm² 이상이면서 40 ㎛ol/dm² 이하인 구리의 표면 처리 방법.
6. 제1항 또는 제2항에 있어서, 처리 후의 상기 구리 표면의 거칠기가 Rz로 1 nm 이상이면서 1000 nm 이하인 구리의 표면 처리 방법.
7. 금, 은, 백금, 팔라듐, 로듐, 레늄, 루테늄, 오스뮴, 이리듐으로 이루어지는 군으로부터 선택되는 금속을 구리 표면에 이산적으로 형성하고, 그 후 상기 구리 표면을 산화제를 포함하는 알칼리성 용액으로 산화 처리하여 이루어지는 구리.
8. 제7항에 있어서, 상기 산화 처리 후, 환원 처리, 커플링 처리, 부식 억제 처리로 이루어지는 군으로부터 선택되는 하나 이상의 처리를 추가로 실시하여 이루어지는 구리.
9. 제7항 또는 제8항에 있어서, 상기 산화제가 염소산염, 아염소산염, 차아염소산염, 과염소산염, 퍼옥소이황산염으로 이루어지는 군으로부터 선택되는 1종 이상인 구리.
10. 삭제
11. 제7항 또는 제8항에 있어서, 표면에 형성된 상기 금, 은, 백금, 팔라듐, 로듐, 레늄, 루테늄, 오스뮴, 이리듐으로 이루어지는 군으로부터 선택되는 금속의 양이 0.001 ㎛ol/dm² 이상이면서 40 ㎛ol/dm² 이하인 구리.
12. 제7항 또는 제8항에 있어서, 처리 후의 상기 구리 표면의 거칠기가 Rz로 1 nm 이상이면서 1000 nm 이하인 구리.

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