JP2008291348A - 接続端子、接続端子を用いた半導体パッケージ及び半導体パッケージの製造方法 - Google Patents

接続端子、接続端子を用いた半導体パッケージ及び半導体パッケージの製造方法 Download PDF

Info

Publication number
JP2008291348A
JP2008291348A JP2008097381A JP2008097381A JP2008291348A JP 2008291348 A JP2008291348 A JP 2008291348A JP 2008097381 A JP2008097381 A JP 2008097381A JP 2008097381 A JP2008097381 A JP 2008097381A JP 2008291348 A JP2008291348 A JP 2008291348A
Authority
JP
Japan
Prior art keywords
plating film
connection terminal
palladium
electroless
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008097381A
Other languages
English (en)
Other versions
JP5286893B2 (ja
Inventor
Yoshinori Ejiri
芳則 江尻
Shuichi Hatakeyama
修一 畠山
Kiyoshi Hasegawa
清 長谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Showa Denko Materials Co Ltd
Original Assignee
Hitachi Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Chemical Co Ltd filed Critical Hitachi Chemical Co Ltd
Priority to JP2008097381A priority Critical patent/JP5286893B2/ja
Priority to CN2008800135016A priority patent/CN101668880B/zh
Priority to KR1020097024655A priority patent/KR101107834B1/ko
Priority to US12/597,835 priority patent/US8426742B2/en
Priority to PCT/JP2008/057859 priority patent/WO2008136327A1/ja
Priority to TW097115059A priority patent/TWI340617B/zh
Publication of JP2008291348A publication Critical patent/JP2008291348A/ja
Application granted granted Critical
Publication of JP5286893B2 publication Critical patent/JP5286893B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/52Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating using reducing agents for coating with metallic material not provided for in a single one of groups C23C18/32 - C23C18/50
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/1601Process or apparatus
    • C23C18/1633Process of electroless plating
    • C23C18/1646Characteristics of the product obtained
    • C23C18/165Multilayered product
    • C23C18/1651Two or more layers only obtained by electroless plating
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/18Pretreatment of the material to be coated
    • C23C18/1803Pretreatment of the material to be coated of metallic material surfaces or of a non-specific material surfaces
    • C23C18/1824Pretreatment of the material to be coated of metallic material surfaces or of a non-specific material surfaces by chemical pretreatment
    • C23C18/1837Multistep pretreatment
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31Coating with metals
    • C23C18/42Coating with noble metals
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/54Contact plating, i.e. electroless electrochemical plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/244Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54426Marks applied to semiconductor devices or parts for alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54453Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446Located in scribe lines
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205Shape
    • H01L2224/32057Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/4501Shape
    • H01L2224/45012Cross-sectional shape
    • H01L2224/45015Cross-sectional shape being circular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112Aligning
    • H01L2224/81121Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01007Nitrogen [N]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01011Sodium [Na]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01016Sulfur [S]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01018Argon [Ar]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01028Nickel [Ni]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0103Zinc [Zn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01031Gallium [Ga]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01032Germanium [Ge]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0104Zirconium [Zr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01041Niobium [Nb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01042Molybdenum [Mo]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01044Ruthenium [Ru]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01045Rhodium [Rh]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01049Indium [In]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01057Lanthanum [La]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01061Promethium [Pm]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01073Tantalum [Ta]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01083Bismuth [Bi]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01088Radium [Ra]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0133Ternary Alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/1026Compound semiconductors
    • H01L2924/1032III-V
    • H01L2924/10329Gallium arsenide [GaAs]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788Glasses, e.g. amorphous oxides, nitrides or fluorides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/1579Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703Plating
    • H05K2203/072Electroless plating, e.g. finish plating or initial plating
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703Plating
    • H05K2203/073Displacement plating, substitution plating or immersion plating, e.g. for finish plating

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrochemistry (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Chemically Coating (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】置換金めっき皮膜を有する接続端子の接続信頼性を改善すること。
【解決手段】 導体層2と、無電解ニッケルめっき皮膜3と、純度が99質量%以上の置換又は無電解パラジウムめっき皮膜である第1のパラジウムめっき皮膜4と、純度が90質量%以上99質量%未満の無電解パラジウムめっき皮膜である第2のパラジウムめっき皮膜5と、置換金めっき皮膜6と、を有し、無電解ニッケルめっき皮膜3、第1のパラジウムめっき皮膜4、第2のパラジウムめっき皮膜5及び置換金めっき皮膜6が導体層2の一方面側においてこの順序に積層され、置換金めっき皮膜6が導体層2とは反対側の最表層に位置している、接続端子110,111。
【選択図】図1

Description

本発明は、接続端子、接続端子を用いた半導体パッケージ及び半導体パッケージの製造方法に関する。
近年、パソコン、携帯電話、無線基地局、光通信装置、サーバ及びルータ等大小問わず、機器の小型化、軽量化、高性能化及び高機能化が進んでいる。また、CPU、DSP及び各種メモリ等のLSIの高速化並びに高機能化と同時に、システムオンチップ(SoC)やシステムインパッケージ(SiP)等の高密度実装技術の開発も行われている。
このため、半導体チップ搭載用基板やマザーボードに、ビルドアップ方式の多層配線基板が使用されるようになっている。また、パッケージの多ピン狭ピッチ化といった実装技術の進歩により、プリント配線板は、QFP(Quad Flat Package)からBGA(Ball Grid Array)/CSP(Chip Size Package)実装へと進化している。
半導体チップ搭載用基板と半導体チップとの接続には、例えば、金ワイヤボンディングが用いられる。また、互いに接続された半導体チップ搭載用基板と半導体チップとを有する半導体パッケージは、はんだボールによって配線板(マザーボード)と接続される。半導体チップ搭載用基板は、通常、半導体チップ又は配線板に接続するための接続端子をそれぞれ有している。これら接続端子には、金ワイヤ又ははんだとの良好な金属接合を確保するために、金めっきが施されることが多い。
従来、接続端子に金めっきを施す方法としては、電解金めっきが広く適用されてきた。しかし、半導体パッケージの小型化による配線の高密度化に伴い、接続端子表面に電解金めっきを施すための配線を確保することが困難になりつつある。そこで、特別な配線が不要である無電解金めっきプロセスが注目され始め、例えば、特許文献1には、銅からなる回路に無電解ニッケルめっきを施した後、その上に無電解金めっきを施す方法が提案されている。なお、ここでいう無電解金めっきとは、「置換めっきのみ」又は、「置換めっき及び無電解めっき(めっき液中に還元剤を有する還元型のめっき)」を行うことを指す。
一方、特許文献2では、無電解ニッケルめっき皮膜を形成した後に置換又は無電解金めっき皮膜を形成する場合、めっき後の加熱処理によって、金属端子と金ワイヤとのワイヤボンディング強度が低下することから、端子形状の銅の表面に無電解ニッケルめっき皮膜、無電解パラジウムめっき皮膜、置換金めっき皮膜、及び無電解金めっき皮膜をこの順に形成させることを検討している。非特許文献1では、無電解パラジウムめっき皮膜を、次亜リン酸又は亜リン酸を還元剤とする無電解パラジウムめっき液を用いて、リンを含んだ無電解パラジウム−リン合金皮膜として作製し、無電解ニッケルめっき、無電解パラジウム−リンめっき、及び金めっきから構成されるめっき皮膜が報告されている。
特開平5−343834号公報 特許第3596335号公報 表面技術;58,35(2007)
無電解ニッケルめっき皮膜を形成した後に置換金めっき皮膜を形成すると、置換金めっき液によって無電解ニッケルめっき皮膜が腐食され易い。無電解ニッケルめっき皮膜が腐食すると、接続端子と金ワイヤ等との接続強度が低下して、十分な接続信頼性が得られ難くなる。無電解ニッケルめっき皮膜の腐食は、無電解ニッケルめっき皮膜と置換金めっき皮膜との間に、置換パラジウム皮膜又は無電解パラジウム−リン合金皮膜を形成させることにより抑制され得る。
しかし、本発明者らは、鋭意研究することによって、以下のことを見出した。すなわち、無電解ニッケル皮膜の表面に、無電解パラジウム−リン合金めっき皮膜を形成する場合、次亜リン酸又は亜リン酸を還元剤にした無電解パラジウムめっき液を用いると、パラジウムやリンの析出は起こり難い傾向にあり、無電解パラジウム−リン合金めっき皮膜は均一に形成され難い。特に、複数の独立した端子に対して一括して無電解パラジウム−リン合金皮膜を形成するときに、端子全てに均一な厚みで析出が起こらず、無電解パラジウム−リン皮膜が形成されない端子や、皮膜の厚みが薄い端子が生じ易い。この現象は端子の面積が小さくなるほど現れやすくなる傾向がある。その結果、パラジウム−リン合金めっき皮膜が無電解ニッケルめっき皮膜の保護層として機能しなくなるため、接続端子と金ワイヤとの接続強度は低下してしまう。
このように、従来、置換又は無電解金めっき皮膜を有する接続端子の十分な接続信頼性を得ることは実際には非常に困難であった。
そこで本発明は、置換金めっき皮膜を有する接続端子の接続信頼性を改善することを目的とする。
本発明にかかる接続端子は、導体層と、無電解ニッケルめっき皮膜と、純度が99質量%以上の置換又は無電解パラジウムめっき皮膜である第1のパラジウムめっき皮膜と、純度が90質量%以上99質量%未満の無電解パラジウムめっき皮膜である第2のパラジウムめっき皮膜と、置換金めっき皮膜と、を有し、無電解ニッケルめっき皮膜、第1のパラジウムめっき皮膜、第2のパラジウムめっき皮膜及び置換金めっき皮膜が導体層の一方面側においてこの順序に積層され、置換金めっき皮膜が導体層とは反対側の最表層に位置している。
純度が99質量%以上である第1のパラジウムめっき皮膜は、活性の高いめっき液を用いて、導体層上に均一に析出させることが可能である。そして、係る第1のパラジウムめっき皮膜が下地として存在することにより、例えば次亜リン酸や亜リン酸を還元剤として含む比較的活性の低いめっき液を用いて、純度が90質量%以上99質量%未満である第2のパラジウムめっき皮膜を、複数の端子に対して一括して均一に形成することが可能になる。このようにパラジウムめっき皮膜が均一な厚さで形成されることにより、置換金めっき液への浸漬による無電解ニッケルめっき皮膜の腐食が抑制される。その結果、置換金めっき皮膜を有する接続端子の接続信頼性が改善される。
置換金めっき皮膜上にさらに無電解金めっき皮膜を積層させると、より一層顕著な接続信頼性向上の効果が得られる。ただし、置換金めっき皮膜及び無電解金めっき皮膜の膜厚の和が0.005μmより薄い場合、はんだ接続信頼性が低下する傾向にあるため、置換金めっき皮膜及び前記無電解金めっき皮膜の膜厚の和が0.005μm以上であることが好ましい。
無電解金めっき皮膜が置換金めっき皮膜上に積層されていない場合には、置換金めっき皮膜単独の膜厚が0.005μm以上であることが好ましい。
該接続端子は、はんだ接続用接続端子であることが好ましい。
本発明にかかる接続端子によれば、はんだとの十分な接続強度を得ることができる。そのため、本発明に係る接続端子は、はんだ接続用端子として特に有用である。
また、該接続端子は、ワイヤボンディング用接続端子であることが好ましい。
本発明にかかる接続端子が、置換金めっき皮膜上に積層された無電解金めっき皮膜を更に有し、無電解金めっき皮膜が導体層とは反対側の最表層に位置することにより、はんだに加え、金ワイヤ等のワイヤとも充分な接続強度を得ることができるため、はんだ接続用接続端子又はワイヤボンディング用接続端子として有用である。
第2のパラジウムめっき皮膜は、パラジウム−リンめっき皮膜であることが好ましい。
パラジウム−リンめっき皮膜は、次亜リン酸や亜リン酸などのリン含有化合物を還元剤として含む、活性が低いが汎用的であるめっき液から形成することができる。第2のパラジウムめっき皮膜の下地として純度が99質量%以上のパラジウムめっき皮膜が形成されていることにより、パラジウム−リンめっき皮膜を均一に形成することが可能である。
第1のパラジウムめっき皮膜の膜厚が0.4μm以下であり、第2のパラジウムめっき皮膜の膜厚が0.03〜0.3μmであり、第1のパラジウムめっき皮膜及び第2のパラジウムめっき皮膜の膜厚の和が0.03〜0.5μmであることが好ましい。
第1のパラジウムめっき皮膜の膜厚を0.4μmより厚くしても、接続端子と金ワイヤ及びはんだとの接続強度のさらなる向上は特に得られず、また、厚い皮膜を形成することは経済的にも不利である。第2のパラジウムめっき皮膜の膜厚が0.03μm以上であることにより、ワイヤボンディング性及びはんだ接続信頼性の向上効果をより充分に得ることができる。また、第2のパラジウムめっき皮膜の膜厚を0.3μmより厚くしても、接続端子と金ワイヤ及びはんだとの接続強度のさらなる向上は特に得られず、また、厚い皮膜を形成することは経済的にも不利である。第1のパラジウムめっき皮膜及び第2のパラジウムめっき皮膜の膜厚の和が0.03μm以上であることにより、接続信頼性向上の効果をより充分に得ることができる。
無電解ニッケルめっき皮膜の純度は80質量%以上であることが好ましい。無電解ニッケルめっき皮膜の膜厚が0.1〜20μmであることが好適である。
無電解ニッケルめっき皮膜の純度が80質量%よりも低い場合、接続信頼性向上の効果が小さくなる傾向にある。無電解ニッケルめっき皮膜の膜厚が0.1μmより薄くても、接続信頼性向上の効果が小さくなる傾向がある。また、無電解ニッケルめっき皮膜の膜厚を20μmよりも厚くしても接続信頼性の更なる向上は得にくく、経済的にも不利である。
導体層は、銅、タングステン、モリブデン及びアルミニウムからなる群から選択される少なくとも1種の金属を含むことが好ましい。
本発明の半導体パッケージは、基板と、基板上に形成された配線と、上記本発明に係る接続端子であって配線の一部分を導体層として有する接続端子と、接続端子と電気的に接続されるように基板に搭載された半導体チップとを備える。
本発明の半導体パッケージの製造方法は、基板上に形成された導体層の一部分の表面上に、無電解ニッケルめっき皮膜、純度が99質量%以上の置換又は無電解パラジウムめっき皮膜である第1のパラジウムめっき皮膜、純度が90質量%以上99質量%未満の無電解パラジウムめっき皮膜である第2のパラジウムめっき皮膜、及び置換金めっき皮膜をこの順で形成して、導体層の一部分と、第1のパラジウムめっき皮膜、第2のパラジウムめっき皮膜、及び置換金めっき皮膜を有する接続端子を形成する工程と、半導体チップを、接続端子と電気的に接続されるように基板に搭載する工程と、を備える。
上記の各めっき皮膜を有する接続端子を形成する工程において、上記置換金めっき皮膜の上にさらに無電解金めっき皮膜を積層させることができる。
本発明に係る製造方法によれば、接続信頼性に優れた半導体パッケージを製造することが可能である。また、接続端子の形成工程において、置換金めっき皮膜の上にさらに無電解金めっき皮膜を積層させると、特に金ワイヤ等のワイヤとも充分な接続強度を有する半導体パッケージを製造することができる。
本発明によれば、置換金めっき皮膜を有する接続端子の接続信頼性を改善することができる。より具体的には、金ワイヤ及び/又ははんだと接続端子との接続強度が高められる。
以下、場合により図面を参照して、本発明の好適な実施形態例について説明する。なお、図面の説明において、同一又は同一要素には同一の符号を用い、重複する説明を省略する。
(半導体チップ搭載用基板)
図1は、半導体チップ搭載基板の一実施形態を示す平面図又は断面図である。図1(a)は、半導体チップ搭載用基板を第1の主面側から模式的に示した平面図である。図1(b)は、図1(a)のb−b線に沿った断面図である。図1(c)は、図1(a)のc−c線に沿った断面図である。図1に示される半導体チップ搭載用基板1aは、プリント配線板50と、プリント配線板50を構成する絶縁層であるコア基板100の一表面上に設けられたはんだ接続用接続端子111及び絶縁層109とを備える。プリント配線板50は、コア基板100の他の表面上に設けられた開口部118aを有する絶縁層118と、開口部118a内に配置された複数のワイヤボンディング用接続端子110と、展開配線40と、を備える。
複数のワイヤボンディング用接続端子110は半導体チップ搭載用基板1aを半導体チップに電気的に接続するための半導体チップ接続端子として機能する。複数のはんだ接続用接続端子111は半導体チップ搭載用基板1aを配線板(マザーボード)に電気的に接続するための外部接続端子として機能する。ワイヤボンディング用接続端子110とはんだ接続用接続端子111とは、展開配線40によって互いに電気的に接続されている。なお、プリント配線板50は、多層プリント配線板であってもよい。
図1(b)は、図1(a)における半導体チップ搭載用基板1aのワイヤボンディング用接続端子110及びそれらの周辺部のb−b線による断面図である。ワイヤボンディング用接続端子110は、コア基板100の第1の主面上に設けられた導体層2と導体層2上に積層されためっき層60とを備える。めっき層60は、無電解ニッケルめっき皮膜3と、純度が99質量%以上である第1のパラジウムめっき皮膜4と、純度が90質量%以上99質量%未満である第2のパラジウムめっき皮膜5と、置換金めっき皮膜6と、をこの順に備える。複数の導体層2は、展開配線40の一部であってもよい。
図1(c)は、図1(a)における半導体チップ搭載用基板1aのc−c線によるはんだ接続用端子111及びそれらの周辺部の断面図である。はんだ接続用端子111は、コア基板100の第2の主面上に設けられた導体層2と導体層2上に積層されためっき層60とを備える。めっき層60は、無電解ニッケルめっき皮膜3と、純度が99質量%以上である第1のパラジウムめっき皮膜4と、純度が90質量%以上99質量%未満である第2のパラジウムめっき皮膜5と、置換金めっき皮膜6と、をこの順に備える。複数の導体層2は、上述したように、展開配線40の一部であってもよい。
導体層2は銅、タングステン、モリブデン、アルミニウム又はこれらを含む合金を含有する。無電解ニッケルめっき皮膜3は、めっき液中のニッケルイオンが還元剤によってニッケルへと還元され、活性化された導体層2の表面に析出することにより形成される。したがって導体層2は、その金属又は合金の表面に無電解ニッケルめっき皮膜3を形成できるものであれば、いずれの金属及び合金であってもよい。なお、一般的に導体層に無電解ニッケルめっきを行う前に導体層の表面に触媒(例えば、パラジウム触媒)を付与する。
無電解ニッケルめっき皮膜3としては、無電解ニッケルめっき皮膜を形成する還元剤に起因した元素であるリン、ホウ素、窒素等を含有した無電解ニッケル−リン合金めっき皮膜、無電解ニッケル−ホウ素合金めっき皮膜、無電解ニッケル−窒素合金めっき皮膜等が挙げられる。無電解ニッケルめっき皮膜3の純度(ニッケルの含有割合)は、80質量%以上であることが好ましく、90質量%以上であることがより好ましい。また、無電解ニッケルめっき皮膜3の膜厚は、0.1μm〜20μmであることが好ましく、0.5μm〜10μmであることがより好ましい。
パラジウムの純度が99質量%以上である第1のパラジウムめっき皮膜4は、置換パラジウムめっき又は、無電解パラジウムめっきにより形成する。上記置換パラジウムめっき皮膜は、導体層2の最表層に積層される無電解ニッケルめっき皮膜3との置換反応により形成する。ニッケルめっき皮膜3と置換析出するものであれば、パラジウム以外の構成元素に特に制限はない。また、上記無電解パラジウムめっき皮膜は、めっき液中のパラジウムイオンが、還元剤の働きにより、無電解ニッケル皮膜3の表面にパラジウムとして析出したものである。純度が99質量%以上である第1のパラジウムめっき皮膜4は、好ましくは、還元剤としてギ酸化合物を用いた無電解パラジウムめっきによって形成される。ギ酸化合物を用いることにより、高純度のめっき皮膜を特に容易に均一に析出させることが可能である。純度が100質量%に近いほど、パラジウムの析出形態は均一性に優れる。
第1のパラジウムめっき皮膜4の膜厚は、0.4μm以下であることが好ましく、0.001μm〜0.4μmであることがより好ましく、0.01μm〜0.2μmであることがさらに好ましく、0.03μm〜0.1μmであることが特に好ましい。第1のパラジウムめっき皮膜4の膜厚が0.001μmよりも薄いと、第2のパラジウムめっき皮膜5を全ての端子に均一に析出させることが困難になる傾向がある。
パラジウムの純度が90質量%以上99質量%未満である第2のパラジウムめっき皮膜5は、ギ酸などに比べ活性の低い、次亜リン酸又は亜リン酸等を還元剤として用いた無電解パラジウムめっきによって好適に形成することができる。
第2のパラジウムめっき皮膜5は、一般に、還元剤として次亜リン酸及び亜リン酸等のリン含有化合物、またはホウ素含有化合物を含有するめっき液を用いて形成される。これらめっき液を用いてパラジウム−リンめっき合金皮膜又はパラジウム−ホウ素合金皮膜がそれぞれ形成される。めっき液における還元剤の濃度、pH、浴温などはパラジウムの純度が90質量%以上〜99質量%未満になるように調節される。具体的には、例えば、還元剤として次亜リン酸を用いた場合、0.005〜0.3mol/l、pH7.5〜11.5、温度40〜80℃の範囲において、パラジウムの純度が90質量%以上99質量%未満のパラジウムめっき皮膜5を形成することができる。
第2のパラジウムめっき皮膜5の膜厚は、0.03μm〜0.5μmであることが好ましく、0.04μm〜0.3μmであることがより好ましく、0.06μm〜0.2μmであることが特に好ましい。
第1のパラジウムめっき皮膜4と第2のパラジウムめっき皮膜5との膜厚の和は、0.03〜0.5μmであることが好ましく、0.04〜0.3μmであることがより好ましく、0.06〜0.2μmであることが特に好ましい。
置換金めっき皮膜6は、下地である第2のパラジウムめっき皮膜5と溶液中の金イオンとの置換反応によって、第2のパラジウムめっき皮膜5の表面に形成する。パラジウムと金イオンとが置換する限りはめっき液に特に制限はないが、シアン化合物を含むものが好ましい。
上述したような導体層2と、無電解ニッケルめっき皮膜3と、純度が99質量%以上である第1のパラジウムめっき皮膜4と、純度が90質量%以上99質量%未満である第2のパラジウムめっき皮膜5と、置換金めっき皮膜6と、を有する接続端子である、はんだ接続用接続端子111は、はんだ接続信頼性に優れる。
また、図示しないが、置換金めっき皮膜6の表面にはさらに、無電解金めっき皮膜が積層されることが好ましい。無電解金めっき皮膜は、還元型の無電解金めっき皮膜である。無電解金めっきを行うことで金めっき皮膜の膜厚を調整することができ、ワイヤボンディング用接続端子110のワイヤボンディング接続信頼性が向上する。
無電解金めっき皮膜の純度は、99質量%以上であることが好ましく、99.5質量%以上であることがより好ましい。無電解金めっき皮膜の純度が99質量%未満であると、99質量%以上である場合と比較して、ワイヤボンディング性及びはんだ接続信頼性が低下する傾向がある。無電解金めっき皮膜は、置換還元型の金めっき液(めっき液中に還元剤を有する置換金めっき液であり、無電解金めっきと同様に、通常の置換金めっきと比較して厚付けが可能である。)を使用することも可能である。
置換金めっき皮膜6と無電解金めっき皮膜の厚さの和は、ワイヤボンディング性の観点から、0.04μm〜3μmであることが好ましく、0.06μm〜1μmであることがより好ましく、0.1μm〜0.5μmであることがさらに好ましい。置換金めっき皮膜6と無電解金めっき皮膜の厚さの和が0.04μm以上の場合、ワイヤボンディング性が特に良好である。置換金めっき皮膜6と無電解金めっき皮膜の厚さの和が3μmを超えると、3μm以下である場合と比較して効果の向上は特に得られず、また、経済的でない。はんだ接続信頼性の観点からは、置換金めっき皮膜のみでもよいが、ワイヤボンディング性の観点から、無電解金めっきを行うことがさらに好ましい。置換金めっき皮膜と無電解金めっき皮膜の厚さの和は、はんだ接続信頼性の観点からは、0.005μm〜3μmであることが好ましく、0.01μm〜0.5μmであることがより好ましく、0.04μm〜0.2μmであることが特に好ましい。置換金めっき皮膜と無電解金めっき皮膜の厚さの和が0.005μm以上であることにより、はんだ接続信頼性をより充分に得ることができる。置換金めっき皮膜と無電解金めっき皮膜の厚さの和が3μmより厚い場合は、3μm以下である場合と比較して効果の向上が特に得られず、また、経済的でない。
なお、置換金めっき皮膜6の上にさらに無電解金めっき皮膜を有さない場合には、はんだ接続信頼性の観点から、置換金めっき皮膜6単独での厚みが0.005μm以上であることが好ましい。
ワイヤボンディング用接続端子110は、半導体チップ搭載用基板に搭載される半導体チップに例えば導体ワイヤを介して接続される。はんだ椄続用接続端子111は、配線板(マザーボード)に例えばハンダボールを介して接続される。
ワイヤボンディング用接続端子110と半導体チップとの接続に用いる導体ワイヤは好ましくは金ワイヤである。
はんだ椄続用端子111と、配線板(マザーボード)との接続に用いるはんだは、はんだボール用はんだ、表面実装用電子部品又は配線板に用いるためのはんだ、半導体チップ上に用いるためのはんだ、はんだバンプ用はんだ、等いかなるものも使用できる。はんだの形状は、例えば、球状、半球状、立方体状、直方体状、又は突起状等であってもよい。60%の錫と40%の鉛との共晶はんだ、鉛を含まない錫、又は、銀、銅、亜鉛、ビスマス、ゲルマニウム、パラジウム、ニッケル及びインジウムのうち1元素以上を含む錫合金も使用できる。具体的には、Sn−3.0Ag−0.5Cuを用いることができる。
図2及び図3は、半導体チップ搭載用基板の一実施形態を示す模式断面図である。図2の実施形態ではコア基板の片側にビルドアップ層が形成されており、図3の実施形態ではコア基板の両側にビルドアップ層が形成されている。以下、図2の実施形態を中心に詳細に説明する。
図2に示す半導体チップ搭載用基板2aは、絶縁層であるコア基板100と、コア基板100の一方面上に形成された第1の配線106aと、コア基板100の他方面上に積層された複数のビルドアップ層104a,104bと、最外層に位置するビルドアップ層104bのコア基板100とは反対側の面上に形成されたはんだ接続用接続端子111とを備える。第1の配線106aはワイヤボンディング用接続端子110を有している。はんだ接続用接続端子111はマザーボードに接続される。図3の実施形態のように第1の配線106a側にもビルドアップ層が形成される場合、接続端子110は第1の層間接続端子として機能する。
コア基板100の第1の配線106aとは反対側の面上には、第2の層間接続端子103を含む第2の配線106bが形成されている。ワイヤボンディング用接続端子110と第2の層間接続端子103とは、コア基板100を貫通する第1の層間接続用IVH(インタースティシャルバイアホール)102を介して電気的に接続される。コア基板の第2の配線106b側には、ビルドアップ層104a、及びビルドアップ層104bが順に積層されている。ビルドアップ層104aのコア基板100とは反対側の面上には第3の層間接続端子112を含む第3の配線106cが形成されている。第2の層間接続端子103と第3の層間接続端子112は、第2の層間接続用IVH108bを介して電気的に接続される。
最外層のビルドアップ層104bのコア基板100とは反対側の面上には、はんだ接続用接続端子111及びソルダレジスト等の絶縁被覆109が設けられている。絶縁被覆109には、はんだ接続用接続端子111が露出する開口が形成されている。はんだ接続用接続端子111と第2の層間接続端子112は、第3の層間接続用IVH105を介して接続される。
配線の形状や各々の接続端子の配置等は特に制限されず、搭載する半導体チップや目的とする半導体パッケージに応じて、適宜設計可能である。
コア基板100の材質に特に制限はなく、有機基材、セラミック基材、シリコン基材、ガラス基材等が使用できる。熱膨張係数及び絶縁性の観点から、セラミック基材又はガラス基材を用いることが好ましい。
ガラスのうち非感光性ガラスとしては、ソーダ石灰ガラス(成分例:SiO 65〜75質量%、Al 0.5〜4質量%、CaO 5〜15質量%、MgO 0.5〜4質量%、NaO 10〜20質量%)、ホウ珪酸ガラス(成分例:SiO 65〜80質量%、B 5〜25質量%、Al 1〜5質量%、CaO 5〜8質量%、MgO 0.5〜2質量%、NaO 6〜14質量%、KO 1〜6質量%)等が挙げられる。また、感光性ガラスとしてはLiO−SiO系結晶化ガラスに感光剤として金イオン及び銀イオンを含むものが挙げられる。
有機基板としては、ガラス布に樹脂を含浸させた材料を積層した基板、又は樹脂フィルムを用いることができる。用いる樹脂としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合物が挙げられる。このうち熱硬化性の有機絶縁材料を主成分として含有する樹脂が好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、ポリベンゾイミダゾール樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス(2−ヒドロキシエチル)イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、3量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。
これらの樹脂には充填材を添加してもよい。充填材としては、シリカ、タルク、水酸化
アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。
コア基板100の厚さは、IVH形成性の観点から100〜800μmが好ましく、150〜500μmがより好ましい。
第1の配線106a等の配線の表面粗さは、Raで0.01μm〜0.4μmであることが好適である。膜厚が5nm以上、0.4μm以下である、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト、金、白金、銀、パラジウムから選択される金属及びこれらの金属を含む合金からなる金属を、連続的又は離散的に銅配線の表面にコーティングすることによって、表面粗さがRaで0.01μm〜0.4μmである配線を形成できる。好ましい状態はとしては、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト及びこれらの金属を含む合金が、銅配線の表面にコーティングされている又はコーティングされた後に、酸化物、水酸化物又はこれらの組み合わせに変換させられることにより、配線表層及び配線中に、これらの金属の酸化物及び/又は水酸化物の層が形成されていることである。上記金属以外に、モリブデン、チタン、タングステン、鉛、鉄、インジウム、タリウム、ビスマス、ルテニウム、ロジウム、ガリウム、ゲルマニウム等の金属を使用することも可能であり、これらを少なくとも1種以上含む合金を用いることができる。これらの金属類を配線表面に付着させる方法としては、無電解めっき、電気めっき、置換反応、スプレー噴霧、塗布、パッタリング法、蒸着法等が挙げられる。
層間絶縁層(ビルドアップ層)104a,104bには、絶縁材料を用いることができる。絶縁材料としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合物が使用できる。このうち、ビルドアップ層は熱硬化性の有機絶縁材料を主成分として含有するのが好ましい。熱硬化性樹脂及び熱可塑性樹脂としては、上述の樹脂等を用いることができる。
絶縁材料には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アル
ミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。
半導体パッケージにおいて、半導体チップの熱膨張係数とコア基板の熱膨張係数とが近似していて、かつコア基板の熱膨張係数とビルドアップ層の熱膨張係数とが近似していることが好ましく、半導体チップ、コア基板、ビルドアップ層の各々の熱膨張係数をα1、α2、α3(ppm/℃)としたとき、α1≦α2≦α3であることがより好ましい。
具体的には、コア基板の熱膨張係数α2は、7〜13ppm/℃が好ましく、9〜11ppm/℃であることがより好ましい。ビルドアップ層の熱膨張係数α3は10〜40ppm/℃であることが好ましく、10〜20ppm/℃であることがより好ましく、11〜17ppm/℃であることがさらに好ましい。
ビルドアップ層のヤング率は、熱ストレスに対する応力緩和の観点から1〜5GPaであるのことが好ましい。ビルドアップ層中の充填材は、ビルドアップ層の熱膨張係数が10〜40ppm/℃、ヤング率が1〜5GPaになるように、添加量を適宜調整することが好ましい。
図4、5は、半導体チップ搭載用基板の一実施形態を示す模式平面図である。図4に示す半導体チップ搭載用基板4aはワイヤヤボンディング用接続端子110より内側にはんだ接続用端子111を形成したファン−インタイプである。図5に示す半導体チップ搭載用基板5aはワイヤボンディング用接続端子110より外側にはんだ接続用端子111を形成したファン−アウトタイプである。半導体チップ搭載用基板はファン−インタイプ及びファン−アウトタイプを組み合わせたタイプであってもよい。なお、ワイヤボンディング用接続端子110の形状は、ワイヤボンド接続やフリップチップ接続などが可能であれば、特に限定されない。
ファン−イン、ファン−アウトのどちらのタイプでも、ワイヤボンド接続やフリップチップ接続などが可能である。図4、5に、ファン−イン、ファン−アウトそれぞれのタイプにおけるワイヤボンド接続時の半導体チップ搭載領域18、ダイボンドフィルム接着領域17及びフリップチップ接続時の半導体チップ搭載領域15、ダイボンドフィルム接着領域14を示す。さらに必要に応じて、図5のように半導体チップと電気的に接続されないダミーパターン21を形成してもかまわない。ダミーパターンの形状や配置も特に限定されないが、半導体チップ搭載領域18に均一に配置することが好ましい。これによって、ダイボンドフィルム接着領域17にダイボンド接着剤を介して半導体チップを搭載する際に、ボイドが発生しにくくなり、ワイヤボンディング接続における接続信頼性を更に向上できる。
(半導体チップ搭載用基板の製造方法)
半導体チップ搭載用基板の製造方法の一実施形態を以下に説明する。
図6(a)〜(g)は、半導体チップ搭載用基板の製造方法の一実施形態を示す模式断面図である。半導体チップ搭載用基板6gは、コア基板100の第1の主面上に、ワイヤボンディング用接続端子110を含む第1の配線106aを形成する工程(工程a)と、ワイヤボンディング用接続端子110と接続されるようにコア基板100を貫通する、第1の層間接続用IVH102(以下「第1のバイアホール」という。)を形成する工程(工程b)と、コア基板100の第1の配線106aとは反対側の第2の主面上に、第2の層間接続端子103を含む第2の配線106bを形成する工程(工程c)と、コア基板100の第2の主面上に第1のビルドアップ層(層間絶縁層)104aを形成する工程(工程d)と、第1のビルドアップ層104aを貫通する第2の層間接続用のIVH(バイアホール)108b用の貫通孔108aを形成する工程(工程e)と、第2の層間接続用のIVH(バイアホール)108b及び、第1のビルドアップ層104aのコア基板100とは反対側の面上に、第3の層間接続端子112を含む第3の配線106cを形成する工程(工程f)と、第1のビルドアップ層104aのコア基板100とは反対側の面上に第2のビルドアップ層104bを形成し、これを貫通する第3の層間接続用のIVH105を形成し、第2のビルドアップ層104bのコア基板100とは反対側の面上にはんだ接続用接続端子111を形成し、その後、はんだ接続用接続端子111が露出する開口109aを有する絶縁皮膜109を形成する工程(工程g)とを備える製造方法によって得ることができる。
ワイヤボンディング用接続端子110及びはんだ接続用接続端子111は、それぞれ、配線の一部分である導体層の表面上に、無電解ニッケルめっき皮膜、純度が99質量%以上の置換又は無電解パラジウムめっき皮膜である第1のパラジウムめっき皮膜、純度が90質量%以上99質量%未満の無電解パラジウムめっき皮膜である第2のパラジウムめっき皮膜、及び置換金めっき皮膜をこの順で形成して、配線の一部に、第1のパラジウムめっき皮膜、第2のパラジウムめっき皮膜、及び置換金めっき皮膜を有する接続端子を形成する工程を含む方法によって形成される。
また、各めっき皮膜を有する接続端子を形成する工程において、ワイヤボンディング用接続端子の接続強度をより向上させる観点から、置換金めっき皮膜の上に、さらに無電解金めっき皮膜を積層させることができる。ワイヤボンディング用接続端子110及びはんだ接続用接続端子111は、配線の一部に、第1のパラジウムめっき皮膜、第2のパラジウムめっき皮膜、置換金めっき皮膜、さらに無電解金めっき皮膜を有する接続端子を形成する工程を含む方法によっても形成される。
[工程a]
工程aでは、図6(a)に示すようにワイヤボンディング用接続端子110を含む第1の配線106aをコア基板100の第1の主面上に形成する。第1の配線106aを構成するパターン化された配線である銅層の一部の表面上に上述のめっき処理を施してワイヤボンディング用接続端子110が形成される。コア基板上の銅層は、コア基板表面にスパッタリング、蒸着、めっき等により銅薄膜を形成した後、電解銅めっき法によって、その膜厚を所望の厚みまでめっきする方法により形成される。
コア基板上にパターン化された配線の形成方法としては、コア基板表面又はビルドアップ層上に金属箔を形成し、金属箔の不要な箇所をエッチングで除去する方法(サブトラクト法)、コア基板表面又はビルドアップ層上の必要な箇所のみに、電解めっきにより配線を形成する方法(アディティブ法)、コア基板表面又はビルドアップ層上に薄い金属層(シード層)を形成し、その後、電解めっきにより必要な配線を形成した後、薄い金属層をエッチングで除去する方法(セミアディティブ法)がある。
以下に、コア基板に配線を形成する各方法について説明する。
<サブトラクト法>
サブトラクト法では、コア基板100の表面上に銅箔を形成した後、銅箔の不要な部分をエッチングにより除去する。銅箔の配線となる箇所、すなわち第1の配線106aとなる部分上にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧し、不要な金属箔をエッチング除去して、第1の配線106aを形成することができる。エッチングレジストは、通常の配線板に用いることのできるエッチングレジスト材料を用いることができる。エッチングレジストは、レジストインクをシルクスクリーン印刷することや、エッチングレジスト用ネガ型感光性ドライフィルムを銅箔の上にラミネートし、その上に配線形状に光を透過するフォトマスクを重ね、紫外線で露光して、露光しなかった箇所を現像液で除去することにより形成することができる。化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液等、通常の配線板に用いる化学エッチング液を用いることができる。
<アディティブ法>
アディティブ法では、コア基板100表面上の必要な箇所に、めっきを行うことで第1の配線106aを形成することができる。例えば、コア基板100の表面上に無電解めっき用触媒を付着させた後、めっきが行われない表面部分にめっきレジストを形成する。その後、めっきレジストを形成したコア基板100を無電解めっき液に浸漬して、めっきレジストに覆われていない箇所にのみ、無電解めっきで銅配線及び銅端子を形成することができる。
<セミアディティブ法>
セミアディティブ法では、コア基板100の表面上に、シード層を形成した後、めっきレジストを必要なパターンに形成し、電解めっきにより第1の配線106aを形成する。その後、めっきレジストを剥離し、シード層をエッチングによって除去する。シード層を形成する方法としては、(a)蒸着による方法、(b)めっきによる方法、(c)金属箔を貼り合わせる方法等がある。なお、これらの方法により、サブトラクト法の金属箔を形成することもできる。
(a)蒸着による方法では、例えばスパッタリングにより下地金属と薄膜銅層とからなるシード形を形成する。シード層形成のためには、2極スパッタ、3極スパッタ、4極スパッタ、マグネトロンスパッタ、ミラートロンスパッタ等を用いることができる。スパッタに用いるターゲットとしては、下地金属として密着を確保するために、例えばCr、Ni、Co、Pd、Zr、Ni/Cr、Ni/Cu等が用いられる。下地金属の厚みは、5〜50nmであることが好ましい。その後、銅をターゲットにしてスパッタリングを行い、厚さ200〜500nmの薄膜銅層を形成することによってシード層を形成できる。
(b)めっきによる方法では、コア基板表面上に無電解銅めっきによって、厚みが0.5〜3μmのシード層を形成することもできる。
(c)金属箔を貼り合わせる方法では、コア基板に接着機能がある場合は、金属箔をプレスやラミネートによって貼り合わせることによりシード層を形成することもできる。しかし、薄い銅箔を直接貼り合わせるのは非常に困難であるため、厚い金属箔を張り合わせた後にエッチング等により薄くする方法や、キャリア付銅箔を貼り合わせた後にキャリア層を剥離する方法などがある。前者の例としては、キャリア銅/ニッケル/薄膜銅の三層銅箔が挙げられる。これらの方法を用いることによって、キャリア銅をアルカリエッチング液で、ニッケルをニッケルエッチング液で除去する。後者の例としては、アルミ、銅、絶縁樹脂などをキャリアとするピーラブル銅箔が挙げられる。これらの方法を用いることによって、5μm以下のシード層を形成することができる。
なお、厚み9〜18μmの銅箔をコア基板100に貼り付け、エッチングによって厚みが5μm以下になるように均一に薄くし、シード層を形成してもよい。
上述の方法で形成されたシード層上に、めっきレジストを必要なパターンに形成し、シード層を介して電解銅めっきにより配線を形成することができる。その後、めっきレジストを剥離し、最後にシード層をエッチング等により除去することによって、コア基板100の表面上に、第1の配線106aを形成することができる。
上述の(a)蒸着による方法、(b)めっきによる方法及び(c)銅箔を貼り合わせる方法のいずれかの方法等によって薄膜を形成した後、電気銅めっきで銅膜厚を所望の厚みにめっきすることにより基板上に銅層を形成する。コア基板に形成された銅層上に所定形状のエッチングレジストを形成し、塩化銅や塩化鉄などのエッチング液を用いることによって銅配線及び銅端子を作製することができる。
なお、配線がL/S=35μm/35μm以下の微細配線である場合、配線の形成方法としては、特にセミアディティブ法を用いることが好ましい。
セミアディティブ法により配線を形成する場合においては、めっきレジストを剥離した状態における電解銅めっき層及び電解銅めっき層の下層のシード層を含んだ配線部分の断面積(S)と、シード層をエッチング等により除去した後又は、配線表面に表面粗さがRaで0.01〜0.4μmとなる処理を施し、後述するカップリング剤等を1種以上含む絶縁膜を形成した後の電解銅めっき層及び電気銅めっき層の下層のシード層を含んだ配線部分の断面積(S’)との面積比(=S’/S)が、0.5〜1.0であることが好ましく、0.7〜1.0であることがより好ましい。
[工程b]
工程bでは、図6(b)に示すように、ワイヤボンディング用接続端子110と、後述する第2の配線106bとを接続するための第1の層間接続用IVH102を形成する。
コア基板100が非感光性基材の場合、第1のバイアホール102用の貫通孔(IVH穴)の形成には、レーザ光を用いることができる。非感光性基材としては、前述した非感光性ガラスなどを例示することができる。使用するレーザ光は、例えば、COレーザ、YAGレーザ、エキシマレーザ等を用いることができる。非感光性基材としては、上述した感光性ガラスを用いることができる。
コア基板100が感光性基材の場合、第1のバイアホール102以外の領域をマスクし、第1のバイアホール102を形成する部分に紫外光を照射する。紫外光を照射後、熱処理とエッチングによりIVH穴を形成することができる。なお、感光性基材としては、上述した感光性ガラスなどを用いることができる。
コア基板100が、有機溶剤等の薬液による化学エッチング加工可能な基材である場合は、化学エッチングによって貫通孔を形成することができる。形成されたIVH穴には、導電性ペーストの充填やめっき等によって導電層が形成され、第1のバイアホール102が作製される。第1のバイアホール102には、このように内部に導体が充填されたり、導電層が形成されたりするため、層間を電気的に接続することができる。
IVH穴の形成方法としては、上述の方法の他に、パンチやドリルなどの機械加工、プラズマを用いたドライエッチング法などが挙げられる。
[工程c]
工程cでは、図6(c)に示すように、コア基板100の第1の配線106aが形成された第1の主面と反対側の第2の主面に第2の配線106b及び第2の層間接続端子103を形成する。第2の配線106b及び第2の層間接続端子103は、第1の配線106a及びワイヤボンディング用接続端子(第1の層間接続端子)110と同様にして、コア基板100の表面上に形成することができる。
なお、第2の配線106b及び第2の層間接続端子103もまた、微細配線を形成する場合には、第1の配線106a及びワイヤボンディング用接続端子(第1の層間接続端子)110と同様に、セミアディティブ法を用いて形成することが好ましい。
[工程d]
工程dでは、図6(d)に示すように上記第2の配線106bを形成した面に第1のビルドアップ層(層間絶縁層)104aを形成する。
ビルドアップ層としては、熱硬化性樹脂、熱可塑性樹脂、又はそれらの混合樹脂を使用することができる。このうち、基板の膜厚精度の観点から、熱硬化性材料を主成分とすることが好ましい。ワニス状の材料を用いる場合は印刷やスピンコートにより、フィルム状の絶縁材料を用いる場合はラミネートやプレスなどの手法により、ビルドアップ層を得ることができる。なお、ビルドアップ層が熱硬化性材料を含む場合は、ビルドアップ層を加熱硬化することが望ましい。
[工程e]
工程eは、図6(e)に示すように、上記第1のビルドアップ層104aに第2の層間接続用IVH108b用の貫通孔108aを形成する工程である。第2のバイアホール108bの貫通孔108aの形成手段としては、一般的なレーザ穴あけ装置を使用することができる。レーザ穴あけ機で用いられるレーザの種類はCO2レーザ、YAGレーザ、エキシマレーザ等を用いることができるが、CO2レーザが生産性及び穴品質の点で好ましい。また、IVH穴108aの径が30μm未満の場合は、レーザ光を絞ることが可能なYAGレーザが適している。また、ビルドアップ層が有機溶剤等の薬液による化学エッチング加工が可能な材料からなる場合には、化学エッチングによってIVH穴を形成することができる。
形成されたIVH穴108aに、第1の層間接続用IVH102と同様に、導電性ペーストの充填やめっき等によって導電層を形成する方法により、第2の層間接続用IVH108bが形成される。第2の層間接続用IVH108bには、このように内部に導体が充填されたり、導電層が形成されたりするため、層間を電気的に接続することができる。
[工程f]
工程fでは、図6(f)に示すように、上記第1のビルドアップ層104aの表面上に、第3の層間接続端子112を含む第3の配線106cを形成する。第3の配線106c及び第3の層間接続端子112は、第1の配線106a及びワイヤボンディング用接続端子(第1の層間接続端子)110と同様にして形成することができる。また、第2の層間接続用のIVH(バイアホール)108bの導体層を、例えばめっき法によって形成する場合、第3の配線106cを形成するのと同時に形成することができる。
また、ビルドアップ層におけるバイアホールは、予めビルドアップ層の貫通孔に、上述のように導電性ペーストの充填やめっき等によって導電層を形成すればよい。これをコア基板100にプレス等で積層すれば、バイアホールを有するビルドアップ層を作製できる。
[工程g]
工程gでは、図6(f)に示すように第3の配線106cが形成された第1のビルドアップ層104aのコア基板100とは反対の面上に、第2のビルドアップ層104bを形成する。第2のビルドアップ層104bは第1のビルドアップ層104aと同様にして形成することができる。
さらに工程gでは、第2のビルドアップ層104bを形成後、第2のビルドアップ層104bに第3の層間接続用IVH105を形成し、第2のビルドアップ層104bの表面上にはんだ接続用接続端子111を形成する。はんだ接続用端子111は、ワイヤボンディング用接続端子(第1の層間接続端子)110と同様に、第2のビルドアップ層104b表面上に形成することができる。第3の層間接続用IVH105は、第2の層間接続用IVH108bと同様にして形成することができる。
さらに工程d〜fを繰り返して、配線及び層間接続端子を備える複数のビルドアップ層を形成してもよい。但し、工程d〜fを繰り返して、配線及び層間接続端子を備える複数のビルドアップ層を形成する場合、はんだ接続用端子111は、第4の層間接続端子として作製される。そして、最外層のビルドアップ層上に形成された接続端子が、はんだ接続用端子111となる。
工程gでは、さらに、第2のビルドアップ層104bの表面上に絶縁層109を形成する。絶縁層109には、はんだ接続用端子111の一部が露出するように開口109aを設ける。また、コア基板100の第1の主面にも、同様に絶縁層118を形成する。ワイヤボンディング用接続端子110の表面上及びその周辺部分には、これらが露出するように開口118aを設ける。
絶縁層109及び118に用いる絶縁被覆材としては、ソルダレジストが一般的に用いられる。熱硬化型や紫外線硬化型のものが使用できるが、レジスト形状を精度良く仕上げることができる紫外線硬化型のものが好ましい。例えば、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系の材料を用いることができる。これらのパターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を確保するためには感光性のソルダレジスト、カバーレイフィルム、フィルム状レジストを用いるのが好ましい。
絶縁被覆は片面のみに用いてもかまわないが、硬化時に収縮が生じるため、片面だけに形成するとコア基板100に大きな反りを生じやすい。そこで、上述のように半導体チップ搭載用基板の両面に絶縁被覆を形成することがより好ましい。さらに、反りは絶縁被覆の厚みによって変化するため、両面の絶縁被覆の厚みは、反りが発生しないように調整することがより好ましい。その場合、予備検討を行うことにより、両面の絶縁被覆の厚みを決定することが好ましい。また、薄型の半導体パッケージを作製する場合には、絶縁被覆の厚みが50μm以下であることが好ましく、30μm以下がより好ましい。
(端子のめっき)
上述のようにして得られた、コア基板100の第1の主面上の第1の配線106aの一部である接続端子110及び、第2の主面側の最表層の接続端子111に複数のめっき皮膜を積層させる。すなわち、第1の配線106a及びはんだ接続用接続端子の一部である導体の表面に、無電解ニッケルめっき皮膜、純度が99質量%以上の置換又は無電解パラジウムめっき皮膜である第1のパラジウムめっき皮膜、純度が90質量%以上99質量%未満の無電解パラジウムめっき皮膜である第2のパラジウムめっき皮膜、及び置換金めっき皮膜、或いはさらに無電解金めっき皮膜をこの順序で形成することにより、はんだ接続信頼性に優れた接続端子、さらにはワイヤボンディング接続信頼性に優れた接続端子を形成することができる。
半導体チップ搭載用基板に備えられる配線や端子の表面には、必要に応じて絶縁物の形成やめっき層の形成前に(A)凹凸を形成する工程、(B)金属コートを形成する工程、(C)Si−O−Si結合を形成する工程、(D)カップリング処理を施す工程、(E)光触媒を塗布する工程、(F)密着性改良剤を用いた処理を施す工程、(G)腐食抑制剤を用いた処理を施す工程等のうち少なくとも1つを実施することができる。以下に各工程の内容について詳述する。なお、(A)〜(G)の工程はこの順番で行うことができるが、後述の通り工程の順番を変更することもできる。
(A)凹凸を形成する工程
配線や端子の表面に凹凸を形成する工程である。凹凸を形成する方法としては、(1)酸性溶液を用いる方法、(2)アルカリ性溶液を用いる方法、(3)酸化剤又は還元剤を有する処理液を用いる方法がある。以下、各方法について詳述する。
(1)酸性溶液を用いる方法
酸性溶液としては、塩酸、硫酸、硝酸、リン酸、酢酸、蟻酸、塩化第二銅、硫酸第二鉄などの化合物、アルカリ金属塩化物、過硫酸アンモニウム等から選ばれる化合物、又はこれらを組み合わせた化合物の水溶液、或いは、クロム酸、クロム酸−硫酸、クロム酸−フッ酸、重クロム酸、重クロム酸−ホウフッ酸などの酸性の6価クロムを含む水溶液を用いることができる。なお、これらの溶液の濃度及び処理時間については、銅配線及び銅端子の表面粗さがRaで0.01μm〜0.4μmとなるように適宜条件を選択して用いることが好ましい。
(2)アルカリ性溶液を用いる方法
アルカリ性溶液としては、水酸化ナトリウム、水酸化カリウム、炭酸ナトリウム等のアルカリ金属やアルカリ土類金属の水酸化物溶液を用いることができる。なお、これらの溶液の濃度及び処理時間については、銅配線及び銅端子の表面粗さがRaで0.01μm〜0.4μmとなるように適宜条件を選択して用いることが好ましい。
(3)酸化剤または還元剤を含む処理液を用いる方法
酸化剤を含む処理液としては、亜塩素酸ナトリウムなどの酸化剤を含む水溶液を使用することができる。更に、OH陰イオン源及びリン酸三ナトリウムなどの緩衝剤を含むものが好ましい。還元剤を含む処理液としては、pH9.0から13.5に調整されたアルカリ性溶液中にホルムアルデヒド、パラホルムアルデヒド、芳香族アルデヒド化合物を添加した水溶液、又は次亜リン酸及び次亜リン酸塩などを含んだ水溶液を使用することができる。上記酸化剤を含む処理液に銅配線を浸漬し、銅表面に酸化銅皮膜を形成し、次いで、還元剤を含む処理液により酸化銅皮膜を還元し、銅配線表面に微細な凹凸形状を形成することができる。その場合、上記酸性溶液又はアルカリ性溶液を用いて処理を行った後に、組み合わせて処理を行うことが可能であり、表面粗さがRaで0.01〜0.4μmとなるように処理をすればよい。
上記(1)〜(3)の処理の前処理として、溶剤、酸性水溶液又はアルカリ性水溶液を用いて配線及び接続端子の表面の清浄化を行う脱脂処理を行うことが好ましい。脱脂処理は、酸性及びアルカリ性の水溶液を用いることができ、特に限定はしないが、上記酸性水溶液又はアルカリ性水溶液であることが好ましい。さらに、1〜5Nの硫酸水溶液で配線表面を洗浄する硫酸処理を行うことが好ましい。脱脂処理及び硫酸洗浄は適宜組み合わせて行っても良い。
(B)金属コートを形成する工程
凹凸を形成する工程(A)によって、銅配線及び銅端子の表面の表面粗さをRaで0.01〜0.4μmとした後、膜厚が5nm未満、0.4μm以下である、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト、金、白金、銀、パラジウムからなる群から選択される金属又は、該金属を含む合金からなる金属を連続的若しくは離散的に銅配線及び銅端子の表面に付着させることによって、表面粗さがRaで0.01〜0.4μmである金属コーティングで覆われた配線及び接続端子を形成できる。好ましくは、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルトからなる群から選択される金属又は、該金属を含む合金が、銅配線及び銅端子の表面に付着する間又は付着後、自然に若しくは故意に、酸化物、水酸化物又はこれらを組み合わせた化合物に変換させられ、銅配線及び銅端子の表面に上記多価金属の酸化物、水酸化物又はこれらを組み合わせた化合物を含む層が形成されていることである。上記金属の他に、モリブデン、チタン、タングステン、鉛、鉄、インジウム、タリウム、ビスマス、ルテニウム、ロジウム、ガリウム、ゲルマニウム等の金属を使用することも可能で、これらを少なくとも2種類以上含む合金を用いることもできる。上記金属を配線及び接続端子表面に付着させる方法としては、無電解めっき、電解めっき、置換反応、スプレー噴霧、塗布、パッタリング法、蒸着法等が挙げられる。
(C)Si−O−Si結合を形成する工程
Si−O−Si結合を形成する化合物を用いて銅配線及び銅端子の表面にSi−O−S
i結合を形成する工程である。Si−O−Si結合を有する化合物としては、(1)シリ
カガラス、(2)ラダー構造を含む化合物などを用いることができる。
(1)シリカガラス
シリカガラス(SiO)の厚さは、0.002μm〜5μm、好ましくは0.005μm〜1μm、さらに好ましくは0.01μm〜0.2μmである。シリカガラスの厚みが5.0μmを超えると、バイアホール形成工程におけるレーザ等によるビア加工が困難となる傾向があり、0.002μmより薄くなると、シリカガラス層の形成が困難になる傾向がある。
(2)ラダー構造を含む化合物
ラダー構造を含む化合物は、下記一般式(1)で表されるラダー構造を含む化合物であって、式中、R、R、R及びRは、各々独立に、水素原子、反応性基、親水性基、疎水性基からなる群から選択される基を表す。
反応性基としては、例えば、アミノ基、ヒドロキシル基、カルボキシル基、エポキシ基、メルカプト基、チオール基、オキサゾリン基、環状エステル基、環状エーテル基、イソシアネ−ト基、酸無水物基、エステル基、アミノ基、ホルミル基、カルボニル基、ビニル基、ヒドロキシ置換シリル基、アルコキシ置換シリル基、ハロゲン置換シリル基等が挙げられる。親水性基としては、例えば、多糖基、ポリエーテル基、ヒドロキシル基、カルボキシル基、硫酸基、スルホン酸基、リン酸基、ホスホニウム塩基、複素環基、アミノ基、これらの塩及びエステル等が挙げられる。疎水性基としては、例えば、炭素数が1〜60の脂肪族炭化水素基、炭素数が6〜60の芳香族炭化水素基、複素環基及びポリシロキサン残渣から選択された化合物等が挙げられる。これらの中で、R、R、R及びRは、配線の接着性の観点から、反応性基であることが最も好ましい。
Figure 2008291348
(D)カップリング処理を施す工程
上記のSi−O−Si結合を有する化合物を配線表面に形成した後、さらに、カップリング剤を含む溶液を用いて、処理を行う工程である。カップリング剤を用いることによって、配線及び端子と層間絶縁層(ビルドアップ層)との密着強度を向上させることができる。
使用するカップリング剤としては、シラン系カップリング剤、アルミニウム系カップリング剤、チタン系カップリング剤、ジルコニウム系カップリング剤等が挙げられ、中でもシラン系カップリング剤が好ましい。シラン系カップリング剤としては、エポキシ基、アミノ基、メルカプト基、イミダゾール基、ビニル基、又はメタクリル基等の官能基を分子中に有するものが挙げられる。これらのシラン系カップリング剤を単独で又は2種以上混合して使用することができる。
シラン系カップリング剤溶液の調整に使用される溶媒は、水又はアルコール、ケトン類等を用いることが可能である。また、カップリング剤の加水分解を促進するために、少量の酢酸や塩酸等の酸を添加することもできる。
また、カップリング剤の含有量は、溶液全体に対して、0.01質量%〜5質量%であることが好ましく、0.1質量%〜1.0質量%であることがより好ましい。カップリング剤による処理は、上述のように調整したカップリング剤溶液に、配線及び接続端子を有する基板を浸漬する方法、配線及び接続端子を有する基板にスプレー噴霧する方法、配線及び接続端子を有する基板に塗布する方法等により行うことができる。
シラン系カップリング剤で処理した基板は、自然乾燥、加熱乾燥、又は真空乾燥により乾燥する。なお、使用するカップリング剤の種類によっては、乾燥前に水洗又は超音波洗浄を行うことができる。
(E)光触媒を塗布する方法
銅配線及び銅端子の表面にSi−O−Si結合を有する化合物を形成した後、TiO,ZnO,SrTiO,CdS,GaP,InP,GaAs,BaTiO,BaTi,KNbO,Nb,Fe,Ta,KTaSi,WO,SnO,Bi,BiVO,NiO,CuO,SiC,MoS,InPb,RuO,CeO等、さらにはTi,Nb,Ta,Vからなる群より選ばれる元素を有する層状酸化物である光触媒粒子を塗布する工程である。これらの光触媒の中で、無害かつ化学的安定性に優れるTiOが最も好ましい。TiOとしては、アナタ−ゼ、ルチル、ブルッカイトのいずれも使用することが可能である。
かかる工程は、カップリング処理を施す工程(D)のシランカップリング剤による処理前及び/又は後に行うこともできる。また、光触媒粒子は上述の一般式(I)で表されるラダー構造を含む化合物やシランカップリング剤と混合して用いることもできる。
光触媒粒子を塗布して乾燥した後、必要に応じて熱処理、さらには光照射することがで
きる。光照射には、紫外光、可視光、赤外光などを使用でき、このうち紫外光が最も好ま
しい。
(F)密着性改良剤を用いた処理を施す工程
銅配線及び銅端子の表面に、密着性改良剤を塗布する工程である。密着性改良剤としては、熱硬化性樹脂、熱可塑性樹脂、又はそれらの混合樹脂が使用できるが、熱硬化性の有機絶縁材料が主成分であることが好ましい。密着性改良剤としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、ポリベンゾイミダゾール樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス(2−ヒドロキシエチル)イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、3量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂、フッ素樹脂、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が使用できる。
(G)腐食抑制剤を用いた処理を施す工程
銅配線及び銅端子の表面に、腐食抑制剤を塗布する工程である。かかる工程は、凹凸を形成する工程(A)の後、又はカップリング処理を施す工程(D)の前、若しくは後、に行うことができる。なお、腐食抑制剤は上述の酸性溶液、アルカリ性溶液、カップリング剤溶液のいずれか1種に加えて用いてもよい。
腐食抑制剤としては、硫黄含有有機化合物、又は窒素含有有機化合物を少なくとも1種以上含んでいるものであればよい。ここでいう腐食抑制剤を具体的にあげると、メルカプト基、スルフィド基若しくはジスルフィド基のようなイオウ原子を含有する化合物、又は、分子内に−N=、N=N若しくは−NHを含むN含有有機化合物を1種以上含む化合物が挙げられる。
メルカプト基、スルフィド基、又はジスルフィド基のようなイオウ原子を含有する化合物としては、脂肪族チオール(HS−(CH−R)等が挙げられる。ここで、nは1から23までの整数、Rは一価の有機基、水素原子又はハロゲン原子を表す。
Rとしては、アミノ基、アミド基、カルボキシル基、カルボニル基、ヒドロキシル基のいずれかであることが好ましいが、これに限定されない。炭素数1〜18のアルキル基、炭素数1〜8のアルコキシ基、アシルオキシ基、ハロアルキル基、ハロゲン原子、水素原子、チオアルキル基、チオール基、置換又は無置換のフェニル基、ビフェニル基、ナフチル基、複素環等もまた挙げられる。なお、R中のアミノ基、アミド基、カルボキシル基、ヒドロキシル基は、1個あればよく、好ましくは2個以上、他に上記のアルキル基等の置換基を有していても良い。
式中、nが1から23までの整数で示される化合物を用いることが好ましく、さらに、nが4から15までの整数で示される化合物がより好ましく、またさらに6から12までの整数で示される化合物であることが特に好ましい。
硫黄含有有機化合物としては、チアゾール誘導体(チアゾール、2−アミノチアゾール、2−アミノチアゾール−4−カルボン酸、アミノチオフェン、ベンゾチアゾール、2−メルカプトベンゾチアゾール、2−アミノベンゾチアゾール、2−アミノ−4−メチルベンゾチアゾール、2−ベンゾチアゾロール、2,3−ジヒドロイミダゾ〔2,1−b〕ベンゾチアゾール−6−アミン、2−(2−アミノチアゾール−4−イル)−2−ヒドロキシイミノ酢酸エチル、2−メチルベンゾチアゾール、2−フェニルベンゾチアゾール、2−アミノ−4−メチルチアゾール等)、チアジアゾール誘導体(1,2,3−チアジアゾール、1,2,4−チアジアゾール、1,2,5−チアジアゾール、1,3,4−チアジアゾール、2−アミノ−5−エチル−1,3,4−チアジアゾール、5−アミノ−1,3,4−チアジアゾール−2−チオール、2,5−メルカプト−1,3,4−チアジアゾール、3−メチルメルカプト−5−メルカプト−1,2,4−チアジアゾール、2−アミノ−1,3,4−チアジアゾール、2−(エチルアミノ)−1,3,4−チアジアゾール、2−アミノ−5−エチルチオ−1,3,4−チアジアゾール等)、メルカプト安息香酸、メルカプトナフトール、メルカプトフェノール、4−メルカプトビフェニル、メルカプト酢酸、メルカプトコハク酸、3−メルカプトプロピオン酸、チオウラシル、3−チオウラゾール、2−チオウラミル、4−チオウラミル、2−メルカプトキノリン、チオギ酸、1−チオクマリン、チオクモチアゾン、チオクレゾール、チオサリチル酸、チオチアヌル酸、チオナフトール、チオトレン、チオナフテン、チオナフテンカルボン酸、チオナフテンキノン、チオバルビツル酸、チオヒドロキノン、チオフェノール、チオフェン、チオフタリド、チオフテン、チオールチオン炭酸、チオルチドン、チオールヒスチジン、3−カルボキシプロピルジスルフィド、2−ヒドロキシエチルジスルフィド、2−アミノプロピオン酸、ジチオジグリコール酸、D−システイン、ジ−t−ブチルジスルフィド、チオシアン、チオシアン酸等があげられる。
分子内に−N=、N=N又は−NHを含む窒素含有有機化合物としては、好ましくは、トリアゾール誘導体(1H−1,2,3−トリアゾール、2H−1,2,3−トリアゾール、1H−1,2,4−トリアゾール、4H−1,2,4−トリアゾール、ベンゾトリアゾール、1−アミノベンゾトリアゾール、3−アミノ−5−メルカプト−1,2,4−トリアゾール、3−アミノ−1H−1,2,4−トリアゾール、3,5−ジアミノ−1,2,4−トリアゾール、3−オキシ−1,2,4−トリアゾール、アミノウラゾール等)、テトラゾール誘導体(テトラゾリル、テトラゾリルヒドラジン、1H−1,2,3,4−テトラゾール、2H−1,2,3,4−テトラゾール、5−アミノ−1H−テトラゾール、1−エチル−1,4−ジヒドロキシ5H−テトラゾール−5−オン、5−メルカプト−1−メチルテトラゾール、テトラゾールメルカプタン等)、オキサゾール誘導体(オキサゾール、オキサゾリル、オキサゾリン、ベンゾオキサゾール、3−アミノ−5−メチルイソオキサゾール、2−メルカプトベンゾオキサゾール、2−アミノオキサゾリン、2−アミノベンゾオキサゾール等)、オキサジアゾール誘導体(1,2,3−オキサジアゾール、1,2,4−オキサジアゾール、1,2,5−オキサジアゾール、1,3,4−オキサジアゾール、1,2,4−オキサジアゾロン−5、1,3,4−オキサジアゾロン−5等)、オキサトリアゾール誘導体(1,2,3,4−オキサトリアゾール、1,2,3,5−オキサトリアゾール等)、プリン誘導体(プリン、2−アミノ−6−ヒドロキシ−8−メルカプトプリン、2−アミノ−6−メチルメルカプトプリン、2−メルカプトアデニン、メルカプトヒポキサンチン、メルカプトプリン、尿酸、グアニン、アデニン、キサンチン、テオフィリン、テオブロミン、カフェイン等)、イミダゾール誘導体(イミダゾール、ベンゾイミダゾール、2−メルカプトベンゾイミダゾール、4−アミノ−5−イミダゾールカルボン酸アミド、ヒスチジン等)、インダゾール誘導体(インダゾール、3−インダゾロン、インダゾロール等)、ピリジン誘導体(2−メルカプトピリジン、アミノピリジン等)、ピリミジン誘導体(2−メルカプトピリミジン、2−アミノピリミジン、4−アミノピリミジン、2−アミノ−4,6−ジヒドロキシピリミジン、4−アミノ−6−ヒドロキシ−2−メルカプトピリミジン、2−アミノ−4−ヒドロキシ−6−メチルピリミジン、4−アミノ−6−ヒドロキシ−2−メチルピリミジン、4−アミノ−6−ヒドロキシピラゾロ[3,4−d]ピリミジン、4−アミノ−6−メルカプトピラゾロ[3,4−d]ピリミジン、2−ヒドロキシピリミジン、4−メルカプト−1H−ピラゾロ[3,4−d]ピリミジン、4−アミノ−2,6−ジヒドロキシピリミジン、2,4−ジアミノ−6−ヒドロキシピリミジン、2,4,6−トリアミノピリミジン等)、チオ尿素誘導体(チオ尿素、エチレンチオ尿素、2−チオバルビツル酸等)、アミノ酸(グリシン、アラニン、トリプトファン、プロリン、オキシプロリン等)、1,3,4−チオオキサジアゾロン−5、チオクマゾン、2−チオクマリン、チオサッカリン、チオヒダントイン、チオピリン、γ−チオピリン、グアナジン、グアナゾール、グアナミン、オキサジン、オキサジアジン、メラミン、2,4,6−トリアミノフェノール、トリアミノベンゼン、アミノインドール、アミノキノリン、アミノチオフェノール、アミノピラゾール等があげられる。
腐食抑制剤を含む溶液の調整には、水及び有機溶媒を使用することができる。有機溶媒の種類は、特に限定はないが、メタノール、エタノール、n−プロピルアルコール、n−ブチルアルコール等のアルコール類、ジ−n−プロピルエーテル、ジ−n−ブチルエーテル、ジアリルエーテル等のエーテル類、ヘキサン、ヘプタン、オクタン、ノナン等の脂肪族炭化水素、ベンゼン、トルエン、フェノール等の芳香族炭化水素などを用いることができ、これらの溶媒を単独で又は2種類以上組み合わせて用いることもできる。
腐食抑制剤溶液の濃度は、0.1ppm〜5000ppmの濃度が好ましく、0.5ppm〜3000ppmがより好ましく、1ppm〜1000ppmがさらに好ましい。腐食抑制剤の濃度が0.1ppm未満では、マイグレーション抑制効果が十分でなく、また、配線と絶縁樹脂との十分な密着強度を得ることもできない傾向にある。腐食抑制剤の濃度が5000ppmを超えると、マイグレーション抑制効果は得られるが、配線と絶縁樹脂との十分な密着強度を得ることができない傾向にある。
銅配線及び銅端子の表面を、腐食抑制剤を含んだ溶液により処理を行う時間については特に限定はなく、腐食抑制剤の種類及び濃度に応じて適宜変化させることができる。
(半導体パッケージ)
図7は、半導体パッケージの一実施形態を示す模式断面図である。半導体パッケージ7aは、ワイヤボンドタイプの半導体パッケージである。半導体パッケージ7aは、上述した半導体チップ搭載用基板2aと、半導体チップ搭載用基板2aに搭載された半導体チップ120とを備える。
半導体チップ搭載用基板2aと半導体チップ120とは、ダイボンドフィルム117で接着される。なお、ダイボンドフィルム117に代えてダイボンドペーストを用いることも可能である。
半導体チップ120とワイヤボンディング用接続端子110とは、金ワイヤ115を用いたワイヤボンドによって互いに電気的に接続される。ワイヤボンディング用接続端子110は、金ワイヤとの接触面に、無電解ニッケルめっき皮膜と、純度が99質量%以上である第1のパラジウムめっき皮膜と、純度が90質量%以上99質量%未満である第2のパラジウムめっき皮膜と、置換金めっき皮膜と、が内側からこの順序で形成されためっき皮膜を有する。そのため、ワイヤボンディング接続性に優れる接続端子が得られる。置換金めっき皮膜の上にさらに無電解金めっき皮膜が積層されると、ワイヤボンディング接続信頼性はさらに向上する。
半導体チップ120は、トランスファモールド方式を用いて半導体用封止樹脂116により封止することができる。封止領域は、必要な部分だけを封止することもできるが、図7のように半導体パッケージ領域全体を封止することがより好ましい。これは、半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載用基板において、基板と封止樹脂を同時にダイサー等で切断することが容易になるためである。
はんだ接続用端子111は、マザーボードとの電気的な接続を行うために、例えばはんだボール114を搭載することができる。はんだボール114には、例えば、上述したような共晶はんだ、鉛フリーはんだを用いることができる。
はんだ接続用端子111は、はんだボール114との接触面に、無電解ニッケルめっき皮膜と、純度が99質量%以上である第1のパラジウムめっき皮膜と、純度が90質量%以上99質量%未満である第2のパラジウムめっき皮膜と、置換金めっき皮膜と、或いはさらに無電解金めっき皮膜と、が内側からこの順序で形成されためっき皮膜を有する。そのため、はんだ接続信頼性に優れる接続端子が得られる。はんだ接続用端子111とはんだボール114とを接続するための装置としては、例えばNガスを用いたリフロー装置等が挙げられる。
このような接続端子を有する半導体パッケージ7aは、ワイヤボンディング性及びはんだ接続信頼性に優れる。
図8は、半導体パッケージの他の実施形態を示す模式断面図である。半導体パッケージ8aは、フリップチップタイプの半導体パッケージである。半導体パッケージ8aは、半導体チップ搭載用基板2aと、半導体チップ搭載用基板2aに搭載された半導体チップ120とを備える。
半導体チップ120は、接続バンプ119を介して、半導体チップ搭載用基板1bに搭載され、また、半導体チップ120とワイヤボンディング用接続端子110とは、接続バンプ119を介してフリップチップ接続することにより、電気的な接続を得ることができる。
半導体パッケージ8aは、図8に示すように、アンダーフィル材113が、半導体チップ120と半導体チップ搭載用基板2aとの間を満たしている。このように、半導体チップ120と半導体チップ搭載用基板2aとの間をアンダーフィル材113で封止することが好ましい。アンダーフィル材113の熱膨張係数は、半導体チップ120及びコア基板100の熱膨張係数と近似していることが好ましいが、これに限定されるものではない。より好ましくは、アンダーフィル材113の熱膨張係数が、半導体チップ120の熱膨張係数及びコア基板100の熱膨張係数との間の関係において、(半導体チップの熱膨張係数)≦(アンダーフィル材の熱膨張係数)≦(コア基板の熱膨張係数)を満たすことである。
さらに、半導体チップ120の搭載には、異方導電性フィルム(ACF)や導電性粒子を含まない接着フィルム(NCF)を用いて行うこともできる。この場合は、アンダーフィル材113で封止する必要がないため、より好ましい。さらに、半導体チップ120を搭載する際に超音波を併用すれば、電気的な接続が低温でしかも短時間で行えるためさらに好ましい。
半導体チップ120と、接続バンプ119を介してフリップチップ接続する接続端子110は、上述したワイヤボンドタイプの半導体パッケージ7aのワイヤボンディング用接続端子110に相当する。接続端子110は、接続バンプ119との接触面に、無電解ニッケルめっき皮膜と、純度が99質量%以上である第1のパラジウムめっき皮膜と、純度が90質量%以上99質量%未満である第2のパラジウムめっき皮膜と、置換金めっき皮膜と、或いはさらに無電解金めっき皮膜と、が内側からこの順序で形成されためっき皮膜を有する。そのため、接続信頼性に優れる接続端子が得られる。
はんだ接続用端子111は、上述したワイヤボンドタイプの半導体パッケージ7aと同様に、はんだボール114との接触面に、無電解ニッケルめっき皮膜と、純度が99質量%以上である第1のパラジウムめっき皮膜と、純度が90質量%以上99質量%未満である第2のパラジウムめっき皮膜と、置換金めっき皮膜と、或いはさらに無電解金めっき皮膜と、が内側からこの順序で形成されためっき皮膜を有する。そのため、はんだ接続信頼性に優れる接続端子が得られる。はんだ接続用端子111とはんだボール114とを接続するための装置としては、例えばNガスを用いたリフロー装置等が挙げられる。
このような接続端子を有する半導体パッケージ8aは、はんだ接続信頼性に優れる。
また、マザーボードとの電気的な接続を行うため、はんだ接続用端子111には、例えば、はんだボール114を搭載することができる。はんだボールには、共晶はんだやPbフリーはんだが用いられる。はんだボールを外部接続端子に固着する方法としては、Nリフロー装置を用いるのが一般的であるが、これに限定されない。
半導体パッケージ7a、8aは、上述した半導体パッケージを作製するのと同様に、半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板をダイサー等により、個々の半導体パッケージに切断して作製することができる。
(半導体チップ搭載用基板の形態)
図9(a)は、本発明の半導体チップ搭載基板の一実施形態を示す模式平面図である。図9(b)は、図9(a)における領域Aの拡大図である。半導体チップ搭載基板9aの形状は、半導体パッケージの組み立てを効率よく行う観点から、図9(a)に示すようなフレーム形状にすることが好ましい。
半導体チップ搭載基板9aは、半導体パッケージ領域13(1個の半導体パッケージから構成される部分)を行及び列に各々複数個、等間隔で格子状に配置したブロック23が設けられる。図9(a)では、2個のブロックしか記載していないが、必要に応じて、ブロックの数を増やすこと又は行方向及び列方向に設けて格子状とすることができる。
半導体パッケージ領域13間のスペース部の幅は、50〜500μmが好ましく、100〜300μmがより好ましい。後に半導体パッケージを切断するときに使用するダイサーのブレード幅と同じにするのがさらに好ましい。このように半導体パッケージ領域13を配置することによって、半導体チップ搭載基板9aを有効利用することができる。
さらに、半導体パッケージ領域13間のスペース部やブロック23の外側には補強パターン24を形成することが好ましい。補強パターン24は、半導体パッケージ領域に形成される配線と同時に形成された金属パターンであることが好ましい。さらに、その金属パターンの表面には、ニッケル、金等のめっきを施すか、絶縁被膜を被覆することがより好ましい。補強パターン24が、このような金属パターンである場合は、電解めっきの際のめっきリードとして利用することができる。なお、補強パターン24は、別途作製して半導体チップ搭載基板と貼り合わせてもよい。
また、半導体チップ搭載基板9aの端部には、位置決めのマーク11を形成することができる。位置決めのマーク11は、貫通穴によるピン穴であることが好ましい。ピン穴の形状や配置は、形成方法や半導体パッケージの組立て装置に合うように選択すればよい。
また、ブロック23の外側には、ダイサーで切断する際の切断位置合わせマーク25を形成することが好ましい。
半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板は、上述したように、ダイサー等を用いて、個々の半導体パッケージに切断することができる。
以上、本発明を好適な実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。
以下に、本発明を実施例に基づいて詳細に説明するが、本発明はこれに限定されるもの
ではない。
(実施例1)
以下の工程により、図2の実施形態と同様の構成を有する半導体チップ搭載用基板を、図6に示す実施形態に係る製造方法に従って作製した。
(工程a:第1の配線形成)
コア基板100として厚さ0.4mmのソーダガラス基板(熱膨張係数11ppm/℃)を用意し、スパッタリングによりその片面に200nmの銅薄膜を形成した(以下、第1の主面という)。スパッタリングは、スパッタリング装置(日本真空技術株式会社製、MLH−6315)を用いて、下記条件1の下で行った。さらに、この銅薄膜上に電気銅めっきにより膜厚10μmの銅めっき層を形成した。その後、銅めっき層のうち配線を構成する部分を覆うエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして、第1の配線106a(ワイヤボンディング用接続端子110を含む)を形成した。
条件1
電流:3.5A
電圧:500V
アルゴン流量:35SCCM
圧力:5×10−3Torr(4.9×10−2Pa)
成膜速度:5nm/秒
(工程b:第1のバイアホール形成)
ソーダガラス基板の第1の配線106aとは反対側の面(以下、「第2の主面」という)側から、ワイヤボンディング用接続端子110に到達するまで、レーザによって直径が50μmである第1の層間接続用IVH102用の貫通穴を形成した(図6(b))。レーザにはYAGレーザLAVIA−UV2000(住友重機械工業株式会社製、商品名)を使用し、周波数4kHz、ショット数50、マスク径0.4mmの条件にて、貫通穴の形成を行った。形成された貫通穴に導電性ペーストMP−200V(日立化成工業株式会社製、商品名)を充填して、160℃、30分で硬化させ、ワイヤボンディング接続用端子110と電気的に接続された第1の層間接続用IVH102(図6(b))、(以下、「第1のバイアホール102」という)を形成した。
(工程c:第2の配線形成)
工程bで形成された第1のバイアホール102を介して第1の配線106a及びワイヤボンディング用接続端子110と電気的に接続される厚さ200nmの銅薄膜を、スパッタリングによって第2の主面上に形成した。スパッタリングは、工程aと同様にして行った。そして、この銅薄膜上に電気銅めっきにより膜厚10μmのめっきを施した。さらに、工程aと同様に、銅薄膜のうち配線を構成する部分を覆うエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして、第2の配線106b(第2の層間接続端子103を含む)を形成した。
(工程d:ビルドアップ層形成)
第2の配線106bを有する第2の主面側を、200ml/lに調整した液温50℃の酸性脱脂液Z−200(ワールドメタル社製、商品名)へ2分間浸漬させた後、液温50℃の水に2分間浸漬させて湯洗し、さらに1分間水洗した。次いで、同じく第2の主面側を100ml/lの硫酸水溶液へ1分間浸漬させ、1分間水洗した。このような前処理を行った後、酢酸によりpH5に調整した水溶液に濃度が0.5%となるようにイミダゾールシランカップリング剤IS−1000(ジャパンエナジー株式会社製、商品名)を加えた溶液に、第2の配線106bを有する第2の主面側を10分間浸漬させた。そして、1分間水洗を行った後に、常温にて乾燥を行った。続いて、第2の主面上に、シアネ―トエステル系樹脂組成物の絶縁ワニスを1500rpmのスピンコート法により厚さが10μmとなるよう塗布した。塗布された絶縁ワニスを常温から6℃/minの昇温速度にて230℃まで加熱し、更に230℃で1時間保持することにより、シアネート系樹脂組成物を熱硬化させて、ビルドアップ層104aを形成した。
(工程e:第2のバイアホールの貫通孔形成)
ビルドアップ層104aのソーダガラス基板100とは反対側の面から、第2の層間接続用端子103に到達するまで、レーザによって直径が50μmの第2の層間接続用IVH108b用の貫通穴108aを形成して、図6の(e)に示される構造体6eを得た。レーザにはYAGレーザLAVIA−UV2000(住友重機械工業株式会社製、商品名)を使用し、周波数4kHz、ショット数20、マスク径0.4mmの条件で貫通穴108aを形成した。
(工程f:第3の配線形成)
構造体6eのビルドアップ層104aのソーダガラス基板100とは反対側の面上に、膜厚20nmのニッケル層及び膜厚200nmの薄膜銅層をこの順にスパッタリングにより形成して、ニッケル層及び薄膜銅層から構成されるシード層を得た。スパッタリングは、工程aと同様の装置を用いて、以下に示した条件2の下で行った。
条件2
(ニッケル層の形成)
電流:5.0A
電流:350V
電圧アルゴン流量:35SCCM
圧力:5×10−3Torr(4.9×10−2Pa)
成膜速度:0.3nm/秒
(薄膜銅層の形成)
電流:3.5A
電圧:500V
アルゴン流量:35SCCM
圧力:5×10−3Torr(4.9×10−2Pa)
成膜速度:5nm/秒
次に、めっきレジストPMER P−LA900PM(東京応化工業株式会社製、商品
名)をスピンコート法によりシード層上に塗布して、膜厚20μmのめっきレジスト層を形成した。そして、めっきレジスト層を露光量1000mJ/cmにて露光し、液温23℃のPMER現像液P−7Gへ、シード層及びレジスト層を備えた構造体6eを6分間浸漬させた。浸漬後、揺動によって、シード層上にL/S=10μm/10μmのレジストパターンを形成した。そして、レジストパターンの形成された構造体6eを、硫酸銅めっき液へ移し、レジストパターンに覆われていない部分のシード層上に膜厚約5μmのパターン銅めっきを施した。その後、室温(25℃)のメチルエチルケトンへ、レジストパターン及びパターン銅メッキを有する構造体6eを1分間浸漬させることにより、めっきレジストを除去した。次いで、5倍希釈した30℃のCPE−700(三菱瓦斯化学株式会社製、商品名)水溶液へ、パターン銅めっきを有する構造体6eを30秒間浸漬させ、揺動しながらパターン銅めっきによって覆われていない部分のシード層を除去して、第2の層間接続用IVH108b(以下、「第2のバイアホール108」という)及び第3の配線106cを形成した。このようにして図6(f)に示される構造体6fを得た。
(工程g:半導体チップ搭載用基板の作製)
工程d〜工程fと同様の操作を再度繰り返すことによって、第2のバイアホール108b及び第3の配線106cを覆うビルドアップ層104bと、はんだ接続用端子111とを含む最外層の配線をさらに一層形成し、最後にソルダレジスト109を形成して、図1(a)(半導体パッケージ1つ分の半導体チップ搭載用基板の模式平面図)、図7(半導体パッケージ1つ分の模式断面図)、及び図9(半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板の模式平面図)のようなファン−インタイプBGA用の半導体チップ搭載基板を作製した。
(工程h:めっきの前処理)
工程a〜工程gまでを経て得られた図6(g)に示す半導体チップ搭載用基板6g(以下、「構造体6g」という。)を、50℃の脱脂液Z−200(株式会社ワールドメタル製、商品名)へ3分間浸漬させ、2分間水洗した。その後、構造体6gを100g/lの過硫酸アンモニウム溶液へ1分間浸漬させ、2分間水洗した。そして、構造体6gを10%の硫酸へ1分間浸漬させ、2分間水洗した。続いて、構造体6gを、液温25℃のめっき活性処理液であるSA−100(日立化成工業株式会社製、商品名)へ5分間浸漬させた後、2分間水洗した。
(工程i:無電解ニッケルめっき皮膜形成)
液温85℃の無電解ニッケルめっき液であるNIPS−100(日立化成工業株式会社製、商品名)へ、工程hを経た構造体6gを25分間浸漬させた後、1分間水洗した。
(工程j:99質量%のパラジウムからなる置換パラジウムめっき皮膜又は無電解パラジウムめっき皮膜形成)
99質量%以上のパラジウムからなる無電解パラジウムめっき皮膜を形成するための無電解パラジウムめっき液(a)(表2参照)へ、65℃においてニッケルめっき皮膜を有する接続端子及び配線を備えた構造体6g(以下、「構造体6g−j」という)を7秒間浸漬させ、1分間水洗した。この時、無電解パラジウムめっき皮膜に含まれるパラジウムの含有量(純度)は表2に示すように実質的に100質量%であり、膜厚は0.01μmであった。
(工程k:90質量%以上〜99質量%未満のパラジウムからなる無電解パラジウムめっき皮膜形成)
続いて、90質量%以上〜99質量%未満のパラジウムからなる無電解パラジウムめっき皮膜を形成する無電解パラジウムめっき液(b)(表2参照)へ、50℃においてニッケルめっき皮膜、99質量%のパラジウムからなる無電解パラジウムめっき皮膜、をこの順に有する接続端子及び配線を備えた構造体6g(以下、「構造体6g−k」という)を5分間浸漬させた後、1分間水洗した。この時、無電解パラジウムめっき皮膜に含まれるパラジウムの含有量は表2に示すようにおよそ95.5質量%(パラジウム:95.5質量%,リン:4.5質量%)であり、膜厚は0.06μmであった。
(工程l:置換金めっき皮膜形成)
続いて、置換金めっき液であるHGS−100(日立化成工業株式会社、商品名)へ、85℃においてニッケルめっき皮膜、99質量%のパラジウムからなる無電解パラジウムめっき皮膜、90質量%以上〜99質量%未満のパラジウムからなる無電解パラジウムめっき皮膜、をこの順に有する接続端子及び配線を備えた構造体6g(以下、「構造体6g−l」という)を10分間浸漬させ、1分間水洗した。
(工程m:無電解金めっき皮膜形成)
続いて、無電解金めっき液であるHGS−2000(日立化成工業株式会社製、商品名
)へ、70℃においてニッケルめっき皮膜、99質量%のパラジウムからなる無電解パラジウムめっき皮膜、90質量%以上〜99質量%未満のパラジウムからなる無電解パラジウムめっき皮膜、置換金めっき皮膜、をこの順に有する端子及び配線を備えた構造体6g(以下、「構造体6g−m」という)を30分間浸漬させ、5分間水洗した。この時、置換金めっき及び無電解金めっき皮膜の膜厚の合計は0.3μmであった。
<はんだ接続信頼性>
上記工程a〜工程mを経て得られた半導体チップ搭載用基板について、下記の基準により接続端子の接続信頼性を評価した。結果を表1に示す。
開口径の直径が600μmの第1の半導体チップ搭載基板については、φ0.76mmのSn−3.0Ag−0.5Cuはんだボールを、開口径の直径が300μmの第2の半導体チップ搭載基板については、φ0.45mmのSn−3.0Ag−0.5Cuはんだボールを、開口径の直径が100μmの第3の半導体チップ搭載基板については、φ0.15mmのSn−3.0Ag−0.5Cuはんだボールを用い、第1〜3の半導体チップ搭載基板それぞれ1000箇所のはんだ接続端子に、リフロー炉で接続させ(ピーク温度252℃)、耐衝撃性ハイスピードボンドテスター4000HS(デイジ社製 商品名)を用いて、約200mm/秒の条件ではんだボールのシェア(剪断)試験を施した。さらに、上記はんだボールと同様のはんだボールをリフローにより接続させた第1〜3の半導体チップ搭載基板を同様に作製し、150℃で1000時間放置し、耐衝撃性ハイスピードボンドテスター4000HS(デイジ社製 商品名)を用いて、約200mm/秒の条件ではんだボールのシェア(剪断)試験を行った。評価基準は以下のとおりであって、下記基準に基づいて、はんだ接続信頼性について端子毎に評価した。結果を表1に示した。
A:1000箇所全てのはんだ用接続端子においてはんだボール内での剪断による破壊が認められた。
B:はんだボール内での剪断による破壊以外のモードによる破壊が1箇所以上10個所以
内で認められた。
C:はんだボール内での剪断による破壊以外のモードによる破壊が11箇所以上50個所
以内で認められた。
D:はんだボール内での剪断による破壊以外のモードによる破壊が51個所以上で認められた。
<ワイヤボンディング接続信頼性>
作製した半導体チップ搭載用基板を150℃で50時間熱処理した後、ワイヤボンディングを行った。ワイヤ径28μmの1000本の金ワイヤを用いて、1000箇所全てにワイヤボンディングを行った。評価基準は以下のとおりであって、下記基準に基づいて、ワイヤボンディング接続信頼性について端子毎にそれぞれ評価した。結果を表1に示した。
A:1000箇所全てのワイヤボンディング用接続端子がワイヤボンディング可能であると認められた。
B:ワイヤの不着箇所が1箇所以上5個所以内で認められた。
C:ワイヤの不着箇所が6箇所以上50個所以内で認められた。
D:ワイヤの不着箇所が51箇所以上で認められた。
なお、無電解パラジウムめっき皮膜の膜厚は、蛍光X線膜厚計SFT9500(エスアイアイ・ナノテクノロジー株式会社製、商品名)を用いて測定した。結果を表1に示す。また、無電解パラジウムめっき皮膜におけるパラジウム及びリンの含有率は、エネルギー分散型X線分析装置EMAX ENERGY EX−300 (株式会社堀場製作所製、商品名)を用いて測定した。結果を表2に示す。
Figure 2008291348
なお、工程j及び工程kで用いたパラジウムめっき液を表2に示す。
Figure 2008291348
(実施例2)
実施例1に示した工程mを行わなかったこと以外は全て、実施例1と同様にして各工程を行った。結果を表1に示した。
(実施例3〜8)
実施例1に示した工程j及び/又は工程kにおいて、構造体6g−j及び/又は構造体6g−kの浸漬処理時間を表1に示すように変更することにより、構造体6g−jの接続端子及び配線上、並びに配線構造体6g−kの接続端子及び配線上に、種々の膜厚を有する無電解パラジウムめっき皮膜を形成した。それ以外は実施例1と同様にして各工程を行った。結果を表1に示した。
(実施例9)
実施例1に示した工程kにおいて、めっき液を表2に示される(b)から(c)に変更し、浸漬時間を表1に示されるように変更した以外は実施例1と同様にして、各工程を行った。結果を表1に示した。
(実施例10〜15)
実施例9に示した工程j及び/又は工程kにおいて、構造体6g−j及び/又は構造体6g−kの浸漬処理時間を表1に示すように変更することにより、構造体6g−jの接続端子及び配線上、並びに配線構造体6g−kの接続端子及び配線上に、種々の膜厚を有する無電解パラジウムめっき皮膜を形成した。それ以外は実施例9と同様にして各工程を行った。結果を表1に示した。
(実施例16)
実施例1に示した工程kにおいて、めっき液を表2に示される(b)から(d)に変更し、浸漬時間を表1に示されるように変更した以外は実施例1と同様にして、各工程を行った。結果を表1に示した。
(実施例17〜22)
実施例16に示した工程j及び/又は工程kにおいて、構造体6g−j及び/又は構造体6g−kの浸漬処理時間を表1に示すように変更することにより、構造体6g−jの接続端子及び配線上、並びに配線構造体6g−kの接続端子及び配線上に、種々の膜厚を有する無電解パラジウムめっき皮膜を形成した。それ以外は実施例16と同様にして各工程を行った。結果を表1に示した。
(実施例23)
実施例1に示した工程jにおいて、めっき液を表2に示される(a)から(e)に変更し、工程kにおいて、めっき液を表2に示される(b)から(d)に変更し、浸漬時間を表1に示されるように変更した以外は実施例1と同様にして、各工程を行った。結果を表1に示した。
(実施例24、25)
実施例23に示した工程kにおいて、構造体6g−kの浸漬処理時間を表1に示すように変更することにより、構造体6g−kの接続端子及び配線上に、種々の膜厚を有する無電解パラジウムめっき皮膜を形成した。それ以外は実施例23と同様にして各工程を行った。結果を表1に示した。
(比較例1)
実施例1に示した工程jを行わなかったこと以外は全て、実施例1と同様にして各工程を行った。結果を表1に示した。
(比較例2)
実施例5に示した工程jを行わなかったこと以外は全て、実施例5と同様にして各工程を行った。結果を表1に示した。
(比較例3)
実施例8に示した工程jを行わなかったこと以外は全て、実施例8と同様にして各工程を行った。結果を表1に示した。
(比較例4)
実施例9に示した工程jを行わなかったこと以外は全て、実施例9と同様にして各工程を行った。結果を表1に示した。
(比較例5)
実施例12に示した工程jを行わなかったこと以外は全て、実施例12と同様にして各工程を行った。結果を表1に示した。
(比較例6)
実施例15に示した工程jを行わなかったこと以外は全て、実施例15と同様にして各工程を行った。結果を表1に示した。
(比較例7)
実施例16に示した工程jを行わなかったこと以外は全て、実施例16と同様にして各工程を行った。結果を表1に示した。
(比較例8)
実施例19に示した工程jを行わなかったこと以外は全て、実施例19と同様にして各工程を行った。結果を表1に示した。
(比較例9)
実施例22に示した工程jを行わなかったこと以外は全て、実施例22と同様にして各工程を行った。結果を表1に示した。
(比較例10)
実施例1に示した工程kを行わなかったこと以外は全て、実施例1と同様にして各工程を行った。結果を表1に示した。
(比較例11)
実施例3に示した工程kを行わなかったこと以外は全て、実施例3と同様にして各工程を行った。結果を表1に示した。
(比較例12)
実施例4に示した工程kを行わなかったこと以外は全て、実施例4と同様にして各工程を行った。結果を表1に示した。
(a)は接続端子を備えた半導体チップ搭載用基板の一実施形態を第1の主面側から示す模式平面図あり、(b)は(a)のb−b線に沿った断面図であり、(c)は(a)のc−c線に沿った断面図である。 半導体チップ搭載用基板の一実施形態を示す模式断面図である。 半導体チップ搭載用基板の他の実施形態を示す模式断面図である。 半導体チップ搭載用基板の一実施形態(ファン−インタイプ)を示す模式平面図である。 半導体チップ搭載用基板の他の実施形態(ファン−アウトタイプ)を示す模式平面図である。 半導体チップ搭載用基板の製造方法の一実施形態を示す模式断面図である。 半導体パッケージの一実施形態を示す模式断面図である。 半導体パッケージの他の実施形態を示す模式断面図である。 (a)は半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板の一実施形態を示す模式平面図であり、(b)は領域Aの拡大図である。
符号の説明
1a、2a、3a、4a、5a、6g、…半導体チップ搭載用基板、2…導体層、3…無電解ニッケルめっき皮膜、4…第1のパラジウムめっき皮膜、5…第2のパラジウムめっき皮膜、6…置換金めっき皮膜、6b,6c,6d,6e,6f…半導体チップ搭載用基板の製造過程の構造体、7a…ワイヤボンドタイプ半導体パッケージ、8a…フリップチップタイプ半導体パッケージ、9a…半導体チップ搭載基板、11…位置決めマーク、13…半導体パッケージ領域、14…ダイボンドフィルム接着領域(フリップチップタイプ)、15…半導体チップ搭載領域(フリップチップタイプ)、17…ダイボンドフィルム接着領域(ワイヤボンドタイプ)、18…半導体チップ搭載領域(ワイヤボンドタイプ)、22…半導体チップ搭載基板の配線板、23…ブロック、24…補強パターン、25…切断位置合わせマーク、40…展開配線、50…プリント配線板、60…めっき層、100…コア基板、102…第1の層間接続用IVH、103…第2の層間接続端子、104…ビルドアップ層、104a…第1のビルドアップ層、104b…第1のビルドアップ層、105…第3の層間接続用IVH、106a…第1の配線、106b…第2の配線、106c…第3の配線、108a…第2の層間接続用IVH用貫通孔、108b…第2の層間接続用IVH、109…絶縁層、109a…開口部、110…ワイヤボンディング用接続端子、111…はんだ接続用接続端子、112…第3の層間接続端子、113…アンダーフィル材、114…はんだボール、115…金ワイヤ、116…半導体用封止樹脂、117…ダイボンドフィルム、118…絶縁層、118a…開口部、119…接続バンプ、120…半導体チップ。

Claims (16)

  1. 導体層と、
    無電解ニッケルめっき皮膜と、
    純度が99質量%以上の置換又は無電解パラジウムめっき皮膜である第1のパラジウムめっき皮膜と、
    純度が90質量%以上99質量%未満の無電解パラジウムめっき皮膜である第2のパラジウムめっき皮膜と、
    置換金めっき皮膜と、
    を有し、
    前記無電解ニッケルめっき皮膜、前記第1のパラジウムめっき皮膜、前記第2のパラジウムめっき皮膜及び前記置換金めっき皮膜が前記導体層の一方面側においてこの順序に積層され、前記置換金めっき皮膜が前記導体層とは反対側の最表層に位置している、
    接続端子。
  2. 前記置換金めっき皮膜の膜厚が0.005μm以上である請求項1記載の接続端子。
  3. 前記置換金めっき皮膜上に積層された無電解金めっき皮膜を更に有し、該無電解金めっき皮膜が前記導体層とは反対側の最表層に位置している、請求項1記載の接続端子。
  4. 前記置換金めっき皮膜及び前記無電解金めっき皮膜の膜厚の和が0.005μm以上である請求項3記載の接続端子。
  5. ワイヤボンディング用接続端子である、請求項1〜4のいずれか一項記載の接続端子。
  6. はんだ接続用接続端子である、請求項1〜4のいずれか一項記載の接続端子。
  7. 前記第2のパラジウムめっき皮膜が、パラジウム−リンめっき皮膜である請求項1〜6のいずれか一項記載の接続端子。
  8. 前記第1のパラジウムめっき皮膜の膜厚が0.4μm以下である請求項1〜7のいずれか一項記載の接続端子。
  9. 前記第2のパラジウムめっき皮膜の膜厚が0.03〜0.3μmである請求項1〜8のいずれか一項記載の接続端子。
  10. 前記第1のパラジウムめっき皮膜及び前記第2のパラジウムめっき皮膜の膜厚の和が0.03〜0.5μmである請求項1〜9のいずれか一項記載の接続端子。
  11. 前記無電解ニッケルめっき皮膜の純度が80質量%以上である、請求項1〜10のいずれか一項記載の接続端子。
  12. 前記無電解ニッケルめっき皮膜の膜厚が0.1〜20μmである請求項1〜11のいずれか一項記載の接続端子。
  13. 前記導体層が、銅、タングステン、モリブデン及びアルミニウムからなる群から選択される少なくとも1種の金属を含む、請求項1〜12のいずれか一項記載の接続端子。
  14. 基板と、該基板上に形成された配線と、請求項1〜13のいずれか一項記載の接続端子であって前記配線の一部分を前記導体層として有する接続端子と、該接続端子と電気的に接続されるように前記基板に搭載された半導体チップと、を備える半導体パッケージ。
  15. 基板上に形成された導体層の一部分の表面上に、無電解ニッケルめっき皮膜、純度が99質量%以上の置換又は無電解パラジウムめっき皮膜である第1のパラジウムめっき皮膜、純度が90質量%以上99質量%未満の無電解パラジウムめっき皮膜である第2のパラジウムめっき皮膜、及び置換金めっき皮膜をこの順で形成して、前記導体層の一部分、前記第1のパラジウムめっき皮膜、前記第2のパラジウムめっき皮膜、及び前記置換金めっき皮膜を有する接続端子を形成する工程と、
    半導体チップを、前記接続端子と電気的に接続されるように前記基板に搭載する工程と、
    を備える半導体パッケージの製造方法。
  16. 基板上に形成された導体層の一部分の表面上に、無電解ニッケルめっき皮膜、純度が99質量%以上の置換又は無電解パラジウムめっき皮膜である第1のパラジウムめっき皮膜、純度が90質量%以上99質量%未満の無電解パラジウムめっき皮膜である第2のパラジウムめっき皮膜、置換金めっき皮膜、及び無電解金めっき皮膜をこの順で形成して、前記導体層の一部分、前記第1のパラジウムめっき皮膜、前記第2のパラジウムめっき皮膜、前記置換金めっき皮膜、及び前記無電解金めっき皮膜を有する接続端子を形成する工程と、
    半導体チップを、前記接続端子と電気的に接続されるように前記基板に搭載する工程と、
    を備える半導体パッケージの製造方法。


JP2008097381A 2007-04-27 2008-04-03 接続端子、接続端子を用いた半導体パッケージ及び半導体パッケージの製造方法 Expired - Fee Related JP5286893B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2008097381A JP5286893B2 (ja) 2007-04-27 2008-04-03 接続端子、接続端子を用いた半導体パッケージ及び半導体パッケージの製造方法
CN2008800135016A CN101668880B (zh) 2007-04-27 2008-04-23 连接端子、使用了连接端子的半导体封装件及半导体封装件的制造方法
KR1020097024655A KR101107834B1 (ko) 2007-04-27 2008-04-23 접속 단자, 접속 단자를 이용한 반도체 패키지 및 반도체 패키지의 제조 방법
US12/597,835 US8426742B2 (en) 2007-04-27 2008-04-23 Connecting terminal, semiconductor package using connecting terminal and method for manufacturing semiconductor package
PCT/JP2008/057859 WO2008136327A1 (ja) 2007-04-27 2008-04-23 接続端子、接続端子を用いた半導体パッケージ及び半導体パッケージの製造方法
TW097115059A TWI340617B (en) 2007-04-27 2008-04-24 Connection terminal, semiconductor package using the same and method of fabricating for semiconductor package

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007118732 2007-04-27
JP2007118732 2007-04-27
JP2008097381A JP5286893B2 (ja) 2007-04-27 2008-04-03 接続端子、接続端子を用いた半導体パッケージ及び半導体パッケージの製造方法

Publications (2)

Publication Number Publication Date
JP2008291348A true JP2008291348A (ja) 2008-12-04
JP5286893B2 JP5286893B2 (ja) 2013-09-11

Family

ID=40166379

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008097381A Expired - Fee Related JP5286893B2 (ja) 2007-04-27 2008-04-03 接続端子、接続端子を用いた半導体パッケージ及び半導体パッケージの製造方法

Country Status (6)

Country Link
US (1) US8426742B2 (ja)
JP (1) JP5286893B2 (ja)
KR (1) KR101107834B1 (ja)
CN (1) CN101668880B (ja)
TW (1) TWI340617B (ja)
WO (1) WO2008136327A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010128688A1 (ja) * 2009-05-08 2010-11-11 小島化学薬品株式会社 無電解パラジウムめっき液
JP2011225927A (ja) * 2010-04-19 2011-11-10 Okuno Chemical Industries Co Ltd 無電解パラジウムめっき又は無電解パラジウム合金めっきの前処理用活性化液
JP2012025979A (ja) * 2010-07-20 2012-02-09 Tdk Corp 被覆体及び電子部品
JP2014062315A (ja) * 2012-09-21 2014-04-10 Samsung Electro-Mechanics Co Ltd 電極パッド、これを用いた印刷回路基板及びその製造方法
JP2015038962A (ja) * 2013-07-16 2015-02-26 ソニー株式会社 配線基板および配線基板の製造方法、並びに、部品内蔵ガラス基板および部品内蔵ガラス基板の製造方法。
JP2017022357A (ja) * 2015-07-09 2017-01-26 旭徳科技股▲ふん▼有限公司 回路基板およびその製造方法
US11142826B2 (en) 2018-09-20 2021-10-12 Mk Chem & Tech Co., Ltd Substitution-type electroless gold plating solution containing purine or pyrimidine-based compound having carbonyl oxygen and substitution-type electroless gold plating method using the same
KR20220163275A (ko) 2021-06-02 2022-12-09 우에무라 고교 가부시키가이샤 다층 도금 피막

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5042894B2 (ja) * 2008-03-19 2012-10-03 松田産業株式会社 電子部品およびその製造方法
WO2009136495A1 (ja) 2008-05-09 2009-11-12 国立大学法人九州工業大学 チップサイズ両面接続パッケージ及びその製造方法
US8132321B2 (en) * 2008-08-13 2012-03-13 Unimicron Technology Corp. Method for making embedded circuit structure
JP5140565B2 (ja) * 2008-11-28 2013-02-06 三洋電機株式会社 素子搭載用基板、半導体モジュール、および携帯機器
JP2010251483A (ja) * 2009-04-14 2010-11-04 Renesas Electronics Corp 半導体装置およびその製造方法
TW201041105A (en) * 2009-05-13 2010-11-16 Advanced Semiconductor Eng Substrate having single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package
DE102009038674B4 (de) * 2009-08-24 2012-02-09 Epcos Ag Trägervorrichtung, Anordnung mit einer solchen Trägervorrichtung sowie Verfahren zur Herstellung eines mindestens eine keramische Schicht umfassenden struktururierten Schichtstapels
TWI470757B (zh) * 2009-10-22 2015-01-21 Unimicron Technology Corp 封裝基板及其製法
CN102143654A (zh) * 2010-01-29 2011-08-03 旭硝子株式会社 元件搭载用基板及其制造方法
US8884434B2 (en) * 2010-09-27 2014-11-11 Infineon Technologies Ag Method and system for improving reliability of a semiconductor device
EP2469992B1 (en) * 2010-12-23 2015-02-11 Atotech Deutschland GmbH Method for obtaining a palladium surface finish for copper wire bonding on printed circuit boards and IC-substrates
CN102605359A (zh) * 2011-01-25 2012-07-25 台湾上村股份有限公司 化学钯金镀膜结构及其制作方法、铜线或钯铜线接合的钯金镀膜封装结构及其封装工艺
KR101310256B1 (ko) 2011-06-28 2013-09-23 삼성전기주식회사 인쇄회로기판의 무전해 표면처리 도금층 및 이의 제조방법
KR20130007022A (ko) * 2011-06-28 2013-01-18 삼성전기주식회사 인쇄회로기판 및 이의 제조방법
US20130048355A1 (en) * 2011-08-30 2013-02-28 Ibiden Co., Ltd. Printed wiring board
US8780576B2 (en) * 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
JP5086485B1 (ja) * 2011-09-20 2012-11-28 Jx日鉱日石金属株式会社 電子部品用金属材料及びその製造方法
JP5284526B1 (ja) * 2011-10-04 2013-09-11 Jx日鉱日石金属株式会社 電子部品用金属材料及びその製造方法
KR101301795B1 (ko) * 2011-10-04 2013-08-29 앰코 테크놀로지 코리아 주식회사 반도체 패키지
TWI479048B (zh) * 2011-10-24 2015-04-01 Kojima Chemicals Co Ltd 無電解鈀敷液
JP5983336B2 (ja) * 2011-11-17 2016-08-31 Tdk株式会社 被覆体及び電子部品
JP6020070B2 (ja) * 2011-11-17 2016-11-02 Tdk株式会社 被覆体及び電子部品
CN103249243A (zh) * 2012-02-03 2013-08-14 景硕科技股份有限公司 线路积层板的线路结构
TWI493798B (zh) 2012-02-03 2015-07-21 Jx Nippon Mining & Metals Corp Push-in terminals and electronic parts for their use
TWI576330B (zh) * 2012-02-23 2017-04-01 財團法人工業技術研究院 提供防護性與導熱性塗層之方法
JP6029435B2 (ja) 2012-06-27 2016-11-24 Jx金属株式会社 電子部品用金属材料及びその製造方法、それを用いたコネクタ端子、コネクタ及び電子部品
JP6050664B2 (ja) 2012-06-27 2016-12-21 Jx金属株式会社 電子部品用金属材料及びその製造方法、それを用いたコネクタ端子、コネクタ及び電子部品
JP2014027020A (ja) * 2012-07-24 2014-02-06 Toshiba Corp 回路基板、電子機器、および回路基板の製造方法
US20140151095A1 (en) * 2012-12-05 2014-06-05 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
JP2014146652A (ja) * 2013-01-28 2014-08-14 Toppan Printing Co Ltd 配線基板およびその製造方法
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
KR20150002492A (ko) * 2013-06-28 2015-01-07 쿄세라 서킷 솔루션즈 가부시키가이샤 배선 기판
JP6266907B2 (ja) * 2013-07-03 2018-01-24 新光電気工業株式会社 配線基板及び配線基板の製造方法
US9425149B1 (en) * 2013-11-22 2016-08-23 Altera Corporation Integrated circuit package routing with reduced crosstalk
JP2015213124A (ja) * 2014-05-02 2015-11-26 イビデン株式会社 パッケージ基板
US10325876B2 (en) * 2014-06-25 2019-06-18 Nxp Usa, Inc. Surface finish for wirebonding
TWI572268B (zh) * 2014-10-13 2017-02-21 欣興電子股份有限公司 中介板及其製造方法
US9603258B2 (en) 2015-08-05 2017-03-21 Uyemura International Corporation Composition and method for electroless plating of palladium phosphorus on copper, and a coated component therefrom
US9508664B1 (en) 2015-12-16 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure comprising a plurality of metal oxide fibers and method for forming the same
WO2017120609A1 (en) * 2016-01-08 2017-07-13 Lilotree, L.L.C. Printed circuit surface finish, method of use, and assemblies made therefrom
DE102016216308B4 (de) * 2016-08-30 2022-06-15 Schweizer Electronic Ag Leiterplatte und Verfahren zu deren Herstellung
EP3419052A4 (en) * 2017-01-03 2019-09-18 Shenzhen Goodix Technology Co., Ltd. SUBSTRATE STRUCTURE FOR PACKING SCHIP
US10181447B2 (en) 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
CN107517541A (zh) * 2017-07-31 2017-12-26 瑞声精密电子沭阳有限公司 电路板及电路板的制作方法
JP7365759B2 (ja) * 2018-02-27 2023-10-20 Tdk株式会社 回路モジュール
JP7189846B2 (ja) * 2019-07-16 2022-12-14 株式会社東芝 半導体装置の製造方法および金属の積層方法
CN110849918B (zh) * 2019-10-31 2021-11-09 北京时代民芯科技有限公司 一种倒装焊器件焊点缺陷无损检测方法和系统
IT201900022632A1 (it) * 2019-12-02 2021-06-02 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente
CN111744549A (zh) * 2020-07-25 2020-10-09 合肥学院 一种玻璃纤维布负载W/BiVO4光催化剂的制备方法及应用
TWI824612B (zh) * 2022-07-11 2023-12-01 台灣上村股份有限公司 金鈀金鍍膜結構及其製作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242205A (ja) * 1997-03-03 1998-09-11 Hitachi Chem Co Ltd ワイヤボンディング端子とその形成方法
JP2003297973A (ja) * 2002-03-28 2003-10-17 Hitachi Chem Co Ltd 半導体パッケージ用基板、その製造方法、半導体パッケージおよびその製造方法
JP2005317729A (ja) * 2004-04-28 2005-11-10 Hitachi Chem Co Ltd 接続端子、その接続端子を用いた半導体パッケージ及び半導体パッケージの製造方法
JP2006196648A (ja) * 2005-01-13 2006-07-27 Hitachi Metals Ltd 外部接合電極付き電子部品およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343834A (ja) 1991-07-31 1993-12-24 Matsushita Electric Works Ltd セラミック配線板の製造方法
JP3345529B2 (ja) 1995-06-20 2002-11-18 日立化成工業株式会社 ワイヤボンディング用端子とその製造方法並びにそのワイヤボンディング端子を用いた半導体搭載用基板の製造方法
JP3596335B2 (ja) 1995-06-20 2004-12-02 日立化成工業株式会社 ワイヤボンディング端子を用いた半導体搭載用基板
US5675177A (en) * 1995-06-26 1997-10-07 Lucent Technologies Inc. Ultra-thin noble metal coatings for electronic packaging
JP3478684B2 (ja) 1996-10-25 2003-12-15 キヤノン株式会社 ガラス回路基板
JP2000277897A (ja) * 1999-03-24 2000-10-06 Hitachi Chem Co Ltd はんだボール接続用端子とその形成方法並びに半導体搭載用基板の製造方法
KR100371567B1 (ko) * 2000-12-08 2003-02-07 삼성테크윈 주식회사 Ag 선도금을 이용한 반도체 패키지용 리드프레임
JP3910363B2 (ja) * 2000-12-28 2007-04-25 富士通株式会社 外部接続端子
JP3567253B2 (ja) 2001-12-17 2004-09-22 独立行政法人産業技術総合研究所 パラジウムまたはパラジウム合金被覆多孔質体の製造方法
US20050001316A1 (en) * 2003-07-01 2005-01-06 Motorola, Inc. Corrosion-resistant bond pad and integrated device
JP4449459B2 (ja) 2004-01-07 2010-04-14 日立化成工業株式会社 ワイヤボンディング用端子とその製造方法及びそのワイヤボンディング用端子を有する半導体搭載用基板。
US7179738B2 (en) * 2004-06-17 2007-02-20 Texas Instruments Incorporated Semiconductor assembly having substrate with electroplated contact pads
WO2006073206A1 (ja) * 2005-01-05 2006-07-13 Nippon Steel Materials Co., Ltd. 半導体装置用ボンディングワイヤ
JP4674120B2 (ja) 2005-06-06 2011-04-20 京セラSlcテクノロジー株式会社 配線基板およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242205A (ja) * 1997-03-03 1998-09-11 Hitachi Chem Co Ltd ワイヤボンディング端子とその形成方法
JP2003297973A (ja) * 2002-03-28 2003-10-17 Hitachi Chem Co Ltd 半導体パッケージ用基板、その製造方法、半導体パッケージおよびその製造方法
JP2005317729A (ja) * 2004-04-28 2005-11-10 Hitachi Chem Co Ltd 接続端子、その接続端子を用いた半導体パッケージ及び半導体パッケージの製造方法
JP2006196648A (ja) * 2005-01-13 2006-07-27 Hitachi Metals Ltd 外部接合電極付き電子部品およびその製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101351230B1 (ko) * 2009-05-08 2014-01-13 고지마 가가쿠 야쿠힌 가부시키가이샤 무전해 팔라듐 도금액
WO2010128688A1 (ja) * 2009-05-08 2010-11-11 小島化学薬品株式会社 無電解パラジウムめっき液
CN102449192B (zh) * 2009-05-08 2013-10-30 小岛化学药品株式会社 无电解钯镀液
CN102449192A (zh) * 2009-05-08 2012-05-09 小岛化学药品株式会社 无电解钯镀液
US8562727B2 (en) 2009-05-08 2013-10-22 Kojima Chemicals Co., Ltd. Electroless palladium plating solution
JP2011225927A (ja) * 2010-04-19 2011-11-10 Okuno Chemical Industries Co Ltd 無電解パラジウムめっき又は無電解パラジウム合金めっきの前処理用活性化液
JP2012025979A (ja) * 2010-07-20 2012-02-09 Tdk Corp 被覆体及び電子部品
US10392704B2 (en) 2010-07-20 2019-08-27 Tdk Corporation Coating electronic component
JP2014062315A (ja) * 2012-09-21 2014-04-10 Samsung Electro-Mechanics Co Ltd 電極パッド、これを用いた印刷回路基板及びその製造方法
JP2015038962A (ja) * 2013-07-16 2015-02-26 ソニー株式会社 配線基板および配線基板の製造方法、並びに、部品内蔵ガラス基板および部品内蔵ガラス基板の製造方法。
US9591753B2 (en) 2015-07-09 2017-03-07 Subtron Technology Co., Ltd. Circuit board and manufacturing method thereof
JP2017022357A (ja) * 2015-07-09 2017-01-26 旭徳科技股▲ふん▼有限公司 回路基板およびその製造方法
US11142826B2 (en) 2018-09-20 2021-10-12 Mk Chem & Tech Co., Ltd Substitution-type electroless gold plating solution containing purine or pyrimidine-based compound having carbonyl oxygen and substitution-type electroless gold plating method using the same
KR20220163275A (ko) 2021-06-02 2022-12-09 우에무라 고교 가부시키가이샤 다층 도금 피막

Also Published As

Publication number Publication date
CN101668880A (zh) 2010-03-10
US8426742B2 (en) 2013-04-23
WO2008136327A1 (ja) 2008-11-13
JP5286893B2 (ja) 2013-09-11
TW200850107A (en) 2008-12-16
TWI340617B (en) 2011-04-11
US20100071940A1 (en) 2010-03-25
CN101668880B (zh) 2011-03-09
KR20100007920A (ko) 2010-01-22
KR101107834B1 (ko) 2012-02-09

Similar Documents

Publication Publication Date Title
JP5286893B2 (ja) 接続端子、接続端子を用いた半導体パッケージ及び半導体パッケージの製造方法
JP4747770B2 (ja) プリント配線板の製造方法、及び半導体チップ搭載基板の製造方法
US7588835B2 (en) Method of treating the surface of copper and copper
JP4872368B2 (ja) 銅表面の前処理方法及びこの方法を用いた配線基板
JP6201622B2 (ja) 接続端子及びそれを用いた半導体チップ搭載用基板
JP2006249519A (ja) 銅の表面処理方法及び銅
JP2009155668A (ja) 無電解パラジウムめっき反応開始促進前処理液、この前処理液を用いた無電解めっき方法、無電解めっき方法で形成された接続端子並びにこの接続端子を用いた半導体パッケージ及びその製造方法
JP5105137B2 (ja) 銅箔を有する基板の製造方法及び銅箔を有する基板
JP4774844B2 (ja) 銅の表面処理方法及び銅
JP5109399B2 (ja) 銅の表面処理方法
JP2008248269A (ja) 銅表面の処理方法およびこの方法を用いた配線基板
JP4605446B2 (ja) 多層配線基板、半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法
JP2005086071A (ja) 多層配線基板、半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法
JP5109400B2 (ja) 銅表面処理液セット、これを用いた銅の表面処理方法、銅、配線基板および半導体パッケージ
JP2007262579A (ja) 銅の表面処理方法及び銅
JP2007107080A (ja) 銅の表面処理方法及び銅表面
JP2007142376A (ja) 半導体チップ搭載用基板、これを用いた半導体パッケージ
JP2010090402A (ja) めっき析出物
JP2006344920A (ja) プリント配線基板、半導体チップ搭載基板、半導体パッケージ、プリント配線基板の製造方法、及び半導体チップ搭載基板の製造方法
JP2006316300A (ja) 銅の表面処理方法及び銅表面
JP2007134692A (ja) 半導体チップ搭載用基板、これを用いた半導体パッケージ
JP5194748B2 (ja) 銅表面の処理方法、銅および配線基板
JP5105162B2 (ja) 銅表面の処理方法
JP2009197304A (ja) 銅表面の処理方法および処理した銅並びに配線基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130205

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130408

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130507

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130520

LAPS Cancellation because of no payment of annual fees