KR102153159B1 - 전력 반도체의 멀티칩 패키지 - Google Patents

전력 반도체의 멀티칩 패키지 Download PDF

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Abstract

본 발명은 전력 반도체의 멀티칩 패키지에 관한 것으로서, 본 발명의 실시 예들은 전력 반도체 칩의 일면에 형성된 게이트 전극, 소스 전극 및 드레인 전극을 리드프레임의 대응되는 각 시그먼트에 플립 본딩 공정으로 각각 접착시킴으로써, 인덕턴스를 감소시키고 와이어 또는 클립의 저항성분을 줄여 제품의 신뢰성을 개선할 수 있는, 전력 반도체의 멀티칩 패키지를 제공하고자 한다.

Description

전력 반도체의 멀티칩 패키지{Multi-Chip Package of Power Semiconductor}
본 발명은 전력 반도체의 멀티칩 패키지(Multi-chip package: MCP)에 관한 것으로서, 더욱 상세하게는 서로 인접하는 반도체 칩의 소스와 드레인 전극을 와이어 본딩 또는 클립본딩 없이, 서로 연결할 수 있는 패키지에 관한 것이다.
최근 컨버터(converter) 또는 인버터(inverter)와 같은 전력 변환 장치는 높은 전력 밀도와 높은 효율이 요구된다. 그러므로 하프 브릿지(Half bridge), 풀 브릿지(full bridge)와 같은 브짓지(bridge) 구조가 회로 설계에 많이 이용되고 있다. 특히, 최근 상업용뿐만 아니라 전장분야에서 모터(motor)를 이용한 응용 제품(application)은 1개, 2개, 4개, 6개 등의 소자를 브릿지 구조로 연결하거나, 단일 패키지 내에서 회로로 구성된 전력 반도체의 멀티칩 패키지(multi-chip package)를 사용한다.
종래의 단일칩(Single chip) 또는 멀티칩(multi-chip) 패키지는 게이트와 소스가 위치한 면을 바닥으로 사용하고, 드레인을 탑(top)으로 사용한다. 종래의 단일칩(Single chip) 또는 멀티칩(multi-chip) 패키지는 드레인을 인접 칩의 소스와 와이어 본딩 또는 클립으로 연결한다.
와이어 본딩(Wire bonding) 또는 클립 본딩은 그 자체로서 부유 용량(stray inductance)을 지닌다. 그러므로 와이어 본딩(Wire bonding) 또는 클립 본딩은 오버 슛(over shoot) 현상으로 인해 제품에 손상(damage)을 가하거나, 전자파 장애(Electromagnetic interference) 문제를 야기하여 시스템의 성능 문제를 일으킨다. 오버 슛 현상은 인덕턴스(inductance)에 의해 드레인 전압이 정격 이상으로 상승하는 것을 말한다. 또한, 와이어 또는 클립의 길이에 따른 저항 성분의 증가는 전력 반도체 패키징의 낮은 ON 저항 확보를 통한 고출력을 어렵게 한다. 따라서 인덕턴스를 감소시키고 와이어 또는 클립의 저항성분을 줄여 제품의 신뢰성을 개선하는 것이 필요하다.
구체적으로, 종래기술은 하부 드레인, 상부 게이트 및 상부 소스가 포함된 구조를 가진다. 이로써, 종래기술에서 와이어 본딩 또는 클립 본딩(Clip bonding) 등을 이용하여 상측 소스(high side source)와 하측 드레인(low side drain)을 연결하는 공정이 필요하다. 이는 모터 구동에 필요한 브릿지 구조 회로를 멀티칩 패키지에서 구현하기 위함이다. 와이어 본딩은 전력 반도체 패키징의 중요한 불량을 유발하는 공정 중의 하나이다. 예를 들면, 와이어 본딩은 본딩 쇼트(bonding short), 와이어 오픈(wire open) 등의 전력 반도체 동작에 치명적인 불량을 유발한다. 따라서, 와이어 본딩 공정에서는 엄격한(tight) 공정 관리가 수반되어야 한다. 또한, 클립 본딩 공정은 구리 클립(Copper clip)의 높은 가격과 클립 본딩 공정시 클립 유동에 따른 쇼트 불량, 클립 하단의 과다 보이드(void) 함유에 따른 저항성 불량, 디자인에 따른 열팽창 계수의 부조화로 인한 칩 크랙(chip crack), 패키지 크랙(package crack) 등의 치명적 불량을 유발할 수 있는 위험 인자들을 갖고 있다.
미국 등록특허공보 US 9,397,212 (2016.07.19), 미국 등록특허공보 US 9,009,870 (2016.04.14), 미국 등록특허공보 US 7,804,131 (2010.09.28), 미국 등록특허공보 US 7,663,211 (2010.02.16),
본 발명의 실시 예들은 전력 반도체 칩의 일면에 형성된 게이트 전극, 소스 전극 및 드레인 전극을 리드프레임의 대응되는 각 시그먼트에 플립 본딩 공정으로 각각 접착시킴으로써, 인덕턴스를 감소시키고 와이어 또는 클립의 저항성분을 줄여 제품의 신뢰성을 개선할 수 있는, 전력 반도체의 멀티칩 패키지를 제공하고자 한다.
종래의 전력 반도체 패키지는 드레인 전극이 게이트 및 소스 전극과 반대면에 구성되어 있다. 반면, 본 발명의 실시 예들은 지속적으로 높아지는 칩 제조(Die fabrication) 및 설계 기술 수준에 따라 게이트 및 소스 전극과 드레인 전극을 동일면에 설계함으로써, 와이어 연결 공정 또는 클립 연결 공정이 불필요한, 전력 반도체의 멀티칩 패키지를 제공하고자 한다.
즉, 본 발명의 실시 예들은 게이트, 소스 및 드레인 전극이 형성된 동일면에 패시베이션(passivation)을 입히고, 전극 영역을 개방(Open)하여 솔더 범프 메탈(solder bump metal)을 올린 후, 리드프레임에 칩 접착 물질을 이용한 플립 본딩으로 칩을 접착시키고 플라스틱 몰딩 컴파운드(Plastic molding compound)로 몰딩 공정을 진행하여 와이어 본딩 공정이 없는 전력 반도체 패키지를 제공할 수 있는, 전력 반도체의 멀티칩 패키지를 제공하고자 한다.
본 발명의 제1 측면에 따르면, 제1 및 제2 시그먼트 그룹을 갖는 리드 프레임; 상기 제1 시그먼트 그룹 상에 형성된 제1 전력 반도체 칩; 및 상기 제2 시그먼트 그룹 상에 형성된 제2 전력 반도체 칩;을 포함하고, 상기 제1 시그먼트 그룹은 서로 떨어져 형성되는 제1 게이트 시그먼트, 제1 소스 시그먼트, 제1 드레인 시그먼트를 포함하고, 상기 제2 시그먼트 그룹은 서로 떨어져 형성되는 제2 게이트 시그먼트, 제2 소스 시그먼트, 제2 드레인 시그먼트를 포함하고, 상기 제1 소스 시그먼트와 상기 제2 드레인 시그먼트는 물리적으로 서로 연결되어 있는 전력 반도체의 멀티칩 패키지가 제공될 수 있다.
상기 제1 전력 반도체 칩은 제1면과 상기 제1면과 반대면인 제2면을 갖고, 상기 제1면에 상기 제1 게이트 시그먼트와 전기적으로 연결된 제1 게이트 전극; 상기 제1면에 상기 제1 소스 시그먼트와 전기적으로 연결된 제1 소스 전극; 및 상기 제1면에 상기 제1 드레인 시그먼트와 전기적으로 연결된 제1 드레인 컨택;을 포함하고, 상기 제2면에 상기 제1 드레인 컨택과 전기적으로 연결된 제1 드레인 전극;을 더 포함할 수 있다.
상기 제1 전력 반도체 칩은, 상기 제1 게이트 시그먼트와 상기 제1 게이트 전극 사이에 형성된 제1 게이트 범프; 상기 제1 소스 시그먼트와 상기 제1 소스 전극 사이에 형성된 제1 소스 범프; 및 상기 제1 드레인 시그먼트와 상기 제1 드레인 컨택 사이에 형성된 제1 드레인 범프;를 더 포함할 수 있다.
상기 제1 드레인 컨택 및 상기 제1 드레인 전극은 전도성 물질로 서로 연결될 수 있다.
상기 제1 및 제2 전력 반도체 칩은, 트렌치 모스펫 또는 절연 게이트 바이폴라 트랜지스터일 수 있다.
상기 전력 반도체의 멀티칩 패키지는, 하프 브릿지(Half bridge) 구동 회로, 풀 브릿지(Full bridge) 구동 회로 및 3상 브릿지 구동 회로 중에서 어느 하나의 구동 회로일 수 있다.
본 발명의 제2 측면에 따르면, 제1 리드 프레임; 상기 제1 리드 프레임 상에 부착된 제1 및 제2 전력 반도체 칩;을 포함하고, 상기 제1 리드 프레임은, 제1 소스 시그먼트; 상기 제1 소스 시그먼트에 의해 서로 떨어져 형성되는 제1 게이트 시그먼트 및 제1 드레인 시그먼트; 제1 소스 시그먼트와 연결된 제1 접속 시그먼트; 상기 제1 접속 시그먼트와 연결되어 형성된 제2 드레인 시그먼트; 및 상기 제2 드레인 시그먼트와 떨어져 형성되는 제2 게이트 시그먼트 및 제2 소스 시그먼트;을 포함하고, 상기 제1 전력 반도체 칩은 상기 제1 소스 시그먼트, 제1 드레인 시그먼트 및 제1 게이트 시그먼트 상에 부착되고, 상기 제2 전력 반도체 칩은 상기 제2 소스 시그먼트, 제2 드레인 시그먼트 및 제2 게이트 시그먼트 상에 부착된 전력 반도체의 멀티칩 패키지가 제공될 수 있다.
상기 제1 전력 반도체 칩은, 상기 제1 게이트 시그먼트와 전기적으로 연결된 제1 게이트 전극; 상기 제1 소스 시그먼트와 전기적으로 연결된 제1 소스 전극; 및 상기 제1 드레인 시그먼트와 전기적으로 연결된 제1 드레인 컨택;을 더 포함할 수 있다.
상기 제2 전력 반도체 칩은, 상기 제2 게이트 시그먼트와 연결된 제2 게이트 전극; 상기 제2 소스 시그먼트와 연결된 제2 소스 전극; 및 상기 제2 드레인 시그먼트와 연결된 제2 드레인 컨택;을 더 포함할 수 있다.
상기 제1 전력 반도체 칩은 상기 제1 드레인 컨택과 반대면에 대응되어 형성되는 제1 드레인 전극;을 더 포함할 수 있다.
상기 제2 전력 반도체 칩은 상기 제2 드레인 컨택과 반대면에 대응되어 형성되는 제2 드레인 전극;을 더 포함할 수 있다.
상기 제1 및 2 전력 반도체 칩은 플립-칩 형태로 배치될 수 있다.
본 발명의 실시 예들은 와이어 본딩 또는 클립 공정을 제거하고 리드프레임을 이용하여 상측 소스와 하측 드레인을 칩 접착(die attach) 공정으로 연결함으로써, 와이어 본딩 및 클립 본딩 공정으로 인해 발생되는 치명적 불량 발생의 위험을 감소시킬 수 있다.
또한, 최근 시스템들은 스트레이 인덕턴스(Stray inductance)에 따른 전압 스파이크(voltage spike)와 노이즈(noise) 발생으로 인한 EMI(Electro Magnetic Interference) 이슈(issue)에 민감하기 때문에 스트레이 인덕턴스를 최소화하기 위한 노력을 하고 있다. 이에 따라, 본 발명의 실시 예들은 높은 스트레이 인덕턴스를 가지는 상측(High side)과 하측(Low side) 간의 와이어와 클립을 이용한 연결 자체를 제거하고 리드프레임을 통해 소스 및 드레인을 연결함으로써, 스트레이 인덕턴스가 낮은 전력 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지가 적용되는 모터 구동 회로를 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지를 위한 리드프레임을 나타낸 평면 도면이다.
도 3은 본 발명의 실시 예에 따른 복수의 전력 반도체 칩을 나타낸 평면 도면이다.
도 4a는 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지를 위한 리드프레임과 복수의 전력 반도체 칩의 하부면을 겹친 평면 도면이다.
도 4b는 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지를 위한 리드프레임과 복수의 전력 반도체 칩을 겹친 평면 도면이다.
도 5는 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지의 단면도이다.
도 6은 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지의 단면도이다.
도 7a는 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지를 위한 리드프레임과 복수의 전력 반도체 칩의 하부면을 겹친 평면 도면이다.
도 7b는 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지를 위한 리드프레임과 복수의 전력 반도체 칩을 겹친 평면 도면이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는 데 필요한 부분을 중심으로 상세히 설명한다. 본 발명의 실시 예를 설명하면서, 본 발명이 속하는 기술 분야에 익히 알려졌고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 동일한 참조부호를 부여할 수도 있다. 그러나 이와 같은 경우라 하더라도 해당 구성 요소가 실시 예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시 예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시 예에서의 각각의 구성 요소에 대한 설명에 기초하여 판단하여야 할 것이다.
도 1은 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지가 적용되는 모터 구동 회로를 나타낸 도면이다.
도 1에 도시된 바와 같이, 모터 구동 회로(2000)는 제1, 제3, 제5 게이트 전극(High side gate, G1, G3, G5)과 제1, 제3, 제5 소스 전극(High side source, S1, S3, S5)과 제1, 제3, 제5 드레인 전극(High side drain, D1, D3, D5)을 구비한 제1 내지 제3 전력 반도체 칩을 포함한다. 그리고 제2, 제4, 제6 게이트 전극(Low side gate, G2, G4, G6), 제2, 제4, 제6 소스 전극(Low side source, S2, S4, S6) 및 제2, 제4, 제6 드레인 전극(Low side drain, D2, D4, D6)을 구비한 제4 내지 제6 전력 반도체 칩을 포함한다. 모터 구동 회로(2000)에서 보듯이, 제1 드레인 전극(D1)으로 Vin 전압이 입력된다. 제1 소스 전극(S1)과 제2 드레인 전극(D2)이 서로 전기적으로 연결된다. 그래서 Vout1 전압을 출력한다. 또한 제3 소스 전극(S3)과 제4 드레인 전극(D4)이 서로 전기적으로 연결된다. 그래서 Vout2 전압을 출력한다. 또한 제5 소스 전극(S5)과 제6 드레인 전극(D6)이 서로 전기적으로 연결된다. 그래서 Vout3 전압을 출력한다. 그래서 Vout1, Vout2, Vout3 전압을 통해 3상의 모터를 구동시키거나 또는 회전시킨다. 제2, 제4, 제6 소스 전극(S2, S4, S6)은 그라운드(접지) 전압을 갖는다.
이러한 모터 구동 회로(2000)는 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지로 구현될 수 있다. 전력 반도체의 멀티칩 패키지는, 하프 브릿지(Half bridge) 구동 회로, 풀 브릿지(Full bridge) 구동 회로 및 3상 브릿지 구동 회로 중에서 어느 하나의 구동 회로에 이용될 수 있다.
최근 에너지 절약(Energy saving)과 탄소배출 규제에 따라 전기 자동차, 전기 스쿠터와 같은 경차(light vehicle) 및 드론과 같은 소형 토이 제품(Toy application)에서는 브러쉬리스 직류 모터(Brushless DC motor)의 이용이 증가되고 있다. 이에 따라, 3상 브짓지(Bridge) 구동 회로의 인버터(Inverter) 사용이 급증하고 있다. 본 발명의 실시 예는 6개 모스펫(MOSFET)의 전력 반도체 칩을 사용하는 전력 반도체의 멀티칩 패키지(multi-chip semiconductor package)로 구현될 수 있다.
도 2는 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지를 위한 리드프레임을 나타낸 평면 도면이다.
전력 반도체의 멀티칩 패키지는 제1, 제2, 제3, 제4, 제5, 제6 시그먼트 그룹(100, 200, 300, 400, 500, 600)을 갖는 리드 프레임(1000)을 포함한다. 도 4b를 참조하면, 각각의 시그먼트 그룹(100 내지 600) 상에 전력 반도체 칩이 개별적으로 부착된다. 예를 들어, 제1 시그먼트 그룹(100) 상에 형성된 제1 전력 반도체 칩이 배치된다. 제2 시그먼트 그룹(200) 상에 제2 전력 반도체 칩이 배치되는 것이다.
그리고 제1 시그먼트 그룹(100)과 제2 시그먼트 그룹(200)을 합하여 제1 리드 프레임(LE1)으로 명명하였다. 마찬가지로, 제3 시그먼트 그룹(300)과 제4 시그먼트 그룹(400)을 합하여 제2 리드 프레임(LE2)으로 명명하였다. 또한 제5 시그먼트 그룹(500)과 제6 시그먼트 그룹(600)을 합하여 제3 리드 프레임(LE3)으로 명명하였다. 그래서 전체 리드 프레임(1000)은 적어도 3개의 리드 프레임(LE1, LE2, LE3)으로 구성되어 있다. 설계의 필요에 따라, 제1 및 제2 리드 프레임(LE1, LE2)만 사용할 수 있다. 하프 브릿지 구동회로에서는 제1 및 제2 리드 프레임(LE1, LE2)만 사용할 수 있다. 그 경우, 전력 반도체 칩이 4개가 사용된다. 그리고 풀 브릿지 구동 회로 또는 3상 브릿지 구동 회로는 제1, 제2, 제3 리드 프레임(LE1, LE2, LE3) 모두를 포함한다. 그 경우, 전력 반도체 칩이 6개가 사용된다.
제1 시그먼트 그룹(100)은 서로 떨어져 형성되는 제1 게이트 시그먼트(GP1), 제1 소스 시그먼트(SP1), 제1 드레인 시그먼트(DP1)를 포함한다. 제2 시그먼트 그룹은 서로 떨어져 형성되는 제2 게이트 시그먼트(GP2), 제2 소스 시그먼트(SP2), 제2 드레인 시그먼트(DP2)를 포함한다. 나머지 시그먼트 그룹도 마찬가지로 배치된다.
제1 소스 시그먼트(SP1)와 제2 드레인 시그먼트(DP2)는 물리적으로 서로 연결되어 있다. 앞의 도 1에서 제시된 3상 회로를 보면, 제1 소스 전극(S1)과 제2 드레인 전극(D2)이 전기적으로 연결되어 있다. 제1 소스 시그먼트(SP1)와 제2 드레인 시그먼트(DP2) 상에 각각 제1 소스 전극(S1)과 제2 드레인 전극(D2)이 전기적으로 연결된다. 그래서 제1 소스 시그먼트(SP1)와 제2 드레인 시그먼트(DP2)는 물리적으로 서로 연결되어 있어야 한다.
마찬가지로 제2 소스 시그먼트(SP2)와 상기 제3 드레인 시그먼트(DP3)는 물리적으로 서로 연결되어 있다. 마찬가지로, 제3 소스 시그먼트(SP3)와 상기 제4 드레인 시그먼트(DP4)는 물리적으로 서로 연결되어 있다. 여기서 시그먼트(segment)는 전도성 금속 물질로 이루어져 있으며, 패들(paddle)이라고도 부른다. 드레인 시그먼트 면적보다 소스 시그먼트 면적이 더 크다. 도 2에서 제1 리드 프레임(LE1)은 제1 소스 시그먼트(SP1)와 연결된 제1 접속 시그먼트(BR1)를 더 포함한다. 그래서 상기 제1 접속 시그먼트(BR1)를 통해 제1 소스 시그먼트(SP1)와 제2 드레인 시그먼트(DP2)가 물리적 및 전기적으로 서로 연결되어 있다. 제2, 제3 접속 시그먼트(BR2, BR3)로 마찬가지이다.
도 3은 본 발명의 실시 예에 따른 복수의 전력 반도체 칩을 나타낸 평면 도면이다.
도 3에서 보듯이, 각각의 전력 반도체 칩은 서로 떨어져 형성되는 게이트 범프(GB), 소스 범프(SB), 드레인 범프(DB)를 포함한다. 범프는 모두 금속 재질로 이루어져 있다.
제1 전력 반도체 칩(10)은 제1 게이트 범프(GB1), 제1 소스 범프(SB1) 및 제1 드레인 범프(DB1)를 포함한다. 제2 전력 반도체 칩(20)은 제2 게이트 범프(GB2), 제2 소스 범프(SB2) 및 제2 드레인 범프(DB2)를 포함한다. 제3, 제4, 제5, 제6 전력 반도체 칩(30, 40, 50, 60)도 마찬가지로 각각에 해당되는 게이트 범프(GB3 내지 GB6), 소스 범프(SB3 내지 SB6), 드레인 범프(DB3 내지 DB6)를 포함한다. 각각의 게이트, 소스, 드레인 범프는 각각 리드 프레임의 게이트, 소스, 드레인 시그먼트와 일대일 대응 되도록 배치된다. 또한 각각의 게이트, 소스, 드레인 범프는 전력 반도체 칩의 게이트, 소스, 드레인 전극과 일대일 대응 되도록 배치된다. 결국 전력 반도체 칩의 게이트, 소스, 드레인 전극은 리드 프레임의 게이트, 소스, 드레인 시그먼트와 일대일 대응 되도록 배치된다.
도 4a는 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지를 위한 리드프레임과 복수의 전력 반도체 칩의 하부면을 겹친 평면 도면이다.
도 4a에서 보듯이, 제1 게이트 시그먼트(GP1) 상에 제1 게이트 범프(GB1)가 배치된다. 도 5를 참조하면, 제1 게이트 시그먼트(GP1)와 제1 게이트 범프(GB1)는 솔더 물질(110)을 통해서 서로 전기적으로 연결된다. 제1 소스 시그먼트(SP1)상에 제1 소스 범프(SB1)가 배치된다. 도 5를 참조하면, 제1 소스 시그먼트(SP1)와 제1 소스 범프(SB1)는 솔더 물질(110)을 통해, 서로 전기적으로 연결된다. 그리고 제1 드레인 시그먼트(DP1) 상에 제1 드레인 범프(DB1)가 배치된다. 도 5를 참조하면, 제1 드레인 시그먼트(DP1)와 제1 드레인 범프(DB1)는 솔더 물질(110)을 통해 서로 전기적으로 연결된다. 제2 내지 제6 게이트 범프(GB2 내지 GB6), 제2 내지 제6 소스 범프(SB2 내지 SB6), 제2 내지 제6 드레인 범프(DB2 내지 DB6)도 마찬가지이어서 설명을 생략한다.
도 4b는 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지를 위한 리드프레임과 복수의 전력 반도체 칩을 겹친 평면 도면이다.
도 4b는 전력 반도체 칩을 각각 리드프레임에 배치 했을 때 모습이다. 제1 시그먼트 그룹(100) 상에 형성된 제1 전력 반도체 칩(10)이 배치된다. 제2 시그먼트 그룹(200) 상에 제2 전력 반도체 칩(20)이 배치되는 것이다. 나머지 전력 반도체 칩(30 내지 60)도 마찬가지로 각각 제3, 제4, 제5, 제6 시그먼트 그룹(300 내지 600) 위에 배치된다. 제1 리드 프레임(LE1)에 두 개의 전력 반도체 칩(10, 20)이 배치된다. 제2 리드 프레임(LE2)에 두 개의 전력 반도체 칩(30, 40)이 배치된다. 제3 리드 프레임(LE3)에 두 개의 전력 반도체 칩(50, 60)이 배치된다.
각각의 전력 반도체 칩 표면에는 드레인 전극(D1 내지 D6)이 형성된다. 나중에 설명하겠지만, 도 6을 참조하면, 드레인 전극(D1 내지 D6)과 드레인 컨택(DC1 내지 DC6)은 관통홀 또는 인터커넥트 구조(T1 내지 T6)을 통해서 전기적으로 서로 연결된다.
일반적으로 전력 반도체 칩은 일면에 게이트 전극, 소스 전극이 형성되고, 타면에 드레인 전극이 형성되지만. 본 발명의 실시 예에 있어서, 전력 반도체 칩의 일면에 게이트 전극, 소스 전극, 드레인 컨택(드레인 컨택)이 모두 형성된다. 그래서 타면에 형성된 드레인 전극과 연결되는 클립 본딩, 또는 와이어 본딩이 필요 없다.
그래서 와이어 또는 클립의 저항성분을 줄여 제품의 신뢰성을 개선할 수 있는, 전력 반도체의 멀티칩 패키지를 제공할 수 있다. 또한, 최근 시스템들은 스트레이 인덕턴스(Stray inductance)에 따른 전압 스파이크(voltage spike)와 노이즈(noise) 발생으로 인한 EMI(Electro Magnetic Interference) 이슈(issue)에 민감하기 때문에 스트레이 인덕턴스를 최소화하기 위한 노력을 하고 있다. 이에 따라, 본 발명의 실시 예들은 높은 스트레이 인덕턴스를 가지는 상측(High side)과 하측(Low side) 간의 와이어와 클립을 이용한 연결 자체를 제거하고 리드프레임을 통해 소스 및 드레인을 연결함으로써, 스트레이 인덕턴스가 낮은 전력 반도체 패키지를 제공할 수 있다.
도 5는 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지의 단면도이다.
도 4b에서 5-5의 단면을 나타낸다. 도 5에 도시된 바와 같이, 제1 전력 반도체 칩(10)은 제1면에 형성된 제1 게이트 전극(G1), 제1 소스 전극(S1), 제2면에 형성된 제1 드레인 전극(D1)을 포함한다. 제1 게이트 전극(G1)은 제1 게이트 범프(GB1)와 연결되고, 솔더 물질(110)을 통해 제1 게이트 시그먼트(GP1)와 전기적으로 연결된다. 마찬가지로, 제1 소스 전극(S1)도 제1 소스 범프(SB1)와 연결되고, 솔더 물질(110)을 통해, 제1 소스 시그먼트(SP1)와 전기적으로 연결된다.
여기서, 전력 반도체 칩은 트렌치 모스펫 또는 절연 게이트 바이폴라 트랜지스터인 것을 특징으로 한다. 그리고 전력 반도체 칩은 플립-칩(flip-chip) 형태로 패키징 된다. 즉, 게이트, 소스 전극이 아래면(제1면)을 향하고, 드레인 전극이 윗면(제2면)을 향하도록 칩을 거꾸로 배치하는 것이다. 일반적인 칩은 게이트, 소스 전극이 위를 향하고, 드레인 전극이 아래면에 배치된다. 본 발명에서 제1면이 아래면에 해당되고, 제2면이 1면보다 위에 있는 면을 말한다. 편의상, 도 6을 참조하면, 제1면에 형성되는 드레인 전극을 제1 내지 제6 드레인 컨택(DC1 내지 DC6), 제2면에 형성되는 드레인 전극을 제1 내지 제6 드레인 전극(D1 내지 D6)이라 명명하였다. 제2면에 형성되는 드레인 전극(D1 내지 D6)은 도 1의 회로상에 표시한 드레인 전극(D1 내지 D6)과 일치한다. 제1 내지 제6 드레인 컨택(DC1 내지 DC6)은 상부 드레인 패드 또는 상부 드레인 컨택이라고 부를 수도 있다. 이하, 드레인 컨택(DC1-DC6)을 제2면에 형성되는 드레인 전극(D1 내지 D6)과 구별하기 위해, 드레인 컨택(Drain contact, 줄여서 DC)으로 명명하고자 한다.
도 6은 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지의 단면도이다.
도 4b에서 6-6의 단면을 나타낸다. 도 6에 도시된 바와 같이, 제1 전력 반도체 칩(10)의 제2면에 형성된 제1 드레인 전극(D1)은 제1 드레인 컨택(DC1)과 관통홀 또는 인터커넥트 구조(T1)를 통해 전기적으로 연결된다. 관통홀 또는 인터커넥트 구조는 전도성 물질로 채운 구조 또는 금속 배선으로 구성될 수 있다. 또한, 제1 드레인 컨택(DC1)은 제1 드레인 범프(DB1)와 연결된다. 그리고 제1 드레인 범프(DB1)는 솔더 물질(210)을 통해 제1 드레인 시그먼트(DP1)와 전기적으로 연결된다. 결국 제1 드레인 전극(D1)이 제1 드레인 시그먼트(DP1)와 전기적으로 연결되는 것이다. 나머지, 제2 내지 제6 드레인 전극(D2 내지 D6)은 마찬가지이어서 설명을 생략한다.
도 7a는 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지를 위한 리드프레임과 복수의 전력 반도체 칩의 하부면을 겹친 평면 도면이다. 앞의 4a에서 설명을 했기 때문에 생략한다. 여기서 주목할 점은 제1 소스 시그먼트(SP1)와 제2 드레인 시그먼트(DP2)가 제1 접속 시그먼트(BR1)를 통해 물리적으로 서로 연결되어 있다는 것이다. 제1 접속 시그먼트(BR1)는 제1 소스 시그먼트(SP1)와 제2 드레인 시그먼트(DP2)를 연결하는 연결 브리지이다.
도 7b는 본 발명의 실시 예에 따른 전력 반도체의 멀티칩 패키지를 위한 리드프레임과 복수의 전력 반도체 칩을 겹친 평면 도면이다.
도 7b는 도7a에서 7-7의 단면을 나타낸다. 제1 소스 시그먼트(SP1)와 제2 드레인 시그먼트(DP2)가 제1 접속 시그먼트(BR1)를 통해 물리적 및 전기적으로 서로 연결되어 있다는 것이다. 이는 도 1에서 보듯이 모터를 구동하기 위한 Vout을 출력하기 위함이다.
이상에서 설명한 실시 예들은 그 일 예로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
G1 내지 G6: 제1 내지 제6 게이트 전극
S1 내지 S6: 제1 내지 제6 소스 전극
D1 내지 D6: 제1 내지 제6 드레인 전극
1000: 리드 프레임
LE1 내지 LE3: 제1 내지 제3 리드 프레임
100 내지 600: 제1 내지 제6 시그먼트 그룹
GP1 내지 GP6: 제1 내지 제6 게이트 시그먼트
SP1 내지 SP6: 제1 내지 제6 소스 시그먼트
DP1 내지 DP6: 제1 내지 제6 드레인 시그먼트
BR1 내지 BR3: 제1 내지 제3 접속 시그먼트
10 내지 60: 제1 내지 제6 전력 반도체 칩
GB1 내지 GB6: 제1 내지 제6 게이트 범프
SB1 내지 SB6: 제1 내지 제6 소스 범프
DB1 내지 DB6: 제1 내지 제6 드레인 범프
110, 210: 솔더 물질
T1 내지 T4: 관통홀 또는 인터커넥트 구조
DC1 내지 DC6: 제1 내지 제6 드레인 컨택

Claims (12)

  1. 제1 및 제2 시그먼트 그룹을 갖는 리드 프레임;
    상기 제1 시그먼트 그룹 상에 형성된 제1 전력 반도체 칩; 및
    상기 제2 시그먼트 그룹 상에 형성된 제2 전력 반도체 칩;을 포함하고,
    상기 제1 시그먼트 그룹은 서로 떨어져 형성되는 제1 게이트 시그먼트, 제1 소스 시그먼트, 제1 드레인 시그먼트를 포함하고,
    상기 제2 시그먼트 그룹은 서로 떨어져 형성되는 제2 게이트 시그먼트, 제2 소스 시그먼트, 제2 드레인 시그먼트를 포함하고,
    상기 제1 소스 시그먼트와 상기 제2 드레인 시그먼트는 제1 접속 시그먼트를 통해 물리적으로 서로 연결되어 있는 전력 반도체의 멀티칩 패키지.
  2. 제1항에 있어서,
    상기 제1 전력 반도체 칩은 제1면과 상기 제1면과 반대면인 제2면을 갖고,
    상기 제1면에 상기 제1 게이트 시그먼트와 전기적으로 연결된 제1 게이트 전극;
    상기 제1면에 상기 제1 소스 시그먼트와 전기적으로 연결된 제1 소스 전극; 및
    상기 제1면에 상기 제1 드레인 시그먼트와 전기적으로 연결된 제1 드레인 컨택;을 포함하고,
    상기 제2면에 상기 제1 드레인 컨택과 전기적으로 연결된 제1 드레인 전극;을 더 포함하는 전력 반도체의 멀티칩 패키지.
  3. 제2항에 있어서,
    상기 제1 전력 반도체 칩은,
    상기 제1 게이트 시그먼트와 상기 제1 게이트 전극 사이에 형성된 제1 게이트 범프;
    상기 제1 소스 시그먼트와 상기 제1 소스 전극 사이에 형성된 제1 소스 범프; 및
    상기 제1 드레인 시그먼트와 상기 제1 드레인 컨택 사이에 형성된 제1 드레인 범프;를 더 포함하는 전력 반도체의 멀티칩 패키지.
  4. 제2항에 있어서,
    상기 제1 드레인 컨택 및 상기 제1 드레인 전극은 전도성 물질로 서로 연결되는 전력 반도체의 멀티칩 패키지.
  5. 제1항에 있어서,
    상기 제1 및 제2 전력 반도체 칩은,
    트렌치 모스펫 또는 절연 게이트 바이폴라 트랜지스터인 것을 특징으로 하는 전력 반도체의 멀티칩 패키지.
  6. 제1항에 있어서,
    상기 전력 반도체의 멀티칩 패키지는,
    하프 브릿지(Half bridge) 구동 회로, 풀 브릿지(Full bridge) 구동 회로 및 3상 브릿지 구동 회로 중에서 어느 하나의 구동 회로인 것을 특징으로 하는 전력 반도체의 멀티칩 패키지.
  7. 제1 리드 프레임;
    상기 제1 리드 프레임 상에 부착된 제1 및 제2 전력 반도체 칩;을 포함하고,
    상기 제1 리드 프레임은,
    제1 소스 시그먼트;
    상기 제1 소스 시그먼트에 의해 서로 떨어져 형성되는 제1 게이트 시그먼트 및 제1 드레인 시그먼트;
    제1 소스 시그먼트와 연결된 제1 접속 시그먼트;
    상기 제1 접속 시그먼트와 연결되어 형성된 제2 드레인 시그먼트; 및
    상기 제2 드레인 시그먼트와 떨어져 형성되는 제2 게이트 시그먼트 및 제2 소스 시그먼트;을 포함하고,
    상기 제1 전력 반도체 칩은 상기 제1 소스 시그먼트, 제1 드레인 시그먼트 및 제1 게이트 시그먼트 상에 부착되고,
    상기 제2 전력 반도체 칩은 상기 제2 소스 시그먼트, 제2 드레인 시그먼트 및 제2 게이트 시그먼트 상에 부착된 전력 반도체의 멀티칩 패키지.
  8. 제7항에 있어서,
    상기 제1 전력 반도체 칩은,
    상기 제1 게이트 시그먼트와 전기적으로 연결된 제1 게이트 전극;
    상기 제1 소스 시그먼트와 전기적으로 연결된 제1 소스 전극; 및
    상기 제1 드레인 시그먼트와 전기적으로 연결된 제1 드레인 컨택;을 더 포함하는 전력 반도체의 멀티칩 패키지.
  9. 제7항에 있어서,
    상기 제2 전력 반도체 칩은,
    상기 제2 게이트 시그먼트와 연결된 제2 게이트 전극;
    상기 제2 소스 시그먼트와 연결된 제2 소스 전극; 및
    상기 제2 드레인 시그먼트와 연결된 제2 드레인 컨택;을 더 포함하는 전력 반도체의 멀티칩 패키지.
  10. 제8항에 있어서,
    상기 제1 전력 반도체 칩은
    상기 제1 드레인 컨택과 반대면에 대응되어 형성되는 제1 드레인 전극;을 더 포함하는 전력 반도체의 멀티칩 패키지.
  11. 제9항에 있어서,
    상기 제2 전력 반도체 칩은
    상기 제2 드레인 컨택과 반대면에 대응되어 형성되는 제2 드레인 전극;을 더 포함하는 전력 반도체의 멀티칩 패키지.
  12. 제7항에 있어서,
    상기 제1 및 2 전력 반도체 칩은 플립-칩 형태로 배치되는 전력 반도체의 멀티칩 패키지.
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