TWI399789B - 半導體裝置 - Google Patents

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TWI399789B
TWI399789B TW094112148A TW94112148A TWI399789B TW I399789 B TWI399789 B TW I399789B TW 094112148 A TW094112148 A TW 094112148A TW 94112148 A TW94112148 A TW 94112148A TW I399789 B TWI399789 B TW I399789B
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semiconductor
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Masaki Shiraishi
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Renesas Electronics Corp
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Description

半導體裝置
本發明係有關於一種半導體裝置技術，特別係有關於一種可有效適用於具有電源電路的半導體裝置的技術。
作為電源電路的一例之被廣泛地使用的DC－DC轉換器係具有高端開關用功率型MOS．FET(Metal Oxide Semiconductor Field Effect Transistor)與低端開關用功率型MOS．FET串聯連接的構造。高端開關用功率型MOS．FET具有DC－DC轉換器的控制用的開關功能，低端開關用功率型MOS．FET具有同步整流用的開關功能，藉著此二個功率型MOS．FET一面捉取同步一面交互地進行開/關，可進行電源電壓的轉換。
再者，於此DC－DC轉換器中，有於其輸出上電性連接有與上述低端開關用功率型MOS．FET相並聯的蕭基二極體之轉換器。即，將順向電壓VF比低端開關用功率型MOS．FET的寄生(本體)二極體低的蕭基二極體與低端開關用功率型MOS．FET並聯連接，藉著使流動於DC－DC轉換器的停滯時間中(高端開關及低端開關用的二者的功率型MOS．FET關閉的期間)的電流轉流至蕭基二極體，可圖謀減低二極體的導通損失及減低因反相回復時間(trr)的高速化所造成的二極體回復損失，使DC－DC轉換器的停滯時間中的損失減低，謀求電壓轉換效率的提高。於發明者經檢討的DC－DC轉換器中，將高端開關用功率型MOS．FET、低端開關用功率型MOS．FET、用以控制該等功率型MOS．FET的動作的控制用IC(Integrated circuit)及上述蕭基二極體分別形成於不同的半導體晶片，進而將該各半導體晶片封裝於不同的封裝體中。
於DC－DC轉換器中，例如於日本特開2002－217416號公報中有記載，揭露有一種將高端開關以橫型的功率型MOS．FET形成，將低端開關以縱形的功率型MOS．FET形成的技術(參照專利文獻1)。
又，於例如日本特開2001－25239號公報中，係揭露有一種用以將控制電路、驅動電路及功率型MOS．FET經單晶片化的DC－DC轉換器中所存在的問題－噪音以電阻及電容減低的技術(參照專利文獻2)。
[專利文獻1]日本特開2002－217416號公報[專利文獻2]日本特開2001－25239號公報
又，於如上所述的將高端開關用功率型MOS．FET、低端開關用功率型MOS．FET、控制用IC及蕭基二極體分別形成於不同的半導體晶片，進而將該各半導體晶片封裝於不同的封裝體的構造中，本發明者發現存在有以下問題。
即，於封裝體分別形成的上述構造中，於停滯時間中朝蕭基二極體的負載電流的轉流因用以電性連接蕭基二極體的負極與DC－DC轉換器的輸出的配線及用以電性連接蕭基二極體的正極與接地用配線的配線的電感而被阻礙，結果，儘管已經連接順向電壓較寄生二極體低的蕭基二極體，於減低二極體的導通損失及減低因反向回復時間的高速化所造成的二極體回復損失上仍有無法得到充份效果的問題。
又，因上述配線的電感，於停滯時間流動於蕭基二極體的負載電流變小，於低端開關用功率型MOS．FET的本體二極體中亦有流動負載電流時，DC－DC轉換器的輸出側的電位會下降本體二極體的順向電壓的幅度，落至負電位，與功率型MOS．FET電性連接的控制用IC的輸出亦成為負電位，結果於控制用IC內寄生的npn雙極電晶體開啟，有控制用IC的消耗電流增加的問題。然後，此狀態持續下去，控制用IC的CMOS(Complementary MOS)反相器的p通道型MOS．FET的源極電極(BOOT)側與DC－DC轉換器的輸出之間的電位比規定的電位值低時，DC－DC轉換器的保護電路功能會自動作動，有產生使高端開關用功率型MOS．FET的動作停止之誤動作之問題。此外，包含DC－DC轉換器的系統藉著於CPU等負載電路中電性連接複數個DC－DC轉換器而構成全體系統時，於個別的DC－DC轉換器以另外的封裝體連接蕭基二極體時，亦有阻礙全體系統小型化的問題。
本發明之目的係提供一種可使半導體裝置的電源轉換效率提高的技術。
本發明的前述及其他目的與新的特徵由本說明書的記載及所附圖示可明白。
如下所述簡單地說明本發明所揭露的發明中之代表性的發明之概要。
即，本發明之半導體裝置具備有：第1電源端子，係用以供給第1電位者；第2電源端子，係用以供給比前述第1電位低的第2電位者；第1、第2場效電晶體，係串聯連接於前述第1、第2電源端子之間者；控制電路，係與該等第1、第2場效電晶體的輸出電性連接，用以控制該第1、第2場效電晶體的動作者；輸出配線部，係連接於用以連接前述第1、第2場效電晶體的配線者；及蕭基二極體，係於前述輸出配線部與前述第2電源端子之間與前述第2場效電晶體並聯連接者；又，前述第1場效電晶體、前述第2場效電晶體、前述控制電路及前述蕭基二極體分別形成於不同的半導體晶片，且前述各半導體晶片被封止於一個封止體。
如下所述簡單地說明依本發明所揭露的發明中之代表性的發明所得到的效果。
即，藉著將前述第1場效電晶體、前述第2場效電晶體、前述控制電路及前述蕭基二極體分別形成於不同的半導體晶片，且將前述各半導體晶片封止於一個封止體，由於可縮短用以電性連接前述蕭基二極體的正極與前述輸出配線部的配線部份及用以電性連接前述蕭基二極體的負極與前述第2電源端子的配線部份的長度，可減低該配線部份的電感，故可使停滯時間中的二極體導通損失及二極體回復損失減低，可使半導體裝置的電壓轉換效率提高。
於以下實施形態中，為了方便分成複數節或複數個實施形態說明，但除了特別說明的時候，各實施形態之間並不是沒有關係，各實施形態係其他實施形態的一部份或全部的變形例，或具有詳細、補充說明等關係。又，於以下實施形態中，提到要件的數目等(包含個數、數值、量、範圍等)時，除了特別說明及原理上明顯地限定於特定的數者等，並不限定於該特定的數，為特定的數以上或以下皆可。進而，於以下實施形態中，其構成要件(亦包含要件步驟等)除了特別說明及原理上明顯地認為是必要者等，不一定是必要的要件。相同地，於以下實施形態中，提到構成要件等的形狀、位置關係等時，除了特別說明及原理上明顯地認為並非如此等，實質上包含近似或類似於該形狀等者等。關於上述數值及範圍亦是相同。又，於用以說明本實施形態的所有圖中，具有相同功能者給予相同符號，省略其反覆的說明。又，於本實施形態中，將用以表示場效電晶體的MOS．FET(Metal Oxide Semiconductor Field Effect Transistor)簡稱為MOS。以下，以圖示詳細地說明本發明之實施形態。
(實施形態1)
本實施形態1之半導體裝置係被使用於例如桌上型個人電腦、筆記型電腦、伺服器或遊戲機等電子機器的電源電路的非絕緣型DC－DC轉換器。圖1係顯示該非絕緣型DC－DC轉換器1的電路圖的一例。非絕緣型DC－DC轉換器1具有控制電路2、驅動電路(第1、第2控制電路)3a、3b、功率型MOS(第1、第2場效電晶體)Q1、Q2、蕭基二極體(第1二極體)D1、線圈L1及電容器C1等元件。
控制電路2係用以供給用來控制功率型MOSQ1、Q2的電壓開關開啟的幅度(開啟時間)的訊號的電路。此控制電路2與功率型MOSQ1、Q2分開封裝。此控制電路2的輸出(控制訊號用的端子)與驅動電路3a、3b的輸入電性連接。驅動電路3a、3b的輸出則分別與功率型MOSQ1、Q2的閘極電性連接。驅動電路3a、3b係用以藉著由控制電路2供給的控制訊號分別控制功率型MOSQ1、Q2的閘極的電位，控制功率型MOSQ1、Q2的動作的電路。驅動電路3a、3b藉著例如CMOS反相器而形成。圖2顯示驅動電路3a的電路圖的一例。驅動電路3a具有p通道型的功率型MOSQ3與n通道型的功率型MOSQ4串聯相輔連接的電路構造。驅動電路3a被控制於控制用的輸入訊號IN1，經由功率型MOSQ1控制輸出訊號OUT1的位準。又，G表示閘極、D表示汲極、S表示源極。又，驅動電路3b的動作由於與驅動電路3a大約相同，故省略說明。
圖1所示的上述功率型MOSQ1、Q2係串聯連接於用以供給輸入用電源電位(第1電源電位)Vin的端子(第1電源端子)ET1與用以供給基準電位(第2電源電位)GND的端子(第2電源端子)之間。即，功率型MOSQ1其源極．汲極路徑串聯連接於端子ET1與輸出節點(輸出端子)N1之間，功率型MOSQ2其源極．汲極路徑串聯連接於輸出節點N1與接地電位GND供給用的端子之間。輸入電源電位Vin例如5~12V。又，基準電位GND係例如比輸入用電源電位低的電源電位，例如於接地電位為0(零)V。又，非絕緣型DC－DC轉換器1的動作頻率(將功率型MOSQ1、Q2開啟、關閉時的周期)例如為1MHz左右。
功率型MOSQ1係高端開關(高電位側：第1動作電位)用的功率型電晶體，具有用以儲蓄能量至線圈L1的開關功能，該線圈L1係用以供給電力至非絕緣型DC－DC轉換器1的輸出(負載電路4的輸入)者。該功率型MOSQ1係藉著其通道形成於半導體晶片的厚度方向的緃型場效電晶體而形成。依本發明者的檢討，於高端開關用功率型MOSQ1中，藉著附加於其的寄生容量，隨著非絕緣型DC－DC轉換器1的動作頻率的變高，開關損失(開路損失及閉路損失)會明顯地變大。因此，一般而言，考量到開關損失，高端開關用場效電晶體宜使用其通道沿著半導體晶片的主面(與半導體晶片的厚度方向交叉的面)形成的橫型的場效電晶體。其理由為橫型的場效電晶體其閘極電極與汲極區域的重疊面積比緃型的場效電晶體小，故可減低被附加於閘極與汲極之間的寄生容量(閘極寄生容量)。但是，欲使橫型場效電晶體動作時所產生的電阻(開啟電阻)與緃型場效電晶體為相同值時，橫型的場效電晶體的單元(cell)面積就必須為縱型場效電晶體的單元面積的約2.5倍以上，故不利於元件的小型化。相對於此，使用縱型的場效電晶體，相較於橫型的場效電晶體，可增加其每單位面積的通道寬度，可減低開啟電阻。即，藉著以縱型的場效電晶體形成高端開關用功率型MOSQ1，可實現元件的小型化，且可使封裝小型化。
另一方面，功率型MOSQ2係低端開關(低電位側：第2動作電壓)用的功率型電晶體，係非絕緣型DC－DC轉換器1的整流用的電晶體，具有與控制電路2的頻率同步地降低電晶體的電阻，進行整流的功能。此功率型MOSQ2與功率型MOSQ1相同地，藉著其通道沿著半導體晶片的厚度方向形成的緃型功率型MOS而形成。其理由例如如下所述。圖3係顯示非絕緣型DC－DC轉換器1的時序圖的一例。Ton表示高端開關用功率型MOSQ1的開啟時的脈衝寬度，T表示脈衝周期。如圖3所示，低端用的功率型MOSQ2其開啟時間(外加電壓的時間)比高端開關用功率型MOSQ1的開啟時間長。因此，由於於功率型MOSQ2的開關損失、即因開啟電阻所造成的損失較大，故相較於橫型的場效電晶體，使用可增加每單位面積的通道寬度的緃型的場效電晶體較為有利。即，以縱型的場效電晶體形成低端開關用功率型MOSQ2，由於可縮小開啟電阻，故即使流動於非絕緣型DC－DC轉換器1的電流增大，亦可使電壓轉換效率提高。
於圖1的非絕緣型DC－DC轉換器1的用以連接功率型MOSQ1的源極與功率型MOSQ2的汲極的配線之間設置有用以將輸出用電源電位朝外部供給的輸出節點N1。輸出節點N1經由輸出配線與線圈L1電性連接，進而經由輸出配線與負載電路4電性連接。用以連結此輸出節點N1及線圈L1的輸出配線與基準電位GND供給用端子之間，與功率型MOSQ2並聯地電性連接有順向電壓Vf比上述功率型MOSQ2的寄生二極體Dp低的蕭基二極體D1。蕭基二極體D1的正極與基準電位GND供給用端子電性連接，負極與用以連結上述線圈L1與輸出節點N1的輸出配線電性連接。藉著連接蕭基二極體D1，可使功率型MOSQ2關閉時的停滯時間的電壓降縮小，可減少二極體的導通損失。又，可減低因反相回復時間(trr)的高速化所造成的二極體的回復損失。
上述用以連結線圈L1與負載電路4的輸出配線與基準電位GND供給用端子之間電性連接有上述電容器C1。負載電路4可例舉上述電子機器的CPU(Central Processing Unit)或DSP(Digital Signal Processor)等。又，圖1的端子ET2、ET3分別為朝驅動電路3a、3b供給電源電壓的端子。
於此電路中，藉著以功率型MOSQ1、Q2一面取同步一面交互地進行開/關而進行電源電壓的轉換。即，高端開關用功率型MOSQ1開啟時，電流(第1電流)I1由與功率型MOSQ1的汲極電性連接的端子ET1經由功率型MOSQ1朝輸出節點N1流動，高端開關用功率型MOSQ1關閉時，藉著線圈L1的反相電壓電流I2會流動。於此電流I2流動時使低端開關用功率型MOSQ2開啟時，可使電壓降變小。上述電流I1係例如20A左右的大電流。
圖4係顯示本發明者經檢討之非絕緣型DC－DC轉換器的封裝構造的一例。於此非絕緣型DC－DC轉換器50A中，將高端開關用功率型MOSQ1、低端開關用功率型MOSQ2、驅動電路3a、3b及蕭基二極體D1分別形成於不同的半導體晶片5a~5d，分別被封裝於不同的封裝體6a~6d。然後，各封裝體6a~6d之間經由用以搭載封裝體6a~6d的配線基板的配線電性連接。但是，於此封裝構造中，本發明者發現有以下問題。
第1個問題係藉著將蕭基二極體D1另外封裝，用以電性連接蕭基二極體D1的負極與DC－DC轉換器的輸出配線的配線的路徑及用以電性連接蕭基二極體D1的正極與接地用配線的電線的路徑變長，寄生於該等配線的電感Lk、La變大，結果，因連接蕭基二極體D1所帶來的電壓轉換效率的提升效果變小。即，於非絕緣型DC－DC轉換器1的停滯時間(兩功率型MOSQ1、Q2關閉的期間)中的負載電流朝蕭基二極體D1的轉流因上述配線的電感Lk、La而被阻礙，結果，儘管已經連接順向電壓Vf較寄生二極體Dp低的蕭基二極體D1，於減低二極體的導通損失及減低因反向回復時間(trr)的高速化所造成的二極體回復損失上仍有無法得到充份效果的問題。近年來，於非絕緣型DC－DC轉換器中，由於伴隨著負載電路4的驅動電流的增大，不僅於非絕緣型DC－DC轉換器中必須的驅動電流增大，且由安定地供給定電壓的觀點及線圈L1或電容器C1小型化(使元件個數減低且全體尺寸縮小)的觀點來看，非絕緣型DC－DC轉換器的動作頻率亦一直變高，故起因於上述配線電感Lk、La的問題愈加明顯。
第2個問題係由於上述負載電流朝蕭基二極體D1的轉流被配線的電感Lk、La阻礙，於形成驅動電路3a、3b的驅動元件(半導體晶片5c)上產生的問題。以圖5及圖6說明此問題。圖5係包含驅動電路3、3b與其輸出段的非絕緣型DC－DC轉換器的電路說明圖，圖6係經形成驅動電路3a的半導體晶片5c的寄生元件的動作的說明圖。圖5的端子ET4係上述基準電位GND供給用端子，端ET5係非絕緣型DC－DC轉換器1的輸出端子。端子ET6(BOOT)係用以控制高端開關用功率型MOSQ1的閘極的開機啟動電路用端子，由於功率型MOSQ1的源極電位相對於基準電位GND為高值(上浮)，故相對於該電壓，由端子ET6供給電壓。符號UVL係於端子ET5與端子ET6之間的電壓未達某一定的基準電壓時，判斷為異常狀態，具有使非絕緣型DC－DC轉換器1的輸出自動停止的功能的保護電路。又，符號GH係表示高端開關用功率型MOSQ1的閘極。又，圖6的半導體基板SUB係上述半導體晶片5c的基板部，由例如p型的矽(Si)單晶構成。符號NISO表示n型的半導體區域，PW表示p型的半導體區域(p井)，CHN表示形成p通道型的功率型MOSQ3的通道的n型半導體區域，CHP表示形成n通道型的功率型MOSQ4的通道的p型半導體區域，PR1表示p通道型的功率型MOSQ3的源極．汲極用的P＋ 型半導體區域，NR1表示n通道型的功率型MOSQ4的源極．汲極用的n＋ 型半導體區域。
於此構造中，於兩功率型MOSQ1、Q2的停滯時間時，負載電流通過蕭基二極體D1供給。但，大負載時，如上所述因配線的電感Lk、La，流動於蕭基二極體D1的負載電流變小，於低端開關用功率型MOSQ2的寄生二極體(本體二極體)Dp亦有負載電流流動時，非絕緣型DC－DC轉換器1的輸出側的端子ET5(VSWH)的電位會下降寄生二極體Dp的順向電壓Vf的幅度，落至負電位，與功率型MOSQ1電性連接的驅動晶片(控制用IC)的輸出亦成為負電位，結果，於半導體晶片5c內寄生的npn型雙極電晶體Qp開啟，有驅動晶片的消耗電流增加的問題。進而，由端子ET6(BOOT)抽出電荷的量變大，端子ET5與端子ET6之間的電位比規定的電位值低時，上述保護電路UVL會自動操作，有產生使功率型MOSQ1的動作停止之誤動作之問題。
第3個問題係由於蕭基二極體D1另外封裝，有系統大型化的問題。特別是對一個負載電路4電性連接複數個非絕緣型DC－DC轉換器而構成全體系統時，於個別的非絕緣型DC－DC轉換器以另外的封裝體連接蕭基二極體D1時，有阻礙全體系統小型化的問題。
第4個問題係藉著將高端開關用功率型MOSQ1、低端開關用功率型MOSQ2、驅動電路3a、3b及蕭基二極體D1分別容置於不同的封裝體6a~6d，各半導體晶片5a~5d(封裝體6a~6d)之間的配線路徑變長，寄生於該配線部的電感變大，結果，有非絕緣型DC－DC轉換器50A的電壓轉換效率降低的問題。圖7係顯示寄生於非絕緣型DC－DC轉換器50A的電感成份的等價電路。符號LdH、Lgh、LsH、LdL、LgL、LsL係表示寄生於功率型MOSQ1、Q2的封裝體及印刷配線基板的配線等的電感。又，VgH表示用以讓功率型MOSQ1開啟的閘極電壓，符號VgL表示用以讓功率型MOSQ2開啟的閘極電壓。因寄生於高端開關用功率型MOSQ1的源極側的電感LsH與寄生於閘極側的LgH、寄生於低端開關用功率型MOSQ2的源極側的電感LsL的影響非絕緣型DC－DC轉換器50A的電壓轉換效果下降。特別是寄生電感LsH一增加，高端開關用功率型MOSQ1的開路損失及閉路損失(特別是開路損失)明顯變大，非絕緣型DC－DC轉換器50A的電壓轉換效率明顯下降。開路損失及閉路損失由於與頻率及輸出電流成比例，故如上所述，隨著非絕緣型DC－DC轉換器50A的大電流大及高頻化，損失成份變大。
以下，說明寄生電感LsH一增加，開路及閉路變慢，開路損失及閉路損失變大的原因。圖8係非絕緣型DC－DC轉換器50A的電路動作的說明圖，圖9係圖8的電路動作時的元件截面的說明圖。
高端開關用功率型MOSQ1的閘極電壓超過臨界值電壓，電流(第1電流)I1開始由功率型MOSQ1的汲極區域DR1朝源極區域SR1流動，藉著寄生電感LsH，產生反相電動勢(LsH×di/dt)，相較於輸出節點N1，高端開關用功率型MOSQ1的源極電位變高。功率型MOSQ1的閘極電壓由於藉著驅動電路3a以輸出節點N1為基準地供給，故外加於與高端開關用功率型MOSQ1的閘極相連接的閘極電極G1與源極區域SR1之間的電壓比閘極電壓VgH低。因此，由於高端開關用功率型MOSQ1的通道電阻R1沒有充份地下降，故會產生電流I1的損失。即，開路時間變長。如上所述，藉著大電力化及高頻化而使開路損失及閉路損失增加的原因為，因大電力化及高頻化，反相電動勢(LsH×di/dt)增加所故。
又，高端開關用功率型MOSQ1由於具有用以儲蓄能量至線圈L1的開關功能，該線圈L1係用以供給電力至非絕緣型DC－DC轉換器50A的輸出(負載電路4的輸入)者，故於高頻化下要求開關動作的高速化。但是，於驅動電路3a與功率型MOSQ1之間由於產生寄生的電感LgH，故開關動作變慢。即，成為開關損失，電壓轉換效率降低。
另一方面，於低端開關用功率型MOSQ2中構造成相較於功率型MOSQ1不易產生上述的開關損失的構造。即，將高端開關用功率型MOSQ1關閉時，電流(第2電流)I21經由與低端開關用功率型MOSQ2並聯連接的蕭基二極體D1朝輸出側流動，又，電流(第2電流)I22通過寄生二極體Dp由基準電位GND朝功率型MOSQ2的汲極區域DR2流動。於此狀態下，對與低端開關用功率型MOSQ2的閘極相連接的閘極電極G2外加閘極電壓VgL，使其開啟時，會有電流(第3電流)I23由功率型MOSQ2的源極區域SR2通過功率型MOSQ2的通道區域朝汲極區域DR2流動，但由於之前已經有上述電流I21、I22流動，電流I23流動時的每單位時間的電流變化量會變小，故寄生的電感LsL所造成的反相電動勢可以無視地小，不會造成實質的損失。但是，如上所述，寄生於蕭基二極體D1的正極及負極側的電感La、Lk愈大時，流動於蕭基二極體D1側的電流I21就變小，不能充份獲得連接順向電壓比寄生二極體Dp小的蕭基二極體D1所帶來的效果。又，於高端開關用功率型MOSQ1中亦同樣存在寄生二極體Dp，但高端開關用功率型MOSQ1側的寄生二極體Dp分別於功率型MOSQ1的源極區域SR1側形成正極，於功率型MOSQ1的汲極區域DR1側形成負極，相對於與由功率型MOSQ1的汲極區域DR1朝源極區域SR1流動的電流(第1電流)I1相同流向，並不順向連接。因此，於外加閘極電壓VgH使其開啟之前，於功率型MOSQ1不會有電流流動，由於每單位時間的電流變化不會變小，故會產生開關損失。
又，功率型MOSQ2係非絕緣型DC－DC轉換器50A的整流用的電晶體，具有與控制電路2的頻率同步地降低電晶體的電阻，進行整流的功能。因此，如上所述，功率型MOSQ2的開啟時間由於比功率型MOSQ1長，故相較於開關損失，開啟電阻所造成的損失較明顯，須要求開啟電阻的低電阻化。但是，於功率型MOSQ2與供給基準電位GND的端子(第2電源端子)ET4之間由於寄生的電感LsL所產生的配線電阻(配線阻抗)，開啟電阻增加，電流轉換效率下降。
因此，於本實施形態1中，如圖10所示，將用以構成非絕緣型DC－DC轉換器1的高端開關用功率型MOSQ1、低端開關用功率型MOSQ2、驅動電路3a、3b及蕭基二極體D1分別形成於半導體晶片5a~5d(第1~第4半導體晶片)，將該複數的半導體晶片5a~5d容置於同一個封裝體6中。首先，藉著將低端開關用功率型MOSQ2及蕭基二極體D1容置於同一個封裝體6內，與分別容置於不同的封裝體的構造相比較，由於可縮短功率型MOSQ2與蕭基二極體D1之間的配線，故可減低寄生於該配線的電感La、Lk。因此，由於可充份地發揮蕭基二極體D1的效果，故可減低二極體導通損失及因反相回復時間(trr)的高速化所造成的二極體回復損失，可使非絕緣型DC－DC轉換器1的電壓轉換效率提高。又，由於可充份地發揮蕭基二極體D1的效果，故可抑制或防止於經形成驅動電路3a、3b的半導體晶片5c內寄生的npn雙極電晶體Qp開啟，可抑制或防止半導體晶片5a內的電路的消耗電流增大。進而，由於可抑制由端子ET6的電荷的抽出，可抑制或防止端子ET5與端子ET6之間的電位變得比規定的電位值低，可抑制或防止因保護電路UVL的動作而造成功率型MOSQ1的停止動作(誤動作)，故可使非絕緣型DC－DC轉換器1的動作信賴性提高。而且，由於蕭基二極體D1被容置於同一個封裝體6內，故可使系統小型化。
又，藉著將半導體晶片5a~5d容置於同一個封裝體6內，相較於分別容置於不同的封裝體的構造，由於可縮短各半導體晶片5a~5d的配線路徑，故可減低寄生於該配線的電感LdH、Lgh、LsH、LdL、LgL、LsL。因此，可使非絕緣型DC－DC轉換器1的電壓轉換效率提高。又，可使非絕緣型DC－DC轉換器1小型化。
於此，僅著眼於小型化或電感的減低時，宜將低端開關用功率型MOSQ2與蕭基二極體D1形成於同一個半導體晶片。但是，此時，無法充份地發揮個別的元件特性。特別是於蕭基二極體D1側，由於為了確保耐壓，磊晶層的厚度必須到某個程度，故於形成蕭基二極體D1的半導體晶片設置低端開關用功率型MOSQ2時，低端開關用功率型MOSQ2的性能會下降。又，亦有製造程序變得複雜，於半導體晶片的製造上費時，且成本增加的問題。因為此觀點，於本實施形態1中，將低端開關用功率型MOSQ2與蕭基二極體D1分別於不同的半導體晶片5b、5d形成。藉此，相較於將低端開關用功率型MOSQ2與蕭基二極體D1形成於同一個半導體晶片時，由於可充份地發揮個別的元件特性，故可使非絕緣型DC－DC轉換器1的動作特性提高。又，由於可使非絕緣型DC－DC轉換器1的製程變得容易，故可縮短非絕緣型DC－DC轉換器1的製造時間，又，可減低成本。
又，同樣地，若僅著眼於小型化及電感的減低，宜將高端開關用功率型MOSQ1與低端開關用功率型MOSQ2形成於同一個半導體晶片，但此時亦相同地，將各電晶體形成於同一個半導體晶片時，無法充份地發揮各元件特性。又，亦有製造程序變得複雜，於半導體晶片的製造上費時，且成本增加的問題。又，低端開關用功率型MOSQ2如上所述，由於相較於高端開關用功率型MOSQ1，其開啟時間較長，故容易發熱，因此，將兩個功率型MOSQ1、Q2形成於同一個半導體晶片時，於低端開關用功率型MOSQ2動作時產生的熱會通過半導體基板對高端開關用功率型MOSQ1帶來不良影響。因為此觀點，於本實施形態1中，將高端開關用功率型MOSQ1、低端開關用功率型MOSQ2、驅動電路3a、3b分別於不同的半導體晶片5a~5c形成。藉此，相較於將高端開關用功率型MOSQ1、低端開關用功率型MOSQ2及驅動電路3a、3b形成於同一個半導體晶片時，可充份地發揮個別的元件特性。又，由於可使非絕緣型DC－DC轉換器1的製程變得容易，故可縮短非絕緣型DC－DC轉換器1的製造時間，又，可減低成本。又，由於可使高端開關用功率型MOSQ1及驅動電路3a、3b不會受到低端開關用功率型MOS動作時產生的熱所帶來的不良影響，故可使非絕緣型DC－DC轉換器1的動作安定性提高。
進而，驅動電路3a、3b由於是相互同步相互動作，故由全體電路動作的安定性的觀點來看，係被形成於同一個半導體晶片5c。
又，為了使非絕緣型DC－DC轉換器1的電壓轉換效率提高，如上所述將蕭基二極體D1容置於與功率型MOSQ1、Q2及驅動電路3a、3b相同的封裝體6中是重要的，但僅單純地容置於同一個封裝體6，於提高電壓轉換效率上並不能得到充份地效果。因此，說明於提高非絕緣型DC－DC轉換器1的電壓轉換效率上為重要的封裝體6內的具體構造例。
圖11係表示封裝體6的主面側的全體平面圖，圖12係圖11的封裝體6的側視圖，圖13係圖11的封裝體6的背面側的全體平面圖，圖14係圖11的封裝體6的外觀立體圖。
本實施形態1的封裝體6作成例如QFN(Quad Flat Non－leaded package)構造。但，並不限定於QFN，可作種種變更，例如QFP(Quad Flat Package)或SOP(Small Out－line Package)等的平面封裝構造亦可。
用以構成封裝體6的樹脂密封體MB其外觀形成薄板狀。樹脂密封體MB例如由環氧系的樹脂構成。又，由於圖謀低應力化等理由，樹脂密封體MB的材料可使用例如苯酚系硬化劑、經添加矽橡膠及添料等的聯二苯系的熱硬化性樹脂。樹脂密封體MB的形成方法可使用適合大量生產的轉注成型(transfer moulding)法。從此樹脂密封體MB的背面看，有例如平面為略矩形狀的三個晶片座(第1~第3晶片搭載部)7a1、7a2、7a3的背面露出。又，從樹脂密封體MB的四個側面及背面外周，沿著樹脂密封體MB的外周有複數個導線(外部端子)7b的一部份露出。晶片座7a1、7a2、7a3及導線7b以例如42合金等金屬材料為主材料形成，其厚度例如200μm。晶片座7a1、7a2、7a3及導線7b的其他材料可使用例如銅(Cu)或於銅的表面依順鍍鎳(Ni)、鈀(Pd)及金(Au)者。如後所述，於晶片座7a1、7a2的主面分別搭載有上述半導體晶片5a、5b。又，於晶片座7a3的主面搭載有上述半導體晶片5c、5d。於晶片座7a3的一角形成有定位用的錐體TR1(指示記號)。此錐體TR1係使用於例如封裝體6出貨時的照合或於封裝體6印上商標等時用以做封裝體6的主面與背面的區別者，例如以蝕刻形成。用以搭載經形成功率型MOSQ1、Q2的半導體晶片5a、5b的晶片座7a1、7a2由於是被由第1、第2電源端子供給電流I1、I2的部份，故形成錐體TR1時，外形尺寸變小，有對電流特性帶來影響之虞。相對於此，於晶片座7a3不流動動態的電流，由於電位固定，故不需要在意電流特性，定位用的錐體TR1宜形成於晶片座7a3的一部份。
進而，於此構造中，晶片座7a1~7a3的背面(搭載半導體晶片5a、5b、5c面的相反面)及導線7b的背面(與配線基板的端子接合的接合面)亦存在於封裝體6的搭載面(將封裝體6搭載於配線基板時相對於配線基板的面)。
以下，圖15係透視封裝體6內部時之封裝體6主面側的全體平面圖，圖16係圖15之Y1－Y1線的截面圖，圖17係圖15之X1－X1線的截面圖。又，圖15為平面圖，但為了容易觀看，於晶片座7a1~7a3、導線7b及配線部7c附上影線。
於封裝體6內，封裝有上述三個晶片座7a1~7a3(第1~第3晶片搭載部)、如後述地被搭載於該晶片座7a1~7a3上的複數的半導體晶片5a~5d及用以將半導體晶片5a~5d的銲墊(以下簡稱為墊)BP1~BP11與各部電性連接的銲線(以下簡稱為線)WA1~WA3、WB1~WB6。
晶片座7a1~7a3以相互隔著預定間隔分離的狀態鄰接配置。半導體晶片5a~5c動作時產生的熱主要由半導體晶片5a~5c的背面經由晶片座7a1~7a3，由其背面側放熱至外部。因此，各晶片座7a1~7a3的面積比半導體晶片5a~5c的面積大。藉此，可使非絕緣型DC－DC轉換器1的放熱性提高，可使動作安定性提高。晶片座7a1~7a3及導線7b的背面側的外周的一部份形成厚度較薄的半蝕區域。此係為了使晶片座7a1~7a3及導線7b與樹脂密封體MB的密著性提高，以減低或防止晶片座7a1~7a3及導線7b的剝離或不良變形。
於圖15的左上的晶片座7a1上，以其主面朝上的狀態配置有上述經形成高端開關用功率型MOSQ1的半導體晶片5a。於此半導體晶片5a的主面配置有功率型MOSQ1的源極電極用的墊BP1及閘極電極用的墊BP2。該源極電極用的墊BP1經由複數根的線WA1與晶片座7a2電性連接，且經由複數根的線WB1與半導體晶片5c的驅動電路3a的源極電極用的墊BP3電性連接。又，上述閘極電極用的墊BP2經由複數根的線WB2與半導體晶片5c的驅動電路3a的輸出(汲極)電極用的墊BP4電性連接。進而，半導體晶片5a的背面成為與功率型MOSQ1的汲極連接的汲極電極，經由晶片座7a1與一體形成於晶片座7a1外周的複數的導線7b1(7b)電性連接。此導線7b1與上述端子ET1電性連接。又，線WA1呈千鳥狀配置，且其鄰接於第1方向X的線WA1交互連接上下的墊BP1。
經形成高端開關用功率型MOSQ1的半導體晶片5a形成圖15的第1方向X的長度比垂直於第1方向X的第2方向Y的長度長的長方形。此半導體晶片5a由晶片座7a1的中央偏移，配置於靠近晶片座7a2處。即，半導體晶片5a靠近鄰接於晶片座7a2的一邊的晶片座7a1的一邊配置。如此，藉著將半導體晶片5a靠近晶片座7a2配置，由於可以縮短用以電性連接功率型MOSQ1的源極電極用的墊BP1與晶片座7a2的線WA1的長度，故可減低功率型MOSQ1的源極與功率型MOSQ2的汲極之間產生的寄生電感LsH。又，半導體晶片5a其長邊沿著晶片座7a2的鄰接長邊配置。藉此，由於可確保半導體晶片5a的源極電極用的墊BP1與晶片座7a2的相對長度，故藉著配置複數根的上述線WA1，可減低功率型MOSQ1的源極與功率型MOSQ2的汲極之間的寄生電感LsH。又，藉著將半導體晶片5a形成長方形，由於可縮短延伸於圖15的第2方向Y的以聚矽形成的閘極配線圖案的長度，故可減低功率型MOSQ1的閘極電阻。進而，半導體晶片5a配置成半導體晶片5a、5c之間的距離比半導體晶片5a、5b之間的距離為短，特別是半導體晶片5a的閘極電極用的墊BP2與半導體晶片5c的輸出電極用的墊BP4的距離很近。此構造係考量到於高端開關用功率型MOSQ1中其閘極的電感的增大會對開關損失的增大帶來很大影響所故，由於藉著將半導體晶片5a與半導體晶片5c接近配置，可縮短用以電性連接功率型MOSQ1的閘極電極用的墊BP2與驅動電路3a的輸出電極用的墊BP4的線WB2的長度，故可減低寄生於功率型MOSQ1的閘極的電感LgH，可減低功率型MOSQ1的開關損失。如上所述，藉著半導體晶片5a的配置可減低功率型MOSQ1的開關損失，可使非絕緣型DC－DC轉換器1的電壓轉換效率提高。
又，於半導體晶片5a的源極電極用的墊BP1中電性連接二種線WA1、WB1。即，與半導體晶片5a的源極電極用的墊BP1電性連接的線被分成與晶片座7a2連接於線WA1及與驅動電路3a的源極連接的線WB1。藉此，由於可分散由功率型MOSQ1的源極經由晶片座7a2流向輸出端子的電流I1與朝驅動電路3a流動的電流的路徑，故可減低各線WA1、WB1產生的電流負荷。因此，由於可減低功率型MOSQ1與驅動電路3a之間產生的寄生電感，故可進一步改善開關損失。
又，上述線WA1、WB1、WB2皆由例如金(Au)所構造，但線WA1比線WB1、WB2粗。藉此，由於可減低功率型MOSQ1的源極側的配線電感，故可減低非絕緣型DC－DC轉換器1的開關損失，可使電壓轉換效率提高。
於圖15下側的最大面積的晶片座7a2上以其主面朝上的狀態配置有經形成上述低端開關用功率型MOSQ2的半導體晶片5b與經形成上述蕭基二極體D1的半導體晶片5d。於半導體晶片5b的主面配置有功率型MOSQ2的源極電極用的墊BP5a、BP5b及閘極電極用的墊BP6。該源極電極用的墊BP5a經由複數根的線WA2與導線7b2(7b)電性連接，墊BP5b經由複數根的線WB3與半導體晶片5c的驅動電路3b的源極電極用的墊BP7電性連接。又，上述閘極電極用的墊BP6經由複數根的線WB4與半導體晶片5c的驅動電路3b的輸出(汲極)電極用的墊BP8電性連接。進而，半導體晶片5b的背面成為功率型MOSQ2的汲極電極，經由晶片座7a2與一體形成於晶片座7a2外周的複數的導線7b3(7b)電性連接。此導線7b3與輸出用的上述端子ET5電性連接。另一方面，於半導體晶片5d的主面配置有蕭基二極體D1的正極電極用的墊(線連接的區域)BP9。此正極電極用的墊BP9經由複數根的線WA3與半導體晶片5b的源極電極用的墊BP5a電性連接。半導體晶片5d的背面成為蕭基二極體D1的負極電極，經由晶片座7a2與導線7b3電性連接。
經形成低端開關用功率型MOSQ2的半導體晶片5b形成圖15的第1方向X的長度比第2方向Y的長度長的長方形。此半導體晶片5b雖然沿著半導體晶片5a配置，但由晶片座7a2的中央偏移，遠離半導體晶片5b，靠近導線7b2地配置。即，半導體晶片5b相較於輸出用端子ET5連接的導線7b3，較靠近於基準電位GND供給用端子ET4連接的導線7b2，即靠近晶片座7a2的一角(圖15的左側角部)配置。然後，半導體晶片5b的第2方向Y的長度與經連接複數的導線7b2的框部的第2方向Y的長度大約相等，又，半導體晶片5b的第1方向X的長度與經連接複數的導線7b2的框部的第1方向X的長度大約相等。藉著此構造，可縮短用以電性連接功率型MOSQ2的源極電極用的墊BP5a與導線7b2的線WA2的長度。又，半導體晶片5a相互交叉的長邊及短邊沿著複數的導線7b2的配置形狀(平面L字形)配置，特別是功率型MOSQ2的源極電極用的墊BP5a形成沿著複數的導線7b2的配置形狀延伸的形狀。藉此，由於可長時確保墊5a與複數的導線7b2們的相對長度，故可配置複數根的上述線WA2。進而，複數的導線7b沿著晶片座7a3相互垂直的二個邊配置，且與沿著該二個邊延伸的平面L字形的配線部7c連接。藉著將複數的導線7b滙集於配線部7c連接，相較於分割複數的導線7b，由於可使體積增加，故可減低配線電阻，可強化基準電位GND。此構造係考量到低端開關用功率型MOSQ2的源極側的開啟電阻的增大會對開關損失的增大帶來很大影響之故，藉著上述構造，由於可減低功率型MOSQ2的源極側的開啟電阻，故可減低功率型MOSQ2的導通損失。又，由於可減低產生於線WA2的寄生電感的差異，故亦可減低流動於線WA2的電流大小的差異。因此，可使非絕緣型DC－DC轉換器1的電壓轉換效率提高。又，可強化基準電位GND，可使非絕緣型DC－DC轉換器1的動作安定性提高。
又，如上所述，低端開關用功率型MOSQ2由於動作時的發熱量最高，故搭載於面積最大的晶片座7a2。藉此，由於可使功率型MOSQ2產生的熱的發散性提高，故可使非絕緣型DC－DC轉換器1的動作安定性提高。
經形成蕭基二極體D1的半導體晶片5d被搭載於經搭載晶片尺寸最大的半導體晶片5b的晶片座7a2上。其理由如下所述。首先，由於藉著將蕭基二極體D1搭載於大面積的晶片座7a2上，蕭基二極體D1的負極電極會經由大面積的晶片座7a2與輸出配線或功率型MOSQ1的汲極電極電性連接，故可大幅地減低寄生於上述負極的電感Lk。又，由於將經形成蕭基二極體D1的半導體晶片5d與經形成功率型MOSQ2的半導體晶片5b鄰近配置，故可縮短用以電性連接蕭基二極體D1的正極電極用的墊BP9與功率型MOSQ2的源極電極用的墊BP5a的線WA3的長度，可減低寄生於正極的電感La。又，蕭基二極體D1的正極電極用的墊BP9構造成沿著功率型MOSQ2的源極電極用的墊BP5a延伸的形狀。藉此，由於可長時確保墊BP9與墊BP5a的相對長度，故可配置複數根上述線WA3。而且，由於將半導體晶片5d沿著半導體晶片5b的短邊配置，故雖然將半導體晶片5d配置於經配置半導體晶片5b的晶片座7a2上，但並不會減少用以電性連接半導體晶片5b的低端開關用功率型MOSQ2的源極電極用的墊BP5a與導線7b2的線WA2的根數，因此，不會使功率型MOSQ2的開啟電阻減低。依上述構造，由於可減低電感La、Lk，故如上所述可充份發揮蕭基二極體D1的效果，可減低二極體導通損失及因反相回復時間(trr)的高速化所帶來的二極體回復損失，可使非絕緣型DC－DC轉換器1的電壓轉換效率提高。又，由於可減低電感La、Lk，故亦可減低噪音。
又，藉著將半導體晶片5d的正極電極用的墊BP9與半導體晶片5b的墊BP5a以線WA3電性連接，可使於發熱量高的功率型MOSQ2產生的熱分散至不太會發熱的蕭基二極體D1側。藉此，可使非絕緣型DC－DC轉換器1的電壓轉換效率及動作安定性提高。
進而，半導體晶片5d的正極電極用的墊BP9，其面積比半導體晶片5d的主面的墊BP9的周邊的絕緣膜所覆蓋的區域的面積小。即，藉著將以與樹脂密封體MB密著性低的金屬形成的墊BP9的面積形成與線WA3的連接上所需要的最小限區域，可使樹脂密封體MB的密著性提高。
上述線WA2、WA3、WB3、WB4雖然皆由例如金(Au)所構造，但線WA2、WA3比線WB3、WB4粗。藉著使用粗的線WA2作為與功率型MOSQ2的源極電性連接的線，由於可減低功率型MOSQ2的源極側的配線電阻，故可減低功率型MOSQ2的開啟電阻，可使電壓轉換效率提高。又，藉著使用粗的線WA3作為與蕭基二極體D1的正極電性連接的線，由於可減低蕭基二極體D1側的正極側的配線電阻，故可減低非絕緣型DC－DC轉換器1的損失，可使電壓轉換效率提高。
進而，圖15右上的最小面積的晶片座7a3中以其主面朝上的狀態配置有經形成上述驅動電路3a、3b的半導體晶片5c。於此半導體晶片5c的主面除了上述墊BP3、BP4、BP7、BP8外，另配置有驅動電路3a、3b的各訊號輸入(閘極)電極用的墊BP10及源極電極用的墊BP11。該閘極電極用的墊BP10經由複數根線WB5與導線7b4(7b)電性連接。源極電極用的墊BP11經由複數根的線WB6與導線7b5(7b)電性連接，該導線7b5(7b)與晶片座7a3一體形成。
經形成該驅動電路3a、3b的半導體晶片5c亦形成平面矩形，用以與功率型MOSQ1、Q2相連接的墊BP3、BP4、BP7、BP8於半導體晶片5c的主面上沿著與半導體晶片5a、5b分別相鄰接的側的二邊配置。藉此，由於可進一步縮短線WB1、WB2、WB3、WB4的長度，故可進一步減低產生於配線路徑的寄生電感LgH、LsH、LgL、LsL。又，如上所述，於半導體晶片5a中，由於相較於開啟電阻較欲減低開關損失，故如上所述配置成半導體晶片5c與半導體晶片5a的距離比半導體晶片5c與半導體晶片5b的距離短，除了此點之外，關於上述線WB1、WB2、WB3、WB4，亦將用以與功率型MOSQ1的源極、閘極分別電性連接的線WB1、WB2形成成比用以與功率型MOSQ2的源極、閘極分別電性連接的線WB3、WB4短。
上述半導體晶片5a~5c由於各自的特性不同，故外形尺寸(面積)不同，半導體晶片5a的外形尺寸比半導體晶片5c的外形尺寸大，半導體晶片5b的外形尺寸比半導體晶片5a的外形尺寸大。具有驅動電路3a、3b的半導體晶片5c由於是用以控制功率型MOSQ1、Q2的閘極的控制電路，故考量到封裝體全體的尺寸，宜儘可能地縮小元件的外形尺寸。相對於此，於功率型MOSQ1、Q2由於流動電流I1、I2，故宜儘可能地減低電晶體內產生的開啟電阻。為了減低開啟電阻，可藉著使每單位單元面積的通道寬度變大而實現。因此，半導體晶片5a、5b的外形尺寸形成比半導體晶片5c的外形尺寸大。進而，如圖3所示，由於低端開關用功率型MOSQ2的開啟時間比高端開關用功率型MOSQ1長，故功率型MOSQ2的開啟電阻相較於功率型MOSQ1的開啟電阻需要進一步地減低。因此，半導體晶片5b的外形尺寸形成比半導體晶片5a的外形尺寸大。
再者，上述線WA1~WA3、WB1~WB6雖然以例如超音波熱壓著銲接法連結，但由於有超音波能量不能好好地傳達至晶片座7a1~7a3或導線7b的線銲部，有銲接不良之虞，故避開上述半蝕區域進行銲線。藉此，可減低或防止銲接不良。
又，於用以連接於半導體晶片5c的線WB1~WB6上使用細的線的理由為，若使用粗線，墊BP3、BP4、BP7、BP8、BP10、BP11等必然亦必須變大，會增加晶片尺寸，成本變高。
以下，圖18係上述半導體晶片5a的放大平面圖，圖19係圖18之X2－X2線的截面圖，圖20係半導體晶片5a的主要部截面圖，圖21係圖18之Y2－Y2線的截面圖。
半導體晶片5a具有半導體基板9、形成於該半導體基板9的主面(墊BP1、BP2的形成面側)的複數個電晶體元件、於半導體基板9的主面上複數層堆積絕緣層10與配線層11a、11b的多層配線層及將該配線層11覆蓋地形成的表面保護膜(最終保護膜)12等。半導體基板9由例如n＋ 型的矽(Si)單晶所構成。絕緣層10由例如氧化矽(SiO2 )膜所構成。配線層11a、11b由例如鋁(Al)等金屬材料構成，於此為最上面的配線層。表面保護膜12係例如氧化矽膜、氮化矽(Si3 N4 )膜或於該等積層膜上積層聚醯亞胺膜(PiQ)等有機膜而成。
半導體晶片5a具有位於相反面的主面(電路形成面)5ax及背面(背面電極形成面)5ay。於半導體晶片5a的主面5ax側形成有集成電路及墊BP1、BP2，於背面5ay形成有與汲極區域DR電性連接的汲極電極13。集成電路主要由形成於半導體基板9的主面5ax的電晶體元件及配線層11a、11b構成。汲極電極13例如以金(Au)等金屬蒸鍍而形成，如上所述用以與晶片座7a2連接。於表面保護膜12形成有讓配線層11a、11b的一部份外露的開口部14。由該開口部14露出的配線層11a、11b的部份作為上述功率型MOSQ1的源極電極用的墊BP1及閘極電極用的墊BP2。
源極電極用的墊BP1於半導體晶片5a的寬度方向形成二個，各墊BP1相對地沿著半導體晶片5a的長度方向(第1方向X)延伸。閘極電極用的墊BP2配置於半導體晶片5a的一側的短邊附近。閘極電極用的墊BP2的平面形狀例如為正方形，其平面尺寸為例如280μm×280μm。用以形成閘極電極用的墊BP2的配線層11b具有與其一體形成的配線部11b1、11b2。配線部11b1係由墊BP2沿半導體晶片5a的長度方向延伸的圖案，被配置於上述二個墊BP1之間。另一個配線部11b2係沿半導體晶片5a的外周延伸的圖案，將二個墊BP1包圍地配置。配線部11b1、11b2的寬度例如25μm。藉此構造，可使源極電極用的墊BP1靠近上述晶片座7a2，且可沿著一對的長邊配置。藉此，不僅可縮短用以電性連接源極電極用的墊BP1與晶片座7a2的線WA1的長度，且由於可並列配置較多的線WA1，故可減低寄生的電感LsH。又，於閘極電極用的配線部11b1中，半導體晶片5a的一側的端部(與墊BP2連接的邊的相反側的端部)，藉著不與配線部11b2的一部份相連接地形成，可不分離功率型MOSQ1的源極區域SR1地形成。即，藉著不分離源極區域SR1地形成，可減低開啟電阻。
於上述半導體基板9的主面形成有由例如n型的矽單晶構成的磊晶層14ep。於此磊晶層14ep形成有n－型的半導體區域15n1、形成於n－型的半導體區域15n1上面的p型的半導體區域15p1、形成於p型的半導體區域15p1上面的n＋ 型的半導體區域15n2及由半導體基板9的主面延伸連接上述p型的半導體區域15p1的p＋ 型的半導體區域15p2。然後，於此半導體基板9及磊晶層14ep形成有例如溝槽構造的n通道型的縱型的功率型MOSQ1。
功率型MOSQ1具有持有作為源極區域SR1功能的上述n＋ 型的半導體區域15n2、持有作為汲極區域DR1功能的上述n－ 型的半導體區域15n1、持有作為通道形成區域CH1的功能的上述p型的半導體區域15p1、形成於由磊晶層14ep的厚度方向挖掘的溝16的內壁面的閘極絕緣膜17及經由閘極絕緣膜17埋入溝16內的閘極電極G1。閘極電極G1以例如低電阻的多晶矽形成。藉著此溝槽的構造，可使功率型MOSQ1的單位區域微細化及高集成化。
各單元的閘極電極G1經由與其一體形成的由多晶矽構成的閘極配線GL拉出至場絕緣膜FLD上，經由接觸孔18與上述配線層11b電性連接。閘極電極G1及閘極配線GL表面被上述絕緣層(蓋絕緣層)10覆蓋，以謀求與配線層11a的絕緣。配線層11a除了源極用的n＋ 型的半導體區域15n2外，亦經由p＋ 型的半導體區域15p2與通道形成用的p型的半導體區域15p1電性連接。功率型MOSQ1的動作時的上述電流I1於源極區域SR1及汲極區域DR1之間，沿溝16的深度方向(流動於漂移層的厚度方向)，且沿閘極絕緣膜17的側面流動。此縱型的功率型MOSQ1相較於其通道沿水平方向形成於半導體基板的主面的橫型的場效電晶體，由於其每單位單元面積的閘極面積大，又，閘極電極G1與汲極的漂移層的接合面積大，故閘極－汲極之間的寄生容量大，相反地，可擴大每單位單元面積的通道寬度，可減低開啟電阻。又，PWL為p－型井。
接著，關於經形成低端開關用功率型MOSQ2的半導體晶片5b的元件構造，由於與半導體晶片5a大約相同，加以省略。但，低端開關用功率型MOSQ2的臨界電壓控制於比高端開關用功率型MOSQ1的臨界電壓高的值。其係為了抑制由高端開關用功率型MOSQ1切換開關至低端開關用功率型MOSQ2時，電流(貫通電流)由端子ET1朝端子ET4流動的現象(自動開路)的產生，藉著上述構造，由於可抑制或遮斷貫通電流的路徑，故可抑制或防止上述自動開路。
以下，說明經形成控制用的驅動電路3a、3b的半導體晶片5c。半導體晶片5c的電路構造及元件截面構造與圖5及圖6中說明的相同。圖22顯示驅動電路3a的基本構造例。又，驅動電路3b的元件構造由於與驅動電路3a大約相同，故以說明驅動電路3a省略驅動電路3b的說明。
驅動電路3a具有形成於n型井NWL1的p通道型的橫型(通道相對於半導體基板SUB的主面水平形成)的功率型MOSO3、形成於p型井PWL1的n通道型的橫型功率型MOSQ4。功率型MOSQ3具有源極區域SR3、汲極區域DR3、閘極絕緣膜20p、閘極電極G3。源極區域SR3及汲極區域DR3具有p－ 型的半導體區域21a及p＋ 型的半導體區域21b。功率型MOSQ4具有源極區域SR4、汲極區域DR4、閘極絕緣膜20n、閘極電極G4。源極區域SR4及汲極區域DR4具有n－ 型的半導體區域22a及n＋ 型的半導體區域22b。又，汲極區域DR3、DR4與輸出用端子ET7連接，經由輸出用端子ET7與高端開關用功率型MOSQ1的閘極電性連接。又，源極區域SR4與端子ET8連接，經由該端子ET8與高端開關用功率型MOSQ1的源極電性連接。
以下，說明經形成蕭基二極體D1的半導體晶片5d。圖23係顯示半導體晶片5d的主要部截面圖。圖23的左側表示元件區域DR，右側表示周邊區域PR。半導體基板23例如由n＋ 型的矽單晶構成。於此半導體基板23的主面上形成有例如n型矽單晶構成的磊晶層24。然後，於該磊晶層24的主面上形成與其相接觸的配線層25。配線層25具有由下層朝上依序積層例如鎢化鈦(TiW)等阻障金屬層25a及例如鋁(Al)等金屬層25b的構造。蕭基二極體D1於元件區域DR形成於上述阻障金屬層25a與磊晶層24的接觸部。於元件區域DR的外周的周邊區域PR形成場絕緣膜FLD。於場絕緣膜FLD的元件區域DR側的端部下層形成p型井PWL2。又，於場絕緣膜FLD上堆積有例如PSG(Phospho Silicate Glass)等絕緣膜26。配線層25被表面保護膜27覆蓋。表面保護膜27的構造與上述表面保護膜12相同。於表面保護膜27的一部份形成開口部28，使配線層25的一部份露出。該配線層25的露出部份成為上述墊BP9。另一方面，於與半導體基板23的主面相反側的背面形成負極電極29。負極電極29藉著蒸鍍法等被覆例如金(Au)等而形成。
以下，圖24係顯示上述封裝體6的安裝狀態的一例之平面圖，圖25係顯示圖24的封裝體6的側視圖。又，於圖24中係透視封裝體6，以看清楚配線基板30的配線的樣子。
配線基板30由例如印刷配線基板構成，於其主面搭載有封裝體6、31、32及晶片元件33、34。於封裝體31形成有上述控制電路2，於封裝體32形成有上述負載電路4。於晶片元件33形成上述線圈L1，於晶片元件34形成上述電容器C1。封裝體31的導線31a經由配線基板30的配線30a與封裝體6的導線7b(7b4)電性連接。封裝體6的導線7b1與配線基板30的配線30b電性連接。封裝體6的輸出的導線(輸出端子)7b3經由配線基板30的配線(輸出配線)30c與晶片元件33的線圈L1的一端電性連接。晶片元件33的線圈L1的另一端經由配線基板30的配線(輸出配線)30d與負載電路4電性連接。封裝體6的基準電位GND用的導線7b2經由配線基板30的配線30e與複數的晶片元件34的電容器C1的一端電性連接。晶片元件34的電容器C1的另一端經由配線基板30的配線30d與負載電路4電性連接。
接著，圖26係顯示包含本實施形態1之封裝體6的非絕緣型DC－DC轉換器1的電路系統構造的一例。於此電路系統中，相對於一個負載電路4，並聯連接有複數個封裝體6。輸入電源電位Vin、基準電位GND及控制電路2與複數個封裝體6通用。此電路系統若是將功率型MOSQ1、Q2、驅動電路3a、3b、蕭基二極體D1分別封裝的構造(參照圖4)時，會阻礙系統全體的小型化。相對於此，於本實施形態1中，由於將功率型MOSQ1、Q2、驅動電路3a、3b、蕭基二極體D1容置於同一個封裝體6，故可使系統全體小型化。
接著，以圖27的組裝流程圖說明本實施形態1的封裝體6的組裝方法。
首先，準備4種半導體晶圓及切割膠帶(步驟100a、100b)。於4種半導體晶圓的主面分別形成複數個半導體晶片5a~5d。接著，於各半導體晶圓的背面貼上切割膠帶，以切割刀由各半導體晶圓分別切割出半導體晶片5a~5d(步驟101、102)。
然後，準備導線架及晶片接著糊(步驟103a、103b)。於圖28及圖29顯示導線架7的單位區域的主要部平面圖的一例。圖28顯示導線架7的主面，圖29顯示導線架7的背面。導線架7具有沿著圖28的左右方向延伸的二個框體部7f1、垂直於框體部7f1地延伸於二個框體部7f1之間的框體部7f2、由框體部7f1、7f2的內周朝單位區域的中央延伸的複數個導線7b、與該複數個導線7b一體形成，經由該導線7b被支持於框體部7f1、7f2的三個晶片座7a1~7a3及L字形的配線部7c。於導線7b及晶片座7a1~7a3的背面側的外周形成半蝕區域，比其他部份薄。又，於圖29中為了容易觀看圖示，於上述半蝕區域加上斜線的影線。又，晶片接著糊例如使用銀(Ag)糊。
接著，上述導線架7的各單位區域的晶片座7a1~7a3的主面上經由晶片接著糊搭載上述半導體晶片5a~5d後，施予熱處理，使晶片接著糊固化，如圖30的步驟S1所示，將半導體晶片5a~5d固定於晶片座7a1~7a3上(步驟104、105)。依照從小的半導體晶片5d、5c、5a、5b的順序搭載，亦可圖謀生產性的提高。
然後，準備二種的線WA1~WA3、WB1~WB6(步驟106a、106b)。線WA1~WA3、WB1~WB6皆由例如金(Au)構成，但線WA1~WA3係例如50μm之較粗的線，線WB1~WB6係例如30μm之較細的線。接著，將二種線WA1~WA3、WB1~WB6以超音波熱壓著法進行銲接(步驟106)。於此，於粗線WA1~WA3的銲接處理上比細線WB1~WB6的接合處理時需要較大的荷重，故先將細線WB1~WB6接合後再接合粗線WA1~WA3時，有因大荷重而使細線WB1~WB6斷線之虞。特別是依發明者的檢討結果，於晶片座7a1~7a3分離時，容易產生上述的斷線問題。因此，於本實施形態1的打線接合步驟中，如圖30的步驟S2、S3所示，進行粗線WA1~WA3的接合後，再進行細線WB1~WB6的接合。藉此，可抑制或防止細線WB1~WB6的斷線問題。
然後，準備密封用樹脂及密封用膠帶(步驟107a、107b)。接著，以轉注成型法進行樹脂密封(鑄模)步驟(步驟108)。轉注成型法係使用具備有鍋、橫流道、樹脂注入口及模穴的成型模具(鑄模模具)，由鍋經由橫流道及樹脂注入口注入熱硬化性樹脂至模穴的內部，形成樹脂密封體MB的方法。於QFN型的封裝體6的製造中，可採用使用具有複數的製品形成區域(元件形成區域、製品取得區域)的多數個導線架，將經搭載於各製品形成區域的半導體晶片以各製品形成區域分別進行樹脂密封的個別方式的轉注成型法，或採用將經搭載於各製品形成區域的半導體晶片一起進行樹脂密封的滙集方式的轉注成型法。於本實施形態1中係例如採用個別方式的轉注成型法。
於此樹脂密封步驟中，例如如下所述。首先，於樹脂成型模具的下模的模具面上配置密封用膠帶後，於該密封用膠帶上配置導線架7，進行樹脂成型模具的閉模(挾緊)，使複數的導線7b的一部份及晶片座7a1~7a3的背面密著於密封用膠帶。於樹脂密封步驟之前預先於導線架7的背面貼上密封用膠帶的理由是為了防止以下之事，即，如本實施形態1般於一個封裝體6內具有複數個晶片座7a1~7a3者的樹脂密封步驟中，如圖28所示，於形成三個晶片座7a1~7a3的交界的間隙的交點部份Z容易產生樹脂外漏，通過該交點部份Z進入晶片座7a1~7a3的背面(將封裝體6安裝於配線基板時的安裝面)的樹脂(樹脂毛邊)會妨礙封裝體6的安裝，使安裝不良。於本實施形態1中，為了不要產生上述的樹脂外漏，於密封步驟之前於三個晶片座的背面側(包含形成三個晶片座的交界的間隙)牢牢地貼上密封用膠帶，使密封用樹脂不會由上述交點部份Z等外漏至晶片座7a1~7a3的背面。藉此，可防止因樹脂毛邊而造成封裝體6安裝不良。如上所述，密封用膠帶由於宜於密封步驟時牢牢地黏著於晶片座7a1~7a3等，故由此觀點考量，密封用膠帶的黏著強度宜為可得到例如0.5N以上的高黏性強度者。另一方面，近年來，有使用經選擇性地電鍍例如鎳(Ni)/鈀(Pd)/金(Au)的導線架7。其原因為，經電鍍Pd(鈀)的導線架7於將封裝體6安裝於配線基板時，可實現無鉛焊料的使用，有保護環境的效果，此外，於一般的導線架中，為了打線接合必須於導線架的線銲部預先塗布銀(Ag)糊，相對於此，使用電鍍Pd(鈀)的導線架7時具有即使不塗布Ag糊，亦可連接銲線等優點。又，即使是經電鍍Pd的導線架7，由於亦會產生上述因樹脂毛邊而造成安裝不良的問題，故形成樹脂毛邊時，就以洗淨處理等去除樹脂毛邊，但使用經電鍍Pd的導線架7時，由於為了削減製造步驟，於樹脂密封步驟之前就對導線架7進行電鍍處理，因此，欲藉著洗淨處理等去除該樹脂毛邊時，即產生把預先電鍍好的Pd電鍍膜亦剝離的問題。即，有無法使用經電鍍Pd的導線架7的可能性。相對於此，於本實施形態1中，由於如上所述可防止樹脂毛邊的形成，於密封步驟後不需進行強力的洗淨處理即完成，故可使用具有上述良好優點的電鍍Pd的導線架7。
接著，將密封用樹脂注入上模具(模穴)內，使晶片座7a1~7a3的一部份及複數的導線7b的一部份由樹脂密封體MB(密封元件)露出地將半導體晶片5a~5c及複數的線WA1~WA3、WB1~WB6進行樹脂密封，形成樹脂密封體MB。於本實施形態1中，如上所述，於晶片座7a1~7a3及導線7b的背面的周邊部形成半蝕區域。藉著形成半蝕區域(附上斜的影線的區域)，可加強晶片座7a1~7a3及導線7b與樹脂密封體MB的密著力。即，可抑制或防止導線脫離。特別是，伴隨著半導體裝置的輕薄輕量化，除了導線架的厚度一直變薄外，導線7b由於比其他部份細且其前端是不與其他部份連接地浮接，故於不施加任何手段下進行樹脂密封時，會有導線部份變形或剝離之情形。因此，導線7b的前端側的背面外周部份亦被半蝕，於導線7b的前端側的背面外周形成高低差。藉此，由於於密封步驟時密封用樹脂會流入該半蝕部份，將半蝕部份覆蓋，壓入導線7b的前端側外周部，故可抑制或防止導線7b變形或剝離。
上述樹脂密封步驟後，使注入後的密封用樹脂硬化(樹脂固化步驟108)，進行標記步驟109後，由導線架7分割各製品部份(步驟110)。
(實施形態2)
圖31係顯示本實施形態2之封裝體6之構造例之平面圖，圖32係圖31之除了金屬配線板以外的封裝體6之構造例之平面圖，圖33係圖31之Y3－Y3線之截面圖，圖34係圖31之X3－X3線之截面圖。又，於圖31及圖32中，為了讓圖容易觀看，透視密封元件MB且於晶片座7a1、7a2導線7b及配線部7c附近影線。
於本實施形態2中，將用以電性連接墊及各部的部份配線以金屬板配線36取代線。即，半導體晶片5a的功率型MOSQ1的源極電極用的墊BP1經由一個金屬板配線36與晶片座7a2電性連接。又，半導體晶片5b的功率型MOSQ2的源極電極用的墊BP5經由一個金屬板配線36與導線7b2(7b)電性連接。該金屬板配線36由例如銅(Cu)或鋁(Al)等金屬構成，經由凸塊電極37與墊BP1、BP5及導線7b電性連接。凸塊電極37例如由鉛(Pb)/錫(Sn)/或金(Au)等金屬構成。以導電性樹脂取代凸塊電極37亦可。金屬板配線36其全體亦被樹脂密封體MB包覆。
依本實施形態2，藉著使用金屬板配線36取代線，由於可進一步減低寄生於配線路徑的電感，故可進一步減低開關損失，相較於實施形態1可進一步使非絕緣型DC－DC轉換器1的電壓轉換效率提高。
又，由於將蕭基二極體D1的正極電極以大面積的金屬板配線36與基準電位GND電性連接，故可大幅地減低正極側的配線電阻及寄生於正極電極側的電感La。因此，由於相較於前述實施形態1可充份地發揮蕭基二極體D1的效果，可減低二極體的導通損失及因反相回復時間(trr)的高速化所造成的二極體回復損失，故可進一步使非絕緣型DC－DC轉換器1的電壓轉換效率提高。又，由於可減低電感Lk、La，故可進一步減低噪音。
於此，僅著眼於寄生於配線路徑的電感時，用以電性連接驅動電路3a、3b的複數的墊BP3、BP4、BP7、BP8、BP10、BP11與各部的線WB1~WB6亦宜以金屬板配線36形成。但，驅動電路3a、3b的複數的墊BP3、BP4、BP7、BP8、BP10、BP11的開口部例如90μm的窄，若取代線WB1~WB6連接金屬板配線36時，金屬板配線36亦不得不使用寬度狹窄者，即使相較線可以減低寄生電感，但仍無法得到充份效果。又，由於要製造例如100μm以下的金屬板配線36有其困難，與線相較下連接上亦有困難，故有增加製品成本及製品良率低之虞。因此，於本實施形態1中，採用將驅動電路3a、3b的複數的墊BP3、BP4、BP7、BP8、BP10、BP11與各部以線WB1~WB6連接的構造。
但，如上所述於用以連結功率型MOSQ1、Q2與驅動電路3a、3b的配線路徑上，為了減低該配線路徑上的寄生電感，並列連接有複數根的線WB1、WB2。即，於此部份，由於可使用例如200μm寬的寬度大的金屬板配線36，故可取代線WB1、WB2，使用金屬板配線36。藉此，功率型MOSQ1、Q2與驅動電路3a、3b之間，由於藉著將雙方以金屬板配線36電性連接，可減低寄生的電感，故可減低開關損失。
(實施形態3)
圖35係本實施形態3之封裝體6的上面之平面圖，圖36及圖37分別係圖35之Y4－Y4線及X4－X4線之截面圖。又，封裝體6內的樣子與圖31所示相同。又，於圖35中，為了讓圖容易觀看，於封裝體6的上面加上影線。封裝體6的上面係封裝體6的搭載面(與配線基板相對的面)的相反側面。
於本實施形態3中，與前述實施形態2相同，將墊與各部以金屬板配線36連接。但，該金屬板配線36的一部份由樹脂密封體MB露出。金屬板配線36特別將半導體晶片5a、5b的熱產生源的功率型MOSQ1、Q2的形成區域覆蓋。於此，雖然例示用以覆蓋半導體晶片5a、5b的二個金屬板配線36二者由封裝體6的上面露出時之情形，但僅使經形成發熱量較高的低端開關用功率型MOSQ2的半導體晶片5b側的金屬板配線36露出亦可。又，於封裝體6的上面放置散熱片，使其與金屬板配線36的露出面相接合，亦可進一步使散熱性提高。
依本實施形態3，除了可以得到前述實施形態1、2的效果外，由於藉著金屬板配線36持有散熱功能，不需要追加散熱用的其他元件，故相較於追加散熱用元件時可減低封裝體6的組裝步驟，可縮短封裝體6的組裝時間。又，因為可減少元件數量，可減低半導體裝置的成本。
(實施形態4)
起因於DC－DC轉換器的大電流化及高頻化的其他問題係有動作時的熱的問題。特別是於前述實施形態1~3的說明中，由於將半導體晶片5a、5b容置於一個封裝體6，故高散熱性是必要的。於本實施形態4中，說明考慮該散熱性的構造。
圖38顯示本實施形態4之封裝體6的截面圖。於此，導線7b相對於前述實施形態1~3的導線7b為顛倒成型。於此構造中，晶片座7a1、7a2的背面(經搭載半導體晶片5a、5b的面的相反側的面)由封裝體6的上面露出，導線7b的背面(與配線基板的端子相接合的接合面)側由封裝體6的搭載面露出。
又，圖39係顯示將圖38的封裝體6經搭載於配線基板30的狀態之一例之截面圖。封裝體6的背面(搭載面)的導線7b經由例如鉛/錫焊料等接著材38與配線基板30的端子相接合。封裝體6的上面，即於晶片座7a1、7a2的背面經由例如矽橡膠等具有高熱傳導性的絕緣片39與散熱片(heatsink)40相接合。於此構造中，於半導體晶片5a、5b產生的熱會由半導體晶片5a、5b的背面經由晶片座7a1、7a2傳至散熱片40被放熱。藉此，於一個封裝體6內具有二個半導體晶片5a、5b的構造中，即使非絕緣型DC－DC轉換器1大電流化及高頻化，亦可得到高的散熱性。於此，雖然例示風冷式的散熱片，但使用例如可流動冷卻流水於散熱體的具有流路的液冷式散熱片亦可。
(實施形態5)
圖40係顯示本實施形態5的封裝體6的構造的一例之平面圖，圖41係顯示圖40的X5－X5線的截面圖。又，本實施形態5亦為了讓圖容易觀看，透視密封元件MB且於晶片座7a1、7a2、導線7b及配線部7c加上影線。又，圖40的Y5－Y5線的截面與圖16相同。
於本實施形態5中，經形成功率型MOSQ2的半導體晶片5b配置成比經形成蕭基二極體D1的半導體晶片5d更靠近輸出用的導線7b3群(端子ET5側)。又，對基準電位GND的供給有助益的配線部7c則被分割成配線部7c1、7c2。然後，蕭基二極體D1的正極電極用的墊BP9經由複數的線WA3與配線部7c1電性連接，功率型MOSQ2的源極電極用的墊BP5a經由複數的線WA2與配線部7c2電性連接。即，於本實施形態5中，於封裝體6內，基準電位GND被分離成半導體晶片5d用的基準電位GND及半導體晶片5b用的基準電位GND。
藉此，可輕易進行封裝體6的熱電阻測定(檢查步驟)及挑選。熱電阻測定係利用順向電壓Vf具有溫度依存性來判別半導體晶片5b、5d與各部的電性連接的良好與否的測定方法。於此測定中，蕭基二極體D1用的基準電位GND與功率型MOSQ2的基準電位GND在一起時，會一起測定蕭基二極體D1側的順向電壓Vf與功率型MOSQ2側的順向電壓Vf，但一般而言，由於蕭基二極體D1的順向電壓Vf較低，故為了使蕭基二極體D1的順向電壓Vf顯現，就無法充份地測定功率型MOSQ2側的順向電壓Vf，產生即使功率型MOSQ2側的連接性有問題，亦有測定時無法顯現的問題。因此，於本實施形態5中，藉著於封裝體6內將基準電位GND分成蕭基二極體D1及功率型MOSQ2，由於可以分離的狀態測定蕭基二極體D1與功率型MOSQ2的順向電壓Vf，故可輕易地測定。又，由於可使其測定精度提高，故可使檢查步驟的信賴性提高。因此，可使封裝體6的信賴性提高。
(實施形態6)
圖42係顯示本實施形態6之封裝體6之構造例之平面圖，圖43係圖42之除了金屬配線板及銲線外之封裝體6之構造例之平面圖，圖44係圖42之Y6－Y6線之截面圖，圖45係圖42之X6－X6線之截面圖。又，圖42及圖43亦為了讓圖容易觀看，透視密封元件MB且於晶片座7a1、7a2、導線7b及配線部7c加上影線。
本實施形態6係說明將前述實施形態2、5的構造相組合的一例。即，於前述實施形態5的構造中係說明將一部份的線取代成金屬板配線36時的一例。半導體晶片5a的功率型MOSQ1的源極電極用的墊BP1經由一個金屬板配線36與晶片座7a2電性連接。又，半導體晶片5b的功率型MOSQ2的源極電極用的墊BP5經由一個金屬板配線36與配線部7c2電性連接，經由該配線部7c2與導線7b2(7b)電性連接。進而，半導體晶片5d的蕭基二極體D1的正極電極用的墊BP9經由一個金屬板配線36與配線部7c1電性連接，經由該配線部7c1與導線7b2(7b)電性連接。
依本實施形態6，可得到與前述實施形態2、5相同效果。
(實施形態7)
於本實施形態7中，說明於前述實施形態1說明的第2個問題的對策例。圖46顯示本實施形態7之非絕緣型DC－DC轉換器1之構造例的說明圖。於本實施形態7中，高端開關用功率型MOSQ1的閘極電極(驅動電路3a的輸出)與基準電位GND之間電性連接有蕭基二極體(第2蕭基二極體)D2。此蕭基二極體D2的正極電極與基準電位GND電性連接，負極電極與高端開關用功率型MOSQ1的閘極電極(驅動電路3a的輸出)電性連接。經形成此蕭基二極體D2的半導體晶片5e與其他的半導體晶片5a~5d一起被容置於封裝體6內。
圖47及圖48係分別顯示圖46之封裝體6之構造中的半導體晶片5c之寄生元件之動作狀態之說明圖。圖47係顯示驅動電路3a之功率型MOSQ3關閉、功率型MOSQ4開啟時的過渡狀態時的寄生元件的狀態，圖48係顯示功率型MOSQ3關閉、功率型MOSQ4開啟時的固定狀態時的寄生元件的狀態。
如上所述，於兩功率型MOSQ1、Q2的停滯時間時，負載電流雖然會經由蕭基二極體D1供給，但於大負載時，如上所述因配線的電感Lk、La，流動於蕭基二極體D1的負載電流會變小，於低端開關用功率型MOSQ2的寄生二極體(本體二極體)Dp亦流動負載電流時，非絕緣型DC－DC轉換器1的輸出側的端子ET5(VSWH)的電位會降下寄生二極體Dp的順向電壓Vf的幅度，落至負電位，什麼對策都不做時，電性連接於功率型MOSQ1的半導體晶片5c(驅動晶片、控制用IC)的輸出亦會成負電位。結果，有於半導體晶片5c內寄生的npn型雙極電極體Qp開啟，使驅動晶片的消耗電流增加的問題。相對於此，於本實施形態7中，如上所述雖然端子ET5(VSWH)落至負電位，但是藉著於高端開關用功率型MOSQ1的閘極電極與基準電位GND之間電性連接有具有例如0.3V左右的順向電壓Vf的蕭基二極體D2，故可使高端開關用功率型MOSQ1的閘極(GH)的電位上昇－0.3V左右，因此，可防止半導體晶片5c內的寄生的雙極電極體Qp開啟。藉此，可抑制半導體晶片5c的消耗電流的增大，可減低半導體晶片5c的消耗損失。又，由於不會由端子ET6(BOOT)抽出電荷，故亦可防止因保護電路功能而使高端開關用功率型MOSQ1自動停止(誤動作)。
以下，圖49係本實施形態7之具體的封裝體6的構造例之平面圖，圖50係圖49之Y7－Y7線之截面圖。又，於圖49中亦為了讓圖容易觀看，透視密封元件MB且於晶片座7a1、7a2、導線7b及配線部7c加上影線。又，圖49的Y1－Y1線的截面與圖16相同，圖49的X1－X1線的截面與圖17相同。又，於圖50中亦為了讓圖容易觀看，將線去除。
經形成蕭基二極體D2的半導體晶片5e被搭載於晶片座7a4(第4晶片搭載部)上。半導體晶片5e的背面成為負極電極，與晶片座7a4電性連接。晶片座7a4經由線WA4與經形成功率型MOSQ1的半導體晶片5a的墊BP2電性連接。即，蕭基二極體D2的負極電極與功率型MOSQ1的閘極電極電性連接。另一方面，於半導體晶片5e的主面形成有正極電極用的墊BP12。此墊BP12經由線WA5與晶片座7a3電性連接。於晶片座7a3被供給基準電位GND。即，蕭基二極體D2的正極電極與基準電位GND電性連接。因此，藉著使用蕭基二極體D2，可以小面積取得需要的順向電壓Vf。又，蕭基二極體D2即使安裝於封裝體6外，雖然亦可以得到與上述相同效果，但藉著容置於封裝體6內，由於可減低寄生於蕭基二極體D2的正極及負極的電感，故可使該蕭基二極體D2的插入效果提高。
(實施形態8)
圖51係本實施形態8之封裝體6的構造例之平面圖，圖52係圖51之Y8－Y8線之截面圖。又，於圖51中亦為了讓圖容易觀看，透視密封元件MB且於晶片座7a1、7a2、導線7b及配線部7c加上影線。又，圖51的Y1－Y1線的截面與圖16相同，圖51的X1－X1線的截面與圖17相同。又，於圖52中亦為了讓圖容易觀看，將線去除。
於本實施形態8中，半導體晶片5e被搭載於晶片座7a3上。即，半導體晶片5e的主面的正極電極用的墊BP12經由凸塊電極37與晶片座7a3電性連接。藉此，蕭基二極體D2的正極經由晶片座7a3與基準電位GND電性連接。另一方面，半導體晶片5e的背面的負極電極29經由線WA4與半導體晶片5a的墊BP1電性連接。藉此，蕭基二極體D2的負極電極經由線WA4與功率型MOSQ1的閘極電極電性連接。
依本實施形態8，除了可得到前述實施形態7的效果之外，亦可得到以下效果。即，由於可將蕭基二極體D2相較於前述實施形態7時更接近半導體晶片5a、5c，故可減低寄生於蕭基二極體D2的正極及負極側的電感。特別是藉著將蕭基二極體D2的正極電極經由大面積的晶片座7a3與基準電位GND電性連接，可減低寄生於蕭基二極體D2側的正極側的電感。因此，可進一步使蕭基二極體D2的插入效果提高。
(實施形態9)
圖53係本實施形態9之封裝體6的構造例之平面圖，圖54係圖53之Y9－Y9線之截面圖。又，於圖53中亦為了讓圖容易觀看，透視密封元件MB且於晶片座7a1、7a2、導線7b及配線部7c加上影線。又，圖53的Y1－Y1線的截面與圖16相同，圖53的X1－X1線的截面與圖17相同。又，於圖54中亦為了讓圖容易觀看，將線去除。
於本實施形態9中，半導體晶片5e被搭載於半導體晶片5a的墊BP1上。即，半導體晶片5e的背面的負極電極以直接接觸的狀態與半導體晶片5a的墊BP1電性連接。藉此，蕭基二極體D2的負極電極與功率型MOSQ1的閘極電極電性連接。另一方面，半導體晶片5e的主面的正極電極用的墊BP12經由線WA5與晶片座7a3電性連接。藉此，蕭基二極體D2的正極經由晶片座7a3與基準電位GND電性連接。
依本實施形態9，除了可得到前述實施形態7、8的效果之外，亦可得到以下效果。即，由於可將半導體晶片5e相較於前述實施形態8時更接近半導體晶片5a、5c，故可大幅地減低寄生於蕭基二極體D2的正極及負極側的電感。特別是，由於將蕭基二極體D2的負極電極29直接接觸於半導體晶片5a的墊BP1，故可進一步減低寄生於蕭基二極體D2的負極側的電感。因此，可進一步使蕭基二極體D2的插入效果提高。又，由於雖然插入蕭基二極體D2，但並不需要改變導線架7的圖案設計，故可輕易進行半導體裝置的製造，可減低製品成本。進而，由於將半導體晶片分成經形成蕭基二極體D2的半導體晶片5e與經形成功率型MOSQ1的半導體晶片5a，故可充份地發揮各元件特性。
以上，將本發明者完成的發明以實施形態具體說明，但本發明並不限定於前述實施形態，於不脫離其要旨的範圍內可做各種變更。
例如於前述實施形態中雖然係例示平面型封裝構造作為封裝體構造，但並不限於此，採用例如BGA(Ball Grid Array)封裝構造亦可。
於以上的說明中，主要是說明將本發明者完成的發明適用於其背景利用領域中的CPU或DSP的驅動用電源電路之情形，但並不限定於此，可做各種適用，例如亦可適用於其他的電路的驅動用電源電路中。
產業上之可利用性
本發明可適用於半導體裝置之製造業。
1．．．非接觸型DC－DC轉換器
2．．．控制電路
3a．．．驅動電路(第1控制電路)
3b．．．驅動電路(第1控制電路)
4．．．負載電路
5a．．．半導體晶片(第1半導體晶片)
5b．．．半導體晶片(第2半導體晶片)
5c．．．半導體晶片(第3半導體晶片)
5d．．．半導體晶片(第4半導體晶片)
5e．．．半導體晶片(第5半導體晶片)
6．．．封裝體
6a~6d．．．封裝體
7．．．導線架
7a1．．．晶片座(第1晶片搭載部)
7a2．．．晶片座(第2晶片搭載部)
7a3．．．晶片座(第3晶片搭載部)
7a4．．．晶片座(第4晶片搭載部)
7b、7b1~7b5．．．導線
7c、7c1、7c2．．．配線部
9．．．半導體基板
10．．．絕緣層
11．．．配線層
12．．．表面保護膜
13．．．汲極電極
14ep．．．磊晶層
15n1．．．n－ 型的半導體區域
15n2．．．n＋ 型的半導體區域
15p1．．．p型的半導體區域
15p2．．．p＋ 型的半導體區域
16．．．溝
17．．．閘極絕緣膜
18．．．接觸孔
20p、20n．．．閘極絕緣膜
21a．．．p－ 型的半導體區域
21b．．．p＋ 型的半導體區域
23．．．半導體基板
24．．．磊晶層
25．．．配線層
25a．．．阻障金屬層
25b．．．金屬層
26．．．絕緣膜
27．．．表面保護膜
28．．．開口部
29．．．負極電極
30．．．配線基板
30a~30e．．．配線
31、32．．．封裝體
33、34．．．晶片元件
36．．．金屬配線
37．．．凸塊電極
38．．．接著材
39．．．絕緣片
40．．．散熱片
50A．．．非絕緣型DC－DC轉換器
Q1．．．功率型MOS．FET(第1場效電晶體)
Q2．．．功率型MOS．FET(第2場效電晶體)
Q3．．．功率型MOS．FET
Q4．．．功率型MOS．FET
Qp．．．雙極電晶體
D1．．．蕭基二極體(第1蕭基二極體)
D2．．．蕭基二極體(第2蕭基二極體)
Dp．．．寄生二極體
L1．．．線圈
C1．．．電容器
N1．．．輸出節點
Vin．．．輸入用電源電位
GND．．．基準電位
G．．．閘極
S．．．源極
D．．．汲極
IN1．．．輸入訊號
OUT1．．．輸出訊號
ET1．．．端子(第1電源端子)
ET2、ET3．．．端子
ET4．．．端子(第2電源端子)
ET5．．．端子
ET6．．．端子
ET7．．．端子
ET8．．．端子
I1、I2．．．電流
UVL．．．保護電路
SUB．．．半導體基板
NISO．．．n型的半導體區域
PW．．．p型的半導體區域
CHN．．．n型的半導體區域
CHP．．．p型的半導體區域
PR1．．．p＋ 型的半導體區域
NR1．．．n＋ 型的半導體區域
G1．．．閘極電極
SR1、SR2、SR3．．．源極區域
DR1、DR2、DR3．．．汲極區域
MB．．．樹脂密封體
BP1~BP5、BP5a、BP5b、BP6~BP12．．．銲墊
WA1~WA5．．．銲線
WB1~WB5．．．銲線
FLD．．．場絕緣膜
PWL．．．p－ 型井
PWL1．．．p型井
NWL1．．．n型井
DR．．．元件區域
PR．．．周邊區域
圖1係本發明之一實施形態之半導體裝置之一例之電路圖。
圖2係圖1之半導體裝置的控制電路的一例之電路圖。
圖3係圖1之半導體裝置的動作時的時序圖的一例之說明圖。
圖4係經本發明者檢討之半導體裝置的封裝構造例之說明圖。
圖5係半導體裝置之電路的說明圖。
圖6係經形成控制用晶片的半導體裝置中的寄生動作的說明圖。
圖7係顯示寄生於圖4的半導體裝置的電感成分之等價電路。
圖8係半導體裝置的電路動作的說明圖。
圖9係圖8的電路動作時的元件截面的說明圖。
圖10係本發明之一實施形態之半導體裝置的構造例之說明圖。
圖11係圖10之半導體裝置的主面側的全體平面圖。
圖12係圖11之半導體裝置的側視圖。
圖13係圖11之半導體裝置的背面側的全體平面圖。
圖14係圖11之半導體裝置之外觀立體圖。
圖15係透視圖11之半導體裝置之封裝體內部時之封裝體主面側的全體平面圖。
圖16係圖15之Y1－Y1線的截面圖。
圖17係圖15之X1－X1線的截面圖。
圖18係用以構成圖11的半導體裝置之第1半導體晶片之主面側的全體平面圖。
圖19係圖18之X2－X2線的截面圖。
圖20係圖18的第1半導體晶片的要部截面圖。
圖21係圖18之Y2－Y2線的截面圖。
圖22係用以構成圖11的半導體裝置之第3半導體晶片之要部截面圖。
圖23係用以構成圖11的半導體裝置之第4半導體晶片之主要部截面圖。
圖24係圖11之半導體裝置之安裝狀態的一例之平面圖。
圖25係圖24之半導體裝置之側視圖。
圖26係顯示包含圖11之半導體裝置之電路系統構造的一例之電路圖。
圖27係顯示圖11之半導體裝置之組裝步驟之流程圖。
圖28係於圖11之半導體裝置之組裝步驟中使用的導線架的單位區域的主面側的一例之主要部平面圖。
圖29係圖28的導線架的單位區域的背面側之平面圖。
圖30係圖11之半導體裝置之組裝步驟中的導線架的單位區域的平面圖。
圖31係顯示本發明之另一實施形態之半導體裝置之構造例之平面圖。
圖32係圖31之半導體裝置之將金屬配線板去除後的構造例之平面圖。
圖33係圖31之Y3－Y3線之截面圖。
圖34係圖31之X3－X3線之截面圖。
圖35係本發明之另一實施形態之半導體裝置的上面之平面圖。
圖36係圖35之Y4－Y4線之截面圖。
圖37係圖35之X4－X4線之截面圖。
圖38係本發明之另一實施形態之半導體裝置之截面圖。
圖39係圖38之變形例之半導體裝置之截面圖。
圖40係本發明之另一實施形態之半導體裝置之構造例之平面圖。
圖41係圖40之X5－X5線之截面圖。
圖42係顯示本發明之另一實施形態之半導體裝置之構造例之平面圖。
圖43係圖42之將金屬配線板及銲線去除後之半導體裝置之構造例之平面圖。
圖44係圖42之Y6－Y6線之截面圖。
圖45係圖42之X6－X6線之截面圖。
圖46係本發明之另一實施形態之半導體裝置之構造例之說明圖。
圖47係圖46之半導體裝置之構造中的第3半導體晶片之寄生元件之動作狀態之說明圖。
圖48係圖46之半導體裝置之構造中的第3半導體晶片之寄生元件之動作狀態之說明圖。
圖49係本發明之另一實施形態之半導體裝置之構造例之平面圖。
圖50係圖49之Y7－Y7線之截面圖。
圖51係本發明之另一實施形態之半導體裝置之構造例之平面圖。
圖52係圖51之Y8－Y8線之截面圖。
圖53係本發明之另一實施形態之半導體裝置之構造例之平面圖。
圖54係圖53之Y9－Y9線之截面圖。
5a~5d．．．半導體晶片
BP1~BP11．．．銲墊
WA1~WA3．．．銲線
BP5a、BP5b．．．銲墊
ET1、ET4、ET5．．．端子
WB1~WB6．．．銲線
6．．．封裝體
7a1~7a3．．．晶片座
7b、7b1~7b5．．．導線
7c．．．配線部

Claims (27)

  1. 一種半導體裝置，具備有：第1晶片搭載部、第2晶片搭載部及第3晶片搭載部，係分別隔著預定間隔配置者；複數的外部端子，係配置於前述第1、第2及第3晶片搭載部的周圍者；第1半導體晶片，係配置於前述第1晶片搭載部上，且具有第1場效電晶體者；第2半導體晶片，係配置於前述第2晶片搭載部上，且具有第2場效電晶體者；第3半導體晶片，係配置於前述第3晶片搭載部上，且包含用以控制前述第1及第2場效電晶體的動作的控制電路者；第4半導體晶片，係配置於前述第2晶片搭載部上，且具有第1蕭基二極體者；密封體，係用以密封前述第1、第2、第3及第4半導體晶片、前述第1、第2及第3晶片搭載部及前述複數的外部端子的一部份者；又，前述複數的外部端子具有用以供給輸入用電源電位的第1電源端子、用以供給比前述輸入用電源電位低的電位的第2電源端子、用以控制前述第3半導體晶片之控制電路的訊號端子及用以將輸出用電源電位輸出至外部的輸出端子；前述第1場效電晶體其源極．汲極路徑串聯連接於前述 第1電源端子與前述輸出端子之間，前述第2場效電晶體其源極．汲極路徑串聯連接於前述輸出端子與前述第2電源端子之間，又，前述第3半導體晶片的控制電路藉著輸入至前述訊號端子的控制訊號分別控制前述第1及第2場效電晶體的動作，又，前述第3半導體晶片配置成前述第3半導體晶片與前述第1半導體晶片的距離比前述第3半導體晶片與前述第2半導體晶片的距離近，又，前述第4半導體晶片的第1蕭基二極體，其負極與前述輸出端子電性連接，其正極與前述第2電源端子電性連接，且其相對於前述第2場效電晶體並聯地電性連接。
  2. 如請求項1之半導體裝置，其中前述第4半導體晶片的主面的正極用電極經由銲線與前述第2半導體晶片的源極用電極電性連接，前述第2半導體晶片的主面的源極用電極經由銲線與前述第2電源端子電性連接，又，前述第4半導體晶片的主面的正極用電極中的銲線連接的區域的面積比前述第4半導體晶片的主面的前述銲線連接的區域的周邊絕緣膜所覆蓋的區域的面積小。
  3. 如請求項1之半導體裝置，其中前述第2場效電晶體的源極電性連接的前述第2電源端子與前述第1蕭基二極體的正極電性連接的前述第2電源端子相互分離。
  4. 如請求項3之半導體裝置，其中 前述第4半導體晶片的主面的正極用電極及前述第2半導體晶片的主面的源極用電極分別經由銲線與相互分離的各第2電源端子電性連接，又，前述第4半導體晶片的主面的正極用電極中的銲線連接的區域的面積比前述第4半導體晶片的主面的前述銲線連接的區域的周邊絕緣膜所覆蓋的區域的面積小。
  5. 如請求項1之半導體裝置，其中前述第3半導體晶片的控制電路具有用以控制前述第1場效電晶體的動作的第1控制電路及用以控制前述第2場效電晶體的動作的第2控制電路。
  6. 如請求項5之半導體裝置，其中於前述第1控制電路的輸出電性連接第2蕭基二極體的負極，於前述第2電源端子電性連接前述第2蕭基二極體的正極，於前述第1控制電路的輸出與前述第2電源端子之間電性連接前述第2蕭基二極體。
  7. 如請求項6之半導體裝置，其中前述密封體進一步包含：(a)第5半導體晶片，係具有前述第2蕭基二極體者；(b)第4晶片搭載部，係用以被搭載前述第5半導體晶片，且與前述第2蕭基二極體的負極電性連接者；(c)銲線，係用以將前述第4晶片搭載部與前述第1控制電路的輸出電性連接者；及(d)銲線，係用以將前述第2蕭基二極體的正極與前述第2電源端子電性連接者。
  8. 如請求項6之半導體裝置，其中前述密封體進一步包含： (a)第5半導體晶片，係具有前述第2蕭基二極體者；及(b)銲線，係用以將前述第2蕭基二極體的負極與前述第1控制電路的輸出電性連接者；又，前述第5半導體晶片以其前述第2蕭基二極體的正極經由前述第3晶片搭載部與前述第2電源端子電性連接的狀態被搭載於前述第3晶片搭載部上。
  9. 如請求項6之半導體裝置，其中前述密封體進一步包含：(a)第5半導體晶片，係具有前述第2蕭基二極體者；及(b)銲線，係用以將前述第2蕭基二極體的正極與前述第2電源端子電性連接者；又，前述第5半導體晶片以其前述第2蕭基二極體的負極與前述第1半導體晶片的前述第1場效電晶體的閘極電極電性連接的狀態被搭載於前述第1半導體晶片上。
  10. 一種半導體裝置，具備有：第1晶片搭載部、第2晶片搭載部及第3晶片搭載部，係分別隔著預定間隔配置者；複數的外部端子，係配置於前述第1、第2及第3晶片搭載部的周圍者；第1半導體晶片，係配置於前述第1晶片搭載部上，且具有第1場效電晶體者；第2半導體晶片，係配置於前述第2晶片搭載部上，且具有第2場效電晶體者；第3半導體晶片，係配置於前述第3晶片搭載部上，且包含用以控制前述第1及第2場效電晶體的動作的控制電 路者；第4半導體晶片，係配置於前述第2晶片搭載部上，且具有第1蕭基二極體者；密封體，係用以密封前述第1、第2、第3及第4半導體晶片、前述第1、第2及第3晶片搭載部及前述複數的外部端子的一部份者；又，前述複數的外部端子具有用以供給輸入用電源電位的第1電源端子、用以供給比前述輸入用電源電位低的電位的第2電源端子、用以控制前述第3半導體晶片之控制電路的訊號端子及用以將輸出用電源電位輸出至外部的輸出端子；前述第1場效電晶體其源極．汲極路徑串聯連接於前述第1電源端子與前述輸出端子之間，前述第2場效電晶體其源極．汲極路徑串聯連接於前述輸出端子與前述第2電源端子之間，又，前述第3半導體晶片的控制電路藉著輸入至前述訊號端子的控制訊號分別控制前述第1及第2場效電晶體的閘極，又，前述第2半導體晶片配置於比前述輸出端子接近前述第2電源端子的位置，又，前述第4半導體晶片的第1蕭基二極體，其負極與前述輸出端子電性連接，其正極與前述第2電源端子電性連接，且其相對於前述第2場效電晶體並聯地電性連接。
  11. 如請求項10之半導體裝置，其中前述第4半導體晶片的主 面的正極用電極經由銲線與前述第2半導體晶片的源極用電極電性連接，前述第2半導體晶片的主面的源極用電極經由銲線與前述第2電源端子電性連接，又，於前述第4半導體晶片的主面的正極用電極中，前述銲線連接的區域的面積比前述第4半導體晶片的主面的前述銲線連接的區域的周邊絕緣膜所覆蓋的區域的面積小。
  12. 請求項10之半導體裝置，其中前述第2場效電晶體的源極電性連接的前述第2電源端子與前述第1蕭基二極體的正極電性連接的前述第2電源端子分別形成且相互分離。
  13. 如請求項12之半導體裝置，其中前述第4半導體晶片的主面的正極用電極及前述第2半導體晶片的主面的源極用電極分別經由銲線與分別形成且相互分離的各第2電源端子電性連接，又，於前述第4半導體晶片的主面的正極用電極中，前述銲線連接的區域的面積比前述第4半導體晶片的主面的前述銲線連接的區域的周邊絕緣膜所覆蓋的區域的面積小。
  14. 如請求項10之半導體裝置，其中前述第3半導體晶片的控制電路具有前述第1場效電晶體的動作控制用第1控制電路及前述第2場效電晶體的動作控制用第2控制電路。
  15. 如請求項14之半導體裝置，其中於前述第1控制電路的輸出電性連接第2蕭基二極體的負極，於前述第2電源端子 電性連接前述第2蕭基二極體的正極，於前述第1控制電路的輸出與前述第2電源端子之間電性連接前述第2蕭基二極體。
  16. 如請求項15之半導體裝置，其中前述密封體進一步包含：(a)第5半導體晶片，係具有前述第2蕭基二極體者；(b)第4晶片搭載部，係用以被搭載前述第5半導體晶片，且與前述第2蕭基二極體的負極電性連接者；(c)銲線，係用以將前述第4晶片搭載部與前述第1控制電路的輸出電性連接者；及(d)銲線，係用以將前述第2蕭基二極體的正極與前述第2電源端子電性連接者。
  17. 如請求項15之半導體裝置，其中前述密封體進一步包含：(a)第5半導體晶片，係具有前述第2蕭基二極體者；及(b)銲線，係用以將前述第2蕭基二極體的負極與前述第1控制電路的輸出電性連接者；又，前述第5半導體晶片以其前述第2蕭基二極體的正極經由前述第3晶片搭載部與前述第2電源端子電性連接的狀態被搭載於前述第3晶片搭載部上。
  18. 如請求項15之半導體裝置，其中前述密封體進一步包含：(a)第5半導體晶片，係具有前述第2蕭基二極體者；及(b)銲線，係用以將前述第2蕭基二極體的正極與前述第2電源端子電性連接者；又，前述第5半導體晶片以其前述第2蕭基二極體的負極與前述第1半導體晶片的前述第1場效電晶體的閘極電 極電性連接的狀態被搭載於前述第1半導體晶片上。
  19. 一種半導體裝置，具備有：第1晶片搭載部、第2晶片搭載部及第3晶片搭載部，係分別隔著預定間隔配置者；複數的外部端子，係配置於前述第1、第2及第3晶片搭載部的周圍者；第1半導體晶片，係配置於前述第1晶片搭載部上，且具有第1場效電晶體者；第2半導體晶片，係配置於前述第2晶片搭載部上，且具有第2場效電晶體者；第3半導體晶片，係配置於前述第3晶片搭載部上，且包含用以控制前述第1及第2場效電晶體的動作的控制電路者；第4半導體晶片，係配置於前述第2晶片搭載部上，且具有第1蕭基二極體者；樹脂體，係用以密封前述第1、第2、第3及第4半導體晶片、前述第1、第2及第3晶片搭載部及前述複數的外部端子的一部份者；又，前述複數的外部端子具有用以供給輸入用電源電位的第1電源端子、用以供給比前述輸入用電源電位低的電位的第2電源端子、用以控制前述第3半導體晶片之控制電路的訊號端子及用以將輸出用電源電位輸出至外部的輸出端子；前述第1場效電晶體其源極．汲極路徑串聯連接於前述 第1電源端子與前述輸出端子之間，前述第2場效電晶體其源極．汲極路徑串聯連接於前述輸出端子與前述第2電源端子之間，又，前述第3半導體晶片的控制電路藉著輸入至前述訊號端子的控制訊號分別控制前述第1及第2場效電晶體的閘極，又，前述第1半導體晶片配置成其一邊靠近於前述第1晶片搭載部的一邊，該前述第1晶片搭載部的一邊係用以鄰接於前述第2晶片搭載部的一邊，又，前述第4半導體晶片的第1蕭基二極體，其負極與前述輸出端子電性連接，其正極與前述第2電源端子電性連接，且其相對於前述第2場效電晶體並聯地電性連接。
  20. 如請求項19之半導體裝置，其中前述第4半導體晶片的主面的正極用電極經由銲線與前述第2半導體晶片的源極用電極電性連接，前述第2半導體晶片的主面的源極用電極經由銲線與前述第2電源端子電性連接，又，於前述第4半導體晶片的主面的正極用電極中，前述銲線連接的區域的面積比前述第4半導體晶片的主面的前述銲線連接的區域的周邊絕緣膜所覆蓋的區域的面積小。
  21. 如請求項19之半導體裝置，其中前述第2場效電晶體的源極電性連接的前述第2電源端子與前述第1蕭基二極體的正極電性連接的前述第2電源端子分別形成且相互分離。
  22. 如請求項21之半導體裝置，其中前述第4半導體晶片的主面的正極用電極及前述第2半導體晶片的主面的源極用電極分別經由銲線與分別形成且相互分離的各第2電源端子電性連接，又，於前述第4半導體晶片的主面的正極用電極中，前述銲線連接的區域的面積比前述第4半導體晶片的主面的前述銲線連接的區域的周邊絕緣膜所覆蓋的區域的面積小。
  23. 如請求項19之半導體裝置，其中前述第3半導體晶片的控制電路具有前述第1場效電晶體的動作控制用第1控制電路及前述第2場效電晶體的動作控制用第2控制電路。
  24. 如請求項23之半導體裝置，其中於前述第1控制電路的輸出電性連接第2蕭基二極體的負極，於前述第2電源端子電性連接前述第2蕭基二極體的正極，於前述第1控制電路的輸出與前述第2電源端子之間電性連接前述第2蕭基二極體。
  25. 如請求項24之半導體裝置，其中前述密封體進一步包含：(a)第5半導體晶片，係具有前述第2蕭基二極體者；(b)第4晶片搭載部，係用以被搭載前述第5半導體晶片，且與前述第2蕭基二極體的負極電性連接者；(c)銲線，係用以將前述第4晶片搭載部與前述第1控制電路的輸出電性連接者；及(d)銲線，係用以將前述第2蕭基二極體的正極與前述第2電源端子電性連接者。
  26. 如請求項24之半導體裝置，其中前述密封體進一步包含：(a)第5半導體晶片，係具有前述第2蕭基二極體者；及(b)銲線，係用以將前述第2蕭基二極體的負極與前述第1控制電路的輸出電性連接者；又，前述第5半導體晶片以其前述第2蕭基二極體的正極經由前述第3晶片搭載部與前述第2電源端子電性連接的狀態被搭載於前述第3晶片搭載部上。
  27. 如請求項24之半導體裝置，其中前述密封體進一步包含：(a)第5半導體晶片，係具有前述第2蕭基二極體者；及(b)銲線，係用以將前述第2蕭基二極體的正極與前述第2電源端子電性連接者；又，前述第5半導體晶片以其前述第2蕭基二極體的負極與前述第1半導體晶片的前述第1場效電晶體的閘極電極電性連接的狀態被搭載於前述第1半導體晶片上。
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