JP3046017B1 - コパッケ―ジｍｏｓ―ゲ―トデバイスおよび制御ｉｃ - Google Patents
コパッケ―ジｍｏｓ―ゲ―トデバイスおよび制御ｉｃInfo
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Abstract
【要約】
【課題】 基板を含む電子デバイスのための電子パッケ
ージを提供する。 【解決手段】 パワートランジスタダイが下面と上面を
有し、パワートランジスタダイの下面が基板上にマウン
トされる。パワートランジスタを制御する制御回路が、
絶縁性エポキシを使用してパワートランジスタダイの上
面にマウントされる。
ージを提供する。 【解決手段】 パワートランジスタダイが下面と上面を
有し、パワートランジスタダイの下面が基板上にマウン
トされる。パワートランジスタを制御する制御回路が、
絶縁性エポキシを使用してパワートランジスタダイの上
面にマウントされる。
Description
【０００１】
【発明の属する技術分野】本発明は、携帯用電子装置の
ためのコパッケージＦＥＴ（field-effect transistor
）およびＩＣ（integrated circuit）に関し、より詳
細には、少なくとも１つのＦＥＴと、ショットキーダイ
オードと、適切な制御回路ＩＣとを使用するスイッチン
グ電源などのコパッケージＦＥＴおよびＩＣに関する。
ためのコパッケージＦＥＴ（field-effect transistor
）およびＩＣ（integrated circuit）に関し、より詳
細には、少なくとも１つのＦＥＴと、ショットキーダイ
オードと、適切な制御回路ＩＣとを使用するスイッチン
グ電源などのコパッケージＦＥＴおよびＩＣに関する。
【０００２】
【従来の技術】図１を説明する。例えば、バック（buc
k）電源１０であるフォワードスイッチング電源では、
ＦＥＴトランジスタの使用が知られている。この電源１
０は、プラス端子とマイナス端子を有する入力直流電源
Ｖｉｎに結合されている。Ｖｉｎのプラス端子とマイナ
ス端子の間に入力フィルタキャパシタ１２が結合され、
ローカルなエネルギー蓄積源として機能する。
k）電源１０であるフォワードスイッチング電源では、
ＦＥＴトランジスタの使用が知られている。この電源１
０は、プラス端子とマイナス端子を有する入力直流電源
Ｖｉｎに結合されている。Ｖｉｎのプラス端子とマイナ
ス端子の間に入力フィルタキャパシタ１２が結合され、
ローカルなエネルギー蓄積源として機能する。
【０００３】Ｖｉｎのプラス端子とマイナス端子の間
に、第１および第２のスイッチングトランジスタＱ１、
Ｑ２が直列に結合されている。トランジスタＱ１および
Ｑ２を、ゲートと、ドレインと、ソースを有するＭＯＳ
ゲートＦＥＴとすることができることが知られている。
当技術分野では周知のことであるが、制御ＩＣ１６が、
それぞれ、トランジスタＱ１およびＱ２のゲートＧ１、
Ｇ２にゲート信号を供給し、トランジスタＱ１、Ｑ２の
接続点から変調された（ＰＷＭ）パルス信号を発生させ
る。
に、第１および第２のスイッチングトランジスタＱ１、
Ｑ２が直列に結合されている。トランジスタＱ１および
Ｑ２を、ゲートと、ドレインと、ソースを有するＭＯＳ
ゲートＦＥＴとすることができることが知られている。
当技術分野では周知のことであるが、制御ＩＣ１６が、
それぞれ、トランジスタＱ１およびＱ２のゲートＧ１、
Ｇ２にゲート信号を供給し、トランジスタＱ１、Ｑ２の
接続点から変調された（ＰＷＭ）パルス信号を発生させ
る。
【０００４】当技術分野では周知のことであるが、トラ
ンジスタを分路させるフリーホイール電流パスを設ける
ために、トランジスタＱ２にはショットキーダイオード
Ｄ１が逆並列に結合されている。
ンジスタを分路させるフリーホイール電流パスを設ける
ために、トランジスタＱ２にはショットキーダイオード
Ｄ１が逆並列に結合されている。
【０００５】Ｖｏにおける直流出力電力を比較的安定か
つ円滑に供給するため、当技術分野でも周知のことであ
るが、直列結合されたインダクタＬと、シャント結合さ
れたキャパシタ１４とを使用する２次フィルタを備えて
いる。この２次フィルタは、ＰＷＭ信号の高周波成分を
ほぼすべて減衰させて、Ｖｏのプラス端子とマイナス端
子の間に直流出力電圧を発生させる。
つ円滑に供給するため、当技術分野でも周知のことであ
るが、直列結合されたインダクタＬと、シャント結合さ
れたキャパシタ１４とを使用する２次フィルタを備えて
いる。この２次フィルタは、ＰＷＭ信号の高周波成分を
ほぼすべて減衰させて、Ｖｏのプラス端子とマイナス端
子の間に直流出力電圧を発生させる。
【０００６】抵抗器の両端間に、インダクタＬを流れる
電流を示す電圧を生じさせることができるように、イン
ダクタＬと直列に検出抵抗器Ｒｓが設けられる。検出さ
れた電圧は制御ＩＣ１６に入力され、それによってスイ
ッチングトランジスタＱ１およびＱ２を、例えば電流モ
ード制御によって適切に制御することができる。さら
に、Ｖｏのプラス端子からマイナス端子まで抵抗器分割
器を結合し、抵抗器Ｒ１とＲ２を使用する。検出された
電圧が抵抗器Ｒ１およびＲ２の接合部から取り出され、
制御ＩＣ１６に入力される。検出された電圧は、Ｖｏに
おける電圧レベルに関する情報を提供し、制御ＩＣ１６
がトランジスタＱ１およびＱ２を、例えば、電圧モード
制御によって適正にバイアスさせるためにも使用され
る。
電流を示す電圧を生じさせることができるように、イン
ダクタＬと直列に検出抵抗器Ｒｓが設けられる。検出さ
れた電圧は制御ＩＣ１６に入力され、それによってスイ
ッチングトランジスタＱ１およびＱ２を、例えば電流モ
ード制御によって適切に制御することができる。さら
に、Ｖｏのプラス端子からマイナス端子まで抵抗器分割
器を結合し、抵抗器Ｒ１とＲ２を使用する。検出された
電圧が抵抗器Ｒ１およびＲ２の接合部から取り出され、
制御ＩＣ１６に入力される。検出された電圧は、Ｖｏに
おける電圧レベルに関する情報を提供し、制御ＩＣ１６
がトランジスタＱ１およびＱ２を、例えば、電圧モード
制御によって適正にバイアスさせるためにも使用され
る。
【０００７】トランジスタＱ１およびＱ２のスイッチン
グ周波数が比較的高く、トランジスタを流れる電流のレ
ベルも比較的高いため、パッケージ化に関する考慮が重
要になる。例えば、トランジスタＱ１およびＱ２とダイ
オードＤ１は、スイッチング頻度が高く、電流条件が高
いため、高温で動作する可能性がある。さらに、トラン
ジスタＱ１およびＱ２と、制御ＩＣ１６と、ダイオード
Ｄ１を相互接続した長さによって、望ましくない浮遊イ
ンダクタンスが生じ、この浮遊インダクタンスによって
過度の雑音と、過度の放熱と、スプリアスな回路動作が
起こる可能性がある。
グ周波数が比較的高く、トランジスタを流れる電流のレ
ベルも比較的高いため、パッケージ化に関する考慮が重
要になる。例えば、トランジスタＱ１およびＱ２とダイ
オードＤ１は、スイッチング頻度が高く、電流条件が高
いため、高温で動作する可能性がある。さらに、トラン
ジスタＱ１およびＱ２と、制御ＩＣ１６と、ダイオード
Ｄ１を相互接続した長さによって、望ましくない浮遊イ
ンダクタンスが生じ、この浮遊インダクタンスによって
過度の雑音と、過度の放熱と、スプリアスな回路動作が
起こる可能性がある。
【０００８】さらに、スイッチング電源１０を、例えば
携帯用電子装置である電子装置に組み込む場合、回路基
板の総面積のうちの電源１０に割り振られる面積が重要
になる。一般に、トランジスタＱ１およびＱ２と、ダイ
オードＤ１などの電源構成要素は、比較的大きなフット
プリント（footprint ）を有する。トランジスタＱ１お
よびＱ２を収容するのにＴＯ−２２０パッケージが使用
されることが多い。このパッケージは占有面積に対して
サイズが比較的大きく、シリコン対フットプリント比が
比較的小さい（約１５％）。
携帯用電子装置である電子装置に組み込む場合、回路基
板の総面積のうちの電源１０に割り振られる面積が重要
になる。一般に、トランジスタＱ１およびＱ２と、ダイ
オードＤ１などの電源構成要素は、比較的大きなフット
プリント（footprint ）を有する。トランジスタＱ１お
よびＱ２を収容するのにＴＯ−２２０パッケージが使用
されることが多い。このパッケージは占有面積に対して
サイズが比較的大きく、シリコン対フットプリント比が
比較的小さい（約１５％）。
【０００９】その結果、携帯用電子装置の設計者に対す
る、電源１０に使用される面積および／または体積を削
減するという圧力が益々大きくなっている。
る、電源１０に使用される面積および／または体積を削
減するという圧力が益々大きくなっている。
【００１０】
【発明が解決しようとする課題】したがって、当技術分
野では、寄生インダクタンスを最小限に抑えることによ
ってパッケージの大きさを縮小し重さを軽減するととも
に、回路性能を向上させるように電源構成要素と制御回
路をカプセル封止する新規なパッケージが必要である。
野では、寄生インダクタンスを最小限に抑えることによ
ってパッケージの大きさを縮小し重さを軽減するととも
に、回路性能を向上させるように電源構成要素と制御回
路をカプセル封止する新規なパッケージが必要である。
【００１１】
【課題を解決するための手段】従来技術の欠点を克服す
るために、本発明は、上面と下面とを有し、パワートラ
ンジスタダイの下面が基板上に装着されたパワートラン
ジスタダイと、パワートランジスタを制御し、絶縁性エ
ポキシを使用してパワートランジスタダイの上面に装着
された制御回路とを含む携帯用電子装置用の電子パッケ
ージを提供する。
るために、本発明は、上面と下面とを有し、パワートラ
ンジスタダイの下面が基板上に装着されたパワートラン
ジスタダイと、パワートランジスタを制御し、絶縁性エ
ポキシを使用してパワートランジスタダイの上面に装着
された制御回路とを含む携帯用電子装置用の電子パッケ
ージを提供する。
【００１２】本発明によると、半導体デバイスは１つ以
上のパッド領域を有する導体リードフレームを含む。第
１の半導体ダイが、相対する表面を有するＭＯＳゲート
半導体デバイスを含む。第１の面は、主パッド領域と電
気的に接触して配置された少なくとも１つの電極を有す
る。相対する面のうちの第２の面は、少なくとも１つの
ゲートを有する。第２の半導体ダイはＭＯＳゲートデバ
イスの第２の面に接触しているが電気的には分離されて
配置された第１の面を有する制御ＩＣを含む。制御ＩＣ
の第２の面はＭＯＳゲート半導体デバイスのゲートに電
気的に結合された少なくとも１つの電極を有する。
上のパッド領域を有する導体リードフレームを含む。第
１の半導体ダイが、相対する表面を有するＭＯＳゲート
半導体デバイスを含む。第１の面は、主パッド領域と電
気的に接触して配置された少なくとも１つの電極を有す
る。相対する面のうちの第２の面は、少なくとも１つの
ゲートを有する。第２の半導体ダイはＭＯＳゲートデバ
イスの第２の面に接触しているが電気的には分離されて
配置された第１の面を有する制御ＩＣを含む。制御ＩＣ
の第２の面はＭＯＳゲート半導体デバイスのゲートに電
気的に結合された少なくとも１つの電極を有する。
【００１３】本発明のその他の特徴および効果は、添付
図面を参照する、本発明の以下の記述から明らかになろ
う。
図面を参照する、本発明の以下の記述から明らかになろ
う。
【００１４】
【発明の実施の形態】本発明を説明するため、好ましい
態様を図面に示すが、本発明は図示した厳密な配置構成
および手段に限定されないことは当然のことである。
態様を図面に示すが、本発明は図示した厳密な配置構成
および手段に限定されないことは当然のことである。
【００１５】図２は本発明のパッケージ２０を示す。図
２において、同一符号は同一要素を示す。図を明瞭にす
るため、図２に示すパッケージ２０は、通常は、パッケ
ージ２０の電子構成要素をカプセル封止するためのカバ
ーを含ませていない。図２には下部２２Ａのみを示す。
この下部２２Ａには、リードフレームと、基板と、パタ
ーン形成可能相互接続（別々に図示されていない）を有
する。パターン形成可能相互接続上には、本発明の電子
構成要素がマウントされている。
２において、同一符号は同一要素を示す。図を明瞭にす
るため、図２に示すパッケージ２０は、通常は、パッケ
ージ２０の電子構成要素をカプセル封止するためのカバ
ーを含ませていない。図２には下部２２Ａのみを示す。
この下部２２Ａには、リードフレームと、基板と、パタ
ーン形成可能相互接続（別々に図示されていない）を有
する。パターン形成可能相互接続上には、本発明の電子
構成要素がマウントされている。
【００１６】具体的には、パッケージ２０は、ＭＯＳＦ
ＥＴまたはその他のＭＯＳゲートパワーデバイスとする
ことができる第１のトランジスタＱ１および第２のトラ
ンジスタＱ２と、制御ＩＣ１６と、ショットキーダイオ
ードであることが好ましいダイオードＤ１とを含む。ト
ランジスタＱ１およびＱ２は、周知の技法を使用して、
例えば接続エポキシおよび／またはハンダによって基板
に接続されている。ダイオードＤ１も同様にして基板に
接続することができる。
ＥＴまたはその他のＭＯＳゲートパワーデバイスとする
ことができる第１のトランジスタＱ１および第２のトラ
ンジスタＱ２と、制御ＩＣ１６と、ショットキーダイオ
ードであることが好ましいダイオードＤ１とを含む。ト
ランジスタＱ１およびＱ２は、周知の技法を使用して、
例えば接続エポキシおよび／またはハンダによって基板
に接続されている。ダイオードＤ１も同様にして基板に
接続することができる。
【００１７】各トランジスタＱ１およびＱ２としては、
好ましくはソース結合されたＳ１およびＳ２を含む上面
と、好ましくはドレイン結合されたＤ１およびＤ２を含
む下面を有するＭＯＳＦＥＴが好ましい。
好ましくはソース結合されたＳ１およびＳ２を含む上面
と、好ましくはドレイン結合されたＤ１およびＤ２を含
む下面を有するＭＯＳＦＥＴが好ましい。
【００１８】制御ＩＣ１６はトランジスタＱ２の上面
に、適正な相互結合媒体を用いてマウントされている。
この相互結合媒体は周知の供給源から入手可能な絶縁性
エポキシであることが好ましい。さらに、この絶縁性エ
ポキシとしては、電気的な絶縁特性を有するが、制御Ｉ
Ｃ１６とトランジスタＱ２との間で熱伝導が行われるも
のが好ましい。
に、適正な相互結合媒体を用いてマウントされている。
この相互結合媒体は周知の供給源から入手可能な絶縁性
エポキシであることが好ましい。さらに、この絶縁性エ
ポキシとしては、電気的な絶縁特性を有するが、制御Ｉ
Ｃ１６とトランジスタＱ２との間で熱伝導が行われるも
のが好ましい。
【００１９】図３は図２のパッケージ２０の側断面を示
す。パッケージ２０は下部２２Ａと上部２２Ｂを含み、
下部２２Ａと上部２２Ｂにより内部空間２８を有するエ
ンクロージャが形成されている。端子２４はパッケージ
内の回路を外部回路に相互接続するものであって、内部
空間２８に進入され、リードフレーム４０の一部を形成
している。トランジスタＱ２の下面は、全体的に、例え
ば導電性エポキシを使用して、界面４２においてリード
フレーム４０のパッド領域に電気的に接続されている。
しかし、ＩＣ１６は界面４４でトランジスタＱ２の上面
に、絶縁性エポキシを用いて結合されている。ボンディ
ングワイヤ２６により必要に応じて制御回路ＩＣ１６が
端子２４に接続されている。
す。パッケージ２０は下部２２Ａと上部２２Ｂを含み、
下部２２Ａと上部２２Ｂにより内部空間２８を有するエ
ンクロージャが形成されている。端子２４はパッケージ
内の回路を外部回路に相互接続するものであって、内部
空間２８に進入され、リードフレーム４０の一部を形成
している。トランジスタＱ２の下面は、全体的に、例え
ば導電性エポキシを使用して、界面４２においてリード
フレーム４０のパッド領域に電気的に接続されている。
しかし、ＩＣ１６は界面４４でトランジスタＱ２の上面
に、絶縁性エポキシを用いて結合されている。ボンディ
ングワイヤ２６により必要に応じて制御回路ＩＣ１６が
端子２４に接続されている。
【００２０】パッケージ２０の内部空間２８はＡｌＮｉ
などの熱伝導性充填材３０でほぼ満たされているのが好
ましい。充填材３０はパッケージの電子構成要素からパ
ッケージ２０の上部および下部２２ａ、２２ｂと端子２
４に熱が伝わるように保証し、それによってパッケージ
２０の熱効率を向上させる。
などの熱伝導性充填材３０でほぼ満たされているのが好
ましい。充填材３０はパッケージの電子構成要素からパ
ッケージ２０の上部および下部２２ａ、２２ｂと端子２
４に熱が伝わるように保証し、それによってパッケージ
２０の熱効率を向上させる。
【００２１】トランジスタＱ２の上面はソース接続Ｓ２
を含み、その上にアルミニウム層が配置されるのが好ま
しい。したがって、トランジスタＱ２の上面は制御ＩＣ
１６のヒートシンクとなる。
を含み、その上にアルミニウム層が配置されるのが好ま
しい。したがって、トランジスタＱ２の上面は制御ＩＣ
１６のヒートシンクとなる。
【００２２】図４は本発明の一実施形態によるリードフ
レーム４０とそれにマウントされた電子構成要素の配置
を示す。リードフレーム４０は３つの独立したパッドま
たは受け入れ領域４８Ａ、４８Ｂ、および４８Ｃを含
む。独立したパッド領域４８Ａ、４８Ｂ、および４８Ｃ
は、電子構成要素と外部電子デバイスとの間と、電子構
成要素がマウントされた受け入れ領域との電気的な接続
を可能にする。
レーム４０とそれにマウントされた電子構成要素の配置
を示す。リードフレーム４０は３つの独立したパッドま
たは受け入れ領域４８Ａ、４８Ｂ、および４８Ｃを含
む。独立したパッド領域４８Ａ、４８Ｂ、および４８Ｃ
は、電子構成要素と外部電子デバイスとの間と、電子構
成要素がマウントされた受け入れ領域との電気的な接続
を可能にする。
【００２３】リードフレーム４０は、各外部接続リード
がパッド４８Ａ、４８Ｂ、および４８Ｃのうちの少なく
とも１つのパッドに結合された外部接続リードまたはピ
ン４６を含む。例えばリードＤ１、Ｓ１／Ｄ２、Ｓ２な
ど、接続リード４６のうちのいくつかは、パッド４８
Ａ、４８Ｂ、４８Ｃのうちの１つと一体になっている。
他のリード４６は、パッド４８Ａ、４８Ｂ、４８Ｃか、
制御ＩＣ１６、トランジスタＱ１、Ｑ２か、ダイオード
Ｄ１上の接続点に、１つ以上のボンディングワイヤ２６
により電気的に接続されている。パッド４８Ａ、４８
Ｂ、４８Ｃ間の相互接続も、１つ以上のボンディングワ
イヤ２６を使用して行うことができる。
がパッド４８Ａ、４８Ｂ、および４８Ｃのうちの少なく
とも１つのパッドに結合された外部接続リードまたはピ
ン４６を含む。例えばリードＤ１、Ｓ１／Ｄ２、Ｓ２な
ど、接続リード４６のうちのいくつかは、パッド４８
Ａ、４８Ｂ、４８Ｃのうちの１つと一体になっている。
他のリード４６は、パッド４８Ａ、４８Ｂ、４８Ｃか、
制御ＩＣ１６、トランジスタＱ１、Ｑ２か、ダイオード
Ｄ１上の接続点に、１つ以上のボンディングワイヤ２６
により電気的に接続されている。パッド４８Ａ、４８
Ｂ、４８Ｃ間の相互接続も、１つ以上のボンディングワ
イヤ２６を使用して行うことができる。
【００２４】リードフレーム４０の第１のパッド４８Ａ
は、トランジスタＱ１の下面を受け入れるように適合化
されており、トランジスタＱ１の下面は周知の方法、好
ましくは導電性エポキシを使用して、パッド４８Ａに接
着される。トランジスタＱ１の下面はドレインＤ１接続
を含むことが好ましく、したがって、受け入れ領域４８
Ａと一体になったリードにＤ１と符号が付してある。
は、トランジスタＱ１の下面を受け入れるように適合化
されており、トランジスタＱ１の下面は周知の方法、好
ましくは導電性エポキシを使用して、パッド４８Ａに接
着される。トランジスタＱ１の下面はドレインＤ１接続
を含むことが好ましく、したがって、受け入れ領域４８
Ａと一体になったリードにＤ１と符号が付してある。
【００２５】パッド４８Ｂは、その上にトランジスタＱ
２を受け入れるように適合化されている。トランジスタ
Ｑ１の場合と同様、トランジスタＱ２の下面は、適正な
方法を用いてパッド４８Ｂに適切に固着されるドレイン
Ｄ２を含むことが好ましい。リードＳ１／Ｄ２は受け入
れパッド４８Ｂに直接結合される。受け入れパッド４８
Ｂは、パッド領域４８Ｂに導電固着されたマイナス端子
と、ボンディングワイヤによってトランジスタＱ２のソ
ースＳ２に接続されたプラス端子とを有するショットキ
ーダイオードＤ３も受け入れる。
２を受け入れるように適合化されている。トランジスタ
Ｑ１の場合と同様、トランジスタＱ２の下面は、適正な
方法を用いてパッド４８Ｂに適切に固着されるドレイン
Ｄ２を含むことが好ましい。リードＳ１／Ｄ２は受け入
れパッド４８Ｂに直接結合される。受け入れパッド４８
Ｂは、パッド領域４８Ｂに導電固着されたマイナス端子
と、ボンディングワイヤによってトランジスタＱ２のソ
ースＳ２に接続されたプラス端子とを有するショットキ
ーダイオードＤ３も受け入れる。
【００２６】パッド４８Ｃにより、複数のワイヤボンド
２６Ｂを介してトランジスタＱ２のソースＳ２への接続
が可能になる。
２６Ｂを介してトランジスタＱ２のソースＳ２への接続
が可能になる。
【００２７】パッド４８Ａ、４８Ｂ、および４８Ｃによ
り、トランジスタＱ１およびＱ２とダイオードＤ３が容
易に互いに近接して相互接続され、相互接続の長さを最
小限にするようなサイズおよび形状が有利である。例え
ば、トランジスタＱ１のソースＳ１は比較的短い多数の
ボンディングワイヤ２６ＡによってトランジスタＱ２の
ドレインＤ２に結合される。トランジスタＱ２のソース
Ｓ２とパッド４８Ｃとの間の相互接続は、やはり比較的
短い多数のボンディングワイヤ２６Ｂが使用される。そ
の結果、回路内に生じる浮遊インダクタンスが最小化さ
れ、したがって回路の動作が改良される。
り、トランジスタＱ１およびＱ２とダイオードＤ３が容
易に互いに近接して相互接続され、相互接続の長さを最
小限にするようなサイズおよび形状が有利である。例え
ば、トランジスタＱ１のソースＳ１は比較的短い多数の
ボンディングワイヤ２６ＡによってトランジスタＱ２の
ドレインＤ２に結合される。トランジスタＱ２のソース
Ｓ２とパッド４８Ｃとの間の相互接続は、やはり比較的
短い多数のボンディングワイヤ２６Ｂが使用される。そ
の結果、回路内に生じる浮遊インダクタンスが最小化さ
れ、したがって回路の動作が改良される。
【００２８】さらに、ボンディングワイヤ２６Ｃによ
り、制御回路ＩＣ１６と、トランジスタＱ１のゲートＧ
１およびソースＳ１との間が接続されて、ゲート−ソー
スループが形成され、ボンディングワイヤ２６Ｃはゲー
ト−ソースループ内の寄生インダクタンスを低減し、ト
ランジスタＱ１の高速オン／オフが可能になるほど極め
て短い。同様に、制御ＩＣ１６とトランジスタＱ２のゲ
ートＧ２およびソースＳ２との間の相互接続はボンディ
ングワイヤ２６Ｄによって行われて、ゲート−ソースル
ープが形成され、浮遊インダクタンスが低減されるほど
極めて短い。
り、制御回路ＩＣ１６と、トランジスタＱ１のゲートＧ
１およびソースＳ１との間が接続されて、ゲート−ソー
スループが形成され、ボンディングワイヤ２６Ｃはゲー
ト−ソースループ内の寄生インダクタンスを低減し、ト
ランジスタＱ１の高速オン／オフが可能になるほど極め
て短い。同様に、制御ＩＣ１６とトランジスタＱ２のゲ
ートＧ２およびソースＳ２との間の相互接続はボンディ
ングワイヤ２６Ｄによって行われて、ゲート−ソースル
ープが形成され、浮遊インダクタンスが低減されるほど
極めて短い。
【００２９】好ましい構成では、シリコンダイのサイズ
は次の通りである。１）トランジスタＱ１は約１４０×
８０ミル（約３．５５６ｍｍ×約２．０３２ｍｍ）、
２）トランジスタＱ２は約１４０×１６９ミル（約３．
５５６ｍｍ×約４．２９３ｍｍ）、３）制御ＩＣ１６は
約８０×１２０ミル（約２．０３２ｍｍ×約３．０４８
ｍｍ）、４）ダイオードＤ１は約３６×３６ミル（約
０．９１４ｍｍ×約０．９１４ｍｍ）である。上述した
ことから当業者にとって明らかなことであるが、制御Ｉ
Ｃ１６の表面積はトランジスタＱ２の表面積ぐらいにし
かできない。
は次の通りである。１）トランジスタＱ１は約１４０×
８０ミル（約３．５５６ｍｍ×約２．０３２ｍｍ）、
２）トランジスタＱ２は約１４０×１６９ミル（約３．
５５６ｍｍ×約４．２９３ｍｍ）、３）制御ＩＣ１６は
約８０×１２０ミル（約２．０３２ｍｍ×約３．０４８
ｍｍ）、４）ダイオードＤ１は約３６×３６ミル（約
０．９１４ｍｍ×約０．９１４ｍｍ）である。上述した
ことから当業者にとって明らかなことであるが、制御Ｉ
Ｃ１６の表面積はトランジスタＱ２の表面積ぐらいにし
かできない。
【００３０】本発明のパッケージ２０の利点は次の通り
である。 １．パッケージ２０のフットプリント面積が大幅に削減
される。 ２．パッケージ２０のシリコン面積とフットプリント面
積の比が約５０％を超える（約７５％とすることが可能
である）。 ３．パッケージ２０のフットプリントの総面積が慣用の
パッケージングと比較して約４７％削減される。 ４．３つの独立したパッド４８Ａ、４８Ｂ、および４８
Ｃにより、電子構成要素に必要な受け入れ領域が提供さ
れ、同様に、ドレインＤ１と、Ｓ１／Ｄ２接続部と、ソ
ースＳ２とが電源接続される。 ５．ショットキーダイオードＤ３を普通なら使用不能な
場所に配置することができる。 ６．実質的に短いゲート−ソースループによって、寄生
インダクタンスが低減され、スイッチング性能が向上す
るとともに、トランジスタＱ１およびＱ２のゲートおよ
びソースへのケルビン接続が容易になる。 ７．トランジスタＱ２と制御回路ＩＣ１６との間の電気
特性が整合される。 ８．パッケージの総重量が軽くなる。
である。 １．パッケージ２０のフットプリント面積が大幅に削減
される。 ２．パッケージ２０のシリコン面積とフットプリント面
積の比が約５０％を超える（約７５％とすることが可能
である）。 ３．パッケージ２０のフットプリントの総面積が慣用の
パッケージングと比較して約４７％削減される。 ４．３つの独立したパッド４８Ａ、４８Ｂ、および４８
Ｃにより、電子構成要素に必要な受け入れ領域が提供さ
れ、同様に、ドレインＤ１と、Ｓ１／Ｄ２接続部と、ソ
ースＳ２とが電源接続される。 ５．ショットキーダイオードＤ３を普通なら使用不能な
場所に配置することができる。 ６．実質的に短いゲート−ソースループによって、寄生
インダクタンスが低減され、スイッチング性能が向上す
るとともに、トランジスタＱ１およびＱ２のゲートおよ
びソースへのケルビン接続が容易になる。 ７．トランジスタＱ２と制御回路ＩＣ１６との間の電気
特性が整合される。 ８．パッケージの総重量が軽くなる。
【００３１】パッケージ２０には、図１に示すスイッチ
ング電源１０の回路のすべてを含めることができる。電
源１０は、約５から２４ボルトの入力電圧により、約７
アンペアで約１．２ボルトから２．０ボルトの出力電圧
を出力し、公称電圧は１．６ボルトである。
ング電源１０の回路のすべてを含めることができる。電
源１０は、約５から２４ボルトの入力電圧により、約７
アンペアで約１．２ボルトから２．０ボルトの出力電圧
を出力し、公称電圧は１．６ボルトである。
【００３２】図５は本発明の他の実施形態を示す。リー
ドフレーム１４０は図４の実施形態に関して説明したの
と同じ方式で接続を行う３つの独立したパッド１４８
Ａ、１４８Ｂ、および１４８Ｃを含む。リードフレーム
１４０は前述の方式と同じ方式で接続を行う接続リード
１４６も含む。
ドフレーム１４０は図４の実施形態に関して説明したの
と同じ方式で接続を行う３つの独立したパッド１４８
Ａ、１４８Ｂ、および１４８Ｃを含む。リードフレーム
１４０は前述の方式と同じ方式で接続を行う接続リード
１４６も含む。
【００３３】しかし、図４のトランジスタＱ１およびＱ
２に代えて、トランジスタＱ１１およびＱ１２を設け、
トランジスタＱ１１およびＱ１２はデュアルゲートによ
って制御される。トランジスタＱ１１は、図４の方式と
同様の方式でボンディングワイヤ１２６Ｃによって制御
ＩＣ１１６に接続された内部制御ゲートＧ１１Ａを備え
る。トランジスタＱ１１はワイヤ１２６Ｅによって外部
ピン１２８に接続された外部接続下ゲートＧ１１Ｂも備
える。同様に、トランジスタＱ１２はワイヤボンド１２
６Ｄによって制御ＩＣ１１６に接続された内部接続ゲー
トＧ１２Ａを備える。トランジスタＱ１２はリード１２
６Ｆによって外部ピン１１４に接続された外部接続ゲー
トＧ１２Ｂも備える。
２に代えて、トランジスタＱ１１およびＱ１２を設け、
トランジスタＱ１１およびＱ１２はデュアルゲートによ
って制御される。トランジスタＱ１１は、図４の方式と
同様の方式でボンディングワイヤ１２６Ｃによって制御
ＩＣ１１６に接続された内部制御ゲートＧ１１Ａを備え
る。トランジスタＱ１１はワイヤ１２６Ｅによって外部
ピン１２８に接続された外部接続下ゲートＧ１１Ｂも備
える。同様に、トランジスタＱ１２はワイヤボンド１２
６Ｄによって制御ＩＣ１１６に接続された内部接続ゲー
トＧ１２Ａを備える。トランジスタＱ１２はリード１２
６Ｆによって外部ピン１１４に接続された外部接続ゲー
トＧ１２Ｂも備える。
【００３４】さらに、トランジスタＱ１１のソースＳ１
１は、多数のボンディングワイヤ１２６Ａによってパッ
ド領域１４８Ｂに接続され、パッド領域１４８Ｂにはト
ランジスタＱ１２のドレインが接続されている。トラン
ジスタＱ１１のドレインはパッド領域１４８Ａに接続さ
れ、パッド領域１４８Ａは一体型ピン１０１および１０
２へ外部接続される。トランジスタＱ１２のドレイン
は、ピン１２１、１２２、および１２３を介して外部接
続され、トランジスタＱ１２のソースＳ１２は多数のボ
ンディングワイヤ１２６Ｂによってパッド領域１４８Ｃ
に接続され、制御ＩＣ１１６にボンディングワイヤによ
って接続されている。
１は、多数のボンディングワイヤ１２６Ａによってパッ
ド領域１４８Ｂに接続され、パッド領域１４８Ｂにはト
ランジスタＱ１２のドレインが接続されている。トラン
ジスタＱ１１のドレインはパッド領域１４８Ａに接続さ
れ、パッド領域１４８Ａは一体型ピン１０１および１０
２へ外部接続される。トランジスタＱ１２のドレイン
は、ピン１２１、１２２、および１２３を介して外部接
続され、トランジスタＱ１２のソースＳ１２は多数のボ
ンディングワイヤ１２６Ｂによってパッド領域１４８Ｃ
に接続され、制御ＩＣ１１６にボンディングワイヤによ
って接続されている。
【００３５】ショットキーダイオードＤ１３が、トラン
ジスタＱ１２のソースＳ１２に接続される多数のボンデ
ィングワイヤによって、トランジスタＱ１２に逆並列に
接続され、パッド領域１４８Ｂに直接接続されている。
ジスタＱ１２のソースＳ１２に接続される多数のボンデ
ィングワイヤによって、トランジスタＱ１２に逆並列に
接続され、パッド領域１４８Ｂに直接接続されている。
【００３６】図４の実施形態と同様に、パッド領域１４
８Ａ、１４８Ｂ、および１４８Ｃにより、トランジスタ
Ｑ１１およびＱ１２とダイオードＤ１３が容易に互いに
近接して相互接続され、構成要素間の接続の長さが最小
限になるようなサイズおよび形状になっている。
８Ａ、１４８Ｂ、および１４８Ｃにより、トランジスタ
Ｑ１１およびＱ１２とダイオードＤ１３が容易に互いに
近接して相互接続され、構成要素間の接続の長さが最小
限になるようなサイズおよび形状になっている。
【００３７】トランジスタＱ１１およびＱ１２とダイオ
ードＤ１３の間の接続と、それらの外部接続を示す回路
図を図６に示す。トランジスタＱ１１およびＱ１２のゲ
ートがそれぞれ外部ピン１２８および１１４に接続さ
れ、内部接続によって制御ＩＣに接続されていることに
留意されたい。さらに、接続が図示されていない各ピン
は、制御ＩＣ１１６のそれぞれの端子に接続されてい
る。
ードＤ１３の間の接続と、それらの外部接続を示す回路
図を図６に示す。トランジスタＱ１１およびＱ１２のゲ
ートがそれぞれ外部ピン１２８および１１４に接続さ
れ、内部接続によって制御ＩＣに接続されていることに
留意されたい。さらに、接続が図示されていない各ピン
は、制御ＩＣ１１６のそれぞれの端子に接続されてい
る。
【００３８】熱効率を向上させるために、トランジスタ
Ｑ１またはＱ１１をパッケージ４０または１４０から除
き、ＴＯ−２２０パッケージ内などの個別トランジスタ
を使用して実施することも可能であることに留意された
い。
Ｑ１またはＱ１１をパッケージ４０または１４０から除
き、ＴＯ−２２０パッケージ内などの個別トランジスタ
を使用して実施することも可能であることに留意された
い。
【００３９】一例として、パッケージ２４０内のパッド
領域２４８Ａにマウントされた単一のトランジスタＱ２
１と、トランジスタＱ２１の上にマウントされた制御Ｉ
Ｃ２１６を図７に示す。この実施形態では、制御ＩＣ２
１６はリードワイヤ２２６Ａを介してトランジスタＱ２
１のゲートＧ２１に接続されている。トランジスタＱ２
１のソースＳ２１は、多数のボンディングワイヤ２２６
Ｂおよび２２６Ｃによって、一体型外部ピンを有するパ
ッド領域２４８Ｂおよび２４８Ｃにそれぞれ接続されて
いる。トランジスタＱ２１のドレインは、やはり２本の
一体型外部ピンを有するパッド領域２４８Ａに接続され
ている。制御ＩＣ２１６のそれぞれのパッド領域を他の
分離された外部ピンに接続するボンディングワイヤも備
えられている。
領域２４８Ａにマウントされた単一のトランジスタＱ２
１と、トランジスタＱ２１の上にマウントされた制御Ｉ
Ｃ２１６を図７に示す。この実施形態では、制御ＩＣ２
１６はリードワイヤ２２６Ａを介してトランジスタＱ２
１のゲートＧ２１に接続されている。トランジスタＱ２
１のソースＳ２１は、多数のボンディングワイヤ２２６
Ｂおよび２２６Ｃによって、一体型外部ピンを有するパ
ッド領域２４８Ｂおよび２４８Ｃにそれぞれ接続されて
いる。トランジスタＱ２１のドレインは、やはり２本の
一体型外部ピンを有するパッド領域２４８Ａに接続され
ている。制御ＩＣ２１６のそれぞれのパッド領域を他の
分離された外部ピンに接続するボンディングワイヤも備
えられている。
【００４０】この場合も、パッド領域２４８Ａ、２４８
Ｂ、および２４８Ｃは、制御ＩＣおよびトランジスタと
の接続の長さが最小限になるように構成されている。
Ｂ、および２４８Ｃは、制御ＩＣおよびトランジスタと
の接続の長さが最小限になるように構成されている。
【００４１】図８に、トランジスタＱ３１の上に制御Ｉ
Ｃ３１６がマウントされ、図７と類似した相互接続およ
び外部接続を備えた本発明の他の実施形態を示す。しか
し、この実施形態では、パッド３４８Ａの上にダイオー
ドＤ３１も設けられ、その下面はパッド領域に電気的に
接続されたマイナス端子を含み、その上面はボンディン
グワイヤによってトランジスタＱ３１のソースＳ３１に
接続されたプラス端子を含む。さらに、ボンディングワ
イヤ３２６Ｄによって制御ＩＣ３１６の端子に接続され
た第４のパッド領域３４８Ｄも備える。パッド領域３４
８Ａおよび３４８Ｄの上にシャント容量性要素Ｃ３１も
設けられ、この２つのパッド領域が接続してある。
Ｃ３１６がマウントされ、図７と類似した相互接続およ
び外部接続を備えた本発明の他の実施形態を示す。しか
し、この実施形態では、パッド３４８Ａの上にダイオー
ドＤ３１も設けられ、その下面はパッド領域に電気的に
接続されたマイナス端子を含み、その上面はボンディン
グワイヤによってトランジスタＱ３１のソースＳ３１に
接続されたプラス端子を含む。さらに、ボンディングワ
イヤ３２６Ｄによって制御ＩＣ３１６の端子に接続され
た第４のパッド領域３４８Ｄも備える。パッド領域３４
８Ａおよび３４８Ｄの上にシャント容量性要素Ｃ３１も
設けられ、この２つのパッド領域が接続してある。
【００４２】図９に、パッド領域４４８Ａ、４４８Ｂ、
４４８Ｃ、４４８Ｄと、制御ＩＣ４１６と、トランジス
タＱ４１と、ダイオードＤ４１と、容量性要素Ｃ４１
と、図８のものと類似したそれらの相互接続４２６Ａ、
４２６Ｂ、４２６Ｃ、４２６Ｄ、４２６Ｅを含む、本発
明の他の実施形態を示す。さらに、第５のボンディング
パッド領域４４８Ｅを設けてあり、その上にゲートＧ４
２とソースＳ４２を有する第２のトランジスタＱ４２が
マウントしてあり、ゲートＧ４２とソースＳ４２はボン
ディングワイヤ４２６Ｆによって制御ＩＣ４１６上のそ
れぞれのボンディングパッドに接続してある。ソースＳ
４２は多数のワイヤ４２６Ｇによってパッド４４８Ａに
も接続してあり、それによってトランジスタＱ４１のド
レインとダイオードＤ４１に接続してある。ボンディン
グワイヤ４２６Ｈを介してソースＳ４１の他の外部接続
を可能にする他のパッド領域４４８Ｆも設けてある。
４４８Ｃ、４４８Ｄと、制御ＩＣ４１６と、トランジス
タＱ４１と、ダイオードＤ４１と、容量性要素Ｃ４１
と、図８のものと類似したそれらの相互接続４２６Ａ、
４２６Ｂ、４２６Ｃ、４２６Ｄ、４２６Ｅを含む、本発
明の他の実施形態を示す。さらに、第５のボンディング
パッド領域４４８Ｅを設けてあり、その上にゲートＧ４
２とソースＳ４２を有する第２のトランジスタＱ４２が
マウントしてあり、ゲートＧ４２とソースＳ４２はボン
ディングワイヤ４２６Ｆによって制御ＩＣ４１６上のそ
れぞれのボンディングパッドに接続してある。ソースＳ
４２は多数のワイヤ４２６Ｇによってパッド４４８Ａに
も接続してあり、それによってトランジスタＱ４１のド
レインとダイオードＤ４１に接続してある。ボンディン
グワイヤ４２６Ｈを介してソースＳ４１の他の外部接続
を可能にする他のパッド領域４４８Ｆも設けてある。
【００４３】以上説明した本発明の好ましい実施形態
は、例示と説明のために示したものであり、網羅的であ
ることや、本発明を、開示した厳密な態様に限定するこ
とを意図したものではない。上述の教示に照らせば多く
の変更および変形態様が可能である。本発明の範囲は、
上述の詳細な説明によってではなく、特許請求の範囲に
よって限定されるものと意図される。
は、例示と説明のために示したものであり、網羅的であ
ることや、本発明を、開示した厳密な態様に限定するこ
とを意図したものではない。上述の教示に照らせば多く
の変更および変形態様が可能である。本発明の範囲は、
上述の詳細な説明によってではなく、特許請求の範囲に
よって限定されるものと意図される。
【図１】周知のスイッチング電源回路を示す回路図であ
る。
る。
【図２】本発明によるパッケージの下部を示す図であ
る。
る。
【図３】図２のパッケージの側断面図である。
【図４】本発明一実施形態のリードフレームを示す上面
図である。
図である。
【図５】本発明他の実施形態のリードフレームを示す上
面図である。
面図である。
【図６】図５のリードフレームの相互接続の一部分を示
す回路図である。
す回路図である。
【図７】本発明他の実施形態のリードフレームを示す上
面図である。
面図である。
【図８】本発明他の実施形態のリードフレームを示す上
面図である。
面図である。
【図９】本発明他の実施形態のリードフレームを示す上
面図である。
面図である。
１６ 制御ＩＣ ２０ パッケージ ２４ 端子 ２６，１２６ ボンディングワイヤ ２８ 内部空間 ３０ 充填材 ４０ リードフレーム ４２、４４ 界面 ４６ 接続リード ４８ パッド Ｄ１３ ショットキーダイオード Ｑ１１、Ｑ１２ トランジスタ Ｓ１１、Ｓ１２ ソース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チュアン チェア アメリカ合衆国 90245 カリフォルニ ア州 エル セグンド イリノイズ コ ート 617 アパートメント ９ (56)参考文献 特開 平６−318678（ＪＰ，Ａ) 特開 平３−272163（ＪＰ，Ａ) 米国特許5814884（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/00
Claims (20)
- 【請求項１】 少なくとも１つのパッド領域を有する導
体リードフレームと、 相対する面を有するＭＯＳゲート半導体デバイスを含む
第１の半導体ダイであって、相対する面のうちの第１の
面が前記１つのパッド領域と電気的に接触して配置され
た少なくとも１つの電極を有し、相対する面のうちの第
２の面が少なくとも１つのゲートを有する第１の半導体
ダイと、 相対する面を有する制御ＩＣを含む第２の半導体ダイで
あって、制御ＩＣの相対する面のうちの第１の面が前記
ＭＯＳゲートデバイスの前記第２の面と接触しているが
電気的に絶縁されて配置され、制御ＩＣの相対する面の
うちの第２の面が前記ＭＯＳゲート半導体デバイスの前
記ゲートに電気的に結合された少なくとも１つの電極を
有する第２の半導体ダイとを備えたことを特徴とする半
導体デバイス。 - 【請求項２】 請求項１において、前記ＭＯＳゲートデ
バイスの前記第１の面がドレインを含み、前記ＭＯＳゲ
ートデバイスの前記第２の面がソースを含むことを特徴
とするデバイス。 - 【請求項３】 請求項１において、前記１つのパッド領
域が少なくとも１つの一体型ピンを含むことを特徴とす
るデバイス。 - 【請求項４】 請求項１において、前記リードフレーム
が複数の分離されたピンをさらに含み、前記制御ＩＣ
が、各端子が前記外部ピンのうちのそれぞれ１つの外部
ピンに電気的に接続された複数の端子を含むことを特徴
とするデバイス。 - 【請求項５】 請求項２において、前記１つのパッド領
域が、前記ドレインへの外部接続を行う少なくとも１つ
の一体型ピンを含むことを特徴とするデバイス。 - 【請求項６】 請求項１において、前記リードフレーム
が第２のパッド領域を含むことを特徴とするデバイス。 - 【請求項７】 請求項６において、前記第２のパッド領
域上に装着された第１の相対する面と、前記制御ＩＣに
電気的に接続されたゲートを含む第２の相対する面とを
有するもう１つのＭＯＳゲートデバイスをさらに含むこ
とを特徴とするデバイス。 - 【請求項８】 請求項７において、前記もう１つのＭＯ
Ｓゲートデバイスの前記第２の面が前記１つのパッド領
域に電気的に接続されたソースを含むことを特徴とする
デバイス。 - 【請求項９】 請求項１において、前記ＭＯＳゲートデ
バイスの前記第２の相対する面が、分離された外部ピン
に電気的に接続された他のゲートを含むことを特徴とす
るデバイス。 - 【請求項１０】 請求項７において、前記他のＭＯＳゲ
ートデバイスの前記第２の相対する面が、分離された外
部ピンに電気的に接続された他のゲートを含むことを特
徴とするデバイス。 - 【請求項１１】 請求項１において、前記１つのパッド
領域上に装着され、前記ＭＯＳゲートデバイスと逆並列
構成で接続されたダイオードをさらに含むことを特徴と
するデバイス。 - 【請求項１２】 請求項２において、少なくとも１つの
一体型外部ピンを含み、前記ＭＯＳゲートデバイスの前
記ソースに電気的に接続された少なくとも１つの他のパ
ッド領域をさらに含むことを特徴とするデバイス。 - 【請求項１３】 請求項１において、少なくとも１つの
外部ピンを有する他のパッド領域をさらに含み、前記デ
バイスが前記１つのパッド領域と前記他のパッド領域と
に電気的に結合された容量性要素をさらに含むことを特
徴とするデバイス。 - 【請求項１４】 少なくとも第１および第２のパッド領
域を有する導体リードフレームと、 相対する面を有する第１のＭＯＳゲート半導体デバイス
を含む第１の半導体ダイであって、相対する面のうちの
第１の面が前記第１のパッド領域と接触して配置された
少なくとも１つの電極を有し、相対する面のうちの第２
の面が少なくとも１つのゲートともう一つの電極とを有
する第１の半導体ダイと、 相対する面を有する制御ＩＣを含む第２の半導体ダイで
あって、制御ＩＣの相対する面のうちの第１の面が前記
第１のＭＯＳゲートデバイスの前記第２の面と接触して
いるが電気的に絶縁されて配置され、制御ＩＣの相対す
る面のうちの第２の面が前記第１のＭＯＳゲート半導体
デバイスの前記ゲートに電気的に結合された少なくとも
１つの電極を有する第２の半導体ダイと、 相対する面を有するダイオードを含む第３の半導体ダイ
であって、ダイオードの相対する面のうちの第１の面が
前記第１の主パッド領域と電気的に接触して配置され、
相対する面のうちの第２の面が前記第１のＭＯＳゲート
半導体デバイスの前記もう一つの電極に電気的に結合さ
れた少なくとも１つの電極を有する第３の半導体ダイ
と、 相対する面を有する第２のＭＯＳゲート半導体デバイス
を含む第４の半導体ダイであって、第２のＭＯＳゲート
半導体デバイスの相対する面のうちの第１の面が前記第
２のパッド領域と電気的に接触して配置された少なくと
も１つの電極を有し、相対する面のうちの第２の面が少
なくとも１つのゲートともう一つの電極とを有し、前記
第２のＭＯＳゲート半導体デバイスの前記ゲートが前記
制御ＩＣに電気的に結合され、前記第２のＭＯＳゲート
半導体デバイスの前記もう一つの電極が前記第１のパッ
ド領域に電気的に結合された第４の半導体ダイとを含む
ことを特徴とする半導体デバイス。 - 【請求項１５】 請求項１４において、前記第１のＭＯ
Ｓゲートデバイスの前記第１の面がドレインを含み、前
記第１のＭＯＳゲートデバイスの前記第２の面の前記他
の電極がソースを含むことを特徴とするデバイス。 - 【請求項１６】 請求項１４において、前記第２のＭＯ
Ｓゲートデバイスの前記第１の面がドレインを含み、前
記第２のＭＯＳゲートデバイスの前記第２の面の前記他
の電極がソースを含むことを特徴とするデバイス。 - 【請求項１７】 請求項１４において、前記ダイオード
の前記第１の面がマイナス極を含み、前記ダイオードの
第２の面がプラス極を含むことを特徴とするデバイス。 - 【請求項１８】 請求項１４において、前記リードフレ
ームが、前記第１のＭＯＳゲート半導体デバイスの前記
他の電極に電気的に接続された第３のパッド領域を含む
ことを特徴とするデバイス。 - 【請求項１９】 請求項１４において、前記第１のＭＯ
Ｓゲートデバイスの前記第２の面が、分離された外部ピ
ンに電気的に接続された他のゲートを含むことを特徴と
するデバイス。 - 【請求項２０】 請求項１４において、前記第２のＭＯ
Ｓゲートデバイスの前記第２の相対する面が、分離され
た外部ピンに電気的に接続された他のゲートを含むこと
を特徴とするデバイス。
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| JP11049000A JP3046017B1 (ja) | 1999-02-25 | 1999-02-25 | コパッケ―ジｍｏｓ―ゲ―トデバイスおよび制御ｉｃ |
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