JP5123966B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5123966B2 JP5123966B2 JP2010047363A JP2010047363A JP5123966B2 JP 5123966 B2 JP5123966 B2 JP 5123966B2 JP 2010047363 A JP2010047363 A JP 2010047363A JP 2010047363 A JP2010047363 A JP 2010047363A JP 5123966 B2 JP5123966 B2 JP 5123966B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- field effect
- semiconductor device
- semiconductor
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 412
- 229920005989 resin Polymers 0.000 claims description 96
- 239000011347 resin Substances 0.000 claims description 96
- 238000007789 sealing Methods 0.000 claims description 86
- 229910052751 metal Inorganic materials 0.000 claims description 60
- 239000002184 metal Substances 0.000 claims description 60
- 239000010949 copper Substances 0.000 claims description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 abstract description 25
- 230000005669 field effect Effects 0.000 description 213
- 230000003071 parasitic effect Effects 0.000 description 44
- 238000000034 method Methods 0.000 description 32
- 230000001965 increasing effect Effects 0.000 description 28
- 238000004519 manufacturing process Methods 0.000 description 20
- 239000000758 substrate Substances 0.000 description 20
- 239000010931 gold Substances 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 15
- 230000008569 process Effects 0.000 description 13
- 230000001681 protective effect Effects 0.000 description 13
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 11
- 238000007747 plating Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 230000017525 heat dissipation Effects 0.000 description 10
- 239000000853 adhesive Substances 0.000 description 9
- 230000001070 adhesive effect Effects 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 229910052737 gold Inorganic materials 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 238000000465 moulding Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000005855 radiation Effects 0.000 description 6
- 238000001721 transfer moulding Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 230000020169 heat generation Effects 0.000 description 3
- 238000005304 joining Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- ZUOUZKKEUPVFJK-UHFFFAOYSA-N diphenyl Chemical compound C1=CC=CC=C1C1=CC=CC=C1 ZUOUZKKEUPVFJK-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 235000010290 biphenyl Nutrition 0.000 description 1
- 239000004305 biphenyl Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000013036 cure process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N phenol group Chemical group C1(=CC=CC=C1)O ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229920002379 silicone rubber Polymers 0.000 description 1
- 239000004945 silicone rubber Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Dc-Dc Converters (AREA)
Description
前記第1、第2及び第3チップ搭載部の周囲に配置された複数の外部端子と、
前記第1チップ搭載部上に配置され、第1電界効果トランジスタを有する第1半導体チップと、
前記第2チップ搭載部上に配置され、第2電界効果トランジスタを有する第2半導体チップと、
前記第3チップ搭載部上に配置され、前記第1及び第2電界効果トランジスタの動作を制御する制御回路を含む第3半導体チップと、
前記第1、第2及び第3半導体チップと、前記第1、第2及び第3チップ搭載部と、前記複数の外部端子の一部を封止する樹脂体とを有し、
前記複数の外部端子は、入力用電源電位を供給する第1電源端子と、前記入力用電源電位よりも低い電位を供給する第2電源端子と、前記第3半導体チップの制御回路を制御する信号端子と、出力用電源電位を外部に出力する出力端子とを有し、
前記第1電界効果トランジスタは、そのソース・ドレイン経路が前記第1電源端子と前記出力端子との間に直列接続され、
前記第2電界効果トランジスタは、そのソース・ドレイン経路が前記出力端子と前記第2電源端子との間に直列接続され、
前記第3半導体チップの制御回路は、前記信号端子に入力された制御信号によって、前記第1及び第2電界効果トランジスタのそれぞれのゲートを制御し、
前記第3半導体チップは、前記第3半導体チップと前記第1半導体チップの距離が前記第3半導体チップと前記第2半導体チップの距離より近くなるように配置するものである。
本実施の形態1の半導体装置は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等の電源回路に用いられる非絶縁型DC−DCコンバータである。図1は、その非絶縁型DC−DCコンバータ1の一例の回路図を示している。非絶縁型DC−DCコンバータ1は、制御回路2、ドライバ回路3a、3b、電界効果トランジスタ(パワーMOS・FET)Q1、Q2、コイルL1、コンデンサC1等のような素子を有している。これら素子は、配線基板に実装され、配線基板の配線を通じて電気的に接続されている。なお、図1の符号4は、上記デスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のCPU(Central Processing Unit)またはDSP(Digital Signal Processor)等のような負荷回路を示している。符号のET1、ET2及びET3は端子を示している。このような非絶縁型DC−DCコンバータ1は、図54に示すように、一つのCPUに対して複数個並列接続するように配置されている。
図28は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。図28に記載の半導体装置は、図8に記載の半導体装置とほぼ同様の構成であるが、半導体チップ5aにおけるゲート電極用のパッドBP3の形状、半導体チップ5bにおける、ゲート電極用のパッドBP7、およびソース電極用パッド5bの形状と、半導体チップ5a、5bにおける、表面保護膜14、22によって覆われる部分、ソースセル領域の形状などが主に異なるものである。なお、図28でも図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
図29は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。図29に記載の半導体装置は、図8に記載の半導体装置とほぼ同様の構成であるが、半導体チップ5aにおけるゲート電極パターンが主に異なるものである。なお、図29でも図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
図30は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。図30に記載の半導体装置は、図8に記載の半導体装置とほぼ同様の構成であるが、半導体チップ5bにおけるゲート電極パターンが主に異なるものである。なお、図30でも図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
図31は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。図31に記載の半導体装置は、図8に記載の半導体装置とほぼ同様の構成であるが、半導体チップ5aのソースと接続するワイヤWRの配置や本数が主に異なる。なお、図31でも図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
図32は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図、図33は図32のD−D線の断面図、図34は本実施の形態6における半導体装置の製造方法を示す組み立てフロー図である。図32に記載の半導体装置は、図8に記載の半導体装置とほぼ同様の構成であるが、リードフレーム40の表面に、部分的に銀ペーストによる表面処理が施されている点が主に異なる。なお、図32でも図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
非DC−DCコンバータの大電流化および高周波化に起因する他の問題として樹脂封止体8の形成後における、半導体装置の信頼性の問題がある。特に、前記実施の形態1〜5での説明では、例えばNi/Pd/Auフラッシュめっきのような鉛フリーめっきを施した複数のダイパッド7a1、7a2、7a3を1つのパッケージ6aに収容する構成なので、高い密着力が必要となる。本実施の形態6では、その密着力を考慮し、リード抜けの防止対策を考慮した構成について説明する。
本実施の形態8では、前記リード抜け防止対策の構成の変形例について説明する。
本実施の形態9では、前記リード抜け防止対策の構成の変形例について説明する。
図41は本発明の他の実施の形態である非絶縁型DC−DCコンバータ1の一部の回路を含むパッケージ6aの構成例の平面図、図42は図41のE−E線の断面図である。なお、図41でも図面を見易くするため、一部の樹脂封止体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
図43は本発明の他の実施の形態10である半導体装置の製造方法を示す組み立てフロー図である。
図44は本発明の他の実施の形態11である半導体装置の製造方法を示す組み立てフロー図である。
非絶縁型DC−DCコンバータ1の大電流化および高周波化に起因する問題として動作時の熱の問題がある。特に、前記実施の形態1〜10での説明では、3つの半導体チップ5a、5b、5cを1つのパッケージ6aに収容する構成なので、高い放熱性が必要となる。本実施の形態12では、その放熱性を考慮した構成について説明する。
本実施の形態14では、前記放熱構成の変形例について説明する。
本実施の形態15では、前記放熱構成の変形例について説明する。
2 制御回路
3a ドライバ回路、第1制御回路
3b ドライバ回路、第2制御回路
4 負荷回路
5a、5b、5c 半導体チップ
5ax、5bx 主面
5ay、5by 裏面
6a パッケージ
7a1、7a2、7a3 ダイパッド(チップ搭載部)
7b、7b1、7b2、7b3、7b4 リード
8 樹脂封止体
10 リードフレーム
11、11a ハーフエッチ領域
12 絶縁層
13 配線層
13a、13b 層配線層
14、22 表面保護膜
14a、22a ボンディング開口
15、26 半導体基板
16ep エピタキシャル層
17n1、17n2 n型半導体領域
17p p型半導体領域
18 溝
19、23p、23n ゲート絶縁膜
20 キャップ絶縁膜
21 絶縁酸化膜
21a 開口部
22 表面保護膜
24a p−型の半導体領域
24b p+型の半導体領域
25a n−型の半導体領域
25b n+型の半導体領域
27 配線基板
27a、27b、27c、27d 配線
28、29 パッケージ
30、31 チップ部品
40、42、44、47 リードフレーム
41 ペースト材
43 切り欠き部
45 スリット
46 溝
48、48a、48b、48c 金属板配線
49 バンプ電極
50 非絶縁型DC−DCコンバータ
60、62 金属体
61 接着剤
BP、BP1、BP2、BP3 ボンディングパッド
BP4、BP5、BP6、BP7、BP8 ボンディングパッド
D1、D2 寄生ダイオード
DR1、DR2、DR3、DR4 ドレイン領域
FLD フィールド酸化膜
G1 ゲート領域
G2、G3、G4 ゲート領域
I11、I12、I21、I22 電流
LgH、LsH、LgL、LsL 寄生インダクタンス
LdH、LsH、LdL、LsL 寄生インピーダンス
NWL n型のウエル領域
PWL p−型のウエル領域
Q1、Q2、Q3、Q4、Q5、Q6 電界効果トランジスタ
SR1、SR2、SR3、SR4 ソース領域
WR、WR1、WR2、WR3 ボンディングワイヤ
Claims (11)
- DC−DCコンバータを有し、以下を含む半導体装置:
(a)前記DC−DCコンバータの入力用の第1のリードを有する第1のダイパッド;
(b)前記DC−DCコンバータの出力用の第2のリードを有する第2のダイパッド;
(c)第3のリードを有する第3のダイパッド;
(d)前記DC−DCコンバータの基準電位入力用の第4のリード;
(e)前記第1のダイパッド上に搭載された、前記DC−DCコンバータのハイサイドスイッチ用MOSFETを含む第1の半導体チップ、
ここで前記第1の半導体チップは以下を含む:
(e1)前記第1の半導体チップの上面に配置された第1のゲート電極用パッドおよび第1のソース電極用パッド、
(e2)前記第1の半導体チップの上面と反対側の下面に配置され、前記第1のダイパッドと接続された第1のドレイン電極;
(f)前記第2のダイパッド上に搭載された、前記DC−DCコンバータのローサイドスイッチ用MOSFETを含む第2の半導体チップ、
ここで前記第2の半導体チップは以下を含む:
(f1)前記第2の半導体チップの上面に配置された第2のゲート電極用パッドおよび第2のソース電極用パッド、
(f2)前記第2の半導体チップの上面と反対側の下面に配置され、前記第2のダイパッドと接続された第2のドレイン電極;
(g)前記ハイサイドスイッチ用MOSFETを駆動する第1のドライバ回路および前記ローサイドスイッチ用MOSFETを駆動する第2のドライバ回路を含む第3の半導体チップ;
(h)前記第1、第2および第3の半導体チップを封止する樹脂体;
(i)前記第1のソース電極用パッドと前記第2のダイパッドを接続する第1の金属板;および、
(j)前記第2のソース電極用パッドと前記第4のリードを接続する第2の金属板。 - 請求項1記載の半導体装置であって、
前記第1の半導体チップの平面形状は、一対の長辺と一対の短辺を有する長方形であり、
前記第1の金属板は、前記第1の半導体チップの前記一対の長辺の一方の長辺を跨ぐように配置されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記第3の半導体チップは第1のパッドおよび第2のパッドを有し、
前記第3の半導体チップの前記第1のパッドは前記第1のドライバ回路の出力と電気的に接続され、
前記第3の半導体チップの前記第2のパッドは前記第2のドライバ回路の出力と電気的に接続され、
前記第3の半導体チップの前記第1のパッドと前記第1の半導体チップの前記第1のゲート電極用パッドは第1のボンディングワイヤによって接続され、
前記第3の半導体チップの前記第2のパッドと前記第1の半導体チップの前記第2のゲート電極用パッドは第2のボンディングワイヤによって接続されていることを特徴とする半導体装置。 - 請求項3記載の半導体装置であって、
前記第1の半導体チップの前記第1のゲート電極用パッドは、前記第1の金属板によって覆われず、
前記第2の半導体チップの前記第2のゲート電極用パッドは、前記第2の金属板によって覆われていないことを特徴とする半導体装置。 - 請求項3記載の半導体装置であって、
前記第1および第2の金属板の幅は、前記第1および第2のボンディングワイヤの直径よりも大きいことを特徴とする半導体装置。 - 請求項3記載の半導体装置であって、
前記第1および第2の半導体チップの平面形状は、それぞれ一対の長辺と一対の短辺を有する長方形であり、
前記第1のボンディングワイヤは、前記第1の半導体チップの前記一対の短辺の一方の短辺を跨ぐように配置され、
前記第2のボンディングワイヤは、前記第2の半導体チップの前記一対の長辺の一方の長辺を跨ぐように配置されていることを特徴とする半導体装置。 - 請求項6記載の半導体装置であって、
前記第2の金属板は、前記第2の半導体チップの前記一対の長辺の他の一方の長辺および前記一対の短辺の一方の短辺を跨ぐように配置されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記第1および第2の半導体チップの平面形状は、それぞれ一対の長辺と一対の短辺を有する長方形であり、
前記第1の半導体チップの前記一対の長辺の一方の長辺は、前記第2の半導体チップの前記一対の長辺の一方の長辺と対向するように配置されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記第1および第2の金属板は銅を主成分とすることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記樹脂体は互いに反対側に位置する上面および底面を有し、
前記第1、第2および第3のダイパッドは、それぞれ前記樹脂体の前記底面から部分的に露出していることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記樹脂体は、一対の第1の側面、および前記一対の第1の側面と交差する一対の第2の側面を有し、
前記第4のリードは、前記一対の第1の側面のうちの一方および前記一対の第2の側面のうちの一方に沿って配置されていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010047363A JP5123966B2 (ja) | 2010-03-04 | 2010-03-04 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010047363A JP5123966B2 (ja) | 2010-03-04 | 2010-03-04 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004106224A Division JP4489485B2 (ja) | 2004-03-31 | 2004-03-31 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010147501A JP2010147501A (ja) | 2010-07-01 |
JP5123966B2 true JP5123966B2 (ja) | 2013-01-23 |
Family
ID=42567532
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010047363A Expired - Lifetime JP5123966B2 (ja) | 2010-03-04 | 2010-03-04 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5123966B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6396730B2 (ja) * | 2014-09-19 | 2018-09-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP6770452B2 (ja) * | 2017-01-27 | 2020-10-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP7241805B2 (ja) * | 2021-05-24 | 2023-03-17 | アオイ電子株式会社 | 半導体装置およびその製造方法 |
CN115763462B (zh) * | 2022-11-17 | 2023-12-01 | 海信家电集团股份有限公司 | 功率模块和具有其的电子设备 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3046017B1 (ja) * | 1999-02-25 | 2000-05-29 | インターナショナル・レクチファイヤー・コーポレーション | コパッケ―ジmos―ゲ―トデバイスおよび制御ic |
JP2001291823A (ja) * | 2000-04-05 | 2001-10-19 | Toshiba Digital Media Engineering Corp | 半導体装置 |
GB0128351D0 (en) * | 2001-11-27 | 2002-01-16 | Koninkl Philips Electronics Nv | Multi-chip module semiconductor devices |
JP2004055756A (ja) * | 2002-07-18 | 2004-02-19 | Sanyo Electric Co Ltd | 混成集積回路装置 |
JP4115882B2 (ja) * | 2003-05-14 | 2008-07-09 | 株式会社ルネサステクノロジ | 半導体装置 |
-
2010
- 2010-03-04 JP JP2010047363A patent/JP5123966B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2010147501A (ja) | 2010-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4489485B2 (ja) | 半導体装置 | |
JP4565879B2 (ja) | 半導体装置 | |
TWI381514B (zh) | 半導體裝置及其製造方法 | |
JP5315378B2 (ja) | Dc/dcコンバータ用半導体装置 | |
JP5123966B2 (ja) | 半導体装置 | |
JP5232848B2 (ja) | 半導体装置 | |
JP5648095B2 (ja) | 半導体装置 | |
JP2011228719A (ja) | Dc/dcコンバータ用半導体装置 | |
JP2013128040A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120924 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121002 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121026 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151102 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5123966 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |