JP6770452B2 - 半導体装置 - Google Patents

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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
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    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
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    • H01L2224/37099—Material
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    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
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    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
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    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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Description

本発明は、半導体装置に関し、例えば、ハイサイドスイッチ用の電界効果トランジスタを含む半導体チップと、ロウサイドスイッチ用の電界効果トランジスタを含む半導体チップと、それらを制御する半導体チップと、を封止した半導体装置に好適に利用できるものである。
電源回路の一例として広く使用されているインバータ回路は、電源電圧が供給される端子と、グランド電圧が供給される端子との間に、ハイサイドスイッチ用のパワーＭＯＳＦＥＴとロウサイドスイッチ用のパワーＭＯＳＦＥＴとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーＭＯＳＦＥＴのゲート電圧とロウサイドスイッチ用のパワーＭＯＳＦＥＴのゲート電圧とを制御回路で制御することで、インバータ回路による電源電圧の変換を行うことができる。
特開２０１５−２１８５号公報（特許文献１）には、電力を制御するための複数のパワーチップと、各パワーチップを制御するＩＣと、を備える電力用半導体装置に関する技術が記載されている。
特開２０１４−３００４９号公報（特許文献２）には、ダイパッド１ｃを封止体３の表面３ａ側に露出させたＱＦＰ２１が記載されている。
特開２０１５−２１８５号公報 特開２０１４−３００４９号公報
ハイサイドスイッチ用の電界効果トランジスタを含む半導体チップと、ロウサイドスイッチ用の電界効果トランジスタを含む半導体チップと、それらを制御する半導体チップと、を封止した半導体装置において、性能を向上させることが望まれる。または、半導体装置を実装する配線基板の配線設計の自由度を向上させることが望まれる。もしくは、半導体装置の性能を向上させ、かつ、半導体装置を実装する配線基板の配線設計の自由度を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、ハイサイドスイッチ用の第１電界効果トランジスタを含む第１半導体チップと、ロウサイドスイッチ用の第２電界効果トランジスタを含む第２半導体チップと、前記第１および第２半導体チップのそれぞれを制御する回路を含む第３半導体チップと、を封止体で封止した半導体装置である。半導体装置は、前記第１半導体チップにおける前記第１電界効果トランジスタのドレイン用の第１ドレイン電極に電気的に接続された第１リードと、前記第１半導体チップにおける前記第１電界効果トランジスタのソース用の第１ソース電極に電気的に接続された第２リードと、を更に備えている。半導体装置は、前記第２半導体チップにおける前記第２電界効果トランジスタのドレイン用の第２ドレイン電極に電気的に接続された第３リードと、前記第２半導体チップにおける前記第２電界効果トランジスタのソース用の第２ソース電極に電気的に接続された第４リードと、を更に備えている。平面視において、前記封止体は、第１方向に沿って延在する第１辺と、前記第１方向に沿って延在し、かつ前記第１辺とは反対側に位置する第２辺とを有し、前記第１リードと前記第４リードとは、前記封止体の前記第１辺と交差し、前記第２リードと前記第３リードとは、前記封止体の前記第２辺と交差している。平面視において、前記第１辺と前記第２辺との間で、かつ、前記第１半導体チップと前記第２半導体チップとの間に、前記第３半導体チップが配置されている。前記第１リードから前記第１半導体チップの前記第１電界効果トランジスタを介して前記第２リードに電流が流れ、前記第３リードから前記第２半導体チップの前記第２電界効果トランジスタを介して前記第４リードに電流が流れる。
一実施の形態によれば、半導体装置の性能を向上させることができる。
または、半導体装置を実装する配線基板の配線設計の自由度を向上させることができる。
もしくは、半導体装置の性能を向上させ、かつ、半導体装置を実装する配線基板の配線設計の自由度を向上させることができる。
１２相ＢＬＤＣモータを制御する制御ボードに形成された回路を模式的に示した回路図である。 自動車におけるラック・アンド・ピニオン型のステアリング機構を示す説明図である。 ステアリング・シャフトと一緒に制御ボードが回転する様子を示す説明図である。 一実施の形態の半導体装置を用いたインバータ回路を示す回路図である。 一実施の形態の半導体装置の上面図である。 一実施の形態の半導体装置の下面図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の製造工程中の平面図である。 図１４に続く半導体装置の製造工程中の平面図である。 図１５に続く半導体装置の製造工程中の平面図である。 図１６に続く半導体装置の製造工程中の平面図である。 図１７に続く半導体装置の製造工程中の平面図である。 図１８に続く半導体装置の製造工程中の平面図である。 図１９と同じ半導体装置の製造工程中の断面図である。 図１９と同じ半導体装置の製造工程中の断面図である。 図１９と同じ半導体装置の製造工程中の断面図である。 一実施の形態の半導体装置の実装例を示す平面図である。 一実施の形態の半導体装置の実装例を示す平面図である。 一実施の形態の半導体装置の実装例を示す断面図である。 一実施の形態の半導体装置の実装例を示す断面図である。 一実施の形態の半導体装置の実装例を示す断面図である。 一実施の形態の半導体装置の実装例を示す断面図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の平面透視図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または単にＭＯＳと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。すなわち、本願において、ＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）だけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
＜検討の経緯について＞
近年、自動車の自動運転の実用化に向けた機能安全を見据えて、従来の３相のＢＬＤＣ（ブラシレスＤＣ）モータを、６相または１２相のＢＬＤＣモータとする設計開発が行われている。ＢＬＤＣモータは、自己整流型ではないため、一般的に、制御が複雑であると認識されている。そこで、６相ＢＬＤＣモータでは、従来の３相（Ｕ相、Ｖ相、Ｗ相）を２組、１２相ＢＬＤＣモータでは、従来の３相（Ｕ相、Ｖ相、Ｗ相）を４組、保有することにより、ある１組で不具合が起きても、直ぐに不具合が顕在化しないようにしている。
本発明者は、ＢＬＤＣモータの各相を、ハイサイドスイッチ用のパワーＭＯＳＦＥＴを含む半導体チップ（後述の半導体チップＣＰＨに相当）と、ロウサイドスイッチ用のパワーＭＯＳＦＥＴを含む半導体チップ（後述の半導体チップＣＰＬに相当）と、それらを制御する半導体チップ（後述の半導体チップＣＰＣに相当）を含むＳｉＰ（System in Package）により、制御することを検討している。このＳｉＰにより、インバータ回路が形成され、そのインバータ回路から供給される交流電力が、ＢＬＤＣモータの各相のコイルに供給される。このため、６相ＢＬＤＣモータまたは１２相ＢＬＤＣモータを制御する制御ボード（後述の制御ボードＰＢに対応）として、配線基板（後述の配線基板ＰＢ１に対応）上に上記ＳｉＰを６個または１２個搭載したものを、本発明者は検討している。なお、後述の半導体装置ＰＫＧは、このＳｉＰに相当するものである。
図１は、１２相ＢＬＤＣモータを制御する制御ボードに形成された回路（モータ駆動システム）を模式的に示した回路図である。図１において、各インバータ回路ＩＮＶは、それぞれ上記ＳｉＰにより形成される。
図１に示されるモータＭＯＴは、１２相ＢＬＤＣモータであり、１２個のコイルＣＬを有しており、各コイルＣＬは、それぞれインバータ回路ＩＮＶに接続されている。すなわち、モータＭＯＴが有する１２個のコイルのそれぞれに対して、インバータ回路ＩＮＶが設けられているため、図１の回路は、合計で１２個のインバータ回路ＩＮＶを有している。インバータ回路ＩＮＶの数だけ上記ＳｉＰが必要であるため、図１の回路では、上記ＳｉＰが１２個必要である。各インバータ回路ＩＮＶ（より特定的には、インバータ回路ＩＮＶにおける後述の制御回路ＣＬＣ）は、制御回路ＣＴに接続され、その制御回路ＣＴによって制御される。各インバータ回路ＩＮＶからそのインバータ回路ＩＮＶに接続された各コイルＣＬに交流電力が供給され、それによって、モータＭＯＴが駆動される。
図２は、自動車におけるラック・アンド・ピニオン型のステアリング機構を示す説明図である。本発明者は、図２のステアリング機構において、図１の回路が実現される制御ボード（電子装置、モジュール）ＰＢを、ステアリング・シャフトＳＦの周囲の空間を利用して配置することを検討した。すなわち、ステアリング・シャフトＳＦが制御ボードＰＢを貫通することを検討した。
図２に示されるステアリング機構においては、ハンドル（ステアリングホイール）ＨＮに連結されたステアリング・シャフトＳＦの先端に、ラック・アンド・ピニオン機構ＲＰがある。ハンドルＨＮを回すと、それに伴いステアリング・シャフトＳＦも回転し、その回転運動がラック・アンド・ピニオン機構ＲＰで水平運動に変換され、タイ・ロッドＴＲおよびキングピンＫＰを介して、タイヤＴＹに伝達される。これにより、ハンドルＨＮの操作（回転）により、タイヤＴＹの向きを変えて操舵することができる。
ハンドルＨＮを回すと、ステアリング・シャフトＳＦも回転するため、ステアリング・シャフトＳＦが制御ボードＰＢを貫通している場合には、ステアリング・シャフトＳＦと一緒に制御ボードＰＢも回転することになる。図３は、ステアリング・シャフトＳＦと一緒に制御ボードＰＢが回転する様子を示す説明図（平面図）である。なお、図３の（ａ）は、制御ボードＰＢの平面形状が矩形（長方形）であった場合が示され、図３の（ｂ）は、制御ボードＰＢの平面形状が円形であった場合が示されている。
制御ボードＰＢが回転するのに必要な空間は、制御ボードＰＢの平面形状を円形にした場合が最も無駄がない。例えば、図３の（ａ）のように制御ボードＰＢの平面形状が矩形であった場合には、その矩形の対角線の長さを直径とする円形領域が、制御ボードＰＢが回転するのに必要な空間になるため、制御ボードＰＢの寸法に比べて、制御ボードＰＢが回転するのに必要な空間が大きくなってしまう。それに対して、図３の（ｂ）ように制御ボードＰＢの平面形状が円形であった場合には、制御ボードＰＢが回転するのに必要な空間は、制御ボードＰＢの寸法とほぼ同じになる。このため、制御ボードＰＢの平面形状を円形にすることで、制御ボードＰＢを配置するのに必要で、かつ、その制御ボードＰＢを回転させるのに必要な空間を効率的に抑制することができる。
このため、本発明者は、１２相のＢＬＤＣモータを制御する制御ボードＰＢとして、平面形状が円形状で、１２個のＳｉＰを搭載した制御ボードＰＢについて検討している。
しかしながら、そのような制御ボードＰＢにおいては、１２個のＳｉＰに必要な配線を引き回す必要があるため、配線の制約が大きくなってしまい、配線設計の自由度が低くなってしまう。このため、そのような制御ボードＰＢに搭載されるＳｉＰに対しても、制御ボードＰＢ（配線基板）側の配線設計がしやすくなるような設計を適用することが望まれる。
＜回路構成について＞
図４は、本実施の形態の半導体装置（半導体パッケージ、電子装置）ＰＫＧを用いたインバータ回路ＩＮＶを示す回路図である。なお、図４において、符号ＣＰＨを付した点線で囲まれた部分が、半導体チップＣＰＨ内に形成され、符号ＣＰＬを付した点線で囲まれた部分が、半導体チップＣＰＬ内に形成され、符号ＣＰＣを付した点線で囲まれた部分が、半導体チップＣＰＣ内に形成され、符号ＰＫＧを付した一点鎖線で囲まれた部分が、半導体装置ＰＫＧ内に形成されている。
図４に示されるインバータ回路ＩＮＶに用いられている半導体装置ＰＫＧは、２つのパワーＭＯＳＦＥＴ１，２と、パワーＭＯＳＦＥＴ１に流れる電流を検知するためのセンスＭＯＳＦＥＴ３と、パワーＭＯＳＦＥＴ２に流れる電流を検知するためのセンスＭＯＳＦＥＴ４と、制御回路ＣＬＣとを有している。制御回路ＣＬＣは、半導体チップ（制御用半導体チップ）ＣＰＣ内に形成され、パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ３は、半導体チップ（ハイサイド用半導体チップ、パワーチップ）ＣＰＨ内に形成され、パワーＭＯＳＦＥＴ２およびセンスＭＯＳＦＥＴ４は、半導体チップ（ロウサイド用半導体チップ、パワーチップ）ＣＰＬ内に形成されている。そして、これら３つの半導体チップＣＰＣ，ＣＰＨ，ＣＰＬが１つの同一のパッケージとして封止されて、半導体装置ＰＫＧが形成されている。なお、図４のインバータ回路ＩＮＶは、上記図１に示されるインバータ回路ＩＮＶを詳細に示したものに対応している。
制御回路ＣＬＣは、パワーＭＯＳＦＥＴ１のゲートの電位を制御するハイサイド用ドライバ回路と、パワーＭＯＳＦＥＴ２のゲートの電位を制御するロウサイド用ドライバ回路と、を含んでいる。制御回路ＣＬＣは、半導体装置ＰＫＧの外部の制御回路ＣＴから制御回路ＣＬＣに供給された信号などに応じて、パワーＭＯＳＦＥＴ１，２のそれぞれのゲートの電位を制御し、パワーＭＯＳＦＥＴ１，２のそれぞれの動作を制御する回路である。
パワーＭＯＳＦＥＴ１のゲートは、制御回路ＣＬＣのハイサイド用ドライバ回路に接続され、パワーＭＯＳＦＥＴ２のゲートは、制御回路ＣＬＣのロウサイド用ドライバ回路に接続されている。パワーＭＯＳＦＥＴ１のドレインは端子ＴＥ１に接続され、パワーＭＯＳＦＥＴ１のソースは端子ＴＥ２に接続され、パワーＭＯＳＦＥＴ２のドレインは端子ＴＥ３に接続され、パワーＭＯＳＦＥＴ２のソースは端子ＴＥ４に接続されている。すなわち、パワーＭＯＳＦＥＴ１は、そのソース・ドレイン経路が端子ＴＥ１と端子ＴＥ２との間に直列に接続され、パワーＭＯＳＦＥＴ２は、そのソース・ドレイン経路が端子ＴＥ３と端子ＴＥ４との間に直列に接続されている。図４において、符合Ｄ１はパワーＭＯＳＦＥＴ１のドレインを示し、符号Ｓ１はパワーＭＯＳＦＥＴ１のソースを示し、符合Ｄ２はパワーＭＯＳＦＥＴ２のドレインを示し、符号Ｓ２はパワーＭＯＳＦＥＴ２のソースを示している。また、図４において、符合Ｄ３はセンスＭＯＳＦＥＴ３のドレインを示し、符号Ｓ３はセンスＭＯＳＦＥＴ３のソースを示し、符合Ｄ４はセンスＭＯＳＦＥＴ４のドレインを示し、符号Ｓ４はセンスＭＯＳＦＥＴ４のソースを示している。制御回路ＣＬＣは端子ＴＥ５に接続され、この端子ＴＥ５は、半導体装置ＰＫＧの外部に設けられた上記制御回路ＣＴに接続されている。
端子ＴＥ１，ＴＥ２，ＴＥ３，ＴＥ４，ＴＥ５は、いずれも、半導体装置ＰＫＧの外部接続用端子であり、後述のリードＬＤにより形成されている。このうち、端子ＴＥ１は、電源電位供給用の端子であり、後述のリードＬＤ１が、端子ＴＥ１に対応している。また、端子ＴＥ４は、基準電位供給用の端子であり、後述のリードＬＤ４が、端子ＴＥ４に対応している。なお、電源電位供給用の端子ＴＥ１（リードＬＤ１）には、半導体装置ＰＫＧの外部の電源（入力用電源）の高電位側の電位（電源電位）ＶＩＮが供給され、基準電位供給用の端子ＴＥ４（リードＬＤ４）には、電源電位供給用の端子ＴＥ１に供給される電位ＶＩＮよりも低い基準電位、例えばグランド電位（接地電位）ＧＮＤ、が供給される。
また、後述のリードＬＤ２が端子ＴＥ２に対応し、後述のリードＬＤ３が端子ＴＥ３に対応している。端子ＴＥ２（リードＬＤ２）と端子ＴＥ３（リードＬＤ３）とは、半導体装置ＰＫＧの外部において、電気的に接続されている。すなわち、パワーＭＯＳＦＥＴ１のソースとパワーＭＯＳＦＥＴ２のドレインとは、半導体装置ＰＫＧの外部に設けられた導電経路（例えば半導体装置ＰＫＧを実装する後述の配線基板ＰＢ１に設けられた導電経路）を経由して、電気的に接続された状態になっている。このため、パワーＭＯＳＦＥＴ１とパワーＭＯＳＦＥＴ２とが、電源電位供給用の端子ＴＥ１と基準電位供給用の端子ＴＥ４との間に、直列に接続された状態になっている。パワーＭＯＳＦＥＴ１がハイサイド用ＭＯＳＦＥＴに対応し、パワーＭＯＳＦＥＴ２がロウサイド用ＭＯＳＦＥＴに対応している。すなわち、パワーＭＯＳＦＥＴ１は、ハイサイドスイッチ（高電位側スイッチ）用の電界効果トランジスタであり、パワーＭＯＳＦＥＴ２は、ロウサイドスイッチ（低電位側スイッチ）用の電界効果トランジスタである。パワーＭＯＳＦＥＴ１，２は、それぞれ、スイッチング用のパワートランジスタとみなすことができる。
但し、端子ＴＥ２と端子ＴＥ３とを電気的に接続する導電経路は、半導体装置ＰＫＧの内部ではなく、半導体装置ＰＫＧの外部（例えば半導体装置ＰＫＧを実装する後述の配線基板ＰＢ１）に設けられている。このため、半導体装置ＰＫＧを配線基板などに実装した状態（インバータ回路が構成された状態）では、半導体装置ＰＫＧの端子ＴＥ２（リードＬＤ２）と端子ＴＥ３（リードＬＤ３）とは電気的に接続される。しかしながら、半導体装置ＰＫＧを単独で取り出した場合は、半導体装置ＰＫＧ内において、半導体装置ＰＫＧの端子ＴＥ２（リードＬＤ２）と端子ＴＥ３（リードＬＤ３）とは、導体を通じて繋がってはおらず、電気的に接続されていない状態になっている。従って、パワーＭＯＳＦＥＴ１（のソース）とパワーＭＯＳＦＥＴ２（のドレイン）との接続点ＴＥ６は、半導体装置ＰＫＧの外部（例えば半導体装置ＰＫＧを実装する後述の配線基板ＰＢ１）に設けられており、この接続点ＴＥ６は、モータＭＯＴのコイル（負荷）ＣＬに接続されている。
半導体装置ＰＫＧを用いたインバータ回路ＩＮＶに供給された直流電力は、インバータ回路ＩＮＶで交流電力に変換されて、負荷（ここではモータＭＯＴのコイルＣＬ）に供給されるようになっている。モータＭＯＴは、インバータ回路ＩＮＶから供給された交流電力によって駆動される。
また、後述のリードＬＤ５ａ，ＬＤ５ｂが端子ＴＥ５に対応している。制御回路ＣＬＣは端子ＴＥ５（リードＬＤ５ａ，ＬＤ５ｂ）に接続され、この端子ＴＥ５（リードＬＤ５ａ，ＬＤ５ｂ）は、半導体装置ＰＫＧの外部に設けられた上記制御回路ＣＴに接続されている。このため、半導体装置ＰＫＧ内の制御回路ＣＬＣは、端子ＴＥ５（リードＬＤ５ａ，ＬＤ５ｂ）と、半導体装置ＰＫＧを実装した後述の配線基板ＰＢ１の配線などを通じて、半導体装置ＰＫＧの外部に設けられた上記制御回路ＣＴ（図１参照）に接続されている。図４には、端子ＴＥ５は１つしか示していないが、実際には、半導体装置ＰＫＧにおいて、端子ＴＥ５に対応するリードＬＤ５ａ，ＬＤ５ｂは複数設けられている。このため、半導体装置ＰＫＧ内の制御回路ＣＬＣと、半導体装置ＰＫＧの外部の上記制御回路ＣＴとを接続する導電経路は、複数存在し、それら複数の導電経路を通じて、半導体装置ＰＫＧの外部の上記制御回路ＣＴと半導体装置ＰＫＧ内の制御回路ＣＬＣとの間で、信号のやり取りが行われる。半導体装置ＰＫＧ内の制御回路ＣＬＣは、半導体装置ＰＫＧの外部に設けられた上記制御回路ＣＴによって制御される。
パワーＭＯＳＦＥＴ１に流れる電流はセンスＭＯＳＦＥＴ３により検知（検出）され、センスＭＯＳＦＥＴ３を流れる電流に応じて、パワーＭＯＳＦＥＴ１が制御される。また、パワーＭＯＳＦＥＴ２に流れる電流はセンスＭＯＳＦＥＴ４により検知（検出）され、センスＭＯＳＦＥＴ４を流れる電流に応じて、パワーＭＯＳＦＥＴ２が制御される。センスＭＯＳＦＥＴ３は、半導体チップＣＰＨ内でパワーＭＯＳＦＥＴ１とカレントミラー回路を構成するように形成され、また、センスＭＯＳＦＥＴ４は、半導体チップＣＰＬ内でパワーＭＯＳＦＥＴ２とカレントミラー回路を構成するように形成されている。
センスＭＯＳＦＥＴ３は、ドレインおよびゲートがパワーＭＯＳＦＥＴ１と共通とされている。すなわち、センスＭＯＳＦＥＴ３とパワーＭＯＳＦＥＴ１とは、ドレイン同士が電気的に接続されて共通とされており、この共通ドレインが端子ＴＥ１に接続されて、センスＭＯＳＦＥＴ３のドレインおよびパワーＭＯＳＦＥＴ１のドレインに同じ電位が供給されるようになっている。また、センスＭＯＳＦＥＴ３とパワーＭＯＳＦＥＴ１とは、ゲート同士が電気的に接続されて共通とされており、この共通ゲートが制御回路ＣＬＣのハイサイド用ドライバ回路に接続されて、そのハイサイド用ドライバ回路からセンスＭＯＳＦＥＴ３のゲートおよびパワーＭＯＳＦＥＴ１のゲートに同じゲート信号（ゲート電圧）が入力されるようになっている。一方、センスＭＯＳＦＥＴ３のソースはパワーＭＯＳＦＥＴ１のソースと共通ではなく、パワーＭＯＳＦＥＴ１のソースが端子ＴＥ２に接続されているのに対して、センスＭＯＳＦＥＴ３のソースは、制御回路ＣＬＣに接続されている。
また、センスＭＯＳＦＥＴ４は、ドレインおよびゲートがパワーＭＯＳＦＥＴ２と共通とされている。すなわち、センスＭＯＳＦＥＴ４とパワーＭＯＳＦＥＴ２とは、ドレイン同士が電気的に接続されて共通とされており、この共通ドレインが端子ＴＥ３に接続されて、センスＭＯＳＦＥＴ４のドレインおよびパワーＭＯＳＦＥＴ２のドレインに同じ電位が供給されるようになっている。また、センスＭＯＳＦＥＴ４とパワーＭＯＳＦＥＴ２とは、ゲート同士が電気的に接続されて共通とされており、この共通ゲートが制御回路ＣＬＣのロウサイド用ドライバ回路に接続されて、そのロウサイド用ドライバ回路からセンスＭＯＳＦＥＴ４のゲートおよびパワーＭＯＳＦＥＴ２のゲートに同じゲート信号（ゲート電圧）が入力されるようになっている。一方、センスＭＯＳＦＥＴ４のソースはパワーＭＯＳＦＥＴ２のソースと共通ではなく、パワーＭＯＳＦＥＴ２のソースが端子ＴＥ４に接続されているのに対して、センスＭＯＳＦＥＴ４のソースは、制御回路ＣＬＣに接続されている。
＜半導体装置の構造について＞
図５は、本実施の形態の半導体装置ＰＫＧの上面図であり、図６は、半導体装置ＰＫＧの下面図（裏面図）であり、図７〜図９は、半導体装置ＰＫＧの平面透視図であり、図１１０〜図１３は、半導体装置ＰＫＧの断面図である。図７には、半導体装置ＰＫＧを下面側から見たときの、封止部ＭＲを透視した平面透視図が示されている。また、図８は、図７において、更にワイヤＢＷおよび金属板ＭＰ１，ＭＰ２を透視（省略）したときの半導体装置ＰＫＧの下面側の平面透視図が示されている。また、図９は、図８において、更に半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを透視（省略）したときの半導体装置ＰＫＧの下面側の平面透視図が示されている。図６〜図９では、半導体装置ＰＫＧの向きは同じである。また、図７〜図９では、封止部ＭＲの外周の位置を点線で示してある。また、図５〜図７のＡ１−Ａ１線の位置での半導体装置ＰＫＧの断面が、図１０にほぼ対応し、図５〜図７のＡ２−Ａ２線の位置での半導体装置ＰＫＧの断面が、図１１にほぼ対応し、図５〜図７のＡ３−Ａ３線の位置での半導体装置ＰＫＧの断面が、図１２にほぼ対応し、図５〜図７のＡ４−Ａ４線の位置での半導体装置ＰＫＧの断面が、図１３にほぼ対応している。なお、各平面図に示した符号Ｘは第１方向、符号Ｙは第１方向Ｘ（以下、Ｘ方向と称する）に直交する第２方向（以下、Ｙ方向と称する）を示している。すなわち、Ｘ方向とＹ方向とは、互いに直交する方向である。
本実施の形態では、制御回路ＣＬＣが形成された半導体チップＣＰＣと、ハイサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＦＥＴ１が形成された半導体チップＣＰＨと、ロウサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＦＥＴ２が形成された半導体チップＣＰＬとを、１つの半導体パッケージに集約（パッケージング）して、１つの半導体装置ＰＫＧとしている。こうすることで、電子装置（例えば上記制御ボードＰＢ）の小型化、薄型化が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。
図５〜図１３に示される本実施の形態の半導体装置（半導体パッケージ、電子装置）ＰＫＧは、樹脂封止型の半導体パッケージ形態の半導体装置であり、ここではＳＯＰ（Small Outline Package）形態の半導体装置である。以下、図５〜図１３を参照しながら、半導体装置ＰＫＧの構成について説明する。
図５〜図１３に示される本実施の形態の半導体装置ＰＫＧは、ダイパッド（チップ搭載部）ＤＰＣ，ＤＰＨ，ＤＰＬと、そのダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの各々の主面上に搭載された半導体チップＣＰＣ，ＣＰＨ，ＣＰＬと、金属板ＭＰ１，ＭＰ２と、複数のワイヤ（ボンディングワイヤ）ＢＷと、複数のリードＬＤと、これらを封止する封止部（封止体）ＭＲとを有している。
樹脂封止部（樹脂封止体）としての封止部ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部ＭＲの材料として用いても良い。
封止部ＭＲは、主面（上面）ＭＲａと、主面ＭＲａとは反対側の裏面（下面、底面）ＭＲｂと、主面ＭＲａおよび裏面ＭＲｂに交差する側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４と、を有している。すなわち、封止部ＭＲの外観は、主面ＭＲａ、裏面ＭＲｂおよび側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４で囲まれた薄板状とされている。封止部ＭＲの側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４のうち、側面ＭＲｃ１と側面ＭＲｃ３とが互いに反対側に位置し、側面ＭＲｃ２と側面ＭＲｃ４とが互いに反対側に位置し、側面ＭＲｃ１と側面ＭＲｃ２，ＭＲｃ４とが互いに交差し、側面ＭＲｃ３と側面ＭＲｃ２，ＭＲｃ４とが互いに交差している。側面ＭＲｃ１，ＭＲｃ３は、Ｘ方向に略平行であり、側面ＭＲｃ２，ＭＲｃ４は、Ｙ方向に略平行である。また、主面ＭＲａおよび裏面ＭＲｂのそれぞれは、Ｘ方向およびＹ方向の両方に平行な面である。
また、封止部ＭＲは、平面視において、Ｘ方向に沿って延在する辺ＭＲｄ１と、Ｘ方向に沿って延在し、かつ辺ＭＲｄ１とは反対側に位置する辺ＭＲｄ３と、Ｙ方向に沿って延在する辺ＭＲｄ２と、Ｙ方向に沿って延在し、かつ辺ＭＲｄ２とは反対側に位置する辺ＭＲｄ４と、を有している。平面視において、辺ＭＲｄ２，ＭＲｄ４のそれぞれは、辺ＭＲｄ１，ＭＲｄ３と交差している。封止部ＭＲにおいて、辺ＭＲｄ１は、側面ＭＲｃ１に対応する辺であり、辺ＭＲｄ２は、側面ＭＲｃ２に対応する辺であり、辺ＭＲｄ３は、側面ＭＲｃ３に対応する辺であり、辺ＭＲｄ４は、側面ＭＲｃ４に対応する辺である。すなわち、封止部ＭＲの各側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４は、平面視においては、封止部ＭＲの各辺ＭＲｄ１，ＭＲｄ２，ＭＲｄ３，ＭＲｄ４とみなすことができる。
封止部ＭＲの平面形状、すなわち、封止部ＭＲの主面ＭＲａおよび裏面ＭＲｂの平面形状は、例えば矩形状（長方形状）である。なお、封止部ＭＲの平面形状を構成する矩形は、Ｘ方向に平行な辺とＹ方向に平行な辺とを有する矩形であるが、封止部ＭＲのＸ方向の寸法は、封止部ＭＲのＹ方向の寸法よりも大きい。すなわち、平面視において、封止部ＭＲの側面ＭＲｃ１に対応する辺ＭＲｄ１および封止部ＭＲの側面ＭＲｃ３に対応する辺ＭＲｄ３のそれぞれの長さは、封止部ＭＲの側面ＭＲｃ２に対応する辺ＭＲｄ２および封止部ＭＲの側面ＭＲｃ４に対応する辺ＭＲｄ４のそれぞれの長さよりも、長い。
複数のリードＬＤのそれぞれは、一部が封止部ＭＲ内に封止され、他の一部が封止部ＭＲの側面から封止部ＭＲの外部に突出している。以下では、リードＬＤのうちの封止部ＭＲ内に位置する部分をインナリード部と呼び、リードＬＤのうちの封止部ＭＲ外に位置する部分をアウタリード部と呼ぶものとする。リードＬＤのアウタリード部には、半田メッキ層などのメッキ層（図示せず）を形成することもできる。これにより、半導体装置ＰＫＧを配線基板などに実装（半田実装）しやすくすることができる。
なお、本実施の形態の半導体装置ＰＫＧは、各リードＬＤの一部（アウタリード部）が封止部ＭＲの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではない。例えば、封止部ＭＲの側面から各リードＬＤがほとんど突出せず、かつ封止部ＭＲの裏面ＭＲｂで各リードＬＤの一部が露出した構成（ＳＯＮ（Small Outline Nonleaded Package）型の構成）などを採用することもできる。
複数のリードＬＤは、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤと、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤとで構成されている。図５〜図１３の場合は、封止部ＭＲの側面ＭＲｃ２側と封止部ＭＲの側面ＭＲｃ４側には、リードＬＤは配置されていない。
封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤは、別の見方をすると、平面視において、封止部ＭＲの辺ＭＲｄ１に交差するリードＬＤとみなすことができる。また、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤは、別の見方をすると、平面視において、封止部ＭＲの辺ＭＲｄ３に交差するリードＬＤとみなすことができる。
封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤは、平面視においてそれぞれＹ方向に延在しており、かつＸ方向に所定の間隔で並んでいる。また、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤは、平面視においてそれぞれＹ方向に延在しており、かつＸ方向に所定の間隔で並んでいる。封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤの各アウタリード部は、封止部ＭＲの側面ＭＲｃ１から封止部ＭＲ外に突出している。また、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤの各アウタリード部は、封止部ＭＲの側面ＭＲｃ３から封止部ＭＲ外に突出している。各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止部ＭＲの裏面ＭＲｂとほぼ同一平面上に位置するように、折り曲げ加工されている。リードＬＤのアウタリード部は、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能する。なお、半導体装置ＰＫＧが有する複数のリードＬＤは、後述のリードＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４，ＬＤ５ａ，ＬＤ５ｂ，ＬＤ６，ＬＤ７，ＬＤ８を含んでいる。
ダイパッドＤＰＣは、半導体チップＣＰＣを搭載するチップ搭載部であり、ダイパッドＤＰＨは、半導体チップＣＰＨを搭載するチップ搭載部であり、ダイパッドＤＰＬは、半導体チップＣＰＬを搭載するチップ搭載部である。ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬのそれぞれの平面形状は、例えば、Ｘ方向に平行な辺とＹ方向に平行な辺とを有する矩形である。図５〜図１３の場合は、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれにおいて、Ｙ方向の寸法がＸ方向の寸法よりも大きいことを反映して、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬのそれぞれは、Ｙ方向の寸法がＸ方向の寸法よりも大きくなっている。このため、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬとダイパッドＤＰＣ，ＤＰＨ，ＤＰＬとは、それぞれ、Ｙ方向が長手方向となっており、封止部ＭＲは、Ｘ方向が長手方向になっている。
ダイパッドＤＰＨとダイパッドＤＰＣとダイパッドＤＰＬとは、この順でＸ方向に並んで配置されている。このため、ダイパッドＤＰＨとダイパッドＤＰＬとの間にダイパッドＤＰＣが配置されており、ダイパッドＤＰＨとダイパッドＤＰＣとがＸ方向に隣り合い、ダイパッドＤＰＣとダイパッドＤＰＬとがＸ方向に隣り合っている。但し、ダイパッドＤＰＨとダイパッドＤＰＣとは、互いに接してはおらず、所定の間隔で離間しており、それらの間には封止部ＭＲの一部が介在している。また、ダイパッドＤＰＣとダイパッドＤＰＬとは、互いに接してはおらず、所定の間隔で離間しており、それらの間には封止部ＭＲの他の一部が介在している。
ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬと複数のリードＬＤとは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。また、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬと複数のリードＬＤとは、同じ材料（同じ金属材料）で形成されていることが好ましく、これにより、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬおよび複数のリードＬＤが連結されたリードフレームを作製しやすくなり、リードフレームを用いた半導体装置ＰＫＧの製造が容易になる。
ダイパッドＤＰＣは、半導体チップＣＰＣを搭載する側の主面ＤＰＣａと、それとは反対側の裏面ＤＰＣｂとを有している。また、ダイパッドＤＰＨは、半導体チップＣＰＨを搭載する側の主面ＤＰＨａと、それとは反対側の裏面ＤＰＨｂとを有している。また、ダイパッドＤＰＬは、半導体チップＣＰＬを搭載する側の主面ＤＰＬａと、それとは反対側の裏面ＤＰＬｂとを有している。
各ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬは、少なくとも一部が封止部ＭＲによって封止されているが、本実施の形態では、ダイパッドＤＰＣの裏面ＤＰＣｂとダイパッドＤＰＨの裏面ＤＰＨｂとダイパッドＤＰＬの裏面ＤＰＬｂとが、封止部ＭＲの主面ＭＲａから露出されている。これにより、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの動作時に発生した熱を、主に半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの裏面からダイパッドＤＰＣ，ＤＰＨ，ＤＰＬを通じて半導体装置ＰＫＧの外部に放熱することができる。
なお、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれは、互いに反対側に位置する主面である表面（半導体チップの表面）および裏面（半導体チップの裏面）を有している。すなわち、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれは、一方の主面である表面（半導体チップの表面）と、それとは反対側の主面である裏面（半導体チップの裏面）とを有している。半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれにおいて、半導体チップの表面は、その半導体チップを構成する最上層保護膜（ＨＧＣ，ＨＧＨ，ＨＧＬ）の表面に対応し、半導体チップの裏面は、その半導体チップを構成する半導体基板の裏面に対応している。従って、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれにおいて、半導体チップの表面と、その半導体チップを構成する最上層保護膜（ＨＧＣ，ＨＧＨ，ＨＧＬ）の表面とは、同一面である。すなわち、半導体チップＣＰＣは、最上層保護膜（最表層保護膜、保護膜、保護絶縁膜）ＨＧＣを有しており、図１１および図１３において、表面ＣＰＣａは、半導体チップＣＰＣの表面であるが、最上層保護膜ＨＧＣの表面でもある。また、半導体チップＣＰＨは、最上層保護膜（最表層保護膜、保護膜、保護絶縁膜）ＨＧＨを有しており、図１０および図１３において、表面ＣＰＨａは、半導体チップＣＰＨの表面であるが、最上層保護膜ＨＧＨの表面でもある。また、半導体チップＣＰＬは、最上層保護膜（最表層保護膜、保護膜、保護絶縁膜）ＨＧＬを有しており、図１２および図１３において、表面ＣＰＬａは、半導体チップＣＰＬの表面であるが、最上層保護膜ＨＧＬの表面でもある。このため、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれにおいて、最上層保護膜（ＨＧＣ，ＨＧＨ，ＨＧＬ）は、その半導体チップの表面を有する（形成する）保護膜とみなすことができる。半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれにおいて、最上層保護膜（ＨＧＣ，ＨＧＨ，ＨＧＬ）は、絶縁膜からなり、その半導体チップの最上層（最表層）に形成されている。半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれにおいて、最上層保護膜（ＨＧＣ，ＨＧＨ，ＨＧＬ）は、ボンディングパッドを露出する開口部を有しており、最上層保護膜（ＨＧＣ，ＨＧＨ，ＨＧＬ）の開口部から、ボンディングパッドが露出している。
また、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬ、リードＬＤおよびリード連結部ＬＢ２，ＬＢ４において、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬが搭載される領域、ワイヤＢＷが接続される領域、および金属板ＭＰ１，ＭＰ２が接続される領域には、銀（Ａｇ）などからなるメッキ層（図示せず）を形成することもできる。これにより、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬ、金属板ＭＰ１，ＭＰ２およびワイヤＢＷを、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬ、リードＬＤおよびリード連結部ＬＢ２，ＬＢ４に、より的確に接続することができる。
ダイパッドＤＰＨの主面ＤＰＨａ上には、半導体チップＣＰＨが、その裏面をダイパッドＤＰＨに向けた状態で搭載されている。半導体チップＣＰＨは、導電性の接着層ＢＤ１を介してダイパッドＤＰＨの主面ＤＰＨａ上に搭載されている。半導体チップＣＰＨの裏面（裏面全面）には裏面電極（電極）ＢＥＨが形成されており、この裏面電極ＢＥＨは、導電性の接着層ＢＤ１を介してダイパッドＤＰＨに接合されて電気的に接続されている。
また、ダイパッドＤＰＬの主面ＤＰＬａ上には、半導体チップＣＰＬが、その裏面をダイパッドＤＰＬに向けた状態で搭載されている。半導体チップＣＰＬは、導電性の接着層ＢＤ２を介してダイパッドＤＰＬの主面ＤＰＬａ上に搭載されている。半導体チップＣＰＬの裏面（裏面全面）には裏面電極（電極）ＢＥＬが形成されており、この裏面電極ＢＥＬは、導電性の接着層ＢＤ２を介してダイパッドＤＰＬに接合されて電気的に接続されている。
また、ダイパッドＤＰＣの主面ＤＰＣａ上には、半導体チップＣＰＣが、その裏面をダイパッドＤＰＣに向けた状態で搭載されている。半導体チップＣＰＣは、接着層ＢＤ３を介してダイパッドＤＰＣの主面ＤＰＣａ上に搭載されているが、この接着層ＢＤ３は、導電性であっても、絶縁性であってもよい。
半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれの平面形状は、例えば矩形状であり、より特定的には、Ｘ方向に平行な辺とＹ方向に平行な辺とを有する矩形である。ダイパッドＤＰＨの平面寸法（平面積）は、半導体チップＣＰＨの平面寸法よりも大きく、ダイパッドＤＰＬの平面寸法は、半導体チップＣＰＬの平面寸法よりも大きく、ダイパッドＤＰＣの平面寸法は、半導体チップＣＰＣの平面寸法よりも大きい。このため、平面視において、半導体チップＣＰＨは、ダイパッドＤＰＨの主面ＤＰＨａに内包され、半導体チップＣＰＬは、ダイパッドＤＰＨＬの主面ＤＰＬａに内包され、半導体チップＣＰＣは、ダイパッドＤＰＣの主面ＤＰＣａに内包されている。半導体チップＣＰＣ，ＣＰＨ，ＣＰＬは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。
半導体チップＣＰＨの裏面電極ＢＥＨは、半導体チップＣＰＨ内に形成された上記パワーＭＯＳＦＥＴ１のドレインに電気的に接続されるとともに、上記センスＭＯＳＦＥＴ３のドレインにも電気的に接続されている。すなわち、半導体チップＣＰＨの裏面電極ＢＥＨは、上記パワーＭＯＳＦＥＴ１のドレイン電極と、上記センスＭＯＳＦＥＴ３のドレイン電極とを兼ねている。また、半導体チップＣＰＬの裏面電極ＢＥＬは、半導体チップＣＰＬ内に形成された上記パワーＭＯＳＦＥＴ２のドレインに電気的に接続されるとともに、上記センスＭＯＳＦＥＴ４のドレインにも電気的に接続されている。すなわち、半導体チップＣＰＬの裏面電極ＢＥＬは、上記パワーＭＯＳＦＥＴ２のドレイン電極と、上記センスＭＯＳＦＥＴ４のドレイン電極とを兼ねている。接着層ＢＤ１，ＢＤ２は、導電性の接合材（接着材）からなり、例えば、銀ペーストなどのペースト型導電性接着材や、あるいは半田などを用いることもできる。
半導体チップＣＰＨの表面（裏面電極ＢＥＨが形成された側とは反対側の主面）では、半導体チップＣＰＨを構成する最上層保護膜ＨＧＨから、ゲート用のボンディングパッドＰＤＨＧと、ソース用のボンディングパッドＰＤＨＳ１，ＰＤＨＳ２と、温度検知用ダイオードのアノード用のボンディングパッドＰＤＨＡおよびカソード用のボンディングパッドＰＤＨＣとが露出している。また、半導体チップＣＰＬの表面（裏面電極ＢＥＬが形成された側とは反対側の主面）では、半導体チップＣＰＬを構成する最上層保護膜ＨＧＬから、ゲート用のボンディングパッドＰＤＬＧと、ソース用のボンディングパッドＰＤＬＳ１，ＰＤＬＳ２と、温度検知用ダイオードのアノード用のボンディングパッドＰＤＬＡおよびカソード用のボンディングパッドＰＤＬＣとが露出している。また、半導体チップＣＰＣの表面（裏面側とは反対側の主面）では、半導体チップＣＰＣを構成する最上層保護膜ＨＧＣから、複数のボンディングパッドＰＤＣが露出している。なお、以下では、「ボンディングパッド」、「ボンディングパッド電極」、「パッド電極」あるいは「電極」を、単に「パッド」と称することとする。
半導体チップＣＰＣのパッドＰＤＣは、半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内に形成された上記制御回路ＣＬＣに電気的に接続されている。
半導体チップＣＰＨのゲート用のパッドＰＤＨＧは、半導体チップＣＰＨ内に形成された上記パワーＭＯＳＦＥＴ１のゲート電極および上記センスＭＯＳＦＥＴ３のゲート電極に電気的に接続されている。すなわち、半導体チップＣＰＨのゲート用のパッドＰＤＨＧは、上記パワーＭＯＳＦＥＴ１のゲート用パッドと、上記センスＭＯＳＦＥＴ３のゲート用パッドとを兼ねている。また、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１は、半導体チップＣＰＨ内に形成された上記パワーＭＯＳＦＥＴ１のソースに電気的に接続され、一方、半導体チップＣＰＨのソース用のパッドＰＤＨＳ２は、半導体チップＣＰＨ内に形成された上記センスＭＯＳＦＥＴ３のソースに電気的に接続されている。すなわち、半導体チップＣＰＨのパッドＰＤＨＳ１は、上記パワーＭＯＳＦＥＴ１のソース用パッドに対応し、半導体チップＣＰＨのパッドＰＤＨＳ２は、上記センスＭＯＳＦＥＴ３のソース用パッドに対応する。半導体チップＣＰＨにおいて、ソース用のパッドＰＤＨＳ１の平面寸法（面積）は、他のパッドＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣのそれぞれの平面寸法よりも大きい。
また、半導体チップＣＰＬのゲート用のパッドＰＤＬＧは、半導体チップＣＰＬ内に形成された上記パワーＭＯＳＦＥＴ２のゲート電極および上記センスＭＯＳＦＥＴ４のゲート電極に電気的に接続されている。すなわち、半導体チップＣＰＬのゲート用のパッドＰＤＬＧは、上記パワーＭＯＳＦＥＴ２のゲート用パッドと、上記センスＭＯＳＦＥＴ４のゲート用パッドとを兼ねている。また、半導体チップＣＰＬのソース用のパッドＰＤＬＳ１は、半導体チップＣＰＬ内に形成された上記パワーＭＯＳＦＥＴ２のソースに電気的に接続され、一方、半導体チップＣＰＬのソース用のパッドＰＤＬＳ２は、半導体チップＣＰＬ内に形成された上記センスＭＯＳＦＥＴ４のソースに電気的に接続されている。すなわち、半導体チップＣＰＬのパッドＰＤＬＳ１は、上記パワーＭＯＳＦＥＴ２のソース用パッドに対応し、半導体チップＣＰＬのパッドＰＤＬＳ２は、上記センスＭＯＳＦＥＴ４のソース用パッドに対応する。半導体チップＣＰＬにおいて、ソース用のパッドＰＤＬＳ１の平面寸法（面積）は、他のパッドＰＤＬＧ，ＰＤＬＳ２，ＰＤＬＡ，ＰＤＬＣのそれぞれの平面寸法よりも大きい。
なお、半導体チップＣＰＨを構成する半導体基板には、パワーＭＯＳＦＥＴ１を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＦＥＴ１は、これら複数の単位トランジスタセルが並列に接続されることで形成されている。また、半導体チップＣＰＬを構成する半導体基板には、パワーＭＯＳＦＥＴ２を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＦＥＴ２は、これら複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、例えばトレンチゲート型ＭＩＳＦＥＴからなる。後述の図２９および図３０のトランジスタ形成領域ＲＧ１，ＲＧ２が、パワーＭＯＳＦＥＴ用の複数の単位トランジスタセルが形成された領域に対応している。
すなわち、半導体チップＣＰＨを構成する半導体基板の表面に形成された、パワーＭＯＳＦＥＴ１用の複数の単位トランジスタセルのソース領域が、半導体基板上の層間絶縁膜上に形成された、半導体チップＣＰＨを構成する共通のソース電極に電気的に接続され、そのソース電極が、半導体チップＣＰＨを構成する最上層保護膜ＨＧＨの開口部から露出されることで、ソース用のパッドＰＤＨＳ１が形成されている。半導体チップＣＰＨの最上層保護膜ＨＧＨは、半導体チップＣＰＨを構成する半導体基板上の層間絶縁膜上に、ソース電極を覆うように形成されているが、ソース電極の少なくとも一部を露出する開口部を有している。また、半導体チップＣＰＬを構成する半導体基板の表面に形成された、パワーＭＯＳＦＥＴ２用の複数の単位トランジスタセルのソース領域が、半導体基板上の層間絶縁膜上に形成された、半導体チップＣＰＬを構成する共通のソース電極に電気的に接続され、そのソース電極が、半導体チップＣＰＬを構成する最上層保護膜ＨＧＬの開口部から露出されることで、ソース用のパッドＰＤＬＳ１が形成されている。半導体チップＣＰＬの最上層保護膜ＨＧＬは、半導体チップＣＰＬを構成する半導体基板上の層間絶縁膜上に、ソース電極を覆うように形成されているが、ソース電極の少なくとも一部を露出する開口部を有している。また、半導体チップＣＰＨを構成する半導体基板は、パワーＭＯＳＦＥＴ１用の複数の単位トランジスタセルの共通のドレイン領域としての機能を有しており、その半導体基板の裏面全面に裏面電極ＢＥＨが形成されている。また、半導体チップＣＰＬを構成する半導体基板は、パワーＭＯＳＦＥＴ２用の複数の単位トランジスタセルの共通のドレイン領域としての機能を有しており、その半導体基板の裏面全面に裏面電極ＢＥＬが形成されている。半導体チップＣＰＨ，ＣＰＬのそれぞれにおいて、パワーＭＯＳＦＥＴ（１，２）のソース・ドレイン間の電流は、その半導体チップを構成する半導体基板の厚さ方向に流れる。
半導体チップＣＰＨには、上記パワーＭＯＳＦＥＴ１および上記センスＭＯＳＦＥＴ３だけでなく、温度検知用のダイオード（後述の図２９および図３０のダイオードＤＡ１に対応）も形成されており、パッドＰＤＨＡは、その温度検知用ダイオード（ＤＡ１）のアノードに電気的に接続され、パッドＰＤＨＣは、その温度検知用ダイオード（ＤＡ１）のカソードに電気的に接続されている。また、半導体チップＣＰＬには、上記パワーＭＯＳＦＥＴ２および上記センスＭＯＳＦＥＴ４だけでなく、温度検知用のダイオード（後述の図２９および図３０のダイオードＤＡ２に対応）も形成されており、パッドＰＤＬＡは、その温度検知用ダイオード（ＤＡ２）のアノードに電気的に接続され、パッドＰＤＬＣは、その温度検知用ダイオード（ＤＡ２）のカソードに電気的に接続されている。なお、温度検知用のダイオード（ＤＡ１，ＤＡ２）は、上記図４の回路図では、図示を省略してある。
半導体チップＣＰＨの表面において、ソース用のパッドＰＤＨＳ１以外のパッド（ここではパッドＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣ）は、半導体チップＣＰＣに対向する側の辺Ｈ１に沿って配置（配列）されている。そして、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１以外のパッドＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣは、それぞれ、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＤＣと電気的に接続されている。すなわち、パッドＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣのそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、半導体チップＣＰＣのパッドＰＤＣに接続されている。半導体チップＣＰＨの各パッドＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣは、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＤＣに電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記制御回路ＣＬＣに電気的に接続されている。
また、半導体チップＣＰＬの表面において、ソース用のパッドＰＤＬＳ１以外のパッド（ここではパッドＰＤＬＧ，ＰＤＬＳ２，ＰＤＬＡ，ＰＤＬＣ）は、半導体チップＣＰＣに対向する側の辺Ｌ１に沿って配置（配列）されている。そして、半導体チップＣＰＬのソース用のパッドＰＤＬＳ１以外のパッドＰＤＬＧ，ＰＤＬＳ２，ＰＤＬＡ，ＰＤＬＣは、それぞれ、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＤＣと電気的に接続されている。すなわち、パッドＰＤＬＧ，ＰＤＬＳ２，ＰＤＬＡ，ＰＤＬＣのそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、半導体チップＣＰＣのパッドＰＤＣに接続されている。半導体チップＣＰＬの各パッドＰＤＬＧ，ＰＤＬＳ２，ＰＤＬＡ，ＰＤＬＣは、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＤＣに電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記制御回路ＣＬＣに電気的に接続されている。
ワイヤ（ボンディングワイヤ）ＢＷは、導電性の接続部材であり、より特定的には導電性のワイヤである。ワイヤＢＷは、金属からなるため、金属線（金属細線）とみなすこともできる。ワイヤＢＷとしては、金（Ａｕ）ワイヤ、銅（Ｃｕ）ワイヤ、あるいはアルミニウム（Ａｌ）ワイヤなどを好適に用いることができる。ワイヤＢＷは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。各リードＬＤにおいて、ワイヤＢＷの接続箇所は、封止部ＭＲ内に位置するインナリード部である。
半導体チップＣＰＨのソース用のパッドＰＤＨＳ１（すなわち、上記パワーＭＯＳＦＥＴ１のソース）は、金属板ＭＰ１を通じて、リード連結部（リード配線部）ＬＢ２と電気的に接続されている。すなわち、金属板ＭＰ１は、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１に導電性の接着層(接合材)ＢＤ４を介して接合され、また、リード連結部ＬＢ２に導電性の接着層（接合材）ＢＤ５を介して接合されている。
半導体チップＣＰＬのソース用のパッドＰＤＬＳ１（すなわち、上記パワーＭＯＳＦＥＴ２のソース）は、金属板ＭＰ２を通じて、リード連結部（リード配線部）ＬＢ４と電気的に接続されている。すなわち、金属板ＭＰ２は、半導体チップＣＰＬのソース用のパッドＰＤＬＳ１に導電性の接着層(接合材)ＢＤ６を介して接合され、また、リード連結部ＬＢ４に導電性の接着層（接合材）ＢＤ７を介して接合されている。
半導体チップＣＰＨのソース用のパッドＰＤＨＳ１とリードＬＤ２とを電気的に接続するのに、ワイヤではなく金属板ＭＰ１を用いたことで、パワーＭＯＳＦＥＴ１のオン抵抗を低減できる。また、半導体チップＣＰＬのソース用のパッドＰＤＬＳ１とリードＬＤ４とを電気的に接続するのに、ワイヤではなく金属板ＭＰ２を用いたことで、パワーＭＯＳＦＥＴ２のオン抵抗を低減できる。これにより、パッケージ抵抗を低減でき、導通損失を低減できる。
接着層ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７は、導電性の接合材（接着材）からなり、例えば、銀ペーストなどのペースト型導電性接着材や、あるいは半田などを用いることができる。また、金属板ＭＰ１，ＭＰ２を半導体チップＣＰＨ，ＣＰＬのソース用のパッドＰＤＨＳ１，ＰＤＬＳ１およびリード連結部ＬＢ２，ＬＢ４に接合（接続）するのに、導電性の接着層(接合材) ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７を用いずに、圧着などにより直接的に接合（接続）する場合もあり得る。
金属板ＭＰ１，ＭＰ２は、導電体からなる導体板であるが、好ましくは、銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金のような導電性および熱伝導性の高い金属（金属材料）によって形成されている。各金属板ＭＰ１，ＭＰ２のＸ方向およびＹ方向の寸法（幅）は、それぞれワイヤＢＷの直径よりも大きい。
半導体チップＣＰＨ，ＣＰＬで生じた熱は、半導体チップＣＰＨ，ＣＰＬの裏面からダイパッドＤＰＨ，ＤＰＬを通じて放散される他に、半導体チップＣＰＨ，ＣＰＬの表面から金属板ＭＰ１，ＭＰ２を通じて放散されるようになっており、それによって、半導体チップＣＰＨ，ＣＰＬで発生した熱の放散性を向上させることができる。
半導体チップＣＰＣの複数のパッドＰＤＣのうち、半導体チップＣＰＨのパッドにも半導体チップＣＰＬのパッドにも接続されていないパッドＰＤＣは、それぞれワイヤＢＷを通じて、半導体装置ＰＫＧが有する複数のリードＬＤのうちのリードＬＤ５ａ，ＬＤ５ｂと電気的に接続されている。すなわち、半導体チップＣＰＨのパッドにも半導体チップＣＰＬのパッドにも接続されていない半導体チップＣＰＣのパッドＰＤＣのそれぞれに、ワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、リードＬＤ５ａのインナリード部またはリードＬＤ５ｂのインナリード部に接続されている。各リードＬＤ５ａ，ＬＤ５ｂは、半導体装置ＰＫＧ内の半導体チップＣＰＣと半導体装置ＰＫＧの外部の上記制御回路ＣＴとの間の信号伝送経路として機能することができる。
リードＬＤ５ａ，ＬＤ５ｂのうち、リードＬＤ５ａは、封止部ＭＲの側面ＭＲｃ１側に配置され、リードＬＤ５ｂは、封止部ＭＲの側面ＭＲｃ３側に配置されている。半導体チップＣＰＣの表面において、封止部ＭＲの側面ＭＲｃ１側の辺に沿って配置（配列）された複数のパッドＰＤＣが、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤ５ａと、それぞれワイヤＢＷを介して電気的に接続されている。また、半導体チップＣＰＣの表面において、封止部ＭＲの側面ＭＲｃ３側の辺に沿って配置（配列）された複数のパッドＰＤＣが、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤ５ｂと、それぞれワイヤＢＷを介して電気的に接続されている。各リードＬＤ５ａ，ＬＤ５ｂは、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬ、リードＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４およびリード連結部ＬＢ１，ＬＢ２，ＬＢ３，ＬＢ４のいずれにも、導体を介しては繋がっておらず、孤立したリードである。すなわち、半導体チップＣＰＨのパッドにも半導体チップＣＰＬのパッドにも接続されていない半導体チップＣＰＣのパッドＰＤＣは、孤立した個々のリードＬＤ５ａ，ＬＤ５ｂに、ワイヤＢＷを介して接続されている。
リード連結部ＬＢ２は、ダイパッドＤＰＨとＹ方向に隣り合い、かつ、側面ＭＲｃ３に沿うように封止部ＭＲ内をＸ方向に延在している。また、リード連結部ＬＢ４は、ダイパッドＤＰＬとＹ方向に隣り合い、かつ、側面ＭＲｃ１に沿うように封止部ＭＲ内をＸ方向に延在している。但し、リード連結部ＬＢ２とダイパッドＤＰＨとは、互いに接しておらず、所定の間隔で離間しており、それらの間には封止部ＭＲの一部が介在している。また、リード連結部ＬＢ４とダイパッドＤＰＬとは、互いに接しておらず、所定の間隔で離間しており、それらの間には封止部ＭＲの他の一部が介在している。リード連結部ＬＢ２，ＬＢ４は、封止部ＭＲ内に封止されており、封止部ＭＲから露出されていない。
リード連結部ＬＢ２には、半導体装置ＰＫＧが有する複数のリードＬＤのうちの複数のリードＬＤ２が一体的に接続（連結）されている。すなわち、リード連結部ＬＢ２と複数のリードＬＤ２とは、一体的に形成されている。複数のリードＬＤ２同士は、Ｘ方向に隣り合っているが、複数のリードＬＤ２のインナリード部同士が、封止部ＭＲ内をＸ方向に延在するリード連結部ＬＢ２によって連結された状態になっている。このため、リード連結部ＬＢ２は、複数のリードＬＤ２のインナリード部同士を連結する連結部とみなすことができる。複数のリードＬＤ２およびリード連結部ＬＢ２は、金属板ＭＰ１などを通じて、半導体チップＣＰＨ内に形成されている上記パワーＭＯＳＦＥＴ１のソースに電気的に接続されている。このため、複数のリードＬＤ２は、ハイサイド用の上記パワーＭＯＳＦＥＴ１のソース用のリードであり、上記端子ＴＥ２に対応している。
半導体チップＣＰＨのソース用のパッドＰＤＨＳ１は、パワーＭＯＳＦＥＴ１に流れる電流を出力するためのパッドである。パワーＭＯＳＦＥＴ１に流れる電流は、パッドＰＤＨＳ１から半導体チップＣＰＨの外部に出力され、金属板ＭＰ１およびリード連結部ＬＢ２を経て、リードＬＤ２（端子ＴＥ２）から半導体装置ＰＫＧの外部に出力される（上記図１および図４のコイルＣＬに出力される）。
また、リード連結部ＬＢ４には、半導体装置ＰＫＧが有する複数のリードＬＤのうちの複数のリードＬＤ４が一体的に接続（連結）されている。すなわち、リード連結部ＬＢ４と複数のリードＬＤ４とは、一体的に形成されている。複数のリードＬＤ４同士は、Ｘ方向に隣り合っているが、複数のリードＬＤ４のインナリード部同士が、封止部ＭＲ内をＸ方向に延在するリード連結部ＬＢ４によって連結された状態になっている。このため、リード連結部ＬＢ４は、複数のリードＬＤ４のインナリード部同士を連結する連結部とみなすことができる。複数のリードＬＤ４およびリード連結部ＬＢ４は、金属板ＭＰ２などを通じて、半導体チップＣＰＬ内に形成されている上記パワーＭＯＳＦＥＴ２のソースに電気的に接続されている。このため、複数のリードＬＤ４は、ロウサイド用の上記パワーＭＯＳＦＥＴ２のソース用のリードであり、上記端子ＴＥ４に対応している。すなわち、この複数のリードＬＤ４が上記端子ＴＥ４となり、上記基準電位（グランド電位ＧＮＤ）がリードＬＤ４（端子ＴＥ４）に供給されるようになっている。従って、リード連結部ＬＢ４およびそれに一体的に接続された複数のリードＬＤ４は、グランド電位供給用のグランド端子部とみなすことができる。
複数のリードＬＤ２をリード連結部ＬＢ２にまとめて接続したことにより、複数のリードＬＤ２が分割されている場合よりも体積を増加させることができるので、配線抵抗を低減でき、パワーＭＯＳＦＥＴ１の導通損失を低減できる。また、複数のリードＬＤ４をリード連結部ＬＢ４にまとめて接続したことにより、複数のリードＬＤ４が分割されている場合よりも体積を増加させることができるので、配線抵抗を低減でき、パワーＭＯＳＦＥＴ２の導通損失を低減できる。
一体的に形成されたリード連結部ＬＢ２および複数のリードＬＤ２は、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬのいずれにも、導体を介しては繋がっておらず、また、一体的に形成されたリード連結部ＬＢ４および複数のリードＬＤ４は、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬのいずれにも、導体を介しては繋がっていない。
リード連結部ＬＢ２およびそれに連結された複数のリードＬＤ２は、ダイパッドＤＰＨとＹ方向に隣り合うように、封止部ＭＲの側面ＭＲｃ３側に配置され、リード連結部ＬＢ４およびそれに連結された複数のリードＬＤ４は、ダイパッドＤＰＬとＹ方向に隣り合うように、封止部ＭＲの側面ＭＲｃ１側に配置されている。
半導体装置ＰＫＧが有する複数のリードＬＤのうち、複数のリードＬＤ１は、ダイパッドＤＰＨと一体的に形成されている。このため、複数のリードＬＤ１は、ダイパッドＤＰＨと電気的に接続されており、ダイパッドＤＰＨおよび導電性の接着層ＢＤ１を介して、半導体チップＣＰＨの裏面電極ＢＥＨに電気的に接続されている。このため、複数のリードＬＤ１は、ハイサイド用の上記パワーＭＯＳＦＥＴ１のドレイン用のリードであり、上記端子ＴＥ１に対応している。すなわち、この複数のリードＬＤ１が上記端子ＴＥ１となり、半導体装置ＰＫＧの外部の電源（入力用電源）の高電位側の電位（電源電位）ＶＩＮがリードＬＤ１（端子ＴＥ１）に供給されるようになっている。従って、複数のリードＬＤ１は、電源電位供給用の端子部とみなすことができる。
また、半導体装置ＰＫＧが有する複数のリードＬＤのうち、複数のリードＬＤ３は、ダイパッドＤＰＬと一体的に形成されている。このため、複数のリードＬＤ３は、ダイパッドＤＰＬと電気的に接続されており、ダイパッドＤＰＬおよび導電性の接着層ＢＤ２を介して、半導体チップＣＰＬの裏面電極ＢＥＬに電気的に接続されている。このため、複数のリードＬＤ３は、ロウサイド用の上記パワーＭＯＳＦＥＴ２のドレイン用のリードであり、上記端子ＴＥ３に対応している。このため、半導体装置ＰＫＧだけを単独で見ると、半導体装置ＰＫＧの複数のリードＬＤ２と複数のリードＬＤ４とは、電気的に接続されてはいないが、半導体装置ＰＫＧで上記インバータ回路ＩＮＶを形成するために半導体装置ＰＫＧを配線基板などに実装すると、その配線基板の配線などを通じて、半導体装置ＰＫＧの複数のリードＬＤ２と複数のリードＬＤ４とが電気的に接続される。
複数のリードＬＤ１は、ダイパッドＤＰＨとＹ方向に隣り合うように、封止部ＭＲの側面ＭＲｃ１側に配置され、複数のリードＬＤ３は、ダイパッドＤＰＬとＹ方向に隣り合うように、封止部ＭＲの側面ＭＲｃ３側に配置されている。
複数のリードＬＤ１同士は、Ｘ方向に隣り合っているが、複数のリードＬＤ１のインナリード部同士が、封止部ＭＲ内をＸ方向に延在するリード連結部ＬＢ１によって連結された状態になっている。このため、リード連結部ＬＢ１は、複数のリードＬＤ１のインナリード部同士を連結する連結部とみなすことができる。リード連結部ＬＢ１は、Ｙ方向に延在する連結部ＬＢ１ａを介して、ダイパッドＤＰＨと一体的に接続されている。複数のリードＬＤ１と、リード連結部ＬＢ１と連結部ＬＢ１ａとダイパッドＤＰＨとは、一体的に形成されている。
また、複数のリードＬＤ３同士は、Ｘ方向に隣り合っているが、複数のリードＬＤ３のインナリード部同士が、封止部ＭＲ内をＸ方向に延在するリード連結部ＬＢ３によって連結された状態になっている。このため、リード連結部ＬＢ３は、複数のリードＬＤ３のインナリード部同士を連結する連結部とみなすことができる。リード連結部ＬＢ３は、Ｙ方向に延在する連結部ＬＢ３ａを介して、ダイパッドＤＰＬと一体的に接続されている。複数のリードＬＤ３と、リード連結部ＬＢ３と連結部ＬＢ３ａとダイパッドＤＰＬとは、一体的に形成されている。
本実施の形態の半導体装置ＰＫＧにおいては、封止部ＭＲの側面ＭＲｃ１側に、上記端子ＴＥ１に対応する複数のリードＬＤ１と、上記端子ＴＥ４に対応する複数のリードＬＤ４とが配置され、封止部ＭＲの側面ＭＲｃ３側に、上記端子ＴＥ２に対応する複数のリードＬＤ２と、上記端子ＴＥ３に対応する複数のリードＬＤ３とが配置されている。上記端子ＴＥ１に対応する複数のリードＬＤ１と、上記端子ＴＥ２に対応する複数のリードＬＤ２とは、ダイパッドＤＰＨ（半導体チップＣＰＨ）を間に挟んで、反対側（Ｙ方方向における反対側）にある。また、上記端子ＴＥ４に対応する複数のリードＬＤ４と、上記端子ＴＥ３に対応する複数のリードＬＤ３とは、ダイパッドＤＰＬ（半導体チップＣＰＬ）を間に挟んで、反対側（Ｙ方方向における反対側）にある。
このため、複数のリードＬＤ１からなるリード群と複数のリードＬＤ４からなるリード群とが、封止部ＭＲの同じ側面ＭＲｃ１側に配置されているが、Ｘ方向に見ると、複数のリードＬＤ４からなるリード群よりも複数のリードＬＤ１からなるリード群の方が、封止部ＭＲの側面ＭＲｃ２に近い位置にある。また、複数のリードＬＤ２からなるリード群と複数のリードＬＤ３からなるリード群とが、封止部ＭＲの同じ側面ＭＲｃ３側に配置されているが、Ｘ方向に見ると、複数のリードＬＤ３からなるリード群よりも複数のリードＬＤ２からなるリード群の方が、封止部ＭＲの側面ＭＲｃ２に近い位置にある。
また、封止部ＭＲの側面ＭＲｃ１側において、複数のリードＬＤ１からなるリード群と複数のリードＬＤ４からなるリード群との間に、複数のリードＬＤ５ａからなるリード群が配置されている。また、封止部ＭＲの側面ＭＲｃ３側において、複数のリードＬＤ２からなるリード群と複数のリードＬＤ３からなるリード群との間に、複数のリードＬＤ５ｂからなるリード群が配置されている。
このため、封止部ＭＲの側面ＭＲｃ１側において、ダイパッドＤＰＨからダイパッドＤＰＬに向かう方向に、複数のリードＬＤ１からなるリード群と、複数のリードＬＤ５ａからなるリード群と、複数のリードＬＤ４からなるリード群とが、この順で並んでいる。また、封止部ＭＲの側面ＭＲｃ３側において、ダイパッドＤＰＨからダイパッドＤＰＬに向かう方向に、複数のリードＬＤ２からなるリード群と、複数のリードＬＤ５ｂからなるリード群と、複数のリードＬＤ３からなるリード群とが、この順で並んでいる。
また、ダイパッドＤＰＣには、複数のリードＬＤ８が一体的に連結されている。これらのリードＬＤ８は、半導体装置ＰＫＧを製造する際に、ダイパッドＤＰＣを後述のリードフレームＬＦのフレーム枠に支持するために用いられたものである。このため、リードＬＤ８は、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのいずれのパッドにも電気的に接続されてはおらず、また、半導体チップＣＰＨ，ＣＰＬの裏面電極ＢＥＨ，ＢＥＬにも電気的に接続されていない。このため、リードＬＤ８は、半導体装置ＰＫＧ内の半導体チップＣＰＣと半導体装置ＰＫＧの外部の上記制御回路ＣＴとの間の信号伝送経路としては機能せず、また、半導体装置ＰＫＧ内の半導体チップＣＰＨ，ＣＰＬと半導体装置ＰＫＧの外部の上記モータＭＯＴ（コイルＣＬ）との間の電流経路としても機能しない。ダイパッドＤＰＣに連結されているリードＬＤ８は、封止部ＭＲの側面ＭＲｃ１側と側面ＭＲｃ３側とに、それぞれ配置されている。
また、ダイパッドＤＰＨには、封止部ＭＲの側面ＭＲｃ３側に配置されたリードＬＤ６が一体的に連結されている。このリードＬＤ６は、半導体装置ＰＫＧを製造する際に、ダイパッドＤＰＨを後述のリードフレームＬＦのフレーム枠に支持するために用いられたものである。また、ダイパッドＤＰＬには、封止部ＭＲの側面ＭＲｃ１側に配置されたリードＬＤ７が一体的に連結されている。このリードＬＤ７は、半導体装置ＰＫＧを製造する際に、ダイパッドＤＰＬを後述のリードフレームＬＦのフレーム枠に支持するために用いられたものである。リードＬＤ６の数は、リードＬＤ１の数よりも少なく、１本で良い。また、リードＬＤ７の数は、リードＬＤ３の数よりも少なく、１本で良い。
また、ダイパッドＤＰＨに一体的に連結された吊りリードＴＬが、封止部ＭＲの側面ＭＲｃ２側に配置され、ダイパッドＤＰＬに一体的に連結された吊りリードＴＬが、封止部ＭＲの側面ＭＲｃ４側に配置されている。この吊りリードＴＬは、半導体装置ＰＫＧを製造する際に、ダイパッドＤＰＨ，ＤＰＬを後述のリードフレームＬＦのフレーム枠に支持するために用いられたものである。吊りリードＴＬは、封止部ＭＲの側面からは突出していない。
封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤ１と、封止部ＭＲの側面ＭＲｃ３側に配置されたリードＬＤ６とは、ダイパッドＤＰＨと一体的に形成されているため、ダイパッドＤＰＨ上に搭載された半導体チップＣＰＨの裏面電極ＢＥＨと電気的に接続されている。また、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤ３と、封止部ＭＲの側面ＭＲｃ１側に配置されたリードＬＤ７とは、ダイパッドＤＰＬと一体的に形成されているため、ダイパッドＤＰＬ上に搭載された半導体チップＣＰＬの裏面電極ＢＥＬと電気的に接続されている。しかしながら、リードＬＤ６，ＬＤ７は、半導体装置ＰＫＧ内の半導体チップＣＰＨ，ＣＰＬと半導体装置ＰＫＧの外部の上記モータＭＯＴ（コイルＣＬ）との間の電流経路としては機能せず、また、半導体装置ＰＫＧ内の半導体チップＣＰＣと半導体装置ＰＫＧの外部の上記制御回路ＣＴとの間の信号伝送経路としても機能しない。
すなわち、半導体装置ＰＫＧにおいては、パワーＭＯＳＦＥＴ１がオン状態のときは、パワーＭＯＳＦＥＴ１のドレイン用のリードＬＤ１から、半導体チップＣＰＨ（パワーＭＯＳＦＥＴ１）を通じて、パワーＭＯＳＦＥＴ１のソース用のリードＬＤ２に、電流が流れるようになっている。また、半導体装置ＰＫＧにおいては、パワーＭＯＳＦＥＴ２がオン状態のときは、パワーＭＯＳＦＥＴ２のドレイン用のリードＬＤ３から、半導体チップＣＰＬ（パワーＭＯＳＦＥＴ２）を通じて、パワーＭＯＳＦＥＴ２のソース用のリードＬＤ４に、電流が流れるようになっている。パワーＭＯＳＦＥＴ１をオン状態にしたときに、パワーＭＯＳＦＥＴ１を介して流れる電流の経路として機能するのは、リードＬＤ６ではなくリードＬＤ１であり、また、パワーＭＯＳＦＥＴ２をオン状態にしたときに、パワーＭＯＳＦＥＴ２を介して流れる電流の経路として機能するのは、リードＬＤ７ではなくリードＬＤ３である。
また、半導体装置ＰＫＧにおいて、パワーＭＯＳＦＥＴ１のソースに電気的に接続されたソース用リード（ここではリードＬＤ２）は、封止部ＭＲの側面ＭＲｃ３側にしか配置されておらず、封止部ＭＲの側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ４側には配置されていない。また、半導体装置ＰＫＧにおいて、パワーＭＯＳＦＥＴ２のソースに電気的に接続されたソース用リード（ここではリードＬＤ４）は、封止部ＭＲの側面ＭＲｃ１側にしか配置されておらず、封止部ＭＲの側面ＭＲｃ２，ＭＲｃ３，ＭＲｃ４側には配置されていない。
＜半導体装置の製造工程について＞
次に、上記図５〜図１３に示される半導体装置ＰＫＧの製造工程（組立工程）について説明する。図１４〜図２２は、本実施の形態の半導体装置ＰＫＧの製造工程中の平面図または断面図である。図１４〜図２２のうち、図１４〜図１９は平面図であり、図２０〜図２２は断面図であるが、図２０〜図２２は、図１９と同じ工程段階の断面図である。
半導体装置ＰＫＧを製造するには、まず、リードフレームＬＦを準備し、また、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを準備する。リードフレームＬＦと半導体チップＣＰＣ，ＣＰＨ，ＣＰＬとは、どちらを先に準備してもよく、また、同時に準備してもよい。
図１４に示されるように、リードフレームＬＦは、フレーム枠（図示せず）と、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬと、複数のリードＬＤと、リード連結部ＬＢ１，ＬＢ２，ＬＢ３，ＬＢ４と、吊りリードＴＬと、を一体的に有している。各リードＬＤは、一方の端部がフレーム枠に連結されている。各ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬは、一部のリードＬＤを介して、フレーム枠と連結されている。具体的には、ダイパッドＤＰＣは、リードＬＤ８によってフレーム枠に連結され、ダイパッドＤＰＨは、リードＬＤ１，ＬＤ６および吊りリードＴＬによってフレーム枠に連結され、ダイパッドＤＰＬは、リードＬＤ３，ＬＤ７および吊りリードＴＬによってフレーム枠に連結されている。リードフレームＬＦは、例えば、銅（Ｃｕ）を主成分とする金属材料からなり、具体的には、銅（Ｃｕ）または銅（Ｃｕ）合金からなる。図１４には、リードフレームＬＦのうち、そこから１つの半導体装置ＰＫＧが製造される領域が示されている。
なお、モールド工程を行って封止部ＭＲを形成するまでは、リードフレームＬＦは、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの主面ＤＰＣａ，ＤＰＨａ，ＤＰＬａが上方を向いた状態で、以下の製造工程（組立工程）が行われる。
次に、図１５に示されるように、半導体チップＣＰＨ，ＣＰＬのダイボンディング工程を行って、リードフレームＬＦのダイパッドＤＰＨの主面ＤＰＨａ上に半導体チップＣＰＨを導電性の接合材（ダイボンディング材）を介して搭載し、ダイパッドＤＰＬの主面ＤＰＬａ上に半導体チップＣＰＬを導電性の接合材（ダイボンディング材）を介して搭載する。導電性の接合材としては、例えば銀ペーストなどを用いることができる。この際、半導体チップＣＰＨ，ＣＰＬの裏面側がダイパッドＤＰＨ，ＤＰＬの主面ＤＰＨａ，ＤＰＬａ側を向くように、半導体チップＣＰＨ，ＣＰＬを搭載（配置）する。その後、導電性の接合材を硬化する処理（熱処理）を行うことで、硬化した導電性の接合材からなる接着層ＢＤ１，ＢＤ２が形成される。これにより、半導体チップＣＰＨ，ＣＰＬが接着層ＢＤ１，ＢＤ２によってダイパッドＤＰＨ，ＤＰＬに接合されて固定される。なお、図１５には、接着層ＢＤ１，ＢＤ２は図示されないが、接着層ＢＤ１，ＢＤ２は、上記図１０、図１２および図１３に示されている。その後、プラズマによる清浄化処理（プラズマクリーニング処理）を行うこともできる。このプラズマクリーニング処理によって、半導体チップＣＰＨ，ＣＰＬのパッドＰＤＨＳ１，ＰＤＬＳ１が清浄化され、後で金属板ＭＰ１，ＭＰ２を接合しやすくなる。
次に、図１６に示されるように、ダイパッドＤＰＨ上に搭載されている半導体チップＣＰＨのソース用のパッドＰＤＨＳ１と、リードフレームＬＦのリード連結部ＬＢ２とを、金属板ＭＰ１を介して接続し、また、ダイパッドＤＰＬ上に搭載されている半導体チップＣＰＬのソース用のパッドＰＤＬＳ１と、リードフレームＬＦのリード連結部ＬＢ４とを、金属板ＭＰ２を介して接続する。すなわち、半導体チップＣＰＨのパッドＰＤＨＳ１と、リード連結部ＬＢ２に一体的に連結されている複数のリードＬＤ２とを、金属板ＭＰ１を介して電気的に接続し、また、半導体チップＣＰＬのパッドＰＤＬＳ１と、リード連結部ＬＢ４に一体的に連結されている複数のリードＬＤ４とを、金属板ＭＰ２を介して電気的に接続する。
金属板ＭＰ１は、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１に導電性の接着層(接合材)ＢＤ４を介して接合され、また、リード連結部ＬＢ２に導電性の接着層（接合材）ＢＤ５を介して接合される。また、金属板ＭＰ２は、半導体チップＣＰＬのソース用のパッドＰＤＬＳ１に導電性の接着層(接合材)ＢＤ６を介して接合され、また、リード連結部ＬＢ４に導電性の接着層（接合材）ＢＤ７を介して接合される。接着層ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７としては、例えば、銀ペーストまたは半田などを用いることができる。なお、図１６には、接着層ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７は図示されないが、接着層ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７は、上記図１０および図１２に示されている。
なお、ここでは、半導体チップＣＰＣをダイパッドＤＰＣ上に搭載する前に、金属板ＭＰ１，ＭＰ２の接合工程を行う場合について説明している。ダイパッドＤＰＣを搭載する前に、金属板ＭＰ１，ＭＰ２の接合工程を行うのは、金属板ＭＰ１，ＭＰ２の接合工程に伴う熱処理（金属板ＭＰ１，ＭＰ２用の接合材（ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７）の硬化工程など）に半導体チップＣＰＣが晒されるのを防ぐためである。これにより、半導体チップＣＰＣの信頼性をより向上させることができる。
次に、図１７に示されるように、半導体チップＣＰＣのダイボンディング工程を行って、リードフレームＬＦのダイパッドＤＰＣの主面ＤＰＣａ上に半導体チップＣＰＣを接合材（ダイボンディング材）を介して搭載する。接合材としては、例えば銀ペーストまたは絶縁性ペーストなどを用いることができる。この際、半導体チップＣＰＣの裏面側がダイパッドＤＰＣの主面ＤＰＣａ側を向くように、半導体チップＣＰＣを搭載（配置）する。その後、接合材を硬化する処理（熱処理）を行うことで、硬化した接合材からなる接着層ＢＤ３が形成される。これにより、半導体チップＣＰＣが接着層ＢＤ３によってダイパッドＤＰＣに接合されて固定される。なお、図１７には、接着層ＢＤ３は図示されないが、接着層ＢＤ３は、上記図１１および図１３に示されている。その後、プラズマクリーニング処理を行うこともできる。このプラズマクリーニング処理によって、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのパッドが清浄化され、ワイヤＢＷを接合しやすくなる。
次に、図１８に示されるように、ワイヤボンディング工程を行う。すなわち、半導体チップＣＰＨの複数のパッド（ＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣ）と半導体チップＣＰＣの複数のパッド（ＰＤＣ）との間、半導体チップＣＰＬの複数のパッド（ＰＤＬＧ，ＰＤＬＳ２，ＰＤＬＡ，ＰＤＬＣ）と半導体チップＣＰＣの複数のパッド（ＰＤＣ）との間、および、半導体チップＣＰＣの複数のパッド（ＰＤＣ）とリードフレームＬＦの複数のリード（ＬＤ５ａ，ＬＤ５ｂ）との間を、それぞれワイヤＢＷを介して電気的に接続する。
異なる材料からなる複数種類のワイヤを、ワイヤＢＷとして用いることもできる。例えば、半導体チップＣＰＣの複数のパッド（ＰＤＣ）とリードフレームＬＦの複数のリード（ＬＤ５ａ，ＬＤ５ｂ）との間を、それぞれ、銅（Ｃｕ）からなるワイヤＢＷを介して電気的に接続する。そして、半導体チップＣＰＨの複数のパッド（ＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣ）と半導体チップＣＰＣの複数のパッド（ＰＤＣ）との間、および、半導体チップＣＰＬの複数のパッド（ＰＤＬＧ，ＰＤＬＳ２，ＰＤＬＡ，ＰＤＬＣ）と半導体チップＣＰＣの複数のパッド（ＰＤＣ）との間を、それぞれ、金（Ａｕ）からなるワイヤＢＷを介して電気的に接続する。
次に、モールド工程（樹脂成形工程）による樹脂封止を行って、図１９〜図２２に示されるように、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬおよびそれに接続された複数のワイヤＢＷと金属板ＭＰ１，ＭＰ２とを封止部ＭＲによって封止する。このモールド工程によって、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬ、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬ、複数のワイヤＢＷ、金属板ＭＰ１，ＭＰ２、リード連結部ＬＢ１，ＬＢ２，ＬＢ３，ＬＢ４および複数のリードＬＤのインナリード部を封止する封止部ＭＲが形成される。図２０〜図２２にも示されるように、モールド工程においては、封止部ＭＲの主面ＭＲａからダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの各裏面ＤＰＣｂ，ＤＰＨｂ，ＤＰＬｂが露出するように、封止部ＭＲを形成する。
なお、このモールド工程までの各工程は、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの主面ＤＰＣａ，ＤＰＨａ，ＤＰＬａが上方を向いた状態で、行われる。このため、モールド工程を行って封止部ＭＲを形成した段階では、封止部ＭＲの裏面ＭＲｂが上方を向いている。しかしながら、製造された半導体装置ＰＫＧを配線基板などに実装する際には、封止部ＭＲの裏面ＭＲｂが配線基板と対向するように、半導体装置ＰＫＧが配線基板に実装される。
次に、封止部ＭＲから露出しているリードＬＤのアウタリード部に必要に応じてめっき層（図示せず）を形成する。その後、封止部ＭＲとともにリードフレームＬＦの上下（表裏）を反転させてから、封止部ＭＲの外部において、リードＬＤを所定の位置で切断して、リードフレームＬＦのフレーム枠から分離する。
次に、封止部ＭＲから突出するリードＬＤのアウタリード部を折り曲げ加工（リード加工、リード成形）する。
このようにして、上記図５〜図１２に示されるような半導体装置ＰＫＧが製造される。
＜半導体装置ＰＫＧの実装例について＞
図２３〜図２８は、半導体装置ＰＫＧの実装例を示す平面図（図２３および図２４）または断面図（図２５〜図２８）である。
本実施の形態の半導体装置ＰＫＧは、インバータ回路ＩＮＶを構成する半導体装置であり、１つの半導体装置ＰＫＧによって１つのインバータ回路ＩＮＶを形成することができる。１２相ＢＬＤＣモータである上記モータＭＯＴを制御する場合は、インバータ回路ＩＮＶは１２個必要であるため、半導体装置ＰＫＧは１２個必要であり、共通の配線基板（実装基板、ＰＣＢ（Printed circuit board）基板）ＰＢ１上に１２個の半導体装置ＰＫＧが実装される。
配線基板ＰＢ１と、配線基板ＰＢ１上に実装（搭載）された１２個の半導体装置ＰＫＧとにより、上記制御ボードＰＢが構成される。すなわち、上記制御ボードＰＢは、配線基板ＰＢ１上に１２個の半導体装置ＰＫＧが実装（搭載）されたものに対応している。このため、配線基板ＰＢ１の平面形状が、制御ボードＰＢの平面形状になる。制御ボードＰＢの平面形状は円形状であるため、配線基板ＰＢ１の平面形状も円形状である。
図２３の場合と図２４の場合のいずれにおいても、円形状の配線基板ＰＢ１の主面（上面）ＰＢ１ａ上に、複数（ここでは１２個）の半導体装置ＰＫＧが、配線基板ＰＢ１の周縁部（縁、外周）に沿って、環状に並んで配置されている。また、図２３の場合と図２４の場合のいずれにおいても、平面視において、円形の配線基板ＰＢ１上に配置された複数（１２個）の半導体装置ＰＫＧのそれぞれと、円形の配線基板ＰＢ１の中心との間の距離は、互いに同じになっている。
なお、図２３の場合は、配線基板ＰＢ１上に配置された１２個の半導体装置ＰＫＧのそれぞれにおいて、短手方向（Ｙ方向、すなわち側面ＭＲｃ２，ＭＲｃ４に平行な方向）が、配線基板ＰＢ１の平面形状を構成する円の半径方向に略平行になっている。一方、図２４の場合は、配線基板ＰＢ１上に配置された１２個の半導体装置ＰＫＧのそれぞれにおいて、長手方向（Ｘ方向、すなわち側面ＭＲｃ１，ＭＲｃ３に平行な方向）が、配線基板ＰＢ１の平面形状を構成する円の半径方向に略平行になっている。
また、配線基板ＰＢ１には、上記ステアリング・シャフトＳＦ（上記図２参照）が貫通するための孔（貫通孔、開口部）ＨＬが設けられている。この孔ＨＬは、平面視において、円形状の配線基板ＰＢ１の略中心に形成されており、配線基板ＰＢ１を貫通している。孔ＨＬの平面形状は、上記ステアリング・シャフトＳＦの断面形状（ステアリング・シャフトＳＦの軸方向に対して略垂直な断面形状）とほぼ一致しており、例えば略円形状である。配線基板ＰＢ１に孔ＨＬを設けたことで、１２個の半導体装置ＰＫＧが実装された配線基板ＰＢ１（すなわち上記制御ボードＰＢ）を、配線基板ＰＢ１の孔ＨＬに上記ステアリング・シャフトＳＦが貫通するように、配置させることができる（上記図２参照）。
なお、ここでは、平面形状が円形状で、かつ孔ＨＬが設けられている配線基板ＰＢ１上に複数（より特定的には１２個）の半導体装置ＰＫＧを実装した場合について説明したが、他の形態として、平面形状は円形状であるが、孔ＨＬは有していない配線基板ＰＢ１上に複数（より特定的には１２個）の半導体装置ＰＫＧを実装する場合もあり得る。
図２５〜図２８は、図２３の要部断面図か、あるいは、図２４の要部断面図に対応している。図２５の断面図は、上記図１０に相当する位置（すなわち上記図５〜図７のＡ１−Ａ１線に相当する位置）での断面図であり、図２６の断面図は、上記図１１に相当する位置（すなわち上記図５〜図７のＡ２−Ａ２線に相当する位置）での断面図である。また、図２７の断面図は、上記図１２に相当する位置（すなわち上記図５〜図７のＡ３−Ａ３線に相当する位置）での断面図であり、図２８の断面図は、上記図１３に相当する位置（すなわち上記図５〜図７のＡ４−Ａ４線に相当する位置）での断面図である。
図２５〜図２８にも示されるように、各半導体装置ＰＫＧは、封止部ＭＲの裏面ＭＲｂが配線基板ＰＢ１の主面（上面）ＰＢ１ａに対向する向きで、配線基板ＰＢ１の主面ＰＢ１ａ上に搭載されている。そして、各半導体装置ＰＫＧの複数のリードＬＤが、配線基板ＰＢ１の主面ＰＢ１ａに形成された複数の端子（電極）ＴＭに、それぞれ半田などの導電性の接合材ＳＤを介して接合されて固定されている。すなわち、各半導体装置ＰＫＧの複数のリードＬＤは、配線基板ＰＢ１の主面ＰＢ１ａに形成された複数の端子ＴＭに、それぞれ、導電性の接合材ＳＤを介して電気的に接続されている。
配線基板ＰＢ１が有する複数の端子ＴＭは、配線基板ＰＢ１の配線などを介して上記電位（電源電位）ＶＩＮが供給される端子ＴＭ１と、配線基板ＰＢ１の配線などを介してグランド電位ＧＮＤが供給される端子ＴＭ４と、を含んでいる。また、配線基板ＰＢ１が有する複数の端子ＴＥは、配線基板ＰＢ１の配線などを介して上記制御回路ＣＴに電気的に接続される端子ＴＭ５と、配線基板ＰＢ１の配線などを介して上記モータＭＯＴ（コイルＣＬ）に接続される端子ＴＭ２，ＴＭ３と、も含んでいる。配線基板ＰＢ１の各端子ＴＭは、配線基板ＰＢ１の配線と電気的に接続されている。また、配線基板ＰＢ１の端子ＴＭ２と端子ＴＭ３とは、配線基板ＰＢ１の配線などを介して、互いに電気的に接続されている。配線基板ＰＢ１としては、配線基板の一方の主面にだけ配線層（配線）が形成された配線基板、または、配線基板の互いに反対側に位置する両方の主面に配線層（配線）が形成された配線基板、あるいは、配線基板の両方の主面と配線基板の内部とに配線層（配線）が形成された配線基板（いわゆる多層配線基板）、などを用いることができる。
各半導体装置ＰＫＧにおいて、リードＬＤ１は、端子ＴＭ１に導電性の接合材（半田）ＳＤを介して接合されて電気的に接続され、リードＬＤ２は、端子ＴＭ２に導電性の接合材（半田）ＳＤを介して接合されて電気的に接続され、リードＬＤ３は、端子ＴＭ３に導電性の接合材（半田）ＳＤを介して接合されて電気的に接続されている。また、各半導体装置ＰＫＧにおいて、リードＬＤ４は、端子ＴＭ４に導電性の接合材（半田）ＳＤを介して接合されて電気的に接続され、リードＬＤ５ａ，ＬＤ５ｂは、端子ＴＭ５に導電性の接合材（半田）ＳＤを介して接合されて電気的に接続されている。
これにより、配線基板ＰＢ１の配線などを経由して配線基板ＰＢ１の端子ＴＭ１から半導体装置ＰＫＧのリードＬＤ１に上記電位（電源電位）ＶＩＮが供給され、更にリードＬＤ１から半導体装置ＰＫＧ内のダイパッドＤＰＨを介して半導体装置ＰＫＧ内の半導体チップＣＰＨの裏面電極ＢＥＨにその電位ＶＩＮが供給される。また、配線基板ＰＢ１の配線などを経由して配線基板ＰＢ１の端子ＴＭ４から半導体装置ＰＫＧのリードＬＤ４にグランド電位ＧＮＤが供給され、更にリードＬＤ４から半導体装置ＰＫＧ内の金属板ＭＰ２を介して半導体装置ＰＫＧ内の半導体チップＣＰＬのソース用のパッドＰＤＬＳ１にそのグランド電位ＧＮＤが供給される。また、半導体装置ＰＫＧ内の半導体チップＣＰＣ内に形成されている上記制御回路ＣＬＣは、半導体装置ＰＫＧ内の半導体チップＣＰＣのパッドＰＤＣ、半導体装置ＰＫＧ内のワイヤＢＷ、半導体装置ＰＫＧのリードＬＤ５ａ，ＬＤ５ｂ、配線基板ＰＢ１の端子ＴＭ５および配線基板ＰＢ１の配線などを通じて、上記制御回路ＣＴと、信号のやり取りを行うことができるようになっている。
また、半導体装置ＰＫＧのリードＬＤ２とリードＬＤ３とは、それぞれ導電性の接合材（半田）ＳＤを介して端子ＴＭ２と端子ＴＭ３とに電気的に接続されているが、配線基板ＰＢ１の端子ＴＭ２と端子ＴＭ３とは、配線基板ＰＢ１の配線などを介して電気的に接続されている。すなわち、配線基板ＰＢ１の端子ＴＭ２と端子ＴＭ３とは、半導体装置ＰＫＧの外部において、導体（具体的には配線基板ＰＢ１の配線など）を介して電気的に接続されている。このため、半導体装置ＰＫＧを配線基板ＰＢ１上に実装した状態では、半導体装置ＰＫＧのリードＬＤ２とリードＬＤ３とは、配線基板ＰＢ１の端子ＴＭ２，ＴＭ３および配線を介して互いに電気的に接続され、更に配線基板ＰＢ１の配線などを通じて、上記モータ（コイルＣＬ）に電気的に接続される。
また、図２５〜図２８の場合は、配線基板ＰＢ１上に搭載された各半導体装置ＰＫＧの封止部ＭＲの主面ＭＲａ上に、絶縁性の接着材ＢＤ１１を介して、ヒートシンク（筐体）ＨＳが配置（搭載）されている。絶縁性の接着材ＢＤ１１としては、例えば、絶縁性を有する熱伝導性グリースなどを用いることができる。ヒートシンクＨＳとしては、例えば、フィン型のヒートシンクなどを用いることができる。
半導体装置ＰＫＧにおいて、封止部ＭＲの主面ＭＲａからダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの裏面ＤＰＣｂ，ＤＰＨｂ，ＤＰＬｂが露出されているが、このダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの裏面ＤＰＣｂ，ＤＰＨｂ，ＤＰＬｂは、絶縁性の接着材ＢＤ１１を介してヒートシンクＨＳに接合されている。すなわち、半導体装置ＰＫＧのダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの裏面ＤＰＣｂ，ＤＰＨｂ，ＤＰＬｂとヒートシンクＨＳとの間には、絶縁性の接着材ＢＤ１１が介在している。これにより、半導体装置ＰＫＧ内の半導体チップＣＰＣ，ＣＰＨ，ＣＰＬで発生した熱を、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬおよび接着材ＢＤ１１（熱伝導性グリース）を通じてヒートシンクＨＳに放熱することができる。
また、半導体装置ＰＫＧにヒートシンクＨＳを取り付けるのに、絶縁性の接着材ＢＤ１１を用いることで、半導体装置ＰＫＧのダイパッドＤＰＣ，ＤＰＨ，ＤＰＬ同士が接着材ＢＤ１１およびヒートシンクＨＳを介して電気的に接続してしまうのを防ぎながら、熱容量が大きい（体積が大きい）ヒートシンクＨＳを半導体装置ＰＫＧに取り付けることができる。
＜主要な特徴と効果について＞
本実施の形態の半導体装置ＰＫＧは、ハイサイドスイッチ用のパワーＭＯＳＦＥＴ１（第１電界効果トランジスタ）を含む半導体チップＣＰＨ（第１半導体チップ）と、ロウサイドスイッチ用のパワーＭＯＳＦＥＴ２（第２電界効果トランジスタ）を含む半導体チップＣＰＬ（第２半導体チップ）と、を備えている。半導体装置ＰＫＧは、更に、半導体チップＣＰＨ，ＣＰＬのそれぞれを制御する制御回路ＣＬＣを含む半導体チップＣＰＣ（第３半導体チップ）を備えている。半導体装置ＰＫＧは、更に、半導体チップＣＰＨが搭載されるダイパッドＤＰＨ（第１チップ搭載部）と、半導体チップＣＰＬが搭載されるダイパッドＤＰＬ（第２チップ搭載部）と、半導体チップＣＰＣが搭載されるダイパッドＤＰＣ（第３チップ搭載部）と、を備えている。
半導体チップＣＰＨは、表面（第１主面）およびそれとは反対側の裏面（第１裏面）を有し、半導体チップＣＰＬは、表面（第２主面）およびそれとは反対側の裏面（第２裏面）を有し、半導体チップＣＰＣは、表面（第３主面）およびそれとは反対側の裏面（第３裏面）を有している。半導体チップＣＰＨは、最上層保護膜ＨＧＨ（第１保護膜）と、最上層保護膜ＨＧＨから露出し、かつ、パワーＭＯＳＦＥＴ１のソース（第１ソース）と電気的に接続されるパッドＰＤＨＳ１（第１ソース電極）と、半導体チップＣＰＨの裏面上に形成され、かつ、パワーＭＯＳＦＥＴ１のドレイン（第１ドレイン）と電気的に接続される裏面電極ＢＥＨ（第１ドレイン電極）と、を有する。半導体チップＣＰＬは、最上層保護膜ＨＧＬ（第２保護膜）と、最上層保護膜ＨＧＬから露出し、かつ、パワーＭＯＳＦＥＴ２のソース（第２ソース）と電気的に接続されるパッドＰＤＬＳ１（第２ソース電極）と、半導体チップＣＰＬの裏面上に形成され、かつ、パワーＭＯＳＦＥＴ２のドレイン（第２ドレイン）と電気的に接続される裏面電極ＢＥＬ（第２ドレイン電極）と、を有する。
半導体装置ＰＫＧは、更に、半導体チップＣＰＨの裏面電極ＢＥＨに電気的に接続されたリードＬＤ１（第１リード）と、半導体チップＣＰＨのパッドＰＤＨＳ１に金属板ＭＰ１（第１導電性接続部材）を介して電気的に接続されたリードＬＤ２（第２リード）と、を備えている。半導体装置ＰＫＧは、更に、半導体チップＣＰＬの裏面電極ＢＥＬに電気的に接続されたリードＬＤ３（第３リード）と、半導体チップＣＰＬのパッドＰＤＬＳ１に金属板ＭＰ２（第２導電性接続部材）を介して電気的に接続されたリードＬＤ４（第４リード）と、を備えている。半導体装置ＰＫＧは、更に、封止部ＭＲ（封止体）を備えており、封止部ＭＲは、半導体チップＣＰＨ，ＣＰＬ，ＣＰＣと、金属板ＭＰ１，ＭＰ２と、ダイパッドＤＰＨの少なくとも一部と、ダイパッドＤＰＬの少なくとも一部と、ダイパッドＤＰＣの少なくとも一部と、リードＬＤ１の一部と、リードＬＤ２の一部と、リードＬＤ３の一部と、リードＬＤ４の一部と、を封止する。平面視において、封止部ＭＲは、Ｘ方向（第１方向）に沿って延在する辺ＭＲｄ１（第１辺）と、Ｘ方向に沿って延在し、かつ辺ＭＲｄ１とは反対側に位置する辺ＭＲｄ３（第２辺）と、を有している。
本実施の形態の主要な特徴のうちの一つは、平面視において、封止部ＭＲの辺ＭＲｄ１と辺ＭＲｄ３との間で、かつ、半導体チップＣＰＨと半導体チップＣＰＬとの間に、半導体チップＣＰＣが配置されていることである。
本実施の形態の主要な特徴のうちの他の一つは、リードＬＤ１とリードＬＤ４とは、封止部ＭＲの辺ＭＲｄ１と交差し、リードＬＤ２とリードＬＤ３とは、封止部ＭＲの辺ＭＲｄ３と交差していることである。すなわち、リードＬＤ１とリードＬＤ４とは、封止部ＭＲの側面ＭＲｃ１側に配置され、リードＬＤ２とリードＬＤ３とは、封止部ＭＲの側面ＭＲｃ３側に配置されている。なお、半導体装置ＰＫＧにおいては、リードＬＤ１から半導体チップＣＰＨのパワーＭＯＳＦＥＴ１を介してリードＬＤ２に電流が流れ、また、リードＬＤ３から半導体チップＣＰＬのパワーＭＯＳＦＥＴ２を介してリードＬＤ４に電流が流れるようになっている。
以下、このような特徴を採用した理由について説明する。
半導体チップＣＰＨ，ＣＰＬは、いずれもスイッチング用の電界効果トランジスタ（パワートランジスタ）が形成された半導体チップであるため、発熱量が大きい。このため、半導体チップＣＰＨ，ＣＰＬは、熱源となり得る。本実施の形態とは異なり、半導体チップＣＰＨと半導体チップＣＰＬとの間に半導体チップＣＰＣを配置せずに、半導体チップＣＰＨと半導体チップＣＰＬとを互いに隣り合うように配置する場合も考えられる。この場合は、例えば、Ｘ方向に半導体チップＣＰＨと半導体チップＣＰＬと半導体チップＣＰＣとが順に並ぶ場合や、あるいは、Ｘ方向に半導体チップＣＰＣと半導体チップＣＰＨと半導体チップＣＰＬとが順に並ぶ場合などに対応している。しかしながら、発熱量が大きい半導体チップＣＰＨと半導体チップＣＰＬとを互いに隣り合うように配置してしまうと、半導体チップＣＰＨと半導体チップＣＰＬとの熱的な干渉が発生してしまい、半導体装置の信頼性が低下する虞がある。これは、発熱量が大きい半導体チップＣＰＨと半導体チップＣＰＬとを互いに隣り合うように配置してしまうと、半導体チップＣＰＨの発熱の影響を半導体チップＣＰＬが受けやすくなり、また、半導体チップＣＰＬの発熱の影響を半導体チップＣＰＨが受けやすくなるからである。
そこで、本実施の形態の半導体装置ＰＫＧでは、平面視において、半導体チップＣＰＨと半導体チップＣＰＬとの間に、半導体チップＣＰＣを配置している。半導体チップＣＰＨと半導体チップＣＰＬとの間に半導体チップＣＰＣを配置したことで、半導体チップＣＰＨと半導体チップＣＰＬとの間の距離（間隔）を大きくすることができるため、半導体チップＣＰＨと半導体チップＣＰＬとの熱的な干渉を抑制または防止できる。すなわち、半導体チップＣＰＨと半導体チップＣＰＬとの間に半導体チップＣＰＣを配置したことで、半導体チップＣＰＨの発熱の影響を半導体チップＣＰＬが受けにくくなり、また、半導体チップＣＰＬの発熱の影響を半導体チップＣＰＨが受けにくくなる。このため、半導体装置ＰＫＧの信頼性を向上させることができる。従って、半導体装置ＰＫＧの性能を向上させることができる。
また、平面視において、半導体チップＣＰＨと半導体チップＣＰＬとの間に半導体チップＣＰＣを配置したことで、半導体装置ＰＫＧの寸法を抑制しながら、半導体チップＣＰＨと半導体チップＣＰＬとの間の距離を大きくすることができるため、半導体チップＣＰＨと半導体チップＣＰＬとの熱的な干渉の抑制と、半導体装置ＰＫＧの小型化とを、両立させることができる。
ところで、ハイサイドスイッチ用のパワーＭＯＳＦＥＴ１と、ロウサイドスイッチ用のパワーＭＯＳＦＥＴ２とは、直列に接続する必要があるため、半導体チップＣＰＨのパッドＰＤＨＳ１（パワーＭＯＳＦＥＴ１のソース用のパッド電極）と、半導体チップＣＰＬの裏面電極ＢＥＬ（パワーＭＯＳＦＥＴ２のドレイン用の裏面電極）とを、電気的に接続する必要がある。
本実施の形態とは異なり、半導体チップＣＰＨと半導体チップＣＰＬとが互いに隣り合っている場合には、半導体チップＣＰＬを搭載するダイパッドＤＰＬと、半導体チップＣＰＨのパッドＰＤＨＳ１とを、金属板で接続することができ、その金属板を介して、半導体チップＣＰＨのパッドＰＤＨＳ１と半導体チップＣＰＬの裏面電極ＢＥＬとを電気的に接続することができる。このため、本実施の形態とは異なり、半導体チップＣＰＨと半導体チップＣＰＬとが互いに隣り合っている場合には、半導体装置ＰＫＧ内において（すなわち封止部ＭＲ内において）、半導体チップＣＰＨのパッドＰＤＨＳ１と半導体チップＣＰＬの裏面電極ＢＥＬとを導体を介して接続することは容易である。
しかしながら、本実施の形態では、上述のように、半導体チップＣＰＨと半導体チップＣＰＬとの熱的な干渉を防ぐために、半導体チップＣＰＨと半導体チップＣＰＬとの間に半導体チップＣＰＣを配置している。この場合、半導体チップＣＰＬを搭載するダイパッドＤＰＬと半導体チップＣＰＨのパッドＰＤＨＳ１とを金属板で接続するのは、半導体チップＣＰＨ，ＣＰＬ間に存在する半導体チップＣＰＣが邪魔になるため、困難である。このため、本実施の形態のように半導体チップＣＰＨと半導体チップＣＰＬとの間に半導体チップＣＰＣを配置した場合には、半導体装置ＰＫＧ内において（すなわち封止部ＭＲ内において）、半導体チップＣＰＨのパッドＰＤＨＳ１と半導体チップＣＰＬの裏面電極ＢＥＬとを導体を介して接続することは困難である。
そこで、本実施の形態では、半導体チップＣＰＨのパッドＰＤＨＳ１に（金属板ＭＰ１を介して）電気的に接続されたリードＬＤ２（第２リード）と、半導体チップＣＰＬの裏面電極ＢＥＬに電気的に接続されたリードＬＤ３（第３リード）とを、半導体装置ＰＫＧに設けている。これにより、半導体装置ＰＫＧのリードＬＤ２とリードＬＤ３とを、半導体装置ＰＫＧの外部において電気的に接続することができ、それによって、半導体チップＣＰＨのパッドＰＤＨＳ１（パワーＭＯＳＦＥＴ１のソース用のパッド電極）と、半導体チップＣＰＬの裏面電極ＢＥＬ（パワーＭＯＳＦＥＴ２のドレイン用の裏面電極）とを、電気的に接続することができるようになる。例えば、半導体装置ＰＫＧを配線基板ＰＢ１上に実装した際に、その配線基板ＰＢ１の配線などを介して、半導体装置ＰＫＧのリードＬＤ２とリードＬＤ３とを電気的に接続することができる。
このため、本実施の形態では、半導体チップＣＰＨの裏面電極ＢＥＨに電気的に接続されたリードＬＤ１と、半導体チップＣＰＨのパッドＰＤＨＳ１に電気的に接続されたリードＬＤ２と、半導体チップＣＰＬの裏面電極ＢＥＬに電気的に接続されたリードＬＤ３と、半導体チップＣＰＬのパッドＰＤＬＳ１に電気的に接続されたリードＬＤ４と、を半導体装置ＰＫＧに設けている。これにより、半導体装置ＰＫＧを配線基板ＰＢ１に実装した状態では、電位（電源電位）ＶＩＮをリードＬＤ１に供給し、それよりも低い基準電位（グランド電位ＧＮＤ）をリードＬＤ４に供給することができ、かつ、半導体チップＣＰＨが含むパワーＭＯＳＦＥＴ１と半導体チップＣＰＬが含むパワーＭＯＳＦＥＴ２とを、電位ＶＩＮと基準電位（ＧＮＤ）との間に直列に接続することができる。これにより、半導体チップＣＰＨが含むパワーＭＯＳＦＥＴ１を、ハイサイドスイッチとして機能させ、半導体チップＣＰＬが含むパワーＭＯＳＦＥＴ２を、ロウサイドスイッチとして機能させることができる。
しかしながら、本実施の形態では、半導体装置ＰＫＧにこれらのリードＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４を単に設けただけではなく、これらのリードＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４の配置位置を工夫している。
すなわち、本実施の形態では、平面視において、リードＬＤ１とリードＬＤ４とは、封止部ＭＲの側面ＭＲｃ１側に配置され、リードＬＤ２とリードＬＤ３とは、封止部ＭＲの側面ＭＲｃ３側に配置されている。すなわち、封止部ＭＲの同じ側面（ここでは側面ＭＲｃ３）側にリードＬＤ２とリードＬＤ３とを配置し、それとは反対側の側面（ここでは側面ＭＲｃ１）側にリードＬＤ１とリードＬＤ４とを配置している。つまり、平面視において、リードＬＤ１とリードＬＤ４とは、封止部ＭＲの辺ＭＲｄ１と交差し、リードＬＤ２とリードＬＤ３とは、封止部ＭＲの辺ＭＲｄ３と交差している。
本実施の形態では、封止部ＭＲの同じ側面（ここでは側面ＭＲｃ３）側にリードＬＤ２とリードＬＤ３とを配置したことで、半導体装置ＰＫＧのリードＬＤ２とリードＬＤ３とを、半導体装置ＰＫＧの外部において電気的に接続しやすくなる。すなわち、半導体装置ＰＫＧを配線基板ＰＢ１上に実装した際に、その配線基板ＰＢ１の配線などを介して、半導体装置ＰＫＧのリードＬＤ２とリードＬＤ３とを電気的に接続しやすくなる。
本実施の形態とは異なり、リードＬＤ１とリードＬＤ３とが、封止部ＭＲの側面ＭＲｃ１側に配置され、かつ、リードＬＤ２とリードＬＤ４とが、封止部ＭＲの側面ＭＲｃ３側に配置された場合を仮定する。この場合、封止部ＭＲの側面ＭＲｃ３側に配置されたリードＬＤ２と、封止部ＭＲの側面ＭＲｃ１側に配置されたリードＬＤ３とを、半導体装置を実装する配線基板ＰＢ１の配線を利用して電気的に接続する必要がある。しかしながら、封止部ＭＲの互いに反対側の側面に配置されたリード同士を配線基板ＰＢ１の配線を利用して電気的に接続しようとすると、配線基板ＰＢ１に効率的に配線を配置することが難しくなり、配線設計の制約が大きくなってしまう。このため、配線基板ＰＢ１において、リードＬＤ２とリードＬＤ３とを接続する配線だけでなく、それ以外の配線も効率的に配置しにくくなってしまう。これは、配線基板ＰＢ１の配線設計の自由度の低下を招き、また、配線基板ＰＢ１の平面寸法の増大につながる虞もある。
つまり、封止部ＭＲの同じ側面（ＭＲｃ３）にリードＬＤ２とリードＬＤ３の両方が配置されている場合と、封止部ＭＲの互いに反対側の２つの側面（ＭＲｃ１，ＭＲｃ３）の一方にリードＬＤ２が、他方にリードＬＤ３が配置されている場合とを比べると、前者の方が、リードＬＤ２とリードＬＤ３とを、半導体装置ＰＫＧを実装する配線基板ＰＢ１の配線を利用して電気的に接続しやすい。
このため、本実施の形態のように、封止部ＭＲの同じ側面（ここでは側面ＭＲｃ３）側にリードＬＤ２とリードＬＤ３とを配置したことで、半導体装置ＰＫＧを配線基板（ＰＢ１）上に実装した際に、その配線基板（ＰＢ１）の配線を介して、半導体装置ＰＫＧのリードＬＤ２とリードＬＤ３とを電気的に接続しやすくなる。これにより、半導体装置ＰＫＧを実装する配線基板（ＰＢ１）に効率的に配線を配置することができ、配線基板（ＰＢ１）の配線設計の制約が小さくなる。このため、半導体装置ＰＫＧを実装する配線基板（ＰＢ１）において、リードＬＤ２とリードＬＤ３とを接続する配線はもちろんのこと、それ以外の配線も効率的に配置しやすくなり、配線を自由に引き回すことが可能になる。従って、半導体装置ＰＫＧを実装する配線基板（ＰＢ１）の配線設計の自由度が高くなる。また、半導体装置ＰＫＧを実装する配線基板（ＰＢ１）の平面寸法（平面積）を抑制することができる。また、半導体装置ＰＫＧの使い勝手がよくなる。なお、半導体装置ＰＫＧの工夫により、半導体装置ＰＫＧを実装する配線基板（ＰＢ１）の配線設計の自由度が高くなることは、配線基板（ＰＢ１）上に半導体装置ＰＫＧを実装した電子装置（上記制御ボードＰＢ）の性能向上につながるため、その半導体装置ＰＫＧの性能が向上したとみなすこともできる。
このような理由により、本実施の形態の半導体装置ＰＫＧでは、平面視において、半導体チップＣＰＨと半導体チップＣＰＬとの間に半導体チップＣＰＣを配置するとともに、リードＬＤ２とリードＬＤ３とを、封止部ＭＲの同じ側面（ここでは側面ＭＲｃ３）側に配置し、リードＬＤ１とリードＬＤ４とを、それとは反対側の封止部ＭＲの側面（ここでは側面ＭＲｃ１）側に配置している。
なお、本実施の形態では、半導体装置ＰＫＧ内において、リードＬＤ２とリードＬＤ３とは、導体を通じて繋がってはおらず、半導体装置ＰＫＧの外部において、リードＬＤ２とリードＬＤ３とが電気的に接続される。具体的には、半導体装置ＰＫＧを実装する配線基板ＰＢ１の配線などを介して、半導体装置ＰＫＧのリードＬＤ２とリードＬＤ３とが電気的に接続される。
次に、本実施の形態の更に他の特徴について、以下に説明する。
本実施の形態の半導体装置ＰＫＧでは、平面視において、半導体チップＣＰＨと半導体チップＣＰＣと半導体チップＣＰＬとは、Ｘ方向に並んでいる。すなわち、平面視において、Ｘ方向に延びる仮想的な直線上に半導体チップＣＰＨと半導体チップＣＰＣと半導体チップＣＰＬとが配置されている。これにより、半導体装置ＰＫＧ（封止部ＭＲ）のＹ方向の寸法を効率的に抑制することができるため、半導体装置ＰＫＧの小型化を図ることができる。
また、本実施の形態の半導体装置ＰＫＧでは、平面視において、リードＬＤ１とリードＬＤ２とは、半導体チップＣＰＨを間にして互いに反対側に位置し、また、リードＬＤ３とリードＬＤ４とは、半導体チップＣＰＬを間にして互いに反対側に位置している。これにより、リードＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４を効率的に配置することができ、半導体装置ＰＫＧの小型化を図ることができる。
また、本実施の形態の半導体装置ＰＫＧでは、リードＬＤ１は、ダイパッドＤＰＨに一体的に連結され、リードＬＤ３は、ダイパッドＤＰＬに一体的に連結されている。これにより、リードＬＤ１と、ダイパッドＤＰＨ上に搭載された半導体チップＣＰＨの裏面電極ＢＥＨとを、ダイパッドＤＰＨを通じて電気的に接続することができ、また、リードＬＤ３と、ダイパッドＤＰＬ上に搭載された半導体チップＣＰＬの裏面電極ＢＥＬとを、ダイパッドＤＰＬを通じて電気的に接続することができる。このため、リードＬＤ１と半導体チップＣＰＨの裏面電極ＢＥＨとの間と、リードＬＤ３と半導体チップＣＰＬの裏面電極ＢＥＬとの間とを、低抵抗で接続することができ、導通損失を低減することができる。これにより、半導体装置の性能を向上させることができる。
また、本実施の形態の半導体装置ＰＫＧは、ダイパッドＤＰＨに一体的に連結され、かつ、封止部ＭＲの側面ＭＲｃ３側に配置されたリードＬＤ６（第５リード）と、ダイパッドＤＰＨに一体的に連結され、かつ、封止部ＭＲの側面ＭＲｃ１側に配置されたリードＬＤ７（第６リード）と、を更に備えている。リードＬＤ６は、平面視において、封止部ＭＲの辺ＭＲｄ３に交差し、リードＬＤ７は、平面視において、封止部ＭＲの辺ＭＲｄ１に交差している。
この場合、リードＬＤ１，ＬＤ６がダイパッドＤＰＨに一体的に連結され、リードＬＤ１が封止部ＭＲの側面ＭＲｃ１側に配置され、リードＬＤ６が封止部ＭＲの側面ＭＲｃ３側に配置されていることで、半導体装置ＰＫＧを製造する際に、ダイパッドＤＰＨをリードＬＤ１，ＬＤ６を介してリードフレームのフレーム枠に安定して支持することができる。また、リードＬＤ３，ＬＤ７がダイパッドＤＰＬに一体的に連結され、リードＬＤ３が封止部ＭＲの側面ＭＲｃ３側に配置され、リードＬＤ７が封止部ＭＲの側面ＭＲｃ１側に配置されていることで、半導体装置ＰＫＧを製造する際に、ダイパッドＤＰＬをリードＬＤ３，ＬＤ７を介してリードフレームのフレーム枠に安定して支持することができる。このため、リードフレームを用いた半導体装置ＰＫＧの製造工程を行いやすくなる。
なお、ダイパッドＤＰＨに一体的に連結されたリードＬＤ１，ＬＤ６のうち、リードＬＤ１は、半導体チップＣＰＨ（パワーＭＯＳＦＥＴ１）を介して流れる電流の経路として機能するが、リードＬＤ６は、半導体チップＣＰＨ（パワーＭＯＳＦＥＴ１）を介して流れる電流の経路としては機能しない。また、ダイパッドＤＰＬに一体的に連結されたリードＬＤ３，ＬＤ７のうち、リードＬＤ３は、半導体チップＣＰＬ（パワーＭＯＳＦＥＴ２）を介して流れる電流の経路として機能するが、リードＬＤ７は、半導体チップＣＰＬ（パワーＭＯＳＦＥＴ２）を介して流れる電流の経路としては機能しない。これは、本実施の形態の半導体装置ＰＫＧにおいては、リードＬＤ１から半導体チップＣＰＨのパワーＭＯＳＦＥＴ１を介してリードＬＤ２に電流が流れ、また、リードＬＤ３から半導体チップＣＰＬのパワーＭＯＳＦＥＴ２を介してリードＬＤ４に電流が流れるようになっているからである。このため、ダイパッドＤＰＬに一体的に連結されたリードＬＤ３は、配線基板ＰＢ１の配線を経由してリードＬＤ２に電気的に接続する必要があるが、ダイパッドＤＰＬに一体的に連結されたリードＬＤ７は、配線基板ＰＢ１の配線を経由してリードＬＤ２に電気的に接続する必要はない。このため、半導体チップＣＰＨのパッドＰＤＨＳ１と半導体チップＣＰＬの裏面電極ＢＥＬとを電気的に接続するには、半導体装置ＰＫＧを配線基板ＰＢ１上に実装した状態で、その配線基板ＰＢ１の配線を通じてリードＬＤ２とリードＬＤ３とを電気的に接続すればよく、半導体装置ＰＫＧのリードＬＤ６，ＬＤ７用の配線を工夫する必要はない。このため、半導体装置ＰＫＧにリードＬＤ６，ＬＤ７を設けても、配線基板ＰＢ１の配線設計に悪影響は生じないで済む。
また、本実施の形態の半導体装置ＰＫＧにおいては、半導体チップＣＰＨのパッドＰＤＨＳ１とリードＬＤ２とを電気的に接続する導電性接続部材として、金属板ＭＰ１を用い、また、半導体チップＣＰＬのパッドＰＤＬＳ１とリードＬＤ４とを電気的に接続する導電性接続部材として、金属板ＭＰ２を用いている。これにより、導通損失を低減することができ、半導体装置の性能を向上させることができる。
また、本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰＨの裏面電極ＢＥＨに電気的に接続されたリードＬＤ１と、半導体チップＣＰＨのパッドＰＤＨＳ１に電気的に接続されたリードＬＤ２と、半導体チップＣＰＬの裏面電極ＢＥＬに電気的に接続されたリードＬＤ３と、半導体チップＣＰＬのパッドＰＤＬＳ１に電気的に接続されたリードＬＤ４と、をそれぞれ複数有している。そして、半導体装置ＰＫＧにおいて、複数のリードＬＤ１は、互いに連結され、かつ、平面視において封止部ＭＲの辺ＭＲｄ１にそれぞれ交差し、複数のリードＬＤ２は、互いに連結され、かつ、平面視において封止部ＭＲの辺ＭＲｄ３にそれぞれ交差している。また、半導体装置ＰＫＧにおいて、複数のリードＬＤ３は、互いに連結され、かつ、平面視において封止部ＭＲの辺ＭＲｄ３にそれぞれ交差し、複数のリードＬＤ４は、互いに連結され、かつ、平面視において封止部ＭＲの辺ＭＲｄ１にそれぞれ交差している。複数のリードＬＤ１を互いに連結させ、複数のリードＬＤ２を互いに連結させ、複数のリードＬＤ３を互いに連結させ、複数のリードＬＤ４を互いに連結させていることで、導通損失を低減することができる。これにより、半導体装置の性能を向上させることができる。
また、本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰＣの複数のパッドＰＤＣに複数のワイヤＢＷを介してそれぞれ電気的に接続された複数のリードＬＤ５ａ，ＬＤ５ｂを有している。平面視において、複数のリードＬＤ５ａ（第７リード）のそれぞれは、封止部ＭＲの辺ＭＲｄ１に交差し、複数のリードＬＤ５ｂ（第８リード）のそれぞれは、封止部ＭＲの辺ＭＲｄ３に交差している。すなわち、複数のリードＬＤ５ａは、封止部ＭＲの側面ＭＲｃ１側に配置され、複数のリードＬＤ５ｂは、封止部ＭＲの側面ＭＲｃ３側に配置されている。側面ＭＲｃ１（辺ＭＲｄ１）において、複数のリードＬＤ５ａは、リードＬＤ１とリードＬＤ４との間に配置され、側面ＭＲｃ３（辺ＭＲｄ３）において、複数のリードＬＤ５ｂは、リードＬＤ２とリードＬＤ３との間に配置されている。これにより、封止部ＭＲの寸法（特にＸ方向の寸法）を抑制しながら、半導体チップＣＰＣのパッドＰＤＣに電気的に接続されたリードＬＤ５ａ，ＬＤ５ｂを効率的に配置することができる。このため、リードＬＤ５ａ，ＬＤ５ｂの総数の増加と、半導体装置ＰＫＧの小型化とを、両立させることができる。
また、本実施の形態の半導体装置ＰＫＧにおいては、封止部ＭＲの主面ＭＲａから、ダイパッドＤＰＨの裏面ＤＰＨｂ、ダイパッドＤＰＬの裏面ＤＰＬｂおよびダイパッドＤＰＣの裏面ＤＰＣｂが露出している。これにより、封止部ＭＲの主面ＭＲａで露出するダイパッドＤＰＨ，ＤＰＣ，ＤＰＬから半導体装置ＰＫＧ外に放熱することができるとともに、半導体装置ＰＫＧのダイパッドＤＰＨ，ＤＰＣ，ＤＰＬを配線基板ＰＢ１の端子に接続する必要が無くなる。このため、半導体装置ＰＫＧを実装するための配線基板ＰＢ１において、半導体装置ＰＫＧのダイパッドＤＰＨ，ＤＰＣ，ＤＰＬに接続するための端子を設ける必要は無く、半導体装置ＰＫＧを実装した際に平面視において封止部ＭＲに重なる領域に、配線基板ＰＢ１の配線を必要に応じて自由に配置する（引き廻す）ことができるようになる。従って、半導体装置ＰＫＧを実装する配線基板ＰＢ１の配線設計の自由度を、更に高めることができる。
また、本実施の形態の半導体装置ＰＫＧとして、平面形状が長方形のＳＯＰ型パッケージ構造を採用することで、平面形状が略正方形のＱＦＰ（Quad Flat Package）またはＱＦＮ（Quad Flat Non leaded package）を採用した場合比べて、平面形状が円形状の配線基板ＰＢ１に、複数（ここでは１２個）の半導体装置ＰＫＧを、より効率的に配置することができる。これにより、半導体装置ＰＫＧを実装する配線基板ＰＢ１（制御ボードＰＢ）の小型化を図ることができる。
次に、半導体チップＣＰＨ，ＣＰＣ，ＣＰＬ間のワイヤＢＷを介した接続と、半導体チップＣＰＨ，ＣＰＬにおける温度検知用ダイオードの配置位置について、図２９および図３０を参照して説明する。
図２９および図３０は、半導体装置ＰＫＧの平面透視図であり、半導体装置ＰＫＧ内の半導体チップＣＰＨ，ＣＰＣ，ＣＰＬが透視して示されている。なお、図２９および図３０では、図面の簡略化のために、半導体チップＣＰＨ，ＣＰＣ，ＣＰＬと、半導体チップＣＰＨ，ＣＰＣ，ＣＰＬ間を接続するワイヤＢＷとを示し、それ以外については、図示を省略している。すなわち、図２９および図３０では、ダイパッドＤＰＨ，ＤＰＣ，ＤＰＬおよびリードＬＤの図示を省略するとともに、上記図７に示される複数のワイヤのうち、半導体チップＣＰＣのパッドＰＤＣとリードＬＤ５ａ，ＬＤ５ｂとの間を接続するワイヤＢＷについても、図示を省略している。
まず、上記図７と図２９および図３０とを参照して、半導体装置ＰＫＧにおける半導体チップＣＰＨ，ＣＰＣ，ＣＰＬ間のワイヤＢＷを介した接続について説明する。
平面視において、半導体チップＣＰＨは、辺Ｈ１と、辺Ｈ１とは反対側に位置する辺Ｈ３と、辺Ｈ１，Ｈ３と交差する辺Ｈ２と、辺Ｈ１，Ｈ３と交差しかつ辺Ｈ２とは反対側に位置する辺Ｈ４と、を有している。半導体チップＣＰＨは、これら４つの辺Ｈ１，Ｈ２，Ｈ３，Ｈ４を有する矩形状の平面形状を有している。半導体チップＣＰＨの辺Ｈ１，Ｈ２，Ｈ３，Ｈ４のうち、辺Ｈ１が、半導体チップＣＰＣと対向している。
また、平面視において、半導体チップＣＰＬは、辺Ｌ１と、辺Ｌ１とは反対側に位置する辺Ｌ３と、辺Ｌ１，Ｌ３と交差する辺Ｌ２と、辺Ｌ１，Ｌ３と交差しかつ辺Ｌ２とは反対側に位置する辺Ｌ４と、を有している。半導体チップＣＰＬは、これら４つの辺Ｌ１，Ｌ２，Ｌ３，Ｌ４を有する矩形状の平面形状を有している。半導体チップＣＰＬの辺Ｌ１，Ｌ２，Ｌ３，Ｌ４のうち、辺Ｌ１が、半導体チップＣＰＣと対向している。
また、平面視において、半導体チップＣＰＣは、辺Ｃ１と、辺Ｃ１とは反対側に位置する辺Ｃ３と、辺Ｃ１，Ｃ３と交差する辺Ｃ２と、辺Ｃ１，Ｃ３と交差しかつ辺Ｃ２とは反対側に位置する辺Ｃ４と、を有している。半導体チップＣＰＣは、これら４つの辺Ｃ１，Ｃ２，Ｃ３，Ｃ４を有する矩形状の平面形状を有している。半導体チップＣＰＣの辺Ｃ１，Ｃ２，Ｃ３，Ｃ４のうち、辺Ｃ１が半導体チップＣＰＨと対向し、辺Ｃ３が半導体チップＣＰＬと対向している。
半導体装置ＰＫＧにおいて、半導体チップＣＰＨの辺Ｈ１，Ｈ３と半導体チップＣＰＣの辺Ｃ１，Ｃ３と、半導体チップＣＰＬの辺Ｌ１，Ｌ３とは、Ｙ方向に略平行であり、また、半導体チップＣＰＨの辺Ｈ２，Ｈ４と半導体チップＣＰＣの辺Ｃ２，Ｃ４と半導体チップＣＰＬの辺Ｌ２，Ｌ４とは、Ｘ方向に略平行である。なお、半導体チップＣＰＨの辺Ｈ２と半導体チップＣＰＣの辺Ｃ４と半導体チップＣＰＬの辺Ｌ４とが、封止部ＭＲの側面ＭＲｃ１側に位置し、半導体チップＣＰＨの辺Ｈ４と半導体チップＣＰＣの辺Ｃ２と半導体チップＣＰＬの辺Ｌ２とが、封止部ＭＲの側面ＭＲｃ３側に位置している。
上記図７にも示されるように、半導体チップＣＰＣが有する複数のパッドＰＤＣは、ワイヤＢＷを介してリードＬＤ５ａまたはリードＬＤ５ｂに電気的に接続されるパッドＰＤＣと、ワイヤＢＷを介して半導体チップＣＰＨのパッドに電気的に接続されるパッドＰＤＣと、ワイヤＢＷを介して半導体チップＣＰＬのパッドに電気的に接続されるパッドＰＤＣとを含んでいる。
図７、図２９および図３０にも示されるように、半導体チップＣＰＨが有する複数のパッドのうち、それぞれワイヤＢＷを介して半導体チップＣＰＣのパッドＰＤＣに電気的に接続される複数のパッド（ここではパッドＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣ）は、半導体チップＣＰＨの主面において、半導体チップＣＰＣに対向する辺Ｈ１に沿って配置されている。また、半導体チップＣＰＬが有する複数のパッドのうち、それぞれワイヤＢＷを介して半導体チップＣＰＣのパッドＰＤＣに電気的に接続される複数のパッド（ここではパッドＰＤＬＧ，ＰＤＬＳ２，ＰＤＬＡ，ＰＤＬＣ）は、半導体チップＣＰＬの主面において、半導体チップＣＰＣに対向する辺Ｌ１に沿って配置されている。また、半導体チップＣＰＣが有する複数のパッドＰＤＣのうち、それぞれワイヤＢＷを介して半導体チップＣＰＨのパッド（ここではパッドＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣ）に電気的に接続される複数のパッドＰＤＣは、半導体チップＣＰＣの主面において、半導体チップＣＰＨに対向する辺Ｃ１に沿って配置されている。また、半導体チップＣＰＣが有する複数のパッドＰＤＣのうち、それぞれワイヤＢＷを介して半導体チップＣＰＬのパッド（ここではパッドＰＤＬＧ，ＰＤＬＳ２，ＰＤＬＡ，ＰＤＬＣ）に電気的に接続される複数のパッドＰＤＣは、半導体チップＣＰＣの主面において、半導体チップＣＰＬに対向する辺Ｃ３に沿って配置されている。
これにより、半導体チップＣＰＨの複数のパッドと半導体チップＣＰＣの複数のパッドＰＤＣとの間と、半導体チップＣＰＬの複数のパッドと半導体チップＣＰＣの複数のパッドＰＤＣとの間とを、それぞれワイヤＢＷで接続しやすくなり、また、そのワイヤＢＷの長さを短くすることができる。このため、半導体装置ＰＫＧの製造工程におけるワイヤボンディング工程を行いやすくなる。また、ワイヤＢＷを短くすることができることで、寄生インダクタンスを低減することができる。これにより、半導体装置の性能を向上させることができる。
次に、図２９および図３０を参照して、半導体チップＣＰＨ，ＣＰＬ内における温度検知用ダイオードＤＡ１，ＤＡ２の配置位置について説明する。
図２９および図３０に示されるように、半導体チップＣＰＨは、温度検知用のダイオードＤＡ１を含み、半導体チップＣＰＬは、温度検知用のダイオードＤＡ２を含んでいる。ダイオードＤＡ１，ＤＡ２は、それぞれ、ＰＮ接合ダイオードからなる。但し、図２９の場合と、図３０の場合とで、半導体チップＣＰＨ，ＣＰＬにおけるダイオードＤＡ１，ＤＡ２の配置位置が異なっている。
すなわち、図２９の場合は、半導体チップＣＰＨにおいては、平面視において、ダイオードＤＡ１は、辺Ｈ２に沿うように配置され、また、半導体チップＣＰＬにおいては、平面視において、ダイオードＤＡ２は、辺Ｌ２に沿うように配置されている。なお、半導体チップＣＰＨの辺Ｈ２は、半導体チップＣＰＨにおいて、半導体チップＣＰＣに対向する辺Ｈ１に交差する辺であり、また、半導体チップＣＰＬの辺Ｌ２は、半導体チップＣＰＬにおいて、半導体チップＣＰＣに対向する辺Ｌ１に交差する辺である。
一方、図３０の場合は、半導体チップＣＰＨにおいては、平面視において、ダイオードＤＡ１は、半導体チップＣＰＣに対向する辺Ｈ１に沿うように配置され、また、半導体チップＣＰＬにおいては、平面視において、ダイオードＤＡ２は、半導体チップＣＰＣに対向する辺Ｌ１に沿うように配置されている。
ダイオードＤＡ１，ＤＡ２の配置位置について、図２９の場合が有利な点は、ダイオードＤＡ１，ＤＡ２の温度検知の精度を向上させることができる点である。これについて、以下に説明する。
半導体チップＣＰＨのダイオードＤＡ１は、半導体チップＣＰＨの温度を検知するために設けられたものである。ダイオードＤＡ１の温度検知の精度を向上させるには、半導体チップＣＰＨのダイオードＤＡ１が半導体チップＣＰＬの発熱の影響を受けないようにすることが有効であり、そのためには、半導体チップＣＰＨにおけるダイオードＤＡ１の配置位置を、半導体チップＣＰＬから離れさせることが有効である。また、半導体チップＣＰＬのダイオードＤＡ２は、半導体チップＣＰＬの温度を検知するために設けられたものである。ダイオードＤＡ２の温度検知の精度を向上させるには、半導体チップＣＰＬのダイオードＤＡ２が半導体チップＣＰＨの発熱の影響を受けないようにすることが有効であり、そのためには、半導体チップＣＰＬにおけるダイオードＤＡ２の配置位置を、半導体チップＣＰＨから離れさせることが有効である。
図２９の場合は、半導体装置ＰＫＧにおいて、半導体チップＣＰＨのダイオードＤＡ１と半導体チップＣＰＬのダイオードＤＡ２との間の距離（間隔）を、大きくすることができる。別の見方をすると、図２９の場合は、半導体装置ＰＫＧにおいて、半導体チップＣＰＨのダイオードＤＡ１から半導体チップＣＰＬまでの距離（間隔）を大きくすることができ、また、半導体チップＣＰＬのダイオードＤＡ２から半導体チップＣＰＨまでの距離（間隔）を大きくすることができる。このため、半導体チップＣＰＨのダイオードＤＡ１が半導体チップＣＰＬの発熱の影響を受けにくくなり、また、半導体チップＣＰＬのダイオードＤＡ２が半導体チップＣＰＨの発熱の影響を受けにくくなるので、ダイオードＤＡ１，ＤＡ２の温度検知の精度を向上させることができる。これにより、半導体装置の性能を向上させることができる。
ダイオードＤＡ１，ＤＡ２の配置位置について、図３０の場合が有利な点は、半導体チップＣＰＨ，ＣＰＬのそれぞれにおいて、パワーＭＯＳＦＥＴ用のトランジスタ素子を形成した領域の面積を大きくすることができ、それによって、半導体チップＣＰＨ，ＣＰＬのそれぞれに形成されたパワーＭＯＳＦＥＴのオン抵抗を低減できる点である。これについて、以下に説明する。
図２９および図３０において、半導体チップＣＰＨにおける二点鎖線で囲まれた領域が、トランジスタ形成領域ＲＧ１であり、半導体チップＣＰＬにおける二点鎖線で囲まれた領域が、トランジスタ形成領域ＲＧ２である。ここで、トランジスタ形成領域ＲＧ１は、半導体チップＣＰＨにおいて、パワーＭＯＳＦＥＴ１用の複数の単位トランジスタセル（ここではトレンチゲート型ＭＩＳＦＥＴ）が形成された領域（平面領域）に対応している。また、トランジスタ形成領域ＲＧ２は、半導体チップＣＰＬにおいて、パワーＭＯＳＦＥＴ２用の複数の単位トランジスタセル（ここではトレンチゲート型ＭＩＳＦＥＴ）が形成された領域（平面領域）に対応している。
図２９の場合と図３０の場合とを比べると、半導体チップＣＰＨにおいて、辺Ｈ２に沿ってダイオードＤＡ１を配置した図２９の場合よりも、辺Ｈ１に沿ってダイオードＤＡ１を配置した図３０の場合の方が、トランジスタ形成領域ＲＧ１のＹ方向の寸法を大きくすることができる。これは、半導体チップＣＰＨにおいて、ダイオードＤＡ１が形成されている領域には、パワーＭＯＳＦＥＴ１用のトランジスタ素子（トレンチゲート型ＭＩＳＦＥＴ）は形成できないためである。このため、半導体チップＣＰＨにおいて、辺Ｈ２沿ってダイオードＤＡ１を配置してしまうと、トランジスタ形成領域ＲＧ１のＹ方向の寸法の縮小を招いてしまう。このことは、半導体チップＣＰＬにおいても同様であり、図２９の場合と図３０の場合とを比べると、半導体チップＣＰＬにおいて、辺Ｌ２に沿ってダイオードＤＡ２を配置した図２９の場合よりも、辺Ｌ１に沿ってダイオードＤＡ２を配置した図３０の場合の方が、トランジスタ形成領域ＲＧ２のＹ方向の寸法を大きくすることができる。
また、図２９の場合と図３０の場合とを比べると、半導体チップＣＰＨにおけるトランジスタ形成領域ＲＧ１のＸ方向の寸法は、あまり変わらない。これは、半導体チップＣＰＨにおいて、辺Ｈ１に沿ってワイヤボンディング用のパッド（ここではパッドＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣ）が配置されているが、それらのパッド（ＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣ）の直下には、パワーＭＯＳＦＥＴ１用のトランジスタ素子（トレンチゲート型ＭＩＳＦＥＴ）は形成できないためである。このため、半導体チップＣＰＨにおいて、ワイヤボンディング用のパッド（ＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣ）が配置されている辺Ｈ１に、ダイオードＤＡ１を配置したとしても、トランジスタ形成領域ＲＧ１のＸ方向の寸法の縮小は、それほど招かずに済む。このことは、半導体チップＣＰＬにおいても同様であり、図２９の場合と図３０の場合とを比べると、半導体チップＣＰＬにおけるトランジスタ形成領域ＲＧ２のＸ方向の寸法は、あまり変わらない。
従って、図２９の場合と図３０の場合とを比べると、図３０の場合の方が、半導体チップＣＰＨにおけるトランジスタ形成領域ＲＧ１の面積を大きくすることができ、また、半導体チップＣＰＬにおけるトランジスタ形成領域ＲＧ２の面積を大きくすることができる。これにより、図２９の場合よりも、図３０の場合の方が、半導体チップＣＰＨ，ＣＰＬにおけるトランジスタ形成領域ＲＧ１，ＲＧ２の面積を大きくすることができ、それによって、半導体チップＣＰＨ，ＣＰＬに形成されたパワーＭＯＳＦＥＴ１，２のオン抵抗を低減することができる。これにより、半導体装置の性能を向上させることができる。
また、本実施の形態の半導体装置ＰＫＧは、ハイサイドスイッチ用のパワーＭＯＳＦＥＴ１が形成された半導体チップＣＰＨと、ロウサイドスイッチ用のパワーＭＯＳＦＥＴ２が形成された半導体チップＣＰＬとを有しているが、半導体チップＣＰＨの構造と半導体チップＣＰＬの構造とは、互いに同じであれば、より好ましい。すなわち、同じ種類（同じ構造）の半導体チップを、半導体チップＣＰＨと半導体チップＣＰＬとに用いることが、より好ましい。これにより、半導体チップＣＰＨと半導体チップＣＰＬとを同じ製造工程で製造することができ、半導体装置ＰＫＧの製造コストを抑制することができる。
半導体チップＣＰＨの構造と半導体チップＣＰＬの構造とが互いに同じ場合、平面視において、半導体チップＣＰＬの向きは、半導体チップＣＰＨを１８０°回転させた向きに対応している（図２９および図３０参照）。これにより、半導体チップＣＰＨのパッドと半導体チップＣＰＣのパッドＰＤＣとをワイヤＢＷで接続しやすくなり、また、半導体チップＣＰＬのパッドと半導体チップＣＰＣのパッドＰＤＣとをワイヤＢＷで接続しやすくなる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＰＣ，ＣＰＨ，ＣＰＬ 半導体チップ
ＬＤ２，ＬＤ３ リード
ＭＲ 封止部
ＰＤＨＳ１ パッド
ＰＫＧ 半導体装置

Claims (19)

  1. ハイサイドスイッチ用の第１電界効果トランジスタを含み、第１主面および前記第１主面の反対側の第１裏面を有する第１半導体チップと、
    ここで、前記第１半導体チップは、さらに、前記第１主面を有した第１保護膜と、前記第１保護膜から露出し、かつ、前記第１電界効果トランジスタの第１ソースと電気的に接続される第１ソース電極と、前記第１裏面上に形成され、かつ、前記第１電界効果トランジスタの第１ドレインと電気的に接続される第１ドレイン電極と、を有し、
    ロウサイドスイッチ用の第２電界効果トランジスタを含み、第２主面および前記第２主面の反対側の第２裏面を有する第２半導体チップと、
    ここで、前記第２半導体チップは、さらに、前記第２主面を有した第２保護膜と、前記第２保護膜から露出し、かつ、前記第２電界効果トランジスタの第２ソースと電気的に接続される第２ソース電極と、前記第２裏面上に形成され、かつ、前記第２電界効果トランジスタの第２ドレインと電気的に接続される第２ドレイン電極と、を有し、
    前記第１半導体チップおよび前記第２半導体チップのそれぞれを制御する回路を含み、第３主面と、前記第３主面の反対側の第３裏面と、を有する第３半導体チップと、
    前記第１半導体チップが搭載され、かつ、前記第１半導体チップの前記第１裏面と向かい合う第４主面と、前記第４主面の反対側の第４裏面と、を有する第１チップ搭載部と、
    前記第２半導体チップが搭載され、かつ、前記第２半導体チップの前記第２裏面と向かい合う第５主面と、前記第５主面の反対側の第５裏面と、を有する第２チップ搭載部と、
    前記第３半導体チップが搭載され、かつ、前記第３半導体チップの前記第３裏面と向かい合う第６主面と、前記第６主面の反対側の第６裏面と、を有する第３チップ搭載部と、
    前記第１半導体チップの前記第１ドレイン電極に電気的に接続された第１リードと、
    前記第1半導体チップの前記第１ソース電極に第１導電性接続部材を介して電気的に接続された第２リードと、
    前記第２半導体チップの前記第２ドレイン電極に電気的に接続された第３リードと、
    前記第２半導体チップの前記第２ソース電極に第２導電性接続部材を介して電気的に接続された第４リードと、
    前記第１半導体チップと、前記第２半導体チップと、前記第３半導体チップと、前記第１導電性接続部材と、前記第２導電性接続部材と、前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第３チップ搭載部の少なくとも一部と、前記第１リードの一部と、前記第２リードの一部と、前記第３リードの一部と、前記第４リードの一部と、を封止する封止体と、
    を備える半導体装置であって、
    平面視において、前記封止体は、第１方向に沿って延在する第１辺と、前記第１方向に沿って延在し、かつ前記第１辺とは反対側に位置する第２辺と、を有し、
    前記第１リードと前記第４リードとは、前記封止体の前記第１辺と交差し、
    前記第２リードと前記第３リードとは、前記封止体の前記第２辺と交差し、
    前記第１リードから前記第１半導体チップの前記第１電界効果トランジスタを介して前記第２リードに電流が流れ、
    前記第３リードから前記第２半導体チップの前記第２電界効果トランジスタを介して前記第４リードに電流が流れ、
    平面視において、前記第１辺と前記第２辺との間で、かつ、前記第１半導体チップと前記第２半導体チップとの間に、前記第３半導体チップが配置されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    平面視において、前記第１半導体チップと前記第３半導体チップと前記第２半導体チップとは、前記第１方向に沿って並んでいる、半導体装置。
  3. 請求項２記載の半導体装置において、
    平面視において、前記第１リードと前記第２リードとは、前記第１半導体チップを間にして互いに反対側に位置し、
    平面視において、前記第３リードと前記第４リードとは、前記第２半導体チップを間にして互いに反対側に位置する、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１リードは、前記第１チップ搭載部に一体的に連結され、
    前記第３リードは、前記第２チップ搭載部に一体的に連結されている、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第１チップ搭載部に一体的に連結され、かつ、前記封止体の前記第２辺に交差する第５リードと、
    前記第２チップ搭載部に一体的に連結され、かつ、前記封止体の前記第１辺に交差する第６リードと、
    を更に備える、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記封止体は、第７主面と、前記第７主面の反対側の第７裏面と、を有し、
    前記第７主面から、前記第１チップ搭載部の前記第１裏面、前記第２チップ搭載部の前記第２裏面および前記第３チップ搭載部の前記第３裏面が露出している、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１導電性接続部材および前記第２導電性接続部材は、それぞれ金属板からなる、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第１半導体チップの第１ドレイン電極は、導電性の第１接着層を介して前記第１チップ搭載部と電気的に接続され、
    前記第２半導体チップの第２ドレイン電極は、導電性の第２接着層を介して前記第２チップ搭載部と電気的に接続されている、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第３半導体チップは、前記第３主面を有する第３保護膜と、前記第３保護膜から露出する複数の第１パッド電極および複数の第２パッド電極と、を有しており、
    前記第３半導体チップの前記複数の第１パッド電極に複数の第１ワイヤを介してそれぞれ電気的に接続された複数の第７リードと、
    前記第３半導体チップの前記複数の第２パッド電極に複数の第２ワイヤを介してそれぞれ電気的に接続された複数の第８リードと、
    を更に備え、
    平面視において、前記複数の第７リードのそれぞれは、前記封止体の前記第１辺に交差し、前記複数の第８リードのそれぞれは、前記封止体の前記第２辺に交差し、
    前記第１辺において、前記複数の第７リードは、前記第１リードと前記第４リードとの間に配置され、
    前記第２辺において、前記複数の第８リードは、前記第２リードと前記第３リードとの間に配置されている、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第１半導体チップは、前記第１保護膜から露出する複数の第３パッド電極を更に有し、
    前記第２半導体チップは、前記第２保護膜から露出する複数の第４パッド電極を更に有し、
    前記第３半導体チップは、前記第３保護膜から露出する複数の第５パッド電極および複数の第６パッド電極を更に有しており、
    前記第１半導体チップの前記複数の第３パッド電極と前記第３半導体チップの前記複数の第５パッド電極とは、複数の第３ワイヤを介して電気的に接続され、
    前記第２半導体チップの前記複数の第４パッド電極と前記第３半導体チップの前記複数の第６パッド電極とは、複数の第４ワイヤを介して電気的に接続されている、半導体装置。
  11. 請求項１０記載の半導体装置において、
    平面視において、前記第１半導体チップは、前記第３半導体チップに対向する第３辺を有し、
    平面視において、前記第２半導体チップは、前記第３半導体チップに対向する第４辺を有し、
    平面視において、前記第３半導体チップは、前記第１半導体チップに対向する第５辺と、前記第２半導体チップに対向する第６辺と、を有し、
    前記第１半導体チップの前記第１主面において、前記複数の第３パッド電極は、前記第３辺に沿って配置され、
    前記第２半導体チップの前記第２主面において、前記複数の第４パッド電極は、前記第４辺に沿って配置され、
    前記第３半導体チップの前記第３主面において、前記複数の第５パッド電極は、前記第５辺に沿って配置され、かつ、前記複数の第６パッド電極は、前記第６辺に沿って配置されている、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第１半導体チップは、温度検知用の第１ダイオードを更に含み、
    前記第２半導体チップは、温度検知用の第２ダイオードを更に含み、
    前記第１半導体チップにおいて、前記第１ダイオードは、前記第３辺に沿うように配置され、
    前記第２半導体チップにおいて、前記第２ダイオードは、前記第４辺に沿うように配置されている、半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記第１半導体チップの構造と前記第２半導体チップの構造とは、互いに同じである、半導体装置。
  14. 請求項１１記載の半導体装置において、
    前記第１半導体チップは、温度検知用の第１ダイオードを更に含み、
    前記第２半導体チップは、温度検知用の第２ダイオードを更に含み、
    前記第１半導体チップにおいて、前記第１ダイオードは、前記第３辺に交差する第７辺に沿うように配置され、
    前記第２半導体チップにおいて、前記第２ダイオードは、前記第４辺に交差する第８辺に沿うように配置されている、半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記第１半導体チップの構造と前記第２半導体チップの構造とは、互いに同じである、半導体装置。
  16. 請求項１記載の半導体装置において、
    前記第１リードと前記第２リードと前記第３リードと前記第４リードとを、それぞれ複数有し、
    複数の前記第１リードは、互いに連結され、かつ、平面視において前記封止体の前記第１辺にそれぞれ交差し、
    複数の前記第２リードは、互いに連結され、かつ、平面視において前記封止体の前記第２辺にそれぞれ交差し、
    複数の前記第３リードは、互いに連結され、かつ、平面視において前記封止体の前記第２辺にそれぞれ交差し、
    複数の前記第４リードは、互いに連結され、かつ、平面視において前記封止体の前記第１辺にそれぞれ交差している、半導体装置。
  17. 請求項１記載の半導体装置において、
    前記第１リードは、電源電位が供給されるリードであり、
    前記第４リードは、前記電源電位よりも低い基準電位が供給されるリードである、半導体装置。
  18. 請求項１７記載の半導体装置において、
    前記半導体装置内において、前記第２リードと前記第３リードとは、導体を通じて繋がってはおらず、
    前記半導体装置の外部において、前記第２リードと前記第３リードとが電気的に接続される、半導体装置。
  19. 請求項１記載の半導体装置において、
    前記第１半導体チップ、前記第２半導体チップおよび前記第３半導体チップは、インバータ回路を形成するために用いられる、半導体装置。
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