CN108364942B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN108364942B
CN108364942B CN201810072199.7A CN201810072199A CN108364942B CN 108364942 B CN108364942 B CN 108364942B CN 201810072199 A CN201810072199 A CN 201810072199A CN 108364942 B CN108364942 B CN 108364942B
Authority
CN
China
Prior art keywords
semiconductor chip
lead
semiconductor device
semiconductor
leads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810072199.7A
Other languages
English (en)
Other versions
CN108364942A (zh
Inventor
中村弘幸
下山浩哉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN108364942A publication Critical patent/CN108364942A/zh
Application granted granted Critical
Publication of CN108364942B publication Critical patent/CN108364942B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B62—LAND VEHICLES FOR TRAVELLING OTHERWISE THAN ON RAILS
    • B62D—MOTOR VEHICLES; TRAILERS
    • B62D5/00—Power-assisted or power-driven steering
    • B62D5/04—Power-assisted or power-driven steering electrical, e.g. using an electric servo-motor connected to, or forming part of, the steering gear
    • B62D5/0403—Power-assisted or power-driven steering electrical, e.g. using an electric servo-motor connected to, or forming part of, the steering gear characterised by constructional features, e.g. common housing for motor and gear box
    • B62D5/0406—Power-assisted or power-driven steering electrical, e.g. using an electric servo-motor connected to, or forming part of, the steering gear characterised by constructional features, e.g. common housing for motor and gear box including housing for electronic control unit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66992—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by the variation of applied heat
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
    • H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
    • H02P27/06—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L2023/4018—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws characterised by the type of device to be heated or cooled
    • H01L2023/4031—Packaged discrete devices, e.g. to-3 housings, diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04034—Bonding areas specifically adapted for strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0912—Layout
    • H01L2224/0916—Random array, i.e. array with no symmetry
    • H01L2224/09164—Random array, i.e. array with no symmetry covering only portions of the surface to be connected
    • H01L2224/09165—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/29294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/292 - H01L2224/29291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/404—Connecting portions
    • H01L2224/40475—Connecting portions connected to auxiliary connecting means on the bonding areas
    • H01L2224/40499—Material of the auxiliary connecting means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H01L2224/49173—Radial fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49177—Combinations of different arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49177—Combinations of different arrangements
    • H01L2224/49179—Corner adaptations, i.e. disposition of the wire connectors at the corners of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/495—Material
    • H01L2224/49505—Connectors having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73211—Bump and TAB connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/84855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/84862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/8501—Cleaning, e.g. oxide removal step, desmearing
    • H01L2224/85013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92246—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/115—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

本发明提供一种半导体器件，能够提高半导体器件的性能。半导体器件(PKG)是通过封固部(MR)将包含高压侧开关用的第1场效应晶体管的半导体芯片(CPH)、包含低压侧开关用的第2场效应晶体管的半导体芯片(CPL)、和包含分别控制半导体芯片(CPH、CPL)的电路的半导体芯片(CPC)封固而成的半导体器件。与成为第1场效应晶体管的源极用的半导体芯片(CPH)的焊盘(PDHS1)电连接的引线(LD2)、和与成为第2场效应晶体管的漏极用的半导体芯片(CPL)的背面电极电连接的引线(LD3)配置在俯视观察时的封固部(MR)的同一边上。

Description

半导体器件
技术领域
本发明涉及半导体器件，例如，能够良好地应用于对包含高压侧开关用的场效应晶体管的半导体芯片、包含低压侧开关用的场效应晶体管的半导体芯片、和控制它们的半导体芯片进行封固而成的半导体器件。
背景技术
作为电源电路的一例而广泛使用的逆变器(inverter)电路具有如下结构：在被供给电源电压的端子与被供给接地电压的端子之间，串联连接有高压侧开关用的功率MOSFET和低压侧开关用的功率MOSFET。通过用控制电路来控制高压侧开关用的功率MOSFET的栅极电压和低压侧开关用的功率MOSFET的栅极电压，能够进行基于逆变器电路实现的电源电压的转换。
在日本特开2015-2185号公报(专利文献1)中，记载了与具备用于控制电力的多个功率芯片和控制各功率芯片的IC的电力用半导体器件相关的技术。
在日本特开2014-30049号公报(专利文献2)中，记载了使芯片焊盘1c露出于封装体3的表面3a侧的QFP21。
现有技术文献
专利文献
专利文献1：日本特开2015-2185号公报
专利文献2：日本特开2014-30049号公报
发明内容
在对包含高压侧开关用的场效应晶体管的半导体芯片、包含低压侧开关用的场效应晶体管的半导体芯片、和控制它们的半导体芯片进行封固而成的半导体器件中，期望提高性能。或者，期望提高安装半导体器件的布线基板的布线设计的自由度。或者，期望提高半导体器件的性能并且提高安装半导体器件的布线基板的布线设计的自由度。
其他课题及新的特征可从本说明书的记述及附图得以明确。
根据一个实施方式，半导体器件是通过封装体将包含高压侧开关用的第1场效应晶体管的第1半导体芯片、包含低压侧开关用的第2场效应晶体管的第2半导体芯片、和包含分别控制上述第1及第2半导体芯片的电路的第3半导体芯片封固而成的半导体器件。半导体器件还具备与上述第1半导体芯片中的上述第1场效应晶体管的漏极用的第1漏极电极电连接的第1引线、和与上述第1半导体芯片中的上述第1场效应晶体管的源极用的第1源极电极电连接的第2引线。半导体器件还具备与上述第2半导体芯片中的上述第2场效应晶体管的漏极用的第2漏极电极电连接的第3引线、和与上述第2半导体芯片中的上述第2场效应晶体管的源极用的第2源极电极电连接的第4引线。在俯视观察时，上述封装体具有沿着第1方向延伸的第1边、和沿着上述第1方向延伸且位于上述第1边的相反侧的第2边，上述第1引线和上述第4引线与上述封装体的上述第1边交叉，上述第2引线和上述第3引线与上述封装体的上述第2边交叉。在俯视观察时，上述第3半导体芯片配置在上述第1边与上述第2边之间且上述第1半导体芯片与上述第2半导体芯片之间。从上述第1引线经由上述第1半导体芯片的上述第1场效应晶体管向上述第2引线流动电流，且从上述第3引线经由上述第2半导体芯片的上述第2场效应晶体管向上述第4引线流动电流。
发明效果
根据一个实施方式，能够提高半导体器件的性能。
或者，能够提高安装半导体器件的布线基板的布线设计的自由度。
或者，能够提高半导体器件的性能并且提高安装半导体器件的布线基板的布线设计的自由度。
附图说明
图1是示意地表示在控制12相BLDC马达的控制板上形成的电路的电路图。
图2是表示汽车中的齿条与齿轮型的转向机构的说明图。
图3是表示控制板与转向轴一起旋转的状况的说明图。
图4是表示使用了一个实施方式的半导体器件的逆变器电路的电路图。
图5是一个实施方式的半导体器件的俯视图。
图6是一个实施方式的半导体器件的仰视图。
图7是一个实施方式的半导体器件的平面(俯视)透视图。
图8是一个实施方式的半导体器件的平面透视图。
图9是一个实施方式的半导体器件的平面透视图。
图10是一个实施方式的半导体器件的剖视图。
图11是一个实施方式的半导体器件的剖视图。
图12是一个实施方式的半导体器件的剖视图。
图13是一个实施方式的半导体器件的剖视图。
图14是一个实施方式的半导体器件的在制造工序中的平面图。
图15是继图14之后的半导体器件的在制造工序中的平面图。
图16是继图15之后的半导体器件的在制造工序中的平面图。
图17是继图16之后的半导体器件的在制造工序中的平面图。
图18是继图17之后的半导体器件的在制造工序中的平面图。
图19是继图18之后的半导体器件的在制造工序中的平面图。
图20是与图19相同的半导体器件的在制造工序中的剖视图。
图21是与图19相同的半导体器件的在制造工序中的剖视图。
图22是与图19相同的半导体器件的在制造工序中的剖视图。
图23是表示一个实施方式的半导体器件的安装例的平面图。
图24是表示一个实施方式的半导体器件的安装例的平面图。
图25是表示一个实施方式的半导体器件的安装例的剖视图。
图26是表示一个实施方式的半导体器件的安装例的剖视图。
图27是表示一个实施方式的半导体器件的安装例的剖视图。
图28是表示一个实施方式的半导体器件的安装例的剖视图。
图29是表示一个实施方式的半导体器件的平面透视图。
图30是表示一个实施方式的半导体器件的平面透视图。
附图标记说明
CPC、CPH、CPL  半导体芯片
LD2、LD3  引线
MR  封固部
PDHS1  焊盘
PKG  半导体器件
具体实施方式
在以下实施方式中，为方便起见，必要时分成多个部分或实施方式进行说明，但是，除特别明示的情况以外，它们之间并不是毫无关系的，而是一方为另一方的一部分或全部变形例、详细、补充说明等关系。另外，在以下实施方式中，在涉及到要素的数等(包含个数、数值、量、范围等)的情况下，除特别明示的情况以及原理上明确限定为特定数的情况等，不限于该特定数，可以是特定数以上也可以是特定数以下。而且，在以下实施方式中，其结构要素(还包含要素步骤等)除特别明示的情况以及认为原理上明确是必须的情况等，当然不必是必须的。同样地，在以下实施方式中，涉及到结构要素等的形状、位置关系等时，除特别明示的情况以及认为原理上明确不成立的情况等，还包含实质上与其形状等近似或类似的情况等。关于这一点，上述数值及范围也是一样的。
以下，基于附图详细说明实施方式。此外，在用于说明实施方式的全部附图中，对具有相同功能的部件标注相同的附图标记，并省略其重复的说明。另外，在以下实施方式中，除特别必要时以外，原则上不重复说明相同或同样的部分。
另外，在实施方式所用的附图中，存在为了便于理解附图而在剖视图中也省略了剖面线的情况。另外，也存在为了便于理解附图而在平面图中也标注了剖面线的情况。
另外，在本申请中，将场效应晶体管记载为MOSFET(Metal Oxide SemiconductorField Effect Transistor)或者仅记载为MOS，但并不作为栅极绝缘膜而将非氧化膜排除在外。即，在本申请中，在提及MOSFET时，不仅包含对栅极绝缘膜使用氧化膜(氧化硅膜)的MISFET(Metal Insulator Semiconductor Field Effect Transistor：MIS型场效应晶体管)，也包含对栅极绝缘膜使用了氧化膜(氧化硅膜)以外的绝缘膜的MISFET。
＜关于研究经过＞
近年来，看准面向汽车自动驾驶实用化的功能安全，进行了使以往的3相的BLDC(无刷DC：无刷直流)马达成为6相或者12相的BLDC马达的设计开发。由于BLDC马达不为自整流型，所以一般认为控制复杂。因此，在6相BLDC马达中，以以往的3相(U相、V相、W相)为组而具有2组，在12相BLDC马达中，以以往的3相(U相、V相、W相)为组而具有4组，由此即使某一组发生不良情况，也会避免不良情况立即显现出来。
本发明人研究了通过具备包含高压侧开关用的功率MOSFET的半导体芯片(与后述的半导体芯片CPH相当)、包含低压侧开关用的功率MOSFET的半导体芯片(与后述的半导体芯片CPL相当)、和控制它们的半导体芯片(与后述的半导体芯片CPC相当)的SiP(System inPackage，封装内系统)来控制BLDC马达的各相。通过该SiP形成了逆变器电路，从该逆变器电路供给的交流电力被供给到BLDC马达的各相的绕组。因此，作为控制6相BLDC马达或12相BLDC马达的控制板(与后述的控制板PB对应)，本发明人研究了在布线基板(与后述的布线基板PB1对应)上搭载有6个或12个上述SiP的控制板。此外，后述的半导体器件PKG与该SiP相当。
图1是示意地表示在控制12相BLDC马达的控制板上形成的电路(马达驱动系统)的电路图。在图1中，各逆变器电路INV分别由上述SiP形成。
图1所示的马达MOT是12相BLDC马达，具有12个绕组CL，各绕组CL分别与逆变器电路INV连接。即，由于针对马达MOT所具有的12个绕组分别设置逆变器电路INV，所以图1的电路共计具有12个逆变器电路INV。由于需要与逆变器电路INV的数量相应的上述SiP，所以在图1的电路中，需要12个上述SiP。各逆变器电路INV(更具体地说，逆变器电路INV中的后述的控制电路CLC)与控制电路CT连接，由该控制电路CT控制。从各逆变器电路INV向与该逆变器电路INV连接的各绕组CL供给交流电力，由此，马达MOT被驱动。
图2是表示汽车中的齿条与齿轮型的转向机构的说明图。本发明人研究了在图2的转向机构中，将实现图1的电路的控制板(电子器件、模块)PB利用转向轴SF周围的空间进行配置的情况。即，研究了转向轴SF将控制板PB贯穿的情况。
在图2所示的转向机构中，在与方向盘(转向盘)HN连结的转向轴SF的顶端，具有齿条与齿轮机构RP。当转动方向盘HN时，与之相随地转向轴SF也会旋转，该旋转运动通过齿条与齿轮机构RP而转换成水平运动，并经由拉杆TR及转向销KP而传递到车轮TY。由此，能够通过方向盘HN的操作(旋转)来改变车轮TY的朝向地进行操舵。
当转动方向盘HN时，转向轴SF也会旋转，因此在转向轴SF将控制板PB贯穿的情况下，控制板PB也会与转向轴SF一起旋转。图3是表示控制板PB与转向轴SF一起旋转的状况的说明图(平面图)。此外，图3的(a)示出控制板PB的平面形状(俯视形状)为矩形(长方形)的情况，图3的(b)示出控制板PB的平面形状为圆形的情况。
在将控制板PB的平面形状设为圆形的情况下，控制板PB旋转所需的空间最不会浪费。例如，在如图3的(a)那样控制板PB的平面形状为矩形的情况下，以该矩形的对角线的长度为直径的圆形区域成为控制板PB旋转所需的空间，因此与控制板PB的尺寸相比，控制板PB旋转所需的空间变大。与之相对，在如图3的(b)那样控制板PB的平面形状为圆形的情况下，控制板PB旋转所需的空间与控制板PB的尺寸大致相同。因此，通过将控制板PB的平面形状设为圆形，能够有效地抑制配置控制板PB所需且使该控制板PB旋转所需的空间。
因此，本发明人作为控制12相的BLDC马达的控制板PB而研究了平面形状为圆形状、且搭载了12个SiP的控制板PB。
但是，在这样的控制板PB中，由于需要排布12个SiP所需的布线，所以布线的制约变大，布线设计的自由度降低。因此，对于搭载在这样的控制板PB上的SiP，也期望适用容易进行控制板PB(布线基板)侧的布线设计那样的设计。
＜关于电路结构＞
图4是表示使用了本实施方式的半导体器件(半导体封装、电子器件)PKG的逆变器电路INV的电路图。此外，在图4中，标注了附图标记CPH的虚线所包围的部分形成在半导体芯片CPH内，标注了附图标记CPL的虚线所包围的部分形成在半导体芯片CPL内，标注了附图标记CPC的虚线所包围的部分形成在半导体芯片CPC内，标注了附图标记PKG的单点划线所包围的部分形成在半导体器件PKG内。
图4所示的逆变器电路INV中使用的半导体器件PKG具有两个功率MOSFET1、2、用于检测流向功率MOSFET1的电流的感测MOSFET3、用于检测流向功率MOSFET2的电流的感测MOSFET4、和控制电路CLC。控制电路CLC形成在半导体芯片(控制用半导体芯片)CPC内，功率MOSFET1及感测MOSFET3形成在半导体芯片(高压侧用半导体芯片、功率芯片)CPH内，功率MOSFET2及感测MOSFET4形成在半导体芯片(低压侧用半导体芯片、功率芯片)CPL内。而且，这三个半导体芯片CPC、CPH、CPL作为同一个封装而被封固，从而形成了半导体器件PKG。此外，图4的逆变器电路INV与将上述图1所示的逆变器电路INV详细示出的情况对应。
控制电路CLC包含控制功率MOSFET1的栅极的电位的高压侧用驱动电路、和控制功率MOSFET2的栅极的电位的低压侧用驱动电路。控制电路CLC是根据从半导体器件PKG的外部的控制电路CT向控制电路CLC供给的信号等来控制功率MOSFET1、2各自的栅极的电位，从而控制功率MOSFET1、2各自的动作的电路。
功率MOSFET1的栅极与控制电路CLC的高压侧用驱动电路连接，功率MOSFET2的栅极与控制电路CLC的低压侧用驱动电路连接。功率MOSFET1的漏极与端子TE1连接，功率MOSFET1的源极与端子TE2连接，功率MOSFET2的漏极与端子TE3连接，功率MOSFET2的源极与端子TE4连接。即，功率MOSFET1的源极-漏极路径串联连接在端子TE1与端子TE2之间，功率MOSFET2的源极-漏极路径串联连接在端子TE3与端子TE4之间。在图4中，附图标记D1表示功率MOSFET1的漏极，附图标记S1表示功率MOSFET1的源极，附图标记D2表示功率MOSFET2的漏极，附图标记S2表示功率MOSFET2的源极。另外，在图4中，附图标记D3表示感测MOSFET3的漏极，附图标记S3表示感测MOSFET3的源极，附图标记D4表示感测MOSFET4的漏极，附图标记S4表示感测MOSFET4的源极。控制电路CLC与端子TE5连接，该端子TE5与设在半导体器件PKG的外部的上述控制电路CT连接。
端子TE1、TE2、TE3、TE4、TE5均为半导体器件PKG的外部连接用端子，由后述的引线LD形成。其中，端子TE1为电源电位供给用的端子，后述的引线LD1与端子TE1对应。另外，端子TE4为基准电位供给用的端子，后述的引线LD4与端子TE4对应。此外，在电源电位供给用的端子TE1(引线LD1)中供给有半导体器件PKG的外部的电源(输入用电源)的高电位侧的电位(电源电位)VIN，在基准电位供给用的端子TE4(引线LD4)中供给有比向电源电位供给用的端子TE1供给的电位VIN低的基准电位、例如地电位(接地电位)GND。
另外，后述的引线LD2与端子TE2对应，后述的引线LD3与端子TE3对应。端子TE2(引线LD2)与端子TE3(引线LD3)在半导体器件PKG的外部电连接。即，成为功率MOSFET1的源极与功率MOSFET2的漏极经由设在半导体器件PKG的外部的导电路径(例如安装半导体器件PKG的后述的布线基板PB1上所设的导电路径)而电连接的状态。因此，成为功率MOSFET1和功率MOSFET2在电源电位供给用的端子TE1与基准电位供给用的端子TE4之间串联连接的状态。功率MOSFET1与高压侧用MOSFET对应，功率MOSFET2与低压侧用MOSFET对应。即，功率MOSFET1为高压侧开关(高电位侧开关)用的场效应晶体管，功率MOSFET2为低压侧开关(低电位侧开关)用的场效应晶体管。功率MOSFET1、2分别能够视为开关用的功率晶体管。
但是，将端子TE2与端子TE3电连接的导电路径不是设在半导体器件PKG的内部，而是设在半导体器件PKG的外部(例如安装半导体器件PKG的后述的布线基板PB1)。因此，在将半导体器件PKG安装于布线基板等的状态(构成了逆变器电路的状态)下，半导体器件PKG的端子TE2(引线LD2)与端子TE3(引线LD3)电连接。然而，在将半导体器件PKG单独抽出的情况下，在半导体器件PKG内，半导体器件PKG的端子TE2(引线LD2)与端子TE3(引线LD3)没有通过导体相连，而是成为没有电连接的状态。因此，功率MOSFET1(的源极)与功率MOSFET2(的漏极)的连接点TE6设在半导体器件PKG的外部(例如安装半导体器件PKG的后述的布线基板PB1)，该连接点TE6与马达MOT的绕组(负载)CL连接。
供给到使用半导体器件PKG的逆变器电路INV的直流电力通过逆变器电路INV而转换成交流电力，并向负载(在此为马达MOT的绕组CL)供给。马达MOT由从逆变器电路INV供给的交流电力驱动。
另外，后述的引线LD5a、LD5b与端子TE5对应。控制电路CLC与端子TE5(引线LD5a、LD5b)连接，该端子TE5(引线LD5a、LD5b)与设在半导体器件PKG的外部的上述控制电路CT连接。因此，半导体器件PKG内的控制电路CLC通过端子TE5(引线LD5a、LD5b)和安装了半导体器件PKG的后述的布线基板PB1的布线等而与设在半导体器件PKG的外部的上述控制电路CT(参照图1)连接。在图4中，仅示出一个端子TE5，但实际上，在半导体器件PKG中，设有多个与端子TE5对应的引线LD5a、LD5b。因此，将半导体器件PKG内的控制电路CLC与半导体器件PKG的外部的上述控制电路CT连接的导电路径存在多个，通过这些多个导电路径在半导体器件PKG的外部的上述控制电路CT与半导体器件PKG内的控制电路CLC之间进行信号的交换。半导体器件PKG内的控制电路CLC由设在半导体器件PKG的外部的上述控制电路CT控制。
通过感测MOSFET3检测(检查)流向功率MOSFET1的电流，根据在感测MOSFET3中流动的电流，控制功率MOSFET1。另外，通过感测MOSFET4检测(检查)流向功率MOSFET2的电流，根据在感测MOSFET4中流动的电流，控制功率MOSFET2。感测MOSFET3以在半导体芯片CPH内与功率MOSFET1构成电流镜电路的方式形成，另外，感测MOSFET4以在半导体芯片CPL内与功率MOSFET2构成电流镜电路的方式形成。
感测MOSFET3的漏极及栅极被功率MOSFET1共用。即，感测MOSFET3和功率MOSFET1的漏极彼此电连接而是公共的，该公共漏极与端子TE1连接，在感测MOSFET3的漏极及功率MOSFET1的漏极中供给相同的电位。另外，感测MOSFET3和功率MOSFET1的栅极彼此电连接而是公共的，该公共栅极与控制电路CLC的高压侧用驱动电路连接，从该高压侧用驱动电路向感测MOSFET3的栅极及功率MOSFET1的栅极输入相同的栅极信号(栅极电压)。另一方面，感测MOSFET3的源极不与功率MOSFET1的源极共用，功率MOSFET1的源极与端子TE2连接，与之相对，感测MOSFET3的源极与控制电路CLC连接。
另外，感测MOSFET4的漏极及栅极被功率MOSFET2共用。即，感测MOSFET4和功率MOSFET2的漏极彼此电连接而是公共的，该公共漏极与端子TE3连接，在感测MOSFET4的漏极及功率MOSFET2的漏极中供给相同的电位。另外，感测MOSFET4和功率MOSFET2的栅极彼此电连接而是公共的，该公共栅极与控制电路CLC的低压侧用驱动电路连接，从该低压侧用驱动电路向感测MOSFET4的栅极及功率MOSFET2的栅极输入相同的栅极信号(栅极电压)。另一方面，感测MOSFET4的源极不与功率MOSFET2的源极共用，功率MOSFET2的源极与端子TE4连接，与之相对，感测MOSFET4的源极与控制电路CLC连接。
＜关于半导体器件的构造＞
图5是本实施方式的半导体器件PKG的俯视图，图6是半导体器件PKG的仰视图(背面图)，图7～图9是半导体器件PKG的平面透视图，图10～图13是半导体器件PKG的剖视图。图7中示出了从下表面侧观察半导体器件PKG时的、将封固部MR透视得到的平面透视图。另外，图8示出了在图7中进一步将导线BW及金属板MP1、MP2透视(省略)时的半导体器件PKG的下表面侧的平面透视图。另外，图9示出了在图8中进一步将半导体芯片CPC、CPH、CPL透视(省略)时的半导体器件PKG的下表面侧的平面透视图。在图6～图9中，半导体器件PKG的朝向相同。另外，在图7～图9中，用虚线示出了封固部MR的外周的位置。另外，图5～图7的A1-A1线的位置处的半导体器件PKG的截面与图10大致对应，图5～图7的A2-A2线的位置处的半导体器件PKG的截面与图11大致对应，图5～图7的A3-A3线的位置处的半导体器件PKG的截面与图12大致对应，图5～图7的A4-A4线的位置处的半导体器件PKG的截面与图13大致对应。此外，各平面图中示出的附图标记X表示第1方向，附图标记Y表示与第1方向X(以下，称为X方向)正交的第2方向(以下，称为Y方向)。即，X方向和Y方向是相互正交的方向。
在本实施方式中，将形成有控制电路CLC的半导体芯片CPC、形成有作为高压侧开关用的场效应晶体管的功率MOSFET1的半导体芯片CPH、形成有作为低压侧开关用的场效应晶体管的功率MOSFET2的半导体芯片CPL集中(封装)于一个半导体封装中而成为一个半导体器件PKG。于是，除了能够实现电子器件(例如上述控制板PB)的小型化、薄型化以外，能够减小布线寄生电感，因此也能够实现高频化、高效率化。
图5～图13所示的本实施方式的半导体器件(半导体封装、电子器件)PKG是树脂封固型的半导体封装形式的半导体器件，在此为SOP(Small Outline Package)形式的半导体器件。以下，参照图5～图13说明半导体器件PKG的结构。
图5～图13所示的本实施方式的半导体器件PKG具有：芯片焊盘(芯片搭载部)DPC、DPH、DPL、搭载在该芯片焊盘DPC、DPH、DPL各自的主面上的半导体芯片CPC、CPH、CPL、金属板MP1、MP2、多条导线(接合导线)BW、多条引线LD、和将它们封固的封固部(封装体)MR。
作为树脂封固部(树脂封装体)的封固部MR由例如热固化性树脂材料等的树脂材料等构成，也能够包含填料等。例如，能够使用含有填料的环氧树脂等形成封固部MR。除了环氧类树脂以外，出于谋求低应力化等的理由，作为封固部MR的材料也可以使用添加了例如酚醛类固化剂、硅橡胶及填料等的联苯类的热固化性树脂。
封固部MR具有主面(上表面)MRa、与主面MRa为相反侧的背面(下表面、底面)MRb、和与主面MRa及背面MRb交叉的侧面MRc1、MRc2、MRc3、MRc4。即，封固部MR的外观为由主面MRa、背面MRb及侧面MRc1、MRc2、MRc3、MRc4包围而成的薄板状。在封固部MR的侧面MRc1、MRc2、MRc3、MRc4中，侧面MRc1与侧面MRc3彼此位于相反侧，侧面MRc2与侧面MRc4彼此位于相反侧，侧面MRc1与侧面MRc2、MRc4彼此交叉，侧面MRc3与侧面MRc2、MRc4彼此交叉。侧面MRc1、MRc3与X方向大致平行，侧面MRc2、MRc4与Y方向大致平行。另外，主面MRa及背面MRb分别是与X方向及Y方向双方平行的面。
另外，封固部MR在俯视观察(平面观察)时具有：沿着X方向延伸的边MRd1；沿着X方向延伸且位于边MRd1的相反侧的边MRd3；沿着Y方向延伸的边MRd2；和沿着Y方向延伸且位于边MRd2的相反侧的边MRd4。在俯视观察时，边MRd2、MRd4分别与边MRd1、MRd3交叉。在封固部MR中，边MRd1是与侧面MRc1对应的边，边MRd2是与侧面MRc2对应的边，边MRd3是与侧面MRc3对应的边，边MRd4是与侧面MRc4对应的边。即，封固部MR的各侧面MRc1、MRc2、MRc3、MRc4在俯视观察时能够视为封固部MR的各边MRd1、MRd2、MRd3、MRd4。
封固部MR的平面形状、即封固部MR的主面MRa及背面MRb的平面形状为例如矩形状(长方形状)。此外，构成封固部MR的平面形状的矩形是具有与X方向平行的边和与Y方向平行的边的矩形，封固部MR的X方向上的尺寸大于封固部MR的Y方向上的尺寸。即，在俯视观察时，与封固部MR的侧面MRc1对应的边MRd1及与封固部MR的侧面MRc3对应的边MRd3各自的长度比与封固部MR的侧面MRc2对应的边MRd2及与封固部MR的侧面MRc4对应的边MRd4各自的长度长。
多条引线LD各自的一部分被封固于封固部MR内，另一部分从封固部MR的侧面突出到封固部MR的外部。以下，将引线LD中的位于封固部MR内的部分称为内引线部，将引线LD中的位于封固部MR外的部分称为外引线部。也能够在引线LD的外引线部上形成焊锡镀覆层等镀覆层(未图示)。由此，能够容易地将半导体器件PKG安装(以焊锡安装)到布线基板等上。
此外，本实施方式的半导体器件PKG为各引线LD的一部分(外引线部)从封固部MR的侧面突出的构造，以下基于该构造进行说明，但不限定于该构造。也能够采用例如各引线LD几乎不从封固部MR的侧面突出、且各引线LD的一部分在封固部MR的背面MRb露出的结构(SON(Small Outline Nonleaded Package)型的结构)等。
多条引线LD由配置在封固部MR的侧面MRc1侧的多条引线LD、和配置在封固部MR的侧面MRc3侧的多条引线LD构成。在图5～图13的情况下，在封固部MR的侧面MRc2侧和封固部MR的侧面MRc4侧没有配置引线LD。
配置在封固部MR的侧面MRc1侧的多条引线LD在从其他角度理解时，也能够视为在俯视观察时与封固部MR的边MRd1交叉的引线LD。另外，配置在封固部MR的侧面MRc3侧的多条引线LD在从其他角度理解时，也能够视为在俯视观察时与封固部MR的边MRd3交叉的引线LD。
配置在封固部MR的侧面MRc1侧的多条引线LD在俯视观察时分别沿Y方向延伸，且在X方向上隔开规定间隔排列。另外，配置在封固部MR的侧面MRc3侧的多条引线LD在俯视观察时分别沿Y方向延伸，且在X方向上隔开规定间隔排列。配置在封固部MR的侧面MRc1侧的多条引线LD的各外引线部从封固部MR的侧面MRc1突出到封固部MR外。另外，配置在封固部MR的侧面MRc3侧的多条引线LD的各外引线部从封固部MR的侧面MRc3突出到封固部MR外。各引线LD的外引线部以使得外引线部的端部附近的下表面位于与封固部MR的背面MRb大致相同的平面上的方式被折弯加工。引线LD的外引线部作为半导体器件PKG的外部连接用端子部(外部端子)发挥功能。此外，半导体器件PKG所具有的多条引线LD包括后述的引线LD1、LD2、LD3、LD4、LD5a、LD5b、LD6、LD7、LD8。
芯片焊盘DPC是搭载半导体芯片CPC的芯片搭载部，芯片焊盘DPH是搭载半导体芯片CPH的芯片搭载部，芯片焊盘DPL是搭载半导体芯片CPL的芯片搭载部。芯片焊盘DPC、DPH、DPL各自的平面形状为例如具有与X方向平行的边和与Y方向平行的边的矩形。在图5～图13的情况下，反映半导体芯片CPC、CPH、CPL各自中Y方向上的尺寸大于X方向上的尺寸这一情况，芯片焊盘DPC、DPH、DPL各自的Y方向上的尺寸大于X方向上的尺寸。因此，半导体芯片CPC、CPH、CPL和芯片焊盘DPC、DPH、DPL各自的Y方向成为长边方向，封固部MR的X方向成为长边方向。
芯片焊盘DPH、芯片焊盘DPC和芯片焊盘DPL按该顺序在X方向上排列地配置。因此，芯片焊盘DPC配置在芯片焊盘DPH与芯片焊盘DPL之间，芯片焊盘DPH与芯片焊盘DPC在X方向上相邻，芯片焊盘DPC与芯片焊盘DPL在X方向上相邻。但是，芯片焊盘DPH与芯片焊盘DPC彼此不接触，以规定间隔分离，在它们之间夹有封固部MR的一部分。另外，芯片焊盘DPC与芯片焊盘DPL彼此不接触，以规定间隔分离，在它们之间夹有封固部MR的其他一部分。
芯片焊盘DPC、DPH、DPL和多条引线LD由导电体构成，优选由铜(Cu)或铜合金等金属材料构成。另外，优选芯片焊盘DPC、DPH、DPL和多条引线LD由相同材料(相同的金属材料)形成，由此，容易制作将芯片焊盘DPC、DPH、DPL及多条引线LD连结的引线框架，容易制作使用了引线框架的半导体器件PKG。
芯片焊盘DPC具有搭载半导体芯片CPC的一侧的主面DPCa、和与之为相反侧的背面DPCb。另外，芯片焊盘DPH具有搭载半导体芯片CPH的一侧的主面DPHa、和与之为相反侧的背面DPHb。另外，芯片焊盘DPL具有搭载半导体芯片CPL的一侧的主面DPLa、和与之为相反侧的背面DPLb。
各芯片焊盘DPC、DPH、DPL的至少一部分由封固部MR封固，在本实施方式中，芯片焊盘DPC的背面DPCb、芯片焊盘DPH的背面DPHb和芯片焊盘DPL的背面DPLb从封固部MR的主面MRa露出。由此，能够将半导体芯片CPC、CPH、CPL工作时产生的热主要从半导体芯片CPC、CPH、CPL的背面通过芯片焊盘DPC、DPH、DPL散放到半导体器件PKG的外部。
此外，半导体芯片CPC、CPH、CPL分别具有彼此位于相反侧的、作为主面的表面(半导体芯片的表面)及背面(半导体芯片的背面)。即，半导体芯片CPC、CPH、CPL分别具有作为一方的主面的表面(半导体芯片的表面)、和作为与之相反一侧的主面的背面(半导体芯片的背面)。在半导体芯片CPC、CPH、CPL各自中，半导体芯片的表面与构成该半导体芯片的最上层保护膜(HGC、HGH、HGL)的表面对应，半导体芯片的背面与构成该半导体芯片的半导体衬底的背面对应。因此，在半导体芯片CPC、CPH、CPL各自中，半导体芯片的表面与构成该半导体芯片的最上层保护膜(HGC、HGH、HGL)的表面为同一面。即，半导体芯片CPC具有最上层保护膜(最表层保护膜、保护膜、保护绝缘膜)HGC，在图11及图13中，表面CPCa是半导体芯片CPC的表面，但也是最上层保护膜HGC的表面。另外，半导体芯片CPH具有最上层保护膜(最表层保护膜、保护膜、保护绝缘膜)HGH，在图10及图13中，表面CPHa是半导体芯片CPH的表面，但也是最上层保护膜HGH的表面。另外，半导体芯片CPL具有最上层保护膜(最表层保护膜、保护膜、保护绝缘膜)HGL，在图12及图13中，表面CPLa是半导体芯片CPL的表面，但也是最上层保护膜HGL的表面。因此，在半导体芯片CPC、CPH、CPL各自中，最上层保护膜(HGC、HGH、HGL)能够视为具有(形成)该半导体芯片的表面的保护膜。在半导体芯片CPC、CPH、CPL各自中，最上层保护膜(HGC、HGH、HGL)由绝缘膜构成，形成在该半导体芯片的最上层(最表层)。在半导体芯片CPC、CPH、CPL各自中，最上层保护膜(HGC、HGH、HGL)具有使接合焊盘露出的开口部，接合焊盘从最上层保护膜(HGC、HGH、HGL)的开口部露出。
另外，在芯片焊盘DPC、DPH、DPL、引线LD及引线连结部LB2、LB4中，也能够在供半导体芯片CPC、CPH、CPL搭载的区域、供导线BW连接的区域、及供金属板MP1、MP2连接的区域形成由银(Ag)等构成的镀覆层(未图示)。由此，能够将半导体芯片CPC、CPH、CPL、金属板MP1、MP2及导线BW更确切地连接于芯片焊盘DPC、DPH、DPL、引线LD及引线连结部LB2、LB4。
在芯片焊盘DPH的主面DPHa上，以其背面朝向芯片焊盘DPH的状态搭载有半导体芯片CPH。半导体芯片CPH经由导电性的粘结层BD1而搭载在芯片焊盘DPH的主面DPHa上。在半导体芯片CPH的背面(背面整面)上形成有背面电极(电极)BEH，该背面电极BEH经由导电性的粘结层BD1与芯片焊盘DPH接合而电连接。
另外，在芯片焊盘DPL的主面DPLa上，以其背面朝向芯片焊盘DPL的状态搭载有半导体芯片CPL。半导体芯片CPL经由导电性的粘结层BD2而搭载在芯片焊盘DPL的主面DPLa上。在半导体芯片CPL的背面(背面整面)上形成有背面电极(电极)BEL，该背面电极BEL经由导电性的粘结层BD2与芯片焊盘DPL接合而电连接。
另外，在芯片焊盘DPC的主面DPCa上，以其背面朝向芯片焊盘DPC的状态搭载有半导体芯片CPC。半导体芯片CPC经由粘结层BD3而搭载在芯片焊盘DPC的主面DPCa上，该粘结层BD3可以为导电性，也可以为绝缘性。
半导体芯片CPC、CPH、CPL各自的平面形状为例如矩形状，更具体地说，是具有与X方向平行的边和与Y方向平行的边的矩形。芯片焊盘DPH的平面尺寸(平面面积)大于半导体芯片CPH的平面尺寸，芯片焊盘DPL的平面尺寸大于半导体芯片CPL的平面尺寸，芯片焊盘DPC的平面尺寸大于半导体芯片CPC的平面尺寸。因此，在俯视观察时，半导体芯片CPH内含于芯片焊盘DPH的主面DPHa，半导体芯片CPL内含于芯片焊盘DPHL的主面DPLa，半导体芯片CPC内含于芯片焊盘DPC的主面DPCa。半导体芯片CPC、CPH、CPL被封固在封固部MR内，不从封固部MR露出。
半导体芯片CPH的背面电极BEH与形成于半导体芯片CPH内的上述功率MOSFET1的漏极电连接，并且也与上述感测MOSFET3的漏极电连接。即，半导体芯片CPH的背面电极BEH兼为上述功率MOSFET1的漏极电极和上述感测MOSFET3的漏极电极。另外，半导体芯片CPL的背面电极BEL与形成于半导体芯片CPL内的上述功率MOSFET2的漏极电连接，并且也与上述感测MOSFET4的漏极电连接。即，半导体芯片CPL的背面电极BEL兼为上述功率MOSFET2的漏极电极和上述感测MOSFET4的漏极电极。粘结层BD1、BD2由导电性的接合材料(粘结材料)构成，也能够使用例如银膏等膏型导电性粘结材料或焊锡等。
在半导体芯片CPH的表面(与形成有背面电极BEH的一侧为相反侧的主面)，栅极用的接合焊盘PDHG、源极用的接合焊盘PDHS1、PDHS2、和温度检测用二极管的阳极用的接合焊盘PDHA及阴极用的接合焊盘PDHC从构成半导体芯片CPH的最上层保护膜HGH露出。另外，在半导体芯片CPL的表面(与形成有背面电极BEL的一侧为相反侧的主面)，栅极用的接合焊盘PDLG、源极用的接合焊盘PDLS1、PDLS2、和温度检测用二极管的阳极用的接合焊盘PDLA及阴极用的接合焊盘PDLC从构成半导体芯片CPL的最上层保护膜HGL露出。另外，在半导体芯片CPC的表面(与背面侧为相反侧的主面)，多个接合焊盘PDC从构成半导体芯片CPC的最上层保护膜HGC露出。此外，以下，将“接合焊盘”、“接合焊盘电极”、“焊盘电极”或“电极”仅称为“焊盘”。
半导体芯片CPC的焊盘PDC通过半导体芯片CPC的内部布线与形成于半导体芯片CPC内的上述控制电路CLC电连接。
半导体芯片CPH的栅极用的焊盘PDHG与形成于半导体芯片CPH内的上述功率MOSFET1的栅极电极及上述感测MOSFET3的栅极电极电连接。即，半导体芯片CPH的栅极用的焊盘PDHG兼为上述功率MOSFET1的栅极用焊盘和上述感测MOSFET3的栅极用焊盘。另外，半导体芯片CPH的源极用的焊盘PDHS1与形成于半导体芯片CPH内的上述功率MOSFET1的源极电连接，另一方面，半导体芯片CPH的源极用的焊盘PDHS2与形成于半导体芯片CPH内的上述感测MOSFET3的源极电连接。即，半导体芯片CPH的焊盘PDHS1与上述功率MOSFET1的源极用焊盘对应，半导体芯片CPH的焊盘PDHS2与上述感测MOSFET3的源极用焊盘对应。在半导体芯片CPH中，源极用的焊盘PDHS1的平面尺寸(面积)大于其他焊盘PDHG、PDHS2、PDHA、PDHC各自的平面尺寸。
另外，半导体芯片CPL的栅极用的焊盘PDLG与形成于半导体芯片CPL内的上述功率MOSFET2的栅极电极及上述感测MOSFET4的栅极电极电连接。即，半导体芯片CPL的栅极用的焊盘PDLG兼为上述功率MOSFET2的栅极用焊盘和上述感测MOSFET4的栅极用焊盘。另外，半导体芯片CPL的源极用的焊盘PDLS1与形成于半导体芯片CPL内的上述功率MOSFET2的源极电连接，另一方面，半导体芯片CPL的源极用的焊盘PDLS2与形成于半导体芯片CPL内的上述感测MOSFET4的源极电连接。即，半导体芯片CPL的焊盘PDLS1与上述功率MOSFET2的源极用焊盘对应，半导体芯片CPL的焊盘PDLS2与上述感测MOSFET4的源极用焊盘对应。在半导体芯片CPL中，源极用的焊盘PDLS1的平面尺寸(面积)大于其他焊盘PDLG、PDLS2、PDLA、PDLC各自的平面尺寸。
此外，在构成半导体芯片CPH的半导体衬底上，形成有构成功率MOSFET1的多个单位晶体管单元(晶体管单元：transistor cell)，功率MOSFET1通过这些多个单位晶体管单元并联连接而形成。另外，在构成半导体芯片CPL的半导体衬底上，形成有构成功率MOSFET2的多个单位晶体管单元，功率MOSFET2通过这些多个单位晶体管单元并联连接而形成。各单位晶体管单元由例如沟道栅型MISFET构成。后述的图29及图30的晶体管形成区域RG1、RG2与形成有功率MOSFET用的多个单位晶体管单元的区域对应。
即，在构成半导体芯片CPH的半导体衬底的表面上所形成的、功率MOSFET1用的多个单位晶体管单元的源极区域，与在半导体衬底上的层间绝缘膜上所形成的、构成半导体芯片CPH的公共的源极电极电连接，该源极电极从构成半导体芯片CPH的最上层保护膜HGH的开口部露出，由此形成了源极用的焊盘PDHS1。半导体芯片CPH的最上层保护膜HGH在构成半导体芯片CPH的半导体衬底上的层间绝缘膜上，以覆盖源极电极的方式形成，但具有使源极电极的至少一部分露出的开口部。另外，在构成半导体芯片CPL的半导体衬底的表面上所形成的、功率MOSFET2用的多个单位晶体管单元的源极区域，与在半导体衬底上的层间绝缘膜上所形成的、构成半导体芯片CPL的公共的源极电极电连接，该源极电极从构成半导体芯片CPL的最上层保护膜HGL的开口部露出，由此形成了源极用的焊盘PDLS1。半导体芯片CPL的最上层保护膜HGL在构成半导体芯片CPL的半导体衬底上的层间绝缘膜上，以覆盖源极电极的方式形成，但具有使源极电极的至少一部分露出的开口部。另外，构成半导体芯片CPH的半导体衬底具有作为功率MOSFET1用的多个单位晶体管单元的公共的漏极区域的功能，在该半导体衬底的背面整面上形成有背面电极BEH。另外，构成半导体芯片CPL的半导体衬底具有作为功率MOSFET2用的多个单位晶体管单元的公共的漏极区域的功能，在该半导体衬底的背面整面上形成有背面电极BEL。在半导体芯片CPH、CPL各自中，功率MOSFET(1、2)的源极-漏极间的电流在构成该半导体芯片的半导体衬底的厚度方向上流动。
在半导体芯片CPH中，不仅形成有上述功率MOSFET1及上述感测MOSFET3，还形成有温度检测用的二极管(与后述的图29及图30的二极管DA1对应)，焊盘PDHA与该温度检测用二极管(DA1)的阳极电连接，焊盘PDHC与该温度检测用二极管(DA1)的阴极电连接。另外，在半导体芯片CPL中，不仅形成有上述功率MOSFET2及上述感测MOSFET4，还形成有温度检测用的二极管(与后述的图29及图30的二极管DA2对应)，焊盘PDLA与该温度检测用二极管(DA2)的阳极电连接，焊盘PDLC与该温度检测用二极管(DA2)的阴极电连接。此外，温度检测用的二极管(DA1、DA2)在上述图4的电路图中省略了图示。
在半导体芯片CPH的表面，源极用的焊盘PDHS1以外的焊盘(在此为焊盘PDHG、PDHS2、PDHA、PDHC)沿着与半导体芯片CPC相对的一侧的边H1配置(排列)。而且，半导体芯片CPH的源极用的焊盘PDHS1以外的焊盘PDHG、PDHS2、PDHA、PDHC分别经由导线BW与半导体芯片CPC的焊盘PDC电连接。即，在焊盘PDHG、PDHS2、PDHA、PDHC各自上连接有导线BW的一端，该导线BW的另一端与半导体芯片CPC的焊盘PDC连接。半导体芯片CPH的各焊盘PDHG、PDHS2、PDHA、PDHC经由导线BW与半导体芯片CPC的焊盘PDC电连接，进一步通过半导体芯片CPC的内部布线与半导体芯片CPC内的上述控制电路CLC电连接。
另外，在半导体芯片CPL的表面，源极用的焊盘PDLS1以外的焊盘(在此为焊盘PDLG、PDLS2、PDLA、PDLC)沿着与半导体芯片CPC相对的一侧的边L1配置(排列)。而且，半导体芯片CPL的源极用的焊盘PDLS1以外的焊盘PDLG、PDLS2、PDLA、PDLC分别经由导线BW与半导体芯片CPC的焊盘PDC电连接。即，在焊盘PDLG、PDLS2、PDLA、PDLC各自上连接有导线BW的一端，该导线BW的另一端与半导体芯片CPC的焊盘PDC连接。半导体芯片CPL的各焊盘PDLG、PDLS2、PDLA、PDLC经由导线BW与半导体芯片CPC的焊盘PDC电连接，进一步通过半导体芯片CPC的内部布线与半导体芯片CPC内的上述控制电路CLC电连接。
导线(接合导线)BW为导电性的连接部件，更具体地说为导电性的导线。导线BW由金属构成，因此也能够视为金属线(金属细线)。作为导线BW，能够适合使用金(Au)导线、铜(Cu)导线或铝(Al)导线等。导线BW被封固于封固部MR内，不从封固部MR露出。在各引线LD中，导线BW的连接部位为位于封固部MR内的内引线部。
半导体芯片CPH的源极用的焊盘PDHS1(即，上述功率MOSFET1的源极)通过金属板MP1与引线连结部(引线布线部)LB2电连接。即，金属板MP1经由导电性的粘结层(接合材料)BD4与半导体芯片CPH的源极用的焊盘PDHS1接合，另外，经由导电性的粘结层(接合材料)BD5与引线连结部LB2接合。
半导体芯片CPL的源极用的焊盘PDLS1(即，上述功率MOSFET2的源极)通过金属板MP2与引线连结部(引线布线部)LB4电连接。即，金属板MP2经由导电性的粘结层(接合材料)BD6与半导体芯片CPL的源极用的焊盘PDLS1接合，另外，经由导电性的粘结层(接合材料)BD7与引线连结部LB4接合。
对于将半导体芯片CPH的源极用的焊盘PDHS1与引线LD2电连接，通过不使用导线而使用金属板MP1，能够降低功率MOSFET1的导通电阻。另外，对于将半导体芯片CPL的源极用的焊盘PDLS1与引线LD4电连接，通过不使用导线而使用金属板MP2，能够降低功率MOSFET2的导通电阻。由此，能够降低封装电阻，降低导通损失。
粘结层BD4、BD5、BD6、BD7由导电性的接合材料(粘结材料)构成，例如能够使用银膏等膏型导电性粘结材料或焊锡等。另外，对于将金属板MP1、MP2与半导体芯片CPH、CPL的源极用的焊盘PDHS1、PDLS1及引线连结部LB2、LB4接合(连接)，也可能存在不使用导电性的粘结层(接合材料)BD4、BD5、BD6、BD7而通过压接等直接接合(连接)的情况。
金属板MP1、MP2是由导电体构成的导体板，优选由铜(Cu)、铜(Cu)合金、铝(Al)或铝(Al)合金这样的导电性及热传导性高的金属(金属材料)形成。各金属板MP1、MP2的X方向及Y方向上的尺寸(宽度)分别大于导线BW的直径。
在半导体芯片CPH、CPL中产生的热除了从半导体芯片CPH、CPL的背面通过芯片焊盘DPH、DPL散放以外，还从半导体芯片CPH、CPL的表面通过金属板MP1、MP2散放，由此，能够提高在半导体芯片CPH、CPL中产生的热的散放性。
在半导体芯片CPC的多个焊盘PDC中，既不与半导体芯片CPH的焊盘连接也不与半导体芯片CPL的焊盘连接的焊盘PDC，分别通过导线BW与半导体器件PKG所具有的多条引线LD中的引线LD5a、LD5b电连接。即，在既不与半导体芯片CPH的焊盘连接也不与半导体芯片CPL的焊盘连接的半导体芯片CPC的焊盘PDC各自上，连接有导线BW的一端，该导线BW的另一端与引线LD5a的内引线部或引线LD5b的内引线部连接。各引线LD5a、LD5b能够作为半导体器件PKG内的半导体芯片CPC与半导体器件PKG的外部的上述控制电路CT之间的信号传输路径而发挥功能。
在引线LD5a、LD5b中，引线LD5a配置在封固部MR的侧面MRc1侧，引线LD5b配置在封固部MR的侧面MRc3侧。在半导体芯片CPC的表面，沿着封固部MR的侧面MRc1侧的边配置(排列)的多个焊盘PDC分别经由导线BW与配置在封固部MR的侧面MRc1侧的多条引线LD5a电连接。另外，在半导体芯片CPC的表面，沿着封固部MR的侧面MRc3侧的边配置(排列)的多个焊盘PDC分别经由导线BW与配置在封固部MR的侧面MRc3侧的多条引线LD5b电连接。各引线LD5a、LD5b不经由导体与芯片焊盘DPC、DPH、DPL、引线LD1、LD2、LD3、LD4及引线连结部LB1、LB2、LB3、LB4中的任何一个相连，是孤立的引线。即，既不与半导体芯片CPH的焊盘连接也不与半导体芯片CPL的焊盘连接的半导体芯片CPC的焊盘PDC经由导线BW与孤立的各个引线LD5a、LD5b连接。
引线连结部LB2在Y方向上与芯片焊盘DPH相邻，且以沿着侧面MRc3的方式在封固部MR内沿X方向延伸。另外，引线连结部LB4在Y方向上与芯片焊盘DPL相邻，且以沿着侧面MRc1的方式在封固部MR内沿X方向延伸。但是，引线连结部LB2与芯片焊盘DPH彼此不接触，以规定间隔分离，在它们之间夹有封固部MR的一部分。另外，引线连结部LB4与芯片焊盘DPL彼此不接触，以规定间隔分离，在它们之间夹有封固部MR的其他一部分。引线连结部LB2、LB4被封固于封固部MR内，不从封固部MR露出。
在引线连结部LB2上，一体地连接(连结)有半导体器件PKG所具有的多条引线LD中的多条引线LD2。即，引线连结部LB2与多条引线LD2一体地形成。成为多条引线LD2彼此在X方向上相邻、但多条引线LD2的内引线部彼此通过在封固部MR内沿X方向延伸的引线连结部LB2而连结的状态。因此，引线连结部LB2能够视为将多条引线LD2的内引线部彼此连结的连结部。多条引线LD2及引线连结部LB2通过金属板MP1等与形成于半导体芯片CPH内的上述功率MOSFET1的源极电连接。因此，多条引线LD2是高压侧用的上述功率MOSFET1的源极用的引线，与上述端子TE2对应。
半导体芯片CPH的源极用的焊盘PDHS1是用于输出流向功率MOSFET1的电流的焊盘。流到功率MOSFET1的电流从焊盘PDHS1向半导体芯片CPH的外部输出，并经由金属板MP1及引线连结部LB2从引线LD2(端子TE2)向半导体器件PKG的外部输出(向上述图1及图4的绕组CL输出)。
另外，在引线连结部LB4上，一体地连接(连结)有半导体器件PKG所具有的多条引线LD中的多条引线LD4。即，引线连结部LB4与多条引线LD4一体地形成。成为多条引线LD4彼此在X方向上相邻、但多条引线LD4的内引线部彼此通过在封固部MR内沿X方向延伸的引线连结部LB4而连结的状态。因此，引线连结部LB4能够视为将多条引线LD4的内引线部彼此连结的连结部。多条引线LD4及引线连结部LB4通过金属板MP2等与形成于半导体芯片CPL内的上述功率MOSFET2的源极电连接。因此，多条引线LD4是低压侧用的上述功率MOSFET2的源极用的引线，与上述端子TE4对应。即，该多条引线LD4成为上述端子TE4，上述基准电位(地电位GND)被向引线LD4(端子TE4)供给。因此，引线连结部LB4及与其一体地连接的多条引线LD4能够视为地电位供给用的接地端子部。
通过将多条引线LD2汇集地与引线连结部LB2连接，与将多条引线LD2分割的情况相比能够使体积增加，因此能够降低布线电阻，能够降低功率MOSFET1的导通损失。另外，通过将多条引线LD4汇集地与引线连结部LB4连接，与将多条引线LD4分割的情况相比能够使体积增加，因此能够降低布线电阻，能够降低功率MOSFET2的导通损失。
一体地形成的引线连结部LB2及多条引线LD2均不经由导体与芯片焊盘DPC、DPH、DPL中的任何一个相连，另外，一体地形成的引线连结部LB4及多条引线LD4均不经由导体与芯片焊盘DPC、DPH、DPL中的任何一个相连。
引线连结部LB2及与其连结的多条引线LD2以在Y方向上与芯片焊盘DPH相邻的方式，配置在封固部MR的侧面MRc3侧，引线连结部LB4及与其连结的多条引线LD4以在Y方向上与芯片焊盘DPL相邻的方式，配置在封固部MR的侧面MRc1侧。
在半导体器件PKG所具有的多条引线LD中，多条引线LD1与芯片焊盘DPH一体地形成。因此，多条引线LD1与芯片焊盘DPH电连接，并经由芯片焊盘DPH及导电性的粘结层BD1与半导体芯片CPH的背面电极BEH电连接。因此，多条引线LD1是高压侧用的上述功率MOSFET1的漏极用的引线，与上述端子TE1对应。即，该多条引线LD1成为上述端子TE1，半导体器件PKG的外部的电源(输入用电源)的高电位侧的电位(电源电位)VIN被向引线LD1(端子TE1)供给。因此，多条引线LD1能够视为电源电位供给用的端子部。
另外，在半导体器件PKG所具有的多条引线LD中，多条引线LD3与芯片焊盘DPL一体地形成。因此，多条引线LD3与芯片焊盘DPL电连接，并经由芯片焊盘DPL及导电性的粘结层BD2与半导体芯片CPL的背面电极BEL电连接。因此，多条引线LD3是低压侧用的上述功率MOSFET2的漏极用的引线，与上述端子TE3对应。因此，若仅单独地观察半导体器件PKG，则半导体器件PKG的多条引线LD2不与多条引线LD4电连接，但若为了用半导体器件PKG形成上述逆变器电路INV而将半导体器件PKG安装到布线基板等，则半导体器件PKG的多条引线LD2与多条引线LD4通过该布线基板的布线等电连接。
多条引线LD1以在Y方向上与芯片焊盘DPH相邻的方式，配置在封固部MR的侧面MRc1侧，多条引线LD3以在Y方向上与芯片焊盘DPL相邻的方式，配置在封固部MR的侧面MRc3侧。
成为多条引线LD1彼此在X方向相邻、但多条引线LD1的内引线部彼此通过在封固部MR内沿X方向延伸的引线连结部LB1而连结的状态。因此，引线连结部LB1能够视为将多条引线LD1的内引线部彼此连结的连结部。引线连结部LB1经由沿Y方向延伸的连结部LB1a与芯片焊盘DPH一体地连接。多条引线LD1与引线连结部LB1、连结部LB1a、芯片焊盘DPH一体地形成。
另外，成为多条引线LD3彼此在X方向上相邻、但多条引线LD3的内引线部彼此通过在封固部MR内沿X方向延伸的引线连结部LB3而连结的状态。因此，引线连结部LB3能够视为将多条引线LD3的内引线部彼此连结的连结部。引线连结部LB3经由沿Y方向延伸的连结部LB3a与芯片焊盘DPL一体地连接。多条引线LD3与引线连结部LB3、连结部LB3a、芯片焊盘DPL一体地形成。
在本实施方式的半导体器件PKG中，在封固部MR的侧面MRc1侧，配置有与上述端子TE1对应的多条引线LD1、和与上述端子TE4对应的多条引线LD4，在封固部MR的侧面MRc3侧，配置有与上述端子TE2对应的多条引线LD2、和与上述端子TE3对应的多条引线LD3。与上述端子TE1对应的多条引线LD1和与上述端子TE2对应的多条引线LD2在中间隔着芯片焊盘DPH(半导体芯片CPH)而位于相反侧(Y方向上的相反侧)。另外，与上述端子TE4对应的多条引线LD4和与上述端子TE3对应的多条引线LD3在中间隔着芯片焊盘DPL(半导体芯片CPL)而位于相反侧(Y方向上的相反侧)。
因此，由多条引线LD1构成的引线组和由多条引线LD4构成的引线组配置在封固部MR的相同的侧面MRc1侧，但在X方向上观察时，由多条引线LD1构成的引线组位于比由多条引线LD4构成的引线组更接近封固部MR的侧面MRc2的位置。另外，由多条引线LD2构成的引线组和由多条引线LD3构成的引线组配置在封固部MR的相同的侧面MRc3侧，但在X方向上观察时，由多条引线LD2构成的引线组位于比由多条引线LD3构成的引线组更接近封固部MR的侧面MRc2的位置。
另外，在封固部MR的侧面MRc1侧，在由多条引线LD1构成的引线组与由多条引线LD4构成的引线组之间，配置有由多条引线LD5a构成的引线组。另外，在封固部MR的侧面MRc3侧，在由多条引线LD2构成的引线组与由多条引线LD3构成的引线组之间，配置有由多条引线LD5b构成的引线组。
因此，在封固部MR的侧面MRc1侧，在从芯片焊盘DPH朝向芯片焊盘DPL的方向上，由多条引线LD1构成的引线组、由多条引线LD5a构成的引线组、和由多条引线LD4构成的引线组按该顺序排列。另外，在封固部MR的侧面MRc3侧，在从芯片焊盘DPH朝向芯片焊盘DPL的方向上，由多条引线LD2构成的引线组、由多条引线LD5b构成的引线组、和由多条引线LD3构成的引线组按该顺序排列。
另外，在芯片焊盘DPC上一体地连结有多条引线LD8。这些引线LD8在制造半导体器件PKG时用于将芯片焊盘DPC支承于后述的引线框架LF的框架框。因此，引线LD8不与半导体芯片CPC、CPH、CPL中的任何一个焊盘电连接，另外，也不与半导体芯片CPH、CPL的背面电极BEH、BEL电连接。因此，引线LD8不会作为半导体器件PKG内的半导体芯片CPC与半导体器件PKG的外部的上述控制电路CT之间的信号传输路径发挥功能，另外，也不会作为半导体器件PKG内的半导体芯片CPH、CPL与半导体器件PKG的外部的上述马达MOT(绕组CL)之间的电流路径发挥功能。与芯片焊盘DPC连结的引线LD8分别配置在封固部MR的侧面MRc1侧和侧面MRc3侧。
另外，在芯片焊盘DPH上一体地连结有配置在封固部MR的侧面MRc3侧的引线LD6。该引线LD6在制造半导体器件PKG时用于将芯片焊盘DPH支承于后述的引线框架LF的框架框。另外，在芯片焊盘DPL上一体地连结有配置在封固部MR的侧面MRc1侧的引线LD7。该引线LD7在制造半导体器件PKG时用于将芯片焊盘DPL支承于后述的引线框架LF的框架框。引线LD6的数量比引线LD1的数量少，可以为一条。另外，引线LD7的数量比引线LD3的数量少，可以为一条。
另外，与芯片焊盘DPH一体地连结的悬垂引线TL配置在封固部MR的侧面MRc2侧，与芯片焊盘DPL一体地连结的悬垂引线TL配置在封固部MR的侧面MRc4侧。该悬垂引线TL在制造半导体器件PKG时用于将芯片焊盘DPH、DPL支承于后述的引线框架LF的框架框。悬垂引线TL不从封固部MR的侧面突出。
配置在封固部MR的侧面MRc1侧的多条引线LD1和配置在封固部MR的侧面MRc3侧的引线LD6由于与芯片焊盘DPH一体地形成，所以与搭载在芯片焊盘DPH上的半导体芯片CPH的背面电极BEH电连接。另外，配置在封固部MR的侧面MRc3侧的多条引线LD3和配置在封固部MR的侧面MRc1侧的引线LD7由于与芯片焊盘DPL一体地形成，所以与搭载在芯片焊盘DPL上的半导体芯片CPL的背面电极BEL电连接。然而，引线LD6、LD7不作为半导体器件PKG内的半导体芯片CPH、CPL与半导体器件PKG的外部的上述马达MOT(绕组CL)之间的电流路径发挥功能，另外，也不作为半导体器件PKG内的半导体芯片CPC与半导体器件PKG的外部的上述控制电路CT之间的信号传输路径发挥功能。
即，在半导体器件PKG中，当功率MOSFET1成为导通状态时，从功率MOSFET1的漏极用的引线LD1通过半导体芯片CPH(功率MOSFET1)向功率MOSFET1的源极用的引线LD2流动电流。另外，在半导体器件PKG中，当功率MOSFET2成为导通状态时，从功率MOSFET2的漏极用的引线LD3通过半导体芯片CPL(功率MOSFET2)向功率MOSFET2的源极用的引线LD4流动电流。当功率MOSFET1成为导通状态时作为经由功率MOSFET1流动的电流的路径而发挥功能的不是引线LD6而是引线LD1，另外，当功率MOSFET2成为导通状态时作为经由功率MOSFET2流动的电流的路径而发挥功能的不是引线LD7而是引线LD3。
另外，在半导体器件PKG中，与功率MOSFET1的源极电连接的源极用引线(在此为引线LD2)仅配置在封固部MR的侧面MRc3侧，而没有配置在封固部MR的侧面MRc1、MRc2、MRc4侧。另外，在半导体器件PKG中，与功率MOSFET2的源极电连接的源极用引线(在此为引线LD4)仅配置在封固部MR的侧面MRc1侧，而没有配置在封固部MR的侧面MRc2、MRc3、MRc4侧。
＜关于半导体器件的制造工序＞
接下来，说明上述图5～图13所示的半导体器件PKG的制造工序(组装工序)。图14～图22是本实施方式的半导体器件PKG的在制造工序中的平面图或剖视图。在图14～图22中，图14～图19是平面图，图20～图22是剖视图，其中图20～图22是与图19相同的工序阶段的剖视图。
对于制造半导体器件PKG，首先，准备引线框架LF，另外，准备半导体芯片CPC、CPH、CPL。引线框架LF和半导体芯片CPC、CPH、CPL哪个在先准备均可，另外，也可以同时准备。
如图14所示，引线框架LF一体地具有框架框(未图示)、芯片焊盘DPC、DPH、DPL、多条引线LD、引线连结部LB1、LB2、LB3、LB4、和悬垂引线TL。各引线LD的一方的端部与框架框连结。各芯片焊盘DPC、DPH、DPL经由一部分的引线LD与框架框连结。具体地说，芯片焊盘DPC通过引线LD8与框架框连结，芯片焊盘DPH通过引线LD1、LD6及悬垂引线TL与框架框连结，芯片焊盘DPL通过引线LD3、LD7及悬垂引线TL与框架框连结。引线框架LF由例如以铜(Cu)为主成分的金属材料构成，具体地说，由铜(Cu)或铜(Cu)合金构成。在图14中，示出了引线框架LF中的从该处开始制造一个半导体器件PKG的区域。
此外，在直至进行模塑工序来形成封固部MR为止，对于引线框架LF，在芯片焊盘DPC、DPH、DPL的主面DPCa、DPHa、DPLa朝向上方的状态下，进行以下的制造工序(组装工序)。
接着，如图15所示，进行半导体芯片CPH、CPL的芯片接合工序，将半导体芯片CPH经由导电性的接合材料(芯片焊接材料)搭载到引线框架LF的芯片焊盘DPH的主面DPHa上，将半导体芯片CPL经由导电性的接合材料(芯片焊接材料)搭载到芯片焊盘DPL的主面DPLa上。作为导电性的接合材料，能够使用例如银膏等。此时，以半导体芯片CPH、CPL的背面侧朝向芯片焊盘DPH、DPL的主面DPHa、DPLa侧的方式搭载(配置)半导体芯片CPH、CPL。然后，通过进行使导电性的接合材料固化的处理(热处理)，形成由固化后的导电性的接合材料构成的粘结层BD1、BD2。由此，半导体芯片CPH、CPL通过粘结层BD1、BD2而接合并固定于芯片焊盘DPH、DPL。此外，在图15中没有图示出粘结层BD1、BD2，但在上述图10、图12及图13示出了粘结层BD1、BD2。然后，还能够进行基于等离子体的清洁化处理(等离子体清洁处理)。通过该等离子体清洁处理，半导体芯片CPH、CPL的焊盘PDHS1、PDLS1被清洁，变得之后容易接合金属板MP1、MP2。
接着，如图16所示，将搭载在芯片焊盘DPH上的半导体芯片CPH的源极用的焊盘PDHS1、与引线框架LF的引线连结部LB2经由金属板MP1连接，另外，将搭载在芯片焊盘DPL上的半导体芯片CPL的源极用的焊盘PDLS1、与引线框架LF的引线连结部LB4经由金属板MP2连接。即，将半导体芯片CPH的焊盘PDHS1和与引线连结部LB2一体地连结的多条引线LD2经由金属板MP1电连接，另外，将半导体芯片CPL的焊盘PDLS1和与引线连结部LB4一体地连结的多条引线LD4经由金属板MP2电连接。
金属板MP1经由导电性的粘结层(接合材料)BD4与半导体芯片CPH的源极用的焊盘PDHS1接合，另外，经由导电性的粘结层(接合材料)BD5与引线连结部LB2接合。另外，金属板MP2经由导电性的粘结层(接合材料)BD6与半导体芯片CPL的源极用的焊盘PDLS1接合，另外，经由导电性的粘结层(接合材料)BD7与引线连结部LB4接合。作为粘结层BD4、BD5、BD6、BD7，能够使用例如银膏或焊锡等。此外，在图16没有图示出粘结层BD4、BD5、BD6、BD7，但在上述图10及图12中示出了粘结层BD4、BD5、BD6、BD7。
此外，在此，说明在将半导体芯片CPC搭载到芯片焊盘DPC上之前进行金属板MP1、MP2的接合工序的情况。在搭载芯片焊盘DPC之前进行金属板MP1、MP2的接合工序是为了防止半导体芯片CPC暴露于伴随着金属板MP1、MP2的接合工序的热处理(金属板MP1、MP2用的接合材料(BD4、BD5、BD6、BD7)的固化工序等)中。由此，能够更加提高半导体芯片CPC的可靠性。
接着，如图17所示，进行半导体芯片CPC的芯片接合工序，将半导体芯片CPC经由接合材料(芯片焊接材料)搭载到引线框架LF的芯片焊盘DPC的主面DPCa上。作为接合材料，能够使用例如银膏或绝缘性膏等。此时，以半导体芯片CPC的背面侧朝向芯片焊盘DPC的主面DPCa侧的方式搭载(配置)半导体芯片CPC。然后，通过进行使接合材料固化的处理(热处理)，形成由固化后的接合材料构成的粘结层BD3。由此，半导体芯片CPC通过粘结层BD3而接合并固定于芯片焊盘DPC。此外，在图17中没有图示出粘结层BD3，但在上述图11及图13中示出了粘结层BD3。然后，还能够进行等离子体清洁处理。通过该等离子体清洁处理，半导体芯片CPC、CPH、CPL的焊盘被清洁，变得容易接合导线BW。
接着，如图18所示，进行导线接合工序。即，将半导体芯片CPH的多个焊盘(PDHG、PDHS2、PDHA、PDHC)与半导体芯片CPC的多个焊盘(PDC)之间、半导体芯片CPL的多个焊盘(PDLG、PDLS2、PDLA、PDLC)与半导体芯片CPC的多个焊盘(PDC)之间、以及半导体芯片CPC的多个焊盘(PDC)与引线框架LF的多条引线(LD5a、LD5b)之间分别经由导线BW电连接。
也能够将由不同材料构成的多种导线用作导线BW。例如，将半导体芯片CPC的多个焊盘(PDC)与引线框架LF的多条引线(LD5a、LD5b)之间分别经由由铜(Cu)构成的导线BW电连接。而且，将半导体芯片CPH的多个焊盘(PDHG、PDHS2、PDHA、PDHC)与半导体芯片CPC的多个焊盘(PDC)之间、以及半导体芯片CPL的多个焊盘(PDLG、PDLS2、PDLA、PDLC)与半导体芯片CPC的多个焊盘(PDC)之间分别经由由金(Au)构成的导线BW电连接。
接着，进行基于模塑工序(树脂成形工序)的树脂封固，如图19～图22所示，将半导体芯片CPC、CPH、CPL及与其连接的多条导线BW和金属板MP1、MP2通过封固部MR进行封固。通过该模塑工序，形成了将半导体芯片CPC、CPH、CPL、芯片焊盘DPC、DPH、DPL、多条导线BW、金属板MP1、MP2、引线连结部LB1、LB2、LB3、LB4及多条引线LD的内引线部封固的封固部MR。同时如图20～图22所示，在模塑工序中，以芯片焊盘DPC、DPH、DPL的各背面DPCb、DPHb、DPLb从封固部MR的主面MRa露出的方式形成封固部MR。
此外，至该模塑工序为止的各工序在芯片焊盘DPC、DPH、DPL的主面DPCa、DPHa、DPLa朝向上方的状态下进行。因此，在进行模塑工序而形成了封固部MR的阶段，封固部MR的背面MRb朝向上方。然而，在将制造出的半导体器件PKG安装到布线基板等上时，以封固部MR的背面MRb与布线基板相对的方式将半导体器件PKG安装到布线基板上。
接着，根据需要在从封固部MR露出的引线LD的外引线部上形成镀覆层(未图示)。然后，与封固部MR一起将引线框架LF的上下(表背)翻转之后，在封固部MR的外部在规定位置切断引线LD，使切断部分从引线框架LF的框架框分离。
接着，对从封固部MR突出的引线LD的外引线部进行折弯加工(引线加工、引线成形)。
像这样，制造出上述图5～图12所示那样的半导体器件PKG。
＜关于半导体器件PKG的安装例＞
图23～图28是表示半导体器件PKG的安装例的平面图(图23及图24)或剖视图(图25～图28)。
本实施方式的半导体器件PKG是构成逆变器电路INV的半导体器件，能够通过一个半导体器件PKG形成一个逆变器电路INV。在控制作为12相BLDC马达的上述马达MOT的情况下，需要12个逆变器电路INV，因此需要12个半导体器件PKG，在公共的布线基板(安装基板、PCB(Printed circuit board)基板)PB1上安装12个半导体器件PKG。
通过布线基板PB1和安装(搭载)在布线基板PB1上的12个半导体器件PKG构成了上述控制板PB。即，上述控制板PB与在布线基板PB1上安装(搭载)12个半导体器件PKG而成的部件对应。因此，布线基板PB1的平面形状成为控制板PB的平面形状。由于控制板PB的平面形状为圆形状，所以布线基板PB1的平面形状也为圆形状。
在图23的情况和图24的情况中的任一情况下，均在圆形状的布线基板PB1的主面(上表面)PB1a上沿着布线基板PB1的周缘部(缘、外周)以环状排列配置有多个(在此为12个)半导体器件PKG。另外，在图23的情况和图24的情况中的任一情况下，均为在俯视观察时，配置在圆形的布线基板PB1上的多个(12个)半导体器件PKG各自与圆形的布线基板PB1的中心之间的距离彼此相同。
此外，在图23的情况下，在配置于布线基板PB1上的12个半导体器件PKG各自中，短边方向(Y方向、即与侧面MRc2、MRc4平行的方向)与构成布线基板PB1的平面形状的圆的半径方向大致平行。另一方面，在图24的情况下，在配置于布线基板PB1上的12个半导体器件PKG各自中，长边方向(X方向、即与侧面MRc1、MRc3平行的方向)与构成布线基板PB1的平面形状的圆的半径方向大致平行。
另外，在布线基板PB1上设有用于供上述转向轴SF(参照上述图2)贯穿的孔(贯穿孔、开口部)HL。该孔HL在俯视观察时形成在圆形状的布线基板PB1的大致中心，将布线基板PB1贯穿。孔HL的平面形状与上述转向轴SF的截面形状(相对于转向轴SF的轴向大致垂直的截面形状)大致一致，为例如大致圆形状。通过在布线基板PB1上设置孔HL，能够将安装有12个半导体器件PKG的布线基板PB1(即上述控制板PB)以上述转向轴SF贯穿于布线基板PB1的孔HL的方式进行配置(参照上述图2)。
此外，在此，说明了在平面形状为圆形状且设有孔HL的布线基板PB1上安装多个(更具体地说是12个)半导体器件PKG的情况，作为其他方式，也能够是在平面形状为圆形状但不具有孔HL的布线基板PB1上安装多个(更具体地说是12个)半导体器件PKG的情况。
图25～图28与图23的主要部分剖视图或图24的主要部分剖视图对应。图25的剖视图是与上述图10相当的位置(即与上述图5～图7的A1-A1线相当的位置)处的剖视图，图26的剖视图是与上述图11相当的位置(即与上述图5～图7的A2-A2线相当的位置)处的剖视图。另外，图27的剖视图是与上述图12相当的位置(即与上述图5～图7的A3-A3线相当的位置)处的剖视图，图28的剖视图是与上述图13相当的位置(即与上述图5～图7的A4-A4线相当的位置)处的剖视图。
同时如图25～图28所示，各半导体器件PKG以封固部MR的背面MRb与布线基板PB1的主面(上表面)PB1a相对的朝向搭载在布线基板PB1的主面PB1a上。而且，各半导体器件PKG的多条引线LD分别经由焊锡等导电性的接合材料SD而接合并固定于形成在布线基板PB1的主面PB1a上的多个端子(电极)TM。即，各半导体器件PKG的多条引线LD分别经由导电性的接合材料SD与形成在布线基板PB1的主面PB1a上的多个端子TM电连接。
布线基板PB1所具有的多个端子TM包含经由布线基板PB1的布线等被供给上述电位(电源电位)VIN的端子TM1、和经由布线基板PB1的布线等被供给地电位GND的端子TM4。另外，布线基板PB1所具有的多个端子TE也包含经由布线基板PB1的布线等与上述控制电路CT电连接的端子TM5、和经由布线基板PB1的布线等与上述马达MOT(绕组CL)连接的端子TM2、TM3。布线基板PB1的各端子TM与布线基板PB1的布线电连接。另外，布线基板PB1的端子TM2与端子TM3经由布线基板PB1的布线等而相互电连接。作为布线基板PB1，能够使用仅在布线基板的一方的主面上形成有布线层(布线)的布线基板、或在布线基板的彼此位于相反侧的两方的主面上形成有布线层(布线)的布线基板、或者在布线基板的两方的主面上和布线基板的内部形成有布线层(布线)的布线基板(所谓的多层布线基板)等。
在各半导体器件PKG中，引线LD1经由导电性的接合材料(焊锡)SD与端子TM1接合而电连接，引线LD2经由导电性的接合材料(焊锡)SD与端子TM2接合而电连接，引线LD3经由导电性的接合材料(焊锡)SD与端子TM3接合而电连接。另外，在各半导体器件PKG中，引线LD4经由导电性的接合材料(焊锡)SD与端子TM4接合而电连接，引线LD5a、LD5b经由导电性的接合材料(焊锡)SD与端子TM5接合而电连接。
由此，从布线基板PB1的端子TM1经由布线基板PB1的布线等向半导体器件PKG的引线LD1供给上述电位(电源电位)VIN，进一步从引线LD1经由半导体器件PKG内的芯片焊盘DPH向半导体器件PKG内的半导体芯片CPH的背面电极BEH供给该电位VIN。另外，从布线基板PB1的端子TM4经由布线基板PB1的布线等向半导体器件PKG的引线LD4供地电位GND，进一步从引线LD4经由半导体器件PKG内的金属板MP2向半导体器件PKG内的半导体芯片CPL的源极用的焊盘PDLS1供给该地电位GND。另外，在半导体器件PKG内的半导体芯片CPC内形成的上述控制电路CLC能够通过半导体器件PKG内的半导体芯片CPC的焊盘PDC、半导体器件PKG内的导线BW、半导体器件PKG的引线LD5a、LD5b、布线基板PB1的端子TM5及布线基板PB1的布线等与上述控制电路CT进行信号的交换。
另外，半导体器件PKG的引线LD2和引线LD3分别经由导电性的接合材料(焊锡)SD与端子TM2和端子TM3电连接，而布线基板PB1的端子TM2和端子TM3经由布线基板PB1的布线等电连接。即，布线基板PB1的端子TM2和端子TM3在半导体器件PKG的外部经由导体(具体地说布线基板PB1的布线等)电连接。因此，在将半导体器件PKG安装于布线基板PB1上的状态下，半导体器件PKG的引线LD2和引线LD3经由布线基板PB1的端子TM2、TM3及布线而相互电连接，而且通过布线基板PB1的布线等与上述马达(绕组CL)电连接。
另外，在图25～图28的情况下，在搭载于布线基板PB1上的各半导体器件PKG的封固部MR的主面MRa上，经由绝缘性的粘结材料BD11而配置(搭载)有散热器(壳体)HS。作为绝缘性的粘结材料BD11，能够使用例如具有绝缘性的热传导性润滑脂等。作为散热器HS，能够使用例如翅片型的散热器等。
在半导体器件PKG中，芯片焊盘DPC、DPH、DPL的背面DPCb、DPHb、DPLb从封固部MR的主面MRa露出，该芯片焊盘DPC、DPH、DPL的背面DPCb、DPHb、DPLb经由绝缘性的粘结材料BD11与散热器HS接合。即，在半导体器件PKG的芯片焊盘DPC、DPH、DPL的背面DPCb、DPHb、DPLb与散热器HS之间夹有绝缘性的粘结材料BD11。由此，能够将在半导体器件PKG内的半导体芯片CPC、CPH、CPL中产生的热通过芯片焊盘DPC、DPH、DPL及粘结材料BD11(热传导性润滑脂)散放到散热器HS。
另外，对于将散热器HS安装于半导体器件PKG，通过使用绝缘性的粘结材料BD11，能够防止半导体器件PKG的芯片焊盘DPC、DPH、DPL彼此经由粘结材料BD11及散热器HS而电连接，且能够将热容量大的(体积大的)散热器HS安装于半导体器件PKG。
＜关于主要特征和效果＞
本实施方式的半导体器件PKG具备包含高压侧开关用的功率MOSFET1(第1场效应晶体管)的半导体芯片CPH(第1半导体芯片)、和包含低压侧开关用的功率MOSFET2(第2场效应晶体管)的半导体芯片CPL(第2半导体芯片)。半导体器件PKG还具备包含用于控制各个半导体芯片CPH、CPL的控制电路CLC的半导体芯片CPC(第3半导体芯片)。半导体器件PKG还具备供半导体芯片CPH搭载的芯片焊盘DPH(第1芯片搭载部)、供半导体芯片CPL搭载的芯片焊盘DPL(第2芯片搭载部)、和供半导体芯片CPC搭载的芯片焊盘DPC(第3芯片搭载部)。
半导体芯片CPH具有表面(第1主面)及与之为相反侧的背面(第1背面)，半导体芯片CPL具有表面(第2主面)及与之为相反侧的背面(第2背面)，半导体芯片CPC具有表面(第3主面)及与之为相反侧的背面(第3背面)。半导体芯片CPH具有最上层保护膜HGH(第1保护膜)、从最上层保护膜HGH露出且与功率MOSFET1的源极(第1源极)电连接的焊盘PDHS1(第1源极电极)、和形成在半导体芯片CPH的背面上且与功率MOSFET1的漏极(第1漏极)电连接的背面电极BEH(第1漏极电极)。半导体芯片CPL具有最上层保护膜HGL(第2保护膜)、从最上层保护膜HGL露出且与功率MOSFET2的源极(第2源极)电连接的焊盘PDLS1(第2源极电极)、和形成在半导体芯片CPL的背面上且与功率MOSFET2的漏极(第2漏极)电连接的背面电极BEL(第2漏极电极)。
半导体器件PKG还具备与半导体芯片CPH的背面电极BEH电连接的引线LD1(第1引线)、和经由金属板MP1(第1导电性连接部件)与半导体芯片CPH的焊盘PDHS1电连接的引线LD2(第2引线)。半导体器件PKG还具备与半导体芯片CPL的背面电极BEL电连接的引线LD3(第3引线)、和经由金属板MP2(第2导电性连接部件)与半导体芯片CPL的焊盘PDLS1电连接的引线LD4(第4引线)。半导体器件PKG还具备封固部MR(封装体)，封固部MR将半导体芯片CPH、CPL、CPC、金属板MP1、MP2、芯片焊盘DPH的至少一部分、芯片焊盘DPL的至少一部分、芯片焊盘DPC的至少一部分、引线LD1的一部分、引线LD2的一部分、引线LD3的一部分、和引线LD4的一部分封固。在俯视观察时，封固部MR具有沿着X方向(第1方向)延伸的边MRd1(第1边)、和沿着X方向延伸且位于边MRd1的相反侧的边MRd3(第2边)。
本实施方式的主要特征中的一个特征在于，在俯视观察时，半导体芯片CPC配置在封固部MR的边MRd1与边MRd3之间、且半导体芯片CPH与半导体芯片CPL之间。
本实施方式的主要特征中的另一特征在于，引线LD1和引线LD4与封固部MR的边MRd1交叉，引线LD2和引线LD3与封固部MR的边MRd3交叉。即，引线LD1和引线LD4配置在封固部MR的侧面MRc1侧，引线LD2和引线LD3配置在封固部MR的侧面MRc3侧。此外，在半导体器件PKG中，从引线LD1经由半导体芯片CPH的功率MOSFET1向引线LD2流动电流，另外，从引线LD3经由半导体芯片CPL的功率MOSFET2向引线LD4流动电流。
以下，说明采用这样的特征的理由。
半导体芯片CPH、CPL均为形成有开关用的场效应晶体管(功率晶体管)的半导体芯片，因此发热量大。因此，半导体芯片CPH、CPL可能成为热源。同时考虑如下情况：与本实施方式不同、没有将半导体芯片CPC配置在半导体芯片CPH与半导体芯片CPL之间而将半导体芯片CPH与半导体芯片CPL以彼此相邻的方式配置。该情况对应于例如半导体芯片CPH、半导体芯片CPL和半导体芯片CPC依次沿X方向排列的情况、或半导体芯片CPC、半导体芯片CPH和半导体芯片CPL依次沿X方向排列的情况等。然而，若将发热量大的半导体芯片CPH和半导体芯片CPL以彼此相邻的方式配置，则会发生半导体芯片CPH与半导体芯片CPL之间的热干涉，可能会降低半导体器件的可靠性。这是因为，若将发热量大的半导体芯片CPH和半导体芯片CPL以彼此相邻的方式配置，则半导体芯片CPL容易受到半导体芯片CPH的发热影响，另外，半导体芯片CPH容易受到半导体芯片CPL的发热影响。
因此，在本实施方式的半导体器件PKG中，在俯视观察时，将半导体芯片CPC配置在半导体芯片CPH与半导体芯片CPL之间。通过在半导体芯片CPH与半导体芯片CPL之间配置半导体芯片CPC，能够增大半导体芯片CPH与半导体芯片CPL之间的距离(间隔)，因此能够抑制或防止半导体芯片CPH与半导体芯片CPL之间的热干涉。即，通过在半导体芯片CPH与半导体芯片CPL之间配置半导体芯片CPC，半导体芯片CPL难以受到半导体芯片CPH的发热影响，另外，半导体芯片CPH难以受到半导体芯片CPL的发热影响。因此，能够提高半导体器件PKG的可靠性。因此，能提高半导体器件PKG的性能。
另外，在俯视观察时，通过将半导体芯片CPC配置在半导体芯片CPH与半导体芯片CPL之间，能够抑制半导体器件PKG的尺寸，且能够增大半导体芯片CPH与半导体芯片CPL之间的距离，因此能够同时实现半导体芯片CPH与半导体芯片CPL之间的热干涉抑制、和半导体器件PKG的小型化。
另外，由于需要将高压侧开关用的功率MOSFET1与低压侧开关用的功率MOSFET2串联连接，所以需要将半导体芯片CPH的焊盘PDHS1(功率MOSFET1的源极用的焊盘电极)与半导体芯片CPL的背面电极BEL(功率MOSFET2的漏极用的背面电极)电连接。
在与本实施方式不同、半导体芯片CPH与半导体芯片CPL彼此相邻的情况下，能够将搭载半导体芯片CPL的芯片焊盘DPL和半导体芯片CPH的焊盘PDHS1通过金属板连接，能够经由该金属板将半导体芯片CPH的焊盘PDHS1与半导体芯片CPL的背面电极BEL电连接。因此，在与本实施方式不同、半导体芯片CPH与半导体芯片CPL彼此相邻的情况下，在半导体器件PKG内(即在封固部MR内)，容易将半导体芯片CPH的焊盘PDHS1与半导体芯片CPL的背面电极BEL经由导体连接。
然而，在本实施方式中，如上所述，为了防止半导体芯片CPH与半导体芯片CPL之间的热干涉，将半导体芯片CPC配置在半导体芯片CPH与半导体芯片CPL之间。该情况下，对于将搭载半导体芯片CPL的芯片焊盘DPL与半导体芯片CPH的焊盘PDHS1通过金属板连接，会受到存在于半导体芯片CPH、CPL间的半导体芯片CPC妨碍而变得困难。因此，在如本实施方式这样将半导体芯片CPC配置在半导体芯片CPH与半导体芯片CPL之间的情况下，在半导体器件PKG内(即在封固部MR内)，难以将半导体芯片CPH的焊盘PDHS1与半导体芯片CPL的背面电极BEL经由导体连接。
因此，在本实施方式中，将与半导体芯片CPH的焊盘PDHS1(经由金属板MP1)电连接的引线LD2(第2引线)、和与半导体芯片CPL的背面电极BEL电连接的引线LD3(第3引线)设于半导体器件PKG。由此，能够将半导体器件PKG的引线LD2和引线LD3在半导体器件PKG的外部电连接，由此，能够将半导体芯片CPH的焊盘PDHS1(功率MOSFET1的源极用的焊盘电极)与半导体芯片CPL的背面电极BEL(功率MOSFET2的漏极用的背面电极)电连接。例如，在将半导体器件PKG安装于布线基板PB1上时，能够经由该布线基板PB1的布线等将半导体器件PKG的引线LD2与引线LD3电连接。
因此，在本实施方式中，将与半导体芯片CPH的背面电极BEH电连接的引线LD1、与半导体芯片CPH的焊盘PDHS1电连接的引线LD2、与半导体芯片CPL的背面电极BEL电连接的引线LD3、和与半导体芯片CPL的焊盘PDLS1电连接的引线LD4设于半导体器件PKG。由此，在将半导体器件PKG安装于布线基板PB1的状态下，能够向引线LD1供给电位(电源电位)VIN，向引线LD4供给比电位(电源电位)VIN低的基准电位(地电位GND)，并且，能够将半导体芯片CPH所包含的功率MOSFET1和半导体芯片CPL所包含的功率MOSFET2在电位VIN与基准电位(GND)之间串联连接。由此，能够使半导体芯片CPH所包含的功率MOSFET1作为高压侧开关发挥功能，使半导体芯片CPL所包含的功率MOSFET2作为低压侧开关发挥功能。
然而，在本实施方式中，不仅仅在半导体器件PKG上设置这些引线LD1、LD2、LD3、LD4，还对这些引线LD1、LD2、LD3、LD4的配置位置进行了研究。
即，在本实施方式中，在俯视观察时，引线LD1和引线LD4配置在封固部MR的侧面MRc1侧，引线LD2和引线LD3配置在封固部MR的侧面MRc3侧。即，在封固部MR的同一侧面(在此为侧面MRc3)侧配置引线LD2和引线LD3，并在其相反侧的侧面(在此为侧面MRc1)侧配置引线LD1和引线LD4。也就是说，在俯视观察时，引线LD1和引线LD4与封固部MR的边MRd1交叉，引线LD2和引线LD3与封固部MR的边MRd3交叉。
在本实施方式中，通过将引线LD2和引线LD3配置在封固部MR的同一侧面(在此为侧面MRc3)侧，容易将半导体器件PKG的引线LD2和引线LD3在半导体器件PKG的外部电连接。即，在将半导体器件PKG安装于布线基板PB1上时，容易经由该布线基板PB1的布线等将半导体器件PKG的引线LD2与引线LD3电连接。
假设与本实施方式不同、引线LD1和引线LD3配置在封固部MR的侧面MRc1侧且引线LD2和引线LD4配置在封固部MR的侧面MRc3侧的情况。该情况下，需要利用安装半导体器件的布线基板PB1的布线将配置在封固部MR的侧面MRc3侧的引线LD2和配置在封固部MR的侧面MRc1侧的引线LD3电连接。然而，若要利用布线基板PB1的布线将配置在封固部MR的互为相反侧的侧面的引线彼此电连接，则难以在布线基板PB1上高效地配置布线，布线设计的制约变大。因此，在布线基板PB1中，不仅难以高效地配置将引线LD2与引线LD3连接的布线，也难高效地配置除此以外的布线。这会导致布线基板PB1的布线设计的自由度的降低，另外，也可能导致布线基板PB1的平面尺寸的增大。
也就是说，若对将引线LD2和引线LD3双方配置在封固部MR的同一侧面(MRc3)的情况、和将引线LD2配置在封固部MR的互为相反侧的两个侧面(MRc1、MRc3)中的一方且将引线LD3配置在另一方的情况进行比较，则前者更容易利用安装半导体器件PKG的布线基板PB1的布线将引线LD2和引线LD3电连接。
因此，通过像本实施方式这样将引线LD2和引线LD3配置在封固部MR的同一侧面(在此为侧面MRc3)侧，在将半导体器件PKG安装于布线基板(PB1)上时，容易经由该布线基板(PB1)的布线将半导体器件PKG的引线LD2与引线LD3电连接。由此，能够在安装半导体器件PKG的布线基板(PB1)上高效地配置布线，布线基板(PB1)的布线设计的制约变小。因此，在安装半导体器件PKG的布线基板(PB1)中，当然容易高效地配置将引线LD2和引线LD3连接的布线，而且也容易高效地配置除此以外的布线，能够自由地排布布线。因此，安装半导体器件PKG的布线基板(PB1)的布线设计的自由度变高。另外，能够抑制安装半导体器件PKG的布线基板(PB1)的平面尺寸(平面面积)。另外，半导体器件PKG的使用便利性变高。此外，通过对半导体器件PKG的钻研，安装半导体器件PKG的布线基板(PB1)的布线设计的自由度的变高，这会带来在布线基板(PB1)上安装半导体器件PKG而成的电子器件(上述控制板PB)的性能的提高，因此也能够视为该半导体器件PKG的性能提高。
出于这种理由，在本实施方式的半导体器件PKG中，在俯视观察时，将半导体芯片CPC配置在半导体芯片CPH与半导体芯片CPL之间，并且将引线LD2和引线LD3配置在封固部MR的同一侧面(在此为侧面MRc3)侧，将引线LD1和引线LD4配置在其相反侧的封固部MR的侧面(在此为侧面MRc1)侧。
此外，在本实施方式中，在半导体器件PKG内，引线LD2和引线LD3并没有通过导体而相连，在半导体器件PKG的外部，引线LD2与引线LD3电连接。具体地说，半导体器件PKG的引线LD2和引线LD3经由安装半导体器件PKG的布线基板PB1的布线等而电连接。
接下来，以下说明本实施方式的另些其他特征。
在本实施方式的半导体器件PKG中，在俯视观察时，半导体芯片CPH、半导体芯片CPC和半导体芯片CPL沿X方向排列。即，在俯视观察时，半导体芯片CPH、半导体芯片CPC和半导体芯片CPL配置在沿X方向延伸的假想直线上。由此，能够高效地抑制半导体器件PKG(封固部MR)的在Y方向上的尺寸，因此能够实现半导体器件PKG的小型化。
另外，在本实施方式的半导体器件PKG中，在俯视观察时，引线LD1和引线LD2以在中间隔着半导体芯片CPH的方式彼此位于相反侧，另外，引线LD3和引线LD4以在中间隔着半导体芯片CPL的方式彼此位于相反侧。由此，能够高效地配置引线LD1、LD2、LD3、LD4，能够实现半导体器件PKG的小型化。
另外，在本实施方式的半导体器件PKG中，引线LD1与芯片焊盘DPH一体地连结，引线LD3与芯片焊盘DPL一体地连结。由此，能够将引线LD1和搭载在芯片焊盘DPH上的半导体芯片CPH的背面电极BEH通过芯片焊盘DPH而电连接，另外，能够将引线LD3和搭载在芯片焊盘DPL上的半导体芯片CPL的背面电极BEL通过芯片焊盘DPL而电连接。因此，能够以低电阻将引线LD1与半导体芯片CPH的背面电极BEH之间、以及引线LD3与半导体芯片CPL的背面电极BEL之间连接，能够降低导通损失。由此，能够提高半导体器件的性能。
另外，本实施方式的半导体器件PKG还具备与芯片焊盘DPH一体地连结且配置在封固部MR的侧面MRc3侧的引线LD6(第5引线)、和与芯片焊盘DPH一体地连结且配置在封固部MR的侧面MRc1侧的引线LD7(第6引线)。引线LD6在俯视观察时与封固部MR的边MRd3交叉，引线LD7在俯视观察时与封固部MR的边MRd1交叉。
该情况下，由于引线LD1、LD6与芯片焊盘DPH一体地连结，且引线LD1配置在封固部MR的侧面MRc1侧，引线LD6配置在封固部MR的侧面MRc3侧，所以在制造半导体器件PKG时，能够将芯片焊盘DPH经由引线LD1、LD6稳定地支承于引线框架的框架框。另外，由于引线LD3、LD7与芯片焊盘DPL一体地连结，且引线LD3配置在封固部MR的侧面MRc3侧，引线LD7配置在封固部MR的侧面MRc1侧，所以在制造半导体器件PKG时，能够将芯片焊盘DPL经由引线LD3、LD7稳定地支承于引线框架的框架框。因此，容易进行使用了引线框架的半导体器件PKG的制造工序。
此外，在与芯片焊盘DPH一体地连结的引线LD1、LD6中，引线LD1作为经由半导体芯片CPH(功率MOSFET1)流动的电流的路径而发挥功能，但引线LD6不作为经由半导体芯片CPH(功率MOSFET1)流动的电流的路径而发挥功能。另外，在与芯片焊盘DPL一体地连结的引线LD3、LD7中，引线LD3作为经由半导体芯片CPL(功率MOSFET2)流动的电流的路径而发挥功能，但引线LD7不作为经由半导体芯片CPL(功率MOSFET2)流动的电流的路径而发挥功能。这是因为，在本实施方式的半导体器件PKG中，从引线LD1经由半导体芯片CPH的功率MOSFET1向引线LD2流动电流，另外，从引线LD3经由半导体芯片CPL的功率MOSFET2向引线LD4流动电流。因此，与芯片焊盘DPL一体地连结的引线LD3需要经由布线基板PB1的布线与引线LD2电连接，但与芯片焊盘DPL一体地连结的引线LD7无需经由布线基板PB1的布线与引线LD2电连接。因此，对于将半导体芯片CPH的焊盘PDHS1与半导体芯片CPL的背面电极BEL电连接，只要在将半导体器件PKG安装于布线基板PB1上的状态下，通过该布线基板PB1的布线将引线LD2和引线LD3电连接即可，无需对半导体器件PKG的引线LD6、LD7用的布线进行钻研。因此，即使在半导体器件PKG上设置引线LD6、LD7，也不会对布线基板PB1的布线设计产生不良影响。
另外，在本实施方式的半导体器件PKG中，作为将半导体芯片CPH的焊盘PDHS1与引线LD2电连接的导电性连接部件，使用金属板MP1，另外，作为将半导体芯片CPL的焊盘PDLS1与引线LD4电连接的导电性连接部件，使用金属板MP2。由此，能够降低导通损失，能够提高半导体器件的性能。
另外，本实施方式的半导体器件PKG分别具有多条与半导体芯片CPH的背面电极BEH电连接的引线LD1、与半导体芯片CPH的焊盘PDHS1电连接的引线LD2、与半导体芯片CPL的背面电极BEL电连接的引线LD3、和与半导体芯片CPL的焊盘PDLS1电连接的引线LD4。而且，在半导体器件PKG中，多条引线LD1彼此连结，且在俯视观察时分别与封固部MR的边MRd1交叉，多条引线LD2彼此连结，且在俯视观察时分别与封固部MR的边MRd3交叉。另外，在半导体器件PKG中，多条引线LD3彼此连结，且在俯视观察时分别与封固部MR的边MRd3交叉，多条引线LD4彼此连结，且在俯视观察时分别与封固部MR的边MRd1交叉。通过使多条引线LD1彼此连结、使多条引线LD2彼此连结、使多条引线LD3彼此连结、且使多条引线LD4彼此连结，能够降低导通损失。由此，能够提高半导体器件的性能。
另外，本实施方式的半导体器件PKG具有分别经由多条导线BW与半导体芯片CPC的多个焊盘PDC电连接的多条引线LD5a、LD5b。在俯视观察时，多条引线LD5a(第7引线)分别与封固部MR的边MRd1交叉，多条引线LD5b(第8引线)分别与封固部MR的边MRd3交叉。即，多条引线LD5a配置在封固部MR的侧面MRc1侧，多条引线LD5b配置在封固部MR的侧面MRc3侧。在侧面MRc1(边MRd1)中，多条引线LD5a配置在引线LD1与引线LD4之间，在侧面MRc3(边MRd3)中，多条引线LD5b配置在引线LD2与引线LD3之间。由此，能够抑制封固部MR的尺寸(尤其是X方向上的尺寸)，且能够高效地配置与半导体芯片CPC的焊盘PDC电连接的引线LD5a、LD5b。因此，能够同时实现引线LD5a、LD5b的总数增加和半导体器件PKG的小型化。
另外，在本实施方式的半导体器件PKG中，芯片焊盘DPH的背面DPHb、芯片焊盘DPL的背面DPLb及芯片焊盘DPC的背面DPCb从封固部MR的主面MRa露出。由此，能够从在封固部MR的主面MRa露出的芯片焊盘DPH、DPC、DPL向半导体器件PKG外散热，并且无需将半导体器件PKG的芯片焊盘DPH、DPC、DPL与布线基板PB1的端子连接。因此，在用于安装半导体器件PKG的布线基板PB1中，无需设置用于与半导体器件PKG的芯片焊盘DPH、DPC、DPL连接的端子，能够根据需要，在安装了半导体器件PKG时在俯视观察时与封固部MR重叠的区域自由地配置(排布)布线基板PB1的布线。因此，能够进一步提高安装半导体器件PKG的布线基板PB1的布线设计的自由度。
另外，作为本实施方式的半导体器件PKG，通过采用平面形状为长方形的SOP型封装构造，与采用平面形状为大致正方形的QFP(Quad Flat Package)或QFN(Quad Flat Nonleaded package)的情况相比，能够在平面形状为圆形状的布线基板PB1上更高效地配置多个(在此为12个)半导体器件PKG。由此，能够实现安装半导体器件PKG的布线基板PB1(控制板PB)的小型化。
接下来，参照图29及图30说明半导体芯片CPH、CPC、CPL之间的经由导线BW的连接、和半导体芯片CPH、CPL中的温度检测用二极管的配置位置。
图29及图30是半导体器件PKG的平面透视图，将半导体器件PKG内的半导体芯片CPH、CPC、CPL透视而示出。此外，在图29及图30中，为了简化附图，示出了半导体芯片CPH、CPC、CPL和将半导体芯片CPH、CPC、CPL之间连接的导线BW，对除此以外的部件省略了图示。即，在图29及图30中，省略了芯片焊盘DPH、DPC、DPL及引线LD的图示，并且也省略了上述图7所示的多条导线中将半导体芯片CPC的焊盘PDC与引线LD5a、LD5b之间连接的导线BW的图示。
首先，参照上述图7和图29及图30，说明半导体器件PKG中的半导体芯片CPH、CPC、CPL之间的经由导线BW的连接。
在俯视观察时，半导体芯片CPH具有边H1、位于边H1的相反侧的边H3、与边H1、H3交叉的边H2、和与边H1、H3交叉且位于边H2的相反侧的边H4。半导体芯片CPH具有包括这四条边H1、H2、H3、H4的矩形状的平面形状。在半导体芯片CPH的边H1、H2、H3、H4中，边H1与半导体芯片CPC相对。
另外，在俯视观察时，半导体芯片CPL具有边L1、位于边L1的相反侧的边L3、与边L1、L3交叉的边L2、和与边L1、L3交叉且位于边L2的相反侧的边L4。半导体芯片CPL具有包括这四条边L1、L2、L3、L4的矩形状的平面形状。在半导体芯片CPL的边L1、L2、L3、L4中，边L1与半导体芯片CPC相对。
另外，在俯视观察时，半导体芯片CPC具有边C1、位于边C1的相反侧的边C3、与边C1、C3交叉的边C2、和与边C1、C3交叉且位于边C2的相反侧的边C4。半导体芯片CPC具有包括这四条边C1、C2、C3、C4的矩形状的平面形状。在半导体芯片CPC的边C1、C2、C3、C4中，边C1与半导体芯片CPH相对，边C3与半导体芯片CPL相对。
在半导体器件PKG中，半导体芯片CPH的边H1、H3、半导体芯片CPC的边C1、C3、和半导体芯片CPL的边L1、L3与Y方向大致平行，另外，半导体芯片CPH的边H2、H4、半导体芯片CPC的边C2、C4、和半导体芯片CPL的边L2、L4与X方向大致平行。此外，半导体芯片CPH的边H2、半导体芯片CPC的边C4和半导体芯片CPL的边L4位于封固部MR的侧面MRc1侧，半导体芯片CPH的边H4、半导体芯片CPC的边C2和半导体芯片CPL的边L2位于封固部MR的侧面MRc3侧。
同时如上述图7所示，半导体芯片CPC所具有的多个焊盘PDC包含经由导线BW与引线LD5a或引线LD5b电连接的焊盘PDC、经由导线BW与半导体芯片CPH的焊盘电连接的焊盘PDC、和经由导线BW与半导体芯片CPL的焊盘电连接的焊盘PDC。
同时如图7、图29及图30所示，在半导体芯片CPH所具有的多个焊盘中，分别经由导线BW与半导体芯片CPC的焊盘PDC电连接的多个焊盘(在此为焊盘PDHG、PDHS2、PDHA、PDHC)在半导体芯片CPH的主面中，沿着与半导体芯片CPC相对的边H1配置。另外，在半导体芯片CPL所具有的多个焊盘中，分别经由导线BW与半导体芯片CPC的焊盘PDC电连接的多个焊盘(在此为焊盘PDLG、PDLS2、PDLA、PDLC)在半导体芯片CPL的主面中，沿着与半导体芯片CPC相对的边L1配置。另外，在半导体芯片CPC所具有的多个焊盘PDC中，分别经由导线BW与半导体芯片CPH的焊盘(在此为焊盘PDHG、PDHS2、PDHA、PDHC)电连接的多个焊盘PDC在半导体芯片CPC的主面中，沿着与半导体芯片CPH相对的边C1配置。另外，在半导体芯片CPC所具有的多个焊盘PDC中，分别经由导线BW与半导体芯片CPL的焊盘(在此为焊盘PDLG、PDLS2、PDLA、PDLC)电连接的多个焊盘PDC在半导体芯片CPC的主面中，沿着与半导体芯片CPL相对的边C3配置。
由此，容易将半导体芯片CPH的多个焊盘与半导体芯片CPC的多个焊盘PDC之间、半导体芯片CPL的多个焊盘与半导体芯片CPC的多个焊盘PDC之间分别通过导线BW进行连接，另外，能够缩短该导线BW的长度。因此，容易进行半导体器件PKG的制造工序中的导线接合工序。另外，由于能够缩短导线BW，所以能够降低寄生电感。由此，能够提高半导体器件的性能。
接下来，参照图29及图30，说明半导体芯片CPH、CPL内的温度检测用二极管DA1、DA2的配置位置。
如图29及图30所示，半导体芯片CPH包含温度检测用的二极管DA1，半导体芯片CPL包含温度检测用的二极管DA2。二极管DA1、DA2分别由PN接二极管构成。其中，在图29的情况下和图30的情况下，半导体芯片CPH、CPL中的二极管DA1、DA2的配置位置不同。
即，在图29的情况下，在半导体芯片CPH中，在俯视观察时，二极管DA1以沿着边H2的方式配置，另外，在半导体芯片CPL中，在俯视观察时，二极管DA2以沿着边L2的方式配置。此外，半导体芯片CPH的边H2是在半导体芯片CPH中与半导体芯片CPC所相对的边H1交叉的边，另外，半导体芯片CPL的边L2是在半导体芯片CPL中与半导体芯片CPC所相对的边L1交叉的边。
另一方面，在图30的情况下，在半导体芯片CPH中，在俯视观察时，二极管DA1以沿着与半导体芯片CPC相对的边H1的方式配置，另外，在半导体芯片CPL中，在俯视观察时，二极管DA2以沿着与半导体芯片CPC相对的边L1的方式配置。
关于二极管DA1、DA2的配置位置，图29的情况下的有利点为能够提高二极管DA1、DA2的温度检测的精度。以下对此进行说明。
半导体芯片CPH的二极管DA1是用于检测半导体芯片CPH的温度而设置的。对于提高二极管DA1的温度检测的精度，避免半导体芯片CPH的二极管DA1受到半导体芯片CPL的发热影响是有效的，因此，使半导体芯片CPH中的二极管DA1的配置位置远离半导体芯片CPL是有效的。另外，半导体芯片CPL的二极管DA2是用于检测半导体芯片CPL的温度而设置的。对于提高二极管DA2的温度检测的精度，避免半导体芯片CPL的二极管DA2受到半导体芯片CPH的发热影响是有效的，因此，使半导体芯片CPL中的二极管DA2的配置位置远离半导体芯片CPH是有效的。
在图29的情况下，在半导体器件PKG中，能够增大半导体芯片CPH的二极管DA1与半导体芯片CPL的二极管DA2之间的距离(间隔)。若从其他角度理解，则在图29的情况下，在半导体器件PKG中，能够增大从半导体芯片CPH的二极管DA1到半导体芯片CPL为止的距离(间隔)，另外，能够增大从半导体芯片CPL的二极管DA2到半导体芯片CPH为止的距离(间隔)。因此，半导体芯片CPH的二极管DA1变得难以受到半导体芯片CPL的发热影响，另外，半导体芯片CPL的二极管DA2变得难以受到半导体芯片CPH的发热影响，因此能够提高二极管DA1、DA2的温度检测的精度。由此，能够提高半导体器件的性能。
关于二极管DA1、DA2的配置位置，图30的情况下的有利点为，在半导体芯片CPH、CPL各自中，能够增大形成有功率MOSFET用的晶体管元件的区域的面积，由此，能够降低形成在半导体芯片CPH、CPL各自中的功率MOSFET的导通电阻。以下对此进行说明。
在图29及图30中，半导体芯片CPH中的被双点划线包围的区域是晶体管形成区域RG1，半导体芯片CPL中的被双点划线包围的区域是晶体管形成区域RG2。在此，晶体管形成区域RG1在半导体芯片CPH中与形成有功率MOSFET1用的多个单位晶体管单元(在此为沟道栅型MISFET)的区域(平面区域)对应。另外，晶体管形成区域RG2在半导体芯片CPL中与形成有功率MOSFET2用的多个单位晶体管单元(在此为沟道栅型MISFET)的区域(平面区域)对应。
若将图29的情况与图30的情况进行比较，则在半导体芯片CPH中，与沿着边H2配置二极管DA1的图29的情况相比，沿着边H1配置二极管DA1的图30的情况下更能够增大晶体管形成区域RG1的Y方向上的尺寸。这是因为，在半导体芯片CPH中，在形成有二极管DA1的区域中无法形成功率MOSFET1用的晶体管元件(沟道栅型MISFET)。因此，在半导体芯片CPH中，若沿着边H2配置二极管DA1，则会导致晶体管形成区域RG1的Y方向上的尺寸缩小。这在半导体芯片CPL中也是同样的，若将图29的情况与图30的情况进行比较，则在半导体芯片CPL中，与沿着边L2配置二极管DA2的图29的情况相比，沿着边L1配置二极管DA2的图30的情况下更能够增大晶体管形成区域RG2的Y方向上的尺寸。
另外，若将图29的情况与图30的情况进行比较，则半导体芯片CPH中的晶体管形成区域RG1的X方向上的尺寸几乎没有变化。这是因为，在半导体芯片CPH中，虽然沿着边H1配置导线接合用的焊盘(在此为焊盘PDHG、PDHS2、PDHA、PDHC)，但在这些焊盘(PDHG、PDHS2、PDHA、PDHC)的正下方无法形成功率MOSFET1用的晶体管元件(沟道栅型MISFET)。因此，在半导体芯片CPH中，即使在配置有导线接合用的焊盘(PDHG、PDHS2、PDHA、PDHC)的边H1上配置二极管DA1，也不会怎么导致晶体管形成区域RG1的X方向上的尺寸的缩小。这在半导体芯片CPL中也是同样的，若将图29的情况与图30的情况进行比较，则半导体芯片CPL中的晶体管形成区域RG2的X方向上的尺寸几乎没有变化。
因此，若将图29的情况与图30的情况进行比较，则图30的情况下更能够增大半导体芯片CPH中的晶体管形成区域RG1的面积，另外，更能够增大半导体芯片CPL中的晶体管形成区域RG2的面积。由此，与图29的情况相比，图30的情况下更能够增大半导体芯片CPH、CPL中的晶体管形成区域RG1、RG2的面积，由此，能够降低形成于半导体芯片CPH、CPL的功率MOSFET1、2的导通电阻。由此，能够提高半导体器件的性能。
另外，本实施方式的半导体器件PKG具有形成有高压侧开关用的功率MOSFET1的半导体芯片CPH、和形成有低压侧开关用的功率MOSFET2的半导体芯片CPL，更优选半导体芯片CPH的构造与半导体芯片CPL的构造彼此相同。即，更优选对半导体芯片CPH和半导体芯片CPL使用同一种类(相同构造)的半导体芯片。由此，能够以相同制造工序来制造半导体芯片CPH和半导体芯片CPL，能够抑制半导体器件PKG的制造成本。
在半导体芯片CPH的构造与半导体芯片CPL的构造彼此相同的情况下，在俯视观察时，半导体芯片CPL的朝向与使半导体芯片CPH旋转180°后的朝向对应(参照图29及图30)。由此，容易将半导体芯片CPH的焊盘与半导体芯片CPC的焊盘PDC通过导线BW进行连接，另外，容易将半导体芯片CPL的焊盘与半导体芯片CPC的焊盘PDC通过导线BW进行连接。
以上，对于由本发明人完成的发明，基于其实施方式具体进行了说明，但本发明不限定于上述实施方式，当然能够在不脱离其要旨的范围内进行各种变更。

Claims (19)

1.一种半导体器件，具备：
第1半导体芯片，其包含高压侧开关用的第1场效应晶体管，具有第1主面及所述第1主面的相反侧的第1背面，其中所述第1半导体芯片还包括具有所述第1主面的第1保护膜、从所述第1保护膜露出且与所述第1场效应晶体管的第1源极电连接的第1源极电极、和形成在所述第1背面上且与所述第1场效应晶体管的第1漏极电连接的第1漏极电极；
第2半导体芯片，其包含低压侧开关用的第2场效应晶体管，具有第2主面及所述第2主面的相反侧的第2背面，其中，所述第2半导体芯片还包括具有所述第2主面的第2保护膜、从所述第2保护膜露出且与所述第2场效应晶体管的第2源极电连接的第2源极电极、和形成在所述第2背面上且与所述第2场效应晶体管的第2漏极电连接的第2漏极电极；
第3半导体芯片，其包含分别控制所述第1半导体芯片及所述第2半导体芯片的电路，具有第3主面和所述第3主面的相反侧的第3背面；
第1芯片搭载部，其供所述第1半导体芯片搭载，且具有与所述第1半导体芯片的所述第1背面相对的第4主面、和所述第4主面的相反侧的第4背面；
第2芯片搭载部，其供所述第2半导体芯片搭载，且具有与所述第2半导体芯片的所述第2背面相对的第5主面、和所述第5主面的相反侧的第5背面；
第3芯片搭载部，其供所述第3半导体芯片搭载，且具有与所述第3半导体芯片的所述第3背面相对的第6主面、和所述第6主面的相反侧的第6背面；
第1引线，其与所述第1半导体芯片的所述第1漏极电极电连接；
第2引线，其经由第1导电性连接部件与所述第1半导体芯片的所述第1源极电极电连接；
第3引线，其与所述第2半导体芯片的所述第2漏极电极电连接；
第4引线，其经由第2导电性连接部件与所述第2半导体芯片的所述第2源极电极电连接；以及
封装体，其将所述第1半导体芯片、所述第2半导体芯片、所述第3半导体芯片、所述第1导电性连接部件、所述第2导电性连接部件、所述第1芯片搭载部的至少一部分、所述第2芯片搭载部的至少一部分、所述第3芯片搭载部的至少一部分、所述第1引线的一部分、所述第2引线的一部分、所述第3引线的一部分和所述第4引线的一部分封固，
所述半导体器件的特征在于，
在俯视观察时，所述封装体具有沿着第1方向延伸的第1边、和沿着所述第1方向延伸且位于所述第1边的相反侧的第2边，
所述第1引线和所述第4引线与所述封装体的所述第1边交叉，
所述第2引线和所述第3引线与所述封装体的所述第2边交叉，
从所述第1引线经由所述第1半导体芯片的所述第1场效应晶体管向所述第2引线流动电流，
从所述第3引线经由所述第2半导体芯片的所述第2场效应晶体管向所述第4引线流动电流，
在俯视观察时，所述第3半导体芯片配置在所述第1边与所述第2边之间且所述第1半导体芯片与所述第2半导体芯片之间。
2.如权利要求1所述的半导体器件，其特征在于，
在俯视观察时，所述第1半导体芯片、所述第3半导体芯片和所述第2半导体芯片沿着所述第1方向排列。
3.如权利要求2所述的半导体器件，其特征在于，
在俯视观察时，所述第1引线和所述第2引线以在中间隔着所述第1半导体芯片的方式彼此位于相反侧，
在俯视观察时，所述第3引线和所述第4引线以在中间隔着所述第2半导体芯片的方式彼此位于相反侧。
4.如权利要求1所述的半导体器件，其特征在于，
所述第1引线与所述第1芯片搭载部一体地连结，
所述第3引线与所述第2芯片搭载部一体地连结。
5.如权利要求4所述的半导体器件，其特征在于，还具备：
第5引线，其与所述第1芯片搭载部一体地连结，且与所述封装体的所述第2边交叉；和
第6引线，其与所述第2芯片搭载部一体地连结，且与所述封装体的所述第1边交叉。
6.如权利要求1所述的半导体器件，其特征在于，
所述封装体具有第7主面、和所述第7主面的相反侧的第7背面，
所述第1芯片搭载部的所述第1背面、所述第2芯片搭载部的所述第2背面及所述第3芯片搭载部的所述第3背面从所述第7主面露出。
7.如权利要求1所述的半导体器件，其特征在于，
所述第1导电性连接部件及所述第2导电性连接部件分别由金属板构成。
8.如权利要求7所述的半导体器件，其特征在于，
所述第1半导体芯片的第1漏极电极经由导电性的第1粘结层与所述第1芯片搭载部电连接，
所述第2半导体芯片的第2漏极电极经由导电性的第2粘结层与所述第2芯片搭载部电连接。
9.如权利要求1所述的半导体器件，其特征在于，
所述第3半导体芯片包括具有所述第3主面的第3保护膜、和从所述第3保护膜露出的多个第1焊盘电极及多个第2焊盘电极，
所述半导体器件还具备：
多条第7引线，其分别经由多条第1导线与所述第3半导体芯片的所述多个第1焊盘电极电连接；和
多条第8引线，其分别经由多条第2导线与所述第3半导体芯片的所述多个第2焊盘电极电连接，
在俯视观察时，所述多条第7引线分别与所述封装体的所述第1边交叉，所述多条第8引线分别与所述封装体的所述第2边交叉，
所述多条第7引线在所述第1边中配置在所述第1引线与所述第4引线之间，
所述多条第8引线在所述第2边中配置在所述第2引线与所述第3引线之间。
10.如权利要求9所述的半导体器件，其特征在于，
所述第1半导体芯片还具有从所述第1保护膜露出的多个第3焊盘电极，
所述第2半导体芯片还具有从所述第2保护膜露出的多个第4焊盘电极，
所述第3半导体芯片还具有从所述第3保护膜露出的多个第5焊盘电极及多个第6焊盘电极，
所述第1半导体芯片的所述多个第3焊盘电极和所述第3半导体芯片的所述多个第5焊盘电极经由多条第3导线而电连接，
所述第2半导体芯片的所述多个第4焊盘电极和所述第3半导体芯片的所述多个第6焊盘电极经由多条第4导线而电连接。
11.如权利要求10所述的半导体器件，其特征在于，
在俯视观察时，所述第1半导体芯片具有与所述第3半导体芯片相对的第3边，
在俯视观察时，所述第2半导体芯片具有与所述第3半导体芯片相对的第4边，
在俯视观察时，所述第3半导体芯片具有与所述第1半导体芯片相对的第5边、和与所述第2半导体芯片相对的第6边，
在所述第1半导体芯片的所述第1主面中，所述多个第3焊盘电极沿着所述第3边配置，
在所述第2半导体芯片的所述第2主面中，所述多个第4焊盘电极沿着所述第4边配置，
在所述第3半导体芯片的所述第3主面中，所述多个第5焊盘电极沿着所述第5边配置，并且所述多个第6焊盘电极沿着所述第6边配置。
12.如权利要求11所述的半导体器件，其特征在于，
所述第1半导体芯片还包含温度检测用的第1二极管，
所述第2半导体芯片还包含温度检测用的第2二极管，
在所述第1半导体芯片中，所述第1二极管以沿着所述第3边的方式配置，
在所述第2半导体芯片中，所述第2二极管以沿着所述第4边的方式配置。
13.如权利要求12所述的半导体器件，其特征在于，
所述第1半导体芯片的构造与所述第2半导体芯片的构造彼此相同。
14.如权利要求11所述的半导体器件，其特征在于，
所述第1半导体芯片还包含温度检测用的第1二极管，
所述第2半导体芯片还包含温度检测用的第2二极管，
在所述第1半导体芯片中，所述第1二极管以沿着与所述第3边交叉的第7边的方式配置，
在所述第2半导体芯片中，所述第2二极管以沿着与所述第4边交叉的第8边的方式配置。
15.如权利要求14所述的半导体器件，其特征在于，
所述第1半导体芯片的构造与所述第2半导体芯片的构造彼此相同。
16.权利要求1所述的半导体器件，其特征在于，
分别具有多条所述第1引线、所述第2引线、所述第3引线和所述第4引线，
多条所述第1引线彼此连结，且在俯视观察时分别与所述封装体的所述第1边交叉，
多条所述第2引线彼此连结，且在俯视观察时分别与所述封装体的所述第2边交叉，
多条所述第3引线彼此连结，且在俯视观察时分别与所述封装体的所述第2边交叉，
多条所述第4引线彼此连结，且在俯视观察时分别与所述封装体的所述第1边交叉。
17.如权利要求1所述的半导体器件，其特征在于，
所述第1引线为供给电源电位的引线，
所述第4引线为供给比所述电源电位低的基准电位的引线。
18.如权利要求17所述的半导体器件，其特征在于，
在所述半导体器件内，所述第2引线和所述第3引线没有通过导体相连，
在所述半导体器件的外部，所述第2引线和所述第3引线电连接。
19.如权利要求1所述的半导体器件，其特征在于，
所述第1半导体芯片、所述第2半导体芯片及所述第3半导体芯片用于形成逆变器电路。
CN201810072199.7A 2017-01-27 2018-01-25 半导体器件 Active CN108364942B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017013606A JP6770452B2 (ja) 2017-01-27 2017-01-27 半導体装置
JP2017-013606 2017-01-27

Publications (2)

Publication Number Publication Date
CN108364942A CN108364942A (zh) 2018-08-03
CN108364942B true CN108364942B (zh) 2023-04-18

Family

ID=60957131

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810072199.7A Active CN108364942B (zh) 2017-01-27 2018-01-25 半导体器件

Country Status (7)

Country Link
US (1) US10204849B2 (zh)
EP (1) EP3355350A1 (zh)
JP (1) JP6770452B2 (zh)
KR (1) KR102378192B1 (zh)
CN (1) CN108364942B (zh)
HK (1) HK1255949A1 (zh)
TW (1) TWI762535B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10356926B1 (en) * 2017-12-28 2019-07-16 Deere & Company Electronic assembly with enhanced high power density
US10714418B2 (en) * 2018-03-26 2020-07-14 Texas Instruments Incorporated Electronic device having inverted lead pins
CN110323273A (zh) * 2018-03-30 2019-10-11 富士电机株式会社 半导体装置、半导体封装、半导体模块及半导体电路装置
JP7144112B2 (ja) 2018-09-19 2022-09-29 ローム株式会社 半導体装置
JP7266508B2 (ja) 2019-10-21 2023-04-28 ルネサスエレクトロニクス株式会社 半導体装置
TWI716238B (zh) * 2019-12-26 2021-01-11 財團法人工業技術研究院 高功率模組
CN112040718B (zh) * 2020-07-28 2023-05-16 湖北清江水电开发有限责任公司 一种灌胶防水型火灾探测器终端盒
CN116472610A (zh) * 2020-10-20 2023-07-21 罗姆股份有限公司 半导体器件
CN116783700A (zh) * 2020-12-18 2023-09-19 罗姆股份有限公司 半导体器件
WO2022145177A1 (ja) * 2021-01-04 2022-07-07 ローム株式会社 半導体装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3168901B2 (ja) * 1996-02-22 2001-05-21 株式会社日立製作所 パワー半導体モジュール
JP3206717B2 (ja) * 1996-04-02 2001-09-10 富士電機株式会社 電力用半導体モジュール
JPH11233712A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びその製法とそれを使った電気機器
TW393714B (en) * 1998-10-23 2000-06-11 Apack Technologies Inc Testing devices and method for bare chip
US6319755B1 (en) * 1999-12-01 2001-11-20 Amkor Technology, Inc. Conductive strap attachment process that allows electrical connector between an integrated circuit die and leadframe
JP4963144B2 (ja) * 2000-06-22 2012-06-27 ルネサスエレクトロニクス株式会社 半導体集積回路
JP2002083927A (ja) * 2000-09-07 2002-03-22 Matsushita Electric Ind Co Ltd 半導体装置
JP4102012B2 (ja) * 2000-09-21 2008-06-18 株式会社東芝 半導体装置の製造方法および半導体装置
US7608918B2 (en) * 2003-08-18 2009-10-27 Sanken Electric Co., Ltd. Semiconductor device
JP4244318B2 (ja) * 2003-12-03 2009-03-25 株式会社ルネサステクノロジ 半導体装置
JP2007027432A (ja) * 2005-07-15 2007-02-01 Sanken Electric Co Ltd 半導体装置
JP4708951B2 (ja) 2005-10-21 2011-06-22 ニチコン株式会社 インバータモジュールおよびそれを用いたインバータ一体型交流モータ
JP2007184475A (ja) * 2006-01-10 2007-07-19 Aisan Ind Co Ltd 半導体装置
DE102006020243B3 (de) * 2006-04-27 2008-01-17 Infineon Technologies Austria Ag Leistungshalbleitermodul als H-Brückenschaltung und Verfahren zur Herstellung desselben
US9093322B2 (en) * 2007-07-13 2015-07-28 Intel Mobile Communications GmbH Semiconductor device
JP2011134990A (ja) * 2009-12-25 2011-07-07 Renesas Electronics Corp 半導体装置およびその製造方法
JP5123966B2 (ja) * 2010-03-04 2013-01-23 ルネサスエレクトロニクス株式会社 半導体装置
JP5921055B2 (ja) 2010-03-08 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置
JP5300784B2 (ja) * 2010-05-21 2013-09-25 三菱電機株式会社 半導体モジュール及び半導体モジュールを搭載した回転電機
US9324646B2 (en) * 2010-12-13 2016-04-26 Infineon Technologies America Corp. Open source power quad flat no-lead (PQFN) package
US9117688B2 (en) * 2011-04-18 2015-08-25 Mitsubishi Electric Corporation Semiconductor device, inverter device provided with semiconductor device, and in-vehicle rotating electrical machine provided with semiconductor device and inverter device
JP5706251B2 (ja) * 2011-06-30 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
JP5823798B2 (ja) * 2011-09-29 2015-11-25 ルネサスエレクトロニクス株式会社 半導体装置
JP5477669B2 (ja) * 2012-02-28 2014-04-23 株式会社デンソー 半導体モジュール
JP5921491B2 (ja) 2013-06-13 2016-05-24 三菱電機株式会社 電力用半導体装置
JP5767294B2 (ja) 2013-10-07 2015-08-19 ルネサスエレクトロニクス株式会社 半導体装置
JP6129355B2 (ja) * 2014-01-10 2017-05-17 三菱電機株式会社 電力半導体装置
JP2016072376A (ja) * 2014-09-29 2016-05-09 ルネサスエレクトロニクス株式会社 半導体装置
JP6486818B2 (ja) 2015-03-24 2019-03-20 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP6633859B2 (ja) * 2015-07-31 2020-01-22 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20180218969A1 (en) 2018-08-02
JP6770452B2 (ja) 2020-10-14
HK1255949A1 (zh) 2019-09-06
KR102378192B1 (ko) 2022-03-24
KR20200067233A (ko) 2020-06-12
CN108364942A (zh) 2018-08-03
JP2018121035A (ja) 2018-08-02
US10204849B2 (en) 2019-02-12
EP3355350A1 (en) 2018-08-01
TW201828448A (zh) 2018-08-01
TWI762535B (zh) 2022-05-01

Similar Documents

Publication Publication Date Title
CN108364942B (zh) 半导体器件
US10468338B2 (en) Semiconductor device
EP2700095B1 (en) Semiconductor device and manufacturing method thereof
US7247929B2 (en) Molded semiconductor device with heat conducting members
US8796831B2 (en) Complex semiconductor packages and methods of fabricating the same
JP6791621B2 (ja) 半導体装置
TWI675418B (zh) 半導體裝置及其製造方法
EP3282479B1 (en) Power semiconductor module
US9530721B2 (en) Semiconductor device
WO2021005916A1 (ja) 半導体装置及び電子装置
CN112768414A (zh) 半导体装置
JP6510123B2 (ja) 半導体装置
US10566879B2 (en) Electronic device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1255949

Country of ref document: HK

SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant