CN116783700A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN116783700A
CN116783700A CN202180085383.5A CN202180085383A CN116783700A CN 116783700 A CN116783700 A CN 116783700A CN 202180085383 A CN202180085383 A CN 202180085383A CN 116783700 A CN116783700 A CN 116783700A
Authority
CN
China
Prior art keywords
semiconductor element
metal
wire
semiconductor device
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180085383.5A
Other languages
English (en)
Inventor
松原弘招
西冈太郎
大角嘉藏
菊地登茂平
山口萌
梅野辽平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of CN116783700A publication Critical patent/CN116783700A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554Coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554Coating
    • H01L2224/45599Material
    • H01L2224/456Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45664Palladium (Pd) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/46Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48195Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48455Details of wedge bonds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4899Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
    • H01L2224/48991Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids being formed on the semiconductor or solid-state body to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909Post-treatment of the connector or wire bonding area
    • H01L2224/85951Forming additional members, e.g. for reinforcing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19042Component type being an inductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3512Cracking
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003Constructional details, e.g. physical layout, assembly, wiring or busbar connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Inverter Devices (AREA)

Abstract

半导体器件包括第一半导体元件、第二半导体元件、电位相互不同的第一电路和第二电路。所述第二半导体元件与所述第一半导体元件导通,并对所述第一电路和所述第二电路之间的相互信号进行中継且将所述第一电路和第二电路相互绝缘。另外,该半导体器件具有:与所述第一半导体元件导通的第一端子引线;与所述第一半导体元件和所述第二半导体元件连接的第一导线;与所述第一半导体元件和所述第一端子引线连接的第二导线。所述第一导线含有第一金属。所述第二导线包含含有第二金属的第一芯材部和含有第三金属且覆盖所述第一芯材部的第一表层部。所述第二金属的原子序数比所述第一金属的原子序数小。所述第三金属与所述第一端子引线的接合强度比所述第二金属与所述第一端子引线的接合强度高。

Description

半导体器件
技术领域
本发明涉及半导体器件,尤其是涉及在与搭载于一个封装体内的多个半导体元件之间经由绝缘元件进行信号传递的半导体器件。
背景技术
现有技术中,电动汽车(包含混合动力汽车)或者家用电器等中使用了逆变器装置。另外,在逆变器装置中使用了各种半导体器件。例如,逆变器装置包括控制/驱动用的半导体器件、开关用的半导体器件(IGBT(Insulated Gate Bipolar Transistor:绝缘栅双极晶体管)或MOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属氧化物半导体场效应晶体管)等的开关元件)。前者的半导体器件具有控制器和栅极驱动器。在逆变器装置中,从ECU(Engine Control Unit:发动机控制单元)输出的控制信号被输入到该半导体器件的控制器。控制器将控制信号转换为PWM(Pulse Width Modulation:脉冲宽度调制)控制信号,传送到栅极驱动器。栅极驱动器基于PWM控制信号,在所希望的时刻使多个(例如6个)开关元件驱动。由此,从车载用蓄电池的直流电力生成电动机驱动用的三相交流电力。例如,在专利文献1中,公开有在电动机驱动装置中利用的半导体器件(驱动电路)的一例。
在上述现有的半导体器件中,存在控制器要求的电源电压和栅极驱动器要求的电源电压不同的情况。在这样的情况下,在将多个半导体元件搭载在1个封装体内的半导体器件中,在向控制器的导电路径与向栅极驱动器的导电路径这2个导电路径之间,被施加的电源电压产生差异。因此,有时搭载将这些导电路径之间进行中继的绝缘元件。但是,存在连接于绝缘元件的导线接近该绝缘元件时绝缘耐压显著降低的问题。
现有技术文献
专利文献
专利文献1:日本特开2014-30049号公报。
发明内容
发明要解决的问题
鉴于上述的情况,本发明的问题之一在于,提供能够确保所要求的绝缘耐压且实现装置的成本缩减的半导体器件。
用于解决问题的技术手段
本发明提供的半导体器件,包括:第一半导体元件;电位相互不同的第一电路和第二电路;第二半导体元件,其与所述第一半导体元件导通,并且对所述第一电路和所述第二电路之间的相互信号进行中继且将所述第一电路和第二电路相互绝缘;与所述第一半导体元件导通的第一端子引线;与所述第一半导体元件和所述第二半导体元件连接的第一导线;和与所述第一半导体元件和所述第一端子引线连接的第二导线。所述第一导线含有第一金属。所述第二导线包含含有第二金属的第一芯材部和含有第三金属且覆盖所述第一芯材部的第一表层部。所述第二金属的原子序数比所述第一金属的原子序数小。所述第三金属与所述第一端子引线的接合强度比所述第二金属与所述第一端子引线的接合强度高。
发明效果
依据上述的结构,关于半导体器件,能够确保所要求的绝缘耐压,并且实现装置的成本缩减。
本发明的其他的特征和优点,基于附图在以下进行详细的说明,由此能够更加明确。
附图说明
图1是本发明的第一实施方式的半导体器件的俯视图。
图2是与图1对应的俯视图,透视了密封树脂。
图3是图1所示的半导体器件的主视图。
图4是图1所示的半导体器件的左视图。
图5是图1所示的半导体器件的右视图。
图6是沿着图2的VI-VI线的剖视图。
图7是沿着图2的VII-VII线的剖视图。
图8是图6的部分放大剖视图。
图9是图6的部分放大剖视图。
图10是图6的部分放大剖视图。
图11是图6的部分放大剖视图。
图12是本发明的第二实施方式的半导体器件的俯视图,透视了密封树脂。
图13是图12所示的半导体器件的部分放大剖视图。
图14的图12所示的半导体器件的部分放大剖视图。
图15是本发明的第三实施方式的半导体器件的俯视图,透视了密封树脂。
图16是图15的沿着XVI-XVI线的剖视图。
具体实施方式
关于用于实施本发明的方式,基于附图进行说明。
基于图1~图11,对本发明的第一实施方式的半导体器件A1进行说明。半导体器件A1包括第一半导体元件11、第二半导体元件12、第三半导体元件13、第一岛引线21、第二岛引线22、多个第一端子引线31、多个第二端子引线32和密封树脂50。并且半导体器件A1具有多个第一导线41、多个第二导线42、多个第三导线43、多个第四导线44、多个第五导线45和多个第六导线46。半导体器件A1例如是在电动汽车(包含混合动力汽车)等的逆变器装置的配线基板表面安装的装置。半导体器件A1的封装体形式为SOP(Small Outline Package:小引出线封装)。但是,半导体器件A1的封装形式不限于SOP。图2中将密封树脂50透视,用假想线(两点划线)表示。
在半导体器件A1的说明中,第一半导体元件11、第二半导体元件12、第三半导体元件13、第一岛引线21、第二岛引线22、多个第一端子引线31和多个第二端子引线32各自的厚度方向称为“厚度方向z”。相对于厚度方向z正交且相互正交的2个方向称为第一方向和第二方向。在附图中,例如x方向为第一方向的一例,y方向为第二方向的一例,但本发明不限定于此。
第一半导体元件11、第二半导体元件12和第三半导体元件13是成为半导体器件A1的功能中枢的元件。在半导体器件A1中,第一半导体元件11、第二半导体元件12和第三半导体元件13均由独立的元件构成。在第一方向x上,第三半导体元件13相对于第二半导体元件12位于与第一半导体元件11相反侧。在厚度方向z上看,第一半导体元件11、第二半导体元件12和第三半导体元件13分别是以第二方向y为长边的矩形形状。
第一半导体元件11是驱动IGBT或MOSFET等开关元件的栅极驱动器的控制器(控制元件)。第一半导体元件11具有:将从ECU等输入的控制信号转变为PWM控制信号的电路;用于将该PWM控制信号向第三半导体元件13传送的发送电路;和接收来自第三半导体元件13的电信号的接收电路。
第三半导体元件13是用于驱动开关元件的栅极驱动器(驱动元件)。第三半导体元件13具有:接收PWM控制信号的接收电路;用于基于该PWM控制信号来驱动开关元件的电路;用于将电信号向第一半导体元件11传送的发送电路。该电信号例如能够举例来自配置在电动机附近的温度传感器的输出信号。
第二半导体元件12是用于将PWM控制信号或其他电信号在绝缘状态下进行传送的元件。在半导体器件A1中,第二半导体元件12为感应式。作为感应式的第二半导体元件12的一例,能够举例绝缘型变压器。绝缘型变压器通过使2个电感器(线圈)感应耦合,进行基于绝缘状态的电信号的传送。第二半导体元件12具有由硅形成的基板。在该基板上形成有由铜(Cu)构成的电感器。该电感器包括发送侧电感器和接收侧电感器,这些电感器在厚度方向z上层叠。在发送侧电感器与接收侧电感器之间,插设有由二氧化硅(SiO2)等构成的电介质层。通过该电介质层,发送侧电感器与接收侧电感器被电绝缘。此外,第二半导体元件12也可以是电容型。作为电容型的第二半导体元件12的一例,能够举例电容器。并且,第二半导体元件12也可以是光电耦合器。
在半导体器件A1中,第三半导体元件13要求比第一半导体元件11要求的电源电压高的电源电压。因此,在第一半导体元件11与第三半导体元件13之间产生显著的电位差。因此,在半导体器件A1中,构成要素中包含第一半导体元件11的第一电路与构成要素中包含第三半导体元件13的第二电路,通过第二半导体元件12相互绝缘。第一电路的构成要素除了第一半导体元件11以外,还包含第一岛引线21、多个第一端子引线31、多个第一导线41、多个第二导线42和多个第五导线45。第二电路的构成要素除了第三半导体元件13以外,还包含第二岛引线22、多个第二端子引线32、多个第三导线43、多个第四导线44和多个第六导线46。第一电路与第二电路彼此电位不同。在半导体器件A1中,第二电路的电位比第一电路的电位高。在此基础上,第二半导体元件12对第一电路和第二电路中的相互信号进行中继。例如,在电动汽车的逆变器装置中,存在对第一半导体元件11的接地线施加的电压为0V程度,相对于此,对第三半导体元件13的接地线施加的电压瞬时地成为600V以上的情况。
如图2和图5所示,第一半导体元件11具有多个第一金属层111。多个第一金属层111设置在第一半导体元件11的上表面(与后述的第一岛引线21的第一岛部211的第一搭载面211A朝向相同方向的面)。多个第一金属层111的组成例如含有铝(Al)(即,各第一金属层111含有铝)。
如图8所示,进一步第一半导体元件11具有元件主体11A、多个第二金属层112、多个通孔113、多个层间绝缘膜114、钝化膜115和表面保护膜116。元件主体11A包含半导体基板和半导体层。多个第二金属层112在厚度方向z上看与多个第一金属层111的任一者重叠,并且位于第一半导体元件11的厚度方向z的内方。多个第二金属层112的组成例如是铝。第一金属层111的弯曲刚度比第二金属层112的弯曲刚度大。该弯曲刚度的不同是由于第一金属层111的厚度t1比第二金属层112的厚度t2大而引起的。厚度t1为1.5μm以上且10μm以下。多个第一金属层111与第一半导体元件11的电极相当。多个第二金属层112与第一半导体元件11的再分布层相当。多个通孔113与多个第二金属层112一起形成元件主体11A与多个第一金属层111的导电路径。多个层间绝缘膜114层叠在元件主体11A上。多个第二金属层112和多个通孔113被多个层间绝缘膜114覆盖。多个层间绝缘膜114例如由二氧化硅构成。钝化膜115层叠在多个层间绝缘膜114上,并且覆盖多个第一金属层111各自的一部分。钝化膜115例如由二氧化硅和氮化硅(Si3N4)构成。表面保护膜116层叠在钝化膜115上。多个第一金属层111从表面保护膜116露出。表面保护膜116例如由聚酰亚胺构成。
如图2和图5所示,第二半导体元件12在第一方向x上位于第一半导体元件11与第三半导体元件13之间。在第二半导体元件12的上表面(与上述的第一搭载面211A朝向相同方向的面)设置有多个第一电极121和多个第二电极122。多个第一电极121和多个第二电极122的各自与发送侧电感器和接收侧电感器的任一者导通。多个第一电极121沿着第二方向y排列,并且在第一方向x上位于相比第三半导体元件13更靠第一半导体元件11的附近。多个第二电极122沿着第二方向y排列,并且在第一方向x上相比第一半导体元件11更靠第三半导体元件13的附近。
如图2和图5所示,第三半导体元件13具有多个第三金属层131。多个第三金属层131设置在第三半导体元件13的上表面(与后述的第二岛引线22的第二岛部221的第二搭载面221A朝向相同方向的面)。多个第三金属层131的组成例如含有铝。
如图10所示,进一步第三半导体元件13具有元件主体13A、多个第四金属层132、多个通孔133、多个层间绝缘膜134、钝化膜135和表面保护膜136。元件主体13A包含半导体基板和半导体层。多个第四金属层132在厚度方向z上看与多个第三金属层131的任一者重叠,并且位于第三半导体元件13的厚度方向z的内方。多个第四金属层132的组成例如为铝。第三金属层131的弯曲刚度比第四金属层132的弯曲刚度大。该弯曲刚度的不同是由于第三金属层131的厚度t3比第四金属层132的厚度t4大而引起的。厚度t3为1.5μm以上且10μm以下。多个第三金属层131与第三半导体元件13的电极相当。多个第四金属层132与第三半导体元件13的再分布层相当。多个通孔133与多个第四金属层132一起构成元件主体13A与多个第三金属层131的导电路径。多个层间绝缘膜134层叠在元件主体13A上。多个第四金属层132和多个通孔133被多个层间绝缘膜134覆盖。多个层间绝缘膜134例如由二氧化硅构成。钝化膜135层叠在多个层间绝缘膜134上,并且覆盖多个第三金属层131各自的一部分。钝化膜135例如由二氧化硅和氮化硅构成。表面保护膜136层叠在钝化膜135上。多个第三金属层131从表面保护膜136露出。表面保护膜136例如由聚酰亚胺构成。
第一岛引线21、第二岛引线22、多个第一端子引线31和多个第二端子引线32,是构成第一半导体元件11、第二半导体元件12和第三半导体元件13与安装半导体器件A1的配线基板的导通路径的导电部件。它们的主要部分由相同的引线框架得到。该引线框架的组成中含有铜。
第一岛引线21和第二岛引线22如图1和图2所示,位于在第一方向x上相互离开的位置。半导体器件A1中,第一半导体元件11和第二半导体元件12搭载在第一岛引线21,并且第三半导体元件13搭载在第二岛引线22。
如图2所示,第一岛引线21具有第一岛部211和2个第一端子部212。如图6和图7所示,第一岛部211具有朝向厚度方向z的第一搭载面211A。在半导体器件A1中,第一半导体元件11和第二半导体元件12搭载在第一搭载面211A。第一半导体元件11和第二半导体元件12经由未图示的导电性接合材料(焊料或金属膏等)接合于第一搭载面211A。第一岛部211被密封树脂50覆盖。第一岛部211的厚度例如为100μm以上且300μm以下。
如图2和图6所示,在第一岛部211形成有多个贯通孔213。多个贯通孔213各自在厚度方向z上贯通第一岛部211,并且沿着第二方向y延伸。在厚度方向z上看,多个贯通孔213的至少任一者位于第一半导体元件11与第二半导体元件12之间。多个贯通孔213沿着第二方向y排列。
如图2所示,2个第一端子部212从第一岛部211的第二方向y的两侧延伸出。2个第一端子部212在第二方向y上位于相互离开的位置。2个第一端子部212的至少任一者经由第五导线45与第一半导体元件11的接地线导通。2个第一端子部212各自具有覆盖部212A和露出部212B。覆盖部212A与第一岛部211相连并且被密封树脂50覆盖。覆盖部212A具有金属层23(图13参照)。金属层23位于覆盖部212A的厚度方向z的一侧(朝向第一岛部211的第一搭载面211A的一侧)。金属层23与密封树脂50相接。金属层23的组成含有银(Ag)。露出部212B与覆盖部212A相连,并且从密封树脂50露出。在厚度方向z上看,露出部212B沿着第一方向x延伸。如图3所示,在第二方向y上看,露出部212B弯曲为鸥翼状。在露出部212B的表面例如可以实施镀锡(Sn)。
如图2所示,第二岛引线22具有第二岛部221和2个第二端子部222。如图6所示,第二岛部221具有朝向厚度方向z的第二搭载面221A。在半导体器件A1中,第三半导体元件13搭载在第二搭载面221A。第三半导体元件13经由未图示的导电性接合材料(焊料或者金属膏等)接合于第二搭载面221A。第二岛部221被密封树脂50覆盖。第二岛部221的厚度例如为100μm以上且300μm以下。
如图2所示,2个第二端子部222从第二岛部221的第二方向y的两侧延伸出。2个第二端子部222位于在第二方向y上相互离开的位置。2个第二端子部222的至少任一者经由第六导线46与第三半导体元件13的接地线导通。2个第二端子部222各自具有覆盖部222A和露出部222B。覆盖部222A与第二岛部221相连,并且被密封树脂50覆盖。覆盖部222A具有金属层23(参照图14)。金属层23位于覆盖部222A的厚度方向z的一侧(朝向第二岛部221的第二搭载面221A一侧)。露出部222B与覆盖部222A相连,并且从密封树脂50露出。在厚度方向z上看,露出部222B沿着第一方向x延伸。如图3所示,在第二方向y上看,露出部222B弯曲成鸥翼状。在露出部222B的表面例如也可以实施镀锡。
多个第一端子引线31如图1和图2所示,在第一方向x上相对于第一岛引线21的第一岛部211位于与第二岛引线22的第二岛部221相反侧。多个第一端子引线31沿着第二方向y排列。多个第一端子引线31的至少任一者经由第二导线42与第一半导体元件11导通。多个第一端子引线31包括多个第一中间引线31A和2个第一侧引线31B。2个第一侧引线31B位于多个第一中间引线31A的第二方向y的两侧。2个第一侧引线31B各自在第二方向y上位于第一岛引线21的2个第一端子部212的任一者和位于与该第一端子部212最靠近的第一中间引线31A之间。
图2和图6所示,多个第一端子引线31各自具有覆盖部311和露出部312。覆盖部311被密封树脂50覆盖。2个第一侧引线31B各自的覆盖部311的第一方向x的尺寸,比多个第一中间引线31A各自的覆盖部311的第一方向x的尺寸大。如图9所示,覆盖部311具有金属层33。金属层33位于覆盖部311的厚度方向z的一侧(朝向第一岛引线21的第一岛部211的第一搭载面211A一侧)。金属层33与密封树脂50相接。金属层33的组成含有银。
如图2和图6所示,露出部312与覆盖部311相连,并且从密封树脂50露出。在厚度方向z上看,露出部312沿着第一方向x延伸。在第二方向y上看,露出部312弯曲成鸥翼状。露出部312的形状与第一岛引线21的2个第一端子部212各自的露出部212B的形状相等。露出部312的表面例如可以实施镀锡。
多个第二端子引线32如图1和图2所示,在第一方向x上相对于第一岛引线21的第一岛部211位于与多个第一端子引线31相反侧。多个第二端子引线32沿着第二方向y排列。多个第二端子引线32的至少任一者经由第四导线44与第三半导体元件13导通。多个第二端子引线32包含多个第二中间引线32A和2个第二侧引线32B。2个第二侧引线32B位于多个第二中间引线32A的第二方向y的两侧。在第二方向y上,第二岛引线22的2个第二端子部222的任一者,位于2个第二侧引线32B的任一者和位于与该第二侧引线32B最靠近的第二中间引线32A之间。
如图2和图6所示,多个第二端子引线32各自具有覆盖部321和露出部322。覆盖部321被密封树脂50覆盖。2个第二侧引线32B各自的覆盖部321的第一方向x的尺寸,比多个第二中间引线32A各自的覆盖部321的第一方向x的尺寸大。如图11所示,覆盖部321具有金属层33。金属层33位于覆盖部321的厚度方向z的一侧(朝向第二岛引线22的第二岛部221的第二搭载面221A一侧)。金属层33与密封树脂50相接。
如图2和图6所示,露出部322与覆盖部321相连,并且从密封树脂50露出。在厚度方向z上看,露出部322沿着第一方向x延伸。如图3所示,在第二方向y上看,露出部322弯曲成鸥翼状。露出部322的形状与第二岛引线22的2个第二端子部222各自的露出部222B的形状相等。露出部322的表面例如可以实施镀锡。
多个第一导线41、多个第二导线42、多个第三导线43、多个第四导线44、多个第五导线45和多个第六导线46,与第一岛引线21、第二岛引线22、多个第一端子引线31和多个第二端子引线32一起,构成用于第一半导体元件11、第二半导体元件12和第三半导体元件13实现规定的功能的导通路径。
多个第一导线41各自如图2和图6所示,连接于第二半导体元件12的多个第一电极121的任一者和第一半导体元件11的多个第一金属层111的任一者。由此,第一半导体元件11与第二半导体元件12相互导通。多个第一导线41沿着第二方向y排列。多个第一导线41含有第一金属。第一金属为金(Au)。
多个第二导线42各自如图2和图6所示,连接于第一半导体元件11的多个第一金属层111的任一者和多个第一端子引线31的任一者的覆盖部311。由此,多个第一端子引线31的至少任一者与第一半导体元件11导通。如图8和图9所示,多个第二导线42各自包含第一芯材部42A和覆盖第一芯材部42A的第一表层部42B。第一芯材部42A包含第二金属。第二金属的原子序数比上述的第一金属的原子序数小。第二金属为铜。第一表层部42B包含第三金属。第一表层部42B与第一金属层111和覆盖部311的金属层33相接。与第二金属相比,第三金属的与第一端子引线31的接合强度较高。第三金属为钯(Pd)。
如图9所示,多个第二导线42各自具有第一主部421和第一端部422。第一端部422介于第一主部421与第一端子引线31的覆盖部311之间。第一端部422具有第一锥形部422A。第一锥形部422A与第一主部421邻接,并且越远离第一主部421,在厚度方向z上的尺寸d越变小。覆盖部311与第二导线42的接合界面311A在厚度方向z上看跨第一主部421和第一端部422。第一端部422具有第一前端部422B。第一前端部422B与第一锥形部422A相连,并且从第一锥形部422A向厚度方向z突出。
多个第三导线43各自如图2和图6所示,与第二半导体元件12的多个第二电极122的任一者和第三半导体元件13的多个第三金属层131的任一者连接。由此,第三半导体元件13与第二半导体元件12相互导通。多个第三导线43沿着第二方向y排列。在半导体器件A1中,多个第三导线43跨在第一岛引线21的第一岛部211和第二岛引线22的第二岛部221之间。多个第三导线43包含第四金属。第四金属为金。
多个第四导线44各自如图2和图6所示,与第三半导体元件13的多个第三金属层131的任一者和多个第二端子引线32的任一者的覆盖部321连接。由此,多个第二端子引线32的至少任一者与第三半导体元件13导通。如图10和图11所示,多个第四导线44各自包括第二芯材部44A和覆盖第二芯材部44A的第二表层部44B。第二芯材部44A包含第五金属。第五金属的原子序数比上述的第四金属的原子序数小。第五金属为铜。第二表层部44B包含第六金属。第二表层部44B与第三金属层131和覆盖部321的金属层33相接。与第五金属相比,第六金属的与第二端子引线32的接合强度较高。第六金属为钯。
如图11所示,多个第四导线44各自具有第二主部441和第二端部442。第二端部442介于第二主部441与第二端子引线32的覆盖部321之间。第二端部442具有第二锥形部442A。第二锥形部442A与第二主部441邻接,并且越远离第二主部441,在厚度方向z上的尺寸d越变小。覆盖部321与第四导线44的接合界面321A在厚度方向z上看跨第二主部441和第二端部442。第二端部442具有第二前端部442B。第二前端部442B与第二锥形部442A相连,并且从第二锥形部442A向厚度方向z突出。
多个第五导线45各自如图2所示,与第一半导体元件11的多个第一金属层111的任一者和第一岛引线21的2个第一端子部212的任一者的覆盖部212A连接。由此,2个第一端子部212的至少任一者与第一半导体元件11导通。
多个第六导线46各自如图2所示,与第三半导体元件13的多个第三金属层131的任一者和第二岛引线22的2个第二端子部222的任一者的覆盖部222A连接。由此,2个第二端子部222的至少任一者与第三半导体元件13导通。
密封树脂50如图1所示,覆盖第一半导体元件11、第二半导体元件12和第三半导体元件13,以及第一岛引线21、第二岛引线22、多个第一端子引线31和多个第二端子引线32各自的各一部分。并且密封树脂50覆盖多个第一导线41、多个第二导线42、多个第三导线43、多个第四导线44、多个第五导线45和多个第六导线46。密封树脂50具有电绝缘性。密封树脂50将第一岛引线21和第二岛引线22相互绝缘。密封树脂50例如由含有黑色的环氧树脂的材料构成。密封树脂50的每单位质量的硫黄含量为300μg/g以下。在厚度方向z上看,密封树脂50为矩形形状。
如图3~图5所示,密封树脂50具有顶面51、底面52、一对第一侧面53和一对第二侧面54。
如图3~图5所示,顶面51和底面52在厚度方向z上位于相互离开的位置。顶面51和底面52在厚度方向z上朝向相互相反侧。顶面51和底面52各自是平坦(或者大致平坦)的。
如图3~图5所示,一对第一侧面53与顶面51和底面52相连,并且在第一方向x上位于相互离开的位置。从一对第一侧面53之中的位于第一方向x的一侧的第一侧面53,露出有第一岛引线21的2个第一端子部212的露出部212B和多个第一端子引线31的露出部312。从一对第一侧面53之中的位于第一方向x的另一侧的第一侧面53,露出有第二岛引线22的2个第二端子部222的露出部222B和多个第二端子引线32的露出部322。
如图3~图5所示,一对第一侧面53各自包含第一上部531、第一下部532和第一中间部533。第一上部531其厚度方向z的一侧与顶面51相连,并且厚度方向z的另一侧与第一中间部533相连。第一上部531相对于顶面51倾斜。第一下部532其厚度方向z的一侧与底面52相连,并且厚度方向z的另一侧与第一中间部533相连。第一下部532相对于底面52倾斜。第一中间部533其厚度方向z的一侧与第一上部531相连,并且厚度方向z的另一侧与第一下部532相连。第一中间部533的面内方向为厚度方向z和第二方向y。在厚度方向z上看,第一中间部533位于比顶面51和底面52靠外方。从一对第一侧面53的第一中间部533露出有第一岛引线21的2个第一端子部212的露出部212B、第二岛引线22的2个第二端子部222的露出部222B、多个第一端子引线31的露出部312和多个第二端子引线32的露出部322。
如图3~图5所示,一对第二侧面54与顶面51和底面52相连,并且在第二方向y上位于相互离开的位置。如图1所示,第一岛引线21、第二岛引线22、多个第一端子引线31和多个第二端子引线32位于与一对第二侧面54间隔开的位置。
如图3~图5所示,一对第二侧面54各自包含第二上部541、第二下部542和第二中间部543。第二上部541其厚度方向z的一侧与顶面51相连,并且厚度方向z的另一侧与第二中间部543相连。第二上部541相对于顶面51倾斜。第二下部542其厚度方向z的一侧与底面52相连,并且厚度方向z的另一侧与第二中间部543相连。第二下部542相对于底面52倾斜。第二中间部543其厚度方向z的一侧与第二上部541相连,并且厚度方向z的另一侧与第二下部542相连。第二中间部543的面内方向为厚度方向z和第二方向y。在厚度方向z上看,第二中间部543位于比顶面51和底面52靠外方。
在逆变器装置的电动机驱动器电路中,通常构成有包含低侧(低电位侧)开关元件和高侧(高电位侧)开关元件的半桥电路。在以下的说明中,以这些开关元件是MOSFET的情况为对象。在此,在低侧开关元件中,该开关元件的源极和驱动该开关元件的栅极驱动器的基准电位均成为接地线。另一方面,在高侧开关元件中,该开关元件的源极和驱动该开关元件的栅极驱动器的基准电位,均相当于半桥电路的输出节点的电位。由于响应高侧开关元件和低侧开关元件的驱动,在输出节点的电位发生变化,因此驱动高侧开关元件的栅极驱动器的基准电位发生变化。在高侧开关元件接通的情况下,该基准电位成为与施加于高侧开关元件的漏极的电压等效(例如600V以上)。在半导体器件A1中,第一半导体元件11的接地线与第三半导体元件13的接地线成为分离的结构。因此,在作为用于驱动高侧开关元件的栅极驱动器而使用半导体器件A1的情况下,对第三半导体元件13的接地线,瞬时地施加与高侧开关元件的漏极上所施加的电压等效的电压。
接着,对半导体器件A1的作用效果进行说明。
半导体器件A1包括:与第一半导体元件11和第二半导体元件12连接的第一导线41;和与第一半导体元件11和第一端子引线31连接的第二导线42。第一导线41含有第一金属。第二导线42包括含有第二金属的第一芯材部42A和含有第三金属并且覆盖第一芯材部42A的第一表层部42B。第二金属的原子序数比第一金属的原子序数小。由此,在对半导体器件A1辐射X射线时,与第一导线41相比,X射线更容易透过第二导线42,因此得到第一导线41的X射线图像。因此,通过X射线检查能够确认第一导线41的形状和高度是否可确保半导体器件A1所要求的绝缘耐压。并且与第二金属相比,第三金属的与第一端子引线31的接合强度较高。由此,能够缩减第二导线42的成本,并且能够防止第二导线42相对于第一端子引线31的接合状态的恶化(皲裂的发生等)。如上所述,依据半导体器件A1,能够确保所要求的绝缘耐压并且实现装置的成本缩减。
优选第一金属为金,并且第二金属为铜。由此,能够精度良好地设定用于确保半导体器件A1所要求的绝缘耐压的第一导线41的形状和高度,并且能够高效率地缩减第二导线42的成本。此外,第三金属优选为钯。由此,第二导线42的第一表层部42B相对于第一端子引线31的接合面积更加扩大,因此能够实现第二导线42相对于第一端子引线31的接合强度的提高。
并且,半导体器件A1具有:与第二半导体元件12和第三半导体元件13连接的第三导线43;和与第三半导体元件13和第二端子引线32连接的第四导线44。第三导线43含有第四金属。第四导线44包括:含有第五金属的第二芯材部44A;和含有第六金属并且覆盖第二芯材部44A的第二表层部44B。第五金属的原子序数比第四金属的原子序数小。并且,与第五金属相比,第六金属的与第二端子引线32的接合强度较高。因此,对于第三导线43和第四导线44,也能够得到与上述的第一导线41和第二导线42同样的作用效果。在该情况下,优选第四金属为金,并且第五金属为铜。并且,优选第六金属为钯。
第二导线42具有第一主部421和位于第一主部421与第一端子引线31之间的第一端部422。第一端部422包含与第一主部421邻接并且越远离第一主部421,厚度方向z上的尺寸d(参照图9)越变小的第一锥形部422A。由此,伴随与第一端子引线31的接合,能够实现在第一端部422产生的拉伸应力的传递的圆滑化,能够降低第一端部422的应力集中。并且,在图9所示的第一端子引线31与第二导线42的接合界面311A,在厚度方向z上看跨第一主部421和第一端部422地设置。由此,第二导线42相对于第一端子引线31的接合,不仅由第一端部422分担而且也由第一主部421分担,能够更有效地减少第一端部422的应力集中。
第四导线44具有第二主部441和位于第二主部441与第二端子引线32之间的第二端部442。第二端部442包括与第二主部441邻接并且越远离第二主部441,厚度方向z上的尺寸d(图11参照)越小的第二锥形部442A。并且,图11所示的第二端子引线32与第四导线44的接合界面321A,在厚度方向z上看跨第二主部441和第二端部442地设置。因此,对于第二端子引线32与第四导线44的关系,也能够得到与上述的第一端子引线31和第二导线42的关系同样的作用效果。
第一半导体元件11具有:连接第二导线42的第一金属层111;和在厚度方向z上看与第一金属层111重叠且位于厚度方向z的内方的第一电极121。第一金属层111的弯曲刚度比第二金属层112的弯曲刚度高。由此,能够抑制在将第二导线42连接于第一金属层111时由于从第二导线42传递到第一金属层111的冲击而在第一金属层111产生皲裂的情况。
半导体器件A1还包括覆盖第一半导体元件11、第二半导体元件12、第一导线41和第二导线42的密封树脂50。密封树脂50的每单位质量的硫黄含量为300μg/g以下。在此,含有第二金属(铜)的第二导线42的第一芯材部42A,被含有第三金属(钯)的第一表层部42B覆盖,因此比较不容易腐蚀。并且,通过限制密封树脂50的每单位质量的硫黄含量的上限,能够更有效地抑制第一芯材部42A的腐蚀。
在半导体器件A1中,第一岛引线21、第二岛引线22、多个第一端子引线31和多个第二端子引线32的各自的一部分从密封树脂50的一对第一侧面53的任一者露出。在该情况下,第一岛引线21、第二岛引线22、多个第一端子引线31和多个金属层33,位于与密封树脂50的一对第二侧面54间隔开的位置。因此,在半导体器件A1中,岛支承件等的金属部件不从一对第二侧面54露出。因此,能够实现半导体器件A1的绝缘耐压的提高。
在半导体器件A1中,在比第二岛引线22的第二岛部221面积大的第一岛引线21的第一岛部211中,形成有多个贯通孔213。由此,在密封树脂50的形成时,能够防止注入模具内的密封树脂50的填充不良。因此,能够有效地抑制在密封树脂50中产生空隙。该结构对抑制半导体器件A1的绝缘耐压的降低有贡献。
基于图12~图14,对本发明的第二实施方式的半导体器件A2进行说明。在这些图中,对于与上述的半导体器件A1相同或者类似的构成要素标注相同的附图标记,省略重复的说明。图12中,为了便于理解,透视了密封树脂50,用假想线表示。
在半导体器件A2中,还包括多个金属块47,这一结构与上述的半导体器件A1不同。
如图12和图13所示,多个金属块47分别与多个第五导线45接合。多个第五导线45各自包含第三芯材部45A和第三表层部45B。第三芯材部45A含有上述的第二金属(铜)。第三表层部45B含有上述的第三金属(钯),并且覆盖第三芯材部45A。多个第五导线45各自具有连接部451。连接部451与第一岛引线21的2个第一端子部212的覆盖部212A连接。覆盖部212A含有金属层23。金属层23的组成含有银。连接部451与金属层23相接触。
如图13所示,多个金属块47各自包含芯材部47A和表层部47B。芯材部47A含有上述的第二金属(铜)。表层部47B含有上述的第三金属(钯),并且覆盖芯材部47A。多个金属块47接合于多个第五导线45的连接部451上。多个金属块47的芯材部47A和表层部47B与多个第五导线45的第三表层部45B相接。
如图12和图14所示,多个金属块47与多个第六导线46独立地接合。多个第六导线46各自包含第四芯材部46A和第四表层部46B。第四芯材部46A含有上述的第五金属(铜)。第四表层部46B含有上述的第六金属(钯),并且覆盖第四芯材部46A。多个第六导线46各自具有连接部461。连接部461连接于第二岛引线22的2个第二端子部222的覆盖部222A。覆盖部222A包含金属层23。连接部461与金属层23相接。
如图14所示,多个金属块47接合于多个第六导线46的连接部461上。多个金属块47的芯材部47A和表层部47B与多个第六导线46的第四表层部46B相接。
接着,对半导体器件A2的作用效果进行说明。
半导体器件A2具有:与第一半导体元件11和第二半导体元件12连接的第一导线41;和与第一半导体元件11和第一端子引线31连接的第二导线42。第一导线41含有第一金属。第二导线42包含含有第二金属的第一芯材部42A;和含有第三金属并且覆盖第一芯材部42A的第一表层部42B。第二金属的原子序数比第一金属的原子序数小。并且,与第二金属相比,第三金属的与第一端子引线31的接合强度较高。因此,基于半导体器件A2,也能够确保所要求的绝缘耐压,并且能够实现装置的成本缩减。并且,半导体器件A2通过采用与半导体器件A1共同的结构,能够起到与半导体器件A1同等的效果。
半导体器件A2具有与第一半导体元件11和第一岛引线21的第一端子部212连接的第五导线45。并且,半导体器件A2具有接合于第五导线45的与第一端子部212连接的连接部451上的金属块47。由此,由于第五导线45相对于第一端子部212的接合强度提高,因此能够抑制在第五导线45中发生皲裂。该结构对于抑制第一半导体元件11的接地线的电位与第一端子部212的电位的差有贡献。
半导体器件A2具有与第三半导体元件13和第二岛引线22的第二端子部222连接的第六导线46。并且,半导体器件A2具有接合于第六导线46的与第二端子部222连接的连接部461上的金属块47。由此,由于第六导线46相对于第二端子部222的接合强度提高,因此能够抑制在第六导线46中产生皲裂。该结果对于抑制第三半导体元件13的接地线的电位与第二端子部222的电位的差有贡献。第二端子部222的电位与作为半导体器件A1的驱动对象的开关元件的电极的电位相等。因此,第二端子部222的电位随时间变动,所以能够抑制第三半导体元件13的接地线的电位与第二端子部222的电位的差,对该开关元件的稳定驱动有贡献。
基于图15和图16,对本发明的第三实施方式的半导体器件A3进行说明。在这些图中,对于与上述的半导体器件A1相同或者类似的要素标注相同的附图标记,省略重复的说明。在此,图15中,为了便于理解,透视了密封树脂50,用假想线表示。
在半导体器件A3中,第二半导体元件12的搭载结构与上述的半导体器件A1的该结构不同。
如图15和图16所示,第二半导体元件12搭载在第二岛引线22的第二岛部221的第二搭载面221A。因此,在半导体器件A3中,多个第一导线41跨在第一岛引线21的第一岛部211和第二岛引线22的第二岛部221之间。像这样,即使在第二岛部221的电位比第一岛部211的电位高的情况下,也能够将第二半导体元件12搭载在第二岛部221。
接着,对半导体器件A3的作用效果进行说明。
半导体器件A3具有:与第一半导体元件11和第二半导体元件12连接的第一导线41;和与第一半导体元件11和第一端子引线31连接的第二导线42。第一导线41含有第一金属。第二导线42包含含有第二金属的第一芯材部42A和含有第三金属且覆盖第一芯材部42A的第一表层部42B。第二金属的原子序数比第一金属的原子序数小。并且,与第二金属相比,第三金属的与第一端子引线31的接合强度较高。因此,依据半导体器件A3,能够确保所要求的绝缘耐压,并且能够实现装置的成本缩减。并且,半导体器件A3通过采用与半导体器件A1共同的结构,能够起到与半导体器件A1同等的效果。
本发明不限定于上述的实施方式。本发明的各部的具体的结构能够自由地进行各种设计变更。
本发明包含以下的附记记载的实施方式。
附记1.
一种半导体器件,其包括:
第一半导体元件;
电位相互不同的第一电路和第二电路;
第二半导体元件,其与所述第一半导体元件导通,并且对所述第一电路和所述第二电路之间的相互信号进行中继且将所述第一电路和第二电路相互绝缘;
与所述第一半导体元件导通的第一端子引线;
与所述第一半导体元件和所述第二半导体元件连接的第一导线;和
与所述第一半导体元件和所述第一端子引线连接的第二导线,
所述第一导线含有第一金属,
所述第二导线包含含有第二金属的第一芯材部和含有第三金属且覆盖所述第一芯材部的第一表层部,
所述第二金属的原子序数比所述第一金属的原子序数小,
所述第三金属与所述第一端子引线的接合强度比所述第二金属与所述第一端子引线的接合强度高。
附记2.
附记1中记载的半导体器件中,还包括:
与所述第二半导体元件导通的第三半导体元件;
与所述第三半导体元件导通的第二端子引线;
与所述第二半导体元件和所述第三半导体元件连接的第三导线;和
与所述第三半导体元件和所述第二端子引线连接的第四导线,
所述第三导线含有第四金属,
所述第四导线包含含有第五金属的第二芯材部和含有第六金属并且覆盖所述第二芯材部的第二表层部,
所述第五金属的原子序数比所述第四金属的原子序数小,
所述第六金属与所述第二端子引线的接合强度比所述第五金属与所述第二端子引线的接合强度高。
附记3.
附记2中记载的半导体器件中,
还包括第一岛引线,
所述第一电路包含所述第一半导体元件,所述第二电路包含所述第三半导体元件,
所述第一岛引线包含于所述第一电路中,
所述第一半导体元件搭载于所述第一岛引线。
附记4.
附记3中记载的半导体器件中,
还包括第二岛引线,其位于与所述第一岛引线相隔开的位置,且包含于所述第二电路中,
所述第三半导体元件搭载于所述第二岛引线。
附记5.
附记4中记载的半导体器件中,
所述第二半导体元件搭载于所述第一岛引线。
附记6.
附记4中记载的半导体器件中,
所述第二半导体元件搭载于所述第二岛引线。
附记7.
附记3至6中任一项记载的半导体器件中,
在第一方向上,所述第三半导体元件相对于所述第二半导体元件位于与所述第一半导体元件相反侧。
附记8.
附记3至7中任一项记载的半导体器件中,
所述第二电路的电位比所述第一电路的电位高。
附记9.
附记3至8中任一项记载的半导体器件中,
还包括第五导线和金属块,
所述第一岛引线具有搭载所述第一半导体元件的第一岛部和从所述第一岛部延伸出的第一端子部,
所述第五导线与所述第一半导体元件和所述第一端子部连接,
所述金属块接合于所述第五导线的与所述第一端子部的连接部之上。
附记10.
附记2至9中任一项记载的半导体器件中,
所述第一金属和所述第四金属为金。
附记11.
附记2至10中任一项记载的半导体器件中,
所述第二金属和所述第五金属为铜。
附记12.
附记2至11中任一项记载的半导体器件中,
所述第三金属和所述第六金属为钯。
附记13.
附记2至12中任一项记载的半导体器件中,
所述第二导线具有第一主部和介于所述第一主部与所述第一端子引线之间的第一端部,
所述第一端部包含第一锥形部,所述第一锥形部与所述第一主部邻接,且越远离所述第一主部,所述第一锥形部在所述第一端子引线的厚度方向上的尺寸越小,
所述第一端子引线与所述第二导线的接合界面,在所述第一端子引线的厚度方向上看,跨所述第一主部和所述第一端部地设置。
附记14.
附记2至13中任一项记载的半导体器件中,
所述第四导线具有第二主部和介于所述第二主部与所述第二端子引线之间的第二端部,
所述第二端部包含第二锥形部,所述第二锥形部与所述第二主部邻接,且越远离所述第二主部,所述第二锥形部在所述第二端子引线的厚度方向上的尺寸越小,
所述第二端子引线与所述第四导线的接合界面,在所述第二端子引线的厚度方向上看,跨所述第二主部和所述第二端部地设置。
附记15.
附记1至14中任一项记载的半导体器件中,
所述第一半导体元件具有:连接所述第二导线的第一金属层;和在所述第一半导体元件的厚度方向上看与所述第一金属层重叠且位于所述第一半导体元件的厚度方向的内方的第二金属层,
所述第一金属层的弯曲刚度比所述第二金属层的弯曲刚度高。
附记16.
附记1至15中任一项记载的半导体器件中,
还包括覆盖所述第一半导体元件、所述第二半导体元件、所述第一导线和所述第二导线的密封树脂,
所述密封树脂的每单位质量的硫黄含量为300μg/g以下。
附记17.
附记1至16中任一项记载的半导体器件中,
所述第二半导体元件为感应式。
附图标记的说明
A1、A2、A3:半导体器件
11:第一半导体元件(控制器)
11A:元件主体111:第一金属层
112:第二金属层113:通孔
114:层间绝缘膜115:钝化膜
116:表面保护膜12:第二半导体元件
121:第一电极122:第二电极
13:第二半导体元件(栅极驱动器)131:第三金属层132:第四金属层133:通孔
134:层间绝缘膜135:钝化膜
136:表面保护膜21:第一岛引线
211:第一岛部211A:第一搭载面
212:第一端子部212A:覆盖部
212B:露出部213:贯通孔
22:第二岛引线221:第二岛部
221A:第二搭载面222:第二端子部
222A:覆盖部222B:露出部
23:金属层31:第一端子引线
31A:第一中间引线31B:第一侧引线
311:覆盖部311A:接合界面
312:露出部32:第二端子引线
32A:第二中间引线32B:第二侧引线
321:覆盖部321A:接合界面
322:露出部33:金属层
41:第一导线42:第二导线
42A:第一芯材部42B:第一表层部
421:第一主部422:第一端部
422A:第一锥形部422B:第一前端部
43:第三导线44:第四导线
44A:第二芯材部44B:第二表层部
441:第二主部442:第二端部
442A:第二锥形部442B:第二前端部
45:第五导线45A:第三芯材部
45B:第三表层部451:连接部
46:第六导线46A:第四芯材部
46B:第四表层部461:连接部
47:金属块47A:芯材部
47B:表层部50:密封树脂
51:顶面52:底面
53:第一侧面531:第一上部
532:第一下部533:第一中间部
54:第二侧面541:第二上部
542:第二下部543:第二中间部
d:尺寸(厚度方向)t1、t2、t3、t4:厚度
z:厚度方向x:第一方向
y:第二方向。

Claims (17)

1.一种半导体器件,其特征在于,包括:
第一半导体元件;
电位相互不同的第一电路和第二电路;
第二半导体元件,其与所述第一半导体元件导通,并且对所述第一电路和所述第二电路之间的相互信号进行中继且将所述第一电路和第二电路相互绝缘;
与所述第一半导体元件导通的第一端子引线;
与所述第一半导体元件和所述第二半导体元件连接的第一导线;和
与所述第一半导体元件和所述第一端子引线连接的第二导线,
所述第一导线含有第一金属,
所述第二导线包含含有第二金属的第一芯材部和含有第三金属且覆盖所述第一芯材部的第一表层部,
所述第二金属的原子序数比所述第一金属的原子序数小,
所述第三金属与所述第一端子引线的接合强度比所述第二金属与所述第一端子引线的接合强度高。
2.如权利要求1所述的半导体器件,其特征在于,还包括:
与所述第二半导体元件导通的第三半导体元件;
与所述第三半导体元件导通的第二端子引线;
与所述第二半导体元件和所述第三半导体元件连接的第三导线;和
与所述第三半导体元件和所述第二端子引线连接的第四导线,
所述第三导线含有第四金属,
所述第四导线包含含有第五金属的第二芯材部和含有第六金属并且覆盖所述第二芯材部的第二表层部,
所述第五金属的原子序数比所述第四金属的原子序数小,
所述第六金属与所述第二端子引线的接合强度比所述第五金属与所述第二端子引线的接合强度高。
3.如权利要求2所述的半导体器件,其特征在于:
还包括第一岛引线,
所述第一电路包含所述第一半导体元件,所述第二电路包含所述第三半导体元件,
所述第一岛引线包含于所述第一电路中,
所述第一半导体元件搭载于所述第一岛引线。
4.如权利要求3所述的半导体器件,其特征在于:
还包括第二岛引线,其位于与所述第一岛引线相隔开的位置,且包含于所述第二电路中,
所述第三半导体元件搭载于所述第二岛引线。
5.如权利要求4所述的半导体器件,其特征在于:
所述第二半导体元件搭载于所述第一岛引线。
6.如权利要求4所述的半导体器件,其特征在于:
所述第二半导体元件搭载于所述第二岛引线。
7.如权利要求3~6中任一项所述的半导体器件,其特征在于:
在第一方向上,所述第三半导体元件相对于所述第二半导体元件位于与所述第一半导体元件相反侧。
8.如权利要求3~7中任一项所述的半导体器件,其特征在于:
所述第二电路的电位比所述第一电路的电位高。
9.如权利要求3~8中任一项所述的半导体器件,其特征在于:
还包括第五导线和金属块,
所述第一岛引线具有搭载所述第一半导体元件的第一岛部和从所述第一岛部延伸出的第一端子部,
所述第五导线与所述第一半导体元件和所述第一端子部连接,
所述金属块接合于所述第五导线的与所述第一端子部的连接部之上。
10.如权利要求2~9中任一项所述的半导体器件,其特征在于:
所述第一金属和所述第四金属为金。
11.如权利要求2~10中任一项所述的半导体器件,其特征在于:
所述第二金属和所述第五金属为铜。
12.如权利要求2~11中任一项所述的半导体器件,其特征在于:
所述第三金属和所述第六金属为钯。
13.如权利要求2~12中任一项所述的半导体器件,其特征在于:
所述第二导线具有第一主部和介于所述第一主部与所述第一端子引线之间的第一端部,
所述第一端部包含第一锥形部,所述第一锥形部与所述第一主部邻接,且越远离所述第一主部,所述第一锥形部在所述第一端子引线的厚度方向上的尺寸越小,
所述第一端子引线与所述第二导线的接合界面,在所述第一端子引线的厚度方向上看,跨所述第一主部和所述第一端部地设置。
14.如权利要求2~13中任一项所述的半导体器件,其特征在于:
所述第四导线具有第二主部和介于所述第二主部与所述第二端子引线之间的第二端部,
所述第二端部包含第二锥形部,所述第二锥形部与所述第二主部邻接,且越远离所述第二主部,所述第二锥形部在所述第二端子引线的厚度方向上的尺寸越小,
所述第二端子引线与所述第四导线的接合界面,在所述第二端子引线的厚度方向上看,跨所述第二主部和所述第二端部地设置。
15.如权利要求1~14中任一项所述的半导体器件,其特征在于:
所述第一半导体元件具有:连接所述第二导线的第一金属层;和在所述第一半导体元件的厚度方向上看与所述第一金属层重叠且位于所述第一半导体元件的厚度方向的内方的第二金属层,
所述第一金属层的弯曲刚度比所述第二金属层的弯曲刚度高。
16.如权利要求1~15中任一项所述的半导体器件,其特征在于:
还包括覆盖所述第一半导体元件、所述第二半导体元件、所述第一导线和所述第二导线的密封树脂,
所述密封树脂的每单位质量的硫黄含量为300μg/g以下。
17.如权利要求1~16中任一项所述的半导体器件,其特征在于:
所述第二半导体元件为感应式。
CN202180085383.5A 2020-12-18 2021-11-22 半导体器件 Pending CN116783700A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020-209996 2020-12-18
JP2020209996 2020-12-18
PCT/JP2021/042726 WO2022130906A1 (ja) 2020-12-18 2021-11-22 半導体装置

Publications (1)

Publication Number Publication Date
CN116783700A true CN116783700A (zh) 2023-09-19

Family

ID=82058751

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180085383.5A Pending CN116783700A (zh) 2020-12-18 2021-11-22 半导体器件

Country Status (5)

Country Link
US (1) US20240047438A1 (zh)
JP (1) JPWO2022130906A1 (zh)
CN (1) CN116783700A (zh)
DE (1) DE112021006079T5 (zh)
WO (1) WO2022130906A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024070967A1 (ja) * 2022-09-29 2024-04-04 ローム株式会社 信号伝達装置
WO2024070966A1 (ja) * 2022-09-29 2024-04-04 ローム株式会社 信号伝達装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02203261A (ja) * 1989-02-01 1990-08-13 Fujitsu Ltd 物体内部検査方法
JP5767294B2 (ja) 2013-10-07 2015-08-19 ルネサスエレクトロニクス株式会社 半導体装置
JP6395304B2 (ja) * 2013-11-13 2018-09-26 ローム株式会社 半導体装置および半導体モジュール
DE102015000317A1 (de) * 2014-01-10 2015-07-16 Fairchild Semiconductor Corporation Isolierung zwischen Halbleiterkomponenten
JP2015144199A (ja) * 2014-01-31 2015-08-06 サンケン電気株式会社 半導体装置
JP6522402B2 (ja) * 2015-04-16 2019-05-29 ローム株式会社 半導体装置
JP6770452B2 (ja) * 2017-01-27 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置
JP2019057576A (ja) * 2017-09-20 2019-04-11 ルネサスエレクトロニクス株式会社 半導体装置
JP7071499B2 (ja) * 2018-06-20 2022-05-19 ローム株式会社 半導体装置
US11482477B2 (en) * 2018-12-31 2022-10-25 Texas Instruments Incorporated Packaged electronic device with suspended magnetic subassembly
CN114026683A (zh) * 2019-06-11 2022-02-08 罗姆股份有限公司 半导体器件

Also Published As

Publication number Publication date
US20240047438A1 (en) 2024-02-08
JPWO2022130906A1 (zh) 2022-06-23
WO2022130906A1 (ja) 2022-06-23
DE112021006079T5 (de) 2023-08-31

Similar Documents

Publication Publication Date Title
US12002785B2 (en) Semiconductor device
US8040707B2 (en) Power converter
US10720411B2 (en) Semiconductor device
CN116783700A (zh) 半导体器件
US11798870B2 (en) Semiconductor device
JP2022101068A (ja) ゲートドライバ
US20240014107A1 (en) Semiconductor device
CN116472610A (zh) 半导体器件
WO2022209584A1 (ja) 半導体装置
WO2022220013A1 (ja) 半導体装置
WO2023095659A1 (ja) 半導体装置
US20240006274A1 (en) Semiconductor device
CN116670830A (zh) 半导体器件
CN118339651A (zh) 半导体装置
US20230378035A1 (en) Semiconductor device
WO2022080134A1 (ja) 半導体装置
WO2023176370A1 (ja) 半導体素子および半導体装置
US20220270988A1 (en) Electronic part and semiconductor device
WO2024135356A1 (ja) 半導体装置
WO2023223843A1 (ja) 半導体装置
WO2023136056A1 (ja) 半導体装置
WO2023282040A1 (ja) 半導体装置
WO2023199808A1 (ja) 半導体装置
WO2023243278A1 (ja) 半導体装置
CN116830439A (zh) 栅极驱动器、绝缘模块、低压电路单元以及高压电路单元

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination