WO2023176370A1 - 半導体素子および半導体装置 - Google Patents

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semiconductor device
main body
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semiconductor
die pad
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弘招 松原
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ローム株式会社
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
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Definitions

  • the present disclosure relates to a semiconductor element and a semiconductor device including the semiconductor element.
  • the semiconductor device disclosed in Patent Document 1 is equipped with a control element (controller) and a drive element (gate driver).
  • the semiconductor device drives a switching element such as an IGBT. Therefore, the semiconductor device is used for inverter circuits and the like.
  • the power supply voltage supplied to the drive element is higher than the voltage applied to the switching element, so the power supply voltage supplied to the control element and the power supply voltage supplied to the drive element are different. is different. Therefore, a difference occurs between the voltage applied to the control element and its conductive path and the voltage applied to the drive element and its conductive path.
  • an insulating element is interposed in the electrical signal transmission path between the control element and the drive element, so that the control element and its conductive path and the drive element and its conductive path are insulated from each other. ing. This prevents each of the control element and the drive element from dielectric breakdown.
  • the insulating element is bonded to the die pad.
  • the bonding is performed through a bonding layer made of a paste containing metal particles.
  • the bonding layer may creep up the insulating element. If the bonding layer creeps up excessively, there is a risk that the bonding layer will adhere to the wire conductively bonded to the insulating element. This causes a short circuit between the die pad and the wire.
  • An object of the present disclosure is to provide a semiconductor device that is improved over the conventional semiconductor device. Particularly, in view of the above-mentioned circumstances, one object of the present disclosure is to provide a semiconductor element capable of suppressing the creeping up of a bonding layer, and a semiconductor device including the semiconductor element.
  • a semiconductor device provided by a first aspect of the present disclosure includes a main body portion having a main surface and a back surface facing opposite to each other in a first direction, and a plurality of semiconductor devices arranged on the main surface and electrically connected to the main body portion.
  • the main body portion has a first side surface facing in a second direction perpendicular to the first direction.
  • the first side includes a first edge furthest from the back surface.
  • the main body portion has a second side surface connected to the first edge and located between the first side surface and the main surface in the first direction.
  • the second side surface overlaps the back surface when viewed in the first direction.
  • the surface roughness of the first side surface is different from the surface roughness of the second side surface.
  • a semiconductor device provided by a second aspect of the present disclosure includes a semiconductor element provided by the first aspect of the present disclosure, a first die pad facing the back surface, and the first die pad and the semiconductor element.
  • the device includes a bonding layer to be bonded, and a plurality of wires individually conductively bonded to the plurality of electrodes. The plurality of wires straddle the first side surface and the second side surface, and the bonding layer is in contact with the first side surface.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a sectional view taken along line II-II in FIG.
  • FIG. 3 is a partially enlarged view of FIG. 2.
  • FIG. 4 is a cross-sectional view illustrating the manufacturing process of the semiconductor element shown in FIG.
  • FIG. 5 is a cross-sectional view illustrating the manufacturing process of the semiconductor element shown in FIG.
  • FIG. 6 is a cross-sectional view of a semiconductor element according to a modification of the first embodiment of the present disclosure.
  • FIG. 7 is a partially enlarged view of FIG. 6.
  • FIG. 8 is a plan view of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 9 is a plan view corresponding to FIG.
  • FIG. 10 is a front view of the semiconductor device shown in FIG. 8.
  • 11 is a left side view of the semiconductor device shown in FIG. 8.
  • 12 is a right side view of the semiconductor device shown in FIG. 8.
  • FIG. 13 is a sectional view taken along line XIII-XIII in FIG. 9.
  • FIG. 14 is a cross-sectional view taken along line XIV-XIV in FIG. 9.
  • FIG. 15 is a partially enlarged view of FIG. 9.
  • FIG. 16 is a cross-sectional view taken along line XVI-XVI in FIG. 15.
  • FIG. 17 is a partially enlarged sectional view of the semiconductor device shown in FIG. 8, and the structure of the bonding layer is different from that shown in FIG. 16.
  • FIG. 16 is a front view of the semiconductor device shown in FIG. 8.
  • 11 is a left side view of the semiconductor device shown in FIG. 8.
  • 12 is a right side view of the semiconductor device shown in FIG. 8.
  • FIG. 13 is a sectional view taken along line
  • FIG. 18 is a plan view of a semiconductor device according to a second embodiment of the present disclosure, in which only the outline of the sealing resin is illustrated.
  • FIG. 19 is a sectional view taken along line XIX-XIX in FIG. 18.
  • FIG. 20 is a plan view of a semiconductor element according to a second embodiment of the present disclosure.
  • FIG. 21 is a cross-sectional view taken along line XXI-XXI in FIG. 20.
  • FIG. 22 is a partially enlarged view of FIG. 21, showing the second edge of the second side surface and its vicinity.
  • FIG. 23 is a partially enlarged view of FIG. 21, showing the first edge of the first side surface and the vicinity thereof.
  • FIG. 24 is a cross-sectional view of a semiconductor element according to a modification of the second embodiment of the present disclosure.
  • FIG. 25 is a partially enlarged view of FIG. 24.
  • FIG. 26 is a plan view of a semiconductor element according to a modification of the third embodiment of the present disclosure.
  • FIG. 27 is a cross-sectional view taken along line XXVII-XXVII in FIG. 26.
  • semiconductor element A10 A semiconductor device A10 according to a first embodiment of the present disclosure will be described based on FIGS. 1 to 3.
  • the semiconductor element A10 includes a main body 11, a plurality of electrodes 12, and a passivation film 13.
  • first direction z An example of a direction perpendicular to the first direction z is referred to as a "second direction x.”
  • second direction x An example of a direction perpendicular to both the first direction z and the second direction x is referred to as a "third direction y.”
  • the semiconductor element A10 transmits electrical signals such as PWM (Pulse Width Modulation) control signals in an insulated state.
  • the semiconductor element A10 is of an inductive type.
  • An example of the inductive semiconductor element A10 is an insulation type transformer.
  • An isolation transformer performs electrical signal transmission in an insulated state by inductively coupling two inductors (coils).
  • the two inductors include a transmitting inductor and a receiving inductor. Each of the two inductors is stacked in the first direction z.
  • a dielectric layer made of silicon dioxide (SiO 2 ) or the like is located between the transmitting inductor and the receiving inductor.
  • the transmitting inductor and the receiving inductor are electrically insulated by the dielectric layer.
  • the semiconductor element A10 may be of a capacitive type.
  • a capacitor is an example of the capacitive semiconductor element A10.
  • the main body portion 11 has a rectangular shape when viewed in the first direction z.
  • the dimension of the main body part 11 in the third direction y is larger than the dimension of the main body part 11 in the second direction x. Therefore, when viewed in the first direction z, the main body portion 11 has a rectangular shape with the long side extending in the third direction y.
  • Main body portion 11 includes a semiconductor substrate 11A and a semiconductor layer 11B.
  • the semiconductor substrate 11A supports the semiconductor layer 11B.
  • the composition of the semiconductor substrate 11A includes silicon (Si), for example.
  • the semiconductor layer 11B is stacked on the semiconductor substrate 11A.
  • the semiconductor layer 11B includes the two inductors described above and the dielectric layer described above. Further, the semiconductor layer 11B includes a rewiring layer that is electrically connected to the two inductors.
  • the main body 11 has a main surface 111, a back surface 112, two first side surfaces 113, and two second side surfaces 114.
  • the main surface 111 and the back surface 112 face oppositely to each other in the first direction z.
  • the two first side surfaces 113 face opposite to each other in the second direction x.
  • the two second side surfaces 114 face oppositely to each other in the second direction x.
  • the two second side surfaces 114 are individually connected to the two first side surfaces 113.
  • Each of the two first side surfaces 113 and the two second side surfaces 114 extends in the third direction y.
  • the description of the two first side surfaces 113 and the two second side surfaces 114 will be limited to one of the two first side surfaces 113 and one of the two second side surfaces 114 connected thereto.
  • the first side surface 113 has a first edge 113A farthest from the back surface 112.
  • the second side surface 114 is connected to the first edge 113A.
  • the second side surface 114 is located between the first side surface 113 and the main surface 111 in the first direction z.
  • the second side surface 114 overlaps the back surface 112 when viewed in the first direction z.
  • the second side surface 114 includes a first region 114A and a second region 114B.
  • the first region 114A faces the second direction x.
  • the second region 114B is connected to the first edge 113A and the first region 114A.
  • the second region 114B is curved toward the back surface 112.
  • the dimension h1 of the first side surface 113 in the first direction z is larger than the dimension h2 of the second side surface 114 in the first direction z.
  • the dimension h1 is 50% or more of the dimension of the main body portion 11 in the first direction z. Therefore, the dimension h1 is different from the dimension h2.
  • the surface roughness of the second side surface 114 is smaller than the surface roughness of the first side surface 113. Therefore, the surface roughness of the first side surface 113 is different from the surface roughness of the second side surface 114. Furthermore, the surface roughness of each of the first side surface 113 and the second side surface 114 is greater than the surface roughness of the back surface 112.
  • the second region 114B forms a curved surface with a radius of curvature r1.
  • the plurality of electrodes 12 are arranged on the main surface 111 of the main body 11, as shown in FIGS. 1 and 2.
  • the plurality of electrodes 12 are electrically connected to a rewiring layer that is a part of the semiconductor layer 11B of the main body portion 11.
  • the multiple electrodes 12 include multiple first electrodes 121 and multiple second electrodes 122.
  • the plurality of first electrodes 121 are arranged along the third direction y.
  • the plurality of second electrodes 122 are located on one side of the plurality of first electrodes 121 in the second direction x.
  • the plurality of second electrodes 122 are arranged along the third direction y.
  • the composition of the plurality of electrodes 12 includes, for example, aluminum (Al).
  • the passivation film 13 is laminated on the main surface 111 of the main body portion 11, as shown in FIG. As shown in FIG. 1, the passivation film 13 surrounds the plurality of electrodes 12 when viewed in the first direction z. Passivation film 13 is an insulator.
  • the composition of the passivation film 13 includes, for example, silicon nitride (Si 3 N 4 ).
  • a method for forming the first side surface 113 and the second side surface 114 of the main body portion 11 of the semiconductor element A10 will be described based on FIGS. 4 and 5.
  • a main body portion 11 including a semiconductor substrate 11A and a semiconductor layer 11B, a plurality of electrodes 12, and a passivation film 13 are formed prior to these formations.
  • a tape 80 is attached to the back surface 112 of the main body part 11.
  • Tape 80 is a dicing tape.
  • a plurality of grooves 83 are formed by removing a portion of each of the main body portion 11 and the passivation film 13 using the first blade 81 having a width b1.
  • the width b1 is 25 ⁇ m or more and 40 ⁇ m or less.
  • the plurality of grooves 83 are formed from the side facing the main surface 111 of the main body portion 11 toward the back surface 112 in the first direction z.
  • the plurality of grooves 83 are formed in a lattice shape along each of the second direction x and the third direction y.
  • the main body portion 11 is cut by the second blade 82 having a width b2.
  • the width b2 is smaller than the width b1 of the first blade 81.
  • the width b2 is 15 ⁇ m or more and 25 ⁇ m or less.
  • the surface roughness of the second blade 82 is greater than that of the first blade 81.
  • FIGS. 6 and 7 a semiconductor element A11 that is a modification of the semiconductor element A10 will be described.
  • the cross-sectional position in FIG. 6 is the same (or substantially the same) as the cross-sectional position in FIG. 2.
  • the configurations of the first side surface 113 and the second side surface 114 are different from the configuration of the semiconductor element A10.
  • a dimension h2 of the second side surface 114 in the first direction z is larger than a dimension h1 of the first side surface 113 in the first direction z.
  • the surface roughness of the second side surface 114 is greater than the surface roughness of the first side surface 113. Also in the semiconductor element A11, when it is assumed that the surface roughness of the second region 114B is 0 (double-dashed line shown in FIG. 7) in a cross section with the first direction z and the second direction x as in-plane directions, The second region 114B forms a curved surface with a radius of curvature r1.
  • the semiconductor device B10 includes a control element 61, a driving element 62, a semiconductor element A10, a first die pad 21, a second die pad 22, a bonding layer 29, a plurality of first terminals 31, a plurality of second terminals 32, and a sealing resin 50. Equipped with Further, the semiconductor device B10 includes a plurality of first wires 41, a plurality of second wires 42, a plurality of third wires 43, and a plurality of fourth wires 44.
  • the semiconductor device B10 is surface mounted on a wiring board of an inverter device such as an electric vehicle or a hybrid vehicle.
  • the package format of the semiconductor device B10 is SOP (Small Outline Package). However, the package format of the semiconductor device B10 is not limited to SOP.
  • FIG. 9 shows only the outer shape of the sealing resin 50. In FIG. 9, the outer shape of the sealing resin 50 is shown by an imaginary line (two-dot chain line).
  • the control element 61, the drive element 62, and the semiconductor element A10 are elements that serve as the functional center of the semiconductor device B10.
  • the control element 61, the drive element 62, and the semiconductor element A10 are composed of individual elements.
  • the drive element 62 is located on the opposite side of the control element 61 with respect to the semiconductor element A10 in the second direction x. When viewed in the first direction z, the control element 61 and the drive element 62 have a rectangular shape with the long side extending in the third direction y.
  • the control element 61 controls the drive element 62.
  • the control element 61 includes a circuit that converts an electrical signal input from another semiconductor device into a PWM control signal, a transmission circuit that transmits the PWM control signal to the drive element 62, and a circuit that converts the electrical signal from the drive element 62. and a receiving circuit for receiving the signal.
  • the drive element 62 drives a switching element located outside the semiconductor device B10.
  • the switching element is, for example, an IGBT (Insulated Gate Bipolar Transistor) or a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor).
  • the driving element 62 includes a receiving circuit that receives a PWM control signal, a circuit that drives a switching element based on the PWM control signal, and a transmitting circuit that transmits an electric signal to the control element 61. Examples of the electrical signal include an output signal from a temperature sensor placed near the motor.
  • the voltage applied to the control element 61 and the voltage applied to the drive element 62 are relatively different. Therefore, a potential difference is generated between the control element 61 and the drive element 62.
  • the voltage applied to the drive element 62 is higher than the voltage applied to the control element 61.
  • the power supply voltage supplied to the drive element 62 is higher than the power supply voltage supplied to the control element 61.
  • the first circuit including the control element 61 as a component and the second circuit including the drive element 62 as a component are insulated from each other by the semiconductor element A10.
  • the semiconductor element A10 is electrically connected to the first circuit and the second circuit.
  • the components of the first circuit include a first die pad 21, a plurality of first terminals 31, a plurality of first wires 41, and a plurality of third wires 43, which will be described later.
  • the components of the second circuit include a second die pad 22, a plurality of second terminals 32, a plurality of second wires 42, and a plurality of fourth wires 44, which will be described later.
  • the first circuit and the second circuit have relatively different potentials.
  • the potential of the second circuit is higher than the potential of the first circuit.
  • the semiconductor element A10 relays mutual signals in the first circuit and the second circuit.
  • the voltage applied to the ground of the control element 61 is approximately 0V, whereas the voltage applied to the ground of the drive element 62 is transiently 600V or more. There is.
  • the control element 61 has a plurality of electrodes 611.
  • the plurality of electrodes 611 are provided on the upper surface of the control element 61 (a surface facing in the same direction as the first mounting surface 211A of the first pad portion 211 of the first die pad 21 described later).
  • the composition of the plurality of electrodes 611 includes, for example, aluminum.
  • the plurality of electrodes 611 are electrically connected to a circuit configured in the control element 61.
  • the drive element 62 has a plurality of electrodes 621.
  • the plurality of electrodes 621 are provided on the upper surface of the drive element 62 (a surface facing in the same direction as a second mounting surface 221A of a second pad portion 221 of a second die pad 22, which will be described later).
  • the composition of the plurality of electrodes 621 includes, for example, aluminum.
  • the plurality of electrodes 621 are electrically connected to a circuit configured in the drive element 62.
  • the semiconductor element A10 is located between the control element 61 and the drive element 62 in the second direction x. Therefore, the control element 61 is located on the opposite side of the drive element 62 with respect to the semiconductor element A10 in the second direction x.
  • the plurality of first electrodes 121 of the semiconductor element A10 are located closer to the control element 61 than the drive element 62 in the second direction x.
  • the plurality of second electrodes 122 of the semiconductor element A10 are located on the opposite side of the control element 61 with respect to the plurality of first electrodes 121 in the second direction x.
  • the first die pad 21, the second die pad 22, the plurality of first terminals 31, and the plurality of second terminals 32 are connected to the control element 61, the drive element 62, the semiconductor element A10, and the wiring board on which the semiconductor device B10 is mounted. Configure a conduction path.
  • the first die pad 21, the second die pad 22, the plurality of first terminals 31, and the plurality of second terminals 32 are obtained from the same lead frame.
  • the lead frame contains copper in its composition.
  • the first die pad 21 and the second die pad 22 are separated from each other in the second direction x, as shown in FIGS. 8 and 9.
  • the control element 61 is mounted on the first die pad 21, and the drive element 62 is mounted on the second die pad 22.
  • the voltage applied to the second die pad 22 is relatively different from the voltage applied to the first die pad 21.
  • the voltage applied to the second die pad 22 is higher than the voltage applied to the first die pad 21.
  • the first die pad 21 has a first pad part 211 and two first hanging lead parts 212.
  • the control element 61 is mounted on the first pad section 211.
  • the first pad portion 211 has a first mounting surface 211A facing in the first direction z.
  • the control element 61 is bonded to the first mounting surface 211A via the bonding layer 29.
  • the bonding layer 29 is made of a paste containing metal particles.
  • the composition of the metal particles is, for example, silver (Ag). Therefore, bonding layer 29 is a conductor. In addition, the bonding layer 29 may be solder.
  • the first pad portion 211 is covered with a sealing resin 50.
  • the thickness of the first pad portion 211 is, for example, 150 ⁇ m or more and 200 ⁇ m or less.
  • the back surface 112 of the main body 11 of the semiconductor element A10 faces the first mounting surface 211A of the first die pad 21.
  • the main body portion 11 is bonded to the first mounting surface 211A via the bonding layer 29.
  • the bonding layer 29 is in contact with the first side surface 113 of the main body portion 11 .
  • the bonding layer 29 reaches the first edge 113A of the first side surface 113. That is, the bonding layer 29 is also in contact with the first edge 113A.
  • the bonding layer 29 may be in contact with the first side surface 113 and the second side surface 114 of the main body portion 11. In this case, the bonding layer 29 straddles the first edge 113A of the first side surface 113.
  • a plurality of through holes 213 are formed in the first pad portion 211.
  • Each of the plurality of through holes 213 penetrates the first pad portion 211 in the first direction z and extends in the third direction y.
  • at least one of the plurality of through holes 213 is located between the control element 61 and the semiconductor element A10.
  • the plurality of through holes 213 are arranged along the third direction y.
  • the two first hanging lead parts 212 are connected to both sides of the first pad part 211 in the third direction y.
  • the two first hanging lead parts 212 have a covering part 212A and an exposed part 212B.
  • the covering portion 212A is connected to the first pad portion 211 and is covered with the sealing resin 50.
  • the covering portion 212A includes a section extending in the second direction x.
  • the exposed portion 212B is connected to the covering portion 212A and exposed from the sealing resin 50. When viewed in the first direction z, the exposed portion 212B extends in the second direction x.
  • the exposed portion 212B is bent in a gullwing shape when viewed in the third direction y.
  • tin (Sn) plating may be applied to the surface of the exposed portion 212B.
  • the second die pad 22 has a second pad part 221 and two second hanging lead parts 222.
  • the drive element 62 is mounted on the second pad section 221.
  • the second pad portion 221 has a second mounting surface 221A facing in the first direction z.
  • the drive element 62 is bonded to the second mounting surface 221A via the bonding layer 29.
  • the second pad portion 221 is covered with a sealing resin 50.
  • the thickness of the second pad portion 221 is, for example, 150 ⁇ m or more and 200 ⁇ m or less.
  • the area of the second pad portion 221 is smaller than the area of the first pad portion 211 of the first die pad 21 .
  • the second pad section 221 overlaps the first pad section 211 when viewed in the second direction x.
  • the two second hanging lead parts 222 extend from both sides of the second pad part 221 in the third direction y.
  • the two second hanging lead parts 222 have a covering part 222A and an exposed part 222B.
  • the covering portion 222A is connected to the second pad portion 221 and covered with the sealing resin 50.
  • the covering portion 222A includes a section extending in the second direction x.
  • the exposed portion 222B is connected to the covering portion 222A and exposed from the sealing resin 50.
  • the exposed portion 222B extends in the second direction x.
  • the exposed portion 222B is bent in a gull wing shape when viewed in the third direction y.
  • tin plating may be applied to the surface of the exposed portion 222B.
  • the plurality of first terminals 31 are located on the opposite side of the drive element 62 with respect to the semiconductor element A10 in the second direction x.
  • the plurality of first terminals 31 are arranged along the third direction y. At least one of the plurality of first terminals 31 is electrically connected to the control element 61 via the third wire 43.
  • the plurality of first terminals 31 are located between the two first hanging lead parts 212 of the first die pad 21 in the third direction y.
  • the plurality of first terminals 31 include a plurality of first intermediate terminals 31A and two first side terminals 31B.
  • the two first side terminals 31B are located on both sides of the plurality of first intermediate terminals 31A in the third direction y.
  • the plurality of first terminals 31 have a covering portion 311 and an exposed portion 312.
  • the covering portion 311 is covered with a sealing resin 50.
  • the dimension of the covering portion 311 of each of the two first side terminals 31B in the second direction x is larger than the dimension of the covering portion 311 of each of the plurality of first intermediate terminals 31A in the second direction x.
  • the exposed portion 312 is connected to the covering portion 311 and exposed from the sealing resin 50.
  • the exposed portion 312 extends in the second direction x.
  • the exposed portion 312 is bent in a gullwing shape.
  • the shape of the exposed portion 312 is equal to the shape of the exposed portion 212B of each of the two first hanging lead portions 212 of the first die pad 21.
  • the surface of the exposed portion 312 may be plated with tin, for example.
  • the plurality of second terminals 32 are located on the opposite side of the control element 61 with respect to the semiconductor element A10 in the second direction x.
  • the plurality of second terminals 32 are arranged along the third direction y. At least one of the plurality of second terminals 32 is electrically connected to the drive element 62 via the fourth wire 44.
  • the plurality of second terminals 32 include a plurality of second intermediate terminals 32A and two second side terminals 32B.
  • Two second hanging lead parts 222 of the second die pad 22 are located on both sides of the plurality of second intermediate terminals 32A in the third direction y.
  • the two second side terminals 32B are located so as to sandwich the plurality of second intermediate terminals 32A and the two second hanging lead parts 222 in between in the third direction y.
  • the plurality of second terminals 32 have a covering portion 321 and an exposed portion 322.
  • the covering portion 321 is covered with a sealing resin 50.
  • the dimension of the covering portion 321 of each of the two second side terminals 32B in the second direction x is larger than the dimension of the covering portion 321 of each of the plurality of second intermediate terminals 32A in the second direction x.
  • the exposed portion 322 is connected to the covering portion 321 and exposed from the sealing resin 50. When viewed in the first direction z, the exposed portion 322 extends in the second direction x. As shown in FIG. 10, the exposed portion 322 is bent in a gullwing shape when viewed in the third direction y. The shape of the exposed portion 322 is equal to the shape of the exposed portion 222B of each of the two second hanging lead portions 222 of the second die pad 22.
  • the surface of the exposed portion 322 may be plated with tin, for example.
  • the plurality of first wires 41, the plurality of second wires 42, the plurality of third wires 43, and the plurality of fourth wires 44 are connected to the first die pad 21, the second die pad 22, the plurality of first terminals 31, and the plurality of Together with the second terminal 32, the control element 61, the drive element 62, and the semiconductor element A10 constitute a conduction path for performing a predetermined function.
  • the plurality of first wires 41 are electrically connected to the plurality of first electrodes 121 of the semiconductor element A10 and the plurality of electrodes 611 of the control element 61, as shown in FIGS. 9 and 13. Thereby, the control element 61 and the semiconductor element A10 are electrically connected to each other.
  • the plurality of first wires 41 are arranged along the third direction y.
  • the composition of the plurality of first wires 41 includes gold (Au).
  • the plurality of second wires 42 are electrically connected to the plurality of second electrodes 122 of the semiconductor element A10 and the plurality of electrodes 621 of the drive element 62, as shown in FIGS. 9 and 13. Thereby, the drive element 62 and the semiconductor element A10 are electrically connected to each other.
  • the plurality of second wires 42 are arranged along the third direction y. In the semiconductor device B ⁇ b>10 , the plurality of second wires 42 straddle between the first pad portion 211 of the first die pad 21 and the second pad portion 221 of the second die pad 22 .
  • the composition of the plurality of second wires 42 includes gold.
  • the plurality of third wires 43 are electrically connected to the plurality of electrodes 611 of the control element 61 and the covering portions 311 of the plurality of first terminals 31, as shown in FIGS. 9 and 13. Thereby, at least one of the plurality of first terminals 31 is electrically connected to the control element 61. Furthermore, at least one of the plurality of third wires 43 is conductively bonded to one of the plurality of electrodes 611 and one of the covering parts 212A of the two first hanging lead parts 212 of the first die pad 21. As a result, at least one of the two first suspension lead portions 212 is electrically connected to the control element 61. As a result, at least one of the two first suspension lead portions 212 serves as a ground terminal of the control element 61.
  • the composition of the plurality of third wires 43 includes gold.
  • the composition of the plurality of first wires 41 may include copper.
  • the plurality of fourth wires 44 are electrically connected to the plurality of electrodes 621 of the drive element 62 and the covering portions 321 of the plurality of second terminals 32, as shown in FIGS. 9 and 13. Thereby, at least one of the plurality of second terminals 32 is electrically connected to the drive element 62. Further, at least one of the plurality of fourth wires 44 is electrically conductively bonded to one of the plurality of electrodes 621 and one of the covering parts 222A of the two second hanging lead parts 222 of the second die pad 22. As a result, at least one of the two second suspension lead portions 222 is electrically connected to the drive element 62. As a result, at least one of the two second suspension lead portions 222 serves as a ground terminal of the drive element 62.
  • the composition of the plurality of fourth wires 44 includes gold. In addition, the composition of the plurality of fourth wires 44 may include copper.
  • the plurality of first wires 41 straddle one of the two first side surfaces 113 of the main body section 11 and one of the two second side surfaces 114 of the main body section 11 connected thereto.
  • the plurality of second wires 42 straddle the other of the two first side surfaces 113 and the other of the two second side surfaces 114 connected thereto.
  • the sealing resin 50 includes a control element 61, a driving element 62, a semiconductor element A10, a first die pad 21, a second die pad 22, a plurality of first terminals 31, and a plurality of second terminals 32. covering at least a portion of each of the above. Furthermore, the sealing resin 50 covers the plurality of first wires 41 , the plurality of second wires 42 , the plurality of third wires 43 , and the plurality of fourth wires 44 .
  • the sealing resin 50 is an insulator.
  • the sealing resin 50 is made of a material containing, for example, epoxy resin.
  • the sealing resin 50 has a rectangular shape when viewed in the first direction z.
  • the sealing resin 50 has a top surface 51, a bottom surface 52, two first side surfaces 53, and two second side surfaces 54.
  • the top surface 51 and the bottom surface 52 are located apart from each other in the first direction z.
  • the top surface 51 and the bottom surface 52 face oppositely to each other in the first direction z.
  • Each of the top surface 51 and the bottom surface 52 is substantially flat.
  • the two first side surfaces 53 are connected to the top surface 51 and the bottom surface 52, and are located apart from each other in the second direction x. From the first side surface 53 located on one side in the second direction x among the two first side surfaces 53, the exposed portions 212B of the two first hanging lead portions 212 of the first die pad 21 and the plurality of first terminals 31 are exposed. The exposed portion 312 is exposed. From the first side surface 53 located on the other side in the second direction x of the two first side surfaces 53, the exposed portions 212B of the two second hanging lead portions 222 of the second die pad 22 and the plurality of second terminals 32 are exposed. The exposed portion 322 is exposed.
  • each of the two first side surfaces 53 includes a first upper portion 531, a first lower portion 532, and a first intermediate portion 533.
  • the first upper portion 531 is connected to the top surface 51 on one side in the first direction z, and connected to the first intermediate portion 533 on the other side in the first direction z.
  • the first upper portion 531 is inclined with respect to the top surface 51.
  • the first lower portion 532 is connected to the bottom surface 52 on one side in the first direction z, and connected to the first intermediate portion 533 on the other side in the first direction z.
  • the first lower portion 532 is inclined with respect to the bottom surface 52.
  • the first intermediate portion 533 is connected to the first upper portion 531 on one side in the first direction z, and connected to the first lower portion 532 on the other side in the first direction z.
  • the in-plane directions of the first intermediate portion 533 are the first direction z and the third direction y.
  • the first intermediate portion 533 is located outward from the top surface 51 and the bottom surface 52. From the first intermediate portions 533 of the two first side surfaces 53, the exposed portions 212B of the two first hanging lead portions 212 of the first die pad 21 and the exposed portions 212B of the two second hanging lead portions 222 of the second die pad 22.
  • the exposed portions 312 of the plurality of first terminals 31 and the exposed portions 322 of the plurality of second terminals 32 are exposed.
  • the two second side surfaces 54 are connected to the top surface 51 and the bottom surface 52, and are located apart from each other in the third direction y.
  • the first die pad 21, the second die pad 22, the plurality of first terminals 31, and the plurality of second terminals 32 are located apart from the two second side surfaces 54.
  • each of the two second side surfaces 54 includes a second upper portion 541, a second lower portion 542, and a second intermediate portion 543.
  • the second upper portion 541 is connected to the top surface 51 on one side in the first direction z, and connected to the second intermediate portion 543 on the other side in the first direction z.
  • the second upper portion 541 is inclined with respect to the top surface 51.
  • the second lower portion 542 is connected to the bottom surface 52 on one side in the first direction z, and connected to the second intermediate portion 543 on the other side in the first direction z.
  • the second lower portion 542 is inclined with respect to the bottom surface 52.
  • the second intermediate portion 543 is connected to the second upper portion 541 on one side in the first direction z, and connected to the second lower portion 542 on the other side in the first direction z.
  • the in-plane directions of the second intermediate portion 543 are the first direction z and the third direction y.
  • the second intermediate portion 543 is located outward from the top surface 51 and the bottom surface 52 when viewed in the first direction z.
  • a half-bridge circuit including a low side (low potential side) switching element and a high side (high potential side) switching element is generally configured.
  • the following description deals with the case where these switching elements are MOSFETs.
  • the reference potentials of the source of the switching element and the gate driver that drives the switching element are both ground.
  • the reference potentials of the source of the switching element and the gate driver that drives the switching element both correspond to the potential at the output node of the half-bridge circuit.
  • the reference potential of the gate driver that drives the high-side switching element changes.
  • the reference potential is equivalent to the voltage applied to the drain of the high-side switching element (for example, 600 V or more).
  • the ground of the control element 61 and the ground of the drive element 62 are configured to be separated. Therefore, when the semiconductor device B10 is used as a gate driver for driving a high-side switching element, a voltage equivalent to the voltage applied to the drain of the high-side switching element is transiently applied to the ground of the driving element 62. applied.
  • FIG. 18 shows only the outer shape of the sealing resin 50.
  • the outer shape of the sealing resin 50 is shown with imaginary lines.
  • the configuration of the semiconductor element A10 is different from the configuration of the semiconductor device B10.
  • the semiconductor element A10 is bonded to the second mounting surface 221A of the second pad portion 221 of the second die pad 22. Similar to the semiconductor device B10, the main body portion 11 of the semiconductor element A10 is bonded to the second mounting surface 221A via the bonding layer 29. In the semiconductor device B20 as well, the bonding layer 29 is in contact with the first side surface 113 of the main body portion 11. Therefore, in the semiconductor device B20, the plurality of first wires 41 span between the first pad section 211 of the first die pad 21 and the second pad section 221. In this way, even if the potential of the second pad section 221 is higher than the potential of the first pad section 211, the semiconductor element A10 can be mounted on the second pad section 221.
  • the main body portion 11 of the semiconductor element A10 has a first side surface 113 facing in the second direction x, and a second side surface 114 connected to the first edge 113A of the first side surface 113.
  • the second side surface 114 is located between the first side surface 113 and the main surface 111 of the main body portion 11 in the first direction z.
  • the second side surface 114 overlaps the back surface 112 of the main body portion 11 when viewed in the first direction z.
  • the surface tension of the bonding layer 29 at the first edge 113A makes it difficult for the bonding layer 29 to creep up to the side where the main surface 111 is located rather than the first edge 113A.
  • the surface roughness of the first side surface 113 is different from the surface roughness of the second side surface 114.
  • creeping of the bonding layer 29 against the semiconductor element A10 can be efficiently controlled.
  • the bonding layer 29 is formed on the first side surface 113 before the bonding layer 29 reaches the first edge 113A. You can stop the creeping up.
  • the surface roughness of the second side surface 114 is larger than the surface roughness of the first side surface 113 as in the semiconductor element A11, as shown in FIG. You can stop the creeping. Therefore, according to the above-mentioned configuration and the present configuration, it is possible to suppress the rising of the bonding layer 29 in the semiconductor element A10.
  • the surface roughness of the second side surface 114 is smaller than the surface roughness of the first side surface 113, in order to reliably stop the creeping up of the bonding layer 29 on the first side surface 113, the surface roughness of the first side surface 113 in the first direction z is It is preferable that the dimension h1 is larger than the dimension h2 of the second side surface 114 in the first direction z.
  • the surface roughness of the first blade 81 shown in FIG. 4 is set to be smaller than the surface roughness of the second blade 82 shown in FIG. It is possible to prevent defects from occurring on the main surface 111 of the main body portion 11.
  • the second side surface 114 is It is preferable that the dimension h2 is larger than the dimension h1 of the first side surface 113 in the first direction z.
  • the plurality of first wires 41 and the plurality of second wires 42 straddle the first side surface 113 and the second side surface 114.
  • each of the first die pad 21, the second die pad 22, the plurality of first terminals 31, and the plurality of second terminals 32 is located on either of the two first side surfaces 53 of the sealing resin 50. It is exposed from the top.
  • the two first hanging lead parts 212 of the first die pad 21 are exposed from one side of the sealing resin 50 in the second direction x, and the two second hanging lead parts 222 of the second die pad 22 are sealed. This is obtained by exposing the stopper resin 50 from the other side in the second direction x.
  • the first die pad 21, the second die pad 22, the plurality of first terminals 31, and the plurality of second terminals 32 are located apart from the two second side surfaces 54 of the sealing resin 50.
  • the first die pad 21, the second die pad 22, the plurality of first terminals 31, and the plurality of second terminals 32 are all not exposed from the two second side surfaces 54. This configuration contributes to improving the dielectric strength of the semiconductor device B10.
  • a plurality of through holes 213 are formed in the first pad portion 211 of the first die pad 21, which has a larger area than the second pad portion 221 of the second die pad 22.
  • semiconductor element A20 A semiconductor element A20 according to a second embodiment of the present disclosure will be described based on FIGS. 20 to 23.
  • the same or similar elements as those of the semiconductor element A10 described above are given the same reference numerals, and redundant explanation will be omitted.
  • the configuration of the main body portion 11 is different from the configuration of the semiconductor device A10.
  • the main body portion 11 has two third side surfaces 115.
  • the two third side surfaces 115 face oppositely to each other in the second direction x.
  • the two third side surfaces 115 are individually connected to the two second side surfaces 114.
  • Each of the two third side surfaces 115 extends in the third direction y.
  • the description of the two third side surfaces 115 will be limited to either one of the two third side surfaces 115 connected to either of the two second side surfaces 114.
  • the second side surface 114 has a second edge 114C that is farthest from the back surface 112.
  • the third side surface 115 is connected to the second edge 114C.
  • the third side surface 115 is located between the second side surface 114 and the main surface 111 of the main body portion 11 in the first direction z.
  • the third side surface 115 overlaps the back surface 112 of the main body portion 11 when viewed in the first direction z.
  • the third side surface 115 includes a third region 115A.
  • the third region 115A is connected to the second edge 114C.
  • the third region 115A is curved toward the back surface 112 of the main body portion 11.
  • the dimension h1 of the first side surface 113 in the first direction z is smaller than the dimension h2 of the second side surface 114 in the first direction z.
  • the dimension h3 of the third side surface 115 in the first direction z is smaller than the dimension h2.
  • the surface roughness of the third side surface 115 is smaller than the surface roughness of the second side surface 114.
  • the surface roughness of the third side surface 115 is greater than that of the back surface 112.
  • the surface roughness of the second side surface 114 is greater than the surface roughness of the first side surface 113.
  • the third region 115A forms a curved surface with a radius of curvature r2.
  • the radius of curvature r2 is larger than the radius of curvature r1 shown in FIG.
  • semiconductor element A21 Next, as shown in FIGS. 24 and 25, a semiconductor element A21, which is a modification of the semiconductor element A20, will be described.
  • the cross-sectional position in FIG. 24 is the same (or substantially the same) as the cross-sectional position in FIG. 21.
  • the configurations of the second side surface 114 and the third side surface 115 are different from the configuration of the semiconductor element A20.
  • a dimension h3 of the third side surface 115 in the first direction z is larger than a dimension h2 of the second side surface 114 in the first direction z.
  • the surface roughness of the third side surface 115 is greater than the surface roughness of the second side surface 114. Also in the semiconductor element A21, when it is assumed that the surface roughness of the third region 115A is 0 (double-dashed line shown in FIG. 25) in a cross section with the first direction z and the second direction x as in-plane directions, The third region 115A forms a curved surface with a radius of curvature r2.
  • the main body portion 11 of the semiconductor element A20 has a first side surface 113 facing in the second direction x, and a second side surface 114 connected to the first edge 113A of the first side surface 113.
  • the second side surface 114 is located between the first side surface 113 and the main surface 111 of the main body portion 11 in the first direction z.
  • the second side surface 114 overlaps the back surface 112 of the main body portion 11 when viewed in the first direction z.
  • the surface roughness of the first side surface 113 is different from the surface roughness of the second side surface 114. Therefore, according to this configuration, it is possible to suppress the rising of the bonding layer 29 also in the semiconductor element A20.
  • the semiconductor element A20 has the same configuration as the semiconductor element A10, so that the same effect as that of the semiconductor element A10 can be achieved.
  • the main body portion 11 has a third side surface 115 connected to the second edge 114C of the second side surface 114.
  • the third side surface 115 is located between the second side surface 114 and the main surface 111 of the main body portion 11 in the first direction z.
  • the third side surface 115 overlaps the back surface 112 of the main body portion 11 when viewed in the first direction z.
  • semiconductor element A30 A semiconductor element A30 according to a third embodiment of the present disclosure will be described based on FIGS. 26 and 27.
  • the same or similar elements as those of the semiconductor element A10 described above are given the same reference numerals, and redundant explanation will be omitted.
  • the configuration of the main body portion 11 is different from the configuration of the semiconductor device A10.
  • the main body portion 11 has two fourth side surfaces 116 and two fifth side surfaces 117.
  • the two fourth side surfaces 116 face oppositely to each other in the third direction y.
  • the two fifth side surfaces 117 face oppositely to each other in the third direction y.
  • the two fifth side surfaces 117 are individually connected to the two fourth side surfaces 116.
  • Each of the two fourth side surfaces 116 and the two fifth side surfaces 117 extends in the third direction y.
  • each of the two fourth side surfaces 116 has a third edge 116A furthest from the back surface 112.
  • the two fifth side surfaces 117 are individually connected to the third edges 116A of the two fourth side surfaces 116.
  • the two fifth side surfaces 117 are located between the two fourth side surfaces 116 and the main surface 111 of the main body portion 11 in the first direction z.
  • the two fifth side surfaces 117 overlap the back surface 112 of the main body 11 when viewed in the first direction z.
  • the dimension h4 in the first direction z of each of the two fourth side surfaces 116 is equal to the dimension h1 in the first direction z of the first side surface 113 shown in FIG. h5 in the first direction z of each of the two fifth side surfaces 117 is equal to h2 in the first direction z of the second side surface 114 shown in FIG. Therefore, dimension h4 is larger than dimension h5.
  • the main body section 11 has two first side surfaces 113, two second side surfaces 114, two fourth side surfaces 116, and two fifth side surfaces 117, the periphery of the main surface 111 of the main body section 11 It is surrounded by the back surface 112 of.
  • the main body portion 11 of the semiconductor element A30 has a first side surface 113 facing in the second direction x, and a second side surface 114 connected to the first edge 113A of the first side surface 113.
  • the second side surface 114 is located between the first side surface 113 and the main surface 111 of the main body portion 11 in the first direction z.
  • the second side surface 114 overlaps the back surface 112 of the main body portion 11 when viewed in the first direction z.
  • the surface roughness of the first side surface 113 is different from the surface roughness of the second side surface 114. Therefore, according to this configuration, it is possible to suppress the rising of the bonding layer 29 also in the semiconductor element A30.
  • the semiconductor element A30 has the same configuration as the semiconductor element A10, so that it can achieve the same effects as the semiconductor element A10.
  • a main body portion having a main surface and a back surface facing oppositely to each other in the first direction; a plurality of electrodes arranged on the main surface and electrically connected to the main body,
  • the main body portion has a first side surface facing in a second direction perpendicular to the first direction,
  • the first side surface includes a first edge furthest from the back surface,
  • the main body portion has a second side surface connected to the first edge and located between the first side surface and the main surface in the first direction, When viewed in the first direction, the second side surface overlaps the back surface,
  • a semiconductor device wherein the first side surface has a surface roughness different from that of the second side surface.
  • the dimension of the first side surface in the first direction is larger than the dimension of the second side surface in the first direction,
  • Appendix 3. The semiconductor device according to appendix 2, wherein a dimension of the first side surface in the first direction is 50% or more of a dimension of the main body portion in the first direction.
  • Appendix 4. The dimension of the second side surface in the first direction is larger than the dimension of the first side surface in the first direction, The semiconductor device according to appendix 1, wherein the second side surface has a surface roughness greater than the first side surface.
  • the second side surface includes a first region facing the second direction, and a second region connected to the first edge and the first region, 5.
  • the semiconductor device according to any one of appendices 1 to 4, wherein the second region is curved toward the back surface.
  • the second side surface includes a second edge furthest from the back surface,
  • the main body portion has a third side surface connected to the second edge and located between the second side surface and the main surface in the first direction,
  • the semiconductor device according to any one of appendices 1 to 5, wherein the third side surface overlaps the back surface when viewed in the first direction.
  • Appendix 7 The dimension of the second side surface in the first direction is larger than the dimension of the third side surface in the first direction,
  • the semiconductor device according to appendix 6, wherein the third side surface has a smaller surface roughness than the second side surface.
  • the dimension of the third side surface in the first direction is larger than the dimension of the second side surface in the first direction
  • Appendix 9. The semiconductor device according to any one of appendices 1 to 8, wherein the main surface is surrounded by a periphery of the back surface when viewed in the first direction.
  • Appendix 10. The semiconductor according to any one of Supplementary Notes 1 to 9, wherein a dimension of the main body in a third direction perpendicular to the first direction and the second direction is larger than a dimension of the main body in the second direction. element. Appendix 11.
  • a semiconductor device according to any one of Supplementary Notes 1 to 10, a first die pad facing the back surface; a bonding layer bonding the first die pad and the semiconductor element; a plurality of wires individually conductively bonded to the plurality of electrodes, The plurality of wires straddle the first side surface and the second side surface, The semiconductor device, wherein the bonding layer is in contact with the first side surface. Appendix 12. The semiconductor device according to appendix 11, wherein the bonding layer is in contact with the first edge. Appendix 13.
  • the plurality of electrodes include a plurality of first electrodes and a plurality of second electrodes
  • the plurality of wires include a plurality of first wires individually conductively joined to the plurality of first electrodes, and a plurality of second wires individually conductively joined to the plurality of second electrodes,
  • the plurality of first wires are electrically conductively bonded to the drive element, 13.
  • the control element is mounted on the first die pad, The semiconductor device according to appendix 13, wherein the drive element is mounted on the second die pad. Appendix 15. The semiconductor device according to appendix 14, wherein the control element is located on the opposite side of the drive element with respect to the semiconductor element in the second direction. Appendix 16. 16. The semiconductor device according to any one of appendices 13 to 15, further comprising a sealing resin that covers the semiconductor element, the control element, the drive element, and the plurality of wires. Appendix 17.

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Abstract

半導体素子は、第１方向ｚにおいて互いに反対側を向く主面および裏面を有する本体部と、前記主面に配置され、かつ前記本体部に導通する複数の電極とを備える。前記本体部は、第２方向ｘを向く第１側面を有する。前記第１側面は、前記裏面から最も離れた第１縁を含む。前記本体部は、前記第１縁につながり、かつ第１方向ｚにおいて前記第１側面と前記主面との間に位置する第２側面を有する。第１方向ｚに視て、前記第２側面は、前記裏面に重なる。前記第１側面の表面粗さは、前記第２側面の表面粗さと異なる。

Description

半導体素子および半導体装置
　本開示は、半導体素子と、当該半導体素子を具備する半導体装置とに関する。
　特許文献１に開示されている半導体装置には、制御素子（コントローラ）および駆動素子（ゲートドライバ）が搭載されている。当該半導体装置は、ＩＧＢＴなどのスイッチング素子を駆動する。したがって、当該半導体装置は、インバータ回路などに用いられる。
　ここで、当該半導体装置においては、駆動素子に供給される電源電圧は、スイッチング素子に印加される電圧以上であるため、制御素子に供給される電源電圧と、駆動素子に供給される電源電圧とは異なる。このため、制御素子およびその導電経路に印加される電圧と、駆動素子およびその導電経路に印加される電圧とに差異が生じる。
　そこで、当該半導体装置においては、制御素子と駆動素子との間の電気信号の伝送経路に絶縁素子を介在させることによって、制御素子およびその導電経路と、駆動素子およびその導電経路とが互いに絶縁されている。これにより、制御素子および駆動素子の各々が絶縁破壊することを防いでいる。
　当該半導体装置においては、絶縁素子は、ダイパッドに接合されている。接合にあたっては、金属粒子が含有されたペーストを材料とする接合層を介して行われる。接合の際、接合層には流動性があるため、当該接合層が絶縁素子を這い上がることがある。接合層の這い上がりが過度になると、絶縁素子に導電接合されたワイヤに当該接合層が付着するおそれがある。このことは、ダイパッドとワイヤとの短絡の原因となる。
特開２０１６－２０７７１４号公報
　本開示は、従来より改良が施された半導体装置を提供することを一の課題とする。特に本開示は、上記した事情に鑑み、接合層の這い上がりを抑制することが可能な半導体素子と、当該半導体素子を具備する半導体装置とを提供することをその一の課題とする。
　本開示の第１の側面によって提供される半導体素子は、第１方向において互いに反対側を向く主面および裏面を有する本体部と、前記主面に配置され、かつ前記本体部に導通する複数の電極と、を備える。前記本体部は、前記第１方向に対して直交する第２方向を向く第１側面を有する。前記第１側面は、前記裏面から最も離れた第１縁を含む。前記本体部は、前記第１縁につながり、かつ前記第１方向において前記第１側面と前記主面との間に位置する第２側面を有する。前記第１方向に視て、前記第２側面は、前記裏面に重なっている。前記第１側面の表面粗さは、前記第２側面の表面粗さと異なる。
　本開示の第２の側面によって提供される半導体装置は、本開示の第１の側面によって提供される半導体素子と、前記裏面に対向する第１ダイパッドと、前記第１ダイパッドと前記半導体素子とを接合する接合層と、前記複数の電極に個別に導電接合された複数のワイヤと、を備える。前記複数のワイヤは、前記第１側面および前記第２側面を跨ぎ、前記接合層は、前記第１側面に接している。
　上記構成によれば、当該半導体素子と、当該半導体素子を具備する半導体装置とにおいて、接合層の這い上がりを抑制することが可能となる。
　本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態にかかる半導体素子の平面図である。 図２は、図１のＩＩ－ＩＩ線に沿う断面図である。 図３は、図２の部分拡大図である。 図４は、図１に示す半導体素子の製造工程を説明する断面図である。 図５は、図１に示す半導体素子の製造工程を説明する断面図である。 図６は、本開示の第１実施形態の変形例にかかる半導体素子の断面図である。 図７は、図６の部分拡大図である。 図８は、本開示の第１実施形態にかかる半導体装置の平面図である。 図９は、図８に対応する平面図であり、封止樹脂はその外形のみを図示している。 図１０は、図８に示す半導体装置の正面図である。 図１１は、図８に示す半導体装置の左側面図である。 図１２は、図８に示す半導体装置の右側面図である。 図１３は、図９のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。 図１４は、図９のＸＩＶ－ＸＩＶ線に沿う断面図である。 図１５は、図９の部分拡大図である。 図１６は、図１５のＸＶＩ－ＸＶＩ線に沿う断面図である。 図１７は、図８に示す半導体装置の部分拡大断面図であり、接合層の構成が図１６に示す場合と異なる。 図１８は、本開示の第２実施形態にかかる半導体装置の平面図であり、封止樹脂はその外形のみを図示している。 図１９は、図１８のＸＩＸ－ＸＩＸ線に沿う断面図である。 図２０は、本開示の第２実施形態にかかる半導体素子の平面図である。 図２１は、図２０のＸＸＩ－ＸＸＩ線に沿う断面図である。 図２２は、図２１の部分拡大図であり、第２側面の第２縁と、その近傍とを示している。 図２３は、図２１の部分拡大図であり、第１側面の第１縁と、その近傍とを示している。 図２４は、本開示の第２実施形態の変形例にかかる半導体素子の断面図である。 図２５は、図２４の部分拡大図である。 図２６は、本開示の第３実施形態の変形例にかかる半導体素子の平面図である。 図２７は、図２６のＸＸＶＩＩ－ＸＸＶＩＩ線に沿う断面図である。
　本開示を実施するための形態について、添付図面に基づいて説明する。
　第１実施形態（半導体素子Ａ１０）：
　図１～図３に基づき、本開示の第１実施形態にかかる半導体素子Ａ１０について説明する。半導体素子Ａ１０は、本体部１１、複数の電極１２、およびパッシベーション膜１３を備える。
　半導体素子Ａ１０および後述する半導体装置Ｂ１０の説明においては、便宜上、後述する本体部１１の主面１１１の法線方向の一例を「第１方向ｚ」と呼ぶ。第１方向ｚに対して直交する方向の一例を「第２方向ｘ」と呼ぶ。第１方向ｚおよび第２方向ｘの双方に対して直交する方向の一例を「第３方向ｙ」と呼ぶ。
　半導体素子Ａ１０は、ＰＷＭ（Pulse Width Modulation）制御信号などの電気信号を絶縁状態で伝送する。半導体素子Ａ１０は、インダクティブ型である。インダクティブ型の半導体素子Ａ１０の一例として、絶縁型トランスが挙げられる。絶縁型トランスは、２つのインダクタ（コイル）を誘導結合させることで、絶縁状態による電気信号の伝送を行う。当該２つのインダクタは、送信側インダクタおよび受信側インダクタを含む。当該２つのインダクタの各々は、第１方向ｚに積層されている。送信側インダクタと受信側インダクタとの間には、二酸化ケイ素（ＳｉＯ2）などからなる誘電体層が位置する。当該誘電体層により、送信側インダクタと受信側インダクタとは、電気絶縁されている。この他、半導体素子Ａ１０は、キャパシティブ型でもよい。キャパシティブ型の半導体素子Ａ１０の一例として、コンデンサが挙げられる。
　本体部１１は、図１に示すように、第１方向ｚに視て矩形状である。本体部１１の第３方向ｙにおける寸法は、本体部１１の第２方向ｘにおける寸法よりも大きい。したがって、第１方向ｚに視て、本体部１１は、第３方向ｙを長辺とする矩形状である。本体部１１は、半導体基板１１Ａおよび半導体層１１Ｂを含む。半導体基板１１Ａは、半導体層１１Ｂを支持している。半導体基板１１Ａの組成は、たとえばケイ素（Ｓｉ）を含む。半導体層１１Ｂは、半導体基板１１Ａに積層されている。半導体層１１Ｂは、先述の２つのインダクタと、先述の誘電体層とを含む。さらに半導体層１１Ｂは、当該２つのインダクタに導通する再配線層を含む。
　図２に示すように、本体部１１は、主面１１１、裏面１１２、２つの第１側面１１３、および２つの第２側面１１４を有する。主面１１１および裏面１１２は、第１方向ｚにおいて互いに反対側を向く。
　図１および図２に示すように、２つの第１側面１１３は、第２方向ｘにおいて互いに反対側を向く。２つの第２側面１１４は、第２方向ｘにおいて互いに反対側を向く。２つの第２側面１１４は、２つの第１側面１１３に個別につながっている。２つの第１側面１１３、および２つの第２側面１１４の各々は、第３方向ｙに延びている。以下、２つの第１側面１１３、および２つの第２側面１１４の説明は、２つの第１側面１１３のいずれかと、それにつながる２つの第２側面１１４のいずれかとに限定する。
　図２に示すように、第１側面１１３は、裏面１１２から最も離れた第１縁１１３Ａを有する。第２側面１１４は、第１縁１１３Ａにつながっている。第２側面１１４は、第１方向ｚにおいて第１側面１１３と主面１１１との間に位置する。第１方向ｚに視て、第２側面１１４は、裏面１１２に重なる。
　図２に示すように、第２側面１１４は、第１領域１１４Ａおよび第２領域１１４Ｂを含む。第１領域１１４Ａは、第２方向ｘを向く。第２領域１１４Ｂは、第１縁１１３Ａおよび第１領域１１４Ａにつながっている。第２領域１１４Ｂは、裏面１１２に向けて湾曲している。
　図２に示すように、半導体素子Ａ１０においては、第１側面１１３の第１方向ｚの寸法 ｈ１は、第２側面１１４の第１方向ｚの寸法ｈ２よりも大きい。寸法ｈ１は、本体部１１の第１方向ｚの寸法の５０％以上である。したがって、寸法ｈ１は、寸法ｈ２と異なる。
　図３に示すように、第２側面１１４の表面粗さは、第１側面１１３の表面粗さよりも小さい。したがって、第１側面１１３の表面粗さは、第２側面１１４の表面粗さと異なる。さらに、第１側面１１３および第２側面１１４の各々の表面粗さは、裏面１１２の表面粗さよりも大きい。
　図３に示すように、第１方向ｚおよび第２方向ｘを面内方向とする断面において、第２領域１１４Ｂの表面粗さが０である（図３に示す二点鎖線）と仮定した場合、第２領域１１４Ｂは、曲率半径ｒ１の曲面をなす。
　複数の電極１２は、図１および図２に示すように、本体部１１の主面１１１に配置されている。複数の電極１２は、本体部１１の半導体層１１Ｂの一部である再配線層に導通している。複数の電極１２は、複数の第１電極１２１、および複数の第２電極１２２を含む。複数の第１電極１２１は、第３方向ｙに沿って配列されている。複数の第２電極１２２は、複数の第１電極１２１に対して第２方向ｘの一方側に位置する。複数の第２電極１２２は、第３方向ｙに沿って配列されている。複数の電極１２の組成は、たとえばアルミニウム（Ａｌ）を含む。
　パッシベーション膜１３は、図２に示すように、本体部１１の主面１１１に積層されている。図１に示すように、第１方向ｚに視て、パッシベーション膜１３は、複数の電極１２を囲んでいる。パッシベーション膜１３は、絶縁体である。パッシベーション膜１３の組成は、たとえば窒化ケイ素（Ｓｉ3Ｎ4）を含む。
　次に、図４および図５に基づき、半導体素子Ａ１０の本体部１１の第１側面１１３および第２側面１１４の形成方法について説明する。これらの形成に先だって、半導体基板１１Ａおよび半導体層１１Ｂを含む本体部１１と、複数の電極１２と、パッシベーション膜１３とを形成する。
　まず、図４に示すように、本体部１１の裏面１１２にテープ８０を貼り付ける。テープ８０は、ダイシングテープである。次いで、幅ｂ１を有する第１ブレード８１により、本体部１１およびパッシベーション膜１３の各々の一部を除去することにより、複数の溝８３を形成する。幅ｂ１は、２５μｍ以上４０μｍ以下である。複数の溝８３は、第１方向ｚのうち本体部１１の主面１１１が向く側から裏面１１２に向けて形成される。複数の溝８３は、第２方向ｘおよび第３方向ｙの各々に沿った格子状となるように形成される。
　次いで、図５に示すように、幅ｂ２を有する第２ブレード８２により、本体部１１を切断する。幅ｂ２は、第１ブレード８１の幅ｂ１よりも小である。幅ｂ２は、１５μｍ以上２５μｍ以下である。さらに第２ブレード８２の表面粗さは、第１ブレード８１の表面粗さよりも大きい。第１ブレード８１の切断にあたっては、複数の溝８３の各々に第２ブレード８２を通過させた上で、第２ブレード８２をテープ８０に接触するまで第１方向ｚに移動させる。最後に、裏面１１２からテープ８０を剥がす。以上より、本体部１１の第１側面１１３および第２側面１１４の形成が完了する。
　変形例（半導体素子Ａ１１）：
　次に、図６および図７に示すように、半導体素子Ａ１０の変形例である半導体素子Ａ１１について説明する。ここで、図６の断面位置は、図２の断面位置と同一（あるいは略同一）である。
　図６に示すように、半導体素子Ａ１１においては、第１側面１１３および第２側面１１４の構成が、半導体素子Ａ１０の当該構成と異なる。第２側面１１４の第１方向ｚの寸法ｈ２は、第１側面１１３の第１方向ｚの寸法ｈ１よりも大きい。
　図７に示すように、第２側面１１４の表面粗さは、第１側面１１３の表面粗さよりも大きい。半導体素子Ａ１１においても、第１方向ｚおよび第２方向ｘを面内方向とする断面において、第２領域１１４Ｂの表面粗さが０である（図７に示す二点鎖線）と仮定した場合、第２領域１１４Ｂは、曲率半径ｒ１の曲面をなす。
　第１実施形態（半導体装置Ｂ１０）：
　図８～図１７に基づき、本開示の第１実施形態にかかる半導体装置Ｂ１０について説明する。半導体装置Ｂ１０は、制御素子６１、駆動素子６２、半導体素子Ａ１０、第１ダイパッド２１、第２ダイパッド２２、接合層２９、複数の第１端子３１、複数の第２端子３２、および封止樹脂５０を備える。さらに半導体装置Ｂ１０は、複数の第１ワイヤ４１、複数の第２ワイヤ４２、複数の第３ワイヤ４３、および複数の第４ワイヤ４４を備える。半導体装置Ｂ１０は、たとえば電気自動車またはハイブリッド自動車などのインバータ装置の配線基板に表面実装されるものである。半導体装置Ｂ１０のパッケージ形式は、ＳＯＰ（Small Outline Package）である。ただし、半導体装置Ｂ１０のパッケージ形式は、ＳＯＰに限定されない。ここで、図９は、理解の便宜上、封止樹脂５０はその外形のみを図示している。図９においては、封止樹脂５０の外形を想像線（二点鎖線）で示している。
　制御素子６１、駆動素子６２および半導体素子Ａ１０は、半導体装置Ｂ１０の機能中枢となる素子である。半導体装置Ｂ１０においては、制御素子６１、駆動素子６２および半導体素子Ａ１０は、個々の素子で構成されている。駆動素子６２は、第２方向ｘにおいて半導体素子Ａ１０を基準として制御素子６１とは反対側に位置する。第１方向ｚに視て、制御素子６１および駆動素子６２は、第３方向ｙを長辺とする矩形状である。
　制御素子６１は、駆動素子６２を制御する。制御素子６１は、他の半導体装置から入力された電気信号をＰＷＭ制御信号に変換する回路と、当該ＰＷＭ制御信号を駆動素子６２へ伝送するための送信回路と、駆動素子６２からの電気信号を受ける受信回路とを具備する。
　駆動素子６２は、半導体装置Ｂ１０の外部に位置するスイッチング素子を駆動する。スイッチング素子は、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。駆動素子６２は、ＰＷＭ制御信号を受信する受信回路と、当該ＰＷＭ制御信号に基づきスイッチング素子を駆動するための回路と、電気信号を制御素子６１へ伝送するための送信回路とを具備する。当該電気信号は、たとえばモータ近傍に配置された温度センサからの出力信号が挙げられる。
　制御素子６１に印加される電圧と、駆動素子６２に印加される電圧とは、相対的に異なる。このため、制御素子６１と駆動素子６２との間に電位差が生じる。半導体装置Ｂ１０においては、駆動素子６２に印加される電圧は、制御素子６１に印加される電圧よりも高い。あわせて半導体装置Ｂ１０においては、駆動素子６２に供給される電源電圧は、制御素子６１に供給される電源電圧よりも高い。
　そこで、半導体装置Ｂ１０においては、制御素子６１を構成要素に含む第１回路と、駆動素子６２を構成要素に含む第２回路とが、半導体素子Ａ１０により互いに絶縁されている。半導体素子Ａ１０は、第１回路と第２回路とに電気的に接続されている。第１回路の構成要素は、制御素子６１の他に、後述する第１ダイパッド２１、複数の第１端子３１、 複数の第１ワイヤ４１、および複数の第３ワイヤ４３を含む。第２回路の構成要素は、駆動素子６２の他に、後述する第２ダイパッド２２、複数の第２端子３２、複数の第２ワイヤ４２、および複数の第４ワイヤ４４を含む。第１回路と第２回路とは、相対的に電位が異なる。半導体装置Ｂ１０においては、第２回路の電位は、第１回路の電位よりも高い。その上で半導体素子Ａ１０は、第１回路および第２回路における相互信号を中継する。たとえば、電気自動車やハイブリッド自動車のインバータ装置においては、制御素子６１のグランドに印加させる電圧が０Ｖ程度であることに対し、駆動素子６２のグランドに印加される電圧が過渡的に６００Ｖ以上となることがある。
　図９および図１３に示すように、制御素子６１は、複数の電極６１１を有する。複数の電極６１１は、制御素子６１の上面（後述する第１ダイパッド２１の第１パッド部２１１の第１搭載面２１１Ａと同じ方向を向く面）に設けられている。複数の電極６１１の組成は、たとえばアルミニウムを含む。複数の電極６１１は、制御素子６１に構成された回路に導通している。
　図９および図１３に示すように、駆動素子６２は、複数の電極６２１を有する。複数の電極６２１は、駆動素子６２の上面（後述する第２ダイパッド２２の第２パッド部２２１の第２搭載面２２１Ａと同じ方向を向く面）に設けられている。複数の電極６２１の組成は、たとえばアルミニウムを含む。複数の電極６２１は、駆動素子６２に構成された回路に導通している。
　図９および図１３示すように、半導体素子Ａ１０は、第２方向ｘにおいて、制御素子６１と駆動素子６２との間に位置する。したがって、制御素子６１は、第２方向ｘにおいて半導体素子Ａ１０を基準として駆動素子６２とは反対側に位置する。半導体素子Ａ１０の複数の第１電極１２１は、第２方向ｘにおいて駆動素子６２よりも制御素子６１の近くに位置する。半導体素子Ａ１０の複数の第２電極１２２は、第２方向ｘにおいて複数の第１電極１２１を基準として制御素子６１とは反対側に位置する。
　第１ダイパッド２１、第２ダイパッド２２、複数の第１端子３１、および複数の第２端子３２は、制御素子６１、駆動素子６２および半導体素子Ａ１０と、半導体装置Ｂ１０が実装される配線基板との導通経路を構成する。第１ダイパッド２１、第２ダイパッド２２、複数の第１端子３１、および複数の第２端子３２は、同一のリードフレームから得られる。当該リードフレームは、銅を組成に含む。
　第１ダイパッド２１および第２ダイパッド２２は、図８および図９に示すように、第２方向ｘにおいて互いに離れている。半導体装置Ｂ１０においては、制御素子６１が第１ダイパッド２１の上に搭載され、かつ駆動素子６２が第２ダイパッド２２の上に搭載されている。第２ダイパッド２２に印加される電圧は、第１ダイパッド２１に印加される電圧と相対的に異なる。半導体装置Ｂ１０においては、第２ダイパッド２２に印加される電圧は、第１ダイパッド２１に印加される電圧よりも高い。
　図９に示すように、第１ダイパッド２１は、第１パッド部２１１、および２つの第１吊リード部２１２を有する。制御素子６１は、第１パッド部２１１の上に搭載されている。図１３および図１４に示すように、第１パッド部２１１は、第１方向ｚを向く第１搭載面２１１Ａを有する。制御素子６１は、接合層２９を介して第１搭載面２１１Ａに接合されている。接合層２９は、金属粒子を含むペーストからなる。当該金属粒子の組成は、たとえば銀（Ａｇ）である。したがって、接合層２９は、導電体である。この他、接合層２９は、ハンダでもよい。第１パッド部２１１は、封止樹脂５０に覆われている。第１パッド部２１１の厚さは、たとえば１５０μｍ以上２００μｍ以下である。
　図１６に示すように、半導体素子Ａ１０の本体部１１の裏面１１２は、第１ダイパッド２１の第１搭載面２１１Ａに対向している。本体部１１は、接合層２９を介して第１搭載面２１１Ａに接合されている。接合層２９は、本体部１１の第１側面１１３に接している。接合層２９は、第１側面１１３の第１縁１１３Ａに到達している。すなわち、接合層２９は、第１縁１１３Ａにも接している。
　図１７に示すように、半導体装置Ｂ１０においては、接合層２９が、本体部１１の第１側面１１３および第２側面１１４に接する構成でもよい。この場合においては、接合層２９が、第１側面１１３の第１縁１１３Ａを跨いでいる。
　図９および図１３に示すように、第１パッド部２１１には、複数の貫通孔２１３が形成されている。複数の貫通孔２１３の各々は、第１パッド部２１１を第１方向ｚに貫通し、かつ第３方向ｙに延びている。第１方向ｚに視て、複数の貫通孔２１３の少なくともいずれかは、制御素子６１と半導体素子Ａ１０との間に位置する。複数の貫通孔２１３は、第３方向ｙに沿って配列されている。
　図９に示すように、２つの第１吊リード部２１２は、第１パッド部２１１の第３方向ｙの両側につながっている。２つの第１吊リード部２１２は、被覆部２１２Ａおよび露出部２１２Ｂを有する。被覆部２１２Ａは、第１パッド部２１１につながり、かつ封止樹脂５０に覆われている。被覆部２１２Ａは、第２方向ｘに延びる区間を含む。露出部２１２Ｂは、被覆部２１２Ａにつながり、かつ封止樹脂５０から露出している。第１方向ｚに視て、露出部２１２Ｂは、第２方向ｘに延びている。図１０に示すように、第３方向ｙに視て、露出部２１２Ｂはガルウィング状に屈曲している。露出部２１２Ｂの表面には、たとえば錫（Ｓｎ）めっきを施してもよい。
　図９に示すように、第２ダイパッド２２は、第２パッド部２２１、および２つの第２吊リード部２２２を有する。駆動素子６２は、第２パッド部２２１の上に搭載されている。図１３に示すように、第２パッド部２２１は、第１方向ｚを向く第２搭載面２２１Ａを有する。駆動素子６２は、接合層２９を介して第２搭載面２２１Ａに接合されている。第２パッド部２２１は、封止樹脂５０に覆われている。第２パッド部２２１の厚さは、たとえば１５０μｍ以上２００μｍ以下である。第２パッド部２２１の面積は、第１ダイパッド２１の第１パッド部２１１の面積よりも小さい。第２方向ｘに視て、第２パッド部２２１は、第１パッド部２１１に重なっている。
　図９に示すように、２つの第２吊リード部２２２は、第２パッド部２２１の第３方向ｙの両側から延出している。２つの第２吊リード部２２２は、被覆部２２２Ａおよび露出部２２２Ｂを有する。被覆部２２２Ａは、第２パッド部２２１につながり、かつ封止樹脂５０に覆われている。被覆部２２２Ａは、第２方向ｘに延びる区間を含む。露出部２２２Ｂは、被覆部２２２Ａにつながり、かつ封止樹脂５０から露出している。第１方向ｚに視て、露出部２２２Ｂは、第２方向ｘに延びている。図１０に示すように、第３方向ｙに視て、露出部２２２Ｂはガルウィング状に屈曲している。露出部２２２Ｂの表面には、たとえば錫めっきを施してもよい。
　複数の第１端子３１は、図８および図９に示すように、第２方向ｘにおいて半導体素子Ａ１０を基準として駆動素子６２とは反対側に位置する。複数の第１端子３１は、第３方向ｙに沿って配列されている。複数の第１端子３１の少なくともいずれかは、第３ワイヤ４３を介して制御素子６１に導通している。複数の第１端子３１は、第３方向ｙにおいて第１ダイパッド２１の２つの第１吊リード部２１２の間に位置する。複数の第１端子３１は、複数の第１中間端子３１Ａ、および２つの第１側端子３１Ｂを含む。２つの第１側端子３１Ｂは、複数の第１中間端子３１Ａの第３方向ｙの両側に位置する。
　図９および図１３に示すように、複数の第１端子３１は、被覆部３１１および露出部３１２を有する。被覆部３１１は、封止樹脂５０に覆われている。２つの第１側端子３１Ｂの各々の被覆部３１１の第２方向ｘの寸法は、複数の第１中間端子３１Ａの各々の被覆部３１１の第２方向ｘの寸法よりも大きい。
　図９および図１３に示すように、露出部３１２は、被覆部３１１につながり、かつ封止樹脂５０から露出している。第１方向ｚに視て、露出部３１２は、第２方向ｘに延びている。第３方向ｙに視て、露出部３１２はガルウィング状に屈曲している。露出部３１２の形状は、第１ダイパッド２１の２つの第１吊リード部２１２の各々の露出部２１２Ｂの形状に等しい。露出部３１２の表面には、たとえば錫めっきを施してもよい。
　複数の第２端子３２は、図８および図９に示すように、第２方向ｘにおいて半導体素子Ａ１０を基準として制御素子６１とは反対側に位置する。複数の第２端子３２は、第３方向ｙに沿って配列されている。複数の第２端子３２の少なくともいずれかは、第４ワイヤ４４を介して駆動素子６２に導通している。複数の第２端子３２は、複数の第２中間端子３２Ａ、および２つの第２側端子３２Ｂを含む。複数の第２中間端子３２Ａの第３方向ｙの両側には、第２ダイパッド２２の２つの第２吊リード部２２２が位置する。２つの第２側端子３２Ｂは、第３方向ｙにおいて複数の第２中間端子３２Ａ、および２つの第２吊リード部２２２を間に挟むように位置する。
　図９および図１３に示すように、複数の第２端子３２は、被覆部３２１および露出部３２２を有する。被覆部３２１は、封止樹脂５０に覆われている。２つの第２側端子３２Ｂの各々の被覆部３２１の第２方向ｘの寸法は、複数の第２中間端子３２Ａの各々の被覆部３２１の第２方向ｘの寸法よりも大きい。
　図９および図１３に示すように、露出部３２２は、被覆部３２１につながり、かつ封止樹脂５０から露出している。第１方向ｚに視て、露出部３２２は、第２方向ｘに延びている。図１０に示すように、第３方向ｙに視て、露出部３２２はガルウィング状に屈曲している。露出部３２２の形状は、第２ダイパッド２２の２つの第２吊リード部２２２の各々の露出部２２２Ｂの形状に等しい。露出部３２２の表面には、たとえば錫めっきを施してもよい。
　複数の第１ワイヤ４１、複数の第２ワイヤ４２、複数の第３ワイヤ４３、および複数の第４ワイヤ４４は、第１ダイパッド２１、第２ダイパッド２２、複数の第１端子３１、および複数の第２端子３２とともに、制御素子６１、駆動素子６２および半導体素子Ａ１０が所定の機能を果たすための導通経路を構成している。
　複数の第１ワイヤ４１は、図９および図１３に示すように、半導体素子Ａ１０の複数の第１電極１２１と、制御素子６１の複数の電極６１１とに導電接合されている。これにより、制御素子６１と半導体素子Ａ１０とが相互に導通している。複数の第１ワイヤ４１は、第３方向ｙに沿って配列されている。複数の第１ワイヤ４１の組成は、金（Ａｕ）を含む。
　複数の第２ワイヤ４２は、図９および図１３に示すように、半導体素子Ａ１０の複数の第２電極１２２と、駆動素子６２の複数の電極６２１とに導電接合されている。これにより、駆動素子６２と半導体素子Ａ１０とが相互に導通している。複数の第２ワイヤ４２は、第３方向ｙに沿って配列されている。半導体装置Ｂ１０においては、複数の第２ワイヤ４２は、第１ダイパッド２１の第１パッド部２１１と、第２ダイパッド２２の第２パッド部２２１との間を跨いでいる。複数の第２ワイヤ４２の組成は、金を含む。
　複数の第３ワイヤ４３は、図９および図１３に示すように、制御素子６１の複数の電極６１１と、複数の第１端子３１の被覆部３１１とに導電接合されている。これにより、複数の第１端子３１の少なくともいずれかは、制御素子６１に導通している。さらに複数の第３ワイヤ４３の少なくともいずれかは、複数の電極６１１のいずれかと、第１ダイパッド２１の２つの第１吊リード部２１２の被覆部２１２Ａのいずれかとに導電接合されている。これにより、２つの第１吊リード部２１２の少なくともいずれかは、制御素子６１に導通している。これにより、２つの第１吊リード部２１２の少なくともいずれかが制御素子６１のグランド端子をなす。複数の第３ワイヤ４３の組成は、金を含む。この他、複数の第１ワイヤ４１の組成は、銅を含むものでもよい。
　複数の第４ワイヤ４４は、図９および図１３に示すように、駆動素子６２の複数の電極６２１と、複数の第２端子３２の被覆部３２１とに導電接合されている。これにより、複数の第２端子３２の少なくともいずれかは、駆動素子６２に導通している。さらに、複数の第４ワイヤ４４の少なくともいずれかは、複数の電極６２１のいずれかと、第２ダイパッド２２の２つの第２吊リード部２２２の被覆部２２２Ａのいずれかとに導電接合されている。これにより、２つの第２吊リード部２２２の少なくともいずれかは、駆動素子６２に導通している。これにより、２つの第２吊リード部２２２の少なくともいずれかが駆動素子６２のグランド端子をなす。複数の第４ワイヤ４４の組成は、金を含む。この他、複数の第４ワイヤ４４の組成は、銅を含むものでもよい。
　図１５に示すように、複数の第１ワイヤ４１は、本体部１１の２つの第１側面１１３の一方と、これにつながる本体部１１の２つの第２側面１１４の一方とを跨いでいる。複数の第２ワイヤ４２は、２つの第１側面１１３の他方と、これにつながる２つの第２側面１１４の他方とを跨いでいる。
　封止樹脂５０は、図８に示すように、制御素子６１、駆動素子６２および半導体素子Ａ１０と、第１ダイパッド２１、第２ダイパッド２２、複数の第１端子３１、および複数の第２端子３２の各々の少なくとも一部とを覆っている。さらに封止樹脂５０は、複数の第１ワイヤ４１、複数の第２ワイヤ４２、複数の第３ワイヤ４３、および複数の第４ワイヤ４４を覆っている。封止樹脂５０は、絶縁体である。封止樹脂５０は、たとえばエポキシ樹脂を含む材料からなる。第１方向ｚに視て、封止樹脂５０は、矩形状である。
　図１０～図１２に示すように、封止樹脂５０は、頂面５１、底面５２、２つの第１側面５３、および２つの第２側面５４を有する。
　図１０～図１２に示すように、頂面５１および底面５２は、第１方向ｚにおいて互いに離れて位置する。頂面５１および底面５２は、第１方向ｚにおいて互いに反対側を向く。頂面５１および底面５２の各々は、略平坦である。
　図１０～図１２に示すように、２つの第１側面５３は、頂面５１および底面５２につながるとともに、第２方向ｘにおいて互いに離れて位置する。２つの第１側面５３のうち、第２方向ｘの一方側に位置する第１側面５３から、第１ダイパッド２１の２つの第１吊リード部２１２の露出部２１２Ｂと、複数の第１端子３１の露出部３１２とが露出している。２つの第１側面５３のうち、第２方向ｘの他方側に位置する第１側面５３から、第２ダイパッド２２の２つの第２吊リード部２２２の露出部２１２Ｂと、複数の第２端子３２の露出部３２２とが露出している。
　図１０～図１２に示すように、２つの第１側面５３の各々は、第１上部５３１、第１下部５３２および第１中間部５３３を含む。第１上部５３１は、第１方向ｚの一方側が頂面５１につながり、かつ第１方向ｚの他方側が第１中間部５３３につながっている。第１上部５３１は、頂面５１に対して傾斜している。第１下部５３２は、第１方向ｚの一方側が底面５２につながり、かつ第１方向ｚの他方側が第１中間部５３３につながっている。第１下部５３２は、底面５２に対して傾斜している。第１中間部５３３は、第１方向ｚの一方側が第１上部５３１につながり、かつ第１方向ｚの他方側が第１下部５３２につながっている。第１中間部５３３の面内方向は、第１方向ｚおよび第３方向ｙである。第１方向ｚに視て、第１中間部５３３は、頂面５１および底面５２よりも外方に位置する。２つの第１側面５３の第１中間部５３３から、第１ダイパッド２１の２つの第１吊リード部２１２の露出部２１２Ｂと、第２ダイパッド２２の２つの第２吊リード部２２２の露出部２１２Ｂと、複数の第１端子３１の露出部３１２と、複数の第２端子３２の露出部３２２とが露出している。
　図１０～図１２に示すように、２つの第２側面５４は、頂面５１および底面５２につながるとともに、第３方向ｙにおいて互いに離れて位置する。図８に示すように、第１ダイパッド２１、第２ダイパッド２２、複数の第１端子３１、および複数の第２端子３２は、２つの第２側面５４から離れて位置する。
　図１０～図１２に示すように、２つの第２側面５４の各々は、第２上部５４１、第２下部５４２および第２中間部５４３を含む。第２上部５４１は、第１方向ｚの一方側が頂面５１につながり、かつ第１方向ｚの他方側が第２中間部５４３につながっている。第２上部５４１は、頂面５１に対して傾斜している。第２下部５４２は、第１方向ｚの一方側が底面５２につながり、かつ第１方向ｚの他方側が第２中間部５４３につながっている。第２下部５４２は、底面５２に対して傾斜している。第２中間部５４３は、第１方向ｚの一方側が第２上部５４１につながり、かつ第１方向ｚの他方側が第２下部５４２につながっている。第２中間部５４３の面内方向は、第１方向ｚおよび第３方向ｙである。第１方向ｚに視て、第２中間部５４３は、頂面５１および底面５２よりも外方に位置する。
　インバータ装置におけるモータドライバ回路においては、ローサイド（低電位側）スイッチング素子と、ハイサイド（高電位側）スイッチング素子とを含むハーフブリッジ回路が構成されることが一般的である。以下の説明においては、これらのスイッチング素子がＭＯＳＦＥＴである場合を対象とする。ここで、ローサイドスイッチング素子においては、当該スイッチング素子のソースと、当該スイッチング素子を駆動するゲートドライバとの基準電位は、ともにグランドとなっている。一方、ハイサイドスイッチング素子においては、当該スイッチング素子のソースと、当該スイッチング素子を駆動するゲートドライバとの基準電位は、ともにハーフブリッジ回路の出力ノードにおける電位に相当する。ハイサイドスイッチング素子およびローサイドスイッチング素子の駆動に応じて出力ノードにおける電位は変化するため、ハイサイドスイッチング素子を駆動するゲートドライバの基準電位は変化する。ハイサイドスイッチング素子がオンの場合は、当該基準電位は、ハイサイドスイッチング素子のドレインに印加される電圧と等価（たとえば６００Ｖ以上）となる。半導体装置Ｂ１０においては、制御素子６１のグランドと、駆動素子６２のグランドとは、分離された構成となっている。したがって、ハイサイドスイッチング素子を駆動するためのゲートドライバとして半導体装置Ｂ１０が使用される場合、駆動素子６２のグランドには、ハイサイドスイッチング素子のドレインに印加される電圧と等価な電圧が過渡的に印加される。
　第２実施形態（半導体装置Ｂ２０）：
　図１８および図１９に基づき、本開示の第２実施形態にかかる半導体装置Ｂ２０について説明する。これらの図において、先述した半導体装置Ｂ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１８は、理解の便宜上、封止樹脂５０はその外形のみを図示している。図１８においては、封止樹脂５０の外形を想像線で示している。
　半導体装置Ｂ２０においては、半導体素子Ａ１０の構成が、半導体装置Ｂ１０の当該構成と異なる。
　図１８および図１９に示すように、半導体素子Ａ１０は、第２ダイパッド２２の第２パッド部２２１の第２搭載面２２１Ａに接合されている。半導体装置Ｂ１０と同様に、半導体素子Ａ１０の本体部１１は、接合層２９を介して第２搭載面２２１Ａに接合されている。半導体装置Ｂ２０においても、接合層２９は、本体部１１の第１側面１１３に接している。したがって、半導体装置Ｂ２０においては、第１ダイパッド２１の第１パッド部２１１と、第２パッド部２２１との間を複数の第１ワイヤ４１が跨いでいる。このように、第２パッド部２２１の電位が第１パッド部２１１の電位よりも高い場合であっても、半導体素子Ａ１０を第２パッド部２２１の上に搭載できる。
　次に、半導体素子Ａ１０および半導体装置Ｂ１０の作用効果について説明する。
　半導体素子Ａ１０の本体部１１は、第２方向ｘを向く第１側面１１３と、第１側面１１３の第１縁１１３Ａにつながる第２側面１１４とを有する。第２側面１１４は、第１方向ｚにおいて第１側面１１３と、本体部１１の主面１１１との間に位置する。第１方向ｚに視て、第２側面１１４は、本体部１１の裏面１１２に重なる。ここで、半導体装置Ｂ１０の製造において半導体素子Ａ１０を第１ダイパッド２１に搭載する際、図１６に示すように、裏面１１２の周縁から第１側面１１３を這い上がる接合層２９が第１縁１１３Ａに到達することがある。しかし、本構成をとることにより、第１縁１１３Ａにおける接合層２９の表面張力の作用によって、第１縁１１３Ａよりも主面１１１が位置する側には接合層２９が這い上がりにくくなる。
　さらに半導体素子Ａ１０の本体部１１においては、第１側面１１３の表面粗さは、第２側面１１４の表面粗さと異なる。本構成をとることにより、半導体素子Ａ１０に対する接合層２９の這い上がりを効率よく規制することができる。たとえば、半導体素子Ａ１０のように第１側面１１３の表面荒さが第２側面１１４の表面粗さよりも大きい場合は、接合層２９が第１縁１１３Ａに到達する前に第１側面１１３において接合層２９の這い上がりを停止できる。これとは逆に、半導体素子Ａ１１のように第２側面１１４の表面粗さが第１側面１１３の表面粗さよりも大きい場合は、図１７に示すように、第２側面１１４において接合層２９の這い上がりを停止できる。したがって、先述の構成、および本構成によれば、半導体素子Ａ１０においては、接合層２９の這い上がりを抑制することが可能となる。
　第２側面１１４の表面粗さが第１側面１１３の表面粗さよりも小さい場合は、第１側面１１３において接合層２９の這い上がりを確実に停止させるため、第１側面１１３の第１方向ｚの寸法ｈ１が第２側面１１４の第１方向ｚの寸法ｈ２よりも大きいことが好ましい。本構成をとることにより、図４に示す第１ブレード８１の表面粗さを図５に示す第２ブレード８２の表面粗さよりも小さく設定されるため、図４に示す複数の溝８３の形成において本体部１１の主面１１１に欠損が発生することを防止できる。
　第２側面１１４の表面粗さが第１側面１１３の表面粗さよりも大きい場合は、第２側面１１４において接合層２９の這い上がりを確実に停止させるため、第２側面１１４の第１方向ｚの寸法ｈ２が第１側面１１３の第１方向ｚの寸法ｈ１よりも大きいことが好ましい。
　半導体装置Ｂ１０においては、複数の第１ワイヤ４１、および複数の第２ワイヤ４２は、第１側面１１３および第２側面１１４を跨いでいる。本構成をとることにより、半導体素子Ａ１０を這い上がる接合層２９が複数の第１ワイヤ４１、および複数の第２ワイヤ４２に付着することを防止できる。
　半導体装置Ｂ１０においては、第１ダイパッド２１、第２ダイパッド２２、複数の第１端子３１、および複数の第２端子３２の各々の一部が、封止樹脂５０の２つの第１側面５３のいずれかから露出している。本構成は、第１ダイパッド２１の２つの第１吊リード部２１２が封止樹脂５０の第２方向ｘの一方側から露出し、かつ第２ダイパッド２２の２つの第２吊リード部２２２が封止樹脂５０の第２方向ｘの他方側から露出することにより得られる。この場合において、第１ダイパッド２１、第２ダイパッド２２、複数の第１端子３１、および複数の第２端子３２は、封止樹脂５０の２つの第２側面５４から離れて位置する。これにより、第１ダイパッド２１、第２ダイパッド２２、複数の第１端子３１、および複数の第２端子３２の全てが２つの第２側面５４から露出しない構成となる。本構成は、半導体装置Ｂ１０の絶縁耐圧の向上に寄与する。
　半導体装置Ｂ１０においては、第２ダイパッド２２の第２パッド部２２１よりも面積が大きい第１ダイパッド２１の第１パッド部２１１には、複数の貫通孔２１３が形成されている。これにより、半導体装置Ｂ１０の製造において、流動化した封止樹脂５０が複数の貫通孔２１３を通過するため、封止樹脂５０の充填不良を防止できる。したがって、封止樹脂５０に空隙が発生することを効果的に抑制できる。このことは、半導体装置Ｂ１０の絶縁耐圧の低下抑制に寄与する。
　第２実施形態（半導体素子Ａ２０）：
　図２０～図２３に基づき、本開示の第２実施形態にかかる半導体素子Ａ２０について説明する。これらの図において、先述した半導体素子Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
　半導体素子Ａ２０においては、本体部１１の構成が、半導体素子Ａ１０の当該構成と異なる。
　図２０および図２１に示すように、本体部１１は、２つの第３側面１１５を有する。２つの第３側面１１５は、第２方向ｘにおいて互いに反対側を向く。２つの第３側面１１５は、２つの第２側面１１４に個別につながっている。２つの第３側面１１５の各々は、第３方向ｙに延びている。以下、２つの第３側面１１５の説明は、２つの第２側面１１４のいずれかにつながる２つの第３側面１１５のいずれかに限定する。
　図２１に示すように、第２側面１１４は、裏面１１２から最も離れた第２縁１１４Ｃを有する。第３側面１１５は、第２縁１１４Ｃにつながっている。第３側面１１５は、第１方向ｚにおいて第２側面１１４と本体部１１の主面１１１との間に位置する。第１方向ｚに視て、第３側面１１５は、本体部１１の裏面１１２に重なる。
　図２１に示すように、第３側面１１５は、第３領域１１５Ａを含む。第３領域１１５Ａは、第２縁１１４Ｃにつながっている。第３領域１１５Ａは、本体部１１の裏面１１２に向けて湾曲している。
　図２１に示すように、半導体素子Ａ２０においては、第１側面１１３の第１方向ｚの寸法ｈ１は、第２側面１１４の第１方向ｚの寸法ｈ２よりも小さい。第３側面１１５の第１方向ｚの寸法ｈ３は、寸法ｈ２よりも小さい。
　図２２に示すように、第３側面１１５の表面粗さは、第２側面１１４の表面粗さよりも 小さい。第３側面１１５の表面粗さは、裏面１１２の表面荒さよりも大きい。図２３に示すように、第２側面１１４の表面粗さは、第１側面１１３の表面粗さよりも大きい。
　図２２に示すように、第１方向ｚおよび第２方向ｘを面内方向とする断面において、第３領域１１５Ａの表面粗さが０である（図２２に示す二点鎖線）と仮定した場合、第３領域１１５Ａは、曲率半径ｒ２の曲面をなす。曲率半径ｒ２は、図２３に示す曲率半径ｒ１よりも大きい。
　変形例（半導体素子Ａ２１）：
　次に、図２４および図２５に示すように、半導体素子Ａ２０の変形例である半導体素子Ａ２１について説明する。ここで、図２４の断面位置は、図２１の断面位置と同一（あるいは略同一）である。
　図２４に示すように、半導体素子Ａ２１においては、第２側面１１４および第３側面１１５の構成が、半導体素子Ａ２０の当該構成と異なる。第３側面１１５の第１方向ｚの寸法ｈ３は、第２側面１１４の第１方向ｚの寸法ｈ２よりも大きい。
　図２５に示すように、第３側面１１５の表面粗さは、第２側面１１４の表面粗さよりも大きい。半導体素子Ａ２１においても、第１方向ｚおよび第２方向ｘを面内方向とする断面において、第３領域１１５Ａの表面粗さが０である（図２５に示す二点鎖線）と仮定した場合、第３領域１１５Ａは、曲率半径ｒ２の曲面をなす。
　次に、半導体素子Ａ２０の作用効果について説明する。
　半導体素子Ａ２０の本体部１１は、第２方向ｘを向く第１側面１１３と、第１側面１１３の第１縁１１３Ａにつながる第２側面１１４とを有する。第２側面１１４は、第１方向ｚにおいて第１側面１１３と、本体部１１の主面１１１との間に位置する。第１方向ｚに視て、第２側面１１４は、本体部１１の裏面１１２に重なる。第１側面１１３の表面粗さは、第２側面１１４の表面粗さと異なる。したがって、本構成によれば、半導体素子Ａ２０においても、接合層２９の這い上がりを抑制することが可能となる。さらに半導体素子Ａ２０においては、半導体素子Ａ１０と共通する構成を具備することにより、半導体素子Ａ１０と同等の作用効果を奏する。
　半導体素子Ａ２０においては、本体部１１は、第２側面１１４の第２縁１１４Ｃにつながる第３側面１１５を有する。第３側面１１５は、第１方向ｚにおいて第２側面１１４と、本体部１１の主面１１１との間に位置する。第１方向ｚに視て、第３側面１１５は、本体部１１の裏面１１２に重なる。本構成をとることにより、半導体素子Ａ１０に対する接合層２９の這い上がりが、第１側面１１３の第１縁１１３Ａと、第２側面１１４の第２縁１１４Ｃとの２箇所で抑制することができる。
　第３実施形態（半導体素子Ａ３０）：
　図２６および図２７に基づき、本開示の第３実施形態にかかる半導体素子Ａ３０について説明する。これらの図において、先述した半導体素子Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
　半導体素子Ａ３０においては、本体部１１の構成が、半導体素子Ａ１０の当該構成と異なる。
　図２６および図２７に示すように、本体部１１は、２つの第４側面１１６、および２つの第５側面１１７を有する。２つの第４側面１１６は、第３方向ｙにおいて互いに反対側を向く。２つの第５側面１１７は、第３方向ｙにおいて互いに反対側を向く。２つの第５側面１１７は、２つの第４側面１１６に個別につながっている。２つの第４側面１１６、および２つの第５側面１１７の各々は、第３方向ｙに延びている。
　図２７に示すように、２つの第４側面１１６の各々は、裏面１１２から最も離れた第３縁１１６Ａを有する。２つの第５側面１１７は、２つの第４側面１１６の第３縁１１６Ａに個別につながっている。２つの第５側面１１７は、第１方向ｚにおいて２つの第４側面１１６と本体部１１の主面１１１との間に位置する。第１方向ｚに視て、２つの第５側面１１７は、本体部１１の裏面１１２に重なる。
　図２７に示すように、２つの第４側面１１６の各々の第１方向ｚの寸法ｈ４は、図２に示す第１側面１１３の第１方向ｚの寸法ｈ１に等しい。２つの第５側面１１７の各々の第１方向ｚのｈ５は、図２に示す第２側面１１４の第１方向ｚのｈ２に等しい。したがって、寸法ｈ４は、寸法ｈ５よりも大きい。
　本体部１１が２つの第１側面１１３、２つの第２側面１１４、２つの第４側面１１６、および２つの第５側面１１７を有するため、本体部１１の主面１１１の周縁は、本体部１１の裏面１１２に囲まれている。
　次に、半導体素子Ａ３０の作用効果について説明する。
　半導体素子Ａ３０の本体部１１は、第２方向ｘを向く第１側面１１３と、第１側面１１３の第１縁１１３Ａにつながる第２側面１１４とを有する。第２側面１１４は、第１方向ｚにおいて第１側面１１３と、本体部１１の主面１１１との間に位置する。第１方向ｚに視て、第２側面１１４は、本体部１１の裏面１１２に重なる。第１側面１１３の表面粗さは、第２側面１１４の表面粗さと異なる。したがって、本構成によれば、半導体素子Ａ３０においても、接合層２９の這い上がりを抑制することが可能となる。さらに半導体素子Ａ３０においては、半導体素子Ａ１０と共通する構成を具備することにより、半導体素子Ａ１０と同等の作用効果を奏する。
　本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に記載した実施形態を含む。
　付記１．
　第１方向において互いに反対側を向く主面および裏面を有する本体部と、
　前記主面に配置され、かつ前記本体部に導通する複数の電極と、を備え、
　前記本体部は、前記第１方向に対して直交する第２方向を向く第１側面を有し、
　前記第１側面は、前記裏面から最も離れた第１縁を含み、
　前記本体部は、前記第１縁につながり、かつ前記第１方向において前記第１側面と前記主面との間に位置する第２側面を有し、
　前記第１方向に視て、前記第２側面は、前記裏面に重なっており、
　前記第１側面の表面粗さは、前記第２側面の表面粗さと異なる、半導体素子。
　付記２．
　前記第１側面の前記第１方向の寸法は、前記第２側面の前記第１方向の寸法よりも大きく、
　前記第２側面の表面粗さは、前記第１側面の表面粗さよりも小さい、付記１に記載の半導体素子。
　付記３．
　前記第１側面の前記第１方向の寸法は、前記本体部の前記第１方向の寸法の５０％以上 である、付記２に記載の半導体素子。
　付記４．
　前記第２側面の前記第１方向の寸法は、前記第１側面の前記第１方向の寸法よりも大きく、
　前記第２側面の表面粗さは、前記第１側面の表面粗さよりも大きい、付記１に記載の半導体素子。
　付記５．
　前記第２側面は、前記第２方向を向く第１領域と、前記第１縁および前記第１領域につながる第２領域と、を含み、
　前記第２領域は、前記裏面に向けて湾曲している、付記１ないし４のいずれかに記載の半導体素子。
　付記６．
　前記第２側面は、前記裏面から最も離れた第２縁を含み、
　前記本体部は、前記第２縁につながり、かつ前記第１方向において前記第２側面と前記主面との間に位置する第３側面を有し、
　前記第１方向に視て、前記第３側面は、前記裏面に重なる、付記１ないし５のいずれかに記載の半導体素子。
　付記７．
　前記第２側面の前記第１方向の寸法は、前記第３側面の前記第１方向の寸法よりも大きく、
　前記第３側面の表面粗さは、前記第２側面の表面粗さよりも小さい、付記６に記載の半導体素子。
　付記８．
　前記第３側面の前記第１方向の寸法は、前記第２側面の前記第１方向の寸法よりも大きく、
　前記第３側面の表面粗さは、前記第２側面の表面粗さよりも大きい、付記６に記載の半導体素子。
　付記９．
　前記第１方向に視て、前記主面は、前記裏面の周縁に囲まれている、付記１ないし８のいずれかに記載の半導体素子。
　付記１０．
　前記第１方向および前記第２方向に対して直交する第３方向における前記本体部の寸法は、前記第２方向における前記本体部の寸法よりも大きい、付記１ないし９のいずれかに記載の半導体素子。
　付記１１．
　付記１ないし１０のいずれかに記載の半導体素子と、
　前記裏面に対向する第１ダイパッドと、
　前記第１ダイパッドと前記半導体素子とを接合する接合層と、
　前記複数の電極に個別に導電接合された複数のワイヤと、を備え、
　前記複数のワイヤは、前記第１側面および前記第２側面を跨ぎ、
　前記接合層は、前記第１側面に接している、半導体装置。
　付記１２．
　前記接合層は、前記第１縁に接している、付記１１に記載の半導体装置。
　付記１３．
　制御素子と、
　前記第１ダイパッドから離れた第２ダイパッドと、
　前記第１ダイパッドおよび前記第２ダイパッドのいずれかに搭載された駆動素子と、をさらに備え、
　前記複数の電極は、複数の第１電極、および複数の第２電極を含み、
　前記複数のワイヤは、前記複数の第１電極に個別に導電接合された複数の第１ワイヤと 、前記複数の第２電極に個別に導電接合された複数の第２ワイヤと、を含み、
　前記複数の第１ワイヤは、前記駆動素子に導電接合されており、
　前記複数の第２ワイヤは、前記制御素子に導電接合されている、付記１１または１２に記載の半導体装置。
　付記１４．
　前記制御素子は、前記第１ダイパッドに搭載されており、
　前記駆動素子は、前記第２ダイパッドに搭載されている、付記１３に記載の半導体装置。
　付記１５．
　前記制御素子は、前記第２方向において前記半導体素子を基準として前記駆動素子とは反対側に位置する、付記１４に記載の半導体装置。
　付記１６．
　前記半導体素子、前記制御素子、前記駆動素子、および前記複数のワイヤを覆う封止樹脂をさらに備える、付記１３ないし１５のいずれかに記載の半導体装置。
　付記１７．
　前記制御素子に導通する複数の第１端子と、
　前記駆動素子に導通する複数の第２端子と、をさらに備え、
　前記複数の第１端子の各々の一部と、前記複数の第２端子の各々の一部と、が前記封止樹脂に覆われている、付記１６に記載の半導体装置。
Ａ１０，Ａ２０，Ａ３０：半導体素子　　　Ｂ１０，Ｂ２０：半導体装置
１１：本体部　　　１１Ａ：半導体基板
１１Ｂ：半導体層　　　１１１：主面
１１２：裏面　　　１１３：第１側面
１１３Ａ：第１縁　　　１１４：第２側面
１１４Ａ：第１領域　　　１１４Ｂ：第２領域
１１４Ｃ：第２縁　　　１１５：第３側面
１１５Ａ：第３領域　　　１１６：第４側面
１１６Ａ：第３縁　　　１１７：第５側面
１２：電極　　　１２１：第１電極
１２２：第２電極　　　１３：パッシベーション膜
２１：第１ダイパッド　　　２１１：第１パッド部
２１１Ａ：第１搭載面　　　２１２：第１吊リード部
２１２Ａ：被覆部　　　２１２Ｂ：露出部
２１３：貫通孔　　　２２：第２ダイパッド
２２１：第２パッド部　　　２２１Ａ：第２搭載面
２２２：第２吊リード部　　　２２２Ａ：被覆部
２２２Ｂ：露出部　　　２９：接合層
３１：第１端子　　　３１Ａ：第１中間端子
３１Ｂ：第１側端子　　　３１１：被覆部
３１２：露出部　　　３２：第２端子
３２Ａ：第２中間端子　　　３２Ｂ：第２側端子
３２１：被覆部　　　３２２：露出部
４１：第１ワイヤ　　　４２：第２ワイヤ
４３：第３ワイヤ　　　４４：第４ワイヤ
５０：封止樹脂　　　５１：頂面
５２：底面　　　５３：第１側面
５３１：第１上部　　　５３２：第１下部
５３３：第１中間部　　　５４：第２側面
５４１：第２上部　　　５４２：第２下部
５４３：第２中間部　　　６１：制御素子
６１１：電極　　　６２：駆動素子
６２１：電極　　　８０：テープ
８１：第１ブレード　　　８２：第２ブレード
８３：溝　　　ｚ：第１方向
ｘ：第２方向　　　ｙ：第３方向

Claims (17)

  1. 　第１方向において互いに反対側を向く主面および裏面を有する本体部と、
    　前記主面に配置され、かつ前記本体部に導通する複数の電極と、を備え、
    　前記本体部は、前記第１方向に対して直交する第２方向を向く第１側面を有し、
    　前記第１側面は、前記裏面から最も離れた第１縁を含み、
    　前記本体部は、前記第１縁につながり、かつ前記第１方向において前記第１側面と前記主面との間に位置する第２側面を有し、
    　前記第１方向に視て、前記第２側面は、前記裏面に重なっており、
    　前記第１側面の表面粗さは、前記第２側面の表面粗さと異なる、半導体素子。
  2. 　前記第１側面の前記第１方向の寸法は、前記第２側面の前記第１方向の寸法よりも大きく、
    　前記第２側面の表面粗さは、前記第１側面の表面粗さよりも小さい、請求項１に記載の半導体素子。
  3. 　前記第１側面の前記第１方向の寸法は、前記本体部の前記第１方向の寸法の５０％以上である、請求項２に記載の半導体素子。
  4. 　前記第２側面の前記第１方向の寸法は、前記第１側面の前記第１方向の寸法よりも大きく、
    　前記第２側面の表面粗さは、前記第１側面の表面粗さよりも大きい、請求項１に記載の半導体素子。
  5. 　前記第２側面は、前記第２方向を向く第１領域と、前記第１縁および前記第１領域につながる第２領域と、を含み、
    　前記第２領域は、前記裏面に向けて湾曲している、請求項１ないし４のいずれかに記載の半導体素子。
  6. 　前記第２側面は、前記裏面から最も離れた第２縁を含み、
    　前記本体部は、前記第２縁につながり、かつ前記第１方向において前記第２側面と前記主面との間に位置する第３側面を有し、
    　前記第１方向に視て、前記第３側面は、前記裏面に重なる、請求項１ないし５のいずれかに記載の半導体素子。
  7. 　前記第２側面の前記第１方向の寸法は、前記第３側面の前記第１方向の寸法よりも大きく、
    　前記第３側面の表面粗さは、前記第２側面の表面粗さよりも小さい、請求項６に記載の半導体素子。
  8. 　前記第３側面の前記第１方向の寸法は、前記第２側面の前記第１方向の寸法よりも大きく、
    　前記第３側面の表面粗さは、前記第２側面の表面粗さよりも大きい、請求項６に記載の半導体素子。
  9. 　前記第１方向に視て、前記主面は、前記裏面の周縁に囲まれている、請求項１ないし８のいずれかに記載の半導体素子。
  10. 　前記第１方向および前記第２方向に対して直交する第３方向における前記本体部の寸法は、前記第２方向における前記本体部の寸法よりも大きい、請求項１ないし９のいずれか に記載の半導体素子。
  11. 　請求項１ないし１０のいずれかに記載の半導体素子と、
    　前記裏面に対向する第１ダイパッドと、
    　前記第１ダイパッドと前記半導体素子とを接合する接合層と、
    　前記複数の電極に個別に導電接合された複数のワイヤと、を備え、
    　前記複数のワイヤは、前記第１側面および前記第２側面を跨ぎ、
    　前記接合層は、前記第１側面に接している、半導体装置。
  12. 　前記接合層は、前記第１縁に接している、請求項１１に記載の半導体装置。
  13. 　制御素子と、
    　前記第１ダイパッドから離れた第２ダイパッドと、
    　前記第１ダイパッドおよび前記第２ダイパッドのいずれかに搭載された駆動素子と、をさらに備え、
    　前記複数の電極は、複数の第１電極、および複数の第２電極を含み、
    　前記複数のワイヤは、前記複数の第１電極に個別に導電接合された複数の第１ワイヤと、前記複数の第２電極に個別に導電接合された複数の第２ワイヤと、を含み、
    　前記複数の第１ワイヤは、前記駆動素子に導電接合されており、
    　前記複数の第２ワイヤは、前記制御素子に導電接合されている、請求項１１または１２に記載の半導体装置。
  14. 　前記制御素子は、前記第１ダイパッドに搭載されており、
    　前記駆動素子は、前記第２ダイパッドに搭載されている、請求項１３に記載の半導体装置。
  15. 　前記制御素子は、前記第２方向において前記半導体素子を基準として前記駆動素子とは反対側に位置する、請求項１４に記載の半導体装置。
  16. 　前記半導体素子、前記制御素子、前記駆動素子、および前記複数のワイヤを覆う封止樹脂をさらに備える、請求項１３ないし１５のいずれかに記載の半導体装置。
  17. 　前記制御素子に導通する複数の第１端子と、
    　前記駆動素子に導通する複数の第２端子と、をさらに備え、
    　前記複数の第１端子の各々の一部と、前記複数の第２端子の各々の一部と、が前記封止樹脂に覆われている、請求項１６に記載の半導体装置。
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