WO2022176690A1 - 半導体装置、半導体装置の設計方法および半導体装置の製造方法 - Google Patents

半導体装置、半導体装置の設計方法および半導体装置の製造方法 Download PDF

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嘉蔵 大角
太郎 西岡
登茂平 菊地
賢治 藤井
弘招 松原
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    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Definitions

  • the present disclosure relates to semiconductor devices.
  • the present disclosure also relates to a method for designing a semiconductor device and a method for manufacturing a semiconductor device.
  • inverter devices have been used in electric vehicles (including hybrid vehicles) and home appliances.
  • an inverter device includes a semiconductor device and a switching element such as an IGBT (Insulated Gate Bipolar Transistor) or a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • the semiconductor device has a control element and a driving element.
  • a control signal output from an ECU (Engine Control Unit) is input to a control element of the semiconductor device.
  • the control element converts the control signal into a PWM (Pulse Width Modulation) control signal and transmits it to the driving element.
  • the driving element drives, for example, six switching elements at desired timing based on the PWM control signal.
  • the three-phase AC power for driving the motor is generated from the DC power of the vehicle-mounted battery.
  • a power supply voltage supplied to the control element may be a low voltage (approximately 5V), whereas a power supply voltage supplied to the drive element may be a high voltage (approximately 600V or higher).
  • Insulating elements are used as means for transmitting signals between a plurality of elements having different power supply voltages.
  • Patent Literature 1 discloses an example of a semiconductor device (intelligent power module) including an insulating element.
  • the intelligent power module described in Patent Document 1 includes a control circuit, an arm circuit (upper arm or lower arm), and an isolation transformer.
  • the control circuit is composed of a CPU, a logic IC, or a system LSI equipped with a logic IC and a CPU.
  • the arm circuit is provided with a gate driver IC.
  • the isolation transformer transmits signals between the control circuit and the arm circuit in an isolated state.
  • the CPU of the control circuit generates a gate drive PWM signal that instructs the conduction or non-conduction of the switching element, and transmits this gate drive PWM signal to the gate driver IC of the arm circuit via the isolation transformer.
  • the gate driver IC generates a gate signal based on the PWM signal for gate drive, and drives the control terminal of the switching element to switch the switching element.
  • a plurality of elements with different power supply voltages may be mounted in one package, and in this case, a relatively high voltage part and a relatively low voltage part coexist in one package.
  • dielectric breakdown may occur.
  • dielectric breakdown tends to occur more easily as the potential difference between power supply voltages increases. Occurrence of dielectric breakdown is a cause of failure of the semiconductor device and lowers the reliability of the semiconductor device.
  • one object of the present disclosure is to provide a semiconductor device capable of suppressing the occurrence of dielectric breakdown.
  • Another object of the present disclosure is to provide a method for designing a semiconductor device and a method for manufacturing the semiconductor device capable of suppressing the occurrence of dielectric breakdown.
  • a semiconductor device provided by a first aspect of the present disclosure includes a first semiconductor element, a second semiconductor element, and first semiconductor elements arranged apart from each other in a first direction orthogonal to a thickness direction of the first semiconductor element.
  • a conductive support including one lead and a second lead; supported by the conductive support and electrically connected to the first semiconductor element and the second semiconductor element; a third semiconductor element that insulates two semiconductor elements from each other; and a sealing resin that covers the first semiconductor element, the second semiconductor element, the third semiconductor element, and a portion of the conductive support.
  • the first semiconductor element is supported by the first leads, and the second semiconductor element is supported by the second leads.
  • a distance d1 in the first direction between the first lead and the second lead is greater than the distance d0 determined by equation (1).
  • Y is the insulation life years [years] required for the semiconductor device
  • a and B are constants determined by the material of the sealing resin
  • X is the voltage [kVrms] (kilovolt root mean square
  • a first semiconductor element, a second semiconductor element, and a first lead and a first lead spaced apart from each other in a first direction perpendicular to the thickness direction of the first semiconductor element a conductive support including two leads, supported by the conductive support, electrically connected to the first semiconductor element and the second semiconductor element, and connecting the first semiconductor element and the second semiconductor element; a third semiconductor element that is insulated from each other; and a sealing resin that covers the first semiconductor element, the second semiconductor element, the third semiconductor element, and a portion of the conductive support, wherein the first semiconductor
  • a method for designing a semiconductor device is provided in which an element is supported by the first leads and the second semiconductor element is supported by the second leads.
  • the design method includes first design processing for designing such that the distance d1 between the first lead and the second lead in the first direction is greater than the distance d0 determined by equation (2).
  • Y is the insulation lifetime [years] required for the semiconductor device
  • a and B are constants determined by the material of the sealing resin
  • X is the voltage [kVrms].
  • a third aspect of the present disclosure provides a method of manufacturing a semiconductor device designed according to the second aspect.
  • FIG. 1 is a plan view showing a semiconductor device according to a first embodiment
  • FIG. FIG. 2 is a diagram showing a sealing resin with imaginary lines in the plan view of FIG. 1
  • 1 is a front view showing a semiconductor device according to a first embodiment
  • FIG. 1 is a left side view showing the semiconductor device according to the first embodiment
  • FIG. 1 is a right side view showing the semiconductor device according to the first embodiment
  • FIG. 3 is a cross-sectional view taken along line VI-VI of FIG. 2
  • FIG. 7 is an enlarged cross-sectional view of a part of FIG. 6
  • FIG. 3 is a cross-sectional view along line VIII-VIII of FIG.
  • FIG. 10 is a plan view showing one step of the manufacturing method shown in FIG. 9;
  • FIG. 10 is a plan view showing one step of the manufacturing method shown in FIG. 9;
  • FIG. 10 is a plan view showing one step of the manufacturing method shown in FIG. 9;
  • FIG. 10 is a plan view showing one step of the manufacturing method shown in FIG. 9;
  • FIG. 10 is a plan view showing one step of the manufacturing method shown in FIG. 9;
  • FIG. 10 is a cross-sectional view showing one step of the manufacturing method shown in FIG. 9; It is a top view which shows the semiconductor device concerning 2nd Embodiment.
  • FIG. 10 is a plan view showing one step of the manufacturing method shown in FIG. 9;
  • FIG. 10 is a plan view showing one step of the manufacturing method shown in FIG. 9;
  • FIG. 10 is a plan view showing one step of the manufacturing method shown in FIG. 9;
  • FIG. 10 is a plan view showing one step of the manufacturing method shown in FIG. 9;
  • It is
  • FIG. 17 is a cross-sectional view along line XVII-XVII of FIG. 16;
  • FIG. 18 is an enlarged cross-sectional view of a part of FIG. 17;
  • 9 is a flow chart showing an example of a method for manufacturing a semiconductor device according to a second embodiment;
  • FIG. 20 is a plan view showing one step of the manufacturing method shown in FIG. 19;
  • FIG. 20 is a plan view showing one step of the manufacturing method shown in FIG. 19;
  • FIG. 20 is a plan view showing one step of the manufacturing method shown in FIG. 19;
  • 20 is a cross-sectional view showing one step of the manufacturing method shown in FIG. 19;
  • FIG. 19 is a cross-sectional view showing one step of the manufacturing method shown in FIG. 19;
  • the semiconductor device A1 includes a first semiconductor element 11, a second semiconductor element 12, a third semiconductor element 13, a conductive support 3, a plurality of connection members 4, and a sealing resin 5.
  • FIG. The conductive support 3 has a first lead 31, a second lead 32, a plurality of third leads 33 and a plurality of fourth leads 34, and the plurality of connecting members 4 are composed of a plurality of first wires 41, a plurality of first wires 41 and a plurality of fourth leads 34.
  • FIG. 1 is a plan view showing the semiconductor device A1.
  • FIG. 2 is a diagram showing the encapsulating resin 5 by an imaginary line (chain double-dashed line) in the plan view of FIG.
  • FIG. 3 is a front view showing the semiconductor device A1.
  • FIG. 4 is a left side view showing the semiconductor device A1.
  • FIG. 5 is a right side view showing the semiconductor device A1.
  • FIG. 6 is a cross-sectional view taken along line VI-VI of FIG.
  • FIG. 7 is an enlarged cross-sectional view of a part of FIG. 6 .
  • FIG. 8 is a cross-sectional view along line VIII-VIII of FIG.
  • the thickness direction of each of the first semiconductor element 11, the second semiconductor element 12, the third semiconductor element 13, and the conductive support 3 is called "thickness direction z".
  • plane view means when viewed along the thickness direction z.
  • One direction perpendicular to the thickness direction z is called a "first direction x”.
  • the first direction x is the horizontal direction in the plan view (see FIG. 1) of the semiconductor device A1.
  • a direction orthogonal to both the thickness direction z and the first direction x is called a "second direction y".
  • the second direction y is the vertical direction in the plan view (see FIG. 1) of the semiconductor device A1.
  • the semiconductor device A1 is surface-mounted on a wiring board of an inverter device such as an electric vehicle (including a hybrid vehicle).
  • the semiconductor device A1 controls switching operations of switching elements such as IGBTs or MOSFETs.
  • the package format of the semiconductor device A1 is SOP (Small Outline Package), as understood from FIGS. 1 and 3 to 5.
  • the package format of the semiconductor device A1 is not limited to SOP.
  • the first semiconductor element 11, the second semiconductor element 12, and the third semiconductor element 13 are elements that serve as functional centers of the semiconductor device A1.
  • Each of the first semiconductor element 11, the second semiconductor element 12 and the third semiconductor element 13 is composed of individual elements.
  • the third semiconductor element 13 is positioned between the first semiconductor element 11 and the second semiconductor element 12 in the first direction x. When viewed along the thickness direction z, each of the first semiconductor element 11, the second semiconductor element 12, and the third semiconductor element 13 has a rectangular shape with the long side extending in the second direction y.
  • the first semiconductor element 11 is a gate driver controller (control element) that drives switching elements such as IGBTs and MOSFETs.
  • the first semiconductor element 11 includes a circuit for converting a control signal input from an ECU or the like into a PWM control signal, a transmission circuit for transmitting the PWM control signal to the third semiconductor element 13, a receiving circuit for receiving the electrical signal of
  • the first semiconductor element 11 has a main surface 11a and a back surface 11b, as shown in FIG.
  • the main surface 11a and the back surface 11b are spaced apart in the thickness direction z.
  • the main surface 11 a is the upper surface of the first semiconductor element 11 and the back surface 11 b is the lower surface of the first semiconductor element 11 .
  • the back surface 11 b faces the first lead 31 .
  • the first semiconductor element 11 has a plurality of pads 111.
  • the plurality of pads 111 are provided on the main surface 11a (the surface facing the same direction as the first mounting surface 311a of the first island portion 311 of the first lead 31, which will be described later).
  • Each composition of the plurality of pads 111 includes, for example, aluminum (Al). That is, each pad 111 contains aluminum.
  • the second semiconductor element 12 is a gate driver (driving element) for driving the switching element.
  • the second semiconductor element 12 includes a receiving circuit for receiving a PWM control signal, a circuit for driving the switching element based on the PWM control signal, a transmitting circuit for transmitting an electrical signal to the first semiconductor element 11, have The electric signal is, for example, an output signal from a temperature sensor arranged near the motor.
  • the second semiconductor element 12 has a main surface 12a and a back surface 12b, as shown in FIG.
  • the main surface 12a and the back surface 12b are spaced apart in the thickness direction z.
  • the main surface 12 a is the upper surface of the second semiconductor element 12 and the back surface 12 b is the lower surface of the second semiconductor element 12 .
  • the back surface 12 b faces the second lead 32 .
  • the second semiconductor element 12 has multiple pads 121 .
  • the plurality of pads 121 are provided on the main surface 12a (the surface facing the same direction as the second mounting surface 321a of the second island portion 321 of the second lead 32, which will be described later).
  • Each composition of the plurality of pads 121 contains, for example, aluminum.
  • the third semiconductor element 13 is an element (insulating element) for transmitting PWM control signals and other electrical signals in an insulated state.
  • the third semiconductor element 13 is of inductive type.
  • An example of the inductive third semiconductor element 13 is an isolation transformer.
  • An isolation transformer performs electrical signal transmission in an insulated state by inductively coupling two inductors (a primary coil and a secondary coil).
  • the third semiconductor element 13 has a substrate made of silicon.
  • Two inductors made of copper (Cu) are formed on the substrate.
  • the inductor includes a primary coil and a secondary coil, which are stacked in the thickness direction z.
  • a dielectric layer made of silicon dioxide (SiO2) or the like is interposed between the primary coil and the secondary coil. The dielectric layer electrically insulates the primary coil from the secondary coil.
  • the structure of the third semiconductor element 13 is not limited to the example described above.
  • the third semiconductor element 13 may be of a capacitive type.
  • a capacitor is an example of the capacitive third semiconductor element 13 .
  • the third semiconductor element 13 may be a photocoupler.
  • the third semiconductor element 13 has a main surface 13a and a back surface 13b, as shown in FIGS.
  • the main surface 13a and the back surface 13b are spaced apart in the thickness direction z.
  • the main surface 13 a is the upper surface of the third semiconductor element 13 and the back surface 13 b is the lower surface of the third semiconductor element 13 .
  • the rear surface 13 b faces the first lead 31 .
  • the third semiconductor element 13 has a plurality of pads 131 and 132.
  • FIG. A plurality of pads 131 and 132 are provided on main surface 13a, respectively.
  • Each composition of the plurality of pads 121 contains, for example, aluminum.
  • Each pad 131 conducts to the primary coil and each pad 132 conducts to the secondary coil.
  • Each composition of the plurality of pads 131, 132 contains, for example, aluminum.
  • the third semiconductor element 13 includes a seal ring portion 133 .
  • the seal ring portion 133 is formed along each of the four outer peripheries of the third semiconductor element 13 in plan view, and surrounds the outer periphery of the circuit formation region. Seal ring portion 133 is made of, for example, copper (Cu), aluminum (Al), or the like.
  • the second semiconductor element 12 requires a higher power supply voltage than the first semiconductor element 11 requires. Therefore, a potential difference is generated between the first semiconductor element 11 and the second semiconductor element 12 . Therefore, the first circuit including the first semiconductor element 11 as a component and the second circuit including the second semiconductor element 12 as a component are insulated from each other by the third semiconductor element 13 .
  • the components of the first circuit include a first lead 31, a plurality of third leads 33, a plurality of first wires 41, a plurality of third wires 43 and a plurality of fifth wires 45. include.
  • the components of the second circuit include a second lead 32, a plurality of fourth leads 34, a plurality of second wires 42, a plurality of fourth wires 44, and a plurality of sixth wires 46. include.
  • the potentials of the first circuit and the second circuit are relatively different. In the semiconductor device A1, the potential of the second circuit is higher than the potential of the first circuit.
  • the third semiconductor element 13 relays mutual signals between the first circuit and the second circuit.
  • the voltage applied to the ground of the first semiconductor element 11 is approximately 0 V
  • the voltage applied to the ground of the second semiconductor element 12 is transiently 600 V. It may be more than that.
  • the voltage applied to the ground of the second semiconductor element 12 may be 3750V or higher.
  • the conductive support 3 constitutes a conductive path between the first semiconductor element 11, the second semiconductor element 12, the third semiconductor element 13, and the wiring board on which the semiconductor device A1 is mounted.
  • the conducting supports 3 are obtained, for example, from the same lead frame, as will be detailed later.
  • the lead frame is made of, for example, copper or a copper alloy, but may be made of other metallic materials.
  • the conductive support 3 has a first lead 31, a second lead 32, a plurality of third leads 33 and a plurality of fourth leads 34, as described above.
  • the first lead 31 and the second lead 32 are positioned apart from each other in the first direction x, as shown in FIGS.
  • the first semiconductor element 11 and the third semiconductor element 13 are mounted on the first lead 31, and the second semiconductor element 12 is mounted on the second lead 32.
  • the semiconductor device A1 the first semiconductor element 11 and the third semiconductor element 13 are mounted on the first lead 31, and the second semiconductor element 12 is mounted on the second lead 32.
  • the first lead 31 includes a first island portion 311 and two first terminal portions 312, as shown in FIG.
  • the first island portion 311 has a first mounting surface 311a facing one side (upward) in the thickness direction z.
  • First semiconductor element 11 and third semiconductor element 13 are bonded to first mounting surface 311a via a conductive bonding material (eg, solder, metal paste, sintered metal, etc.) (not shown).
  • the first island portion 311 is covered with the sealing resin 5 .
  • the first island portion 311 has a rectangular shape in plan view.
  • the thickness of first island portion 311 is, for example, 100 ⁇ m or more and 300 ⁇ m or less.
  • a plurality of through holes 313 are formed in the first island portion 311 .
  • Each of the plurality of through holes 313 penetrates the first island portion 311 in the thickness direction z and extends along the second direction y.
  • At least one of the plurality of through holes 313 is located between the first semiconductor element 11 and the third semiconductor element 13 in plan view.
  • the plurality of through holes 313 are arranged along the second direction y. Unlike the illustrated example, the plurality of through holes 313 may not be formed in the first island portion 311 .
  • the two first terminal portions 312 extend from both sides of the first island portion 311 in the second direction y.
  • the two first terminal portions 312 are positioned apart from each other in the second direction y. At least one of the two first terminal portions 312 is electrically connected to the ground of the first semiconductor element 11 via the fifth wire 45 .
  • Each of the two first terminal portions 312 has a covering portion 312a and an exposed portion 312b.
  • the covering portion 312 a is connected to the first island portion 311 and covered with the sealing resin 5 .
  • the exposed portion 312 b is connected to the covered portion 312 a and exposed from the sealing resin 5 .
  • the exposed portion 312b extends along the first direction x. As shown in FIG. 3, the exposed portion 312b is bent in a gull-wing shape when viewed along the second direction y.
  • the surface of exposed portion 312b may be plated with tin (Sn), for example.
  • the second lead 32 has a second island portion 321 and two second terminal portions 322, as shown in FIG.
  • the second island portion 321 has a second mounting surface 321a facing one side (upward) in the thickness direction z.
  • the second semiconductor element 12 is bonded to the second mounting surface 321a via a conductive bonding material (eg solder, metal paste, sintered metal, etc.) not shown.
  • the second island portion 321 is covered with the sealing resin 5 .
  • the second island portion 321 has a rectangular shape in plan view.
  • the thickness of second island portion 321 is, for example, 100 ⁇ m or more and 300 ⁇ m or less, like first island portion 311 .
  • the two second terminal portions 322 extend from both sides of the second island portion 321 in the second direction y.
  • the two second terminal portions 322 are separated from each other in the second direction y.
  • At least one of the two second terminal portions 322 is electrically connected to the ground of the second semiconductor element 12 via the sixth wire 46 .
  • Each of the two second terminal portions 322 has a covered portion 322a and an exposed portion 322b.
  • the covering portion 322 a is connected to the second island portion 321 and covered with the sealing resin 5 .
  • the exposed portion 322 b is connected to the covered portion 322 a and exposed from the sealing resin 5 .
  • the exposed portion 322b extends along the first direction x.
  • the exposed portion 322b is bent in a gull-wing shape when viewed along the second direction y.
  • the surface of the exposed portion 322b may be plated with tin, for example.
  • the plurality of third leads 33 are opposite to the second island portions 321 of the second leads 32 with respect to the first island portions 311 of the first leads 31 in the first direction x, as shown in FIGS. located on the side.
  • the multiple third leads 33 are arranged along the second direction y. At least one of the plurality of third leads 33 is electrically connected to the first semiconductor element 11 via the second wire 42 .
  • the multiple third leads 33 include multiple intermediate leads 33A and two side leads 33B. Each of the two side leads 33B is positioned between one of the two first terminal portions 312 of the first lead 31 and the intermediate lead 33A positioned closest to the first terminal portion 312 in the second direction y. do.
  • the multiple third leads 33 each have a covered portion 331 and an exposed portion 332.
  • the covering portion 331 is covered with the sealing resin 5 .
  • the dimension in the first direction x of each covering portion 331 of the two side leads 33B is larger than the dimension in the first direction x of each covering portion 331 of the plurality of intermediate leads 33A.
  • the exposed portion 332 is connected to the covering portion 331 and exposed from the sealing resin 5 . In plan view, the exposed portion 332 extends along the first direction x.
  • the exposed portion 332 is bent in a gull-wing shape when viewed along the second direction y.
  • the shape of the exposed portion 332 is equal to the shape of the exposed portion 312 b of each first terminal portion 312 of the first lead 31 .
  • the surface of the exposed portion 332 may be plated with tin, for example.
  • the plurality of fourth leads 34 are located on the opposite side of the plurality of third leads 33 with respect to the first island portion 311 of the first lead 31 in the first direction x, as shown in FIGS. .
  • the multiple fourth leads 34 are arranged along the second direction y. At least one of the plurality of fourth leads 34 is electrically connected to the second semiconductor element 12 via the fourth wire 44 .
  • the multiple fourth leads 34 include multiple intermediate leads 34A and two side leads 34B.
  • the two side leads 34B are positioned on both sides of the plurality of intermediate leads 34A in the second direction y. Either of the two second terminal portions 322 of the second lead 32 is located between one of the two side leads 34B and the intermediate lead 34A located closest to the side lead 34B in the second direction y. To position.
  • the multiple fourth leads 34 each have a covered portion 341 and an exposed portion 342.
  • the covering portion 341 is covered with the sealing resin 5 .
  • the dimension in the first direction x of each covering portion 341 of the two side leads 34B is larger than the dimension in the first direction x of each covering portion 341 of the plurality of intermediate leads 34A.
  • the exposed portion 342 is connected to the covering portion 341 and exposed from the sealing resin 5 . In plan view, the exposed portion 342 extends along the first direction x. As shown in FIG.
  • the exposed portion 342 is bent in a gull-wing shape when viewed along the second direction y.
  • the shape of the exposed portion 342 is equal to the shape of each exposed portion 322 b of the two second terminal portions 322 of the second lead 32 .
  • the surface of the exposed portion 342 may be plated with tin, for example.
  • Each of the plurality of connecting members 4 conducts between two parts separated from each other.
  • the plurality of connecting members 4 includes the plurality of first wires 41, the plurality of second wires 42, the plurality of third wires 43, the plurality of fourth wires 44, the plurality of fifth wires 45 and the plurality of sixth wires. Includes wire 46 .
  • the plurality of first wires 41, the plurality of second wires 42, the plurality of third wires 43, the plurality of fourth wires 44, the plurality of fifth wires 45, and the plurality of sixth wires 46 are each made of a metal material.
  • Metal materials include, for example, either gold, copper, or aluminum.
  • the plurality of connecting members 4 are not the plurality of first wires 41, the plurality of second wires 42, the plurality of third wires 43, the plurality of fourth wires 44, the plurality of fifth wires 45 and the plurality of sixth wires 46. , a bonding ribbon, or a plate-like metal member.
  • Each of the plurality of first wires 41 is joined to one of the plurality of pads 111 of the first semiconductor element 11 and one of the plurality of pads 131 of the third semiconductor element 13, as shown in FIG.
  • Each first wire 41 electrically connects the first semiconductor element 11 and the third semiconductor element 13 .
  • the multiple first wires 41 are arranged along the second direction y.
  • each of the plurality of first wires 41 includes a neck portion 411, a joint portion 412 and a loop portion 413.
  • a neck portion 411 is a portion that is joined to one of the plurality of pads 131 and extends in the thickness direction z.
  • the joint portion 412 is a portion joined to any one of the plurality of pads 111 .
  • the loop portion 413 is a portion that connects the neck portion 411 and the joint portion 412 .
  • the loop portion 413 extends from the neck portion 411 toward the joint portion 412 while curving.
  • Each of the plurality of second wires 42 is joined to one of the plurality of pads 121 of the second semiconductor element 12 and one of the plurality of pads 132 of the third semiconductor element 13, as shown in FIG.
  • Each second wire 42 electrically connects the second semiconductor element 12 and the third semiconductor element 13 .
  • the multiple second wires 42 are arranged along the second direction y.
  • Each of the plurality of second wires 42 straddles between the first island portion 311 of the first lead 31 and the second island portion 321 of the second lead 32 .
  • each of the plurality of second wires 42 includes a neck portion 421, a joint portion 422 and a loop portion 423.
  • the neck portion 421 is a portion that is joined to one of the plurality of pads 132 and extends in the thickness direction z.
  • the joint portion 422 is a portion joined to one of the pads 121 .
  • the loop portion 423 is a portion that connects the neck portion 421 and the joint portion 422 .
  • the loop portion 423 extends from the neck portion 421 toward the joint portion 422 while being curved.
  • Each of the plurality of third wires 43 is joined to one of the plurality of pads 111 of the first semiconductor element 11 and one of the covering portions 331 of the plurality of third leads 33, as shown in FIG.
  • Each third wire 43 electrically connects the first semiconductor element 11 and one of the plurality of third leads 33 .
  • Each of the plurality of fourth wires 44 is joined to one of the plurality of pads 121 of the second semiconductor element 12 and one of the covering portions 341 of the plurality of fourth leads 34, as shown in FIG.
  • Each fourth wire 44 conducts between the second semiconductor element 12 and one of the plurality of fourth leads 34 .
  • Each of the plurality of fifth wires 45 is joined to one of the plurality of pads 111 of the first semiconductor element 11 and one of the covering portions 312a of the two first terminal portions 312, as shown in FIG. .
  • Each fifth wire 45 electrically connects the first semiconductor element 11 and the first lead 31 .
  • Each of the plurality of sixth wires 46 is joined to one of the plurality of pads 121 of the second semiconductor element 12 and one of the covering portions 322a of the two second terminal portions 322, as shown in FIG. .
  • Each sixth wire 46 electrically connects the second semiconductor element 12 and the second lead 32 .
  • the sealing resin 5 covers the first semiconductor element 11, the second semiconductor element 12 and the third semiconductor element 13, a portion of the conductive support 3, and the plurality of connection members 4. there is
  • the sealing resin 5 has electrical insulation.
  • the sealing resin 5 insulates the components of the first circuit (eg, first lead 31) and the components of the second circuit (eg, second lead 32) from each other.
  • Sealing resin 5 is made of a material containing, for example, black epoxy resin. In the illustrated example, the sealing resin 5 has a rectangular shape in plan view.
  • the sealing resin 5 has a top surface 51, a bottom surface 52, a pair of first side surfaces 53, and a pair of second side surfaces .
  • top surface 51 and the bottom surface 52 are positioned apart from each other in the thickness direction z.
  • the top surface 51 and the bottom surface 52 face opposite sides in the thickness direction z.
  • Each of top surface 51 and bottom surface 52 is flat (or substantially flat).
  • the pair of first side surfaces 53 are connected to the top surface 51 and the bottom surface 52 and are separated from each other in the first direction x.
  • the exposed portions 312b of the two first terminal portions 312 (first leads 31) and the plurality of third leads are exposed from the first side surface 53 located on one side in the first direction x among the pair of first side surfaces 53. 33 are exposed.
  • the exposed portions 322b of the two second terminal portions 322 (second leads 32) and the plurality of fourth leads 34 are exposed.
  • Each of the pair of first side surfaces 53 includes a first upper portion 531, a first lower portion 532 and a first intermediate portion 533, as shown in FIGS.
  • One side of the first upper portion 531 in the thickness direction z is connected to the top surface 51 , and the other side in the thickness direction z is connected to the first intermediate portion 533 .
  • the first upper portion 531 is inclined with respect to the top surface 51 .
  • One side of the first lower portion 532 in the thickness direction z is connected to the bottom surface 52 , and the other side in the thickness direction z is connected to the first intermediate portion 533 .
  • the first lower portion 532 is inclined with respect to the bottom surface 52 .
  • first intermediate portion 533 in the thickness direction z is connected to the first upper portion 531 , and the other side in the thickness direction z is connected to the first lower portion 532 .
  • the in-plane directions of the first intermediate portion 533 are the thickness direction z and the second direction y.
  • the first intermediate portion 533 is located outside the top surface 51 and the bottom surface 52 . From the first intermediate portion 533 of the pair of first side surfaces 53, each exposed portion 312b of the two first terminal portions 312 (first leads 31) and each exposed portion of the two second terminal portions 322 (second leads 32) are exposed. The portion 322b, the exposed portions 332 of the plurality of third leads 33, and the exposed portions 342 of the plurality of fourth leads 34 are exposed.
  • the pair of second side surfaces 54 are connected to the top surface 51 and the bottom surface 52 and are separated from each other in the second direction y.
  • the first lead 31 , the second lead 32 , the plurality of third leads 33 and the plurality of fourth leads 34 are positioned away from the pair of second side surfaces 54 .
  • each of the pair of second side surfaces 54 includes a second upper portion 541, a second lower portion 542 and a second intermediate portion 543.
  • One side of the second upper portion 541 in the thickness direction z is connected to the top surface 51 , and the other side in the thickness direction z is connected to the second intermediate portion 543 .
  • the second upper portion 541 is inclined with respect to the top surface 51 .
  • One side of the second lower portion 542 in the thickness direction z is connected to the bottom surface 52 , and the other side in the thickness direction z is connected to the second intermediate portion 543 .
  • the second lower portion 542 is inclined with respect to the bottom surface 52 .
  • the second intermediate portion 543 has one side in the thickness direction z connected to the second upper portion 541 and the other side in the thickness direction z connected to the second lower portion 542 .
  • the in-plane directions of the second intermediate portion 543 are the thickness direction z and the second direction y. In plan view, the second intermediate portion 543 is located outside the top surface 51 and the bottom surface 52 .
  • a half-bridge circuit including a low-side (low-potential side) switching element and a high-side (high-potential side) switching element.
  • these switching elements are MOSFETs.
  • the low-side switching element both the source of the switching element and the reference potential of the gate driver that drives the switching element are grounded.
  • both the reference potential of the source of the switching element and the reference potential of the gate driver that drives the switching element correspond to the potential at the output node of the half bridge circuit.
  • the reference potential of the gate driver that drives the high-side switching element changes.
  • the reference potential is equivalent to the voltage applied to the drain of the high-side switching element (for example, 600V or higher).
  • the semiconductor device A1 the ground of the first semiconductor element 11 and the ground of the second semiconductor element 12 are separated. Therefore, when the semiconductor device A1 is used as a gate driver for driving the high-side switching element, a transient voltage equivalent to the voltage applied to the drain of the high-side switching element is applied to the ground of the second semiconductor element 12. applied
  • the components of the first circuit and the components of the second circuit are arranged so as to be larger than the distance d0 [mm] determined by the following equation (3).
  • Y is the number of years of insulation life required for the semiconductor device A1
  • a and B are constants determined by the material of the sealing resin 5, and X is used in the semiconductor device A1.
  • Voltage X is the difference between the voltage applied to the first circuit and the voltage applied to the second circuit.
  • an AC voltage is generated by driving the switching element, and the effective value is used for the voltage X.
  • the sealing resin 5 is an epoxy resin
  • the constant A is 1000 ⁇ 416 and the constant B is 16 .
  • 0.15 is an offset value for calculating the distance d0.
  • the distance d0 increases as the voltage increases, increases as the insulation lifetime increases, and varies depending on the material of the sealing resin 5 .
  • the distance d1 (see FIG. 7) between the first lead 31 and the second lead 32 in the first direction x is greater than the distance d0.
  • the distance d1 is the distance at which the first island portion 311 and the second island portion 321 are closest to each other.
  • the distance d1 is, for example, 10 mm or less. This can suppress an increase in size of the semiconductor device A1.
  • the distance d1 is approximately 300 ⁇ m, which is larger than the distance d0 ( ⁇ 29.4 ⁇ m) illustrated above.
  • the distance d2 (see FIG. 7) between each first wire 41 and each second wire 42 is greater than the distance d0.
  • the distance d2 is the distance at which the neck portion 411 and the neck portion 421 are closest to each other.
  • the distance d2 is, for example, 10 mm or less. This can suppress an increase in size of the semiconductor device A1.
  • the distance d2 is approximately 300 ⁇ m, which is larger than the distance d0 ( ⁇ 29.4 ⁇ m) illustrated above.
  • the distance d3 (see FIG. 7) between each second wire 42 and the third semiconductor element 13 is greater than the distance d0.
  • the distance d3 is the distance in the thickness direction z of the portion where each loop portion 423 and the seal ring portion 133 of the third semiconductor element 13 are closest to each other.
  • the distance d3 is, for example, 10 mm or less. This can suppress an increase in size of the semiconductor device A1.
  • the distance d3' (see FIG. 7) between each second wire 42 and the first lead 31 is greater than the distance d0.
  • the distance d3' is the distance in the thickness direction z of the portion where each loop portion 423 and the first mounting surface 311a of the first island portion 311 are closest to each other.
  • the distance d3' is, for example, 10 mm or less. This can suppress an increase in size of the semiconductor device A1.
  • FIG. 9 is a flow chart showing an example of a method for manufacturing the semiconductor device A1.
  • 10 to 14 are plan views showing one step of the method of manufacturing the semiconductor device A1.
  • FIG. 15 is a cross-sectional view showing one step of the method of manufacturing the semiconductor device A1. The cross-sectional position of FIG. 15 is the same as the cross-sectional position of FIG.
  • the method of manufacturing the semiconductor device A1 includes a lead frame preparation step S11, a lead frame processing step S12, an element mounting step S13, a wire bonding step S14, a sealing step S15, and singulation. It has step S16.
  • the manufacturing method of the semiconductor device A1 includes a design method having a design process.
  • the design process includes a first design process S101, a second design process S102, and a third design process S103, which will be detailed later.
  • the lead frame 81 shown in FIG. 10 is prepared.
  • the lead frame 81 includes a flat plate portion 810, a plurality of support leads 811b and 812b, a plurality of leads 813 and 814, an outer frame 815 and dam bars 816, as shown in FIG.
  • the lead frame 81 is formed, for example, by punching a rectangular copper plate in plan view.
  • the support leads 811b and 812b are connected to the flat plate portion 810 respectively.
  • the plurality of support leads 811b, 812b and the plurality of leads 813, 814 are connected by an outer frame 815 and a dam bar 816.
  • Outer frame 815 and dam bar 816 of lead frame 81 do not constitute semiconductor device A1.
  • the flat plate portion 810 of the leadframe 81 is divided into a first island 811a and a second island 812a (see FIG. 12).
  • the flat plate portion 810 is divided into a first island 811a and a second island 812a, and a plurality of through holes 811c are formed in the flat plate portion 810 in the lead frame processing step S12.
  • a resist 82 is formed on the lead frame 81 as shown in FIG. In FIG. 11, dots are drawn on the resist 82 .
  • the lead frame 81 with the resist 82 formed thereon is subjected to an etching process.
  • the lead frame 81 shown in FIG. 12 is formed.
  • a plurality of support leads 811b are connected to a first island 811a, respectively, and the first lead 811 including the first island 811a and the plurality of support leads 811b is formed.
  • the plurality of support leads 812b are respectively connected to the second islands 812a, and the second leads 812 including the second islands 812a and the plurality of support leads 812b are formed.
  • the first design process S101 is performed in the lead frame processing step S12.
  • the first island 811a first lead 811) and the second island 812a (second lead 812)
  • the distance d1 (see FIGS. 12 and 15) in one direction x is designed to be larger than the distance d0.
  • Distance d0 is determined by equation (3) above.
  • the first island 811a first lead 811) becomes the first island portion 311 (first lead 31)
  • the second island 812a second lead 812 becomes the second island portion 311 (first lead 31). 2 island portion 321 (second lead 32).
  • the distance d1 between the first lead 31 and the second lead 32 in the first direction x is designed to be larger than the distance d0.
  • the first semiconductor element 11, the second semiconductor element 12 and the third semiconductor element 13 are mounted on the lead frame 81 respectively.
  • the first semiconductor element 11 and the third semiconductor element 13 are each bonded to the first island 811a by a conductive bonding material (not shown), and the second semiconductor element 12 is bonded to the second island 811a by a conductive bonding material (not shown). Bond to island 812a.
  • the plurality of first wires 41, the plurality of second wires 42, the plurality of third wires 43, the plurality of fourth wires 44, the plurality of fifth wires A wire 45 and a plurality of sixth wires 46 are formed respectively.
  • a known wire bonder may be used to form the wires 41 to 46 .
  • the order in which the wires 41 to 46 are formed is not particularly limited.
  • the second design process S102 and the third design process S103 are performed in the wire bonding process S14.
  • the distance d2 between the first wires 41 and the second wires 42 is set to a value larger than the distance d0. design. For example, when each first wire 41 is wire-bonded prior to each second wire 42, the neck portion 421 of each second wire 42 is located closer to the neck portion 411 of each first wire 41 than the distance d0. Wire bond each second wire 42 apart. Conversely, when each second wire 42 is wire-bonded before each first wire 41, the neck portion 411 of each first wire 41 is positioned closer to the neck portion 421 of each second wire 42 than the distance d0. Each first wire 41 is wire-bonded so as to be separated from each other. In the second design process S102, it is preferable to design the distance d2 to be larger than the distance d0, for example, 10 mm or less, in order to suppress an increase in the size of the semiconductor device A1 to be manufactured.
  • the distance d3 in the thickness direction z between each second wire 42 and the third semiconductor element 13 is designed to be larger than the distance d0.
  • the distance d3' in the thickness direction z between each second wire 42 and the first lead 811 is designed to be larger than the distance d0.
  • the loop portion 423 of each second wire 42 is separated from the seal ring portion 133 of the third semiconductor element 13 by more than the distance d0 and from the first island 811a by more than the distance d0. , wire-bond each second wire 42 .
  • the first lead 811 becomes the first lead 31 as will be understood from the configuration described in detail later.
  • the distance d3' in the thickness direction z between each second wire 42 and the first lead 31 is designed to be larger than the distance d0. ing.
  • the distance d3 it is preferable to design the distance d3 to be, for example, 10 mm or less while being larger than the distance d0, in order to suppress the increase in size of the semiconductor device A1 to be manufactured.
  • a sealing resin 5 is formed.
  • the sealing resin 5 is formed by transfer molding.
  • the formed sealing resin 5 is made of, for example, an epoxy resin.
  • the singulation step S16 dicing is performed to singulate.
  • the first lead 811, the second lead 812, and the plurality of leads 813 and 814, which are connected to each other by the outer frame 815 and the dam bar 816, are separated as appropriate.
  • a first lead 31 is formed from the separated first lead 811 .
  • the first island 811 a becomes the first island portion 311 and each support lead 811 b becomes each first terminal portion 312 .
  • the second lead 32 is formed from the separated second lead 812 .
  • the second island 812 a becomes the second island portion 321 and each support lead 812 b becomes each second terminal portion 322 .
  • a plurality of third leads 33 are formed from the plurality of separated leads 813
  • a plurality of fourth leads 34 are formed from the plurality of separated leads 814 .
  • the bending of the plurality of third leads 33 (plurality of leads 813) and the plurality of fourth leads 34 (plurality of leads 814) may be performed in the singulation step S16, or may be performed in the lead frame preparation step S11. may be performed during the punching process.
  • the semiconductor device A1 is manufactured.
  • the method for manufacturing the semiconductor device A1 is not limited to the above example.
  • the lead frame processing step S12 may be omitted by forming the first island 811a, the second island 812a, and the plurality of through holes 813c by punching in the lead frame preparation step S11.
  • the first design process S101 is performed in the lead frame preparation process S11.
  • the etching process in the lead frame processing step S12 is more accurate than the punching process in the lead frame preparation step S11, and the distance d1 is set to a value larger than the distance d0.
  • a copper plate having a rectangular shape in a plan view is prepared, and in the lead frame processing step S12, the resist 82 is formed and the prepared copper plate is subjected to an etching treatment to form the first copper plate.
  • a lead 811 (a first island 811a and a plurality of support leads 811b), a second lead 812 (a second island 812a and a plurality of support leads 812b), a plurality of leads 813 and 814, an outer frame 815 and a dam bar 816 are collectively formed.
  • the effects of the semiconductor device A1, the method of designing the semiconductor device A1, and the method of manufacturing the semiconductor device A1 are as follows.
  • the distance d1 between the first lead 31 and the second lead 32 in the first direction x is greater than the distance d0 determined by the above equation (3).
  • the distance d0 is calculated from the insulation life years Y of the semiconductor device A1, the voltage X used in the semiconductor device A1, and the constant A determined by the material of the sealing resin 5, as described above. According to research conducted by the inventors of the present application, it was found that the above formula (3) enables the design of a withstand voltage that satisfies the conditions of actual use. Therefore, in the semiconductor device A1, by making the distance d1 larger than the distance d0, it is possible to design a withstand voltage that satisfies the actual usage conditions between the first lead 31 and the second lead 32.
  • the semiconductor device A1 can ensure a proper dielectric breakdown voltage between the first lead 31 and the second lead 32, and can suppress the occurrence of dielectric breakdown. Further, in the design method of the semiconductor device A1, the distance d1 is designed to be larger than the distance d0 by the first design process S101. As a result, it is possible to design the semiconductor device A1 in which the occurrence of dielectric breakdown is suppressed, and to manufacture the semiconductor device A1.
  • the distance d2 between the first wire 41 and the second wire 42 is larger than the distance d0 determined by the above equation (3).
  • the distance d2 is the distance between the neck portion 411 of each first wire 41 and the neck portion 421 of each second wire 42 in the direction orthogonal to the thickness direction z.
  • the first wire 41 is a component of the first circuit because it conducts to the first semiconductor element 11 .
  • the second wire 42 is a component of the second circuit because it conducts to the second semiconductor element 12 . That is, the voltage of the first wire 41 is relatively low and the voltage of the second wire 42 is relatively high, so that a potential difference is generated between the first wire 41 and the second wire 42 .
  • the semiconductor device A1 since the distance d2 is larger than the distance d0, it is possible to design a withstand voltage between the first wire 41 and the second wire 42 that satisfies the actual use conditions. Therefore, since the semiconductor device A1 can ensure a suitable dielectric breakdown voltage between the first wire 41 and the second wire 42, it is possible to suppress the occurrence of dielectric breakdown. Further, in the design method of the semiconductor device A1, the distance d2 is designed to be larger than the distance d0 by the second design process S102. As a result, it is possible to design the semiconductor device A1 in which the occurrence of dielectric breakdown is suppressed, and to manufacture the semiconductor device A1.
  • the distance d3 between the second wire 42 and the third semiconductor element 13 is greater than the distance d0 determined by the above equation (3).
  • the distance d3 is the distance in the thickness direction z between the loop portion 423 of each second wire 42 and the seal ring portion 133 of the third semiconductor element 13 .
  • the second wire 42 is a component of the second circuit because it conducts to the second semiconductor element 12 .
  • the seal ring portion 133 since the third semiconductor element 13 is bonded to the first island portion 311 (first lead 31 ), the seal ring portion 133 has the same potential as the first island portion 311 . In other words, the voltage of the second wire 42 is relatively high, and the voltage of the seal ring portion 133 is relatively low.
  • the semiconductor device A1 since the distance d3 is larger than the distance d0, it is possible to design a dielectric strength voltage between the second wire 42 and the seal ring portion 133 that satisfies actual use conditions. Therefore, the semiconductor device A1 can ensure a suitable dielectric breakdown voltage between the second wire 42 and the third semiconductor element 13, and can suppress the occurrence of dielectric breakdown. Further, in the design method of the semiconductor device A1, the distance d3 is designed to be larger than the distance d0 by the third design process S103. As a result, it is possible to design the semiconductor device A1 in which the occurrence of dielectric breakdown is suppressed, and to manufacture the semiconductor device A1.
  • the distance d3' between the second wire 42 and the first lead 31 is greater than the distance d0 determined by the above formula (3).
  • the distance d3' is the distance in the thickness direction z between the loop portion 423 of each second wire 42 and the first mounting surface 311a of the first island portion 311 (first lead 31).
  • the second wire 42 is a component of the second circuit because it conducts to the second semiconductor element 12 .
  • the first lead 31 is a component of the first circuit. That is, the voltage of the second wire 42 is relatively high and the voltage of the first lead 31 is relatively low, so that a potential difference is generated between the second wire 42 and the first lead 31 .
  • the semiconductor device A1 since the distance d3' is larger than the distance d0, it is possible to design a dielectric strength between the second wire 42 and the first lead 31 that satisfies the actual conditions of use. Therefore, the semiconductor device A1 can ensure a suitable dielectric breakdown voltage between the second wire 42 and the first lead 31, and can suppress the occurrence of dielectric breakdown. Further, in the design method of the semiconductor device A1, the distance d3' is designed to be larger than the distance d0 by the third design process S103. As a result, it is possible to design the semiconductor device A1 in which the occurrence of dielectric breakdown is suppressed, and to manufacture the semiconductor device A1.
  • FIG. 16 to 18 show the semiconductor device A2 according to the second embodiment.
  • FIG. 16 is a plan view showing the semiconductor device A2, showing the sealing resin 5 in imaginary lines.
  • 17 is a cross-sectional view along line XVII-XVII of FIG. 16.
  • FIG. 18 is an enlarged cross-sectional view of a part of FIG. 17 .
  • the semiconductor device A2 differs from the semiconductor device A1 in that the third semiconductor element 13 is mounted on the second lead 32 instead of the first lead 31.
  • FIG. The third semiconductor element 13 is bonded to the second island portion 321 of the second lead 32 via a conductive bonding material (not shown).
  • the pads 131 are arranged inside the pads 132 in plan view.
  • the component of the first circuit and the component of the second circuit are larger than the distance d0 [mm] determined by the above equation (3). are arranged so that
  • the distance d1 (see FIG. 18) between the first lead 31 and the second lead 32 in the first direction x, and the distance d2 (see FIG. 18) between the first wire 41 and the second wire 42 are Each is greater than the distance d0 determined from equation (3) above.
  • the distance d4 (see FIG. 18) between each first wire 41 and the third semiconductor element 13 is greater than the distance d0.
  • the distance d4 is the distance in the thickness direction z of the portion where each loop portion 413 and the seal ring portion 133 of the third semiconductor element 13 are closest to each other.
  • the distance d4 is, for example, 10 mm or less.
  • the distance d4' (see FIG. 18) between each first wire 41 and the second lead 32 is greater than the distance d0.
  • the distance d4' is the distance in the thickness direction z of the portion where each loop portion 413 and the second mounting surface 321a of the second island portion 321 are closest to each other.
  • the distance d4' is, for example, 10 mm or less.
  • FIG. 19 is a flow chart showing an example of a method for manufacturing the semiconductor device A2.
  • 20 to 22 are plan views showing one step of the method of manufacturing the semiconductor device A2.
  • FIG. 23 is a cross-sectional view showing one step of the method of manufacturing the semiconductor device A2. The cross-sectional position of FIG. 23 is the same as the cross-sectional position of FIG.
  • the method of manufacturing the semiconductor device A2 includes a lead frame preparation step S21, a lead frame processing step S22, an element mounting step S23, a wire bonding step S24, a sealing step S25, and a singulation step S26. Also, the method of manufacturing the semiconductor device A2 includes a design method having a design process. The design process includes a first design process S101, a second design process S102, and a fourth design process S104 which will be detailed later.
  • the lead frame 81 shown in FIG. 10 is prepared in the same manner as in the lead frame preparation step S11.
  • the flat plate portion 810 of the lead frame 81 is divided into a first island 811a and a second island 812a (see FIG. 21), similarly to the lead frame processing step S12 in the first embodiment. .
  • the formation region of the resist 82 is different from that in the lead frame processing step S12, as shown in FIG.
  • the lead frame 81 shown in FIG. 21 is formed.
  • the leadframe 81 shown in FIG. 21 has a first lead 811 including a first island 811a and a plurality of supporting leads 811b, and a second lead 812 including a second island 812a and a plurality of supporting leads 812b.
  • the first design processing S101 is performed in the same manner as in the leadframe processing step S12.
  • the first semiconductor element 11, the second semiconductor element 12 and the third semiconductor element 13 are mounted on the lead frame 81, respectively, as shown in FIG.
  • the third semiconductor element 13 is mounted on the second island 812a (second leads 812).
  • the plurality of first wires 41, the plurality of second wires 42, the plurality of third wires 43, the plurality of fourth wires 44, the plurality of fifth wires A wire 45 and a plurality of sixth wires 46 are formed respectively.
  • the second design process S102 and the fourth design process S104 are performed in the wire bonding step S24.
  • the fourth design process S104 is performed instead of the third design process S103, as compared with the wire bonding process S14.
  • the distance d4 in the thickness direction z between each first wire 41 and the third semiconductor element 13 is designed to be larger than the distance d0.
  • the distance d4' in the thickness direction z between each first wire 41 and the second lead 812 is designed to be larger than the distance d0.
  • the loop portion 413 of each first wire 41 is separated from the seal ring portion 133 of the third semiconductor element 13 by more than the distance d0 and from the second island 812a by more than the distance d0. , wire bonding each first wire 41 .
  • the pads 131 of the third semiconductor element 13 are located inside the pads 132 as described above, so that each first wire 131 is arranged so as to detour around each seal ring portion 133 . 41 wire bonding is possible.
  • the second lead 812 becomes the second lead 32 as will be understood from the configuration described in detail later. Therefore, in the process of designing the distance d4' in the fourth design process S104, the distance d4' in the thickness direction z between each first wire 41 and the second lead 32 is designed to be larger than the distance d0. ing.
  • the distance d4 it is preferable to design the distance d4 to be larger than the distance d0, for example, 10 mm or less, in order to suppress an increase in size of the semiconductor device A1 to be manufactured. Further, in the fourth design process S104, it is preferable to design the distance d4' to be larger than the distance d0, for example, 10 mm or less, in order to suppress an increase in the size of the semiconductor device A1 to be manufactured.
  • the sealing resin 5 is formed in the same manner as in the sealing step S15.
  • the sealing resin 5 is formed by transfer molding.
  • singulation step S26 dicing is performed and singulation is performed in the same manner as in the singulation step S16.
  • the semiconductor device A2 is manufactured through the steps described above.
  • the first island 811a and the second island 812a may be formed in the lead frame preparation step S21.
  • the lead frame preparation step S21 a rectangular copper plate in plan view is prepared, and in the lead frame processing step S22, a lead frame 81 having the shape shown in FIG. 12 is formed from the prepared copper plate. good.
  • the effects of the semiconductor device A2, the method of designing the semiconductor device A2, and the method of manufacturing the semiconductor device A2 are as follows.
  • the semiconductor device A2 similarly to the semiconductor device A1, the distance d1 between the first lead 31 and the second lead 32 in the first direction x is larger than the distance d0. Therefore, like the semiconductor device A1, the semiconductor device A2 can ensure a dielectric breakdown voltage that satisfies the conditions of actual use between the first lead 31 and the second lead 32, so that the occurrence of dielectric breakdown can be suppressed. Moreover, it is possible to design the semiconductor device A2 in which the occurrence of dielectric breakdown is suppressed, and to manufacture the semiconductor device A2.
  • the distance d4 between the first wire 41 and the third semiconductor element 13 is larger than the distance d0 determined by the above equation (3).
  • the distance d4 is the distance in the thickness direction z between the loop portion 413 of each first wire 41 and the seal ring portion 133 of the third semiconductor element 13 .
  • the first wire 41 is a component of the first circuit because it conducts to the first semiconductor element 11 .
  • the seal ring portion 133 since the third semiconductor element 13 is bonded to the second island portion 321 (second lead 32 ), the seal ring portion 133 has the same potential as the second island portion 321 .
  • the semiconductor device A2 since the distance d4 is larger than the distance d0, it is possible to design a dielectric strength voltage between the first wire 41 and the seal ring portion 133 that satisfies actual use conditions. Therefore, the semiconductor device A2 can ensure a suitable dielectric breakdown voltage between the first wire 41 and the third semiconductor element 13, thereby suppressing the occurrence of dielectric breakdown.
  • the distance d4 is designed to be larger than the distance d0 by the fourth design process S104. As a result, the semiconductor device A2 in which the occurrence of dielectric breakdown is suppressed can be designed, and the semiconductor device A2 can be manufactured.
  • the distance d4' between the first wire 41 and the second lead 32 is greater than the distance d0 determined by the above formula (3).
  • the distance d4' is the distance in the thickness direction z between the loop portion 413 of each first wire 41 and the second mounting surface 321a of the second island portion 321 (second lead 32).
  • the first wire 41 is a component of the first circuit because it conducts to the first semiconductor element 11 .
  • the second lead 32 is a component of the second circuit. In other words, the voltage of the first wire 41 is relatively low, and the voltage of the second lead 32 is relatively high.
  • the semiconductor device A2 since the distance d4' is larger than the distance d0, it is possible to design a dielectric breakdown voltage between the first wire 41 and the second lead 32 that satisfies actual use conditions. Therefore, the semiconductor device A2 can ensure a suitable dielectric breakdown voltage between the first wire 41 and the second lead 32, and can suppress the occurrence of dielectric breakdown.
  • the distance d4' is designed to be larger than the distance d0 by the fourth design process S104. As a result, the semiconductor device A2 in which the occurrence of dielectric breakdown is suppressed can be designed, and the semiconductor device A2 can be manufactured.
  • the semiconductor device, the method for designing the semiconductor device, and the method for manufacturing the semiconductor device according to the present disclosure are not limited to the above-described embodiments.
  • the specific configuration of each part of the semiconductor device of the present disclosure and the specific processing of each step of the method of designing the semiconductor device and the method of manufacturing the semiconductor device of the present disclosure can be modified in various ways.
  • the present disclosure includes the embodiments set forth in the Appendix below. Appendix 1.
  • a first semiconductor element a second semiconductor element; a conducting support including a first lead and a second lead spaced apart from each other in a first direction perpendicular to the thickness direction of the first semiconductor element; a third semiconductor element supported by the conductive support, electrically connected to the first semiconductor element and the second semiconductor element, and insulating the first semiconductor element and the second semiconductor element from each other;
  • the first semiconductor element, the second semiconductor element, the third semiconductor element, and a sealing resin covering a part of the conductive support The first semiconductor element is supported by the first lead, The second semiconductor element is supported by the second lead,
  • a semiconductor device wherein a distance d1 between the first lead and the second lead in the first direction is greater than a distance d0 determined by equation (4).
  • Y is the insulation lifetime [years] required for the semiconductor device
  • a and B are constants determined by the material of the sealing resin
  • X is the voltage [kVrms].
  • Appendix 2. The semiconductor device according to Appendix 1, wherein the distance d1 is 10 mm or less.
  • Appendix 3. a first wire connected to the first semiconductor element and the third semiconductor element; a second wire connected to the second semiconductor element and the third semiconductor element; 3.
  • Appendix 4. 3.
  • the third semiconductor element is supported by the first lead, 4.
  • Appendix 6. The semiconductor device according to appendix 5, wherein the distance d3 is 10 mm or less.
  • the third semiconductor element is supported by the second lead, 4.
  • Y is the insulation lifetime [years] required for the semiconductor device
  • a and B are constants determined by the material of the sealing resin
  • X is the voltage [kVrms].
  • Appendix 10. 9. The method of designing a semiconductor device according to appendix 9, wherein in the first design process, the distance d1 is designed to be 10 mm or less.
  • Appendix 11. The semiconductor device is a first wire connected to the first semiconductor element and the third semiconductor element; a second wire connected to the second semiconductor element and the third semiconductor element; Supplementary note 9 or Supplementary note, wherein the designing step includes a second design process for designing the distance d2 between the first wire and the second wire to be greater than the distance d0 determined by equation (5) 11.
  • Appendix 12. The method of designing a semiconductor device according to appendix 11, wherein in the second design process, the distance d2 is designed to be 10 mm or less. Appendix 13. In the semiconductor device, the third semiconductor element is supported by the first lead, Supplementary Note 11, wherein the designing step includes a third designing process for designing such that the distance d3 between the second wire and the third semiconductor element is greater than the distance d0 determined by Equation (5). 12. The method for designing a semiconductor device according to appendix 12. Appendix 14. 14. The method of designing a semiconductor device according to appendix 13, wherein in the third design process, the distance d3 is designed to be 10 mm or less. Appendix 15.
  • the third semiconductor element is supported by the second lead, Supplementary note 11, wherein the designing step includes a fourth designing process for designing such that the distance d4 between the first wire and the third semiconductor element is greater than the distance d0 determined by Equation (5).
  • Appendix 17. A method for manufacturing a semiconductor device, comprising the method for designing a semiconductor device according to any one of Appendixes 9 to 16.

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Abstract

半導体装置は、第１半導体素子と、第２半導体素子と、導通支持体と、第３半導体素子と、封止樹脂と、を備える。導通支持体は、第１方向に互いに離れて配置された第１リードおよび第２リードを含む。第１半導体素子は、第１リードに支持される。第２半導体素子は、第２リードに支持される。第３半導体素子は、導通支持体に支持され、第１半導体素子および第２半導体素子を互いに絶縁する。封止樹脂は、導通支持体の一部を覆う。第１リードと第２リードとの第１方向における距離ｄ１が、式（１）によって決定される距離ｄ０よりも大きい。式（１）において、Ｙは半導体装置に求められる絶縁寿命年数［年］、Ａ，Ｂは封止樹脂の材料によって決定される定数、Ｘは電圧［kVrms］である。 【数１】

Description

半導体装置、半導体装置の設計方法および半導体装置の製造方法
　本開示は、半導体装置に関する。また本開示は、半導体装置の設計方法および半導体装置の製造方法に関する。
　従来、電気自動車（ハイブリッド自動車を含む）または家電機器などには、インバータ装置が使用されている。一例として、このようなインバータ装置は、半導体装置と、ＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング素子とを備える。当該半導体装置は、制御素子および駆動素子を有する。当該インバータ装置においては、ＥＣＵ（Engine Control Unit）から出力された制御信号が、当該半導体装置の制御素子に入力される。制御素子は、制御信号をＰＷＭ（Pulse Width Modulation）制御信号に変換し、駆動素子に伝送する。駆動素子は、ＰＷＭ制御信号に基づき、たとえば６つのスイッチング素子を所望のタイミングで駆動させる。これにより、車載用バッテリの直流電力からモータ駆動用の三相交流電力が生成される。
　前記半導体装置において、前記制御素子に供給される電源電圧は低電圧（約５Ｖ）であるのに対して、前記駆動素子に供給される電源電圧は高電圧（約６００Ｖ以上）であることがある。このように電源電圧が異なる複数の素子間で信号を伝達する手段として、絶縁素子が用いられている。たとえば、特許文献１には、絶縁素子を備える半導体装置（インテリジェントパワーモジュール）の一例が開示されている。特許文献１に記載のインテリジェントパワーモジュールは、制御回路と、アーム回路（上アームまたは下アーム）と、絶縁トランスとを備える。制御回路は、ＣＰＵまたは論理ＩＣ、あるいは論理ＩＣとＣＰＵが搭載されたシステムＬＳＩなどで構成される。アーム回路は、ゲートドライバＩＣが設けられている。絶縁トランスは、制御回路とアーム回路との間の信号を絶縁状態で伝送する。制御回路のＣＰＵは、スイッチング素子の導通または非導通をそれぞれ指示するゲートドライブ用ＰＷＭ信号を生成し、絶縁トランスを介して、このゲートドライブ用ＰＷＭ信号をアーム回路のゲートドライバＩＣに伝送する。そして、ゲートドライバＩＣは、ゲートドライブ用ＰＷＭ信号に基づいてゲート信号を生成し、スイッチング素子の制御端子を駆動することにより、スイッチング素子をスイッチング動作させる。
特開２００９－４９０３５号公報
　電源電圧が異なる複数の素子を一つのパッケージ内に搭載することがあり、この場合、一つのパッケージ内に相対的に高電圧となる部分と低電圧となる部分とが混在する。このような半導体装置は、絶縁破壊が生じる虞がある。たとえば、絶縁破壊は、電源電圧の電位差が大きい程、発生しやすい傾向がある。絶縁破壊の発生は、半導体装置を故障させる原因であり、半導体装置の信頼性を低下させる。
　上記事情に鑑み、本開示は、絶縁破壊の発生を抑制可能な半導体装置を提供することを一の課題とする。また、本開示は、絶縁破壊の発生を抑制可能な半導体装置の設計方法および当該半導体装置の製造方法を提供することを別の課題とする。
　本開示の第１の側面によって提供される半導体装置は、第１半導体素子と、第２半導体素子と、前記第１半導体素子の厚さ方向に直交する第１方向に互いに離れて配置された第１リードおよび第２リードを含む導通支持体と、前記導通支持体に支持され、且つ前記第１半導体素子と前記第２半導体素子とに電気的に接続され、且つ前記第１半導体素子および前記第２半導体素子を互いに絶縁する第３半導体素子と、前記第１半導体素子、前記第２半導体素子および前記第３半導体素子、並びに、前記導通支持体の一部を覆う封止樹脂と、を備える。前記第１半導体素子は、前記第１リードに支持され、前記第２半導体素子は、前記第２リードに支持される。前記第１リードと前記第２リードとの前記第１方向における距離ｄ１が、式（１）によって決定される距離ｄ０よりも大きい。
Figure JPOXMLDOC01-appb-M000001
 　ここで、Ｙは当該半導体装置に求められる絶縁寿命年数[年]であり、Ａ，Ｂは前記封止樹脂の材料によって決定される定数であり、Ｘは電圧［kVrms］（kilovolt root mean square）である。
　本開示の第２の側面によれば、第１半導体素子と、第２半導体素子と、前記第１半導体素子の厚さ方向に直交する第１方向に互いに離れて配置された第１リードおよび第２リードを含む導通支持体と、前記導通支持体に支持され、且つ前記第１半導体素子と前記第２半導体素子とに電気的に接続され、且つ前記第１半導体素子および前記第２半導体素子を互いに絶縁する第３半導体素子と、前記第１半導体素子、前記第２半導体素子および前記第３半導体素子、並びに、前記導通支持体の一部を覆う封止樹脂と、を備え、前記第１半導体素子が前記第１リードに支持され、且つ、前記第２半導体素子が前記第２リードに支持される半導体装置の設計方法が提供される。当該設計方法は、前記第１リードと前記第２リードとの前記第１方向における距離ｄ１が、式（２）によって決定される距離ｄ０よりも大きい値となるように設計する第１設計処理を含む設計工程を有する。
Figure JPOXMLDOC01-appb-M000002
 　ここで、Ｙは当該半導体装置に求められる絶縁寿命年数［年］であり、Ａ，Ｂは前記封止樹脂の材料によって決定される定数であり、Ｘは電圧［kVrms］である。
　本開示の第３の側面によれば、第２の側面によって設計された半導体装置の製造方法が提供される。
　上述した構成によれば、半導体装置における絶縁破壊の発生を抑制可能となる。また、そのような半導体装置の設計および製造が可能となる。
第１実施形態にかかる半導体装置を示す平面図である。 図１の平面図において、封止樹脂を想像線で示した図である。 第１実施形態にかかる半導体装置を示す正面図である。 第１実施形態にかかる半導体装置を示す左側面図である。 第１実施形態にかかる半導体装置を示す右側面図である。 図２のＶＩ－ＶＩ線に沿う断面図である。 図６の一部を拡大した要部拡大断面図である。 図２のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 第１実施形態にかかる半導体装置の製造方法の一例を示すフローチャートである。 図９に示す製造方法の一工程を示す平面図である。 図９に示す製造方法の一工程を示す平面図である。 図９に示す製造方法の一工程を示す平面図である。 図９に示す製造方法の一工程を示す平面図である。 図９に示す製造方法の一工程を示す平面図である。 図９に示す製造方法の一工程を示す断面図である。 第２実施形態にかかる半導体装置を示す平面図である。 図１６のＸＶＩＩ－ＸＶＩＩ線に沿う断面図である。 図１７の一部を拡大した要部拡大断面図である。 第２実施形態にかかる半導体装置の製造方法の一例を示すフローチャートである。 図１９に示す製造方法の一工程を示す平面図である。 図１９に示す製造方法の一工程を示す平面図である。 図１９に示す製造方法の一工程を示す平面図である。 図１９に示す製造方法の一工程を示す断面図である。
　本開示の半導体装置、半導体装置の設計方法および半導体装置の製造方法の好ましい実施の形態について、図面を参照して、以下に説明する。以下では、同一あるいは類似の構成要素には、同じ符号を付して重複する説明を省略する。
　図１～図９は、第１実施形態にかかる半導体装置Ａ１を示している。これらの図に示すように、半導体装置Ａ１は、第１半導体素子１１、第２半導体素子１２、第３半導体素子１３、導通支持体３、複数の接続部材４および封止樹脂５を備える。導通支持体３は、第１リード３１、第２リード３２、複数の第３リード３３および複数の第４リード３４を有し、複数の接続部材４は、複数の第１ワイヤ４１、複数の第２ワイヤ４２、複数の第３ワイヤ４３、複数の第４ワイヤ４４、複数の第５ワイヤ４５および第６ワイヤ４６を含む。
　図１は、半導体装置Ａ１を示す平面図である。図２は、図１の平面図において、封止樹脂５を想像線（二点鎖線）で示した図である。図３は、半導体装置Ａ１を示す正面図である。図４は、半導体装置Ａ１を示す左側面図である。図５は、半導体装置Ａ１を示す右側面図である。図６は、図２のＶＩ－ＶＩ線に沿う断面図である。図７は、図６の一部を拡大した要部拡大断面図である。図８は、図２のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。
　半導体装置Ａ１の説明においては、第１半導体素子１１、第２半導体素子１２、第３半導体素子１３、および、導通支持体３の各々の厚さ方向を「厚さ方向ｚ」と呼ぶ。また、以下の説明において、「平面視」とは、厚さ方向ｚに沿って見たときをいう。厚さ方向ｚに対して直交する１つの方向を「第１方向ｘ」と呼ぶ。図示の例では、第１方向ｘは、半導体装置Ａ１の平面図（図１参照）における左右方向である。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。図示の例では、第２方向ｙは、半導体装置Ａ１の平面図（図１参照）における上下方向である。
　半導体装置Ａ１は、たとえば電気自動車（ハイブリッド自動車を含む）などのインバータ装置の配線基板に表面実装されるものである。半導体装置Ａ１は、ＩＧＢＴまたはＭＯＳＦＥＴなどのスイッチング素子のスイッチング動作を制御する。半導体装置Ａ１のパッケージ形式は、図１および図３～図５から理解されるように、ＳＯＰ（Small Outline Package）である。ただし、半導体装置Ａ１のパッケージ形式は、ＳＯＰに限定されない。
　第１半導体素子１１、第２半導体素子１２および第３半導体素子１３は、半導体装置Ａ１の機能中枢となる素子である。第１半導体素子１１、第２半導体素子１２および第３半導体素子１３は、いずれも個々の素子で構成されている。第１方向ｘにおいて、第３半導体素子１３は、第１半導体素子１１と第２半導体素子１２との間に位置する。厚さ方向ｚに沿って見て、第１半導体素子１１、第２半導体素子１２および第３半導体素子１３の各々は、第２方向ｙを長辺とする矩形状である。
　第１半導体素子１１は、ＩＧＢＴやＭＯＳＦＥＴなどのスイッチング素子を駆動するゲートドライバのコントローラ（制御素子）である。第１半導体素子１１は、ＥＣＵなどから入力された制御信号をＰＷＭ制御信号に変換する回路と、当該ＰＷＭ制御信号を第３半導体素子１３へ伝送するための送信回路と、第３半導体素子１３からの電気信号を受ける受信回路と、を有する。
　第１半導体素子１１は、図６に示すように、主面１１ａおよび裏面１１ｂを有する。主面１１ａおよび裏面１１ｂは、厚さ方向ｚに離間する。主面１１ａは、第１半導体素子１１の上面であり、裏面１１ｂは、第１半導体素子１１の下面である。裏面１１ｂは、第１リード３１に対向する。
　図２および図６に示すように、第１半導体素子１１は、複数のパッド１１１を有する。複数のパッド１１１は、主面１１ａ（後述する第１リード３１の第１アイランド部３１１の第１搭載面３１１ａと同じ方向を向く面）に設けられている。複数のパッド１１１の各組成は、たとえばアルミニウム（Ａｌ）を含む。すなわち、各パッド１１１は、アルミニウムを含有する。
　第２半導体素子１２は、スイッチング素子を駆動するためのゲートドライバ（駆動素子）である。第２半導体素子１２は、ＰＷＭ制御信号を受信する受信回路と、当該ＰＷＭ制御信号に基づきスイッチング素子を駆動するための回路と、電気信号を第１半導体素子１１へ伝送するための送信回路と、を有する。当該電気信号は、たとえばモータ近傍に配置された温度センサからの出力信号が挙げられる。
　第２半導体素子１２は、図６に示すように、主面１２ａおよび裏面１２ｂを有する。主面１２ａおよび裏面１２ｂは、厚さ方向ｚに離間する。主面１２ａは、第２半導体素子１２の上面であり、裏面１２ｂは、第２半導体素子１２の下面である。裏面１２ｂは、第２リード３２に対向する。
　図２および図６に示すように、第２半導体素子１２は、複数のパッド１２１を有する。複数のパッド１２１は、主面１２ａ（後述する第２リード３２の第２アイランド部３２１の第２搭載面３２１ａと同じ方向を向く面）に設けられている。複数のパッド１２１の各組成は、たとえばアルミニウムを含む。
　第３半導体素子１３は、ＰＷＭ制御信号や他の電気信号を、絶縁状態で伝送するための素子（絶縁素子）である。第３半導体素子１３は、インダクティブ型である。インダクティブ型の第３半導体素子１３の一例として、絶縁型トランスが挙げられる。絶縁型トランスは、２つのインダクタ（一次コイルと二次コイルと）を誘導結合させることで、絶縁状態による電気信号の伝送を行う。第３半導体素子１３は、シリコンからなる基板を有する。当該基板上に銅（Ｃｕ）からなる２つのインダクタが形成されている。当該インダクタは、一次コイルおよび二次コイルを含み、これらの一次コイルおよび二次コイルは厚さ方向ｚにおいて積層されている。一次コイルと二次コイルとの間には、二酸化ケイ素（ＳｉＯ2）などからなる誘電体層が介装されている。当該誘電体層により、一次コイルと二次コイルとは、電気絶縁されている。第３半導体素子１３の構造は、上記した例に限定されない。この他、第３半導体素子１３は、キャパシティブ型でもよい。キャパシティブ型の第３半導体素子１３の一例として、コンデンサが挙げられる。さらに第３半導体素子１３は、フォトカプラでもよい。
　第３半導体素子１３は、図６～図８に示すように、主面１３ａおよび裏面１３ｂを有する。主面１３ａおよび裏面１３ｂは、厚さ方向ｚに離間する。主面１３ａは、第３半導体素子１３の上面であり、裏面１３ｂは、第３半導体素子１３の下面である。裏面１３ｂは、第１リード３１に対向する。
　図２および図６に示すように、第３半導体素子１３は、複数のパッド１３１，１３２を有する。複数のパッド１３１，１３２はそれぞれ、主面１３ａに設けられている。複数のパッド１２１の各組成は、たとえばアルミニウムを含む。各パッド１３１は上記一次コイルに導通し、各パッド１３２は上記二次コイルに導通する。複数のパッド１３１，１３２の各組成は、たとえばアルミニウムを含む。また、図２および図７に示すように、第３半導体素子１３は、シールリング部１３３を含む。シールリング部１３３は、平面視において、第３半導体素子１３の４つの外周辺のそれぞれに沿って形成され、回路形成領域の外周を取り囲んでいる。シールリング部１３３は、たとえば銅（Ｃｕ）、アルミニウム（Ａｌ）等からなる。
　半導体装置Ａ１では、第２半導体素子１２は、第１半導体素子１１に要求される電源電圧よりも高い電源電圧を要する。このため、第１半導体素子１１と第２半導体素子１２との間に電位差が生じる。そこで、第１半導体素子１１を構成要素に含む第１回路と、第２半導体素子１２を構成要素に含む第２回路とが、第３半導体素子１３により互いに絶縁されている。第１回路の構成要素は、第１半導体素子１１の他に、第１リード３１および複数の第３リード３３、複数の第１ワイヤ４１、複数の第３ワイヤ４３および複数の第５ワイヤ４５を含む。第２回路の構成要素は、第２半導体素子１２の他に、第２リード３２、複数の第４リード３４、複数の第２ワイヤ４２、複数の第４ワイヤ４４および複数の第６ワイヤ４６を含む。第１回路と第２回路とは、相対的に電位が異なる。半導体装置Ａ１においては、第２回路の電位は、第１回路の電位よりも高い。その上で、第３半導体素子１３は、第１回路および第２回路における相互信号を中継する。たとえば、電気自動車やハイブリッド自動車のインバータ装置においては、第１半導体素子１１のグランドに印加させる電圧が０Ｖ程度であることに対し、第２半導体素子１２のグランドに印加される電圧が過渡的に６００Ｖ以上となることがある。インバータ装置の仕様によっては、第２半導体素子１２のグランドに印加される電圧が３７５０Ｖ以上となることもある。
　導通支持体３は、第１半導体素子１１、第２半導体素子１２および第３半導体素子１３と、半導体装置Ａ１が実装される配線基板との導通経路を構成する。導通支持体３は、後に詳述されるように、たとえば同一のリードフレームから得られる。当該リードフレームは、たとえば銅または銅合金からなるが、他の金属材料で構成されてもよい。導通支持体３は、上述の通り、第１リード３１、第２リード３２、複数の第３リード３３および複数の第４リード３４を有する。
　第１リード３１および第２リード３２は、図１および図２に示すように、第１方向ｘにおいて互いに離れて位置する。半導体装置Ａ１においては、第１半導体素子１１および第３半導体素子１３が第１リード３１に搭載され、かつ、第２半導体素子１２が第２リード３２に搭載されている。
　第１リード３１は、図２に示すように、第１アイランド部３１１および２つの第１端子部３１２を含む。
　第１アイランド部３１１は、厚さ方向ｚの一方（上方）を向く第１搭載面３１１ａを有する。第１半導体素子１１および第３半導体素子１３は、図示しない導電性接合材（たとえばはんだまたは金属ペースト、焼結金属など）を介して、第１搭載面３１１ａに接合されている。第１アイランド部３１１は、封止樹脂５に覆われている。図示された例では、第１アイランド部３１１は、平面視矩形状である。第１アイランド部３１１の厚さは、たとえば１００μｍ以上３００μｍ以下である。
　第１アイランド部３１１には、複数の貫通孔３１３が形成されている。複数の貫通孔３１３はそれぞれ、第１アイランド部３１１を厚さ方向ｚに貫通し、第２方向ｙに沿って延びている。平面視において、複数の貫通孔３１３の少なくともいずれかは、第１半導体素子１１と第３半導体素子１３との間に位置する。複数の貫通孔３１３は、第２方向ｙに沿って配列されている。図示された例とは異なり、第１アイランド部３１１に、複数の貫通孔３１３が形成されていなくてもよい。
　図２に示すように、２つの第１端子部３１２は、第１アイランド部３１１の第２方向ｙの両側から延出している。２つの第１端子部３１２は、第２方向ｙにおいて互いに離れて位置する。２つの第１端子部３１２の少なくともいずれかは、第５ワイヤ４５を介して第１半導体素子１１のグランドに導通している。２つの第１端子部３１２の各々は、被覆部３１２ａおよび露出部３１２ｂを有する。被覆部３１２ａは、第１アイランド部３１１に繋がり、かつ封止樹脂５に覆われている。露出部３１２ｂは、被覆部３１２ａに繋がり、かつ封止樹脂５から露出している。平面視において、露出部３１２ｂは、第１方向ｘに沿って延びている。図３に示すように、第２方向ｙに沿って視て、露出部３１２ｂはガルウィング状に屈曲している。露出部３１２ｂの表面には、たとえば錫（Ｓｎ）めっきを施してもよい。
　第２リード３２は、図２に示すように、第２アイランド部３２１および２つの第２端子部３２２を有する。
　第２アイランド部３２１は、図６に示すように、厚さ方向ｚの一方（上方）を向く第２搭載面３２１ａを有する。第２半導体素子１２は、図示しない導電性接合材（たとえばはんだまたは金属ペースト、焼結金属など）を介して、第２搭載面３２１ａに接合されている。第２アイランド部３２１は、封止樹脂５に覆われている。図示された例では、第２アイランド部３２１は、平面視矩形状である。第２アイランド部３２１の厚さは、第１アイランド部３１１と同様に、たとえば１００μｍ以上３００μｍ以下である。
　図２に示すように、２つの第２端子部３２２は、第２アイランド部３２１の第２方向ｙの両側から延出している。２つの第２端子部３２２は、第２方向ｙにおいて互いに離れて位置する。２つの第２端子部３２２の少なくともいずれかは、第６ワイヤ４６を介して第２半導体素子１２のグランドに導通している。２つの第２端子部３２２の各々は、被覆部３２２ａおよび露出部３２２ｂを有する。被覆部３２２ａは、第２アイランド部３２１につながり、かつ封止樹脂５に覆われている。露出部３２２ｂは、被覆部３２２ａにつながり、かつ封止樹脂５から露出している。平面視において、露出部３２２ｂは、第１方向ｘに沿って延びている。図２、図３および図５から理解されるように、第２方向ｙに沿って視て、露出部３２２ｂはガルウィング状に屈曲している。露出部３２２ｂの表面には、たとえば錫めっきを施してもよい。
　複数の第３リード３３は、図１および図２に示すように、第１方向ｘにおいて第１リード３１の第１アイランド部３１１に対して、第２リード３２の第２アイランド部３２１とは反対側に位置する。複数の第３リード３３は、第２方向ｙに沿って配列されている。複数の第３リード３３の少なくともいずれかは、第２ワイヤ４２を介して、第１半導体素子１１に導通する。複数の第３リード３３は、複数の中間リード３３Ａおよび２つの側リード３３Ｂを含む。２つの側リード３３Ｂはそれぞれ、第２方向ｙにおいて、第１リード３１の２つの第１端子部３１２のいずれかと、当該第１端子部３１２から最も近くに位置する中間リード３３Ａとの間に位置する。
　図２および図６に示すように、複数の第３リード３３（複数の中間リード３３Ａおよび２つの側リード３３Ｂ）はそれぞれ、被覆部３３１および露出部３３２を有する。被覆部３３１は、封止樹脂５に覆われている。２つの側リード３３Ｂの各被覆部３３１の第１方向ｘの寸法は、複数の中間リード３３Ａの各被覆部３３１の第１方向ｘの寸法よりも大である。図２および図６に示すように、露出部３３２は、被覆部３３１につながり、かつ封止樹脂５から露出している。平面視において、露出部３３２は、第１方向ｘに沿って延びている。第２方向ｙに沿って視て、露出部３３２はガルウィング状に屈曲している。露出部３３２の形状は、第１リード３１の各第１端子部３１２の露出部３１２ｂの形状に等しい。露出部３３２の表面には、たとえば錫めっきを施してもよい。
　複数の第４リード３４は、図１および図２に示すように、第１方向ｘにおいて第１リード３１の第１アイランド部３１１に対して、複数の第３リード３３とは反対側に位置する。複数の第４リード３４は、第２方向ｙに沿って配列されている。複数の第４リード３４の少なくともいずれかは、第４ワイヤ４４を介して、第２半導体素子１２に導通している。複数の第４リード３４は、複数の中間リード３４Ａ、および２つの側リード３４Ｂを含む。２つの側リード３４Ｂは、複数の中間リード３４Ａの第２方向ｙの両側に位置する。第２方向ｙにおいて、２つの側リード３４Ｂのいずれかと、当該側リード３４Ｂから最も近くに位置する中間リード３４Ａとの間には、第２リード３２の２つの第２端子部３２２のいずれかが位置する。
　図２および図６に示すように、複数の第４リード３４（複数の中間リード３４Ａおよび２つの側リード３４Ｂ）はそれぞれ、被覆部３４１および露出部３４２を有する。被覆部３４１は、封止樹脂５に覆われている。２つの側リード３４Ｂの各被覆部３４１の第１方向ｘの寸法は、複数の中間リード３４Ａの各被覆部３４１の第１方向ｘの寸法よりも大である。図２および図６に示すように、露出部３４２は、被覆部３４１につながり、かつ封止樹脂５から露出している。平面視において、露出部３４２は、第１方向ｘに沿って延びている。図３に示すように、第２方向ｙに沿って視て、露出部３４２はガルウィング状に屈曲している。露出部３４２の形状は、第２リード３２の２つの第２端子部３２２の各露出部３２２ｂの形状に等しい。露出部３４２の表面には、たとえば錫めっきを施してもよい。
　複数の接続部材４はそれぞれ、互いに離間する２つの部位間を導通させる。複数の接続部材４は、上述の通り、複数の第１ワイヤ４１、複数の第２ワイヤ４２、複数の第３ワイヤ４３、複数の第４ワイヤ４４、複数の第５ワイヤ４５および複数の第６ワイヤ４６を含む。
　複数の第１ワイヤ４１、複数の第２ワイヤ４２、複数の第３ワイヤ４３、複数の第４ワイヤ４４、複数の第５ワイヤ４５および複数の第６ワイヤ４６はそれぞれ、金属材料からなり、当該金属材料は、たとえば、金、銅、または、アルミニウムのいずれかを含む。複数の接続部材４は、複数の第１ワイヤ４１、複数の第２ワイヤ４２、複数の第３ワイヤ４３、複数の第４ワイヤ４４、複数の第５ワイヤ４５および複数の第６ワイヤ４６ではなく、ボンディングリボンまたは板状の金属部材であってもよい。
　複数の第１ワイヤ４１はそれぞれ、図２に示すように、第１半導体素子１１の複数のパッド１１１のいずれかと、第３半導体素子１３の複数のパッド１３１のいずれかとに接合されている。各第１ワイヤ４１は、第１半導体素子１１と第３半導体素子１３とを導通させる。複数の第１ワイヤ４１は、第２方向ｙに沿って配列されている。
　図７に示すように、複数の第１ワイヤ４１はそれぞれ、ネック部４１１、接合部４１２およびループ部４１３を含む。各第１ワイヤ４１において、ネック部４１１は、複数のパッド１３１のいずれかに接合され、かつ、厚さ方向ｚに延びる部位である。接合部４１２は、複数のパッド１１１のいずれに接合された部位である。ループ部４１３は、ネック部４１１と接合部４１２とに繋がる部位である。ループ部４１３は、ネック部４１１から湾曲しつつ接合部４１２に向かって延びている。
　複数の第２ワイヤ４２はそれぞれ、図２に示すように、第２半導体素子１２の複数のパッド１２１のいずれかと、第３半導体素子１３の複数のパッド１３２のいずれかとに接合されている。各第２ワイヤ４２は、第２半導体素子１２と第３半導体素子１３とを導通させる。複数の第２ワイヤ４２は、第２方向ｙに沿って配列されている。複数の第２ワイヤ４２はそれぞれ、第１リード３１の第１アイランド部３１１と、第２リード３２の第２アイランド部３２１との間を跨いでいる。
　図７に示すように、複数の第２ワイヤ４２はそれぞれ、ネック部４２１、接合部４２２およびループ部４２３を含む。各第２ワイヤ４２において、ネック部４２１は、複数のパッド１３２のいずれかに接合され、かつ、厚さ方向ｚに延びる部位である。接合部４２２は、複数のパッド１２１のいずれかに接合された部位である。ループ部４２３は、ネック部４２１と接合部４２２とに繋がる部位である。ループ部４２３は、ネック部４２１から湾曲しつつ接合部４２２に向かって延びている。
　複数の第３ワイヤ４３はそれぞれ、図２に示すように、第１半導体素子１１の複数のパッド１１１のいずれかと、複数の第３リード３３のいずれかの被覆部３３１とに接合されている。各第３ワイヤ４３は、第１半導体素子１１と複数の第３リード３３のいずれかとを導通させる。
　複数の第４ワイヤ４４はそれぞれ、図２に示すように、第２半導体素子１２の複数のパッド１２１のいずれかと、複数の第４リード３４のいずれかの被覆部３４１とに接合されている。各第４ワイヤ４４は、第２半導体素子１２と複数の第４リード３４のいずれかとを導通させる。
　複数の第５ワイヤ４５はそれぞれ、図２に示すように、第１半導体素子１１の複数のパッド１１１のいずれかと、２つの第１端子部３１２のいずれかの被覆部３１２ａとに接合されている。各第５ワイヤ４５は、第１半導体素子１１と第１リード３１とを導通させる。
　複数の第６ワイヤ４６はそれぞれ、図２に示すように、第２半導体素子１２の複数のパッド１２１のいずれかと、２つの第２端子部３２２のいずれかの被覆部３２２ａとに接合されている。各第６ワイヤ４６は、第２半導体素子１２と第２リード３２とを導通させる。
　封止樹脂５は、図１に示すように、第１半導体素子１１、第２半導体素子１２および第３半導体素子１３と、導通支持体３の一部と、複数の接続部材４とを覆っている。封止樹脂５は、電気絶縁性を有する。封止樹脂５は、第１回路の構成要素（たとえば第１リード３１）と第２回路の構成要素（たとえば第２リード３２）とを互いに絶縁している。封止樹脂５は、たとえば黒色のエポキシ樹脂を含む材料からなる。図示された例では、封止樹脂５は、平面視矩形状である。
　図２～図５に示すように、封止樹脂５は、頂面５１、底面５２、一対の第１側面５３、および一対の第２側面５４を有する。
　図３～図５に示すように、頂面５１および底面５２は、厚さ方向ｚにおいて互いに離れて位置する。頂面５１および底面５２は、厚さ方向ｚにおいて互いに反対側を向く。頂面５１および底面５２の各々は、平坦（あるいは略平坦）である。
　図３～図５に示すように、一対の第１側面５３は、頂面５１および底面５２に繋がるとともに、第１方向ｘにおいて互いに離れて位置する。一対の第１側面５３のうち、第１方向ｘの一方側に位置する第１側面５３から、２つの第１端子部３１２（第１リード３１）の各露出部３１２ｂと、複数の第３リード３３の各露出部３３２とが露出している。一対の第１側面５３のうち、第１方向ｘの他方側に位置する第１側面５３から、２つの第２端子部３２２（第２リード３２）の各露出部３２２ｂと、複数の第４リード３４の各露出部３４２とが露出している。
　図３～図５に示すように、一対の第１側面５３の各々は、第１上部５３１、第１下部５３２および第１中間部５３３を含む。第１上部５３１は、厚さ方向ｚの一方側が頂面５１に繋がり、かつ厚さ方向ｚの他方側が第１中間部５３３に繋がっている。第１上部５３１は、頂面５１に対して傾斜している。第１下部５３２は、厚さ方向ｚの一方側が底面５２に繋がり、かつ厚さ方向ｚの他方側が第１中間部５３３に繋がっている。第１下部５３２は、底面５２に対して傾斜している。第１中間部５３３は、厚さ方向ｚの一方側が第１上部５３１に繋がり、かつ厚さ方向ｚの他方側が第１下部５３２に繋がっている。第１中間部５３３の面内方向は、厚さ方向ｚおよび第２方向ｙである。平面視において、第１中間部５３３は、頂面５１および底面５２よりも外方に位置する。一対の第１側面５３の第１中間部５３３から、２つの第１端子部３１２（第１リード３１）の各露出部３１２ｂと、２つの第２端子部３２２（第２リード３２）の各露出部３２２ｂと、複数の第３リード３３の各露出部３３２と、複数の第４リード３４の各露出部３４２とが露出している。
　図３～図５に示すように、一対の第２側面５４は、頂面５１および底面５２につながるとともに、第２方向ｙにおいて互いに離れて位置する。図１に示すように、第１リード３１、第２リード３２、複数の第３リード３３および複数の第４リード３４は、一対の第２側面５４から離れて位置する。
　図３～図５に示すように、一対の第２側面５４の各々は、第２上部５４１、第２下部５４２および第２中間部５４３を含む。第２上部５４１は、厚さ方向ｚの一方側が頂面５１に繋がり、かつ厚さ方向ｚの他方側が第２中間部５４３に繋がっている。第２上部５４１は、頂面５１に対して傾斜している。第２下部５４２は、厚さ方向ｚの一方側が底面５２に繋がり、かつ厚さ方向ｚの他方側が第２中間部５４３に繋がっている。第２下部５４２は、底面５２に対して傾斜している。第２中間部５４３は、厚さ方向ｚの一方側が第２上部５４１に繋がり、かつ厚さ方向ｚの他方側が第２下部５４２に繋がっている。第２中間部５４３の面内方向は、厚さ方向ｚおよび第２方向ｙである。平面視において、第２中間部５４３は、頂面５１および底面５２よりも外方に位置する。
　インバータ装置におけるモータドライバ回路においては、ローサイド（低電位側）スイッチング素子と、ハイサイド（高電位側）スイッチング素子とを含むハーフブリッジ回路が構成されることが一般的である。以下の説明においては、これらのスイッチング素子がＭＯＳＦＥＴである場合を対象とする。ここで、ローサイドスイッチング素子においては、当該スイッチング素子のソースと、当該スイッチング素子を駆動するゲートドライバとの基準電位は、ともにグランドとなっている。一方、ハイサイドスイッチング素子においては、当該スイッチング素子のソースと、当該スイッチング素子を駆動するゲートドライバとの基準電位は、ともにハーフブリッジ回路の出力ノードにおける電位に相当する。ハイサイドスイッチング素子およびローサイドスイッチング素子の駆動に応じて出力ノードにおける電位は変化するため、ハイサイドスイッチング素子を駆動するゲートドライバの基準電位は変化する。ハイサイドスイッチング素子がオンの場合は、当該基準電位は、ハイサイドスイッチング素子のドレインに印加される電圧と等価（たとえば６００Ｖ以上）となる。半導体装置Ａ１においては、第１半導体素子１１のグランドと、第２半導体素子１２のグランドとは、分離された構成となっている。したがって、ハイサイドスイッチング素子を駆動するためのゲートドライバとして半導体装置Ａ１が使用される場合、第２半導体素子１２のグランドには、ハイサイドスイッチング素子のドレインに印加される電圧と等価な電圧が過渡的に印加される。
　半導体装置Ａ１では、上記第１回路の構成要素と、上記第２回路の構成要素とが、下記の式（３）によって決定される距離ｄ０［ｍｍ］よりも大きくなるように、配置されている。式（３）において、Ｙは半導体装置Ａ１に求められる絶縁寿命年数［年］であり、ＡおよびＢはそれぞれ封止樹脂５の材料によって決定される定数であり、Ｘは半導体装置Ａ１で使用される電圧（実効値）［kVrms］である。電圧Ｘは、第１回路に印加される電圧と第２回路に印加される電圧との差である。半導体装置Ａ１では、スイッチング素子の駆動により交流電圧が生じており、電圧Ｘは、実効値を用いている。封止樹脂５がエポキシ樹脂である例においては、定数Ａは、１０００×４１６であり、定数Ｂは、１６である。また、０．１５は、距離ｄ０を算出するためのオフセット値である。式（３）から理解されるように、距離ｄ０は、電圧が大きい程大きくなり、絶縁寿命年数が大きい程大きくなり、かつ、封止樹脂５の材料によって変わる。距離ｄ０は、たとえば、絶縁寿命年数Ｙを２０［年］、電圧Ｘを１［kVrms］、定数Ａをエポキシ樹脂の１０００×４１６とすると、式（３）から、約０．０２９４［ｍｍ］（＝２９．４［μｍ］）と算出される。なお、本開示は、電圧Ｘ［kVrms］のみを変数とし、他のパラメータ（Ａ，Ｂ，Ｙ）をそれぞれ一定の数とする実施形態も含んでいる。たとえば、これらのパラメータをそれぞれ上記の数値としうるとき、式（３）に代えて、ｄ０＝０．０２９４×Ｘ［ｍｍ］をｄ０の計算式として用いてもよい。
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　具体的には、第１リード３１と第２リード３２との第１方向ｘにおける距離ｄ１（図７参照）が、上記距離ｄ０よりも大きい。図７に示す例では、距離ｄ１は、第１アイランド部３１１と第２アイランド部３２１とが最も近接する部分の距離である。距離ｄ１は、たとえば１０ｍｍ以下である。これにより、半導体装置Ａ１の大型化を抑制できる。半導体装置Ａ１では、距離ｄ１は、３００μｍ程度であり、上記例示の距離ｄ０（≒２９．４μｍ）よりも大きい。
　また、各第１ワイヤ４１と各第２ワイヤ４２との距離ｄ２（図７参照）が、上記距離ｄ０よりも大きい。図７に示す例では、距離ｄ２は、ネック部４１１とネック部４２１とが最も近接する部分の距離である。距離ｄ２は、たとえば１０ｍｍ以下である。これにより、半導体装置Ａ１の大型化を抑制できる。半導体装置Ａ１では、距離ｄ２は、３００μｍ程度であり、上記例示の距離ｄ０（≒２９．４μｍ）よりも大きい。
　また、各第２ワイヤ４２と第３半導体素子１３との距離ｄ３（図７参照）が、上記距離ｄ０よりも大きい。図７に示す例では、距離ｄ３は、各ループ部４２３と第３半導体素子１３のシールリング部１３３とが最も近接する部分の厚さ方向ｚにおける距離である。距離ｄ３は、たとえば１０ｍｍ以下である。これにより、半導体装置Ａ１の大型化を抑制できる。半導体装置Ａ１では、距離ｄ３は、１７０μｍ程度であり、上記例示の距離ｄ０（＝２９．４μｍ）よりも大きい。
　また、各第２ワイヤ４２と第１リード３１との距離ｄ３’（図７参照）が、上記距離ｄ０よりも大きい。図７に示す例では、距離ｄ３’は、各ループ部４２３と第１アイランド部３１１の第１搭載面３１１ａとが最も近接する部分の厚さ方向ｚにおける距離である。距離ｄ３’は、たとえば１０ｍｍ以下である。これにより、半導体装置Ａ１の大型化を抑制できる。半導体装置Ａ１では、距離ｄ３’は、４７０μｍ程度であり、上記例示の距離ｄ０（＝２９．４μｍ）よりも大きい。
　次に、半導体装置Ａ１の製造方法の一例について、図９～図１５を参照して、説明する。図９は、半導体装置Ａ１の製造方法の一例を示すフローチャートである。図１０～図１４は、半導体装置Ａ１の製造方法の一工程を示す平面図である。図１５は、半導体装置Ａ１の製造方法の一工程を示す断面図である。図１５の断面位置は、図７の断面位置と同一である。
　図９に示すように、本実施形態にかかる半導体装置Ａ１の製造方法は、リードフレーム準備工程Ｓ１１、リードフレーム加工工程Ｓ１２、素子搭載工程Ｓ１３、ワイヤボンディング工程Ｓ１４、封止工程Ｓ１５および個片化工程Ｓ１６を有する。また、半導体装置Ａ１の製造方法は、設計工程を有する設計方法を含む。当該設計工程は、後に詳述する第１設計処理Ｓ１０１、第２設計処理Ｓ１０２および第３設計処理Ｓ１０３を含む。
　まず、リードフレーム準備工程Ｓ１１では、図１０に示すリードフレーム８１を準備する。リードフレーム８１は、図１０に示すように、平板部８１０、複数の支持リード８１１ｂ，８１２ｂ、複数のリード８１３，８１４、外枠８１５およびダムバー８１６を含む。リードフレーム８１は、たとえば平面視矩形状の銅板を打ち抜き加工することで形成される。図１０に示すように、複数の支持リード８１１ｂ，８１２ｂはそれぞれ、平板部８１０に繋がっている。また、複数の支持リード８１１ｂ，８１２ｂおよび複数のリード８１３，８１４は、外枠８１５およびダムバー８１６によって繋がっている。なお、リードフレーム８１のうち、外枠８１５およびダムバー８１６は、半導体装置Ａ１を構成しない。
　次いで、リードフレーム加工工程Ｓ１２では、リードフレーム８１の平板部８１０を、第１アイランド８１１ａと第２アイランド８１２ａとに分割する（図１２参照）。本実施形態では、リードフレーム加工工程Ｓ１２において、平板部８１０を第１アイランド８１１ａと第２アイランド８１２ａとに分割するとともに、平板部８１０に複数の貫通孔８１１ｃを形成する。リードフレーム加工工程Ｓ１２では、まず、図１１に示すようにレジスト８２をリードフレーム８１に形成する。図１１において、レジスト８２にドットを描画している。そして、レジスト８２を形成したリードフレーム８１にエッチング処理を施す。これにより、リードフレーム８１のうちレジスト８２から露出する部分が除去され、平板部８１０が第１アイランド８１１ａと第２アイランド８１２ａとに分割されるとともに、平板部８１０（第１アイランド８１１ａ）に複数の貫通孔８１１ｃが形成される。その後、レジスト８２を除去することで、図１２に示すリードフレーム８１が形成される。図１２に示すリードフレーム８１では、複数の支持リード８１１ｂがそれぞれ、第１アイランド８１１ａに繋がっており、第１アイランド８１１ａと複数の支持リード８１１ｂとを含む第１リード８１１が形成されている。また、図１２に示すリードフレーム８１では、複数の支持リード８１２ｂがそれぞれ、第２アイランド８１２ａに繋がっており、第２アイランド８１２ａと複数の支持リード８１２ｂとを含む第２リード８１２が形成されている。
　本実施形態では、図９に示すように、リードフレーム加工工程Ｓ１２において、第１設計処理Ｓ１０１を行う。
　第１設計処理Ｓ１０１では、平板部８１０を第１アイランド８１１ａと第２アイランド８１２ａとに分割する際、第１アイランド８１１ａ（第１リード８１１）と第２アイランド８１２ａ（第２リード８１２）との第１方向ｘにおける距離ｄ１（図１２および図１５参照）が距離ｄ０よりも大きい値となるように設計する。距離ｄ０は、上記の式（３）によって決定される。なお、後に詳述する構成から理解されるように、第１アイランド８１１ａ（第１リード８１１）は第１アイランド部３１１（第１リード３１）となり、第２アイランド８１２ａ（第２リード８１２）は第２アイランド部３２１（第２リード３２）となる。よって、第１設計処理Ｓ１０１における距離ｄ１を設計する処理では、第１リード３１と第２リード３２との第１方向ｘにおける距離ｄ１が距離ｄ０よりも大きい値となるように設計している。第１設計処理Ｓ１０１では、距離ｄ１を距離ｄ０よりも大きくしつつ、たとえば１０ｍｍ以下となるように設計すると、製造される半導体装置Ａ１の大型化を抑制する上で好ましい。
　次いで、素子搭載工程Ｓ１３では、図１３に示すように、第１半導体素子１１、第２半導体素子１２および第３半導体素子１３をそれぞれ、リードフレーム８１に搭載する。具体的には、第１半導体素子１１および第３半導体素子１３をそれぞれ、図示しない導電性接合材によって第１アイランド８１１ａに接合し、第２半導体素子１２を、図示しない導電性接合材によって第２アイランド８１２ａに接合する。
　次いで、ワイヤボンディング工程Ｓ１４では、図１４および図１５に示すように、複数の第１ワイヤ４１、複数の第２ワイヤ４２、複数の第３ワイヤ４３、複数の第４ワイヤ４４、複数の第５ワイヤ４５および複数の第６ワイヤ４６をそれぞれ、形成する。各ワイヤ４１～４６の形成は、周知のワイヤボンダを用いればよい。各ワイヤ４１～４６の形成順序は、特に限定されない。
　本実施形態では、図９に示すように、ワイヤボンディング工程Ｓ１４において、第２設計処理Ｓ１０２および第３設計処理Ｓ１０３を行う。
　第２設計処理Ｓ１０２では、各第１ワイヤ４１と各第２ワイヤ４２とを形成する際、各第１ワイヤ４１と各第２ワイヤ４２との距離ｄ２が距離ｄ０よりも大きい値となるように設計する。たとえば、各第１ワイヤ４１を各第２ワイヤ４２よりも先にワイヤボンディングした際には、各第２ワイヤ４２のネック部４２１が各第１ワイヤ４１のネック部４１１に対して距離ｄ０よりも離れるように、各第２ワイヤ４２をワイヤボンディングする。反対に、各第２ワイヤ４２を各第１ワイヤ４１よりも先にワイヤボンディングした際には、各第１ワイヤ４１のネック部４１１が各第２ワイヤ４２のネック部４２１に対して距離ｄ０よりも離れるように、各第１ワイヤ４１をワイヤボンディングする。第２設計処理Ｓ１０２では、距離ｄ２を距離ｄ０よりも大きくしつつ、たとえば１０ｍｍ以下となるように設計すると、製造される半導体装置Ａ１の大型化を抑制する上で好ましい。
　第３設計処理Ｓ１０３では、各第２ワイヤ４２を形成する際、各第２ワイヤ４２と第３半導体素子１３との厚さ方向ｚにおける距離ｄ３が距離ｄ０よりも大きい値となるように設計する。また、各第２ワイヤ４２と第１リード８１１との厚さ方向ｚにおける距離ｄ３’が距離ｄ０よりも大きい値となるように設計する。たとえば、各第２ワイヤ４２のループ部４２３が、第３半導体素子１３のシールリング部１３３に対して距離ｄ０よりも離れるように、且つ、第１アイランド８１１ａに対して距離ｄ０よりも離れるように、各第２ワイヤ４２をワイヤボンディングする。なお、後に詳述する構成から理解されるように、第１リード８１１が第１リード３１となる。よって、第３設計処理Ｓ１０３における距離ｄ３’を設計する処理では、各第２ワイヤ４２と第１リード３１との厚さ方向ｚにおける距離ｄ３’が距離ｄ０よりも大きい値となるように設計している。第３設計処理Ｓ１０３では、距離ｄ３を距離ｄ０よりも大きくしつつ、たとえば１０ｍｍ以下となるように設計すると、製造される半導体装置Ａ１の大型化を抑制する上で好ましい。また、第３設計処理Ｓ１０３では、距離ｄ３’を距離ｄ０よりも大きくしつつ、たとえば１０ｍｍ以下となるように設計すると、製造される半導体装置Ａ１の大型化を抑制する上で好ましい。
　次いで、封止工程Ｓ１５では、封止樹脂５を形成する。封止樹脂５は、トランスファモールド成型により形成される。形成される封止樹脂５は、たとえばエポキシ樹脂からなる。
　その後、個片化工程Ｓ１６では、ダイシングを行い、個片化する。これにより、外枠８１５やダムバー８１６によって互いに繋がっていた第１リード８１１、第２リード８１２、および、複数のリード８１３，８１４が適宜分離される。分離された第１リード８１１から第１リード３１が形成される。ここで、第１アイランド８１１ａが第１アイランド部３１１となり、各支持リード８１１ｂが各第１端子部３１２となる。また、分離された第２リード８１２から第２リード３２が形成される。ここで、第２アイランド８１２ａが第２アイランド部３２１となり、各支持リード８１２ｂが各第２端子部３２２となる。また、分離された複数のリード８１３から複数の第３リード３３が形成され、分離された複数のリード８１４から複数の第４リード３４が形成される。なお、複数の第３リード３３（複数のリード８１３）および複数の第４リード３４（複数のリード８１４）の各折り曲げ加工は、個片化工程Ｓ１６で行ってもよいし、リードフレーム準備工程Ｓ１１の打ち抜き加工の際に行ってもよい。
　以上に示した工程を経ることで、半導体装置Ａ１を製造される。半導体装置Ａ１の製造方法は、上記した例に限定されない。たとえば、リードフレーム準備工程Ｓ１１における打ち抜き加工によって、第１アイランド８１１ａ、第２アイランド８１２ａおよび複数の貫通孔８１３ｃを形成することで、リードフレーム加工工程Ｓ１２を行わなくてもよい。この場合、第１設計処理Ｓ１０１は、リードフレーム準備工程Ｓ１１において行われる。ただし、第１アイランド８１１ａおよび第２アイランド８１２ａの形成は、リードフレーム準備工程Ｓ１１における打ち抜き加工よりも、リードフレーム加工工程Ｓ１２におけるエッチング処理の方が、精度よく、距離ｄ１を距離ｄ０よりも大きい値にすることができる。また、別の製造方法としては、たとえば、リードフレーム準備工程Ｓ１１では、平面視矩形状の銅板を準備し、リードフレーム加工工程Ｓ１２におけるレジスト８２の形成およびエッチング処理によって、準備した銅板から、第１リード８１１（第１アイランド８１１ａおよび複数の支持リード８１１ｂ）、第２リード８１２（第２アイランド８１２ａおよび複数の支持リード８１２ｂ）、複数のリード８１３，８１４、外枠８１５およびダムバー８１６を一括して形成してもよい。
　半導体装置Ａ１、半導体装置Ａ１の設計方法および半導体装置Ａ１の製造方法の作用効果は、次の通りである。
　半導体装置Ａ１では、第１リード３１と第２リード３２との第１方向ｘにおける距離ｄ１が、上記の式（３）によって決定される距離ｄ０よりも大きい。距離ｄ０は、上述の通り、半導体装置Ａ１の絶縁寿命年数Ｙ、半導体装置Ａ１で使用する電圧Ｘ、封止樹脂５の材料によって決定される定数Ａによって、算出される。本願発明者の研究によると、上記の式（３）によって、実使用条件を満たす絶縁耐圧の設計が可能であることを突き止めた。そこで、半導体装置Ａ１では、距離ｄ１を距離ｄ０よりも大きくすることで、第１リード３１と第２リード３２との間において、実使用条件を満たす絶縁耐圧の設計が可能となる。したがって、半導体装置Ａ１は、第１リード３１と第２リード３２との間において、適度な絶縁耐圧を確保できるので、絶縁破壊の発生を抑制できる。また、半導体装置Ａ１の設計方法では、第１設計処理Ｓ１０１によって、上記距離ｄ１が距離ｄ０よりも大きい値となるように設計している。これにより、絶縁破壊の発生が抑制された半導体装置Ａ１の設計が可能となり、半導体装置Ａ１を製造することができる。
　半導体装置Ａ１では、第１ワイヤ４１と第２ワイヤ４２との距離ｄ２が、上記の式（３）によって決定される距離ｄ０よりも大きい。本実施形態では、距離ｄ２は、各第１ワイヤ４１のネック部４１１と各第２ワイヤ４２のネック部４２１との厚さ方向ｚに直交する方向における距離である。第１ワイヤ４１は、第１半導体素子１１に導通することから、第１回路の構成要素である。一方、第２ワイヤ４２は、第２半導体素子１２に導通することから、第２回路の構成要素である。つまり、相対的に、第１ワイヤ４１が低電圧となり、かつ、第２ワイヤ４２が高電圧となるので、第１ワイヤ４１と第２ワイヤ４２とで電位差が生じる。半導体装置Ａ１では、上記距離ｄ２が距離ｄ０よりも大きいことから、第１ワイヤ４１と第２ワイヤ４２との間において、実使用条件を満たす絶縁耐圧の設計が可能となる。したがって、半導体装置Ａ１は、第１ワイヤ４１と第２ワイヤ４２との間において、適度な絶縁耐圧を確保できるので、絶縁破壊の発生を抑制できる。また、半導体装置Ａ１の設計方法では、第２設計処理Ｓ１０２によって、上記距離ｄ２が距離ｄ０よりも大きい値となるように設計している。これにより、絶縁破壊の発生が抑制された半導体装置Ａ１の設計が可能となり、半導体装置Ａ１を製造することができる。
　半導体装置Ａ１では、第２ワイヤ４２と第３半導体素子１３との距離ｄ３が、上記の式（３）によって決定される距離ｄ０よりも大きい。本実施形態では、距離ｄ３は、各第２ワイヤ４２のループ部４２３と第３半導体素子１３のシールリング部１３３との厚さ方向ｚにおける距離である。第２ワイヤ４２は、第２半導体素子１２に導通することから、第２回路の構成要素である。一方、第３半導体素子１３は、第１アイランド部３１１（第１リード３１）に接合されていることから、シールリング部１３３は第１アイランド部３１１と同電位である。つまり、相対的に、第２ワイヤ４２が高電圧となり、シールリング部１３３が低電圧となるので、第２ワイヤ４２とシールリング部１３３とで電位差が生じる。半導体装置Ａ１では、上記距離ｄ３が距離ｄ０よりも大きいことから、第２ワイヤ４２とシールリング部１３３との間において、実使用条件を満たす絶縁耐圧の設計が可能となる。したがって、半導体装置Ａ１は、第２ワイヤ４２と第３半導体素子１３との間において、適度な絶縁耐圧を確保できるので、絶縁破壊の発生を抑制できる。また、半導体装置Ａ１の設計方法では、第３設計処理Ｓ１０３によって、上記距離ｄ３が距離ｄ０よりも大きい値となるように設計している。これにより、絶縁破壊の発生が抑制された半導体装置Ａ１の設計が可能となり、半導体装置Ａ１を製造することができる。
　半導体装置Ａ１では、第２ワイヤ４２と第１リード３１との距離ｄ３’が、上記の式（３）によって決定される距離ｄ０よりも大きい。本実施形態では、距離ｄ３’は、各第２ワイヤ４２のループ部４２３と第１アイランド部３１１（第１リード３１）の第１搭載面３１１ａとの厚さ方向ｚにおける距離である。第２ワイヤ４２は、第２半導体素子１２に導通することから、第２回路の構成要素である。一方、第１リード３１は、第１回路の構成要素である。つまり、相対的に、第２ワイヤ４２が高電圧となり、第１リード３１が低電圧となるので、第２ワイヤ４２と第１リード３１とで電位差が生じる。半導体装置Ａ１では、上記距離ｄ３’が距離ｄ０よりも大きいことから、第２ワイヤ４２と第１リード３１との間において、実使用条件を満たす絶縁耐圧の設計が可能となる。したがって、半導体装置Ａ１は、第２ワイヤ４２と第１リード３１との間において、適度な絶縁耐圧を確保できるので、絶縁破壊の発生を抑制できる。また、半導体装置Ａ１の設計方法では、第３設計処理Ｓ１０３によって、上記距離ｄ３’が距離ｄ０よりも大きい値となるように設計している。これにより、絶縁破壊の発生が抑制された半導体装置Ａ１の設計が可能となり、半導体装置Ａ１を製造することができる。
　図１６～図１８は、第２実施形態にかかる半導体装置Ａ２を示している。図１６は、半導体装置Ａ２を示す平面図であって、封止樹脂５を想像線で示している。図１７は、図１６のＸＶＩＩ－ＸＶＩＩ線に沿う断面図である。図１８は、図１７の一部を拡大した要部拡大断面図である。
　図１６～図１８に示すように、半導体装置Ａ２は、半導体装置Ａ１と比較して、第３半導体素子１３が、第１リード３１ではなく第２リード３２に搭載されている点で異なる。第３半導体素子１３は、図示しない導電性接合材を介して、第２リード３２の第２アイランド部３２１に接合されている。また、半導体装置Ａ２では、第３半導体素子１３は、図１６に示すように、平面視において、複数のパッド１３２よりも複数のパッド１３１が内方に配置されている。
　半導体装置Ａ２も、半導体装置Ａ１と同様に、上記第１回路の構成要素と、上記第２回路の構成要素とが、上記の式（３）によって決定される距離ｄ０［ｍｍ］よりも大きくなるように、配置されている。
　具体的には、第１リード３１と第２リード３２との第１方向ｘにおける距離ｄ１（図１８参照）、および、第１ワイヤ４１と第２ワイヤ４２との距離ｄ２（図１８参照）がそれぞれ、上記の式（３）から決定される距離ｄ０よりも大きい。
　また、各第１ワイヤ４１と第３半導体素子１３との距離ｄ４（図１８参照）が、上記距離ｄ０よりも大きい。図１８に示す例では、距離ｄ４は、各ループ部４１３と第３半導体素子１３のシールリング部１３３とが最も近接する部分の厚さ方向ｚにおける距離である。距離ｄ４は、たとえば１０ｍｍ以下である。これにより、半導体装置Ａ２の大型化を抑制できる。半導体装置Ａ２では、距離ｄ４は、１７０μｍ程度であり、上記例示の距離ｄ０（＝２９．４μｍ）よりも大きい。
　また、各第１ワイヤ４１と第２リード３２との距離ｄ４’（図１８参照）が、上記距離ｄ０よりも大きい。図１８に示す例では、距離ｄ４’は、各ループ部４１３と第２アイランド部３２１の第２搭載面３２１ａとが最も近接する部分の厚さ方向ｚにおける距離である。距離ｄ４’は、たとえば１０ｍｍ以下である。これにより、半導体装置Ａ２の大型化を抑制できる。半導体装置Ａ２では、距離ｄ４’は、４７０μｍ程度であり、上記例示の距離ｄ０（＝２９．４μｍ）よりも大きい。
　次いで、半導体装置Ａ２の製造方法の一例について、図１９～図２３を参照して、説明する。図１９は、半導体装置Ａ２の製造方法の一例を示すフローチャートである。図２０～図２２は、半導体装置Ａ２の製造方法の一工程を示す平面図である。図２３は、半導体装置Ａ２の製造方法の一工程を示す断面図である。図２３の断面位置は、図１８の断面位置と同一である。
　図１９に示すように、半導体装置Ａ２の製造方法は、リードフレーム準備工程Ｓ２１、リードフレーム加工工程Ｓ２２、素子搭載工程Ｓ２３、ワイヤボンディング工程Ｓ２４、封止工程Ｓ２５および個片化工程Ｓ２６を有する。また、半導体装置Ａ２の製造方法は、設計工程を有する設計方法を含む。当該設計工程は、第１設計処理Ｓ１０１、第２設計処理Ｓ１０２および後に詳述する第４設計処理Ｓ１０４を含む。
　まず、リードフレーム準備工程Ｓ２１では、上記リードフレーム準備工程Ｓ１１と同様に、図１０に示すリードフレーム８１を準備する。
　次いで、リードフレーム加工工程Ｓ２２では、第１実施形態におけるリードフレーム加工工程Ｓ１２と同様に、リードフレーム８１の平板部８１０を、第１アイランド８１１ａと第２アイランド８１２ａとに分割する（図２１参照）。ただし、第２実施形態におけるリードフレーム加工工程Ｓ２２では、リードフレーム加工工程Ｓ１２と比べて、図２０に示すように、レジスト８２の形成領域が異なる。リードフレーム加工工程Ｓ２２を経ることで、図２１に示すリードフレーム８１が形成される。図２１に示すリードフレーム８１は、第１アイランド８１１ａと複数の支持リード８１１ｂとを含む第１リード８１１を有し、第２アイランド８１２ａと複数の支持リード８１２ｂとを含む第２リード８１２を有する。
　本実施形態では、図１９に示すように、リードフレーム加工工程Ｓ２２において、リードフレーム加工工程Ｓ１２と同様に、第１設計処理Ｓ１０１を行う。
　次いで、素子搭載工程Ｓ２３では、図２２に示すように、第１半導体素子１１、第２半導体素子１２および第３半導体素子１３をそれぞれ、リードフレーム８１に搭載する。素子搭載工程Ｓ２３では、素子搭載工程Ｓ１３と異なり、第３半導体素子１３を、第２アイランド８１２ａ（第２リード８１２）に搭載する。
　次いで、ワイヤボンディング工程Ｓ２４では、図２２および図２３に示すように、複数の第１ワイヤ４１、複数の第２ワイヤ４２、複数の第３ワイヤ４３、複数の第４ワイヤ４４、複数の第５ワイヤ４５および複数の第６ワイヤ４６をそれぞれ、形成する。
　本実施形態では、図１９に示すように、ワイヤボンディング工程Ｓ２４において、第２設計処理Ｓ１０２および第４設計処理Ｓ１０４を行う。ワイヤボンディング工程Ｓ２４は、ワイヤボンディング工程Ｓ１４と比べて、第３設計処理Ｓ１０３の代わりに、第４設計処理Ｓ１０４を行う。
　第４設計処理Ｓ１０４では、各第１ワイヤ４１を形成する際、各第１ワイヤ４１と第３半導体素子１３との厚さ方向ｚにおける距離ｄ４が距離ｄ０よりも大きい値となるように設計する。また、各第１ワイヤ４１と第２リード８１２との厚さ方向ｚにおける距離ｄ４’が距離ｄ０よりも大きい値となるように設計する。たとえば、各第１ワイヤ４１のループ部４１３が、第３半導体素子１３のシールリング部１３３に対して距離ｄ０よりも離れるように、且つ、第２アイランド８１２ａに対して距離ｄ０よりも離れるように、各第１ワイヤ４１をワイヤボンディングする。半導体装置Ａ２では、第３半導体素子１３は、上述のように、複数のパッド１３１が複数のパッド１３２よりも内方に位置するので、各シールリング部１３３を大きく迂回するように各第１ワイヤ４１のワイヤボンディングが可能となる。なお、後に詳述する構成から理解されるように、第２リード８１２が第２リード３２となる。よって、第４設計処理Ｓ１０４における距離ｄ４’を設計する処理では、各第１ワイヤ４１と第２リード３２との厚さ方向ｚにおける距離ｄ４’が距離ｄ０よりも大きい値となるように設計している。第４設計処理Ｓ１０４では、距離ｄ４を距離ｄ０よりも大きくしつつ、たとえば１０ｍｍ以下となるように設計すると、製造される半導体装置Ａ１の大型化を抑制する上で好ましい。また、第４設計処理Ｓ１０４では、距離ｄ４’を距離ｄ０よりも大きくしつつ、たとえば１０ｍｍ以下となるように設計すると、製造される半導体装置Ａ１の大型化を抑制する上で好ましい。
　次いで、封止工程Ｓ２５では、封止工程Ｓ１５と同様に、封止樹脂５を形成する。封止樹脂５は、トランスファモールド成型により形成される。
　その後、個片化工程Ｓ２６では、個片化工程Ｓ１６と同様に、ダイシングを行い、個片化する。
　以上に示した工程を経ることで、半導体装置Ａ２が製造される。半導体装置Ａ２の製造方法においても、半導体装置Ａ１の製造方法と同様に、第１アイランド８１１ａと第２アイランド８１２ａの形成を、リードフレーム準備工程Ｓ２１で行ってもよい。また、別の製造方法として、リードフレーム準備工程Ｓ２１では平面視矩形状の銅板を準備し、リードフレーム加工工程Ｓ２２にて、準備した銅板から図１２に示す形状のリードフレーム８１を形成してもよい。
　半導体装置Ａ２、半導体装置Ａ２の設計方法および半導体装置Ａ２の製造方法の作用効果は、次の通りである。
　半導体装置Ａ２においても、半導体装置Ａ１と同様に、第１リード３１と第２リード３２との第１方向ｘにおける距離ｄ１が距離ｄ０よりも大きい。したがって、半導体装置Ａ２は、半導体装置Ａ１と同様に、第１リード３１と第２リード３２との間において、実使用条件を満たす絶縁耐圧を確保できるので、絶縁破壊の発生を抑制できる。また、絶縁破壊の発生が抑制された半導体装置Ａ２の設計が可能となり、半導体装置Ａ２を製造することができる。
　半導体装置Ａ２では、第１ワイヤ４１と第３半導体素子１３との距離ｄ４が、上記の式（３）によって決定される距離ｄ０よりも大きい。本実施形態では、距離ｄ４は、各第１ワイヤ４１のループ部４１３と第３半導体素子１３のシールリング部１３３との厚さ方向ｚにおける距離である。第１ワイヤ４１は、第１半導体素子１１に導通することから、第１回路の構成要素である。一方、第３半導体素子１３は、第２アイランド部３２１（第２リード３２）に接合されていることから、シールリング部１３３は第２アイランド部３２１と同電位である。つまり、相対的に、第１ワイヤ４１が低電圧となり、シールリング部１３３が高電圧となるので、第１ワイヤ４１とシールリング部１３３とで電位差が生じる。半導体装置Ａ２では、上記距離ｄ４が距離ｄ０よりも大きいことから、第１ワイヤ４１とシールリング部１３３との間において、実使用条件を満たす絶縁耐圧の設計が可能となる。したがって、半導体装置Ａ２は、第１ワイヤ４１と第３半導体素子１３との間において、適度な絶縁耐圧を確保できるので、絶縁破壊の発生を抑制できる。また、半導体装置Ａ２の設計方法では、第４設計処理Ｓ１０４によって、上記距離ｄ４が距離ｄ０よりも大きい値となるように設計している。これにより、絶縁破壊の発生が抑制された半導体装置Ａ２の設計が可能となり、半導体装置Ａ２を製造することができる。
　半導体装置Ａ２では、第１ワイヤ４１と第２リード３２との距離ｄ４’が、上記の式（３）によって決定される距離ｄ０よりも大きい。本実施形態では、距離ｄ４’は、各第１ワイヤ４１のループ部４１３と第２アイランド部３２１（第２リード３２）の第２搭載面３２１ａとの厚さ方向ｚにおける距離である。第１ワイヤ４１は、第１半導体素子１１に導通することから、第１回路の構成要素である。一方、第２リード３２は、第２回路の構成要素である。つまり、相対的に、第１ワイヤ４１が低電圧となり、第２リード３２が高電圧となるので、第１ワイヤ４１と第２リード３２とで電位差が生じる。半導体装置Ａ２では、上記距離ｄ４’が距離ｄ０よりも大きいことから、第１ワイヤ４１と第２リード３２との間において、実使用条件を満たす絶縁耐圧の設計が可能となる。したがって、半導体装置Ａ２は、第１ワイヤ４１と第２リード３２との間において、適度な絶縁耐圧を確保できるので、絶縁破壊の発生を抑制できる。また、半導体装置Ａ２の設計方法では、第４設計処理Ｓ１０４によって、上記距離ｄ４’が距離ｄ０よりも大きい値となるように設計している。これにより、絶縁破壊の発生が抑制された半導体装置Ａ２の設計が可能となり、半導体装置Ａ２を製造することができる。
　本開示にかかる半導体装置、半導体装置の設計方法および半導体装置の製造方法は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成、および、本開示の半導体装置の設計方法および半導体装置の製造方法の各工程の具体的な処理は、種々に設計変更自在である。たとえば、本開示は、以下の付記に記載された実施形態を含む。
　付記１．
　第１半導体素子と、
　第２半導体素子と、
　前記第１半導体素子の厚さ方向に直交する第１方向に互いに離れて配置された第１リードおよび第２リードを含む導通支持体と、
　前記導通支持体に支持され、且つ前記第１半導体素子と前記第２半導体素子とに電気的に接続され、且つ前記第１半導体素子および前記第２半導体素子を互いに絶縁する第３半導体素子と、
　前記第１半導体素子、前記第２半導体素子および前記第３半導体素子、並びに、前記導通支持体の一部を覆う封止樹脂と、を備え、
　前記第１半導体素子は、前記第１リードに支持され、
　前記第２半導体素子は、前記第２リードに支持され、
　前記第１リードと前記第２リードとの前記第１方向における距離ｄ１が、式（４）によって決定される距離ｄ０よりも大きい、半導体装置。
Figure JPOXMLDOC01-appb-M000004
 　ここで、Ｙは当該半導体装置に求められる絶縁寿命年数［年］であり、Ａ，Ｂは前記封止樹脂の材料によって決定される定数であり、Ｘは電圧［kVrms］である。
　付記２．
　距離ｄ１は、１０ｍｍ以下である、付記１に記載の半導体装置。
　付記３．
　前記第１半導体素子と前記第３半導体素子とに接続された第１ワイヤと、
　前記第２半導体素子と前記第３半導体素子とに接続された第２ワイヤと、をさらに備え、
　前記第１ワイヤと前記第２ワイヤとの距離ｄ２が、式（４）によって決定される距離ｄ０よりも大きい、付記１または付記２のいずれかに記載の半導体装置。
　付記４．
　距離ｄ２は、１０ｍｍ以下である、付記３に記載の半導体装置。
　付記５．
　前記第３半導体素子は、前記第１リードに支持されており、
　前記第２ワイヤと前記第３半導体素子との距離ｄ３が、式（４）によって決定される距離ｄ０よりも大きい、付記３または付記４のいずれかに記載の半導体装置。
　付記６．
　距離ｄ３は、１０ｍｍ以下である、付記５に記載の半導体装置。
　付記７．
　前記第３半導体素子は、前記第２リードに支持されており、
　前記第１ワイヤと前記第３半導体素子との距離ｄ４が、式（４）によって決定される距離ｄ０よりも大きい、付記３または付記４のいずれかに記載の半導体装置。
　付記８．
　距離ｄ４は、１０ｍｍ以下である、付記７に記載の半導体装置。
　付記９．
　第１半導体素子と、
　第２半導体素子と、
　前記第１半導体素子の厚さ方向に直交する第１方向に互いに離れて配置された第１リードおよび第２リードを含む導通支持体と、
　前記導通支持体に支持され、且つ前記第１半導体素子と前記第２半導体素子とに電気的に接続され、且つ前記第１半導体素子および前記第２半導体素子を互いに絶縁する第３半導体素子と、
　前記第１半導体素子、前記第２半導体素子および前記第３半導体素子、並びに、前記導通支持体の一部を覆う封止樹脂と、を備え、
　前記第１半導体素子が前記第１リードに支持され、且つ、前記第２半導体素子が前記第２リードに支持される半導体装置の設計方法であって、
　前記第１リードと前記第２リードとの前記第１方向における距離ｄ１が、式（５）によって決定される距離ｄ０よりも大きい値となるように設計する第１設計処理を含む設計工程を有する、半導体装置の設計方法。
Figure JPOXMLDOC01-appb-M000005
 　ここで、Ｙは当該半導体装置に求められる絶縁寿命年数［年］であり、Ａ，Ｂは前記封止樹脂の材料によって決定される定数であり、Ｘは電圧［kVrms］である。
　付記１０．
　前記第１設計処理においては、距離ｄ１が１０ｍｍ以下となるように設計する、付記９に記載の半導体装置の設計方法。
　付記１１．
　前記半導体装置が、
　前記第１半導体素子と前記第３半導体素子とに接続された第１ワイヤと、
　前記第２半導体素子と前記第３半導体素子とに接続された第２ワイヤと、を備え、
　前記設計工程は、前記第１ワイヤと前記第２ワイヤとの距離ｄ２が式（５）によって決定される距離ｄ０よりも大きい値となるように設計する第２設計処理を含む、付記９または付記１０に記載の半導体装置の設計方法。
　付記１２．
　前記第２設計処理においては、距離ｄ２が１０ｍｍ以下となるように設計する、付記１１に記載の半導体装置の設計方法。
　付記１３．
　前記半導体装置において、前記第３半導体素子は、前記第１リードに支持されており、
　前記設計工程は、前記第２ワイヤと前記第３半導体素子との距離ｄ３が、式（５）によって決定される距離ｄ０よりも大きい値となるように設計する第３設計処理を含む、付記１１または付記１２に記載の半導体装置の設計方法。
　付記１４．
　前記第３設計処理においては、距離ｄ３が１０ｍｍ以下となるように設計する、付記１３に記載の半導体装置の設計方法。
　付記１５．
　前記半導体装置において、前記第３半導体素子は、前記第２リードに支持されており、
　前記設計工程は、前記第１ワイヤと前記第３半導体素子との距離ｄ４が、式（５）によって決定される距離ｄ０よりも大きい値となるように設計する第４設計処理を含む、付記１１または付記１２に記載の半導体装置の設計方法。
　付記１６．
　前記第４設計処理においては、距離ｄ４が１０ｍｍ以下となるように設計する、付記１５に記載の半導体装置の設計方法。
　付記１７．
　付記９ないし付記１６のいずれかに記載の半導体装置の設計方法を有する、半導体装置の製造方法。
Ａ１，Ａ２：半導体装置
１１：第１半導体素子　　　１１ａ：主面
１１ｂ：裏面　　　１１１：パッド
１２：第２半導体素子　　　１２ａ：主面
１２ｂ：裏面　　　１２１：パッド
１３：第３半導体素子　　　１３ａ：主面
１３ｂ：裏面　　　１３１：パッド
１３２：パッド　　　１３３：シールリング部
３　：導通支持体　　　３１：第１リード
３１１：第１アイランド部　　　３１１ａ：第１搭載面
３１２：第１端子部　　　３１２ａ：被覆部
３１２ｂ：露出部　　　３１３：貫通孔
３２：第２リード　　　３２１：第２アイランド部
３２１ａ：第２搭載面　　　３２２：第２端子部
３２２ａ：被覆部　　　３２２ｂ：露出部
３３：第３リード　　　３３Ａ：中間リード
３３Ｂ：側リード　　　３３１：被覆部
３３２：露出部　　　３４：第４リード
３４Ａ：中間リード　　　３４Ｂ：側リード
３４１：被覆部　　　３４２：露出部
４：接続部材　　　４１：第１ワイヤ
４１１：ネック部　　　４１２：接合部
４１３：ループ部　　　４２：第２ワイヤ
４２１：ネック部　　　４２２：接合部
４２３：ループ部　　　４３：第３ワイヤ
４４：第４ワイヤ　　　４５：第５ワイヤ
４６：第６ワイヤ　　　５：封止樹脂
５１：頂面　　　５２：底面
５３：第１側面　　　５３１：第１上部
５３２：第１下部　　　５３３：第１中間部
５４：第２側面　　　５４１：第２上部
５４２：第２下部　　　５４３：第２中間部
８１：リードフレーム　　　８１０：平板部
８１１：第１リード　　　８１１ａ：第１アイランド
８１１ｂ：支持リード　　　８１１ｃ：貫通孔
８１２：第２リード　　　８１２ａ：第２アイランド
８１２ｂ：支持リード　　　８１３：リード
８１３ｃ：貫通孔　　　８１４：リード
８１５：外枠　　　８１６：ダムバー　　　８２：レジスト

Claims (17)

  1. 　第１半導体素子と、
    　第２半導体素子と、
    　前記第１半導体素子の厚さ方向に直交する第１方向に互いに離れて配置された第１リードおよび第２リードを含む導通支持体と、
    　前記導通支持体に支持され、且つ前記第１半導体素子と前記第２半導体素子とに電気的に接続され、且つ前記第１半導体素子および前記第２半導体素子を互いに絶縁する第３半導体素子と、
    　前記第１半導体素子、前記第２半導体素子および前記第３半導体素子、並びに、前記導通支持体の一部を覆う封止樹脂と、を備え、
    　前記第１半導体素子は、前記第１リードに支持され、
    　前記第２半導体素子は、前記第２リードに支持され、
    　前記第１リードと前記第２リードとの前記第１方向における距離ｄ１［ｍｍ］が、距離ｄ０＝０．０２９４［ｍｍ］よりも大きい、半導体装置。
  2. 　距離ｄ１は、１０ｍｍ以下である、請求項１に記載の半導体装置。
  3. 　前記第１半導体素子と前記第３半導体素子とに接続された第１ワイヤと、
    　前記第２半導体素子と前記第３半導体素子とに接続された第２ワイヤと、をさらに備え、
    　前記第１ワイヤと前記第２ワイヤとの距離ｄ２が、前記距離ｄ０よりも大きい、請求項１または請求項２に記載の半導体装置。
  4. 　距離ｄ２は、１０ｍｍ以下である、請求項３に記載の半導体装置。
  5. 　前記第３半導体素子は、前記第１リードに支持されており、
    　前記第２ワイヤと前記第３半導体素子との距離ｄ３が、前記距離ｄ０よりも大きい、請求項３または請求項４に記載の半導体装置。
  6. 　距離ｄ３は、１０ｍｍ以下である、請求項５に記載の半導体装置。
  7. 　前記第３半導体素子は、前記第２リードに支持されており、
    　前記第１ワイヤと前記第３半導体素子との距離ｄ４が、前記距離ｄ０よりも大きい、請求項３または請求項４に記載の半導体装置。
  8. 　距離ｄ４は、１０ｍｍ以下である、請求項７に記載の半導体装置。
  9. 　第１半導体素子と、
    　第２半導体素子と、
    　前記第１半導体素子の厚さ方向に直交する第１方向に互いに離れて配置された第１リードおよび第２リードを含む導通支持体と、
    　前記導通支持体に支持され、且つ前記第１半導体素子と前記第２半導体素子とに電気的に接続され、且つ前記第１半導体素子および前記第２半導体素子を互いに絶縁する第３半導体素子と、
    　前記第１半導体素子、前記第２半導体素子および前記第３半導体素子、並びに、前記導通支持体の一部を覆う封止樹脂と、を備え、
    　前記第１半導体素子が前記第１リードに支持され、且つ、前記第２半導体素子が前記第２リードに支持される半導体装置の設計方法であって、
    　前記第１リードと前記第２リードとの前記第１方向における距離ｄ１［ｍｍ］が、距離ｄ０＝０．０２９４［ｍｍ］よりも大きい値となるように設計する第１設計処理を含む設計工程を有する、半導体装置の設計方法。
  10. 　前記第１設計処理においては、距離ｄ１が１０ｍｍ以下となるように設計する、請求項９に記載の半導体装置の設計方法。
  11. 　前記半導体装置が、
    　前記第１半導体素子と前記第３半導体素子とに接続された第１ワイヤと、
    　前記第２半導体素子と前記第３半導体素子とに接続された第２ワイヤと、をさらに備え、
    　前記設計工程は、前記第１ワイヤと前記第２ワイヤとの距離ｄ２が前記距離ｄ０よりも大きい値となるように設計する第２設計処理を含む、請求項９または請求項１０に記載の半導体装置の設計方法。
  12. 　前記第２設計処理においては、距離ｄ２が１０ｍｍ以下となるように設計する、請求項１１に記載の半導体装置の設計方法。
  13. 　前記半導体装置において、前記第３半導体素子は、前記第１リードに支持されており、
    　前記設計工程は、前記第２ワイヤと前記第３半導体素子との距離ｄ３が、前記距離ｄ０よりも大きい値となるように設計する第３設計処理を含む、請求項１１または請求項１２に記載の半導体装置の設計方法。
  14. 　前記第３設計処理においては、距離ｄ３が１０ｍｍ以下となるように設計する、請求項１３に記載の半導体装置の設計方法。
  15. 　前記半導体装置において、前記第３半導体素子は、前記第２リードに支持されており、
    　前記設計工程は、前記第１ワイヤと前記第３半導体素子との距離ｄ４が、前記距離ｄ０よりも大きい値となるように設計する第４設計処理を含む、請求項１１または請求項１２に記載の半導体装置の設計方法。
  16. 　前記第４設計処理においては、距離ｄ４が１０ｍｍ以下となるように設計する、請求項１５に記載の半導体装置の設計方法。
  17. 　請求項９ないし請求項１６のいずれか１つに記載の半導体装置の設計方法を有する、半導体装置の製造方法。
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