JP2016207714A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2016207714A
JP2016207714A JP2015084132A JP2015084132A JP2016207714A JP 2016207714 A JP2016207714 A JP 2016207714A JP 2015084132 A JP2015084132 A JP 2015084132A JP 2015084132 A JP2015084132 A JP 2015084132A JP 2016207714 A JP2016207714 A JP 2016207714A
Authority
JP
Japan
Prior art keywords
terminals
semiconductor device
pair
die pad
support
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015084132A
Other languages
English (en)
Other versions
JP6522402B2 (ja
Inventor
弘招 松原
Hiroaki Matsubara
弘招 松原
泰正 糟谷
Yasumasa Kasuya
泰正 糟谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2015084132A priority Critical patent/JP6522402B2/ja
Priority to US15/095,848 priority patent/US9831161B2/en
Publication of JP2016207714A publication Critical patent/JP2016207714A/ja
Priority to US15/792,212 priority patent/US10056318B2/en
Priority to US16/045,342 priority patent/US10497644B2/en
Application granted granted Critical
Publication of JP6522402B2 publication Critical patent/JP6522402B2/ja
Priority to US16/671,699 priority patent/US11177198B2/en
Priority to US17/499,018 priority patent/US11699641B2/en
Priority to US18/324,424 priority patent/US20230298981A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05012—Shape in top view
    • H01L2224/05014—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/859—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving monitoring, e.g. feedback loop
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/207—Diameter ranges

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】絶縁耐圧の向上を図った半導体装置を提供する。
【解決手段】半導体素子１１と、半導体素子１１を搭載するダイパッド２、第１方向Ｘに沿って配列された複数の第１端子３１、３２、第１方向Ｘに沿って配列され、かつ第１方向に対して直角である第２方向Ｙにおいて、複数の第１端子３１、３２に離間して位置する複数の第２端子４１、４２及びダイパッド２に連結された支持端子５１、５２を含む導電支持部材と、複数の第１端子３１、３２、複数の第２端子４１、４２及び支持端子５１、５２のそれぞれ一部ずつと、半導体素子１１及びダイパッド２とを覆う封止樹脂６と、を備える半導体装置Ａ１である。封止樹脂６は、一対の樹脂第１側面６３及び一対の樹脂第２側面６４を有し、複数の第１端子３１、３２及び複数の第２端子４１、４２が一対の樹脂第１側面６３からそれぞれ露出し、導電支持部材を一対の樹脂第２側面６４から露出させない。
【選択図】図２

Description

本発明は、半導体装置のうち、特に一つのパッケージ内に搭載された複数の半導体素子間において、絶縁素子を用いて信号伝達を行う半導体装置に関する。
電気自動車、もしくはハイブリッド自動車、または家電機器などに使用されているインバータ装置には、絶縁素子を搭載した半導体装置が使用されている。電気自動車、またはハイブリッド自動車のインバータ装置は、たとえば前記半導体装置と、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのパワー半導体とを備えている。前記半導体装置は、制御素子、絶縁素子および駆動素子を有する。前記インバータ装置においては、ＥＣＵ（Engine Control Unit）から出力された制御信号が、前記半導体装置の前記制御素子に入力される。前記制御素子は、前記制御信号をＰＷＭ（Pulse Width Modulation）制御信号に変換し、前記絶縁素子を介して前記駆動素子に伝送する。前記駆動素子は、前記ＰＷＭ制御信号に基づき、たとえば６つのＩＧＢＴを所望のタイミングでスイッチング動作させる。前記６つのＩＧＢＴが所望のタイミングでスイッチング動作をすることで、車載用バッテリの直流電力からモータ駆動用の三相交流電力が生成される。
前記半導体装置において、前記制御素子に供給される電源電圧は低電圧（約５Ｖ）であることに対し、前記駆動素子に供給される電源電圧は高電圧（約６００Ｖ以上）である。そのため、前記制御素子から前記駆動素子への前記ＰＷＭ制御信号（電気信号）の伝送にあたっては、前記絶縁素子を介する必要がある。前記絶縁素子には、従来、フォトカプラが用いられてきた。フォトカプラは、ＬＥＤ（Light Emitting Diode）などの発光素子と、フォトトランジスタなどの受光素子とを有する。前記フォトカプラに入力された電気信号は、前記発光素子によって光信号に変換され、前記受光素子によって前記光信号を受光した後、再度電気信号に変換されることで、絶縁状態による電気信号の伝送が行われる。前記絶縁素子としてフォトカプラと、前記制御素子および前記駆動素子とを一つのパッケージ内に搭載した半導体装置は、該装置が大型化になる傾向がある。また、フォトカプラは、電気信号の周波数が高くなるにつれて、電気信号から光信号への相互変換に遅延が生じるため、ＩＧＢＴの高速スイッチング動作には不向きである。
そこで、前記絶縁素子として、インダクタ結合型絶縁素子が普及しつつある。インダクタ結合型絶縁素子は、２つのインダクタ（コイル）を誘導結合させることで、絶縁状態による電気信号の伝送を行う。すなわち、一方のコイルを用いて電気信号を磁気に変換し、他方のコイルを用いて前記磁気を電気信号に変換することで、絶縁状態による電気信号の伝送が行われる。インダクタ結合型絶縁素子は、フォトカプラと異なり、半導体装置の小型化に寄与するとともに、高周波数の電気信号であっても、その伝送にほとんど遅延が生じないため、ＩＧＢＴの高速スイッチング動作への対応が可能であるという利点を有する。たとえば特許文献１に、送信回路を備えた半導体素子と、インダクタ結合型絶縁素子と、受信回路を備えた駆動素子（ゲートドライバＩＣ）とを、一つのパッケージ内に搭載した半導体装置が開示されている。
前記制御素子および前記駆動素子のように、供給される電源電圧に著しい電位差がある半導体素子を一つのパッケージ内に搭載した半導体装置は、前記絶縁素子を搭載することに加え、さらなる絶縁耐圧の向上が求められる。前記半導体装置のパッケージとしてＳＯＰ（Small Outline Package）とした場合、一方の封止樹脂の側面から露出した複数の端子と、前記駆動素子などの素子を挟んで反対側に位置する他方の前記封止樹脂の側面から露出した複数の端子とは、十分な離間距離が確保された状態でそれぞれ配列されていることが、さらなる絶縁耐圧の向上の点で好ましい。また、前記複数の端子以外のリードフレームの部位が前記封止樹脂から露出していないことが、さらなる絶縁耐圧の向上の点で好ましい。インバータ装置の制御対象となるモータに供給される電源電圧が高くなるほど、さらなる絶縁耐圧の向上の要請がより強くなる。
たとえば特許文献２に、従来のＳＯＰの半導体装置の構造が開示されている。該装置の製造過程において、アイランドサポートと呼ばれる支持部材が、半導体素子などが搭載されるアイランド部（ダイパッド）を支持している。前記アイランドサポートは、複数の端子が延出する方向に対して直角方向に延出し、その両端のうち一方は前記アイランド部に連結され、他方はリードフレームの外枠にそれぞれ連結されている。封止樹脂の形成を経た後は、前記アイランド部は前記封止樹脂により支持されるため、前記アイランドサポートは不要となり、該装置が前記リードフレームから切断される際、前記アイランドサポートもあわせて切断される。このとき、前記封止樹脂の側面から、前記アイランドサポートの切断面が露出する。前記切断面は前記リードフレームの一部分につき、該装置の構造はさらなる絶縁耐圧の向上といった要請に応えることが困難である。
特開２０１３−５１５４７号公報 特開２０００−６８４３７号公報
本発明は上記事情に鑑み、さらなる絶縁耐圧の向上を図った半導体装置を提供することをその課題とする。
本発明によって提供される半導体装置は、半導体素子と、前記半導体素子を搭載するダイパッド、第１方向に沿って配列された複数の第１端子、前記第１方向に沿って配列され、かつ前記第１方向に対して直角である第２方向において、前記半導体素子を挟んで前記複数の第１端子の反対側に位置する複数の第２端子および前記ダイパッドに連結された支持端子を含む導電支持部材と、前記複数の第１端子、前記複数の第２端子および前記支持端子のそれぞれ一部ずつと、前記半導体素子および前記ダイパッドとを覆う封止樹脂と、を備える半導体装置であって、前記封止樹脂は、前記第２方向に離間して形成された一対の樹脂第１側面と、前記第１方向に離間して形成された一対の樹脂第２側面と、を有し、前記複数の第１端子および前記複数の第２端子が、前記一対の樹脂第１側面からそれぞれ露出し、前記導電支持部材が、前記一対の樹脂第２側面から露出していないことを特徴としている。
本発明の好ましい実施の形態においては、前記ダイパッドは、第１ダイパッドおよび第２ダイパッドを含み、前記第２方向において、前記第１ダイパッドおよび前記第２ダイパッドは互いに離間して配置されている。
本発明の好ましい実施の形態においては、前記支持端子は、前記第１方向に離間して配置された一対の支持端子を含み、前記第１方向において、前記一対の支持端子は前記ダイパッドの両端に連結されている。
本発明の好ましい実施の形態においては、前記一対の支持端子は、前記第１ダイパッドに連結された一対の第１支持端子と、前記第２ダイパッドに連結された一対の第２支持端子と、を含み、前記一対の第１支持端子および前記一対の第２支持端子は、前記一対の樹脂第１側面からそれぞれ露出している。
本発明の好ましい実施の形態においては、前記半導体素子は、制御素子と、前記制御素子よりも高い電圧を必要とする駆動素子と、を含み、前記第１ダイパッドに前記制御素子が搭載され、前記第２ダイパッドに前記駆動素子が搭載されている。
本発明の好ましい実施の形態においては、前記制御素子は、少なくとも一つ以上の前記第１端子と導通し、前記駆動素子は、少なくとも一つ以上の前記第２端子と導通している。
本発明の好ましい実施の形態においては、前記制御素子は、少なくとも一つ以上の前記第１支持端子と導通し、前記駆動素子は、少なくとも一つ以上の前記第２支持端子と導通している。
本発明の好ましい実施の形態においては、前記制御素子および前記駆動素子と導通する絶縁素子をさらに備え、前記第２方向において、前記絶縁素子は前記制御素子と前記駆動素子との間に位置する。
本発明の好ましい実施の形態においては、前記絶縁素子に、インダクタが形成されている。
本発明の好ましい実施の形態においては、前記制御素子、前記駆動素子および前記絶縁素子の平面視形状は、いずれも前記第１方向を長辺とする長矩形である。
本発明の好ましい実施の形態においては、前記第１ダイパッドの面積は、前記第２ダイパッドの面積よりも広く、かつ前記第１ダイパッドに前記絶縁素子が搭載されている。
本発明の好ましい実施の形態においては、前記第１ダイパッドに貫通孔が形成されている。
本発明の好ましい実施の形態においては、前記第１ダイパッドにおいて、前記一対の第１支持端子および前記貫通孔は、前記第１方向に沿った直線上に配置されている。
本発明の好ましい実施の形態においては、前記第１ダイパッドおよび前記第２ダイパッドの平面視形状は、いずれも前記第１方向を長辺とする長矩形である。
本発明の好ましい実施の形態においては、前記複数の第１端子および前記一対の第１支持端子は、一方の前記樹脂第１側面からそれぞれ露出している。
本発明の好ましい実施の形態においては、前記第１方向において、前記一対の第１支持端子は前記複数の第１端子の両側に配置されている。
本発明の好ましい実施の形態においては、前記複数の第２端子および前記一対の第２支持端子は、他方の樹脂第１側面からそれぞれ露出している。
本発明の好ましい実施の形態においては、前記第１方向において、前記一対の第２支持端子のそれぞれの両側に、前記第２端子が配置されている。
本発明の好ましい実施の形態においては、前記第１方向において、前記一対の第２支持端子のそれぞれの外側に配置された前記第２端子に、前記第２支持端子に向かって突出した突起部が形成されている。
本発明の好ましい実施の形態においては、前記制御素子、または前記駆動素子にボンディングされた複数のボンディングワイヤをさらに備え、前記複数のボンディングワイヤの一部は、少なくとも一つ以上の前記第１端子、または前記第２端子にボンディングされている。
本発明の好ましい実施の形態においては、前記複数のボンディングワイヤの一部は、少なくとも一つ以上の前記第１支持端子、または前記第２支持端子にボンディングされている。
本発明の好ましい実施の形態においては、前記複数のボンディングワイヤの一部は、前記絶縁素子にボンディングされている。
本発明の好ましい実施の形態においては、前記絶縁素子にボンディングされた前記複数のボンディングワイヤは、前記第２方向に沿って配置されている。
本発明の好ましい実施の形態においては、前記絶縁素子にボンディングされた前記複数のボンディングワイヤのすべてに、前記絶縁素子にボンディングされた第１ボンディング部が形成されている。
本発明の好ましい実施の形態においては、前記導電支持部材は、Ｃｕを含む合金からなる。
本発明の好ましい実施の形態においては、前記封止樹脂は、電気絶縁性を有するエポキシ樹脂からなる。
本発明の好ましい実施の形態においては、前記複数の第１端子と、前記複数の第２端子と、前記支持端子と、に形成された部位を有する内装めっき層をさらに備える。
本発明の好ましい実施の形態においては、前記内装めっき層は、Ａｇからなる。
本発明の好ましい実施の形態においては、前記複数の第１端子および前記一対の第１支持端子と、前記複数の第２端子および前記一対の第２支持端子と、がそれぞれ前記一対の樹脂第１側面から露出した部分に形成された外装めっき層をさらに備える。
本発明の好ましい実施の形態においては、前記外装めっき層は、Ｓｎを含む合金からなる。
本発明によれば、前記複数の第１端子および前記複数の第２端子は、前記一対の樹脂第１側面からそれぞれ露出している。また、前記半導体装置を構成する前記ダイパッド、前記複数の第１端子、前記複数の第２端子および前記支持端子は、いずれも前記導電支持部材の各構成部材である。そして、前記一対の樹脂第２側面から、アイランドサポートなどの前記導電支持部材が露出していない。このような構成とすることで、前記複数の第１端子よりも高電圧が印加される前記複数の第２端子の近傍に、前記封止樹脂から露出した導前記電支持部材の金属部が存在しなくなる。したがって、前記半導体装置のさらなる絶縁耐圧の向上を図ることが可能となる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態にかかる半導体装置を示す平面図である。 図１の半導体装置を示す平面図である（封止樹脂を省略）。 図１の半導体装置を示す左側面図である。 図１の半導体装置を示す右側面図である。 図１の半導体装置を示す正面図である。 図１の半導体装置を示す背面図である。 図２のＶＩＩ−ＶＩＩ線に沿う断面図である。 図２のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。 図１の半導体装置のリードフレームを示す平面図である。 図１の半導体装置のボンディングワイヤの製造工程を示す要部断面図である。 図１の半導体装置のボンディングワイヤの製造工程を示す要部断面図である。 図１の半導体装置のボンディングワイヤの製造工程を示す要部断面図である。 図１の半導体装置のボンディングワイヤの製造工程を示す要部断面図である。 図１の半導体装置のボンディングワイヤの製造工程を示す要部断面図である。 本発明の第２実施形態にかかる半導体装置を示す平面図である（封止樹脂を省略）。 図１５のＸＶＩ−ＸＶＩ線に沿う断面図である。 本発明の第３実施形態にかかる半導体装置を示す平面図である（封止樹脂を省略）。 図１７における右上の領域の部分拡大図である。
本発明にかかる半導体装置の実施の形態について、添付図面に基づいて説明する。
〔第１実施形態〕
図１〜図１２に基づき、本発明の第１実施形態にかかる半導体装置Ａ１について説明する。説明の便宜上、平面図の上下方向を第１方向Ｘ、第１方向Ｘに対して直角である平面図の左右方向を第２方向Ｙとそれぞれ定義する。第１方向Ｘおよび第２方向Ｙは、ともに半導体装置Ａ１の厚さ方向に対して直角である。
図１は、半導体装置Ａ１を示す平面図である。図２は、理解の便宜上、図１から後述する封止樹脂６を省略した平面図である。図３は、半導体装置Ａ１を示す左側面図である。図４は、半導体装置Ａ１を示す右側面図である。図５は、半導体装置Ａ１を示す正面図である。図６は、半導体装置Ａ１を示す背面図である。図７は、図２のＶＩＩ−ＶＩＩ線（一点鎖線）に沿う断面図である。図８は、図２のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。なお、図２においては、封止樹脂６を想像線（二点鎖線）により図示している。図７および図８においては、封止樹脂６を省略せず図示している。
これらの図に示す半導体装置Ａ１は、たとえば電気自動車、またはハイブリッド自動車などのインバータ装置の回路基板に表面実装されるものであり、パッケージ形式がＳＯＰである。本実施形態の半導体装置Ａ１は、半導体素子１１、絶縁素子１２、導電支持部材８０、封止樹脂６、ボンディングワイヤ７１、内装めっき層７２および外装めっき層７３を備えている。本実施形態においては、半導体装置Ａ１は、平面視矩形状である。
半導体素子１１および絶縁素子１２は、半導体装置Ａ１を機能させるための素子である。半導体素子１１は、制御素子１１１および駆動素子１１２を含む。制御素子１１１は、ＥＣＵから入力された制御信号をＰＷＭ制御信号に変換する回路と、前記ＰＷＭ制御信号を駆動素子１１２へ伝送するための送信回路と、駆動素子１１２からの電気信号を受ける受信回路とを有する。駆動素子１１２は、前記ＰＷＭ制御信号を受信する受信回路と、前記ＰＷＭ信号に基づきＩＧＢＴなどのパワー半導体素子のスイッチング動作を行う回路（ゲートドライバ）と、電気信号を制御素子１１１へ伝送するための送信回路とを有する。前記電気信号は、たとえばモータ近傍に設置された温度センサからの出力信号が挙げられる。
絶縁素子１２は、前記ＰＷＭ制御信号や他の電気信号を、絶縁状態で伝送するための素子である。駆動素子１１２は、制御素子１１１よりも高い電圧を必要とするため、制御素子１１１と駆動素子１１２との間に著しい電位差が生じることから、絶縁素子１２が必要となる。具体的には、たとえば電気自動車、またはハイブリッド自動車のインバータ装置においては、制御素子１１１に供給される電源電圧が約５Ｖであることに対し、駆動素子１１２に供給される電源電圧は約６００Ｖ以上である。本実施形態においては、絶縁素子１２は、インダクタ結合型絶縁素子である。インダクタ結合型絶縁素子は、２つのインダクタ（コイル）を誘導結合させることで、絶縁状態による電気信号の伝送を行う。絶縁素子１２は、Ｓｉからなる基板を有する。前記基板上に、Ｃｕからなるインダクタが形成されている。前記インダクタは、送信側インダクタおよび受信側インダクタを含み、これらのインダクタは絶縁素子１２の厚さ方向において互いに積層されている。前記送信側インダクタと前記受信側インダクタとの間には、ＳｉＯ2などからなる誘電体層が介装されている。前記誘電体層により、前記送信側インダクタと前記受信側インダクタとは、電気的に絶縁されている。
図２に示すように、第２方向Ｙにおいて、絶縁素子１２は制御素子１１１と駆動素子１１２との間に位置している。本実施形態においては、制御素子１１１、駆動素子１１２および絶縁素子１２の平面視形状は、いずれも第１方向Ｘを長辺とする長矩形である。制御素子１１１および絶縁素子１２は、後述するダイパッド２の第１ダイパッド２１上に搭載されている。また、駆動素子１１２は、後述するダイパッド２の第２ダイパッド２２上に搭載されている。制御素子１１１の上面（図７に示す制御素子１１１の上面）には、複数のパッド１１１ａが形成されている。同様に、駆動素子１１２の上面（図７に示す駆動素子１１２の上面）には複数のパッド１１２ａが、絶縁素子１２の上面（図７に示す絶縁素子１２の上面）には複数のパッド１２ａが、それぞれ形成されている。
導電支持部材８０は、半導体装置Ａ１において、半導体素子１１および絶縁素子１２を搭載し、かつ半導体素子１１および絶縁素子１２とインバータ装置の回路基板との導電経路を構成する部材である。導電支持部材８０は、たとえばＣｕを含む合金からなる。導電支持部材８０は、後述するリードフレーム８１から形成される。導電支持部材８０は、ダイパッド２、複数の第１端子３、複数の第２端子４および支持端子５を含む。
ダイパッド２は、半導体素子１１および絶縁素子１２を搭載する部材である。ダイパッド２は、第１ダイパッド２１および第２ダイパッド２２を含む。図２に示すように、第２方向Ｙにおいて、第１ダイパッド２１および第２ダイパッド２２は互いに離間して配置されている。本実施形態においては、第１ダイパッド２１の面積は、第２ダイパッド２２の面積よりも広い。また、本実施形態においては、第１ダイパッド２１および第２ダイパッド２２の平面視形状は、いずれも第１方向Ｘを長辺とする長矩形である。図７および図８に示すように、第１ダイパッド２１および第２ダイパッド２２は、ともに平たんである。
図７および図８に示すように、第１ダイパッド２１は、第１ダイパッド上面２１１および第１ダイパッド下面２１２を有する。第１ダイパッド上面２１１および第１ダイパッド下面２１２は、互いに反対側を向いている。本実施形態においては、第１ダイパッド上面２１１に内装めっき層７２が形成されている。第１ダイパッド上面２１１に形成された内装めっき層７２上に、制御素子１１１および絶縁素子１２が、接合層（図示略）を介したダイボンディングにより、それぞれ搭載されている。また、第１ダイパッド下面２１２は、全面にわたって封止樹脂６に接している。
図７に示すように、第２ダイパッド２２は、第２ダイパッド上面２２１および第２ダイパッド下面２２２を有する。第２ダイパッド上面２２１および第２ダイパッド下面２２２は、互いに反対側を向いている。本実施形態においては、第２ダイパッド上面２２１に内装めっき層７２が形成されている。第２ダイパッド上面２２１に形成された内装めっき層７２上に、駆動素子１１２が、接合層（図示略）を介したダイボンディングにより搭載されている。また、第２ダイパッド下面２２２は、全面にわたって封止樹脂６に接している。
図２および図７に示すように、第２方向Ｙにおいて、第１ダイパッド２１と第２ダイパッド２２との間に、封止樹脂６が介在している。本実施形態においては、後述のとおり封止樹脂６は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。したがって、第１ダイパッド２１と第２ダイパッド２２とは、絶縁素子１２および封止樹脂６により電気的に絶縁されている。
複数の第１端子３は、インバータ装置の回路基板に接合されることで、半導体装置Ａ１と前記回路基板との導電経路を構成する部材である。図１および図３に示すように、複数の第１端子３は、第１方向Ｘに沿って配列されている。また、複数の第１端子３は、後述する封止樹脂６の一方の樹脂第１側面６３から、それぞれ第２方向Ｙに延出するように露出している。複数の第１端子３は、複数の第１中間端子３１および一対の第１側端子３２を含む。
図２および図３に示すように、第１方向Ｘにおいて、複数の第１中間端子３１は一対の第１側端子３２に挟まれて配列されている。複数の第１中間端子３１はそれぞれ、リード部３１１およびパッド部３１２を有する。
リード部３１１は、第２方向Ｙに沿って延びた長矩形状の部位で、図５および図６に示すように、前記一方の樹脂第１側面６３から露出した部分はガルウィング状に曲げ加工が施されている。また、図７に示すように、該露出した部分を外装めっき層７３が覆うように形成されている。リード部３１１のうち、外装めっき層７３が形成されていない部分は、封止樹脂６に覆われている。パッド部３１２は、リード部３１１につながり、かつ第１方向Ｘにおいてリード部３１１よりも幅広矩形状の部位である。図７に示すように、本実施形態においては、パッド部３１２の上面に内装めっき層７２が形成されている。パッド部３１２は、全面にわたって封止樹脂６に覆われている。また、パッド部３１２は平たんである。
図２および図３に示すように、第１方向Ｘにおいて、一対の第１側端子３２は複数の第１中間端子３１の両側に配置されている。一対の第１側端子３２はそれぞれ、リード部３２１およびパッド部３２２を有する。
リード部３２１は、第２方向Ｙに沿って延びた長矩形状の部位で、図５および図６に示すように、前記一方の樹脂第１側面６３から露出した部分はガルウィング状に曲げ加工が施されている。また、第１中間端子３１のリード部３１１と同様に、該露出した部分を外装めっき層７３が覆うように形成されている。リード部３２１のうち、外装めっき層７３が形成されていない部分は、封止樹脂６に覆われている。パッド部３２２は、リード部３２１につながり、かつ第１方向Ｘにおいてリード部３２１よりも幅広の部位である。本実施形態においては、第１中間端子３１のパッド部３１２と同様に、パッド部３２２の上面（図７において第１ダイパッド上面２１１が向く方向と同一方向を向く面）に内装めっき層７２が形成されている。パッド部３２２は、全面にわたって封止樹脂６に覆われている。また、パッド部３２２は平たんである。
複数の第２端子４は、複数の第１端子３と同様に、インバータ装置の回路基板に接合されることで、半導体装置Ａ１と前記回路基板との導電経路を構成する部材である。図１および図４に示すように、複数の第２端子４は、第１方向Ｘに沿って配列されている。また、図２に示すように、複数の第２端子４は、第２方向Ｙにおいて半導体素子１１を挟んで複数の第１端子３の反対側に位置している。複数の第２端子４は、後述する封止樹脂６の他方の樹脂第１側面６３から、それぞれ第２方向Ｙに延出するように露出している。複数の第２端子４は、複数の第２中間端子４１および一対の第２側端子４２を含む。
図２および図４に示すように、第１方向Ｘにおいて、複数の第２中間端子４１は一対の第２側端子４２に挟まれて配列されている。さらに、第１方向Ｘにおいて、複数の第２中間端子４１は後述する支持端子５の一対の第２支持端子５２に挟まれて配列されている。複数の第２中間端子４１はそれぞれ、リード部４１１およびパッド部４１２を有する。
リード部４１１は、第２方向Ｙに沿って延びた長矩形状の部位で、図５および図６に示すように、前記他方の樹脂第１側面６３から露出した部分はガルウィング状に曲げ加工が施されている。また、図７に示すように、該露出した部分を外装めっき層７３が覆うように形成されている。リード部４１１のうち、外装めっき層７３が形成されていない部分は、封止樹脂６に覆われている。パッド部４１２は、リード部４１１につながり、かつ第１方向Ｘにおいてリード部４１１よりも幅広矩形状の部位である。図７に示すように、本実施形態においては、パッド部４１２の上面（図７に示すパッド部４１２の上面）に内装めっき層７２が形成されている。パッド部４１２は、全面にわたって封止樹脂６に覆われている。また、パッド部４１２は平たんである。なお、本実施形態においては、第２端子４の形状は、第１端子３の形状と同一である。
図２および図４に示すように、第１方向Ｘにおいて、一対の第２側端子４２は複数の第２側端子４２の両側に配置されている。一対の第２側端子４２はそれぞれ、リード部４２１およびパッド部４２２を有する。
リード部４２１は、第２方向Ｙに沿って延びた長矩形状の部位で、図５および図６に示すように、前記他方の樹脂第１側面６３から露出した部分はガルウィング状に曲げ加工が施されている。また、第２中間端子４１のリード部４１１と同様に、該露出した部分を外装めっき層７３が覆うように形成されている。リード部４２１のうち、外装めっき層７３が形成されていない部分は、封止樹脂６に覆われている。また、封止樹脂６に覆われているリード部４２１の部分の長さは、第２中間端子４１のリード部４１１の該部分の長さよりも長い。パッド部４２２は、リード部４２１につながり、かつ第１方向Ｘに延出した部位である。図２に示すように、パッド部４２２の端部は、第２ダイパッド２２から離間している。本実施形態においては、第２中間端子４１のパッド部４１２と同様に、パッド部４２２の上面（図７において第２ダイパッド上面２２１が向く方向と同一方向を向く面）に内装めっき層７２が形成されている。パッド部４２２は、全面にわたって封止樹脂６に覆われている。また、パッド部４２２は平たんである。
支持端子５は、ダイパッド２に連結されている。支持端子５は、ダイパッド２を支持するとともに、複数の第１端子３および複数の第２端子４と同様に、インバータ装置の回路基板に接合されることで、半導体装置Ａ１と前記回路基板との導電経路を構成する部材である。支持端子５は、一対の部材から構成されたものを含み、さらに一対の第１支持端子５１および一対の第２支持端子５２を含む。図２に示すように、一対の第１支持端子５１は、第１方向Ｘに離間して配置され、第１ダイパッド２１の両端に連結されている。また、一対の第２支持端子５２は、第１方向Ｘ方向に離間して配置され、第２ダイパッド２２の両端に連結されている。
図２および図３に示すように、第１方向Ｘにおいて、一対の第１支持端子５１は複数の第１端子３の両側に配置されている。また、一対の第１支持端子５１は、複数の第１端子３が露出している前記一方の樹脂第１側面６３から、それぞれ第２方向Ｙに延出するように露出している。一対の第１支持端子５１はそれぞれ、リード部５１１およびパッド部５１２を有する。
リード部５１１は、第２方向Ｙに沿って延びた長矩形状の部位で、図５および図６に示すように、前記一方の樹脂第１側面６３から露出した部分はガルウィング状に曲げ加工が施されている。また、第１中間端子３１のリード部３１１と同様に、該露出した部分を外装めっき層７３が覆うように形成されている。リード部５１１のうち、外装めっき層７３が形成されていない部分は、封止樹脂６に覆われている。また、封止樹脂６に覆われているリード部５１１の部分の長さは、第１中間端子３１のリード部３１１、または第１側端子３２のリード部３１１の該部分の長さよりも長い。パッド部５１２は、リード部５１１につながり、かつ第１方向Ｘに延出した部位である。図２に示すように、パッド部５１２の端部が第１ダイパッド２１に連結されている。図８に示すように、本実施形態においては、第１中間端子３１のパッド部３１２と同様に、パッド部５１２の上面に内装めっき層７２が形成されている。パッド部５１２は、全面にわたって封止樹脂６に覆われている。また、パッド部５１２は平たんである。
図２および図４に示すように、第１方向Ｘにおいて、一対の第２支持端子５２の内側に、複数の第２中間端子４１が配列されている。また、第１方向Ｘにおいて、一対の第２支持端子５２の外側に、第２側端子４２がそれぞれ配置されている。したがって、一対の第２支持端子５２のそれぞれの両側に、第２端子４が配置されている。一対の第２支持端子５２は、複数の第２端子４が露出している前記他方の樹脂第１側面６３から、それぞれ第２方向Ｙに延出するようにそれぞれ露出している。一対の第２支持端子５２はそれぞれ、リード部５２１、パッド部５２２および連結部５２４を有する。
リード部５２１は、第２方向Ｙに沿って延びた長矩形状の部位で、図５および図６に示すように、前記他方の樹脂第１側面６３から露出した部分はガルウィング状に曲げ加工が施されている。また、第２中間端子４１のリード部４１１と同様に、該露出した部分を外装めっき層７３が覆うように形成されている。リード部５２１のうち、外装めっき層７３が形成されていない部分は、封止樹脂６に覆われている。パッド部５２２は、リード部５２１につながり、かつ第１方向Ｘにおいてリード部５２１よりも幅広の部位である。パッド部５２２は、第２方向Ｙに延出している。本実施形態においては、第２中間端子４１のパッド部４１２と同様に、パッド部５２２の上面（図７において第２ダイパッド上面２２１が向く方向と同一方向を向く面）に内装めっき層７２が形成されている。パッド部５２２は、全面にわたって封止樹脂６に覆われている。また、パッド部５２２は平たんである。連結部５２４は、パッド部５２２につながり、かつ第１方向Ｘに延出した部位である。図２に示すように、連結部５２４の端部が第２ダイパッド２２に連結されている。本実施形態においては、パッド部５２２と同様に、連結部５２４の上面（パッド部５２２の上面が向く方向と同一方向を向く面）に内装めっき層７２が形成されている。連結部５２４は、全面にわたって封止樹脂６に覆われている。
図９は、半導体装置Ａ１のリードフレーム８１を示す平面図である。図９において、封止樹脂６が形成される領域を想像線（二点鎖線）で示す。また、内装めっき層７２が形成される領域を斜線部で示す。
先述した導電支持部材８０は、リードフレーム８１から形成される。半導体装置Ａ１の製造過程において、ダイパッド２、複数の第１端子３、複数の第２端子４および支持端子５は、いずれも同一のリードフレーム８１から形成される。リードフレーム８１は、たとえばＣｕを含む合金からなる。リードフレーム８１は、外枠８１１、アイランド部８１２、複数の第１リード８１３、複数の第２リード８１４、支持リード８１５およびダムバー８１６を有する。このうち、外枠８１１およびダムバー８１６は、半導体装置Ａ１を構成しない。以下、リードフレーム８１について図９に基づき説明する。
外枠８１１は、アイランド部８１２、複数の第１リード８１３、複数の第２リード８１４、支持リード８１５およびダムバー８１６を囲むように形成された部材である。外枠８１１の第１方向Ｘに沿って、複数の第１リード８１３、複数の第２リード８１４および支持リード８１５がそれぞれ連結されている。また、外枠８１１の第２方向Ｙに沿って、ダムバー８１６が連結されている。
アイランド部８１２は、平面視において第１方向Ｘを長辺とする長矩形状の部材である。アイランド部８１２が、ダイパッド２に相当する。アイランド部８１２は、支持リード８１５を介して外枠８１１に支持されている。アイランド部８１２は、第１アイランド部８１２ａおよび第２アイランド部８１２ｂを含む。第１アイランド部８１２ａが第１ダイパッド２１に、第２アイランド部８１２ｂが第２ダイパッド２２にそれぞれ相当する。第１アイランド部８１２ａおよび第２アイランド部８１２ｂは、互いに離間して配置されている。
複数の第１リード８１３は、第１方向Ｘに沿って配列され、かつそれぞれが第２方向Ｙに延出した部材である。複数の第１リード８１３が、複数の第１端子３に相当する。それぞれの第１リード８１３の一端が、外枠８１１に連結されている。複数の第１リード８１３は、複数の第１中間リード８１３ａおよび一対の第１側リード８１３ｂを含む。第１中間リード８１３ａが第１中間端子３１に、第１側リード８１３ｂが第１側端子３２にそれぞれ相当する。
複数の第２リード８１４は、第１方向Ｘに沿って配列され、かつそれぞれが第２方向Ｙに延出した部材である。また、複数の第２リード８１４は、第２方向Ｙにおいて、アイランド部８１２を挟んで反対側に位置している。複数の第２リード８１４が、複数の第２端子４に相当する。それぞれの第２リード８１４の一端が、外枠８１１に連結されている。複数の第２リード８１４は、複数の第２中間リード８１４ａおよび一対の第２側リード８１４ｂを含む。第２中間リード８１４ａが第２中間端子４１に、第２側リード８１４ｂが第２側端子４２にそれぞれ相当する。
支持リード８１５は、第２方向Ｙに延出し、かつ一端が外枠８１１に連結され、他端がアイランド部８１２に連結された部材である。支持リード８１５が、支持端子５に相当する。支持リード８１５は、一対の第１支持リード８１５ａおよび一対の第２支持リード８１５ｂを含む。第１支持リード８１５ａが第１支持端子５１に、第２支持リード８１５ｂが第２支持端子５２にそれぞれ相当する。一対の第１支持リード８１５ａは、第１方向Ｘに離間して配置され、かつ第１アイランド部８１２ａの両端に連結されている。また、一対の第２支持リード８１５ｂは、第１方向Ｘに離間して配置され、かつ第２アイランド部８１２ｂの両端に連結されている。
ダムバー８１６は、第１方向Ｘに延出し、かつ両端が外枠８１１に連結された一対の部材である。ダムバー８１６は、複数の第１リード８１３、複数の第２リード８１４および支持リード８１５をそれぞれ第１方向Ｘにおいて支持するとともに、封止樹脂６の形成過程において、溶融された合成樹脂を堰き止める機能を果たす。一方のダムバー８１６は、複数の第１中間リード８１３ａ、一対の第１側リード８１３ｂおよび一対の第１支持リード８１５ａに連結されている。また、他方のダムバー８１６は、複数の第２中間リード８１４ａ、一対の第２側リード８１４ｂおよび一対の第２支持リード８１５ｂに連結されている。
封止樹脂６は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。封止樹脂６は、複数の第１端子３、複数の第２端子４および支持端子５のそれぞれ一部ずつと、半導体素子１１、絶縁素子１２、ダイパッド２、ボンディングワイヤ７１および内装めっき層７２とを覆っている。封止樹脂６は、金型を用いたトランスファ成形により形成される。封止樹脂６は、樹脂上面６１、樹脂下面６２、一対の樹脂第１側面６３および一対の樹脂第２側面６４を有する。
図３〜図６に示すように、樹脂上面６１は、上方を向く面である。また、樹脂下面６２は、下方を向く面である。樹脂上面６１および樹脂下面６２は、互いに反対側を向いている。樹脂上面６１および樹脂下面６２は、ともに平たんである。
図１および図２に示すように、一対の樹脂第１側面６３は、第２方向Ｙに離間して形成されている。一対の樹脂第１側面６３は、互いに反対側を向いている。本実施形態においては、一方の樹脂第１側面６３から、複数の第１端子３および一対の第１支持端子５１がそれぞれ露出している。また、他方の樹脂第１側面６３から、複数の第２端子４および一対の第２支持端子５２がそれぞれ露出している。一対の樹脂第１側面６３はそれぞれ、樹脂第１側面上部６３１、樹脂第１側面中央部６３２および樹脂第１側面下部６３３を有する。
図３〜図６に示すように、樹脂第１側面上部６３１は、上端が樹脂上面６１につながり、下端が樹脂第１側面中央部６３２につながっている部分である。樹脂第１側面上部６３１は、その上端が半導体装置Ａ１の内部側に位置するように傾斜している。
図３〜図６に示すように、樹脂第１側面中央部６３２は、上端が樹脂第１側面上部６３１につながり、下端が樹脂第１側面下部６３３につながっている部分である。樹脂第１側面中央部６３２は、樹脂上面６１および樹脂下面６２に対して垂直である。一方の樹脂第１側面中央部６３２から、複数の第１端子３および一対の第１支持端子５１がそれぞれ露出している。他方の樹脂第１側面中央部６３２から、複数の第２端子４および一対の第２支持端子５２がそれぞれ露出している。
図３〜図６に示すように、樹脂第１側面下部６３３は、上端が樹脂第１側面中央部６３２につながり、下端が樹脂下面６２につながっている部分である。樹脂第１側面下部６３３は、その下端が半導体装置Ａ１の内部側に位置するように傾斜している。
図１および図２に示すように、一対の樹脂第２側面６４は、第１方向Ｘに離間して形成されている。一対の樹脂第２側面６４は、互いに反対側を向いている。図２、図５および図６に示すように、本実施形態においては、一対の樹脂第２側面６４から導電支持部材８０が露出していない。一対の樹脂第２側面６４はそれぞれ、樹脂第２側面上部６４１、樹脂第２側面中央部６４２および樹脂第２側面下部６４３を有する。
図３〜図６に示すように、樹脂第２側面上部６４１は、上端が樹脂上面６１につながり、下端が樹脂第２側面中央部６４２につながっている部分である。樹脂第２側面上部６４１は、その上端が半導体装置Ａ１の内部側に位置するように傾斜している。
図３〜図６に示すように、樹脂第２側面中央部６４２は、上端が樹脂第２側面上部６４１につながり、下端が樹脂第２側面下部６４３につながっている部分である。樹脂第２側面中央部６４２は、樹脂上面６１および樹脂下面６２に対して垂直であり、かつ樹脂第１側面中央部６３２と直交している。本実施形態においては、半導体装置Ａ１の厚さ方向において、樹脂第２側面中央部６４２の高さと、樹脂第１側面中央部６３２の高さとは、略同一である。
図３〜図６に示すように、樹脂第２側面下部６４３は、上端が樹脂第２側面中央部６４２につながり、下端が樹脂下面６２につながっている部分である。樹脂第２側面下部６４３は、その下端が半導体装置Ａ１の内部側に位置するように傾斜している。
複数のボンディングワイヤ７１は、半導体装置Ａ１の内部において、先述した複数の第１端子３、複数の第２端子４および支持端子５とともに、半導体素子１１および絶縁素子１２が所定の機能を果たすための導電経路を構成している。複数のボンディングワイヤ７１は、複数の第１ボンディングワイヤ７１１、複数の第２ボンディングワイヤ７１２、複数の第３ボンディングワイヤ７１３、複数の第４ボンディングワイヤ７１４を含む。
図２に示すように、複数の第１ボンディングワイヤ７１１は、制御素子１１１と、複数の第１端子３および一対の第１支持端子５１との導電経路を構成している。複数の第１ボンディングワイヤ７１１によって、制御素子１１１は、少なくとも一つ以上の第１端子３および第１支持端子５１と導通している。複数の第１ボンディングワイヤ７１１はそれぞれ、制御素子１１１のパッド１１１ａと、第１中間端子３１のパッド部３１２、第１側端子３２のパッド部３２２または第１支持端子５１のパッド部５１２とにボンディングされている。
図２に示すように、複数の第２ボンディングワイヤ７１２は、絶縁素子１２と制御素子１１１との導電経路を構成している。複数の第２ボンディングワイヤ７１２によって、絶縁素子１２および制御素子１１１は互いに導通している。複数の第２ボンディングワイヤ７１２はそれぞれ、絶縁素子１２のパッド１２ａおよび制御素子１１１のパッド１１１ａにボンディングされている。本実施形態においては、複数の第２ボンディングワイヤ７１２は、第２方向Ｙに沿って配置されている。
図２に示すように、複数の第３ボンディングワイヤ７１３は、絶縁素子１２と駆動素子１１２との導電経路を構成している。複数の第３ボンディングワイヤ７１３によって、絶縁素子１２および駆動素子１１２は互いに導通している。複数の第３ボンディングワイヤ７１３はそれぞれ、絶縁素子１２のパッド１２ａおよび駆動素子１１２のパッド１１２ａにボンディングされている。本実施形態においては、複数の第３ボンディングワイヤ７１３は、第２方向Ｙに沿って配置されている。
図２に示すように、複数の第４ボンディングワイヤ７１４は、駆動素子１１２と、複数の第２端子４および一対の第２支持端子５２との導電経路を構成している。複数の第４ボンディングワイヤ７１４によって、駆動素子１１２は、少なくとも一つ以上の第２端子４および第２支持端子５２と導通している。複数の第４ボンディングワイヤ７１４はそれぞれ、駆動素子１１２のパッド１１２ａと、第２中間端子４１のパッド部４１２、第２側端子４２のパッド部４２２または第２支持端子５２のパッド部５２２とにボンディングされている。
図１０〜図１４は、半導体装置Ａ１のボンディングワイヤ７１のワイヤボンディングを示す要部断面図である。
絶縁素子１２にボンディングされた複数の第２ボンディングワイヤ７１２および第３ボンディングワイヤ７１３のすべてに、絶縁素子１２にボンディングされた第１ボンディング部７１２ａおよび第１ボンディング部７１３ａが形成されている。図１０〜図１４に基づき、第２ボンディングワイヤ７１２および第３ボンディングワイヤ７１３のワイヤボンディングの過程について説明する。
図１０に示すように、キャピラリ８８を絶縁素子１２に向かって下降させ、ワイヤ８７１の先端を絶縁素子１２のパッド１２ａに押しつける。このとき、キャピラリ８８の自重およびキャピラリ８８から発振される超音波などの作用によって、ワイヤ８７１の先端がパッド１２ａに圧着される。キャピラリ８８は、貫通孔を有する筒状であり、その先端が緩やかな曲面によって構成されている。キャピラリ８８から、ボンディングワイヤ７１となるワイヤ８７１が進退自在に送り出される。次いで、図１１に示すように、ワイヤ８７１を送り出しながらキャピラリ８８を上昇させることで、パッド１２ａ上に第２ボンディングワイヤ７１２の第１ボンディング部７１２ａが形成される。第３ボンディングワイヤ７１３の第１ボンディング部７１３ａも同様に形成される。
次いで、図１２に示すように、制御素子１１１のパッド１１１ａの直上にキャピラリ８８を移動させ、さらにキャピラリ８８を下降させることにより、キャピラリ８８の先端をパッド１１１ａに押しつける。このとき、ワイヤ８７１がキャピラリ８８の先端とパッド１１１ａとに挟まれるとともに、ワイヤ８７１の一部がキャピラリ８８の先端に付着する。次いで、図１３に示すように、キャピラリ８８を上昇させることで、ワイヤ８７１が切断され、パッド１１１ａ上に第２ボンディングワイヤ７１２の第２ボンディング部７１２ｂが形成される。以上の過程により、絶縁素子１２と制御素子１１１とにボンディングされた第２ボンディングワイヤ７１２が形成される。
図１４に示すように、第３ボンディングワイヤ７１３の第２ボンディング部７１３ｂの形成にあたっては、キャピラリ８８の先端を駆動素子１１２のパッド１１２ａに押しつける。このとき、ワイヤ８７１がキャピラリ８８の先端とパッド１１２ａとに挟まれる。該先端は、第２ボンディングワイヤ７１２を形成したときのキャピラリ８８の先端に対して、ワイヤ８７１を挟んで反対側に位置する。このようなワイヤボンディングの過程をとることで、ワイヤボンディングの阻害要因となるキャピラリ８８の先端に付着するワイヤ８７１の偏りを抑制することができる。
内装めっき層７２は、複数の第１端子３と、複数の第２端子４と、支持端子５とに形成された部位を有する。具体的な該部位は、先述した複数の第１端子３、複数の第２端子４および支持端子５についての説明において示している。本実施形態においては、内装めっき層７２は、第１ダイパッド２１の第１ダイパッド上面２１１および第２ダイパッド２２の第２ダイパッド上面２２１にも形成されている。図９に示すように、内装めっき層７２は、リードフレーム８１において斜線部で示された領域に形成される。内装めっき層７２は、ワイヤボンディング時の衝撃からリードフレーム８１を保護する機能を果たす。内装めっき層７２は、たとえばＡｇからなる。
外装めっき層７３は、複数の第１端子３および一対の第１支持端子５１と、複数の第２端子４および一対の第２支持端子５２とが、それぞれ一対の樹脂第１側面６３より露出した部分に形成されている。外装めっき層７３は、ハンダ接合によって半導体装置Ａ１をインバータ装置の回路基板に表面実装させる際に、前記露出した部分へのハンダの付着を良好なものにしつつ、ハンダ接合に起因した前記露出した部分の侵食を防止する機能を果たす。外装めっき層７３は、たとえばハンダなどのＳｎを含む合金からなる。
次に、半導体装置Ａ１の作用効果について説明する。
本実施形態によれば、複数の第１端子３および複数の第２端子４は、一対の樹脂第１側面６３からそれぞれ露出している。また、半導体装置Ａ１を構成するダイパッド２、複数の第１端子３、複数の第２端子４および支持端子５は、いずれも導電支持部材８０の各構成部材である。そして、一対の樹脂第２側面６４から、アイランドサポートなどの導電支持部材８０が露出していない。このような構成とすることで、複数の第１端子３よりも高電圧が印加される複数の第２端子４の近傍に、封止樹脂６から露出した導電支持部材８０の金属部が存在しなくなる。したがって、半導体装置Ａ１のさらなる絶縁耐圧の向上を図ることが可能となる。
絶縁素子１２にボンディングされた複数の第２ボンディングワイヤ７１２および第３ボンディングワイヤ７１３は、第２方向Ｙに沿って配置されている。たとえば、半導体装置Ａ１を電気自動車、またはハイブリッド自動車のインバータ装置に搭載した場合、複数の第２ボンディングワイヤ７１２に印加される電圧は約５Ｖであることに対し、複数の第３ボンディングワイヤ７１３に印加される電圧は約６００Ｖ以上である。したがって、このような複数の第２ボンディングワイヤ７１２および第３ボンディングワイヤ７１３の配置は、半導体装置Ａ１のさらなる絶縁耐圧の向上の観点から好ましい。
半導体装置Ａ１のさらなる絶縁耐圧の向上を図るため、複数の第１端子３と複数の第２端子４との離間距離は長くなる傾向となる。そこで、半導体素子１１、絶縁素子１２およびダイパッド２の平面視形状を、いずれも第１方向Ｘを長辺とすることで、半導体装置Ａ１の大型化を回避することができる。
第１ダイパッド２１および第２ダイパッド２２は、ともに第２方向Ｙの略中央の位置において、一対の第１支持端子５１および第２支持端子５２によってそれぞれ両端支持されている。封止樹脂６の形成において、金型内に注入された溶融樹脂がダイパッド２に接触し、ダイパッド２に半導体装置Ａ１の厚さ方向の変位が生じる。したがって、このような構成とすることで、該変位を抑制し、半導体装置Ａ１の不具合を回避することができる。
封止樹脂６の形成にあたっては、一般的にリードフレーム８１の隅から金型内に溶融樹脂を注入する。本実施形態によれば、一対の樹脂第２側面６４からアイランドサポートなどの導電支持部材８０が露出していない。このような構成とすることで、第２方向Ｙの中央から前記溶融樹脂を注入することができるため、封止樹脂６に空隙が発生することを抑制できる。
図１５〜図１８は、本発明の他の実施の形態を示している。なお、これらの図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略することとする。
〔第２実施形態〕
図１５および図１６に基づき、本発明の第２実施形態にかかる半導体装置Ａ２について説明する。
図１５は、理解の便宜上、封止樹脂６を省略した半導体装置Ａ２を示す平面図である。図１６は、図１５のＸＶＩ−ＸＶＩ線（一点鎖線）に沿う断面図である。なお、図１５においては、封止樹脂６を想像線（二点鎖線）により図示している。図１６においては、封止樹脂６を省略せず図示している。本実施形態においては、半導体装置Ａ２は、平面視矩形状である。
本実施形態の半導体装置Ａ２は、第１ダイパッド２１の形状が、先述した半導体装置Ａ１と異なる。図１５および図１６に示すように、第１ダイパッド２１に貫通孔２１３が形成されている。本実施形態においては、貫通孔２１３は、第１ダイパッド２１において制御素子１１１および絶縁素子１２との間に位置する領域に、３箇所形成されている。貫通孔２１３はそれぞれ、第１方向Ｘに延びた長孔である。なお、貫通孔２１３の個数および平面視形状は、自由に設定することが可能である。図１５に示すように、第１ダイパッド２１において、一対の第１支持端子５１および貫通孔２１３は、第１方向Ｘに沿った直線Ｎ（一点鎖線）上に配置されている。
本実施形態によっても、半導体装置Ａ２のさらなる絶縁耐圧の向上を図ることが可能となる。また、本実施形態によれば、第１ダイパッド２１に貫通孔２１３が形成されている。第１ダイパッド２１の面積は、第２ダイパッド２２の面積よりも広いため、封止樹脂６の形成にあたって、第１ダイパッド２１の近傍に位置する封止樹脂６の部分に空隙が発生しやすい。そこで、第１ダイパッド２１に貫通孔２１３が形成されることで、封止樹脂６の形成にあたって金型内に注入された溶融樹脂が十分に充填され、封止樹脂６に空隙が発生することをより抑制できる。
〔第３実施形態〕
図１７および図１８に基づき、本発明の第３実施形態にかかる半導体装置Ａ３について説明する。
図１７は、理解の便宜上、封止樹脂６を省略した半導体装置Ａ３を示す平面図である。図１８は、図１７における右上の領域の部分拡大図である。なお、図１７および図１８においては、封止樹脂６を想像線（二点鎖線）により図示している。また、図１８においては、第２支持端子５２に第２方向Ｙの引抜力が作用し、第２ダイパッド２２が封止樹脂６から抜け出そうとしたときの状態を想像線（二点鎖線）により図示している。本実施形態においては、半導体装置Ａ３は、平面視矩形状である。
本実施形態の半導体装置Ａ３は、複数の第２端子４のうち、一対の第２側端子４２の形状と、一対の第１支持端子５１の形状とが、先述した半導体装置Ａ１およびＡ２と異なる。図１７および図１８に示すように、第１方向Ｘにおいて、一対の第２支持端子５２のそれぞれの外側に配置された第２端子４、すなわち一対の第２側端子４２に、第２支持端子５２に向かって突出した突起部４２３がそれぞれ形成されている。本実施形態においては、突起部４２３の平面視形状は、台形である。なお、突起部４２３の平面視形状は、矩形などいかなる形状をもとることができる。リードフレーム８１の加工の性質上、同様に、一対の第１支持端子５１にも、第１側端子３２に向かって突出した突起部５１３がそれぞれ形成されている。
本実施形態によっても、半導体装置Ａ３のさらなる絶縁耐圧の向上を図ることが可能となる。また、本実施形態によれば、一対の第２側端子４２に突起部４２３がそれぞれ形成されている。第２ダイパッド２２の面積は、第１ダイパッド２１の面積よりも狭いため、第２ダイパッド２２と封止樹脂６との接合力は、第１ダイパッド２１と封止樹脂６との接合力よりも小さくなる。そのため、封止樹脂６を形成した後、個片とするためリードフレーム８１を切断する際、第２支持端子５２に作用する第２方向Ｙの引抜力によって、第２ダイパッド２２が封止樹脂６から抜け出すおそれがある。図１８に示すように、一対の第２支持端子５２に作用する前記引抜力の方向（第２方向Ｙ）に対して直角である方向（第１方向Ｘ）に、突起部４２３が突出している。このため、第２支持端子５２に前記引抜力が作用し、第２ダイパッド２２が封止樹脂６から抜け出そうとすると、第２支持端子５２が突起部４２３から反作用を受ける状態となる。これにより、第２ダイパッド２２が封止樹脂６から抜け出すことを防止することができる。
本発明にかかる半導体装置は、先述した実施の形態に限定されるものではない。本発明にかかる半導体装置の各部の具体的な構成は、種々に設計変更自在である。
Ａ１，Ａ２，Ａ３：半導体装置
１１：半導体素子
１１１：制御素子
１１１ａ：パッド
１１２：駆動素子
１１２ａ：パッド
１２：絶縁素子
１２ａ：パッド
２：ダイパッド
２１：第１ダイパッド
２１１：第１ダイパッド上面
２１２：第１ダイパッド下面
２１３：貫通孔
２２：第２ダイパッド
２２１：第２ダイパッド上面
２２２：第２ダイパッド下面
３：第１端子
３１：第１中間端子
３１１：リード部
３１２：パッド部
３２：第１側端子
３２１：リード部
３２２：パッド部
４：第２端子
４１：第２中間端子
４１１：リード部
４１２：パッド部
４２：第２側端子
４２１：リード部
４２２：パッド部
４２３：突起部
５：支持端子
５１：第１支持端子
５１１：リード部
５１２：パッド部
５１３：突起部
５２：第２支持端子
５２１：リード部
５２２：パッド部
５２４：連結部
６：封止樹脂
６１：樹脂上面
６２：樹脂下面
６３：樹脂第１側面
６３１：樹脂第１側面上部
６３２：樹脂第１側面中央部
６３３：樹脂第１側面下部
６４：樹脂第２側面
６４１：樹脂第２側面上部
６４２：樹脂第２側面中央部
６４３：樹脂第２側面下部
７１：ボンディングワイヤ
７１１：第１ボンディングワイヤ
７１２：第２ボンディングワイヤ
７１２ａ：第１ボンディング部
７１２ｂ：第２ボンディング部
７１３：第３ボンディングワイヤ
７１３ａ：第１ボンディング部
７１３ｂ：第２ボンディング部
７１４：第４ボンディングワイヤ
７２：内装めっき層
７３：外装めっき層
８０：導電支持部材
８１：リードフレーム
８１１：外枠
８１２：アイランド部
８１２ａ：第１アイランド部
８１２ｂ：第２アイランド部
８１３：第１リード
８１３ａ：第１中間リード
８１３ｂ：第１側リード
８１４：第２リード
８１４ａ：第２中間リード
８１４ｂ：第２側リード
８１５：支持リード
８１５ａ：第１支持リード
８１５ｂ：第２支持リード
８１６：ダムバー
８７１：ワイヤ
８８：キャピラリ
Ｘ：第１方向
Ｙ：第２方向
Ｎ：直線

Claims (30)

  1. 半導体素子と、
    前記半導体素子を搭載するダイパッド、第１方向に沿って配列された複数の第１端子、前記第１方向に沿って配列され、かつ前記第１方向に対して直角である第２方向において、前記半導体素子を挟んで前記複数の第１端子の反対側に位置する複数の第２端子および前記ダイパッドに連結された支持端子を含む導電支持部材と、
    前記複数の第１端子、前記複数の第２端子および前記支持端子のそれぞれ一部ずつと、前記半導体素子および前記ダイパッドとを覆う封止樹脂と、を備える半導体装置であって、
    前記封止樹脂は、前記第２方向に離間して形成された一対の樹脂第１側面と、前記第１方向に離間して形成された一対の樹脂第２側面と、を有し、
    前記複数の第１端子および前記複数の第２端子が、前記一対の樹脂第１側面からそれぞれ露出し、
    前記導電支持部材が、前記一対の樹脂第２側面から露出していないことを特徴とする、半導体装置。
  2. 前記ダイパッドは、第１ダイパッドおよび第２ダイパッドを含み、前記第２方向において、前記第１ダイパッドおよび前記第２ダイパッドは互いに離間して配置されている、請求項１に記載の半導体装置。
  3. 前記支持端子は、前記第１方向に離間して配置された一対の支持端子を含み、前記第１方向において、前記一対の支持端子は前記ダイパッドの両端に連結されている、請求項１または２に記載の半導体装置。
  4. 前記一対の支持端子は、前記第１ダイパッドに連結された一対の第１支持端子と、前記第２ダイパッドに連結された一対の第２支持端子と、を含み、前記一対の第１支持端子および前記一対の第２支持端子は、前記一対の樹脂第１側面からそれぞれ露出している、請求項３に記載の半導体装置。
  5. 前記半導体素子は、制御素子と、前記制御素子よりも高い電圧を必要とする駆動素子と、を含み、前記第１ダイパッドに前記制御素子が搭載され、前記第２ダイパッドに前記駆動素子が搭載されている、請求項３または４に記載の半導体装置。
  6. 前記制御素子は、少なくとも一つ以上の前記第１端子と導通し、前記駆動素子は、少なくとも一つ以上の前記第２端子と導通している、請求項５に記載の半導体装置。
  7. 前記制御素子は、少なくとも一つ以上の前記第１支持端子と導通し、前記駆動素子は、少なくとも一つ以上の前記第２支持端子と導通している、請求項６に記載の半導体装置。
  8. 前記制御素子および前記駆動素子と導通する絶縁素子をさらに備え、前記第２方向において、前記絶縁素子は前記制御素子と前記駆動素子との間に位置する、請求項５ないし７のいずれかに記載の半導体装置。
  9. 前記絶縁素子に、インダクタが形成されている、請求項８に記載の半導体装置。
  10. 前記制御素子、前記駆動素子および前記絶縁素子の平面視形状は、いずれも前記第１方向を長辺とする長矩形である、請求項９に記載の半導体装置。
  11. 前記第１ダイパッドの面積は、前記第２ダイパッドの面積よりも広く、かつ前記第１ダイパッドに前記絶縁素子が搭載されている、請求項９または１０に記載の半導体装置。
  12. 前記第１ダイパッドに貫通孔が形成されている、請求項１１に記載の半導体装置。
  13. 前記第１ダイパッドにおいて、前記一対の第１支持端子および前記貫通孔は、前記第１方向に沿った直線上に配置されている、請求項１２に記載の半導体装置。
  14. 前記第１ダイパッドおよび前記第２ダイパッドの平面視形状は、いずれも前記第１方向を長辺とする長矩形である、請求項１１ないし１３のいずれかに記載の半導体装置。
  15. 前記複数の第１端子および前記一対の第１支持端子は、一方の前記樹脂第１側面からそれぞれ露出している、請求項１１ないし１４のいずれかに記載の半導体装置。
  16. 前記第１方向において、前記一対の第１支持端子は前記複数の第１端子の両側に配置されている、請求項１５に記載の半導体装置。
  17. 前記複数の第２端子および前記一対の第２支持端子は、他方の樹脂第１側面からそれぞれ露出している、請求項１５に記載の半導体装置。
  18. 前記第１方向において、前記一対の第２支持端子のそれぞれの両側に、前記第２端子が配置されている、請求項１７に記載の半導体装置。
  19. 前記第１方向において、前記一対の第２支持端子のそれぞれの外側に配置された前記第２端子に、前記第２支持端子に向かって突出した突起部が形成されている、請求項１８に記載の半導体装置。
  20. 前記制御素子、または前記駆動素子にボンディングされた複数のボンディングワイヤをさらに備え、前記複数のボンディングワイヤの一部は、少なくとも一つ以上の前記第１端子、または前記第２端子にボンディングされている、請求項８に記載の半導体装置。
  21. 前記複数のボンディングワイヤの一部は、少なくとも一つ以上の前記第１支持端子、または前記第２支持端子にボンディングされている、請求項２０に記載の半導体装置。
  22. 前記複数のボンディングワイヤの一部は、前記絶縁素子にボンディングされている、請求項２０または２１に記載の半導体装置。
  23. 前記絶縁素子にボンディングされた前記複数のボンディングワイヤは、前記第２方向に沿って配置されている、請求項２２に記載の半導体装置。
  24. 前記絶縁素子にボンディングされた前記複数のボンディングワイヤのすべてに、前記絶縁素子にボンディングされた第１ボンディング部が形成されている、請求項２３に記載の半導体装置。
  25. 前記導電支持部材は、Ｃｕを含む合金からなる、請求項１に記載の半導体装置。
  26. 前記封止樹脂は、電気絶縁性を有するエポキシ樹脂からなる、請求項１に記載の半導体装置。
  27. 前記複数の第１端子と、前記複数の第２端子と、前記支持端子と、に形成された部位を有する内装めっき層をさらに備える、請求項２１に記載の半導体装置。
  28. 前記内装めっき層は、Ａｇからなる、請求項２７に記載の半導体装置。
  29. 前記複数の第１端子および前記一対の第１支持端子と、前記複数の第２端子および前記一対の第２支持端子と、がそれぞれ前記一対の樹脂第１側面から露出した部分に形成された外装めっき層をさらに備える、請求項１７に記載の半導体装置。
  30. 前記外装めっき層は、Ｓｎを含む合金からなる、請求項２９に記載の半導体装置。
JP2015084132A 2015-04-16 2015-04-16 半導体装置 Active JP6522402B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2015084132A JP6522402B2 (ja) 2015-04-16 2015-04-16 半導体装置
US15/095,848 US9831161B2 (en) 2015-04-16 2016-04-11 Support terminal integral with die pad in semiconductor package
US15/792,212 US10056318B2 (en) 2015-04-16 2017-10-24 Support terminal integral with die pad in semiconductor package
US16/045,342 US10497644B2 (en) 2015-04-16 2018-07-25 Semiconductor device with first and second semiconductor chips connected to insulating element
US16/671,699 US11177198B2 (en) 2015-04-16 2019-11-01 Plurality of lead frames electrically connected to inductor chip
US17/499,018 US11699641B2 (en) 2015-04-16 2021-10-12 Semiconductor device
US18/324,424 US20230298981A1 (en) 2015-04-16 2023-05-26 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015084132A JP6522402B2 (ja) 2015-04-16 2015-04-16 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019082858A Division JP6718540B2 (ja) 2019-04-24 2019-04-24 半導体装置

Publications (2)

Publication Number Publication Date
JP2016207714A true JP2016207714A (ja) 2016-12-08
JP6522402B2 JP6522402B2 (ja) 2019-05-29

Family

ID=57128542

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015084132A Active JP6522402B2 (ja) 2015-04-16 2015-04-16 半導体装置

Country Status (2)

Country Link
US (6) US9831161B2 (ja)
JP (1) JP6522402B2 (ja)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020012957A1 (ja) * 2018-07-12 2020-01-16 ローム株式会社 半導体装置
WO2020250592A1 (ja) * 2019-06-11 2020-12-17 ローム株式会社 半導体装置
WO2022080134A1 (ja) * 2020-10-16 2022-04-21 ローム株式会社 半導体装置
WO2022085394A1 (ja) * 2020-10-20 2022-04-28 ローム株式会社 半導体装置
WO2022130906A1 (ja) * 2020-12-18 2022-06-23 ローム株式会社 半導体装置
WO2022137996A1 (ja) * 2020-12-24 2022-06-30 ローム株式会社 半導体装置
WO2022145177A1 (ja) * 2021-01-04 2022-07-07 ローム株式会社 半導体装置
WO2022168606A1 (ja) * 2021-02-02 2022-08-11 ローム株式会社 半導体装置
WO2022176690A1 (ja) * 2021-02-16 2022-08-25 ローム株式会社 半導体装置、半導体装置の設計方法および半導体装置の製造方法
WO2022196294A1 (ja) * 2021-03-19 2022-09-22 ローム株式会社 半導体装置
WO2022202129A1 (ja) * 2021-03-26 2022-09-29 ローム株式会社 半導体装置
WO2022209584A1 (ja) * 2021-03-29 2022-10-06 ローム株式会社 半導体装置
WO2022220013A1 (ja) * 2021-04-16 2022-10-20 ローム株式会社 半導体装置
WO2023095659A1 (ja) * 2021-11-29 2023-06-01 ローム株式会社 半導体装置
WO2023176370A1 (ja) * 2022-03-17 2023-09-21 ローム株式会社 半導体素子および半導体装置
WO2023176332A1 (ja) * 2022-03-17 2023-09-21 ローム株式会社 電子装置
DE112022000727T5 (de) 2021-01-19 2023-11-23 Rohm Co., Ltd. Halbleiterbauteil
WO2023223843A1 (ja) * 2022-05-16 2023-11-23 ローム株式会社 半導体装置
WO2024070967A1 (ja) * 2022-09-29 2024-04-04 ローム株式会社 信号伝達装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6395304B2 (ja) * 2013-11-13 2018-09-26 ローム株式会社 半導体装置および半導体モジュール
JP6522402B2 (ja) 2015-04-16 2019-05-29 ローム株式会社 半導体装置
DE102016112289B4 (de) * 2016-07-05 2020-07-30 Danfoss Silicon Power Gmbh Leiterrahmen und Verfahren zur Herstellung desselben
JP6349470B1 (ja) * 2017-02-20 2018-06-27 新電元工業株式会社 電子装置、接続体及び電子装置の製造方法
EP3462482A1 (en) * 2017-09-27 2019-04-03 Nexperia B.V. Surface mount semiconductor device and method of manufacture
US20190206770A1 (en) * 2017-12-29 2019-07-04 Texas Instruments Incorporated Integrated circuit package with lead lock
EP3575262B1 (en) * 2018-05-22 2021-04-14 Murata Manufacturing Co., Ltd. Reducing crosstalk in a mixed-signal multi-chip mems device package
JP7178184B2 (ja) * 2018-06-07 2022-11-25 ローム株式会社 半導体装置
US20210043466A1 (en) * 2019-08-06 2021-02-11 Texas Instruments Incorporated Universal semiconductor package molds
CN110534437B (zh) * 2019-08-29 2021-03-16 宜兴市三鑫电子有限公司 一种基于igbt模块的母排的新型制备工艺
US11329025B2 (en) * 2020-03-24 2022-05-10 Texas Instruments Incorporated Multi-chip package with reinforced isolation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04242966A (ja) * 1990-08-09 1992-08-31 Fuji Electric Co Ltd 樹脂封止形半導体装置
JP2002164494A (ja) * 2000-11-28 2002-06-07 Hitachi Cable Ltd リードフレーム、半導体装置、及びその製造方法
JP2005167013A (ja) * 2003-12-03 2005-06-23 Renesas Technology Corp 半導体装置及び電子装置
JP2013051547A (ja) * 2011-08-31 2013-03-14 Renesas Electronics Corp 半導体集積回路及びそれを備えた駆動装置
JP2015008229A (ja) * 2013-06-25 2015-01-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068437A (ja) 1998-08-24 2000-03-03 Oki Electric Ind Co Ltd 半導体リードフレームと樹脂モールド用金型及び半導体装置の製造方法
JP4286465B2 (ja) * 2001-02-09 2009-07-01 三菱電機株式会社 半導体装置とその製造方法
JP3839267B2 (ja) * 2001-03-08 2006-11-01 株式会社ルネサステクノロジ 半導体装置及びそれを用いた通信端末装置
JP2004303861A (ja) 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置およびその製造方法
US7064442B1 (en) * 2003-07-02 2006-06-20 Analog Devices, Inc. Integrated circuit package device
JP4489485B2 (ja) * 2004-03-31 2010-06-23 株式会社ルネサステクノロジ 半導体装置
JP4426955B2 (ja) * 2004-11-30 2010-03-03 株式会社ルネサステクノロジ 半導体装置
JP4435074B2 (ja) * 2005-11-15 2010-03-17 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
KR100950378B1 (ko) * 2007-01-31 2010-03-29 야마하 가부시키가이샤 반도체 장치와 패키징 구조체
US20130015567A1 (en) * 2010-10-21 2013-01-17 Panasonic Corporation Semiconductor device and production method for same
JP5514134B2 (ja) 2011-02-14 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6104512B2 (ja) 2011-04-01 2017-03-29 ローム株式会社 温度検出装置
JP5926003B2 (ja) 2011-06-10 2016-05-25 ローム株式会社 信号伝達装置及びこれを用いたモータ駆動装置
US8674486B2 (en) * 2011-12-14 2014-03-18 Samsung Electro-Mechanics Isolation barrier device and methods of use
US9717146B2 (en) * 2012-05-22 2017-07-25 Intersil Americas LLC Circuit module such as a high-density lead frame array (HDA) power module, and method of making same
US9147628B2 (en) * 2012-06-27 2015-09-29 Infineon Technoloiges Austria AG Package-in-packages and methods of formation thereof
WO2014097641A1 (ja) * 2012-12-21 2014-06-26 パナソニック株式会社 電子部品パッケージおよびその製造方法
US9929038B2 (en) * 2013-03-07 2018-03-27 Analog Devices Global Insulating structure, a method of forming an insulating structure, and a chip scale isolator including such an insulating structure
JP2014207430A (ja) * 2013-03-21 2014-10-30 ローム株式会社 半導体装置
JP6395304B2 (ja) * 2013-11-13 2018-09-26 ローム株式会社 半導体装置および半導体モジュール
JP6522402B2 (ja) * 2015-04-16 2019-05-29 ローム株式会社 半導体装置
US20160379953A1 (en) * 2015-06-24 2016-12-29 Texas Instruments Incorporated Semiconductor wire bonding and method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04242966A (ja) * 1990-08-09 1992-08-31 Fuji Electric Co Ltd 樹脂封止形半導体装置
JP2002164494A (ja) * 2000-11-28 2002-06-07 Hitachi Cable Ltd リードフレーム、半導体装置、及びその製造方法
JP2005167013A (ja) * 2003-12-03 2005-06-23 Renesas Technology Corp 半導体装置及び電子装置
JP2013051547A (ja) * 2011-08-31 2013-03-14 Renesas Electronics Corp 半導体集積回路及びそれを備えた駆動装置
JP2015008229A (ja) * 2013-06-25 2015-01-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11594517B2 (en) 2018-07-12 2023-02-28 Rohm Co., Ltd. Semiconductor device
JPWO2020012957A1 (ja) * 2018-07-12 2021-05-13 ローム株式会社 半導体装置
JP7001826B2 (ja) 2018-07-12 2022-01-20 ローム株式会社 半導体装置
WO2020012957A1 (ja) * 2018-07-12 2020-01-16 ローム株式会社 半導体装置
WO2020250592A1 (ja) * 2019-06-11 2020-12-17 ローム株式会社 半導体装置
WO2022080134A1 (ja) * 2020-10-16 2022-04-21 ローム株式会社 半導体装置
WO2022085394A1 (ja) * 2020-10-20 2022-04-28 ローム株式会社 半導体装置
WO2022130906A1 (ja) * 2020-12-18 2022-06-23 ローム株式会社 半導体装置
WO2022137996A1 (ja) * 2020-12-24 2022-06-30 ローム株式会社 半導体装置
DE112021006381T5 (de) 2021-01-04 2023-09-28 Rohm Co., Ltd. Halbleiterbauteil
WO2022145177A1 (ja) * 2021-01-04 2022-07-07 ローム株式会社 半導体装置
DE112022000727T5 (de) 2021-01-19 2023-11-23 Rohm Co., Ltd. Halbleiterbauteil
WO2022168606A1 (ja) * 2021-02-02 2022-08-11 ローム株式会社 半導体装置
WO2022176690A1 (ja) * 2021-02-16 2022-08-25 ローム株式会社 半導体装置、半導体装置の設計方法および半導体装置の製造方法
WO2022196294A1 (ja) * 2021-03-19 2022-09-22 ローム株式会社 半導体装置
WO2022202129A1 (ja) * 2021-03-26 2022-09-29 ローム株式会社 半導体装置
WO2022209584A1 (ja) * 2021-03-29 2022-10-06 ローム株式会社 半導体装置
WO2022220013A1 (ja) * 2021-04-16 2022-10-20 ローム株式会社 半導体装置
WO2023095659A1 (ja) * 2021-11-29 2023-06-01 ローム株式会社 半導体装置
WO2023176370A1 (ja) * 2022-03-17 2023-09-21 ローム株式会社 半導体素子および半導体装置
WO2023176332A1 (ja) * 2022-03-17 2023-09-21 ローム株式会社 電子装置
WO2023223843A1 (ja) * 2022-05-16 2023-11-23 ローム株式会社 半導体装置
WO2024070967A1 (ja) * 2022-09-29 2024-04-04 ローム株式会社 信号伝達装置

Also Published As

Publication number Publication date
US9831161B2 (en) 2017-11-28
US10497644B2 (en) 2019-12-03
US20180047659A1 (en) 2018-02-15
US20230298981A1 (en) 2023-09-21
US20180331025A1 (en) 2018-11-15
US20200066619A1 (en) 2020-02-27
US20220028763A1 (en) 2022-01-27
JP6522402B2 (ja) 2019-05-29
US20160307854A1 (en) 2016-10-20
US11177198B2 (en) 2021-11-16
US11699641B2 (en) 2023-07-11
US10056318B2 (en) 2018-08-21

Similar Documents

Publication Publication Date Title
JP6522402B2 (ja) 半導体装置
US8772923B2 (en) Semiconductor device having leads with cutout and method of manufacturing the same
US8987877B2 (en) Semiconductor device
US9673118B2 (en) Power module and method of manufacturing power module
US11798870B2 (en) Semiconductor device
JP7399995B2 (ja) 半導体装置
US9922906B2 (en) Electronic device and manufacturing method of electronic device
WO2022145177A1 (ja) 半導体装置
JP6718540B2 (ja) 半導体装置
US20230402354A1 (en) Semiconductor device
US20240112995A1 (en) Semiconductor equipment
CN111354709B (zh) 半导体装置及其制造方法
US20240030109A1 (en) Semiconductor device
US20240030212A1 (en) Semiconductor device
WO2022220013A1 (ja) 半導体装置
WO2023140042A1 (ja) 半導体装置
WO2022080134A1 (ja) 半導体装置
US20230335529A1 (en) Semiconductor device
WO2022168606A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180316

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190402

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190424

R150 Certificate of patent or registration of utility model

Ref document number: 6522402

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250