JP4435074B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP4435074B2
JP4435074B2 JP2005330301A JP2005330301A JP4435074B2 JP 4435074 B2 JP4435074 B2 JP 4435074B2 JP 2005330301 A JP2005330301 A JP 2005330301A JP 2005330301 A JP2005330301 A JP 2005330301A JP 4435074 B2 JP4435074 B2 JP 4435074B2
Authority
JP
Japan
Prior art keywords
lead
semiconductor device
wire
chip
island
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005330301A
Other languages
English (en)
Other versions
JP2007141947A (ja
Inventor
直人 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2005330301A priority Critical patent/JP4435074B2/ja
Priority to US11/594,723 priority patent/US7521778B2/en
Publication of JP2007141947A publication Critical patent/JP2007141947A/ja
Application granted granted Critical
Publication of JP4435074B2 publication Critical patent/JP4435074B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、特に、リードフレームに半導体チップが載置された半導体装置に関する。
リードフレームに半導体チップが載置された半導体装置として、従来、特許文献１〜特許文献３に記載のものがある。
このうち、特許文献１および特許文献２においては、リードフレームの両面に半導体チップが搭載されている。
特許文献１には、配線基板の両面に半導体チップを搭載し、ワイヤボンディング後、樹脂封入を片面ずつ行うことが記載されている。
また、特許文献２には、リードフレームに、アイランド部との距離が異なる複数の端子部を設けることが記載されている。
一方、特許文献３には、リードフレームの片面に半導体チップが搭載された構成が示されている。この構成においては、多層配線基板の一方の面に複数の半導体チップを搭載するとともに、半導体チップの搭載面の裏面において、配線基板にリードフレームが接続されている。
特開昭６２―２９１１５６号公報 特開平５−１５２５０３号公報 特開平９−２８３６８９号公報
ところが、上述した従来の装置においては、配線設計の自由度の点で改善の余地があった。この点を具体的に説明すると、特許文献１〜特許文献３に記載の装置においては、いずれも、リードフレームまたは配線基板とチップとがワイヤにより接続されている。このとき、通常は、チップに設けられた導電部材と、当該導電部材に近接する外部接続端子とが接続される。このため、チップと外部接続端子との導通経路の構成および配置が制限される場合があった。
本発明によれば、
アイランド部と複数のリード部とを備えるリードフレームと、
前記リードフレームのチップ搭載面において、前記アイランド部に載置されるとともに、前記アイランド部に対向する面の裏面に導電性の電極パッドが設けられた半導体チップと、
前記電極パッドと前記リード部とを接続する導電性の第一ワイヤと、
前記複数のリード部うち、一のリード部と他のリード部とを接続する導電性の第二ワイヤと、
前記半導体チップを封止する封止樹脂と、
を含み、
前記一のリード部と前記他のリード部とが、前記アイランド部を介して設けられ、
前記第二ワイヤが、前記チップ搭載面の裏面側で、前記一のリード部と前記他のリード部とを接続する、半導体装置が提供される。
また、本発明によれば、
導電性の電極パッドが設けられた表面と、裏面と、を有する半導体チップの前記裏面を、アイランド部および複数のリード部を有するリードフレームの前記アイランド部のチップ搭載面に対向させて、前記半導体チップを前記リードフレームに載置するステップと、
前記電極パッドと前記リード部とを導電性の第一ワイヤにより接続するステップと、
前記複数のリード部うち、一のリード部と他のリード部とを導電性の第二ワイヤにより接続するステップと、
前記半導体チップを封止樹脂で封止するステップと、
を含み、
前記一のリード部と前記他のリード部とが、前記アイランド部を介して設けられ、
第一ワイヤにより接続する前記ステップにおいて、前記チップ搭載面の側で、前記電極パッドと前記リード部とを接続するとともに、
第二ワイヤにより接続する前記ステップにおいて、前記チップ搭載面の裏面側で、前記一のリード部と前記他のリード部とを接続する、半導体装置の製造方法が提供される。
本発明によれば、異なるリード部間が、第二ワイヤによって接続されるため、半導体装置全体の配線設計の自由度を向上させることができる。
以上説明したように本発明によれば、リードフレームのリード部間を接続することにより、半導体装置の配線設計の自由度を向上させる技術が実現される。
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
また、以下の実施形態においては、リードフレーム上に二つの半導体チップが並置されている構成を例に説明するが、リードフレーム上に搭載される半導体チップの数に制限はなく、一つであってもよいし、二つまたは三つ以上の複数であってもよい。
（第一の実施形態）
図１は、本実施形態の半導体装置の構成を示す平面図である。また、図２は、図１に示した半導体装置１００のＡ−Ａ’断面図である。
図１および図２に示した半導体装置１００は、アイランド部（アイランド１０１）と複数のリード部（リード部１０４）とを備えるリードフレーム１０２と、リードフレーム１０２のチップ搭載面において、アイランド１０１に載置されるとともに、アイランド１０１に対向する面の裏面に導電性の電極パッド（第一パッド１１７）が設けられた半導体チップ（第一チップ１０９）と、第一パッド１１７とリード部１０４とを接続する導電性の第一ワイヤ（上ワイヤ１１３）と、複数のリード部１０４うち、一のリード部１０４と他のリード部１０４とを接続する導電性の第二ワイヤ（下ワイヤ１１５）と、第一チップ１０９を封止する封止樹脂１０５と、を含む。
また、半導体装置１００は、複数の半導体チップ（第一チップ１０９および第二チップ１１１）を含む。これらの二つの半導体チップは、アイランド１０１の一方の面（チップ搭載面）に並んで配置されている。第一チップ１０９および第二チップ１１１は、それぞれ、リードフレーム１０２とワイヤボンディングされている。
第一チップ１０９には、複数の第一パッド１１７が設けられている。複数の第一パッド１１７は、アイランド１０１に対向する面の裏面において、第一チップ１０９の外周縁に沿って列状に配置されている。
また、第二チップ１１１には、複数の第二パッド１１９が設けられている。複数の第二パッド１１９は、アイランド１０１に対向する面の裏面において、第二チップ１１１の外周縁に沿って列状に配置されている。
電極パッドを周縁に沿って配置しておけば、半導体チップの隣接領域の近傍に設けられている電極パッドと第一リード１０３とを接続できるので、上ワイヤ１１３の長さを短くできる。また、電極パッド間を接続する場合にも、電極パッド間を接続するワイヤの長さを短くすることができる。
アイランド１０１の平面形状は略矩形である。アイランド１０１は、四隅において吊りピン１０７に接続されて、支持されている。
複数のリード部１０４は、アイランド１０１の矩形の辺に沿って並んで配置されている。また、複数のリード部１０４は、アイランド１０１の外周を取り囲むように配置されている。各リード部１０４は、アイランド１０１の矩形の辺に垂直な方向に延在している。
リードフレーム１０２は、アイランド１０１とリード部１０４とを含む。リードフレーム１０２の材料は、たとえば銅等の金属とする。リード部１０４は、第一リード１０３と第二リード１２１とから構成されている。なお、アイランド１０１は、たとえば第一リード１０３と連続一体に形成されていてもよい。
第一リード１０３は、リードフレーム１０２のチップ搭載面側に配置され、上ワイヤ１１３に接続される。第一リード１０３は、封止樹脂１０５に埋設されている領域と、封止樹脂１０５から突出して外部接続端子として機能する領域とを含む。図２においては、アイランド１０１と第一リード１０３とがアイランド１０１の法線方向において同一水準に位置し、これらの下方（裏面側）に第二リード１２１が設けられた構成を例示している。
また、第二リード１２１は、第一リード１０３の下に配置されている。半導体装置１００においては、第二リード１２１の一部が封止樹脂１０５から突出している構成を例示している。さらに具体的には、第二リード１２１は、第一リード１０３における上ワイヤ１１３との接続面の裏面に設けられて、第一リード１０３と電気的に接続されるとともに、下ワイヤ１１５に接続される。
また、第一リード１０３の表面および第二リード１２１の表面が、めっき膜１２３により被覆されている。この外装めっきにより、第一リード１０３と第二リード１２１とが連結されて、電気的に接続されている。リード部１０４をこのような構成とすれば、リード部１０４の強度を向上させることができる。また、第一リード１０３と第二リード１２１との間の接続安定性を向上させることができる。なお、めっき膜１２３の材料は、たとえば銀等の金属とする。
半導体装置１００は、複数の上ワイヤ１１３および複数の下ワイヤ１１５を含む。これらのワイヤは、いずれも、封止樹脂１０５中に埋設されている。なお、図１および後述する図９においては、上ワイヤ１１３を実線で示し、下ワイヤ１１５を破線で示す。
上ワイヤ１１３は、リード部１０４と第一チップ１０９の第一パッド１１７とを接続するワイヤ、リード部１０４と第二チップ１１１の第二パッド１１９とを接続するワイヤ、および第一パッド１１７と第二パッド１１９とを接続するワイヤを含む。上ワイヤ１１３と第一パッド１１７および第二パッド１１９とは、バンプ１２５を介して接続されている。これらの上ワイヤ１１３は、いずれも、リードフレーム１０２のチップ搭載面の側に配置されている。
下ワイヤ１１５は、リードフレーム１０２のチップ搭載面の裏面の側で、異なるリード部１０４間を接続する。下ワイヤ１１５が、チップ搭載面の裏面側で、一のリード部１０４と他のリード部１０４とを接続するため、リード部１０２間の接続をさらに確実に行うことができる。下ワイヤ１１５は、第一チップ１０９および第二チップ１１１の裏面の側を通って一のリード部１０４と他のリード部１０４とを接続することができる。リード部１０４間を裏面側で接続することにより、半導体チップを越えてリード部１０４間を接続する場合にも、ワイヤ同士の接触や、ワイヤの埋設不良等を抑制し、製造安定性を向上させることができる。
下ワイヤ１１５によって接続されるリード部１０４は、矩形のアイランド１０１の異なる辺の側方に配置されている。一のリード部１０４と他のリード部１０４とが、アイランド１０１を介して設けられていてもよい。また、第二リード１２１によって接続される一のリード部１０４と他のリード部１０４とが、アイランド１０１を介して対向して設けられていてもよい。このとき、下ワイヤ１１５は、アイランド１０１の対向する二辺のそれぞれの側方に設けられた第二リード１２１間を接続する。
下ワイヤ１１５が、チップ搭載面の裏面側で、一のリード部１０４と他のリード部１０４とを接続するため、アイランド１０１をまたぐリード部１０４間の接続をさらに確実に行うことができる。このため、半導体装置１００における配線の自由度をさらに確実に向上させることができる。
また、下ワイヤ１１５は、アイランド１０１の隣接する二辺のそれぞれの側方に設けられた下ワイヤ１１５間を接続してもよい。
図１においては、下ワイヤ１１５として、アイランド１０１を挟んで対向するリード部１０４間を接続するものと、アイランド１０１の隣接する辺に設けられたリード部１０４間を接続するものの両方を含む構成が例示されている。
また、第二リード１２１は、接着テープ１２７が設けられている。接着テープ１２７は、リードフレーム１０２の裏面において、第二リード１２１のアイランド１０１側端部またはその近傍に設けられた絶縁部材である。下ワイヤ１１５は、接着テープ１２７よりも半導体装置１００の周縁側において、第二リード１２１に接続されている。こうすることにより、下ワイヤ１１５がチップ搭載面の裏面側で第一リード１０３等に接触しないようにすることができるため、封止樹脂１０５を介して生じるショートをさらに効果的に抑制できる。
次に、図１および図２に示した半導体装置１００の製造方法を説明する。図３〜図８は、半導体装置１００の製造工程を示す断面図である。
半導体装置１００の製造手順は、たとえば以下のステップを含む。
ステップ１０１：導電性の電極パッド（第一パッド１１７）が設けられた表面と、裏面と、を有する半導体チップ（第一チップ１０９）の裏面を、アイランド部（アイランド１０１）および複数のリード部１０４を有するリードフレーム１０２のアイランド１０１のチップ搭載面に対向させて、第一チップ１０９をリードフレーム１０２に載置するステップ、
ステップ１０２：第一チップ１０９とリード部１０４とを導電性の第一ワイヤ（上ワイヤ１１３）により接続するステップ、
ステップ１０３：複数のリード部１０４うち、一のリード部１０４と他のリード部１０４とを導電性の第二ワイヤ（下ワイヤ１１５）により接続するステップ、および
ステップ１０４：第一チップ１０９を封止樹脂１０５で封止するステップ。
そして、上ワイヤ１１３により接続するステップ１０２において、チップ搭載面の側で、第一パッド１１７とリード部１０４とを接続するとともに、下ワイヤ１１５により接続するステップ１０３において、チップ搭載面の裏面側で、一のリード部１０４と他のリード部１０４とを接続する。
さらに具体的には、まず、図３に示したように、リードフレーム１０２のアイランド１０１に第一チップ１０９および第二チップ１１１の二つの半導体チップを搭載する（ステップ１０１）。
次に、図４に示したように、チップ間およびチップと第一リード１０３との間について、所定の箇所を上ワイヤ１１３によりワイヤボンディングする（ステップ１０２）。
そして、図５に示したように、第二リード１２１を用いて、所定の第二リード１２１間を下ワイヤ１１５によりワイヤボンディングする（ステップ１０３）。ここで、第二リード１２１は、第一リード１０３とは別のリードフレームである。また、第一リード１０３のアイランド１０１側の端部に、接着テープ１２７を接着しておく。アイランド１０１の平面形状が矩形の場合、接着テープ１２７の平面形状をたとえば環状の矩形とする。
つづいて、図６に示したように、第一チップ１０９および第二チップ１１１に接続された第一リード１０３を上向きに、ワイヤリングのみの第二リード１２１を下向きにして金型（不図示）に設置し、封止樹脂１０５による樹脂封入を行う（ステップ１０４）。なお、ワイヤリングのみのリードフレームは、第二リード１２１に対応する。封止樹脂１０５の材料としては、たとえばエポキシ樹脂などの有機樹脂材料が挙げられる。
さらに、図７に示したように、第一リード１０３から第二リード１２１にわたるリード部１０４に外装めっきを施し、第一リード１０３と第二リード１２１との電気的接続を確保する。以上の手順により、図１および図２に示した半導体装置１００が得られる。
なお、その後、図８に示したように、リード部１０４を所定の長さに切断し、所定の形状に成形してもよい。
本実施形態においては、半導体装置１００の第二リード１２１間が、下ワイヤ１１５により接続されるため、電極パッドとリード部１０４との導通経路の形成方法のバリエーションが増し、半導体装置１００全体の配線設計の自由度を向上させることができる。具体的には、半導体装置１００全体の配置上、所定のリード部１０４と所定の電極パッドとを直接接続することが困難である場合にも、電極パッドを別のリード部１０４に接続し、別のリード部１０４と所定のリード部１０４とを下ワイヤ１１５により接続することができるようになる。このため、電極パッドと外部接続端子との導通経路の構成および配置の選択の自由度が増し、導通経路の形成が制限されないようにすることができる。
また、半導体装置１００のように、第二リード１２１間を接続する構成とすれば、後の設計変更に応じて、下ワイヤ１１５の接続箇所を設計したり変更したりすることができる。このため、リードフレームおよび半導体チップの基本構造を変更することなく、後の設計変更に応じて、半導体装置１００の配線設計をカスタマイズ可能な構成とすることができる。
また、半導体装置１００においては、リードフレーム１０２の一方の面（チップ搭載面）に、第一チップ１０９と第二チップ１１１の複数の半導体チップが並置されている。こうした構成の場合、リード部間の接続による配線設計の自由度向上の効果が大きい。たとえば、所定の第一パッド１１７と所定の第二パッド１１９とが、直接接続するのが困難な位置に配置されている場合にも、リード部１０４同士を下ワイヤ１１５で接続すれば、第一パッド１１７と第二パッド１１９とをそれぞれのリード部１０４に接続することにより、これらを接続できるようになる。これにより、第一チップ１０９と第二チップ１１１との接続の自由度を向上させることができる。
半導体装置１００においては、第二リード１２１間を接続する下ワイヤ１１５が、チップ搭載面の裏面に配置されているため、第二リード１２１間を接続するワイヤをチップ搭載面の側に設ける場合に比べて、接続信頼性および接続安定性をより一層向上させることができる。以下、この点について説明する。
図１３は、本実施形態における半導体装置の別の構成を示す断面図である。図１３に示した半導体装置の基本構成は半導体装置１００と同様であるが、半導体装置１００においては、リード部１０４が第一リード１０３と第二リード１２１とを組み合わせた構成となっているのに対し、図１３に示した半導体装置においては、リード部１０４がリード１３１により構成されている点が異なる。また、図１３に示した半導体装置においては、半導体装置１００（図１）における下ワイヤ１１５に代えて、ワイヤ１３３が設けられている点が異なる。
ワイヤ１３３は、リードフレームのチップ搭載面側に設けられており、二つのリード１３１間を接続している。図１３では、アイランド１０１を介して対向して配置されたリード１３１間がワイヤ１３３により接続される場合の構成を例示している。
図１３に示したように、リードフレームのチップ搭載面においてリード部１０４間をワイヤで接続しようとする場合、リードフレーム１０２に搭載された半導体チップや上ワイヤ１１３の上に、さらにリード部１０４間の接続用のワイヤが配置されることになる。このように、アイランド１０１上に複数の半導体チップを搭載し、半導体チップの両側に位置するリード１３１間をワイヤボンディングにて結線しようとすると、以下の新たな課題が生じる場合がある。
まず、第一パッド１１７と第二パッド１１９とをボンディングしている上ワイヤ１１３や、第一チップ１０９または第二チップ１１１とリード１３１とをボンディングしている上ワイヤ１１３の上をワイヤ１３３によりボンディングすると、ワイヤ１３３の強度が比較的弱い場合には、アイランド１０１の法線方向におけるワイヤ１３３の上下高さの位置が安定しないために下の上ワイヤ１１３と接触する懸念がある。
また、上ワイヤ１１３上にさらにワイヤ１３３を設ける場合、ワイヤ１３３が封止樹脂１０５により完全に封止されずに、封止樹脂１０５の外部にはみ出す懸念がある。特に、エポキシ樹脂などの有機材料で樹脂封入するタイプの半導体装置においては、半導体チップを挟んだ反対側から、既にワイヤボンディングが行われているものを超えてワイヤボンディングを行うことが困難な場合がある。
そこで、図１に示した半導体装置１００においては、下ワイヤ１１５をチップ搭載面の裏面側でリード部１０４同士を接続することにより、リードフレーム１０２の裏面側を有効活用している。このため、下ワイヤ１１５と上ワイヤ１１３とが接触したり、下ワイヤ１１５が封止樹脂１０５からはみ出したりすることをさらに確実に抑制できる。よって、半導体装置１００は、配線設計の自由度に優れるとともに、図１３に示した構成に比べて、さらに製造安定性および接続信頼性に優れた構成となっている。
また、半導体装置１００のように、リードフレーム１０２の一方の面（チップ搭載面）に、第一チップ１０９と第二チップ１１１の複数の半導体チップが並置されている場合、チップ搭載面側で、第一チップ１０９または第二チップ１１１の中央部を越えてリード部１０４間をボンディングしようとすると、上ワイヤ１１３と下ワイヤ１１５との接触や、封止樹脂１０５への埋設不良がさらに生じやすい。半導体装置１００によれば、こうした場合にも、チップ搭載面の裏面側で第二リード１２１間を接続することにより、アイランド１０１をまたぐリード部１０４間の接続を確実に行うことができる。
このように、半導体装置１００においては、リードフレーム１０２の一方の面に複数の半導体チップを搭載するとともに、チップ搭載面の裏面側に下ワイヤ１１５を配置して、リード部１０４間を接続している。これにより、第一チップ１０９および第二チップ１１１を挟んだリード部１０４間のワイヤボンディングを高い信頼性で安定的に行うことができる。
また、背景技術の項で前述した特許文献１および特許文献２の場合にように、リードフレームの両面に半導体チップが搭載された構成に対し、半導体装置１００においては、リードフレーム１０２の一方の面（チップ搭載面）に、第一チップ１０９と第二チップ１１１とが載置されているため、リードフレーム１０２の裏面側におけるリード部１０４間の接続をさらに確実に行うことができる。
また、特許文献３においては、多層配線基板にリードフレームを接続してなる複合型リードフレームを用いているため、特許文献１および特許文献２の構成に比べると、配線レイアウトの自由度に優れる一方、複合型リードフレームを用いるため、単純な構成のリードフレームを用いる場合に比べて、製造コストが高くなってしまう。
これに対し、本実施形態においては、裏面側でリード部１０４間をワイヤボンディングするため、単純な構成のリードフレーム１０２を用いた場合にも、配線設計の自由度を向上させることができる。
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
（第二の実施形態）
図９は、本実施形態の半導体装置の構成を示す平面図である。また、図１０は、本実施形態の半導体装置のチップ面内方向に対する断面構造の一例を示す図である。
図９に示した半導体装置１１０の基本構成は、第一の実施形態に記載の半導体装置１００（図１、図２）と同様であるが、リード部の構成が異なる。半導体装置１１０においては、複数のリード部が、封止樹脂１０５中に包埋された内部リード（中継リード１２９）を含む。
さらに具体的には、半導体装置１１０においては、リード部が、リード１３１および中継リード１２９とから構成される。リード１３１は、外部接続端子として機能するアウターリード部を含むリードである。半導体装置１１０においても、アイランド１０１の平面形状は矩形であって、アイランド１０１の側方に、矩形の各辺に沿って、リード１３１が一列に並んで配置されている。
中継リード１２９は、封止樹脂１０５からの突出部を有しない内部リードである。中継リード１２９は、リード１３１から離隔して設けられている。半導体装置１１０においては、アイランド１０１の側方に、アイランド１０１の辺に沿って、リード１３１と中継リード１２９とが交互に並んで配置されている。また、アイランド１０１の一辺の側方において、リード１３１および中継リード１２９は、互いに平行に配置されている。なお、中継リード１２９およびリード１３１の配置は、図示したものには限られず、適宜設計することができる。
また、リードフレームのチップ搭載面の裏面側において、リード１３１および中継リード１２９のアイランド１０１側端部近傍に接して接着テープ１２７が設けられている。
本実施形態においても、下ワイヤ１１５は、アイランド１０１を介してリード部間を接続する。下ワイヤ１１５は、少なくとも一方の端部において、中継リード１２９に接続されている。なお、図９においては、下ワイヤ１１５が、中継リード１２９とリード１３１とを接続している構成を例示したが、図１０に示したように、下ワイヤ１１５が、中継リード１２９同士を接続していてもよい。図１０には、半導体装置１１０において、下ワイヤ１１５が、アイランド１０１を介して対向して設けられた中継リード１２９間を接続している構成が例示されている。
半導体装置１１０の製造には、たとえば半導体装置１００の製造方法を用いることができる。
具体的には、まず、アイランド１０１、リード１３１および中継リード１２９とから構成されるリードフレームを準備する。本実施形態では、アイランド１０１、リード１３１および中継リード１２９が形成された一枚のリードフレームを用いることができる。
そして、各リード１３１の先端に、環状の矩形の接着テープ１２７が接着されるように、リードフレーム上に接着テープ１２７を接着する。そして、アイランド１０１のチップ搭載面に、第一チップ１０９および第二チップ１１１を搭載する。
つづいて、上ワイヤ１１３を用いたワイヤボンディングを行う。その後、リードフレームを反転させ、下ワイヤ１１５による中継リード１２９間のワイヤボンディングを行う。
これらのワイヤボンディングにおいては、上ワイヤ１１３により、第一チップ１０９の第一パッド１１７または第二チップ１１１の第二パッド１１９チップと中継リード１２９とが接続される。そして、封止樹脂１０５の外部へ出ない中継リード１２９間が、下ワイヤ１１５により接続される。このとき、中継リード１２９間の接続は、チップ搭載面の裏面側で行われるため、下ワイヤ１１５は第一チップ１０９および第二チップ１１１の下を通ってボンディングされる。さらに、上ワイヤ１１３により、中継リード１２９と、外部に通じる所定のリード１３１とが接続される。
その後、封止樹脂１０５による樹脂封入を行う。以上の手順により、半導体装置１１０が得られる。
本実施形態においても、リード部間がワイヤボンディングされているため、第一の実施形態と同様の効果が得られる。
また、本実施形態においては、リード部が中継リード１２９を含む構成を採用し、裏面側での接続に、中継リード１２９を用いている。これにより、外部端子として機能するリード１３１が、リード部間の接続に用いられることにより、外部との接続の自由度の低下が低下することをより一層効果的に抑制できる。このため、本実施形態によれば、外部端子として機能するリード１３１をさらに効果的に用いることができるため、外部端子を用いた接続の自由度をさらに向上させることができる。
（第三の実施形態）
図１１は、本実施形態の半導体装置の構成を示す断面図である。
図１１に示した半導体装置１２０の基本構成は、第一の実施形態に記載の半導体装置１００（図１、図２）と同様であるが、アイランド１０１が、第二リード１２１の上に設けられている点が異なる。
また、半導体装置１２０においては、アイランド１０１と第二リード１２１との間に接着テープ１２７が設けられている。接着テープ１２７は、第二リード１２１のチップ搭載面側に設けられている。これにより、アイランド１０１と第二リード１２１とが対向している領域において、これらが接着テープ１２７により隔離されており、これらの間が絶縁されている。接着テープ１２７は、第二リード１２１のアイランド１０１側の先端近傍に配置されている。このため、第二リード１２１の先端がアイランド１０１に直接接触せず、アイランド１０１と第二リード１２１とが電気的に絶縁される。
半導体装置１２０の組み立てには、たとえば、以上の実施形態に記載の半導体装置の製造方法を用いる。
本実施形態においても、第一の実施形態と同様の効果が得られる。また、半導体装置１２０においては、第二リード１２１上にアイランド１０１が張り出した構成となっている。このため、第一の実施形態に記載の半導体装置１００よりも、下ワイヤ１１５の長さを短くすることができる。このため、リード間がより一層安定的に接続された構成とすることができる。
また、半導体装置１２０においては、第二リード１２１がアイランド１０１の裏面側まで張り出しているため、第二リード１２１の長さが長くなり、第二リード１２１の形状をさらに多様化することができる。
（第四の実施形態）
図１２は、本実施形態の半導体装置の構成を示す断面図である。
図１２に示した半導体装置１３０の基本構成は、第一の実施形態に記載の半導体装置１００（図１、図２）と同様であるが、リード部が、第一リード１０３と第二リード１２１とから構成されてはおらず、アイランド１０１と略同一の面内に配置されたリード１３１のみから構成されている。
リード１３１は、封止樹脂１０５から突出して外部接続端子として機能する領域を含む。封止樹脂１０５から突出した領域において、リード１３１の表面を被覆するめっき膜１２３が設けられている。
また、半導体装置１３０においては、第一チップ１０９および第二チップ１１１が載置される領域よりもアイランド１０１が小さく形成されており、第一チップ１０９が、リード１３１からアイランド１０１にわたる領域に載置されている。また、第二チップ１１１が、第一チップ１０９に対向するリード１３１とは別のリード１３１からアイランド１０１にわたる領域に載置されている。
そして、リード１３１のアイランド１０１側の先端近傍に接着テープ１２７が接着されている。接着テープ１２７は、リード１３１のチップ搭載面側に接着されている。また、接着テープ１２７は、第一チップ１０９とリード１３１との間および第二チップ１１１とリード１３１との間に設けられており、これらの半導体チップとリード１３１とを離隔して、絶縁している。
半導体装置１３０の組み立てには、たとえば、以上の実施形態に記載の半導体装置の製造方法を用いる。
本実施形態においても、第一の実施形態と同様の効果が得られる。また、半導体装置１３０においては、第一チップ１０９および第二チップ１１１の裏面にリード１３１が張り出した構成となっている。このため、下ワイヤ１１５の長さを短くすることができるので、下ワイヤ１１５によるリード１３１間の接続安定性をさらに向上させることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
本実施形態に係る半導体装置の構成を示す平面図である。 図１のＡ−Ａ’断面図である。 本実施形態に係る半導体装置の製造工程を示す断面図である。 本実施形態に係る半導体装置の製造工程を示す断面図である。 本実施形態に係る半導体装置の製造工程を示す断面図である。 本実施形態に係る半導体装置の製造工程を示す断面図である。 本実施形態に係る半導体装置の製造工程を示す断面図である。 本実施形態に係る半導体装置の製造工程を示す断面図である。 本実施形態に係る半導体装置の構成を示す平面図である。 本実施形態に係る半導体装置の構成を示す断面図である。 本実施形態に係る半導体装置の構成を示す断面図である。 本実施形態に係る半導体装置の構成を示す断面図である。 本実施形態に係る半導体装置の構成を示す断面図である。
符号の説明
１００ 半導体装置
１０１ アイランド
１０２ リードフレーム
１０３ 第一リード
１０４ リード部
１０５ 封止樹脂
１０７ 吊りピン
１０９ 第一チップ
１１１ 第二チップ
１１３ 上ワイヤ
１１５ 下ワイヤ
１１７ 第一パッド
１１９ 第二パッド
１２１ 第二リード
１２３ めっき膜
１２５ バンプ
１２７ 接着テープ
１２９ 中継リード
１３１ リード
１３３ ワイヤ

Claims (9)

  1. アイランド部と複数のリード部とを備えるリードフレームと、
    前記リードフレームのチップ搭載面において、前記アイランド部に載置されるとともに、前記アイランド部に対向する面の裏面に導電性の電極パッドが設けられた半導体チップと、
    前記電極パッドと前記リード部とを接続する導電性の第一ワイヤと、
    前記複数のリード部うち、一のリード部と他のリード部とを接続する導電性の第二ワイヤと、
    前記半導体チップを封止する封止樹脂と、
    を含み、
    前記一のリード部と前記他のリード部とが、前記アイランド部を介して設けられ、
    前記第二ワイヤが、前記チップ搭載面の裏面側で、前記一のリード部と前記他のリード部とを接続する、半導体装置。
  2. 請求項１に記載の半導体装置において、前記一のリード部と前記他のリード部とが、前記アイランド部を挟んで対向する、半導体装置。
  3. 請求項１または２に記載の半導体装置において、前記第二ワイヤが、前記半導体チップの前記裏面の側を通って前記一のリード部と前記他のリード部とを接続する半導体装置。
  4. 請求項３に記載の半導体装置において、複数の前記半導体チップを含む半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記複数の半導体チップが、
    前記一のリード部から前記アイランド部にわたる領域に載置された第一半導体チップと、
    前記他のリード部から前記アイランド部にわたる領域に載置された第二半導体チップと、
    を含む半導体装置。
  6. 請求項１乃至５いずれかに記載の半導体装置において、
    前記リード部が、
    前記第一ワイヤに接続される第一リード部と、
    前記第一リード部における前記第一ワイヤとの接続面の裏面に設けられて、前記第一リード部と電気的に接続されるとともに、前記第二ワイヤに接続される第二リード部と、
    を含む半導体装置。
  7. 請求項６に記載の半導体装置において、前記アイランド部が、前記第二リード部の上に設けられている半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、
    前記複数のリード部が、前記封止樹脂中に包埋された内部リードを含み、
    前記第二ワイヤが、前記内部リードに接続された半導体装置。
  9. 導電性の電極パッドが設けられた表面と、裏面と、を有する半導体チップの前記裏面を、アイランド部および複数のリード部を有するリードフレームの前記アイランド部のチップ搭載面に対向させて、前記半導体チップを前記リードフレームに載置するステップと、
    前記電極パッドと前記リード部とを導電性の第一ワイヤにより接続するステップと、
    前記複数のリード部うち、一のリード部と他のリード部とを導電性の第二ワイヤにより接続するステップと、
    前記半導体チップを封止樹脂で封止するステップと、
    を含み、
    前記一のリード部と前記他のリード部とが、前記アイランド部を介して設けられ、
    第一ワイヤにより接続する前記ステップにおいて、前記チップ搭載面の側で、前記電極パッドと前記リード部とを接続するとともに、
    第二ワイヤにより接続する前記ステップにおいて、前記チップ搭載面の裏面側で、前記一のリード部と前記他のリード部とを接続する、半導体装置の製造方法。
JP2005330301A 2005-11-15 2005-11-15 半導体装置およびその製造方法 Expired - Fee Related JP4435074B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005330301A JP4435074B2 (ja) 2005-11-15 2005-11-15 半導体装置およびその製造方法
US11/594,723 US7521778B2 (en) 2005-11-15 2006-11-09 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005330301A JP4435074B2 (ja) 2005-11-15 2005-11-15 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2007141947A JP2007141947A (ja) 2007-06-07
JP4435074B2 true JP4435074B2 (ja) 2010-03-17

Family

ID=38039893

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005330301A Expired - Fee Related JP4435074B2 (ja) 2005-11-15 2005-11-15 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US7521778B2 (ja)
JP (1) JP4435074B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5514134B2 (ja) * 2011-02-14 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20130175677A1 (en) * 2012-01-06 2013-07-11 Texas Instruments Incorporated Integrated Circuit Device With Wire Bond Connections
JP6522402B2 (ja) 2015-04-16 2019-05-29 ローム株式会社 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62291156A (ja) 1986-06-11 1987-12-17 Nec Corp 混成集積回路装置
JPH05152503A (ja) 1991-11-28 1993-06-18 Toppan Printing Co Ltd 半導体チツプ両面搭載用リードフレーム
JPH09283689A (ja) 1996-04-08 1997-10-31 Hitachi Cable Ltd 複合型リードフレーム及びその製造方法、及び半導体装置及びその製造方法
US7157790B2 (en) * 2002-07-31 2007-01-02 Microchip Technology Inc. Single die stitch bonding
US7088009B2 (en) * 2003-08-20 2006-08-08 Freescale Semiconductor, Inc. Wirebonded assemblage method and apparatus

Also Published As

Publication number Publication date
US7521778B2 (en) 2009-04-21
JP2007141947A (ja) 2007-06-07
US20070108570A1 (en) 2007-05-17

Similar Documents

Publication Publication Date Title
JP5529371B2 (ja) 半導体装置及びその製造方法
JP3916854B2 (ja) 配線基板、半導体装置およびパッケージスタック半導体装置
US6545366B2 (en) Multiple chip package semiconductor device
JP3765952B2 (ja) 半導体装置
JP4674113B2 (ja) 半導体装置及びその製造方法
US6621156B2 (en) Semiconductor device having stacked multi chip module structure
JP5032623B2 (ja) 半導体記憶装置
US7772687B2 (en) Multiple electronic component containing substrate
US9847282B2 (en) Semiconductor device
KR100744151B1 (ko) 솔더 넌-엣 불량을 억제하는 구조의 패키지 온 패키지
JP5341337B2 (ja) 半導体装置及びその製造方法
JP2002110898A (ja) 半導体装置
JP2005026680A (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
JP4945682B2 (ja) 半導体記憶装置およびその製造方法
JP3437477B2 (ja) 配線基板および半導体装置
WO2012108469A1 (ja) 半導体装置および半導体装置の製造方法
KR100652106B1 (ko) 회로 장치
US20130277835A1 (en) Semiconductor device
JP4435074B2 (ja) 半導体装置およびその製造方法
WO2014203739A1 (ja) 半導体装置及びその製造方法
KR19990069438A (ko) 칩 스택 패키지
JP4602223B2 (ja) 半導体装置とそれを用いた半導体パッケージ
KR100908753B1 (ko) 반도체 패키지
JP2018190882A (ja) 半導体装置
JP2005150771A (ja) 配線基板、半導体装置およびパッケージスタック半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090714

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090914

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091124

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091222

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130108

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130108

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130108

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130108

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140108

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees