WO2022085394A1 - 半導体装置 - Google Patents

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die pad
wire
semiconductor element
terminal
semiconductor device
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弘招 松原
嘉蔵 大角
登茂平 菊地
慎吾 松丸
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ローム株式会社
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    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors

Definitions

  • the present disclosure relates to a semiconductor device in which a signal is transmitted between a plurality of semiconductor elements in one package via an insulating portion.
  • an inverter device mounted on an electric vehicle has a plurality of power semiconductors such as an IGBT (Insulated Gate Bipolar Transistor) and a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), and other semiconductor devices (control elements and drive elements). ).
  • IGBT Insulated Gate Bipolar Transistor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • control elements and drive elements control elements and drive elements.
  • the control signal output from the ECU Engine Control Unit
  • the control element converts the control signal into a PWM (Pulse Width Modulation) control signal and transmits this to the drive element.
  • PWM Pulse Width Modulation
  • the drive element switches a plurality of (for example, six) power semiconductors at a desired timing based on the PWM control signal. By switching the six power semiconductors at desired timings, three-phase AC power for driving the motor is generated from the DC power of the vehicle-mounted battery.
  • Patent Document 1 discloses an example of a semiconductor device (drive circuit) used in a motor drive device.
  • control element and drive element described above are arranged in one package, for example. Further, the voltage value may differ between the power supply voltage required for the control element and the power supply voltage required for the drive element. In such a case, it is required to improve the dielectric strength between the conductive path to the control element and the conductive path to the driving element.
  • one object of the present disclosure is to provide a semiconductor device capable of improving the withstand voltage.
  • the semiconductor device provided by the present disclosure includes a conductive support member, a first semiconductor element, a second semiconductor element, and a sealing resin.
  • the conductive support member is arranged apart from the first die pad and one side in the first direction orthogonal to the first die pad in the thickness direction, and has a potential relative to the first die pad. Includes a second die pad that is different.
  • the first semiconductor element is mounted on the first die pad.
  • the second semiconductor element is mounted on the second die pad and constitutes an output side circuit together with the second die pad.
  • the sealing resin covers at least a part of the conductive support member, the first semiconductor element, and the second semiconductor element.
  • the first semiconductor element relays transmission / reception of signals between the input side circuit and the output side circuit, and relays the transmission / reception of signals between the circuit component portion constituting the input side circuit together with the first die pad, and the input side circuit and the output. It is provided with an insulating portion that insulates the side circuits from each other.
  • the conductive support members are spaced apart from each other in the first direction, and at least one of them is spaced apart from each other in the first direction with a plurality of input side terminals whose at least one is conductive to the input side circuit.
  • a plurality of output-side terminals, one of which is conductive to the output-side circuit, are included.
  • the sealing resin is located on one side of the second direction orthogonal to the thickness direction and the first direction, and has a first side surface on which the plurality of input side terminals project and the second direction.
  • a second side surface located on the other side and from which the plurality of output side terminals project, and a third side surface located on one side of the first direction and connected to the first side surface and the second side surface. , Which is located on the other side of the first direction and has a first side surface and a fourth side surface connected to the second side surface.
  • the conductive support member is configured not to be exposed from the third side surface.
  • the first semiconductor element is provided with an insulating portion that relays the transmission and reception of signals between the input side circuit and the output side circuit and insulates the input side circuit and the output side circuit from each other. Therefore, it is possible to improve the withstand voltage between the input side circuit and the output side circuit. Further, the conductive support member is not exposed from the third side surface of the sealing resin. Therefore, the insulation distance (creeping distance) between the plurality of input side terminals and the plurality of output side terminals becomes long. This makes it possible to further improve the withstand voltage.
  • FIG. 2 is a cross-sectional view taken along the line VII-VII of FIG.
  • FIG. 2 is a cross-sectional view taken along the line VIII-VIII of FIG. It is a partially enlarged view of FIG. It is a partially enlarged view of FIG.
  • something A is formed on a certain thing B
  • something A is formed on a certain thing B
  • something B means "there is a certain thing A” unless otherwise specified. It includes “being formed directly on the object B” and “being formed on the object B by the object A while interposing another object between the object A and the object B”.
  • something A is placed on something B” and “something A is placed on something B” means "something A is placed on something B” unless otherwise specified. It includes "being placed directly on B” and “being placed on a certain thing B while having another thing intervening between a certain thing A and a certain thing B".
  • a certain thing A is located on a certain thing B means "a certain thing A is in contact with a certain thing B and a certain thing A is located on a certain thing B" unless otherwise specified. "What you are doing” and "The thing A is located on the thing B while another thing is intervening between the thing A and the thing B".
  • something A overlaps with a certain thing B when viewed in a certain direction means “overlaps a certain thing A with all of a certain thing B” and "a certain thing A overlaps with all of a certain thing B” unless otherwise specified. "Overlapping a part of a certain object B" is included.
  • the illustrated semiconductor device A10 is of a package type, and has a first semiconductor element 11, a second semiconductor element 12, a third semiconductor element 13, a conductive support member 2, a plurality of wires 61, 62, 63, 64, and The sealing resin 7 is provided.
  • the conductive support member 2 includes a first die pad 3, a second die pad 4a, a third die pad 4b, a plurality of input side terminals 51, a plurality of first output side terminals 52, and a plurality of second output side terminals 53.
  • the semiconductor device A10 is surface-mounted, for example, on a wiring board of an inverter device of an electric vehicle, but the present disclosure is not limited thereto. That is, the semiconductor device A10 may be used for other purposes and may perform other functions.
  • the package format of the semiconductor device A10 is SOP (Small Outline Package), but other package formats may be used.
  • FIG. 1 is a plan view showing the semiconductor device A10.
  • FIG. 2 is a plan view showing the semiconductor device A10, and shows the outer shape of the sealing resin 7 with an imaginary line (dashed-dotted line).
  • FIG. 3 is a front view showing the semiconductor device A10.
  • FIG. 4 is a rear view showing the semiconductor device A10.
  • FIG. 5 is a left side view showing the semiconductor device A10.
  • FIG. 6 is a right side view showing the semiconductor device A10.
  • FIG. 7 is a cross-sectional view taken along the line VII-VII of FIG.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII of FIG.
  • FIG. 9 is a partially enlarged view of FIG. 2 (near the second bonding portion 6b of the wire 61c described later).
  • FIG. 10 is a partially enlarged view of FIG. 2 (near the second bonding portion 6b of the wire 61a described later).
  • the semiconductor device A10 has a long rectangular shape in the thickness direction (planar view).
  • the thickness direction of the semiconductor device A10 is defined as the z direction.
  • the direction orthogonal to the z direction and along the short side of the semiconductor device A10 is defined as the x direction
  • the directions orthogonal to the z direction and the x direction are defined as the y direction.
  • one side in the z direction is the z1 side
  • the other side is the z2 side. This also applies to the x-direction and the y-direction.
  • the x-direction and the y-direction may be referred to as "first direction” and "second direction” (or vice versa), respectively.
  • the shape and dimensions of the semiconductor device A10 are not particularly limited.
  • the first semiconductor element 11, the second semiconductor element 12, and the third semiconductor element 13 are elements that are the functional centers of the semiconductor device A10.
  • the first semiconductor element 11 is mounted on a part of the conductive support member 2 (the first die pad 3 described later) and is arranged at the center of the semiconductor device A10 in the x-direction and the y-direction. ..
  • the first semiconductor element 11 has a rectangular shape that is long in the x direction in the z direction.
  • the first semiconductor element 11 has a substrate made of Si (not shown), and as shown in FIG. 2, a circuit component 111 and an insulating portion 112 are formed on the substrate.
  • the circuit configuration unit 111 is arranged on the x-direction x1 side of the first semiconductor element 11, a circuit that converts a control signal input from an ECU or the like into a PWM control signal, and a second semiconductor element 12 and a third that converts the PWM control signal into a PWM control signal. It has a transmission circuit for transmitting to the semiconductor element 13.
  • the circuit configuration unit 111 receives the high-side control signal and the low-side control signal, transmits the high-side PWM control signal to the second semiconductor element 12, and transmits the low-side PWM control signal to the second semiconductor element 12. The control signal is transmitted to the second semiconductor element 12.
  • the insulating portion 112 is arranged on the x-direction x2 side of the first semiconductor element 11 and is a portion for transmitting a PWM control signal in an insulated state.
  • the insulating unit 112 is electrically connected to the circuit configuration unit 111 inside the first semiconductor element 11, and the PWM control signal input from the transmission circuit of the circuit configuration unit 111 is transmitted to the second semiconductor element 12 and the third semiconductor element 13. Transmit in an insulated state. That is, the insulating unit 112 relays the transmission and reception of signals between the circuit configuration unit 111 and the second semiconductor element 12 and the third semiconductor element 13, and the circuit configuration unit 111, the second semiconductor element 12, and the third semiconductor element 13 are relayed. And insulate from each other.
  • the insulating portion 112 is, for example, an inductive type.
  • the insulating portion 112 is an isolated transformer that transmits an electric signal in an insulated state by inductively coupling a plurality of inductors (coils) formed on a substrate, for example, made of Cu.
  • the plurality of inductors include a transmission side inductor and a reception side inductor, and these inductors are laminated with each other in the thickness direction (z direction) of the first semiconductor element 11.
  • a dielectric layer made of SiO 2 or the like is interposed between the transmitting side inductor and the receiving side inductor.
  • the inductor on the transmitting side and the inductor on the receiving side are electrically isolated by the dielectric layer.
  • the insulating portion 112 may be a capacity type.
  • the capacity type insulating element is, for example, a capacitor.
  • the first semiconductor element 11 transmits a PWM control signal transmitted from the circuit configuration unit 111 to the second semiconductor element 12 and the third semiconductor element 13 via the insulating unit 112.
  • the second semiconductor element 12 and the third semiconductor element 13 each have a receiving circuit that receives a PWM control signal and a circuit (gate driver) that performs a switching operation of a switching element (for example, an IGBT, a MOSFET, etc.) based on the received PWM control signal. ) And. As shown in FIG. 2, the second semiconductor element 12 is mounted on a part of the conductive support member 2 (second die pad 4a described later) and is arranged on the y1 side in the y direction with respect to the first semiconductor element 11. ing. The second semiconductor element 12 drives a high-side switching element. As shown in FIG.
  • the third semiconductor element 13 is mounted on a part of the conductive support member 2 (the third die pad 4b described later) and is arranged on the y2 side in the y direction with respect to the first semiconductor element 11. ing.
  • the third semiconductor element 13 drives a low-side switching element.
  • the first semiconductor element 11 may transmit a signal other than the PWM control signal to the second semiconductor element 12 and the third semiconductor element 13. Further, the second semiconductor element 12 and the third semiconductor element 13 may transmit a signal such as a detection signal from a temperature sensor installed near the motor to the first semiconductor element 11.
  • a half-bridge circuit in which a low-side switching element and a high-side switching element are connected in a totem pole shape is generally used for a motor driver circuit in an inverter device such as an electric vehicle.
  • the switch that is turned on at any time is either the low-side switching element or the high-side switching element.
  • the gate-source voltage operates with reference to the ground.
  • the source of the high-side switching element and the reference potential of the isolated gate driver that drives the switching element are connected to the output node of the half-bridge circuit.
  • the reference potential of the isolated gate driver that drives the high-side switching element changes.
  • the reference potential becomes a voltage equivalent to the voltage applied to the drain of the high-side switching element (for example, 600 V or more).
  • the second semiconductor element 12 is used as an insulated gate driver for driving the high-side switching element. Since the grounds of the second semiconductor element 12 and the circuit component 111 of the first semiconductor element 11 are separated in order to ensure insulation, the second semiconductor element 12 is compared with the ground of the circuit component 111. Therefore, a voltage of 600 V or more is transiently applied.
  • the input side circuit including the circuit component 111 of the first semiconductor element 11 The first output side circuit including the second semiconductor element 12 is insulated by the insulating portion 112 of the first semiconductor element 11. That is, the insulating portion 112 of the first semiconductor element 11 insulates the input side circuit having a relatively low potential and the first output side circuit having a relatively high potential.
  • the third semiconductor element 13 may be used as an insulated gate driver for driving the high-side switching element. Therefore, in the present embodiment, both the input side circuit including the circuit component 111 of the first semiconductor element 11 and the second output side circuit including the third semiconductor element 13 are insulated by the insulating portion 112 of the first semiconductor element 11. ing.
  • a plurality of electrodes are provided on the upper surface (the surface facing the z1 side) of the first semiconductor element 11. These electrodes conduct to the circuit configured in the first semiconductor element 11. Similarly, a plurality of electrodes are provided on the upper surface (the surface facing the z1 side) of the second semiconductor element 12. These electrodes conduct to the circuit configured in the second semiconductor element 12. A plurality of electrodes are provided on the upper surface (the surface facing the z1 side) of the third semiconductor element 13. These electrodes conduct to the circuit configured in the third semiconductor element 13.
  • the conductive support member 2 is a member that constitutes a conduction path between the first semiconductor element 11, the second semiconductor element 12, and the third semiconductor element 13 and the wiring substrate of the inverter device in the semiconductor device A10.
  • the conductive support member 2 is made of, for example, an alloy containing Cu in its composition.
  • the conductive support member 2 is formed from a lead frame 81, which will be described later.
  • the conductive support member 2 mounts the first semiconductor element 11, the second semiconductor element 12, and the third semiconductor element 13.
  • the conductive support member 2 includes a first die pad 3, a second die pad 4a, a third die pad 4b, a plurality of input side terminals 51, a first output side terminal 52, and a plurality of second output side terminals. Includes 53.
  • the first die pad 3 is arranged at the center of the semiconductor device A10 in the x-direction and the y-direction.
  • the second die pad 4a is arranged on the y1 side in the y direction with respect to the first die pad 3 away from the first die pad 3.
  • the third die pad 4b is arranged on the y2 side in the y direction with respect to the first die pad 3 away from the first die pad 3.
  • the first die pad 3 is equipped with the first semiconductor element 11.
  • the first die pad 3 is conductive with the first semiconductor element 11 and is an element of the input side circuit described above.
  • the first die pad 3 has, for example, a substantially rectangular shape in the z-direction.
  • the first die pad 3 has a first main surface 31 and a first back surface 32.
  • the first main surface 31 and the first back surface 32 are separated in the z direction as shown in FIGS. 7 and 8.
  • the first main surface 31 faces the z1 side, and the first back surface 32 faces the z2 side.
  • the first main surface 31 and the first back surface 32 are each substantially flat.
  • the first semiconductor element 11 is joined to the first main surface 31 by a conductive joining material (solder, metal paste, sintered metal, etc.) (not shown).
  • the second die pad 4a is equipped with the second semiconductor element 12.
  • the second die pad 4a is conductive with the second semiconductor element 12, and is an element of the above-mentioned first output side circuit.
  • the second die pad 4a has, for example, a substantially rectangular shape in the z-direction.
  • the third die pad 4b is equipped with the third semiconductor element 13.
  • the third die pad 4b is conductive with the third semiconductor element 13 and is an element of the above-mentioned second output side circuit.
  • the third die pad 4b has, for example, a substantially rectangular shape in the z-direction.
  • the second die pad 4a and the third die pad 4b have a second main surface 41 and a second back surface 42, respectively.
  • the second main surface 41 and the second back surface 42 are separated from each other in the z direction as shown in FIG.
  • the second main surface 41 faces the z1 side
  • the second back surface 42 faces the z2 side.
  • the second main surface 41 and the second back surface 42 are each substantially flat.
  • the second semiconductor element 12 is bonded to the second main surface 41 of the second die pad 4a by a conductive bonding material (not shown).
  • the third semiconductor element 13 is bonded to the second main surface 41 of the third die pad 4b by a conductive bonding material (not shown).
  • the plurality of input side terminals 51 are members that form a conductive path between the semiconductor device A10 and the wiring board by being joined to the wiring board of the inverter device.
  • the plurality of input-side terminals 51 are electrically connected to the first semiconductor element 11 as needed, and are one element of the input-side circuit described above. As shown in FIGS. 1, 2, and 5, the plurality of input side terminals 51 are arranged apart from each other in the y direction.
  • Each of the plurality of input side terminals 51 is located on the x1 side in the x direction with respect to the first die pad 3, and projects from the sealing resin 7 (the first side surface 73 described later) to the x1 side in the x direction.
  • the plurality of input side terminals 51 include a power supply terminal to which voltage is supplied, a ground terminal, an input terminal to which two types of control input signals are input, an input terminal to which an disabled signal is input, a dummy terminal, and the like.
  • the semiconductor device A10 includes eight input side terminals 51.
  • the number of input side terminals 51 is not particularly limited.
  • Each input side terminal 51 includes a lead portion 511 and a pad portion 512.
  • the lead portion 511 is a long rectangular portion extending along the x direction.
  • the lead portion 511 includes a portion exposed from the sealing resin 7 and a portion covered with the sealing resin 7. As shown in FIG. 7, the portion of the lead portion 511 exposed from the sealing resin 7 is bent in a gull-wing shape. Further, the portion of the lead portion 511 exposed from the sealing resin 7 may be plated.
  • the plating layer formed by the plating treatment is made of an alloy containing Sn, such as solder, and covers the portion exposed from the sealing resin 7.
  • the plating layer improves the adhesion of solder to the exposed portion, and at the same time, the exposed portion caused by the solder bonding. Prevent erosion.
  • the pad portion 512 is a rectangular portion that is connected to the lead portion 511 and is wider than the lead portion 511 in the y direction.
  • the upper surface (the surface facing the z1 side) of the pad portion 512 may be plated.
  • the plating layer formed by the plating treatment is made of, for example, a metal containing Ag, and covers the upper surface of the pad portion 512.
  • the plating layer protects the lead frame 81 (described later) from the impact of the wire 61 during wire bonding while increasing the bonding strength of the wire 61 described later.
  • the pad portion 512 is covered with the sealing resin 7 over the entire surface.
  • the pad portion 512 is substantially flat.
  • the plurality of input side terminals 51 include input side terminals 51a, 51b, 51c, 51d. As shown in FIG. 2, the input side terminal 51a is arranged on the most y1 side in the y direction. The input side terminal 51a is an example of the “input side first terminal”. As shown in FIG. 2, the input side terminal 51b is arranged adjacent to the input side terminal 51a. The input side terminal 51b is an example of the “input side second terminal”. As shown in FIG. 2, the input side terminal 51c is arranged adjacent to the input side terminal 51b. The input side terminal 51c is connected to the position on the x direction x1 side of the end portion of the first die pad 3 on the y direction y1 side by the pad portion 512. As shown in FIG.
  • the input side terminal 51d is arranged on the most y2 side in the y direction.
  • the input side terminal 51d is connected to the position on the x direction x1 side of the end portion of the first die pad 3 on the y direction y2 side by the pad portion 512.
  • the input side terminal 51c and the input side terminal 51d support the first die pad 3.
  • the input side terminal 51d is an example of a "support terminal”
  • the input side terminal 51c is an example of a "second support terminal”.
  • the input side terminals 51 other than the input side terminals 51c and 51d are not connected to any of the first die pad 3, the second die pad 4a, and the third die pad 4b, and are examples of "independent terminals", respectively.
  • the shape of each input side terminal 51 is not particularly limited.
  • the plurality of first output side terminals 52 are members that are joined to the wiring board of the inverter device to form a conductive path between the semiconductor device A10 and the wiring board.
  • the plurality of first output side terminals 52 are electrically connected to the second semiconductor element 12 as needed, and are one element of the above-mentioned first output side circuit.
  • the plurality of first output side terminals 52 are arranged apart from each other in the y direction.
  • the plurality of first output side terminals 52 are all located on the x2 side in the x direction with respect to the second die pad 4a, and project from the sealing resin 7 (the second side surface 74 described later) to the x2 side in the x direction.
  • the plurality of first output side terminals 52 include a power supply terminal to which a voltage is supplied, a ground terminal, a high side output terminal, a dummy terminal, and the like.
  • the semiconductor device A10 includes four first output side terminals 52.
  • the number of first output side terminals 52 is not particularly limited.
  • Each first output side terminal 52 includes a lead portion 521 and a pad portion 522.
  • the lead portion 521 is a long rectangular portion extending along the x direction.
  • the lead portion 521 includes a portion exposed from the sealing resin 7 and a portion covered with the sealing resin 7. As shown in FIG. 7, the portion of the lead portion 521 exposed from the sealing resin 7 is bent in a gull-wing shape. Further, a plating layer (for example, an alloy containing Sn such as solder) may be formed on the portion of the lead portion 521 exposed from the sealing resin 7 as in the lead portion 511.
  • a plating layer for example, an alloy containing Sn such as solder
  • the pad portion 522 is connected to the lead portion 521 and is wider than the lead portion 521 in the y direction.
  • the z-direction view shape of the pad portion 522 is not particularly limited.
  • the upper surface of the pad portion 522 (the surface facing the z1 side) may be covered with a plating layer (for example, a metal containing Ag), similarly to the upper surface of the pad portion 512.
  • the pad portion 522 is entirely covered with the sealing resin 7.
  • the pad portion 522 is substantially flat.
  • the first output side terminal 52 arranged on the y2 side is not provided with the pad portion 522.
  • the plurality of first output side terminals 52 include the first output side terminal 52a. As shown in FIG. 2, the first output side terminal 52a is arranged third from the y1 side in the y direction. The first output side terminal 52a is connected to the end portion of the second die pad 4a on the x direction x2 side by the pad portion 522, and supports the second die pad 4a. The first output side terminal 52a is an example of a “support terminal”. Further, the first output side terminal 52 other than the first output side terminal 52a is not connected to any of the first die pad 3, the second die pad 4a, and the third die pad 4b, and each is an example of an "independent terminal". be. The shape of each first output side terminal 52 is not particularly limited.
  • the plurality of second output side terminals 53 are members that are joined to the wiring board of the inverter device to form a conductive path between the semiconductor device A10 and the wiring board.
  • the plurality of second output side terminals 53 are electrically connected to the third semiconductor element 13 as needed, and are one element of the above-mentioned second output side circuit.
  • the plurality of second output side terminals 53 are arranged apart from each other in the y direction.
  • the plurality of second output side terminals 53 are all located on the x2 side in the x direction with respect to the third die pad 4b, and project from the sealing resin 7 (the second side surface 74 described later) to the x2 side in the x direction.
  • the plurality of second output side terminals 53 are arranged on the y2 side in the y direction with respect to the plurality of first output side terminals 52.
  • the plurality of second output side terminals 53 include a power supply terminal to which a voltage is supplied, a ground terminal, a low side output terminal, a dummy terminal, and the like.
  • the semiconductor device A10 includes four second output side terminals 53.
  • the number of second output side terminals 53 is not particularly limited.
  • Each second output side terminal 53 includes a lead portion 531 and a pad portion 532.
  • the lead portion 531 is a long rectangular portion extending along the x direction.
  • the lead portion 531 includes a portion exposed from the sealing resin 7 and a portion covered with the sealing resin 7. As shown in FIG. 3, the portion of the lead portion 531 exposed from the sealing resin 7 is bent in a gull-wing shape. Further, a plating layer (for example, an alloy containing Sn such as solder) may be formed on the portion of the lead portion 531 exposed from the sealing resin 7 as in the lead portion 511.
  • a plating layer for example, an alloy containing Sn such as solder
  • the pad portion 532 is connected to the lead portion 531 and is wider than the lead portion 531 in the y direction.
  • the shape of the pad portion 532 in the z-direction is not particularly limited.
  • the upper surface of the pad portion 532 (the surface facing the z1 side) may be covered with a plating layer (for example, a metal containing Ag), similarly to the upper surface of the pad portion 512.
  • the pad portion 532 is covered with the sealing resin 7 over the entire surface.
  • the pad portion 532 is substantially flat.
  • the second output side terminal 53 arranged on the y1 side is not provided with the pad portion 532.
  • the plurality of second output side terminals 53 include the second output side terminal 53a. As shown in FIG. 2, the second output side terminal 53a is arranged second from the y1 side in the y direction. The second output side terminal 53a is connected to the end portion of the third die pad 4b on the x direction x2 side by the pad portion 532, and supports the third die pad 4b. The second output side terminal 53a is an example of a “support terminal”. Further, the second output side terminal 53 other than the second output side terminal 53a is not connected to any of the first die pad 3, the second die pad 4a, and the third die pad 4b, and each is an example of an "independent terminal". be. The shape of each second output side terminal 53 is not particularly limited.
  • a voltage of 600 V or more is transiently applied to the second semiconductor element 12 or the third semiconductor element 13 as compared with the ground of the circuit component 111 of the first semiconductor element 11. Therefore, the first output side terminal 52 conducting on the second semiconductor element 12, the second output side terminal 53 conducting on the third semiconductor element 13, and the input side conducting on the circuit component 111 of the first semiconductor element 11. A significant potential difference may occur between the terminal 51 and the terminal 51.
  • the plurality of wires 61, the plurality of wires 62, the plurality of wires 63, and the plurality of wires 64, together with the conductive support member 2 are the first semiconductor element 11, the second semiconductor element 12, and the third.
  • the semiconductor element 13 constitutes a conduction path for fulfilling a predetermined function.
  • the material of each of the plurality of wires 61, the plurality of wires 62, the plurality of wires 63, and the plurality of wires 64 is a metal containing, for example, Au, Cu, or Al.
  • the plurality of wires 61 form a conduction path between the circuit component 111 of the first semiconductor element 11 and the plurality of input side terminals 51.
  • the circuit component 111 of the first semiconductor element 11 is conducted by the plurality of wires 61 to at least one of the plurality of input side terminals 51.
  • the plurality of wires 61 are one element of the input side circuit described above.
  • each of the plurality of wires 61 is joined to any electrode of the circuit component portion 111 of the first semiconductor element 11 and the pad portion 512 of any of the input side terminals 51.
  • the plurality of wires 61 include wires 61a, 61b, 61c.
  • the wire 61a is joined to any of the electrodes of the circuit component 111 of the first semiconductor element 11 and the pad portion 512 of the input side terminal 51a. Therefore, the wire 61a is relatively long and is arranged close to the second semiconductor element 12 in the z-direction view.
  • the wire 61b is joined to any of the electrodes of the circuit configuration portion 111 of the first semiconductor element 11 and the pad portion 512 of the input side terminal 51b. Therefore, the wire 61b is also relatively long. Further, in the z-direction view, the wire 61a is located between the second semiconductor element 12 and the wire 61b.
  • the wire 61a is an example of the "first wire”
  • the wire 61b is an example of the "second wire”.
  • the wire 61c is joined to any of the electrodes of the circuit configuration portion 111 of the first semiconductor element 11 and the pad portion 512 of the input side terminal 51d.
  • the pad portion 512 of the input side terminal 51d is connected to the first die pad 3, and the input side terminal 51d supports the first die pad 3.
  • the wire 61c is an example of a “support terminal wire”.
  • the wire 61 other than the wire 61c is an example of an “independent terminal wire”.
  • the plurality of wires 62 form a conduction path between the insulating portion 112 of the first semiconductor element 11 and the second semiconductor element 12 or the third semiconductor element 13.
  • the insulating portion 112 of the first semiconductor element 11 and the second semiconductor element 12 or the third semiconductor element 13 are electrically connected to each other by the plurality of wires 62.
  • the wire 62 connected to the second semiconductor element 12 is an element of the first output side circuit described above
  • the wire 62 connected to the third semiconductor element 13 is an element of the second output side circuit described above.
  • each of the plurality of wires 62 is joined to either the electrode of the insulating portion 112 of the first semiconductor element 11 and the electrode of either the second semiconductor element 12 or the third semiconductor element 13. Has been done.
  • the plurality of wires 63 form a conduction path between the second semiconductor element 12 and the plurality of first output side terminals 52.
  • the plurality of wires 63 conduct the second semiconductor element 12 to at least one of the plurality of first output side terminals 52.
  • the plurality of wires 63 are one element of the first output side circuit described above. As shown in FIG. 2, each of the plurality of wires 63 is joined to any electrode of the second semiconductor element 12 and the pad portion 522 of the first output side terminal 52.
  • the plurality of wires 63 include the wire 63a.
  • the wire 63a is joined to any of the electrodes of the second semiconductor element 12 and the pad portion 522 of the first output side terminal 52a.
  • the pad portion 522 of the first output side terminal 52a is connected to the second die pad 4a, and the first output side terminal 52a supports the second die pad 4a.
  • the wire 63a is an example of a “support terminal wire”.
  • the wires 63 other than the wires 63a are examples of "independent terminal wires”.
  • the plurality of wires 64 form a conduction path between the third semiconductor element 13 and the plurality of second output side terminals 53.
  • the plurality of wires 64 conduct the third semiconductor element 13 to at least one of the plurality of second output side terminals 53.
  • the plurality of wires 64 are one element of the second output side circuit described above. As shown in FIG. 2, each of the plurality of wires 64 is joined to any of the electrodes of the third semiconductor element 13 and the pad portion 532 of any of the second output side terminals 53.
  • the plurality of wires 64 include the wire 64a.
  • the wire 64a is joined to any of the electrodes of the third semiconductor element 13 and the pad portion 532 of the second output side terminal 53a.
  • the pad portion 532 of the second output side terminal 53a is connected to the third die pad 4b, and the second output side terminal 53a supports the third die pad 4b.
  • the wire 64a is an example of a “support terminal wire”.
  • the wires 64 other than the wires 64a are examples of "independent terminal wires”.
  • the wire 61c includes a wire portion 6a, a second bonding portion 6b, and a security bond portion 6c. Further, the wire 61c includes a first bonding portion (not shown).
  • the first bonding portion is a connection portion with any electrode of the circuit component portion 111 of the first semiconductor element 11.
  • the second bonding portion 6b (so-called “crescent”) is a connection portion (indentation) of the input side terminal 51d with the pad portion 512.
  • the wire portion 6a is a wire main body portion (linear portion) connected to the first bonding portion and the second bonding portion 6b.
  • the security bond portion 6c is a protective portion formed so as to overlap the second bonding portion 6b in the z-direction view, and has a circular shape in the z-direction view.
  • a dent portion 6d recessed from the joining surface is formed on the surface to which the wire 61c of the pad portion 512 of the input side terminal 51d is joined (the surface facing the z1 side in the z direction, hereinafter referred to as a "joining surface"). It is formed.
  • the dent portion 6d has a circular shape in the z-direction, and is formed during the second bonding in the formation of the wire 61c.
  • the center point C of the security bond portion 6c is located on the opposite side of the wire portion 6a with respect to the second bonding portion 6b in the z-direction view.
  • the joint surface has a strip-shaped region (see the hatched region in FIG. 9) corresponding to the virtual wire portion in which the wire portion 6a is extended beyond the second bonding portion 6b.
  • the center point C is located in this band-shaped region.
  • the boundary of the wire portion 6a with respect to the second bonding portion 6b is entirely covered (encapsulated) by the security bond portion 6c.
  • the security bond portion 6c overlaps the dent portion 6d.
  • the security bond portion 6c can protect the second bonding portion 6b by appropriately covering the second bonding portion 6b, so that the connection reliability of the wire 61c with respect to the joint surface is improved.
  • the configurations of the wire 63a and the wire 64a are the same as the configuration of the wire 61c described above.
  • the wire 61a includes a wire portion 6a and a second bonding portion 6b. Further, the wire 61a includes a first bonding portion (not shown). The first bonding portion is a connection portion with any electrode of the circuit component portion 111 of the first semiconductor element 11. The second bonding portion 6b is a connection portion of the input side terminal 51a with the pad portion 512. Similar to the case of the wire 61c described above, the second bonding portion 6b has a crescent shape in the z-direction. The wire portion 6a is a wire connected to the first bonding portion and the second bonding portion 6b.
  • the surface of the pad portion 512 of the input side terminal 51a to which the wire 61a is joined (the surface facing the z1 side in the z direction, hereinafter referred to as the "joining surface") has a dented portion 6d recessed from the joining surface. Is formed.
  • the dent portion 6d has a circular shape in the z-direction, and is formed during the second bonding in the formation of the wire 61a.
  • the wire 61a does not have a portion corresponding to the security bond portion 6c of the wire 61c, and other configurations are the same as those of the wire 61c.
  • the configuration of the wire 61 other than the wire 61c, the wire 63 other than the wire 63a, and the wire 64 other than the wire 64a is the same as the configuration of the wire 61a described above.
  • the sealing resin 7 includes a first semiconductor element 11, a second semiconductor element 12, a third semiconductor element 13, a first die pad 3, a second die pad 4a, a third die pad 4b, and a plurality of each. It covers the wires 61 to 64 and a part of each of the plurality of input side terminals 51, the first output side terminal 52, and the second output side terminal 53, respectively.
  • the sealing resin 7 has electrical insulation.
  • the sealing resin 7 is made of a material containing, for example, a black epoxy resin. In the z-direction view, the sealing resin 7 has a rectangular shape long in the y-direction.
  • the sealing resin 7 has a top surface 71, a bottom surface 72, a first side surface 73, a second side surface 74, a third side surface 75, and a fourth side surface 76.
  • the top surface 71 and the bottom surface 72 are located apart from each other in the z direction.
  • the top surface 71 and the bottom surface 72 face opposite to each other in the z direction.
  • the top surface 71 is located on the z1 side in the z direction, and the bottom surface 72 is located on the z2 side in the z direction.
  • Each of the top surface 71 and the bottom surface 72 is substantially flat.
  • Each of the first side surface 73, the second side surface 74, the third side surface 75, and the fourth side surface 76 is connected to the top surface 71 and the bottom surface 72, and is sandwiched between the top surface 71 and the bottom surface 72 in the z direction.
  • the first side surface 73 and the second side surface 74 are located apart from each other in the x direction.
  • the first side surface 73 and the second side surface 74 face opposite to each other in the x direction.
  • the first side surface 73 is located on the x1 side in the x direction
  • the second side surface 74 is located on the x2 side in the x direction.
  • the third side surface 75 and the fourth side surface 76 are located apart from each other in the y direction and are connected to the first side surface 73 and the second side surface 74.
  • the third side surface 75 and the fourth side surface 76 face opposite to each other in the y direction.
  • the third side surface 75 is located on the y1 side in the y direction, and the fourth side surface 76 is located on the y2 side in the y direction.
  • a part of each of the plurality of input side terminals 51 protrudes from the first side surface 73. Further, a part of each of the plurality of first output side terminals 52 and the plurality of second output side terminals 53 protrudes from the second side surface 74.
  • the conductive support member 2 is not exposed from the third side surface 75 and the fourth side surface 76.
  • the first side surface 73 includes a first region 731, a second region 732, and a third region 733.
  • first region 731 one end in the z direction is connected to the top surface 71, and the other end in the z direction is connected to the third region 733.
  • the first region 731 is inclined with respect to the top surface 71.
  • second region 732 one end in the z direction is connected to the bottom surface 72, and the other end in the z direction is connected to the third region 733.
  • the second region 732 is inclined with respect to the bottom surface 72.
  • third region 733 one end in the z direction is connected to the first region 731, and the other end in the z direction is connected to the second region 732.
  • the third region 733 is along both the z direction and the y direction. In the z-direction view, the third region 733 is located outward from the top surface 71 and the bottom surface 72. A part of each of the plurality of input side terminals 51 is exposed from the third region 733.
  • the second side surface 74 includes a fourth region 741, a fifth region 742, and a sixth region 743.
  • the fourth region 741 one end in the z direction is connected to the top surface 71, and the other end in the z direction is connected to the sixth region 743.
  • the fourth region 741 is inclined with respect to the top surface 71.
  • the fifth region 742 one end in the z direction is connected to the bottom surface 72, and the other end in the z direction is connected to the sixth region 743.
  • the fifth region 742 is inclined with respect to the bottom surface 72.
  • the sixth region 743 one end in the z direction is connected to the fourth region 741, and the other end in the z direction is connected to the fifth region 742.
  • the sixth region 743 is along both the z direction and the y direction. In the z-direction view, the sixth region 743 is located outward from the top surface 71 and the bottom surface 72. From the sixth region 743, a part of each of the plurality of first output side terminals 52 and the second output side terminal 53 is exposed.
  • the third side surface 75 includes a seventh region 751, an eighth region 752, and a ninth region 753.
  • the seventh region 751 one end in the z direction is connected to the top surface 71, and the other end in the z direction is connected to the ninth region 753.
  • the seventh region 751 is inclined with respect to the top surface 71.
  • one end in the z direction is connected to the bottom surface 72, and the other end in the z direction is connected to the ninth region 753.
  • the eighth region 752 is inclined with respect to the bottom surface 72.
  • one end in the z direction is connected to the seventh region 751, and the other end in the z direction is connected to the eighth region 752.
  • the ninth region 753 is along both the z direction and the y direction. In the z-direction view, the ninth region 753 is located outward from the top surface 71 and the bottom surface 72.
  • a first gate mark 791 is formed on the third side surface 75.
  • the surface of the first gate mark 791 is rougher than the other regions of the third side surface 75 excluding the first gate mark 791.
  • the first gate mark 791 appears by removing the resin burr located at the first gate 891 in the step of forming the sealing resin 7 in the manufacturing step of the semiconductor device A10 described later.
  • the first gate mark 791 is located on the extension line L of the wire 61a in the z-direction view.
  • the fourth side surface 76 includes a tenth region 761, an eleventh region 762, and a twelfth region 763.
  • the tenth region 761 one end in the z direction is connected to the top surface 71, and the other end in the z direction is connected to the twelfth region 763.
  • the tenth region 761 is inclined with respect to the top surface 71.
  • the eleventh region 762 one end in the z direction is connected to the bottom surface 72, and the other end in the z direction is connected to the twelfth region 763.
  • the eleventh region 762 is inclined with respect to the bottom surface 72.
  • the twelfth region 763 In the twelfth region 763, one end in the z direction is connected to the tenth region 761, and the other end in the z direction is connected to the eleventh region 762.
  • the twelfth region 763 is along both the z direction and the y direction. In the z-direction view, the twelfth region 763 is located outward from the top surface 71 and the bottom surface 72.
  • a second gate mark 792 is formed on the fourth side surface 76.
  • the surface of the second gate mark 792 is rougher than the other regions of the fourth side surface 76 excluding the second gate mark 792.
  • the second gate mark 792 appears by removing the resin burr located at the second gate 892 in the step of forming the sealing resin 7 in the manufacturing step of the semiconductor device A10 described later.
  • the second gate mark 792 is located on the extension line L of the wire 61a in the z-direction view.
  • FIGS. 11 to 13 are plan views showing a process according to a manufacturing method of the semiconductor device A10.
  • the lead frame 81 is prepared.
  • the lead frame 81 is a plate-shaped material.
  • the base material of the lead frame 81 is made of Cu.
  • the lead frame 81 may be formed by subjecting a metal plate to an etching process or the like, or may be formed by subjecting a metal plate to a punching process.
  • the lead frame 81 has a main surface 81A and a back surface 81B separated in the z direction.
  • the lead frame 81 includes an outer frame 811, a first die pad 812A, a second die pad 812B, a third die pad 812C, a plurality of first leads 813, a plurality of second leads 814, a plurality of third leads 815, and a dam bar 816. It is equipped with. Of these, the outer frame 811 and the dam bar 816 do not constitute the semiconductor device A10.
  • the first die pad 812A is a portion that will later become the first die pad 3.
  • the second die pad 812B is a portion that will later become the second die pad 4a.
  • the third die pad 812C is a portion that will later become the third die pad 4b.
  • the plurality of first leads 813 are portions that will later become the plurality of input side terminals 51.
  • the plurality of second leads 814 are portions that will later become the plurality of first output side terminals 52.
  • the plurality of third leads 815 are portions that will later become the plurality of second output side terminals 53.
  • the first semiconductor element 11 is bonded to the first die pad 812A by die bonding
  • the second semiconductor element 12 is bonded to the second die pad 812B by die bonding
  • the third semiconductor element 13 is die. It is bonded to the third die pad 812C by bonding.
  • each of the plurality of wires 61 to 64 is formed by wire bonding.
  • the capillary is lowered toward the circuit component 111 of the first semiconductor element 11, and the tip of the wire is pressed against a predetermined electrode. At this time, the tip of the wire is crimped to the electrode by the action of the weight of the capillary and the ultrasonic wave oscillated from the capillary. Next, the first bonding portion is formed on the electrode by raising the capillary while feeding out the wire. Next, the capillary is moved directly above the portion of the first lead 813 that becomes the pad portion 512 of the input side terminal 51a, and the capillary is further lowered to press the tip of the capillary against the joint surface.
  • the wire is sandwiched between the tip of the capillary and the joint surface and is crimped to the joint surface. Further, at this time, a dent portion 6d is formed on the joint surface. Then, by raising the capillary, the wire is cut and the second bonding portion 6b is formed on the joint surface.
  • the z-direction view shape of the second bonding portion 6b is a crescent shape due to the wire being pressed by the tip of the capillary.
  • the wire 61a is formed. Wires 61 other than the wire 61c are also formed in the same manner.
  • the process of forming the wire 61c is the same as the process of forming the wire 61a until the second bonding portion 6b is formed.
  • the capillary is further lowered toward the second bonding portion 6b, and the tip of the wire is pressed against the second bonding portion 6b and the joint surface.
  • the tip of the wire is crimped by the action of the weight of the capillary and the ultrasonic wave oscillated from the capillary.
  • the wire is cut and the security bond portion 6c overlapping the second bonding portion 6b is formed.
  • the first bonding portion is formed on the electrode of the insulating portion 112 of the first semiconductor element 11, and the second bonding portion 6b is formed on the electrode of the second semiconductor element 12 or the third semiconductor element 13. .
  • the first bonding portion is formed on the electrode of the second semiconductor element 12, and the second bonding portion 6b is formed in the portion of the second lead 814 that becomes the pad portion 522 of the first output side terminal 52.
  • a security bond portion 6c overlapping the second bonding portion 6b is further formed.
  • the first bonding portion is formed on the electrode of the third semiconductor element 13, and the second bonding portion 6b is formed in the portion of the third lead 815 that becomes the pad portion 522 of the second output side terminal 53.
  • a security bond portion 6c overlapping the second bonding portion 6b is further formed.
  • the sealing resin 7 is formed.
  • the sealing resin 7 is formed by transfer molding.
  • the lead frame 81 is housed in a mold having a plurality of cavities 88.
  • the portion of the conductive support member 2 covered with the sealing resin 7 in the semiconductor device A10 is accommodated in any of the plurality of cavities 88.
  • the fluidized resin flows from the pot 86 through the runner 87 into each of the plurality of cavities 88.
  • a plunger (not shown) is connected to the pot 86. When the plunger is activated, the resin fluidized in the pot 86 flows out toward the runner 87.
  • Each cavity 88 is provided with a first gate 891 and a second gate 892.
  • the first gate 891 is an inlet for the fluidized resin.
  • the first gate 891 is located on an extension of the wire 61a (see FIG. 12) in the z-direction view.
  • the second gate 892 is an outlet for the fluidized resin.
  • the second gate 892 is also located on the extension line of the wire 61a in the z-direction view. Therefore, in each cavity 88, the fluidized resin easily flows in the direction along the wire 61a and does not easily flow in the direction intersecting the wire 61a.
  • the resin burrs located outside each of the plurality of cavities 88 are removed with high-pressure water or the like.
  • the first gate mark 791 is formed on the sealing resin 7.
  • the second gate mark 792 is formed on the sealing resin 7. This completes the formation of the sealing resin 7.
  • the second gate 892 may be used as the inlet of the fluidized resin, and the first gate 891 may be used as the outlet of the fluidized resin.
  • the semiconductor device A10 is manufactured.
  • the first semiconductor element 11 relays the transmission and reception of signals between the circuit component 111 of the first semiconductor element 11 and the second semiconductor element 12 and the third semiconductor element 13, and the circuit component 111. It is provided with an insulating portion 112 that insulates the second semiconductor element 12 and the third semiconductor element 13 from each other. Therefore, when a significant potential difference occurs between the circuit component 111 and the second semiconductor element 12 or the third semiconductor element 13, the input side circuit including the circuit component 111 of the first semiconductor element 11 and the second semiconductor element It is possible to improve the withstand voltage of the first output side circuit including 12 and the second output side circuit including the third semiconductor element 13.
  • the conductive support member 2 includes a first die pad 3, a second die pad 4a, a third die pad 4b, a plurality of input side terminals 51, a plurality of first output side terminals 52, and a plurality of second dies. It is composed of an output side terminal 53.
  • the plurality of input side terminals 51 are exposed from the first side surface 73, and the plurality of first output side terminals 52 and the plurality of second output side terminals 53 are exposed from the second side surface 74.
  • the conductive support member 2 is not exposed from the third side surface 75 and the fourth side surface 76.
  • the insulation distance between the plurality of input side terminals 51, the plurality of first output side terminals 52, and the plurality of second output side terminals 53 (the exposed portion of the input side terminal 51 from the sealing resin 7 and the first The creepage distance), which is the distance between the output side terminal 52 and the exposed portion of the second output side terminal 53 from the sealing resin 7 along the surface of the sealing resin 7, becomes longer.
  • the semiconductor device A10 has a higher dielectric strength than the case where the conductive support member 2 such as the support lead is exposed from the third side surface 75 or the fourth side surface 76.
  • the fact that there is no support lead exposed from the third side surface 75 gives a degree of freedom in the position where the first gate 891, which is the inflow port of the fluidized resin, is arranged in the process of forming the sealing resin 7.
  • the absence of support leads exposed from the fourth side surface 76 gives a degree of freedom to the position where the second gate 892, which is the outlet of the fluidized resin, is arranged in the process of forming the sealing resin 7.
  • a voltage of 600 V or more is transiently applied to the second semiconductor element 12 or the third semiconductor element 13 as compared with the ground of the circuit component 111 of the first semiconductor element 11.
  • the insulation withstand voltage is further increased. It is preferable to improve the reliability of the semiconductor device A10.
  • the first side surface 73 of the sealing resin 7 is formed with a first gate mark 791 whose surface is rougher than the other regions of the first side surface 73.
  • the first gate mark 791 is the first gate 891 in which the fluidized resin flows into each of the plurality of cavities 88 in the step of forming the sealing resin 7 (see FIG. 13) in the manufacturing process of the semiconductor device A10. It is a trace derived from.
  • the first gate mark 791 is located on the extension line L of the wire 61a in the z-direction view.
  • the fluidized resin easily flows in each cavity 88 in the direction along the wire 61a, and does not easily flow in the direction intersecting the wire 61a. Therefore, it is suppressed that the wire 61a is swept away by the fluidized resin and approaches the second semiconductor element 12 or the wire 61b.
  • the second side surface 74 of the sealing resin 7 is formed with a second gate mark 792 whose surface is rougher than the other regions of the second side surface 74.
  • the second gate mark 792 is a second gate 892 in which the fluidized resin flows out of each of the plurality of cavities 88 in the step of forming the sealing resin 7 (see FIG. 13) in the manufacturing process of the semiconductor device A10. It is a trace derived from. As shown in FIG. 1, the second gate mark 792 is located on the extension line L of the wire 61a in the z-direction view.
  • the fluidized resin In the step of forming the sealing resin 7, the fluidized resin easily flows in each cavity 88 in the direction along the wire 61a, and does not easily flow in the direction intersecting the wire 61a. Therefore, it is suppressed that the wire 61a is swept away by the fluidized resin and approaches the second semiconductor element 12 or the wire 61b.
  • the wire 61a is connected to the circuit component 111 of the first semiconductor element 11 and is an element of the input side circuit having a relatively low potential.
  • the second semiconductor element 12 is an element of the input side circuit having a relatively high potential. Suppressing the wire 61a from approaching the second semiconductor element 12 contributes to improving the dielectric strength of the semiconductor device A10.
  • the wire 61c joined to the pad portion 512 of the input side terminal 51d includes a security bond portion 6c and protects the second bonding portion 6b.
  • the pad portion 512 of the input side terminal 51d is connected to the first die pad 3, and the first die pad 3 is equipped with a first semiconductor element 11 having a linear expansion coefficient different from that of the conductive support member 2.
  • first semiconductor element 11, the conductive support member 2, and the sealing resin 7 having different linear expansion coefficients are arranged at adjacent positions, other wires are used. Compared with 61, the deterioration due to the thermal cycle is large, and cracks are likely to occur in the thinned portion.
  • the wire 61c is thick as a whole and can prevent the second bonding portion 6b from being cracked. As a result, the connection reliability of the wire 61c is improved. Further, since the security bond portion 6c appropriately covers the portion (thinned portion) in which the security bond portion 6c is likely to crack in the z-direction view, the connection reliability of the wire 61c is further improved. Can be done. Similarly, the wire 63a and the wire 64a have improved connection reliability by the security bond portion 6c.
  • first gate mark 791 and the second gate mark 792 are located on the extension line L of the wire 61a in the z-direction, but the present invention is not limited to this.
  • the positions of the first gate mark 791 and the second gate mark 792 are not particularly limited, and may be located at the center in the x direction, for example. That is, in the process of forming the sealing resin 7 in the manufacturing process of the semiconductor device A10, the positions of the first gate 891 and the second gate 892 are not particularly limited. Since there are no support leads exposed from the third side surface 75 or the fourth side surface 76, the arrangement positions of the first gate 891 and the second gate 892 can be freely set.
  • Support leads may be exposed from the third side surface 75 or the fourth side surface 76.
  • wires 61c, 63a, 64a are provided with the security bond portion 6c
  • the present invention is not limited to this. All wires 61-64 may or may not include a security bond portion 6c.
  • FIG. 14 is a diagram for explaining the semiconductor device A20 according to the second embodiment of the present disclosure.
  • FIG. 14 is a plan view showing the semiconductor device A20, and is a diagram corresponding to FIG. 1.
  • the same or similar elements as those in the above embodiment are designated by the same reference numerals as those in the above embodiment.
  • the semiconductor device A20 of the present embodiment is different from the first embodiment in that a groove is formed in the sealing resin 7.
  • the sealing resin 7 further includes a groove portion 75a and a groove portion 76a.
  • the groove portion 75a is recessed in the y direction from the third side surface 75 and extends in the z direction.
  • the groove portion 76a is recessed in the y direction from the fourth side surface 76 and extends in the z direction.
  • the first semiconductor element 11 is provided with the insulating portion 112, it is possible to improve the withstand voltage between the input side circuit and the first output side circuit and the second output side circuit. Further, since the conductive support member 2 is not exposed from the third side surface 75 and the fourth side surface 76, the insulation between the plurality of input side terminals 51 and the plurality of first output side terminals 52 and the plurality of second output side terminals 53 is provided. The distance (creeping distance) becomes longer. As a result, the semiconductor device A10 has a higher dielectric strength than the case where the conductive support member 2 such as the support lead is exposed from the third side surface 75 or the fourth side surface 76.
  • the groove portion 75a is arranged on the third side surface 75, and the groove portion 76a is arranged on the fourth side surface 76, whereby the plurality of input side terminals 51, the plurality of first output side terminals 52, and the plurality of portions are arranged.
  • the insulation distance (creeping distance) from the second output side terminal 53 of the above is further increased.
  • the semiconductor device A10 can further improve the dielectric strength.
  • the semiconductor device according to the present disclosure is not limited to the above-described embodiment.
  • the specific configuration of each part of the semiconductor device according to the present disclosure can be freely redesigned.
  • Appendix 1 The first die pad and the second die pad which are arranged apart from the first die pad on one side in the first direction orthogonal to the thickness direction and whose potential is relatively different from that of the first die pad.
  • Conductive support members including, The first semiconductor element mounted on the first die pad and A second semiconductor element mounted on the second die pad and forming an output side circuit together with the second die pad, A sealing resin that covers at least a part of the conductive support member, the first semiconductor element, and the second semiconductor element. Equipped with The first semiconductor element is A circuit component that constitutes an input side circuit together with the first die pad, An insulating portion that relays the transmission and reception of signals between the input side circuit and the output side circuit and insulates the input side circuit and the output side circuit from each other.
  • the conductive support member is A plurality of input-side terminals that are spaced apart from each other in the first direction and at least one of which is conductive to the input-side circuit.
  • a plurality of output-side terminals that are spaced apart from each other in the first direction and at least one of which is conductive to the output-side circuit.
  • the sealing resin is located on one side of the second direction orthogonal to the thickness direction and the first direction, and has a first side surface on which the plurality of input side terminals project and the second direction.
  • a second side surface located on the other side and from which the plurality of output side terminals project, and a third side surface located on one side of the first direction and connected to the first side surface and the second side surface.
  • the conductive support member is a semiconductor device that is not exposed from the third side surface.
  • the conductive support member is A third die pad which is arranged away from the first die pad on the other side in the first direction and whose potential is relatively different from that of the first die pad.
  • a plurality of second output side terminals that are spaced apart from each other in the first direction and project from the second side surface. Including The third semiconductor element is mounted on the third die pad and constitutes a second output side circuit together with the third die pad.
  • the insulating portion relays the transmission and reception of signals between the input side circuit and the second output side circuit, and insulates the input side circuit and the second output side circuit from each other. At least one of the plurality of second output side terminals conducts to the second output side circuit.
  • the semiconductor device according to Appendix 1 wherein the conductive support member is not exposed from the fourth side surface.
  • Appendix 3. The sealing resin is A first groove portion that is recessed in the first direction from the third side surface and extends in the thickness direction. A second groove portion that is recessed in the first direction from the fourth side surface and extends in the thickness direction.
  • a first gate mark having a rougher surface than the other regions of the third side surface is formed on the third side surface.
  • the plurality of input-side terminals include an input-side first terminal arranged on the most one side in the first direction.
  • the first wire is connected to the input-side first terminal and the first semiconductor element.
  • the semiconductor device according to Appendix 4 wherein the first gate mark is located on an extension of the first wire in the thickness direction. Appendix 6.
  • the plurality of input-side terminals include an input-side second terminal arranged adjacent to the input-side first terminal.
  • the second wire is connected to the second terminal on the input side and the first semiconductor element.
  • the semiconductor device according to Appendix 5 wherein the first wire is located between the second semiconductor element and the second wire in the thickness direction.
  • Appendix 7 The semiconductor device according to Appendix 5 or 6, wherein the second gate mark is located on the extension line in the thickness direction view.
  • the plurality of input side terminals include a support terminal connected to the first die pad.
  • the support terminal wire is connected to the support terminal and the first semiconductor element, and has a second bonding portion which is a connection portion with the support terminal and a security bond portion formed so as to be overlapped with the second bonding portion.
  • the plurality of input side terminals include a second support terminal connected to the first die pad.
  • the support terminal is connected to the other end of the first die pad in the first direction.
  • the semiconductor device according to Appendix 8 wherein the second support terminal is connected to one end of the first die pad on one side in the first direction.
  • the plurality of output side terminals include a support terminal connected to the second die pad.
  • the support terminal wire is connected to the support terminal and the second semiconductor element, and has a second bonding portion which is a connection portion with the support terminal and a security bond portion formed so as to be overlapped with the second bonding portion.
  • the plurality of second output side terminals include a support terminal connected to the third die pad.
  • the support terminal wire is connected to the support terminal and the third semiconductor element, and has a second bonding portion which is a connection portion with the support terminal and a security bond portion formed so as to be overlapped with the second bonding portion.
  • the support terminal wire further includes a wire portion connected to the second bonding portion.
  • the support terminal comprises a joint surface to which the support terminal wire is joined.
  • the support terminal comprises a dent portion recessed from the joint surface.
  • an independent terminal wire connected to an independent terminal not connected to any of the first die pad, the second die pad, and the third die pad among the terminals included in the conductive support member is further provided.
  • the independent terminal wire is It is provided with an independent terminal wire second bonding portion that is a connection portion with the independent terminal.
  • Appendix 16 The semiconductor device according to any one of Supplementary note 1 to 15, wherein the insulating portion is an inductive type.
  • Appendix 17. The semiconductor device according to any one of Supplementary note 1 to 16, wherein the conductive support member is made of an alloy containing Cu.
  • Appendix 18 The semiconductor device according to any one of Supplementary note 1 to 17, wherein the sealing resin is made of an epoxy resin having electrical insulation.

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Abstract

半導体装置は、第１ダイパッドおよび第２ダイパッドを含む導電支持部材と、第１ダイパッドに搭載された第１半導体素子と、第２ダイパッドに搭載され、第１出力側回路を構成する第２半導体素子と、封止樹脂とを備える。第１半導体素子は、入力側回路を構成する回路構成部と、入力側回路と第１出力側回路との信号の送受信を中継し且つ入力側回路および第１出力側回路を互いに絶縁する絶縁部とを備える。封止樹脂は、ｘ方向において互いに離間した第１側面および第２側面と、ｙ方向に直交する第３側面とを有する。導電支持部材は、第１側面から突出する複数の入力側端子と、第２側面から突出する複数の第１出力側端子とを含む。導電支持部材は、第３側面からは露出していない。

Description

半導体装置
　本開示は、１つのパッケージ内において複数の半導体素子の間で絶縁部を介して信号が伝送される半導体装置に関する。
　従来、家電機器や電気自動車（ハイブリッド自動車を含む。以下、同様。）などにインバータ装置が使用されている。たとえば電気自動車に搭載されたインバータ装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの複数のパワー半導体、および、それ以外の半導体装置（制御素子および駆動素子を有する）を備える。当該インバータ装置においては、ＥＣＵ（Engine Control Unit）から出力された制御信号が、半導体装置の上記制御素子に入力される。制御素子は、制御信号をＰＷＭ（Pulse Width Modulation）制御信号に変換し、これを上記駆動素子に伝送する。駆動素子は、ＰＷＭ制御信号に基づき、複数（たとえば６つ）のパワー半導体を所望のタイミングでスイッチング動作させる。６つのパワー半導体が所望のタイミングでスイッチング動作をすることで、車載用バッテリの直流電力からモータ駆動用の三相交流電力が生成される。特許文献１には、モータ駆動装置に利用される半導体装置（駆動回路）の一例が開示されている。
　上述した制御素子および駆動素子は、たとえば、１つのパッケージ内に配置される。また、制御素子に要求される電源電圧と、駆動素子に要求される電源電圧とで、電圧値が異なることがある。このような場合、制御素子への導電経路と、駆動素子への導電経路との間において、絶縁耐圧の向上が求められる。
特開２０１４－１５５４１２号公報
　上述した事情に鑑み、本開示は、絶縁耐圧の向上を図ることが可能な半導体装置を提供することを一の課題とする。
　本開示によって提供される半導体装置は、導電支持部材と、第１半導体素子と、第２半導体素子と、封止樹脂とを備える。前記導電支持部材は、第１ダイパッド、および、前記第１ダイパッドに対して、厚さ方向に直交する第１方向の一方側に離れて配置され、かつ、前記第１ダイパッドとは相対的に電位が異なる第２ダイパッドを含む。前記第１半導体素子は、前記第１ダイパッドに搭載されている。前記第２半導体素子は、前記第２ダイパッドに搭載され、前記第２ダイパッドとともに出力側回路を構成している。前記封止樹脂は、前記導電支持部材の少なくとも一部と、前記第１半導体素子および前記第２半導体素子とを覆う。前記第１半導体素子は、前記第１ダイパッドとともに入力側回路を構成する回路構成部と、前記入力側回路と前記出力側回路との信号の送受信を中継し、かつ、前記入力側回路および前記出力側回路を互いに絶縁する絶縁部と、を備える。前記導電支持部材は、前記第１方向において互いに離間配置され、かつ、少なくともいずれか１つが前記入力側回路に導通する複数の入力側端子と、前記第１方向において互いに離間配置され、かつ、少なくともいずれか１つが前記出力側回路に導通する複数の出力側端子と、を含む。前記封止樹脂は、前記厚さ方向と前記第１方向とに直交する第２方向の一方側に位置し、かつ、前記複数の入力側端子が突出する第１側面と、前記第２方向の他方側に位置し、かつ、前記複数の出力側端子が突出する第２側面と、前記第１方向の一方側に位置し、かつ、前記第１側面および前記第２側面につながる第３側面と、前記第１方向の他方側に位置し、かつ、前記第１側面および前記第２側面につながる第４側面と、を有する。前記導電支持部材は、前記第３側面から露出しない構成とされている。
　上記構成によると、第１半導体素子は、入力側回路と出力側回路との信号の送受信を中継し、かつ、入力側回路および出力側回路を互いに絶縁する絶縁部を備えている。したがって、入力側回路と出力側回路との間の絶縁耐圧の向上を図ることができる。また、導電支持部材は、封止樹脂の第３側面から露出していない。したがって、複数の入力側端子と複数の出力側端子との絶縁距離（沿面距離）が長くなる。これにより、さらに絶縁耐圧の向上を図ることができる。
　本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本開示の第１実施形態に係る半導体装置を示す平面図である。 図１の半導体装置を示す平面図であり、封止樹脂を透過した図である。 図１の半導体装置を示す正面図である。 図１の半導体装置を示す背面図である。 図１の半導体装置を示す左側面図である。 図１の半導体装置を示す右側面図である。 図２のＶＩＩ－ＶＩＩ線に沿う断面図である。 図２のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 図２の部分拡大図である。 図２の部分拡大図である。 図１の半導体装置の製造方法に係る工程を示す平面図である。 図１の半導体装置の製造方法に係る工程を示す平面図である。 図１の半導体装置の製造方法に係る工程を示す平面図である。 本開示の第２実施形態に係る半導体装置を示す平面図である。
　以下、本開示の好ましい実施の形態について、添付図面を参照して具体的に説明する。
　本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ上に位置していること」を含む。また、「ある物Ａがある物Ｂにある方向に見て重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。
　図１～図１０は、第１実施形態に基づく半導体装置の一例を示している。図示された半導体装置Ａ１０は、パッケージ型のものであり、第１半導体素子１１、第２半導体素子１２、第３半導体素子１３、導電支持部材２、複数のワイヤ６１，６２，６３，６４、および封止樹脂７を備えている。導電支持部材２は、第１ダイパッド３、第２ダイパッド４ａ、第３ダイパッド４ｂ、複数の入力側端子５１、複数の第１出力側端子５２、および複数の第２出力側端子５３を含む。半導体装置Ａ１０は、たとえば電気自動車のインバータ装置の配線基板に表面実装される構成であるが、本開示がこれに限定されるわけではない。すなわち、半導体装置Ａ１０は、他の用途に利用してもよく、他の機能を奏することも可能である。半導体装置Ａ１０のパッケージ形式は、ＳＯＰ（Small Outline Package）であるが、他のパッケージ形式であってもよい。
　図１は、半導体装置Ａ１０を示す平面図である。図２は、半導体装置Ａ１０を示す平面図であり、封止樹脂７の外形を想像線（二点鎖線）で示している。図３は、半導体装置Ａ１０を示す正面図である。図４は、半導体装置Ａ１０を示す背面図である。図５は、半導体装置Ａ１０を示す左側面図である。図６は、半導体装置Ａ１０を示す右側面図である。図７は、図２のＶＩＩ－ＶＩＩ線に沿う断面図である。図８は、図２のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。図９は、図２の部分拡大図（後述するワイヤ６１ｃのセカンドボンディング部６ｂ付近）である。図１０は、図２の部分拡大図（後述するワイヤ６１ａのセカンドボンディング部６ｂ付近）である。
　半導体装置Ａ１０は、厚さ方向視(平面視)の形状が長矩形状である。説明の便宜上、半導体装置Ａ１０の厚さ方向をｚ方向とする。また、ｚ方向に直交し且つ半導体装置Ａ１０の短辺に沿う方向をｘ方向とし、ｚ方向およびｘ方向に直交する方向をｙ方向とする。さらに、ｚ方向の一方側をｚ１側とし、他方側をｚ２側とする。これは、ｘ方向およびｙ方向についても同様である。ｘ方向およびｙ方向を、それぞれ「第１方向」および「第２方向」（またはその逆）と称する場合もある。なお、半導体装置Ａ１０の形状および寸法等は、特に限定されない。
　第１半導体素子１１、第２半導体素子１２、および第３半導体素子１３は、半導体装置Ａ１０の機能中枢となる素子である。
　第１半導体素子１１は、図２に示すように、導電支持部材２の一部（後述の第１ダイパッド３）に搭載されて、半導体装置Ａ１０のｘ方向およびｙ方向における中央に配置されている。第１半導体素子１１は、ｚ方向視においてｘ方向に長い矩形状である。第１半導体素子１１は、Ｓｉからなる基板（図示せず）を有し、当該基板上に、図２に示すように、回路構成部１１１および絶縁部１１２が形成されている。
　回路構成部１１１は、第１半導体素子１１のｘ方向ｘ１側に配置され、ＥＣＵなどから入力された制御信号をＰＷＭ制御信号に変換する回路と、ＰＷＭ制御信号を第２半導体素子１２および第３半導体素子１３へ伝送するための送信回路とを有する。本実施形態では、回路構成部１１１は、ハイサイド用の制御信号とローサイド用の制御信号とを入力されて、ハイサイド用のＰＷＭ制御信号を第２半導体素子１２に伝送し、ローサイド用のＰＷＭ制御信号を第２半導体素子１２に伝送する。
　絶縁部１１２は、第１半導体素子１１のｘ方向ｘ２側に配置され、ＰＷＭ制御信号を、絶縁状態で伝送するための部分である。絶縁部１１２は、第１半導体素子１１の内部で回路構成部１１１に導通しており、回路構成部１１１の送信回路から入力されたＰＷＭ制御信号を、第２半導体素子１２および第３半導体素子１３へ絶縁状態で伝送する。つまり、絶縁部１１２は、回路構成部１１１と第２半導体素子１２および第３半導体素子１３との信号の送受信を中継し、かつ、回路構成部１１１と第２半導体素子１２および第３半導体素子１３とを互いに絶縁する。絶縁部１１２は、たとえばインダクティブ型である。本実施形態では、絶縁部１１２は、基板上に形成された、たとえばＣｕからなる複数のインダクタ（コイル）を誘導結合させることで、絶縁状態での電気信号の伝送を行う絶縁型トランスである。複数のインダクタは、送信側インダクタおよび受信側インダクタを含み、これらのインダクタは第１半導体素子１１の厚さ方向（ｚ方向）において互いに積層されている。送信側インダクタと受信側インダクタとの間には、ＳｉＯ2などからなる誘電体層が介装されている。誘電体層により、送信側インダクタと受信側インダクタとは、電気的に絶縁されている。本実施形態では、絶縁部１１２がインダクティブ型である場合を示すが、絶縁部１１２はキャパシティブ型であってもよい。キャパシティブ型の絶縁素子は、一例ではコンデンサである。
　第１半導体素子１１は、回路構成部１１１から送信されるＰＷＭ制御信号を、絶縁部１１２を介して、第２半導体素子１２および第３半導体素子１３に送信する。
　第２半導体素子１２および第３半導体素子１３は、それぞれ、ＰＷＭ制御信号を受信する受信回路と、受信したＰＷＭ制御信号に基づきスイッチング素子（たとえばＩＧＢＴやＭＯＳＦＥＴなど）のスイッチング動作を行う回路（ゲートドライバ）とを有する。第２半導体素子１２は、図２に示すように、導電支持部材２の一部（後述の第２ダイパッド４ａ）に搭載されて、第１半導体素子１１に対してｙ方向のｙ１側に配置されている。第２半導体素子１２は、ハイサイドのスイッチング素子を駆動させる。第３半導体素子１３は、図２に示すように、導電支持部材２の一部（後述の第３ダイパッド４ｂ）に搭載されて、第１半導体素子１１に対してｙ方向のｙ２側に配置されている。第３半導体素子１３は、ローサイドのスイッチング素子を駆動させる。
　第１半導体素子１１は、第２半導体素子１２および第３半導体素子１３に、ＰＷＭ制御信号以外の信号も伝送してもよい。また、第２半導体素子１２および第３半導体素子１３は、たとえばモータ近傍に設置された温度センサからの検出信号などの信号を、第１半導体素子１１に伝送してもよい。
　電気自動車などのインバータ装置におけるモータドライバ回路には、ローサイドスイッチング素子とハイサイドスイッチング素子とをトーテムポール状に接続したハーフブリッジ回路が一般的に使用されている。絶縁ゲートドライバでは、任意の時点でオンになるスイッチは、ローサイドスイッチング素子かハイサイドスイッチング素子のどちらか一方のみである。高電圧領域において、ローサイドスイッチング素子のソース、および、当該スイッチング素子を駆動する絶縁ゲートドライバの基準電位はグランドに接続されているので、ゲート－ソース間電圧はグランドを基準に動作する。一方、ハイサイドスイッチング素子のソース、および、当該スイッチング素子を駆動する絶縁ゲートドライバの基準電位はハーフブリッジ回路の出力ノードに接続されている。ローサイドスイッチング素子とハイサイドスイッチング素子のどちらがオンであるかに応じて、ハーフブリッジ回路の出力ノードの電位は変化するので、ハイサイドスイッチング素子を駆動する絶縁ゲートドライバの基準電位は変化する。ハイサイドスイッチング素子がオンのときには、当該基準電位は、ハイサイドスイッチング素子のドレインに印加される電圧と等価な電圧（例えば６００Ｖ以上）になる。半導体装置Ａ１０では、第２半導体素子１２が、ハイサイドスイッチング素子を駆動する絶縁ゲートドライバとして用いられる。第２半導体素子１２と第１半導体素子１１の回路構成部１１１とは絶縁性を確保するためにグランドが分離されているので、第２半導体素子１２には、回路構成部１１１のグランドと比較して、６００Ｖ以上の電圧が過渡的に印加される。第１半導体素子１１の回路構成部１１１と、第２半導体素子１２との間に著しい電位差が生じることから、半導体装置Ａ１０においては、第１半導体素子１１の回路構成部１１１を含む入力側回路と、第２半導体素子１２を含む第１出力側回路とが、第１半導体素子１１の絶縁部１１２により絶縁されている。つまり、第１半導体素子１１の絶縁部１１２は、相対的に低電位である入力側回路と、相対的に高電位である第１出力側回路とを絶縁する。また、半導体装置Ａ１０では、第３半導体素子１３が、ハイサイドスイッチング素子を駆動する絶縁ゲートドライバとして用いられる場合もある。したがって、本実施形態では、第１半導体素子１１の回路構成部１１１を含む入力側回路と、第３半導体素子１３を含む第２出力側回路とも、第１半導体素子１１の絶縁部１１２により絶縁されている。
　第１半導体素子１１の上面（ｚ１側を向く面）には、複数の電極が設けられている。これらの電極は、第１半導体素子１１に構成された回路に導通する。同様に、第２半導体素子１２の上面（ｚ１側を向く面）には、複数の電極が設けられている。これらの電極は、第２半導体素子１２に構成された回路に導通する。第３半導体素子１３の上面（ｚ１側を向く面）には、複数の電極が設けられている。これらの電極は、第３半導体素子１３に構成された回路に導通する。
　導電支持部材２は、半導体装置Ａ１０において、第１半導体素子１１、第２半導体素子１２、および第３半導体素子１３と、インバータ装置の配線基板との導通経路を構成する部材である。導電支持部材２は、たとえばＣｕを組成に含む合金からなる。導電支持部材２は、後述するリードフレーム８１から形成される。導電支持部材２は、第１半導体素子１１、第２半導体素子１２、および第３半導体素子１３を搭載する。図２に示すように、導電支持部材２は、第１ダイパッド３、第２ダイパッド４ａ、第３ダイパッド４ｂ、複数の入力側端子５１、第１出力側端子５２、および複数の第２出力側端子５３を含む。
　第１ダイパッド３は、半導体装置Ａ１０においてｘ方向およびｙ方向の中央に配置されている。第２ダイパッド４ａは、第１ダイパッド３に対してｙ方向のｙ１側に、第１ダイパッド３から離れて配置されている。第３ダイパッド４ｂは、第１ダイパッド３に対してｙ方向のｙ２側に、第１ダイパッド３から離れて配置されている。
　第１ダイパッド３は、図２、図７、および図８に示すように、第１半導体素子１１が搭載されている。第１ダイパッド３は、第１半導体素子１１と導通しており、先述した入力側回路の一要素である。第１ダイパッド３は、たとえば、ｚ方向視形状が略矩形状である。第１ダイパッド３は、第１主面３１および第１裏面３２を有する。第１主面３１および第１裏面３２は、図７および図８に示すように、ｚ方向において離間する。第１主面３１はｚ１側を向き、第１裏面３２はｚ２側を向く。第１主面３１および第１裏面３２はそれぞれ、略平坦である。第１半導体素子１１は、図示しない導電性接合材（はんだ、金属ペースト、焼結金属など）により、第１主面３１に接合されている。
　第２ダイパッド４ａは、図２および図８に示すように、第２半導体素子１２が搭載されている。第２ダイパッド４ａは、第２半導体素子１２と導通しており、先述した第１出力側回路の一要素である。第２ダイパッド４ａは、たとえば、ｚ方向視形状が略矩形状である。第３ダイパッド４ｂは、図２および図８に示すように、第３半導体素子１３が搭載されている。第３ダイパッド４ｂは、第３半導体素子１３と導通しており、先述した第２出力側回路の一要素である。第３ダイパッド４ｂは、たとえば、ｚ方向視形状が略矩形状である。第２ダイパッド４ａおよび第３ダイパッド４ｂは、それぞれ、第２主面４１および第２裏面４２を有する。第２主面４１および第２裏面４２は、図８に示すように、ｚ方向において離間する。第２主面４１はｚ１側を向き、第２裏面４２はｚ２側を向く。第２主面４１および第２裏面４２はそれぞれ、略平坦である。第２半導体素子１２は、図示しない導電性接合材により、第２ダイパッド４ａの第２主面４１に接合されている。第３半導体素子１３は、図示しない導電性接合材により、第３ダイパッド４ｂの第２主面４１に接合されている。
　複数の入力側端子５１は、インバータ装置の配線基板に接合されることで、半導体装置Ａ１０と前記配線基板との導電経路を構成する部材である。複数の入力側端子５１は、必要に応じて、第１半導体素子１１に導通しており、先述した入力側回路の一要素である。図１、図２、および図５に示すように、複数の入力側端子５１は、y方向において互いに離間配置されている。複数の入力側端子５１は、いずれも、第１ダイパッド３に対してｘ方向のｘ１側に位置し、封止樹脂７（後述の第１側面７３）からｘ方向のｘ１側に突出している。複数の入力側端子５１は、電圧が供給される電源端子、グランド端子、２種類の制御入力信号をそれぞれ入力される入力端子、ディスエーブル信号が入力される入力端子、およびダミー端子などを含んでいる。本実施形態では、半導体装置Ａ１０は、８個の入力側端子５１を備えている。なお、入力側端子５１の数は特に限定されない。各入力側端子５１は、リード部５１１およびパッド部５１２を備えている。
　リード部５１１は、ｘ方向に沿って延びた長矩形状の部位である。リード部５１１は、封止樹脂７から露出した部分と封止樹脂７に覆われた部分とを含む。図７に示すように、リード部５１１のうち封止樹脂７から露出した部分は、ガルウィング状に曲げ加工が施されている。また、リード部５１１のうち封止樹脂７から露出した部分には、めっき処理が施されていてもよい。当該めっき処理により形成されるめっき層は、たとえばはんだなどのＳｎを含む合金からなり、封止樹脂７から露出した部分を覆う。当該めっき層は、はんだ接合によって半導体装置Ａ１０をインバータ装置の配線基板に表面実装させる際に、当該露出した部分へのはんだの付着を良好なものにしつつ、はんだ接合に起因した当該露出した部分の浸食を防止する。
　パッド部５１２は、リード部５１１につながり、かつ、ｙ方向においてリード部５１１よりも幅広の矩形状の部位である。パッド部５１２の上面（ｚ１側を向く面）には、めっき処理が施されていてもよい。当該めっき処理により形成されるめっき層は、たとえばＡｇを含む金属からなり、パッド部５１２の上面を覆う。当該めっき層は、後述のワイヤ６１の接合強度を高めつつ、ワイヤ６１のワイヤボンディング時の衝撃からリードフレーム８１（後述）を保護する。パッド部５１２は、全面にわたって封止樹脂７に覆われている。パッド部５１２は、略平坦である。
　複数の入力側端子５１は、入力側端子５１ａ，５１ｂ，５１ｃ，５１ｄを含む。入力側端子５１ａは、図２に示すように、ｙ方向の最もｙ１側に配置されている。入力側端子５１ａは、「入力側第１端子」の一例である。入力側端子５１ｂは、図２に示すように、入力側端子５１ａに隣接して配置されている。入力側端子５１ｂは、「入力側第２端子」の一例である。入力側端子５１ｃは、図２に示すように、入力側端子５１ｂに隣接して配置されている。入力側端子５１ｃは、パッド部５１２によって、第１ダイパッド３のｙ方向ｙ１側の端部のｘ方向ｘ１側の位置につながっている。入力側端子５１ｄは、図２に示すように、ｙ方向の最もｙ２側に配置されている。入力側端子５１ｄは、パッド部５１２によって、第１ダイパッド３のｙ方向ｙ２側の端部のｘ方向ｘ１側の位置につながっている。これにより、入力側端子５１ｃおよび入力側端子５１ｄは、第１ダイパッド３を支持している。入力側端子５１ｄは「支持端子」の一例であり、入力側端子５１ｃは「第２支持端子」の一例である。また、入力側端子５１ｃ，５１ｄ以外の入力側端子５１は、第１ダイパッド３、第２ダイパッド４ａ、および第３ダイパッド４ｂのいずれにもつながっておらず、それぞれ「独立端子」の一例である。各入力側端子５１の形状は特に限定されない。
　複数の第１出力側端子５２は、複数の入力側端子５１と同様に、インバータ装置の配線基板に接合されることで、半導体装置Ａ１０と前記配線基板との導電経路を構成する部材である。複数の第１出力側端子５２は、必要に応じて、第２半導体素子１２に導通しており、先述した第１出力側回路の一要素である。図１、図２および図６に示すように、複数の第１出力側端子５２は、y方向において互いに離間配置されている。複数の第１出力側端子５２は、いずれも、第２ダイパッド４ａに対してｘ方向のｘ２側に位置し、封止樹脂７（後述の第２側面７４）からｘ方向のｘ２側に突出している。複数の第１出力側端子５２は、電圧が供給される電源端子、グランド端子、ハイサイド用の出力端子、およびダミー端子などを含んでいる。本実施形態では、半導体装置Ａ１０は、４個の第１出力側端子５２を備えている。なお、第１出力側端子５２の数は特に限定されない。各第１出力側端子５２は、リード部５２１およびパッド部５２２を備えている。
　リード部５２１は、ｘ方向に沿って延びた長矩形状の部位である。リード部５２１は、封止樹脂７から露出した部分と封止樹脂７に覆われた部分とを含む。図７に示すように、リード部５２１のうち封止樹脂７から露出した部分は、ガルウィング状に曲げ加工が施されている。また、リード部５２１のうち封止樹脂７から露出した部分には、リード部５１１と同様に、めっき層（たとえばはんだなどのＳｎを含む合金）が形成されていてもよい。
　パッド部５２２は、リード部５２１につながり、かつ、ｙ方向においてリード部５２１よりも幅広の部位である。なお、パッド部５２２のｚ方向視形状は、特に限定されない。パッド部５２２の上面（ｚ１側を向く面）は、パッド部５１２の上面と同様に、めっき層（たとえばＡｇを含む金属）で覆われていてもよい。パッド部５２２は、全面にわたって封止樹脂７に覆われている。パッド部５２２は、略平坦である。なお、本実施形態では、最もｙ２側に配置された第１出力側端子５２は、パッド部５２２を備えていない。
　複数の第１出力側端子５２は、第１出力側端子５２ａを含む。第１出力側端子５２ａは、図２に示すように、ｙ方向のｙ１側から３番目に配置されている。第１出力側端子５２ａは、パッド部５２２によって、第２ダイパッド４ａのｘ方向ｘ２側の端部につながっており、第２ダイパッド４ａを支持している。第１出力側端子５２ａは「支持端子」の一例である。また、第１出力側端子５２ａ以外の第１出力側端子５２は、第１ダイパッド３、第２ダイパッド４ａ、および第３ダイパッド４ｂのいずれにもつながっておらず、それぞれ「独立端子」の一例である。各第１出力側端子５２の形状は特に限定されない。
　複数の第２出力側端子５３は、複数の入力側端子５１と同様に、インバータ装置の配線基板に接合されることで、半導体装置Ａ１０と前記配線基板との導電経路を構成する部材である。複数の第２出力側端子５３は、必要に応じて、第３半導体素子１３に導通しており、先述した第２出力側回路の一要素である。図１、図２、および図６に示すように、複数の第２出力側端子５３は、y方向において、互いに離間配置されている。複数の第２出力側端子５３は、いずれも、第３ダイパッド４ｂに対してｘ方向のｘ２側に位置し、封止樹脂７（後述の第２側面７４）からｘ方向のｘ２側に突出している。また、複数の第２出力側端子５３は、複数の第１出力側端子５２に対してｙ方向のｙ２側に配置されている。複数の第２出力側端子５３は、電圧が供給される電源端子、グランド端子、ローサイド用の出力端子、およびダミー端子などを含んでいる。本実施形態では、半導体装置Ａ１０は、４個の第２出力側端子５３を備えている。なお、第２出力側端子５３の数は特に限定されない。各第２出力側端子５３は、リード部５３１およびパッド部５３２を備えている。
　リード部５３１は、ｘ方向に沿って延びた長矩形状の部位である。リード部５３１は、封止樹脂７から露出した部分と封止樹脂７に覆われた部分とを含む。図３に示すように、リード部５３１のうち封止樹脂７から露出した部分は、ガルウィング状に曲げ加工が施されている。また、リード部５３１のうち封止樹脂７から露出した部分には、リード部５１１と同様に、めっき層（たとえばはんだなどのＳｎを含む合金）が形成されていてもよい。
　パッド部５３２は、リード部５３１につながり、かつ、ｙ方向においてリード部５３１よりも幅広の部位である。なお、パッド部５３２のｚ方向視形状は、特に限定されない。パッド部５３２の上面（ｚ１側を向く面）は、パッド部５１２の上面と同様に、めっき層（たとえばＡｇを含む金属）で覆われていてもよい。パッド部５３２は、全面にわたって封止樹脂７に覆われている。パッド部５３２は、略平坦である。本実施形態では、最もｙ１側に配置された第２出力側端子５３は、パッド部５３２を備えていない。
　複数の第２出力側端子５３は、第２出力側端子５３ａを含む。第２出力側端子５３ａは、図２に示すように、ｙ方向のｙ１側から２番目に配置されている。第２出力側端子５３ａは、パッド部５３２によって、第３ダイパッド４ｂのｘ方向ｘ２側の端部につながっており、第３ダイパッド４ｂを支持している。第２出力側端子５３ａは「支持端子」の一例である。また、第２出力側端子５３ａ以外の第２出力側端子５３は、第１ダイパッド３、第２ダイパッド４ａ、および第３ダイパッド４ｂのいずれにもつながっておらず、それぞれ「独立端子」の一例である。各第２出力側端子５３の形状は特に限定されない。
　半導体装置Ａ１０では、第２半導体素子１２または第３半導体素子１３には、第１半導体素子１１の回路構成部１１１のグランドと比較して、６００Ｖ以上の電圧が過渡的に印加される。そのため、第２半導体素子１２に導通する第１出力側端子５２、または、第３半導体素子１３に導通する第２出力側端子５３と、第１半導体素子１１の回路構成部１１１に導通する入力側端子５１との間に著しい電位差が生じるときがある。
　複数のワイヤ６１、複数のワイヤ６２、複数のワイヤ６３、および複数のワイヤ６４は、図２に示すように、導電支持部材２とともに、第１半導体素子１１、第２半導体素子１２、および第３半導体素子１３が所定の機能を果たすための導通経路を構成している。複数のワイヤ６１、複数のワイヤ６２、複数のワイヤ６３、および複数のワイヤ６４の各々の材料は、たとえばＡｕ、Ｃｕ、またはＡｌを含む金属である。
　複数のワイヤ６１は、図２に示すように、第１半導体素子１１の回路構成部１１１と、複数の入力側端子５１との導通経路を構成する。複数のワイヤ６１によって、第１半導体素子１１の回路構成部１１１は、複数の入力側端子５１の少なくともいずれかに導通する。複数のワイヤ６１は、先述した入力側回路の一要素である。複数のワイヤ６１の各々は、図２に示すように、第１半導体素子１１の回路構成部１１１のいずれかの電極と、いずれかの入力側端子５１のパッド部５１２とに接合されている。複数のワイヤ６１は、ワイヤ６１ａ，６１ｂ，６１ｃを含んでいる。
　ワイヤ６１ａは、第１半導体素子１１の回路構成部１１１のいずれかの電極と、入力側端子５１ａのパッド部５１２とに接合されている。したがって、ワイヤ６１ａは、比較的長く、また、ｚ方向視において、第２半導体素子１２に近接して配置されている。ワイヤ６１ｂは、第１半導体素子１１の回路構成部１１１のいずれかの電極と、入力側端子５１ｂのパッド部５１２とに接合されている。したがって、ワイヤ６１ｂも比較的長い。また、ｚ方向視において、ワイヤ６１ａは、第２半導体素子１２とワイヤ６１ｂとの間に位置している。ワイヤ６１ａは「第１ワイヤ」の一例であり、ワイヤ６１ｂは「第２ワイヤ」の一例である。
　ワイヤ６１ｃは、第１半導体素子１１の回路構成部１１１のいずれかの電極と、入力側端子５１ｄのパッド部５１２とに接合されている。入力側端子５１ｄのパッド部５１２は、第１ダイパッド３につながっており、入力側端子５１ｄは、第１ダイパッド３を支持している。ワイヤ６１ｃは「支持端子ワイヤ」の一例である。ワイヤ６１ｃ以外のワイヤ６１は、「独立端子ワイヤ」の一例である。
　複数のワイヤ６２は、図２および図８に示すように、第１半導体素子１１の絶縁部１１２と、第２半導体素子１２または第３半導体素子１３との導通経路を構成する。複数のワイヤ６２によって、第１半導体素子１１の絶縁部１１２と、第２半導体素子１２または第３半導体素子１３とは、互いに導通する。第２半導体素子１２に接続したワイヤ６２は先述した第１出力側回路の一要素であり、第３半導体素子１３に接続したワイヤ６２は先述した第２出力側回路の一要素である。複数のワイヤ６２の各々は、図２に示すように、第１半導体素子１１の絶縁部１１２のいずれかの電極と、第２半導体素子１２または第３半導体素子１３のいずれかの電極とに接合されている。
　複数のワイヤ６３は、図２に示すように、第２半導体素子１２と、複数の第１出力側端子５２との導通経路を構成する。複数のワイヤ６３によって、第２半導体素子１２は、複数の第１出力側端子５２の少なくともいずれかに導通する。複数のワイヤ６３は、先述した第１出力側回路の一要素である。複数のワイヤ６３の各々は、図２に示すように、第２半導体素子１２のいずれかの電極と、いずれかの第１出力側端子５２のパッド部５２２とに接合されている。複数のワイヤ６３は、ワイヤ６３ａを含んでいる。
　ワイヤ６３ａは、第２半導体素子１２のいずれかの電極と、第１出力側端子５２ａのパッド部５２２とに接合されている。第１出力側端子５２ａのパッド部５２２は、第２ダイパッド４ａにつながっており、第１出力側端子５２ａは、第２ダイパッド４ａを支持している。ワイヤ６３ａは「支持端子ワイヤ」の一例である。ワイヤ６３ａ以外のワイヤ６３は、それぞれ「独立端子ワイヤ」の一例である。
　複数のワイヤ６４は、図２に示すように、第３半導体素子１３と、複数の第２出力側端子５３との導通経路を構成する。複数のワイヤ６４によって、第３半導体素子１３は、複数の第２出力側端子５３の少なくともいずれかに導通する。複数のワイヤ６４は、先述した第２出力側回路の一要素である。複数のワイヤ６４の各々は、図２に示すように、第３半導体素子１３のいずれかの電極と、いずれかの第２出力側端子５３のパッド部５３２とに接合されている。複数のワイヤ６４は、ワイヤ６４ａを含んでいる。
　ワイヤ６４ａは、第３半導体素子１３のいずれかの電極と、第２出力側端子５３ａのパッド部５３２とに接合されている。第２出力側端子５３ａのパッド部５３２は、第３ダイパッド４ｂにつながっており、第２出力側端子５３ａは、第３ダイパッド４ｂを支持している。ワイヤ６４ａは「支持端子ワイヤ」の一例である。ワイヤ６４ａ以外のワイヤ６４は、それぞれ「独立端子ワイヤ」の一例である。
　図９に示すように、ワイヤ６１ｃは、ワイヤ部６ａ、セカンドボンディング部６ｂ、セキュリティボンド部６ｃを備えている。また、ワイヤ６１ｃは、図示しないファーストボンディング部を備えている。ファーストボンディング部は、第１半導体素子１１の回路構成部１１１のいずれかの電極との接続部分である。セカンドボンディング部６ｂ（いわゆる「クレセント」）は、入力側端子５１ｄのパッド部５１２との接続部分（圧痕）である。ワイヤ部６ａは、ファーストボンディング部とセカンドボンディング部６ｂとにつながるワイヤ本体部（線状部分）である。セキュリティボンド部６ｃは、ｚ方向視においてセカンドボンディング部６ｂに重ねて形成された保護用部分であり、ｚ方向視形状が円形状である。入力側端子５１ｄのパッド部５１２のワイヤ６１ｃが接合される面（ｚ方向ｚ１側を向く面であり、以下では、「接合面」とする）には、当該接合面から凹む打痕部６ｄが形成されている。打痕部６ｄは、ｚ方向視形状が円形状であり、ワイヤ６１ｃの形成におけるセカンドボンディング時に形成される。
　本実施形態では、ｚ方向視において、セキュリティボンド部６ｃの中心点Ｃは、セカンドボンディング部６ｂを基準として、ワイヤ部６ａの反対側に位置する。別言すれば、接合面は、ワイヤ部６ａをセカンドボンディング部６ｂを越えて延長した仮想ワイヤ部に対応する帯状領域（図９においてハッチングを付した領域参照）を有している。中心点Ｃは、この帯状領域内に位置している。また、ｚ方向視において、セカンドボンディング部６ｂに対するワイヤ部６ａの境界は、その全体が前記セキュリティボンド部６ｃに覆われて（内包されて）いる。また、ｚ方向視において、セキュリティボンド部６ｃは、打痕部６ｄに重なっている。図に示す例では、打痕部６ｄの一部がセキュリティボンド部６ｃから露出している。このように、セキュリティボンド部６ｃは、セカンドボンディング部６ｂを適切に覆うことにより、これを保護できるので、ワイヤ６１ｃの接合面に対する接続信頼性が向上される。ワイヤ６３ａおよびワイヤ６４ａの構成も、上述したワイヤ６１ｃの構成と同様である。
　図１０に示すように、ワイヤ６１ａは、ワイヤ部６ａおよびセカンドボンディング部６ｂを備えている。また、ワイヤ６１ａは、図示しないファーストボンディング部を備えている。ファーストボンディング部は、第１半導体素子１１の回路構成部１１１のいずれかの電極との接続部分である。セカンドボンディング部６ｂは、入力側端子５１ａのパッド部５１２との接続部分である。上述したワイヤ６１ｃの場合と同じく、セカンドボンディング部６ｂは、ｚ方向視形状が三日月形状である。ワイヤ部６ａは、ファーストボンディング部とセカンドボンディング部６ｂとにつながるワイヤである。入力側端子５１ａのパッド部５１２のワイヤ６１ａが接合される面（ｚ方向ｚ１側を向くの面であり、以下では、「接合面」とする）には、当該接合面から凹む打痕部６ｄが形成されている。打痕部６ｄは、ｚ方向視形状が円形状であり、ワイヤ６１ａの形成におけるセカンドボンディング時に形成される。ワイヤ６１ａは、ワイヤ６１ｃのセキュリティボンド部６ｃに相当する部位を備えておらず、その他の構成はワイヤ６１ｃと同様である。ワイヤ６１ｃ以外のワイヤ６１、ワイヤ６３ａ以外のワイヤ６３、および、ワイヤ６４ａ以外のワイヤ６４の構成も、上述したワイヤ６１ａの構成と同様である。
　封止樹脂７は、図１に示すように、第１半導体素子１１、第２半導体素子１２、第３半導体素子１３、第１ダイパッド３、第２ダイパッド４ａ、第３ダイパッド４ｂ、およびそれぞれ複数のワイヤ６１～６４と、それぞれ複数の入力側端子５１、第１出力側端子５２、および第２出力側端子５３の各々の一部とを覆っている。封止樹脂７は、電気絶縁性を有する。封止樹脂７は、たとえば黒色のエポキシ樹脂を含む材料からなる。ｚ方向視において、封止樹脂７は、ｙ方向に長い矩形状である。
　図３～図６に示すように、封止樹脂７は、頂面７１、底面７２、第１側面７３、第２側面７４、第３側面７５および第４側面７６を有する。
　頂面７１および底面７２は、ｚ方向において互いに離れて位置する。頂面７１および底面７２は、ｚ方向において互いに反対側を向く。頂面７１はｚ方向のｚ１側に位置し、底面７２はｚ方向のｚ２側に位置する。頂面７１および底面７２の各々は、略平坦である。
　第１側面７３、第２側面７４、第３側面７５および第４側面７６の各々は、頂面７１および底面７２につながるとともに、ｚ方向において頂面７１と底面７２とに挟まれている。第１側面７３および第２側面７４は、ｘ方向において互いに離れて位置する。第１側面７３および第２側面７４は、ｘ方向において互いに反対側を向く。第１側面７３はｘ方向のｘ１側に位置し、第２側面７４はｘ方向のｘ２側に位置する。第３側面７５および第４側面７６は、ｙ方向において互いに離れて位置し、かつ、第１側面７３および第２側面７４につながっている。第３側面７５および第４側面７６は、ｙ方向において互いに反対側を向く。第３側面７５はｙ方向のｙ１側に位置し、第４側面７６はｙ方向のｙ２側に位置する。
　図１に示すように、第１側面７３から、複数の入力側端子５１の各々の一部が突出している。また、第２側面７４から、複数の第１出力側端子５２および複数の第２出力側端子５３の各々の一部が突出している。第３側面７５および第４側面７６からは、導電支持部材２が露出していない。
　図３～図５に示すように、第１側面７３は、第１領域７３１、第２領域７３２、および第３領域７３３を含む。第１領域７３１は、ｚ方向の一端が頂面７１につながり、かつ、ｚ方向の他端が第３領域７３３につながっている。第１領域７３１は、頂面７１に対して傾斜している。第２領域７３２は、ｚ方向の一端が底面７２につながり、かつ、ｚ方向の他端が第３領域７３３につながっている。第２領域７３２は、底面７２に対して傾斜している。第３領域７３３は、ｚ方向の一端が第１領域７３１につながり、かつ、ｚ方向の他端が第２領域７３２につながっている。第３領域７３３は、ｚ方向およびｙ方向の双方に沿っている。ｚ方向視において、第３領域７３３は、頂面７１および底面７２よりも外方に位置する。第３領域７３３から、複数の入力側端子５１の各々の一部が露出している。
　図３、図４、および図６に示すように、第２側面７４は、第４領域７４１、第５領域７４２、および第６領域７４３を含む。第４領域７４１は、ｚ方向の一端が頂面７１につながり、かつ、ｚ方向の他端が第６領域７４３につながっている。第４領域７４１は、頂面７１に対して傾斜している。第５領域７４２は、ｚ方向の一端が底面７２につながり、かつ、ｚ方向の他端が第６領域７４３につながっている。第５領域７４２は、底面７２に対して傾斜している。第６領域７４３は、ｚ方向の一端が第４領域７４１につながり、かつ、ｚ方向の他端が第５領域７４２につながっている。第６領域７４３は、ｚ方向およびｙ方向の双方に沿っている。ｚ方向視において、第６領域７４３は、頂面７１および底面７２よりも外方に位置する。第６領域７４３から、複数の第１出力側端子５２および第２出力側端子５３の各々の一部が露出している。
　図４～図６に示すように、第３側面７５は、第７領域７５１、第８領域７５２、および第９領域７５３を含む。第７領域７５１は、ｚ方向の一端が頂面７１につながり、かつ、ｚ方向の他端が第９領域７５３につながっている。第７領域７５１は、頂面７１に対して傾斜している。第８領域７５２は、ｚ方向の一端が底面７２につながり、かつ、ｚ方向の他端が第９領域７５３につながっている。第８領域７５２は、底面７２に対して傾斜している。第９領域７５３は、ｚ方向の一端が第７領域７５１につながり、かつ、ｚ方向の他端が第８領域７５２につながっている。第９領域７５３は、ｚ方向およびｙ方向の双方に沿っている。ｚ方向視において、第９領域７５３は、頂面７１および底面７２よりも外方に位置する。
　図４に示すように、第３側面７５には、第１ゲート痕７９１が形成されている。第１ゲート痕７９１は、当該第１ゲート痕７９１を除く第３側面７５の他の領域よりも表面が粗である。第１ゲート痕７９１は、後述する半導体装置Ａ１０の製造工程のうち封止樹脂７を形成する工程において、第１ゲート８９１に位置する樹脂バリを除去することにより現れる。図１に示すように、第１ゲート痕７９１は、ｚ方向視において、ワイヤ６１ａの延長線Ｌ上に位置する。
　図３、図５、および図６に示すように、第４側面７６は、第１０領域７６１、第１１領域７６２、および第１２領域７６３を含む。第１０領域７６１は、ｚ方向の一端が頂面７１につながり、かつ、ｚ方向の他端が第１２領域７６３につながっている。第１０領域７６１は、頂面７１に対して傾斜している。第１１領域７６２は、ｚ方向の一端が底面７２につながり、かつ、ｚ方向の他端が第１２領域７６３につながっている。第１１領域７６２は、底面７２に対して傾斜している。第１２領域７６３は、ｚ方向の一端が第１０領域７６１につながり、かつ、ｚ方向の他端が第１１領域７６２につながっている。第１２領域７６３は、ｚ方向およびｙ方向の双方に沿っている。ｚ方向視において、第１２領域７６３は、頂面７１および底面７２よりも外方に位置する。
　図３に示すように、第４側面７６には、第２ゲート痕７９２が形成されている。第２ゲート痕７９２は、当該第２ゲート痕７９２を除く第４側面７６の他の領域よりも表面が粗である。第２ゲート痕７９２は、後述する半導体装置Ａ１０の製造工程のうち封止樹脂７を形成する工程において、第２ゲート８９２に位置する樹脂バリを除去することにより現れる。図１に示すように、第２ゲート痕７９２は、ｚ方向視において、ワイヤ６１ａの延長線Ｌ上に位置する。
　次に、半導体装置Ａ１０の製造方法の一例について、図１１～図１３を参照して以下に説明する。図１１～図１３は、半導体装置Ａ１０の製造方法に係る工程を示す平面図である。
　図１１に示すように、リードフレーム８１を準備する。リードフレーム８１は、板状の材料である。本実施形態においては、リードフレーム８１の母材は、Ｃｕからなる。リードフレーム８１は、金属板にエッチング処理等を施すことにより形成されてもよいし、金属板に打ち抜き加工を施すことにより形成されてもよい。リードフレーム８１は、ｚ方向に離間する主面８１Ａおよび裏面８１Ｂを有する。また、リードフレーム８１は、外枠８１１、第１ダイパッド８１２Ａ、第２ダイパッド８１２Ｂ、第３ダイパッド８１２Ｃ、複数の第１リード８１３、複数の第２リード８１４、複数の第３リード８１５、およびダムバー８１６を備えている。このうち、外枠８１１およびダムバー８１６は、半導体装置Ａ１０を構成しない。第１ダイパッド８１２Ａは、後に第１ダイパッド３となる部位である。第２ダイパッド８１２Ｂは、後に第２ダイパッド４ａとなる部位である。第３ダイパッド８１２Ｃは、後に第３ダイパッド４ｂとなる部位である。複数の第１リード８１３は、後に複数の入力側端子５１となる部位である。複数の第２リード８１４は、後に複数の第１出力側端子５２となる部位である。複数の第３リード８１５は、後に複数の第２出力側端子５３となる部位である。
　次いで、図１２に示すように、第１半導体素子１１をダイボンディングにより第１ダイパッド８１２Ａに接合し、第２半導体素子１２をダイボンディングにより第２ダイパッド８１２Ｂに接合し、第３半導体素子１３をダイボンディングにより第３ダイパッド８１２Ｃに接合する。これらの工程を経た後、複数のワイヤ６１～６４の各々をワイヤボンディングにより形成する。
　ワイヤ６１ａの形成工程では、まず、キャピラリを第１半導体素子１１の回路構成部１１１に向かって下降させ、ワイヤの先端を所定の電極に押しつける。このとき、キャピラリの自重およびキャピラリから発振される超音波などの作用によって、ワイヤの先端が電極に圧着される。次いで、ワイヤを送り出しながらキャピラリを上昇させることで、電極上にファーストボンディング部が形成される。次いで、第１リード８１３のうち入力側端子５１ａのパッド部５１２になる部分の直上にキャピラリを移動させ、さらにキャピラリを下降させることにより、キャピラリの先端を接合面に押しつける。これにより、ワイヤがキャピラリの先端と接合面とに挟まれて、接合面に圧着される。また、このとき、接合面に打痕部６ｄが形成される。次いで、キャピラリを上昇させることで、ワイヤが切断され、接合面上にセカンドボンディング部６ｂが形成される。セカンドボンディング部６ｂのｚ方向視形状は、キャピラリの先端でワイヤを押し付けたことにより、三日月形状になっている。以上により、ワイヤ６１ａが形成される。ワイヤ６１ｃ以外のワイヤ６１も同様にして形成される。
　ワイヤ６１ｃの形成工程は、セカンドボンディング部６ｂが形成されるまでは、ワイヤ６１ａの形成工程と同様である。ワイヤ６１ｃの形成工程では、さらに、キャピラリをセカンドボンディング部６ｂに向かって下降させ、ワイヤの先端をセカンドボンディング部６ｂおよび接合面に押しつける。このとき、キャピラリの自重およびキャピラリから発振される超音波などの作用によって、ワイヤの先端が圧着される。次いで、キャピラリを上昇させることで、ワイヤが切断され、セカンドボンディング部６ｂに重なるセキュリティボンド部６ｃが形成される。
　ワイヤ６２の形成工程では、第１半導体素子１１の絶縁部１１２の電極上にファーストボンディング部が形成され、第２半導体素子１２または第３半導体素子１３の電極上にセカンドボンディング部６ｂが形成される。ワイヤ６３の形成工程では、第２半導体素子１２の電極上にファーストボンディング部が形成され、第２リード８１４のうち第１出力側端子５２のパッド部５２２になる部分にセカンドボンディング部６ｂが形成される。ワイヤ６３ａの形成工程では、さらに、セカンドボンディング部６ｂに重なるセキュリティボンド部６ｃが形成される。ワイヤ６４の形成工程では、第３半導体素子１３の電極上にファーストボンディング部が形成され、第３リード８１５のうち第２出力側端子５３のパッド部５２２になる部分にセカンドボンディング部６ｂが形成される。ワイヤ６４ａの形成工程では、さらに、セカンドボンディング部６ｂに重なるセキュリティボンド部６ｃが形成される。
　次いで、封止樹脂７を形成する。封止樹脂７は、トランスファモールド成形により形成される。本工程においては、図１３に示すように、複数のキャビティ８８を有する金型にリードフレーム８１を収納する。この際、リードフレーム８１のうち、半導体装置Ａ１０において封止樹脂７に覆われた導電支持部材２の部分が、複数のキャビティ８８のいずれかに収容されるようにする。その後、ポット８６からランナー８７を介して複数のキャビティ８８の各々に流動化した樹脂が流れ込む。ポット８６にはプランジャ（図示略）が連結されている。当該プランジャが作動すると、ポット８６の中で流動化した樹脂がランナー８７に向けて流れ出す。
　各キャビティ８８には、第１ゲート８９１および第２ゲート８９２が設けられている。複数のキャビティ８８の各々において、第１ゲート８９１は、流動化した樹脂の流入口である。第１ゲート８９１は、ｚ方向視において、ワイヤ６１ａ（図１２参照）の延長線上に位置する。また、複数のキャビティ８８の各々において、第２ゲート８９２は、流動化した樹脂の流出口である。第２ゲート８９２も、ｚ方向視において、ワイヤ６１ａの延長線上に位置する。したがって、各キャビティ８８において、流動化した樹脂は、ワイヤ６１ａに沿った方向に流れやすく、ワイヤ６１ａに交差する方向には流れにくい。
　複数のキャビティ８８の中において流動化した封止樹脂７を固化させた後、複数のキャビティ８８の各々に対して外方に位置する樹脂バリを高圧水などで除去する。この際、第１ゲート８９１に位置する樹脂バリを除去すると、封止樹脂７に第１ゲート痕７９１が形成される。同様に、第２ゲート８９２に位置する樹脂バリを除去すると、封止樹脂７に第２ゲート痕７９２が形成される。以上により封止樹脂７の形成が完了する。なお、第２ゲート８９２を流動化した樹脂の流入口とし、第１ゲート８９１を流動化した樹脂の流出口としてもよい。
　その後、ダイシングを行い、個片化することで、外枠８１１やダムバー８１６によって互いにつながっていた第１ダイパッド８１２Ａ、第２ダイパッド８１２Ｂ、第３ダイパッド８１２Ｃ、複数の第１リード８１３、複数の第２リード８１４、および複数の第３リード８１５が、適宜分離される。以上に示した工程を経ることで、半導体装置Ａ１０が製造される。
　次に、半導体装置Ａ１０の作用効果について説明する。
　本実施形態によると、第１半導体素子１１は、第１半導体素子１１の回路構成部１１１と第２半導体素子１２および第３半導体素子１３との信号の送受信を中継し、かつ、回路構成部１１１と第２半導体素子１２および第３半導体素子１３とを互いに絶縁する絶縁部１１２を備えている。したがって、回路構成部１１１と第２半導体素子１２または第３半導体素子１３との間に著しい電位差が生じる場合に、第１半導体素子１１の回路構成部１１１を含む入力側回路と、第２半導体素子１２を含む第１出力側回路および第３半導体素子１３を含む第２出力側回路との絶縁耐圧の向上を図ることができる。
　また、本実施形態によると、導電支持部材２は、第１ダイパッド３、第２ダイパッド４ａ、第３ダイパッド４ｂ、複数の入力側端子５１、複数の第１出力側端子５２、および複数の第２出力側端子５３からなる。複数の入力側端子５１は第１側面７３から露出しており、複数の第１出力側端子５２および複数の第２出力側端子５３は第２側面７４から露出している。一方、第３側面７５および第４側面７６からは、導電支持部材２が露出していない。したがって、著しい電位差が生じる複数の入力側端子５１と、複数の第１出力側端子５２および複数の第２出力側端子５３との間に、封止樹脂７から露出した導電支持部材２の金属部分が存在しない。これにより、複数の入力側端子５１と、複数の第１出力側端子５２および複数の第２出力側端子５３との絶縁距離（入力側端子５１の封止樹脂７からの露出部分と、第１出力側端子５２および第２出力側端子５３の封止樹脂７からの露出部分とを封止樹脂７の表面に沿って結んだ距離である沿面距離）が長くなる。これにより、半導体装置Ａ１０は、第３側面７５または第４側面７６からサポートリードなどの導電支持部材２が露出している場合と比較して、絶縁耐圧が高くなる。また、第３側面７５から露出するサポートリードがないことは、封止樹脂７の形成工程において、流動化した樹脂の流入口である第１ゲート８９１を配置する位置に自由度を生じさせる。第４側面７６から露出するサポートリードがないことは、封止樹脂７の形成工程において、流動化した樹脂の流出口である第２ゲート８９２を配置する位置に自由度を生じさせる。
　半導体装置Ａ１０においては、第２半導体素子１２または第３半導体素子１３には、第１半導体素子１１の回路構成部１１１のグランドと比較して、６００Ｖ以上の電圧が過渡的に印加される。このように、第２半導体素子１２または第３半導体素子１３と第１半導体素子１１の回路構成部１１１との間に著しい電位差が生じる場合において、絶縁部１１２を設けることに加え、さらなる絶縁耐圧の向上を図ることは、半導体装置Ａ１０の信頼性を向上させる上で好ましい。
　また、本実施形態によると、封止樹脂７の第１側面７３には、当該第１側面７３の他の領域よりも表面が粗である第１ゲート痕７９１が形成されている。第１ゲート痕７９１は、半導体装置Ａ１０の製造工程のうち封止樹脂７を形成する工程（図１３参照）において、流動化した樹脂が複数のキャビティ８８の各々の中に流入する第１ゲート８９１に由来する痕跡である。図１に示すように、第１ゲート痕７９１は、ｚ方向視において、ワイヤ６１ａの延長線Ｌ上に位置する。封止樹脂７を形成する工程において、流動化した樹脂は、各キャビティ８８内をワイヤ６１ａに沿った方向に流れやすく、ワイヤ６１ａに交差する方向には流れにくい。したがって、ワイヤ６１ａが流動化した樹脂に押し流されて、第２半導体素子１２またはワイヤ６１ｂに近づくことが抑制される。
　また、本実施形態によると、封止樹脂７の第２側面７４には、当該第２側面７４の他の領域よりも表面が粗である第２ゲート痕７９２が形成されている。第２ゲート痕７９２は、半導体装置Ａ１０の製造工程のうち封止樹脂７を形成する工程（図１３参照）において、流動化した樹脂が複数のキャビティ８８の各々の外に流出する第２ゲート８９２に由来する痕跡である。図１に示すように、第２ゲート痕７９２は、ｚ方向視において、ワイヤ６１ａの延長線Ｌ上に位置する。封止樹脂７を形成する工程において、流動化した樹脂は、各キャビティ８８内をワイヤ６１ａに沿った方向に流れやすく、ワイヤ６１ａに交差する方向には流れにくい。したがって、ワイヤ６１ａが流動化した樹脂に押し流されて、第２半導体素子１２またはワイヤ６１ｂに近づくことが抑制される。
　ワイヤ６１ａは、第１半導体素子１１の回路構成部１１１に接続されており、相対的に低電位である入力側回路の一要素である。一方、第２半導体素子１２は、相対的に高電位である入力側回路の一要素である。ワイヤ６１ａが第２半導体素子１２に近づくことを抑制することは、半導体装置Ａ１０の絶縁耐圧の向上に寄与する。
　また、本実施形態によると、入力側端子５１ｄのパッド部５１２に接合されるワイヤ６１ｃは、セキュリティボンド部６ｃを備え、セカンドボンディング部６ｂを保護している。入力側端子５１ｄのパッド部５１２は第１ダイパッド３につながっており、第１ダイパッド３には線膨張率が導電支持部材２と異なる第１半導体素子１１が搭載されている。ワイヤ６１ｃのセカンドボンディング部６ｂは、線膨張率が異なる３種類の材料（第１半導体素子１１、導電支持部材２、および封止樹脂７）が隣接する位置に配置されているので、他のワイヤ６１と比較して、熱サイクルによる劣化が大きく、薄くなっている部分で亀裂が発生しやすい。しかし、ワイヤ６１ｃは、セキュリティボンド部６ｃがセカンドボンディング部６ｂに重ねて形成されているので、全体として厚くなっており、セカンドボンディング部６ｂに亀裂が入ることを抑制できる。これにより、ワイヤ６１ｃの接続信頼性は向上されている。また、セキュリティボンド部６ｃは、ｚ方向視において、セキュリティボンド部６ｃの亀裂が発生しやすい部分（薄くなっている部分）を適切に覆っているので、ワイヤ６１ｃの接続信頼性をより向上させることができる。ワイヤ６３ａおよびワイヤ６４ａも同様に、セキュリティボンド部６ｃによって接続信頼性が向上されている。
　なお、本実施形態では、第１ゲート痕７９１および第２ゲート痕７９２が、ｚ方向視においてワイヤ６１ａの延長線Ｌ上に位置する場合について説明したが、これに限られない。第１ゲート痕７９１および第２ゲート痕７９２の位置は特に限定されず、たとえばｘ方向の中央に位置してもよい。つまり、半導体装置Ａ１０の製造工程のうち封止樹脂７を形成する工程において、第１ゲート８９１および第２ゲート８９２の位置は特に限定されない。第３側面７５または第４側面７６から露出するサポートリードがないので、第１ゲート８９１および第２ゲート８９２の配置位置は自由に設定できる。
　また、本実施形態では、第３側面７５および第４側面７６から導電支持部材２が露出しない場合について説明したが、これに限られない。第３側面７５または第４側面７６から、サポートリードが露出してもよい。
　また、本実施形態では、ワイヤ６１ｃ，６３ａ，６４ａだけがセキュリティボンド部６ｃを備える場合について説明したが、これに限られない。すべてのワイヤ６１～６４がセキュリティボンド部６ｃを備えてもよいし、備えなくてもよい。
　図１４は、本開示の第２実施形態に係る半導体装置Ａ２０を説明するための図である。図１４は、半導体装置Ａ２０を示す平面図であり、図１に対応する図である。図１４において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。本実施形態の半導体装置Ａ２０は、封止樹脂７に溝部が形成されている点で、第１実施形態と異なっている。
　本実施形態では、封止樹脂７は、溝部７５ａおよび溝部７６ａをさらに備えている。溝部７５ａは、第３側面７５からｙ方向に凹み、かつ、ｚ方向に延びている。溝部７６ａは、第４側面７６からｙ方向に凹み、かつ、ｚ方向に延びている。
　本実施形態においても、第１半導体素子１１が絶縁部１１２を備えているので、入力側回路と第１出力側回路および第２出力側回路との絶縁耐圧の向上を図ることができる。また、第３側面７５および第４側面７６から導電支持部材２が露出していないので、複数の入力側端子５１と複数の第１出力側端子５２および複数の第２出力側端子５３との絶縁距離（沿面距離）が長くなる。これにより、半導体装置Ａ１０は、第３側面７５または第４側面７６からサポートリードなどの導電支持部材２が露出している場合と比較して、絶縁耐圧が高くなる。さらに、本実施形態によると、第３側面７５に溝部７５ａが配置され、第４側面７６に溝部７６ａが配置されることで、複数の入力側端子５１と複数の第１出力側端子５２および複数の第２出力側端子５３との絶縁距離（沿面距離）がさらに長くなる。これにより、半導体装置Ａ１０は、さらに、絶縁耐圧の向上を図ることができる。
　本開示に係る半導体装置は、先述した実施形態に限定されるものではない。本開示に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。
　付記１．
　第１ダイパッド、および、前記第１ダイパッドに対して、厚さ方向に直交する第１方向の一方側に離れて配置され、かつ、前記第１ダイパッドとは相対的に電位が異なる第２ダイパッドを含む導電支持部材と、
　前記第１ダイパッドに搭載された第１半導体素子と、
　前記第２ダイパッドに搭載され、前記第２ダイパッドとともに出力側回路を構成する第２半導体素子と、
　前記導電支持部材の少なくとも一部と、前記第１半導体素子および前記第２半導体素子と、を覆う封止樹脂と、
を備え、
　前記第１半導体素子は、
　前記第１ダイパッドとともに入力側回路を構成する回路構成部と、
　前記入力側回路と前記出力側回路との信号の送受信を中継し、かつ、前記入力側回路および前記出力側回路を互いに絶縁する絶縁部と、
を備え、
　前記導電支持部材は、
　前記第１方向において互いに離間配置され、かつ、少なくともいずれか１つが前記入力側回路に導通する複数の入力側端子と、
　前記第１方向において互いに離間配置され、かつ、少なくともいずれか１つが前記出力側回路に導通する複数の出力側端子と、
を含み、
　前記封止樹脂は、前記厚さ方向と前記第１方向とに直交する第２方向の一方側に位置し、かつ、前記複数の入力側端子が突出する第１側面と、前記第２方向の他方側に位置し、かつ、前記複数の出力側端子が突出する第２側面と、前記第１方向の一方側に位置し、かつ、前記第１側面および前記第２側面につながる第３側面と、前記第１方向の他方側に位置し、かつ、前記第１側面および前記第２側面につながる第４側面と、を有し、
　前記導電支持部材は、前記第３側面から露出していない、半導体装置。
　付記２．
　第３半導体素子をさらに備え、
　前記導電支持部材は、
　前記第１ダイパッドに対して、前記第１方向の他方側に離れて配置され、かつ、前記第１ダイパッドとは相対的に電位が異なる第３ダイパッドと、
　前記第１方向において互いに離間配置され、かつ、前記第２側面から突出する複数の第２出力側端子と、
を含み、
　前記第３半導体素子は、前記第３ダイパッドに搭載され、前記第３ダイパッドとともに第２出力側回路を構成し、
　前記絶縁部は、前記入力側回路と前記第２出力側回路との信号の送受信を中継し、かつ、前記入力側回路および前記第２出力側回路を互いに絶縁し、
　前記複数の第２出力側端子の少なくともいずれか１つは、前記第２出力側回路に導通し、
　前記導電支持部材は、前記第４側面から露出していない、付記１に記載の半導体装置。
　付記３．
　前記封止樹脂は、
　前記第３側面から前記第１方向に凹み、かつ、前記厚さ方向に延びる第１溝部と、
　前記第４側面から前記第１方向に凹み、かつ、前記厚さ方向に延びる第２溝部と、
をさらに備えている、付記２に記載の半導体装置。
　付記４．
　前記第３側面には、当該第３側面の他の領域よりも表面が粗である第１ゲート痕が形成され、
　前記第４側面には、当該第４側面の他の領域よりも表面が粗である第２ゲート痕が形成されている、付記１ないし３のいずれか記載の半導体装置。
　付記５．
　第１ワイヤをさらに備え、
　前記複数の入力側端子は、前記第１方向の最も一方側に配置された入力側第１端子を含み、
　前記第１ワイヤは、前記入力側第１端子と前記第１半導体素子とに接続されており、
　前記第１ゲート痕は、前記厚さ方向視において、前記第１ワイヤの延長線上に位置する、付記４に記載の半導体装置。
　付記６．
　第２ワイヤをさらに備え、
　前記複数の入力側端子は、前記入力側第１端子に隣接して配置された入力側第２端子を含み、
　前記第２ワイヤは、前記入力側第２端子と前記第１半導体素子とに接続されており、
　前記第１ワイヤは、前記厚さ方向視において、前記第２半導体素子と前記第２ワイヤとの間に位置する、付記５に記載の半導体装置。
　付記７．
　前記第２ゲート痕は、前記厚さ方向視において、前記延長線上に位置する、付記５または６に記載の半導体装置。
　付記８．
　支持端子ワイヤをさらに備え、
　前記複数の入力側端子は、前記第１ダイパッドにつながる支持端子を含み、
　前記支持端子ワイヤは、前記支持端子と前記第１半導体素子とに接続されており、前記支持端子との接続部分であるセカンドボンディング部と、前記セカンドボンディング部に重ねて形成されたセキュリティボンド部とを備えている、付記２または３に記載の半導体装置。
　付記９．
　前記複数の入力側端子は、前記第１ダイパッドにつながる第２支持端子を含み、
　前記支持端子は、前記第１ダイパッドの前記第１方向の他方側の端部につながっており、
　前記第２支持端子は、前記第１ダイパッドの前記第１方向の一方側の端部につながっている、付記８に記載の半導体装置。
　付記１０．
　支持端子ワイヤをさらに備え、
　前記複数の出力側端子は、前記第２ダイパッドにつながる支持端子を含み、
　前記支持端子ワイヤは、前記支持端子と前記第２半導体素子とに接続されており、前記支持端子との接続部分であるセカンドボンディング部と、前記セカンドボンディング部に重ねて形成されたセキュリティボンド部とを備えている、付記２または３に記載の半導体装置。
　付記１１．
　支持端子ワイヤをさらに備え、
　前記複数の第２出力側端子は、前記第３ダイパッドにつながる支持端子を含み、
　前記支持端子ワイヤは、前記支持端子と前記第３半導体素子とに接続されており、前記支持端子との接続部分であるセカンドボンディング部と、前記セカンドボンディング部に重ねて形成されたセキュリティボンド部とを備えている、付記２または３に記載の半導体装置。
　付記１２．
　前記支持端子ワイヤは、前記セカンドボンディング部につながるワイヤ部をさらに備え、
　前記支持端子は、前記支持端子ワイヤが接合される接合面を備え、
　前記厚さ方向視において、前記セキュリティボンド部の中心は、前記接合面のうち、前記ワイヤ部を前記セカンドボンディング部側に延長させた領域に位置する、付記８ないし１１のいずれかに記載の半導体装置。
　付記１３．
　前記厚さ方向視において、前記セカンドボンディング部と前記ワイヤ部との境界は、前記セキュリティボンド部に内包されている、付記１２に記載の半導体装置。
　付記１４．
　前記支持端子は、前記接合面から凹む打痕部を備え、
　前記セキュリティボンド部は、前記厚さ方向視において、前記打痕部に重なっている、付記１２または１３に記載の半導体装置。
　付記１５．
　前記導電支持部材に含まれる各端子のうち、前記第１ダイパッド、前記第２ダイパッド、および前記第３ダイパッドのいずれにもつながらない独立端子に接続される独立端子ワイヤをさらに備え、
　前記独立端子ワイヤは、
　前記独立端子との接続部分である独立端子ワイヤセカンドボンディング部を備え、
　前記独立端子ワイヤセカンドボンディング部には、セキュリティボンド部が重ねられていない、付記８ないし１４のいずれかに記載の半導体装置。
　付記１６．
　前記絶縁部は、インダクティブ型である、付記１ないし１５のいずれかに記載の半導体装置。
　付記１７．
　前記導電支持部材は、Ｃｕを含む合金からなる、付記１ないし１６のいずれかに記載の半導体装置。
　付記１８．
　前記封止樹脂は、電気絶縁性を有するエポキシ樹脂からなる、付記１ないし１７のいずれかに記載の半導体装置。
Ａ１０，Ａ２０：半導体装置　　　１１：第１半導体素子
１１１：回路構成部　　　１１２：絶縁部
１２：第２半導体素子　　　１３：第３半導体素子
２：導電支持部材　　　３：第１ダイパッド
３１：第１主面　　　３２：第１裏面
４ａ：第２ダイパッド　　　４ｂ：第３ダイパッド
４１：第２主面　　　４２：第２裏面
５１，５１ａ，５１ｂ，５１ｃ，５１ｄ：入力側端子
５１１：リード部　　　５１２：パッド部
５２，５２ａ：第１出力側端子　　　５２１：リード部
５２２：パッド部　　　５３，５３ａ：第２出力側端子
５３１：リード部　　　５３２：パッド部
６１，６１ａ，６１ｂ，６１ｃ，６２，６３，６３ａ，６４，６４ａ：ワイヤ
６ａ：ワイヤ部　　　６ｂ：セカンドボンディング部
６ｃ：セキュリティボンド部　　　６ｄ：打痕部
７：封止樹脂　　　７１：頂面
７２：底面　　　７３：第１側面
７３１：第１領域　　　７３２：第２領域
７３３：第３領域　　　７４：第２側面
７４１：第４領域　　　７４２：第５領域
７４３：第６領域　　　７５：第３側面
７５１：第７領域　　　７５２：第８領域
７５３：第９領域　　　７５ａ：溝部
７６：第４側面　　　７６１：第１０領域
７６２：第１１領域　　　７６３：第１２領域
７６ａ：溝部　　　７９１：第１ゲート痕
７９２：第２ゲート痕　　　８１：リードフレーム
８１Ａ：主面　　　８１Ｂ：裏面
８１１：外枠　　　８１２Ａ：第１ダイパッド
８１２Ｂ：第２ダイパッド　　　８１２Ｃ：第３ダイパッド
８１３：第１リード　　　８１４：第２リード
８１５：第３リード　　　８１６：ダムバー
８６：ポット　　　８７：ランナー
８８：キャビティ　　　８９１：第１ゲート
８９１：第２ゲート

Claims (18)

  1. 　第１ダイパッド、および、前記第１ダイパッドに対して、厚さ方向に直交する第１方向の一方側に離れて配置され、かつ、前記第１ダイパッドとは相対的に電位が異なる第２ダイパッドを含む導電支持部材と、
    　前記第１ダイパッドに搭載された第１半導体素子と、
    　前記第２ダイパッドに搭載され、前記第２ダイパッドとともに出力側回路を構成する第２半導体素子と、
    　前記導電支持部材の少なくとも一部と、前記第１半導体素子および前記第２半導体素子と、を覆う封止樹脂と、
    を備え、
    　前記第１半導体素子は、
    　前記第１ダイパッドとともに入力側回路を構成する回路構成部と、
    　前記入力側回路と前記出力側回路との信号の送受信を中継し、かつ、前記入力側回路および前記出力側回路を互いに絶縁する絶縁部と、
    を備え、
    　前記導電支持部材は、
    　前記第１方向において互いに離間配置され、かつ、少なくともいずれか１つが前記入力側回路に導通する複数の入力側端子と、
    　前記第１方向において互いに離間配置され、かつ、少なくともいずれか１つが前記出力側回路に導通する複数の出力側端子と、
    を含み、
    　前記封止樹脂は、前記厚さ方向と前記第１方向とに直交する第２方向の一方側に位置し、かつ、前記複数の入力側端子が突出する第１側面と、前記第２方向の他方側に位置し、かつ、前記複数の出力側端子が突出する第２側面と、前記第１方向の一方側に位置し、かつ、前記第１側面および前記第２側面につながる第３側面と、前記第１方向の他方側に位置し、かつ、前記第１側面および前記第２側面につながる第４側面と、を有し、
    　前記導電支持部材は、前記第３側面から露出していない、半導体装置。
  2. 　第３半導体素子をさらに備え、
    　前記導電支持部材は、
    　前記第１ダイパッドに対して、前記第１方向の他方側に離れて配置され、かつ、前記第１ダイパッドとは相対的に電位が異なる第３ダイパッドと、
    　前記第１方向において互いに離間配置され、かつ、前記第２側面から突出する複数の第２出力側端子と、
    を含み、
    　前記第３半導体素子は、前記第３ダイパッドに搭載され、前記第３ダイパッドとともに第２出力側回路を構成し、
    　前記絶縁部は、前記入力側回路と前記第２出力側回路との信号の送受信を中継し、かつ、前記入力側回路および前記第２出力側回路を互いに絶縁し、
    　前記複数の第２出力側端子の少なくともいずれか１つは、前記第２出力側回路に導通し、
    　前記導電支持部材は、前記第４側面から露出していない、請求項１に記載の半導体装置。
  3. 　前記封止樹脂は、
    　前記第３側面から前記第１方向に凹み、かつ、前記厚さ方向に延びる第１溝部と、
    　前記第４側面から前記第１方向に凹み、かつ、前記厚さ方向に延びる第２溝部と、
    をさらに備えている、請求項２に記載の半導体装置。
  4. 　前記第３側面には、当該第３側面の他の領域よりも表面が粗である第１ゲート痕が形成され、
    　前記第４側面には、当該第４側面の他の領域よりも表面が粗である第２ゲート痕が形成されている、請求項１ないし３のいずれか記載の半導体装置。
  5. 　第１ワイヤをさらに備え、
    　前記複数の入力側端子は、前記第１方向の最も一方側に配置された入力側第１端子を含み、
    　前記第１ワイヤは、前記入力側第１端子と前記第１半導体素子とに接続されており、
    　前記第１ゲート痕は、前記厚さ方向視において、前記第１ワイヤの延長線上に位置する、請求項４に記載の半導体装置。
  6. 　第２ワイヤをさらに備え、
    　前記複数の入力側端子は、前記入力側第１端子に隣接して配置された入力側第２端子を含み、
    　前記第２ワイヤは、前記入力側第２端子と前記第１半導体素子とに接続されており、
    　前記第１ワイヤは、前記厚さ方向視において、前記第２半導体素子と前記第２ワイヤとの間に位置する、請求項５に記載の半導体装置。
  7. 　前記第２ゲート痕は、前記厚さ方向視において、前記延長線上に位置する、請求項５または６に記載の半導体装置。
  8. 　支持端子ワイヤをさらに備え、
    　前記複数の入力側端子は、前記第１ダイパッドにつながる支持端子を含み、
    　前記支持端子ワイヤは、前記支持端子と前記第１半導体素子とに接続されており、前記支持端子との接続部分であるセカンドボンディング部と、前記セカンドボンディング部に重ねて形成されたセキュリティボンド部とを備えている、請求項２または３に記載の半導体装置。
  9. 　前記複数の入力側端子は、前記第１ダイパッドにつながる第２支持端子を含み、
    　前記支持端子は、前記第１ダイパッドの前記第１方向の他方側の端部につながっており、
    　前記第２支持端子は、前記第１ダイパッドの前記第１方向の一方側の端部につながっている、請求項８に記載の半導体装置。
  10. 　支持端子ワイヤをさらに備え、
    　前記複数の出力側端子は、前記第２ダイパッドにつながる支持端子を含み、
    　前記支持端子ワイヤは、前記支持端子と前記第２半導体素子とに接続されており、前記支持端子との接続部分であるセカンドボンディング部と、前記セカンドボンディング部に重ねて形成されたセキュリティボンド部とを備えている、請求項２または３に記載の半導体装置。
  11. 　支持端子ワイヤをさらに備え、
    　前記複数の第２出力側端子は、前記第３ダイパッドにつながる支持端子を含み、
    　前記支持端子ワイヤは、前記支持端子と前記第３半導体素子とに接続されており、前記支持端子との接続部分であるセカンドボンディング部と、前記セカンドボンディング部に重ねて形成されたセキュリティボンド部とを備えている、請求項２または３に記載の半導体装置。
  12. 　前記支持端子ワイヤは、前記セカンドボンディング部につながるワイヤ部をさらに備え、
    　前記支持端子は、前記支持端子ワイヤが接合される接合面を備え、
    　前記厚さ方向視において、前記セキュリティボンド部の中心は、前記接合面のうち、前記ワイヤ部を前記セカンドボンディング部側に延長させた領域に位置する、請求項８ないし１１のいずれかに記載の半導体装置。
  13. 　前記厚さ方向視において、前記セカンドボンディング部と前記ワイヤ部との境界は、前記セキュリティボンド部に内包されている、請求項１２に記載の半導体装置。
  14. 　前記支持端子は、前記接合面から凹む打痕部を備え、
    　前記セキュリティボンド部は、前記厚さ方向視において、前記打痕部に重なっている、請求項１２または１３に記載の半導体装置。
  15. 　前記導電支持部材に含まれる各端子のうち、前記第１ダイパッド、前記第２ダイパッド、および前記第３ダイパッドのいずれにもつながらない独立端子に接続される独立端子ワイヤをさらに備え、
    　前記独立端子ワイヤは、
    　前記独立端子との接続部分である独立端子ワイヤセカンドボンディング部を備え、
    　前記独立端子ワイヤセカンドボンディング部には、セキュリティボンド部が重ねられていない、請求項８ないし１４のいずれかに記載の半導体装置。
  16. 　前記絶縁部は、インダクティブ型である、請求項１ないし１５のいずれかに記載の半導体装置。
  17. 　前記導電支持部材は、Ｃｕを含む合金からなる、請求項１ないし１６のいずれかに記載の半導体装置。
  18. 　前記封止樹脂は、電気絶縁性を有するエポキシ樹脂からなる、請求項１ないし１７のいずれかに記載の半導体装置。
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