JP7178184B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
特許文献１には、従来の半導体装置が開示されている。特許文献１に記載の半導体装置は、半導体基板、絶縁膜、複数の配線層およびボンディングワイヤを備えている。半導体基板は、たとえばシリコンからなり、デバイス素子の基礎である。デバイス素子は、たとえばＭＯＳトランジスタ構造などの任意のトランジスタ構造が適用される。絶縁膜は、半導体基板上に形成されている。複数の配線層は、デバイス素子と接続されている。特許文献１に記載の半導体装置において、複数の配線層は、下層配線部、上層配線および銅配線を含んでいる。下層配線部および上層配線は、絶縁膜に覆われている。銅配線は、絶縁膜から露出する表層配線であって、ボンディングワイヤが接合されている。ボンディングワイヤは、表層配線（銅配線）の端縁部分に接合されている。
特開２００７－６７３３２号公報
上記のように構成された従来の半導体装置においては、デバイス素子の素子面積の増加に伴い、表層配線の面積も大きくなる傾向がある。表層配線の面積が大きくなると、当該表層配線を流れる電流の電流路が長くなるため、半導体装置の内部抵抗が増加する。当該内部抵抗の増加は、電気損失の要因となる。
本開示は、上記課題に鑑みて考え出されたものであり、その目的は、内部抵抗の低減を図った半導体装置を提供することにある。
本開示の第１の側面によって提供される半導体装置は、第１方向において互いに反対側を向く基板主面と基板裏面とを有する半導体基板、前記基板主面に形成された素子電極、および、前記基板主面の上に形成され、かつ、前記素子電極に導通する配線層を含む半導体素子と、前記半導体素子を前記基板裏面側から支持するリードフレームと、前記半導体素子と前記リードフレームとを導通させる第１導電性部材と、前記第１方向に見て前記半導体素子に重なる第２導電性部材と、前記半導体素子、前記リードフレームの一部、前記第１導電性部材および前記第２導電性部材を覆う封止樹脂と、を備えており、前記配線層は、互いに離間した第１パッド部および第２パッド部を含んでおり、前記第２導電性部材は、前記第１パッド部に接合された第１接合部および前記第２パッド部に接合された第２接合部を含んでいることを特徴とする。
前記半導体装置の好ましい実施の形態においては、前記第１導電性部材と前記第２導電性部材とは、前記第１方向に見て離間しており、前記第２導電性部材は、前記第１方向に見て前記半導体素子の外周に交差しない。
前記半導体装置の好ましい実施の形態においては、前記配線層は、前記第１パッド部および前記第２パッド部の両方から離間した第３パッド部を含んでおり、前記第１導電性部材は、前記第３パッド部に接合された第３接合部および前記リードフレームに接合された第４接合部を含んでいる。
前記半導体装置の好ましい実施の形態においては、前記半導体素子は、前記配線層の上に形成された保護層をさらに含んでおり、前記第１パッド部、前記第２パッド部および前記第３パッド部は、前記保護層から露出している。
前記半導体装置の好ましい実施の形態においては、前記配線層は、前記第１方向において互いに離間した複数の導電層を含んでおり、前記半導体素子は、前記複数の前記導電層の各々の間に介在し、各導電層を互いに絶縁する層間絶縁膜と、前記層間絶縁膜を貫通するように形成され、かつ、前記各導電層同士を導通する複数のビアとをさらに含んでいる。
前記半導体装置の好ましい実施の形態においては、前記複数の前記導電層は、前記保護層に覆われ、かつ、前記第１パッド部、前記第２パッド部および前記第３パッド部を含んだ第１導電層と、前記第１方向において前記第１導電層よりも前記基板主面に近い位置に配置された第２導電層とを含んでいる。
前記半導体装置の好ましい実施の形態においては、前記第１導電層は、各々が前記第１方向に見て矩形状の複数の第１板状部材を有しており、前記複数の前記第１板状部材はそれぞれ、前記第１パッド部および前記第２パッド部を含んでいる。
前記半導体装置の好ましい実施の形態においては、前記第２導電層は、各々が前記第１方向に見て矩形状の複数の第２板状部材を有しており、前記第１板状部材の数は、前記第２板状部材の数よりも少ない。
前記半導体装置の好ましい実施の形態においては、前記複数の前記第１板状部材の各々の長手方向と前記複数の前記第２板状部材の各々の長手方向とは、直交している。
前記半導体装置の好ましい実施の形態においては、前記複数の前記導電層は、前記第１方向において前記第２導電層よりも前記基板主面に近い位置に配置された第３導電層をさらに含んでいる。
前記半導体装置の好ましい実施の形態においては、前記第３導電層は、各々が前記第１方向に見て矩形状の複数の第３板状部材を有しており、前記第２板状部材の数は、前記第３板状部材の数よりも少ない。
前記半導体装置の好ましい実施の形態においては、前記複数の前記第３板状部材の各々の長手方向と前記複数の前記第２板状部材の各々の長手方向とは、直交している。
前記半導体装置の好ましい実施の形態においては、前記素子電極は、少なくとも第１電極および第２電極を含んでおり、前記複数の前記第１板状部材は、前記第１電極に導通する第１電極導通部材および前記第２電極に導通する第２電極導通部材を含んでいる。
前記半導体装置の好ましい実施の形態においては、前記第２導電性部材は、断面が円形状であるボンディングワイヤである。
前記半導体装置の好ましい実施の形態においては、前記第１導電性部材は、断面が円形状であるボンディングワイヤであり、前記第１導電性部材および前記第２導電性部材は、同じ太さである。
前記半導体装置の好ましい実施の形態においては、前記第１導電性部材および前記第２導電性部材は、主な成分がアルミニウムである。
前記半導体装置の好ましい実施の形態においては、前記半導体素子は、ＭＯＳＦＥＴである。
前記半導体装置の好ましい実施の形態においては、前記半導体素子の駆動を制御するための制御用ＩＣと、前記制御用ＩＣおよび前記リードフレームを接続する第３導電性部材と、をさらに備えている。
前記半導体装置の好ましい実施の形態においては、前記第３導電性部材は、前記第１導電性部材よりも細い。
本開示の第２の側面によって提供される半導体装置は、第１方向において互いに反対側を向く基板主面と基板裏面とを有する半導体基板、前記基板主面に形成された素子電極、および、前記基板主面の上に形成され、かつ、前記素子電極に導通する配線層を含む半導体素子と、前記半導体素子を前記基板裏面側から支持するリードフレームと、前記半導体素子と前記リードフレームとを導通させる導電性部材と、前記半導体素子、前記リードフレームの一部および前記導電性部材を覆う封止樹脂と、を備えており、前記配線層は、前記導電性部材が接合され、かつ、前記第１方向に見て、前記第１方向に直交する第２方向に長く延びた矩形状である板状部材を含んでおり、前記導電性部材は、前記板状部材に接合された接合部を含んでおり、前記接合部は、前記第１方向に見て前記板状部材の長手方向に延びており、かつ、前記第１方向に見て前記長手方向における前記板状部材の中央に重なる。
本開示の半導体装置によれば、当該半導体装置の内部抵抗の低減を図ることができる。
第１実施形態にかかる半導体装置を示す平面図である。 第１実施形態にかかる半導体装置を示す正面図である。 第１実施形態にかかる半導体装置を示す側面図である。 図１に示す平面図において、封止樹脂５を省略した図である。 図４の一部を拡大した要部拡大図である。 図４のＶＩ－ＶＩ線に沿う断面図である。 図４のＶＩＩ－ＶＩＩ線に沿う断面図である。 第１半導体素子を説明するための分解斜視図である。 図６の一部を拡大した要部拡大断面図である。 第２実施形態にかかる半導体装置を示す平面図（封止樹脂を省略）である。 第３実施形態にかかる半導体装置を示す平面図（封止樹脂を省略）である。 第４実施形態にかかる半導体装置を示す平面図（封止樹脂を省略）である。 第５実施形態にかかる半導体装置を示す平面図（封止樹脂を省略）である。 第６実施形態にかかる半導体装置を示す平面図（封止樹脂を省略）である。 第７実施形態にかかる半導体装置を示す平面図（封止樹脂を省略）である。 本開示の半導体装置における端子配置を説明するための平面図（その１）である。 本開示の半導体装置における端子配置を説明するための平面図（その２）である。 本開示の半導体装置における端子配置を説明するための平面図（その３）である。 本開示の半導体装置における端子配置を説明するための平面図（その４）である。 本開示の半導体装置における端子配置を説明するための平面図（その５）である。 本開示の半導体装置が構成する回路図の一例を示している。 本開示の変形例にかかる半導体装置を示す斜視図である。
本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。
〔第１実施形態〕
図１～図７は、第１実施形態にかかる半導体装置を示している。第１実施形態の半導体装置Ａ１は、複数の第１半導体素子１、第２半導体素子２、複数の第１導電性部材３１、複数の第２導電性部材３２、複数の第３導電性部材３３、リードフレーム４および封止樹脂５を備えている。
図１は、半導体装置Ａ１を示す平面図である。図２は、半導体装置Ａ１を示す正面図である。図３は、半導体装置Ａ１を示す側面図である。図４は、図１に示す平面図において、封止樹脂５を省略した図である。なお、同図においては、封止樹脂５を想像線（二点鎖線）で示している。図５は、図４の一部を拡大した要部拡大図である。図６は、図４のＶＩ－ＶＩ線に沿った断面図である。図７は、図４のＶＩＩ－ＶＩＩ線に沿った断面図である。説明の便宜上、互いに直交する３つの方向を、ｘ方向、ｙ方向、ｚ方向と定義する。ｚ方向は、半導体装置Ａ１の厚さ方向である。ｘ方向は、半導体装置Ａ１の平面図（図１参照）における左右方向である。ｙ方向は、半導体装置Ａ１の平面図（図１参照）における上下方向である。ｚ方向、ｙ方向が、特許請求の範囲に記載の「第１方向」、「第２方向」に相当する。
半導体装置Ａ１は、様々な電子機器などの回路基板に表面実装する形のものである。本実施形態においては、半導体装置Ａ１は、ＳＯＰ（Small Outline Package）と呼ばれる半導体パッケージである。半導体装置Ａ１は、本実施形態においてはたとえば電源ＩＣであるが、これに限定されない。
複数の第１半導体素子１および第２半導体素子２は、半導体装置Ａ１の機能の中枢となる素子である。複数の第１半導体素子１の各々は、パワー半導体素子である。本実施形態においては、各第１半導体素子１は、たとえば横型のＭＯＳＦＥＴである。なお、各第１半導体素子１は、ＭＯＳＦＥＴに限定されない。本実施形態においては、半導体装置Ａ１は、２つの第１半導体素子１を備えている。なお、理解の便宜上、これら２つの第１半導体素子１を区別して、第１半導体素子１Ａ、第１半導体素子１Ｂとすることもある。２つの第１半導体素子１Ａ，１Ｂは、ｘ方向に並んでおり、第１半導体素子１Ｂは、第１半導体素子１Ａと第２半導体素子２とに挟まれている。第２半導体素子２は、複数の第１半導体素子１の駆動を制御するための制御用ＩＣである。第２半導体素子２は、各第１半導体素子１と導通しており、各第１半導体素子１を制御する。複数の第１半導体素子１および第２半導体素子２はすべて、ｚ方向に見て（以下「平面視」ともいう。）矩形状である。また、複数の第１半導体素子１および第２半導体素子２の全体において、平面視矩形状である。よって、複数の第１半導体素子１のｙ方向寸法と第２半導体素子２のｙ方向寸法とが略同じである。また、複数の第１半導体素子１と第２半導体素子２とを合わせて、ｘ方向寸法はおよそ３ｍｍであり、ｙ方向寸法はおよそ２ｍｍである。
各第１半導体素子１は、半導体基板１１、複数の素子電極１２、配線層１３、絶縁層１７、複数のビア１８および保護層１９をそれぞれ含んでいる。なお、第１半導体素子１Ａ，１Ｂにおいて、半導体基板１１を共通していてもよい。図８および図９は、第１半導体素子１の詳細な構成を説明するための図である。図８は、複数の第１半導体素子１における配線層１３、絶縁層１７および複数のビア１８を説明するための分解斜視図である。なお、同図においては、複数の素子電極１２、絶縁層１７の一部および保護層１９を省略している。図９は、図６に示す断面図の一部を拡大した要部拡大断面図である。
半導体基板１１は、半導体材料からなる。当該半導体材料としては、たとえばＳｉ（シリコン）、ＳｉＣ（シリコンカーバイド）、および、ＧａＮ(ガリウムナイトライド)などがある。本実施形態においては、２つの第１半導体素子１の一方（第１半導体素子１Ａ）は、ｎ型チャネルＭＯＳＦＥＴであり、２つの第１半導体素子１の他方（第１半導体素子１Ｂ）は、ｐ型チャネルＭＯＳＦＥＴである。半導体基板１１は、図９に示すように、ｚ方向において、互いに反対側を向く基板主面１１１および基板裏面１１２を有している。
複数の素子電極１２は、図９に示すように、半導体基板１１の基板主面１１１から露出するように形成されている。本実施形態においては、各第１半導体素子１は、複数の素子電極１２として、第１電極１２１、第２電極１２２および第３電極１２３を含んでいる。本実施形態においては、第１電極１２１はドレイン電極、第２電極１２２はソース電極、第３電極１２３はゲート電極である。平面視における、第１電極１２１、第２電極１２２および第３電極１２３の配置は、特に限定されず、矩形の各素子電極１２が格子状に配列されていてもよいし、ｘ方向あるいはｙ方向に一列に並べられていてもよい。
配線層１３は、図９に示すように、半導体基板１１の基板主面１１１上に形成されており、複数の素子電極１２に導通する。配線層１３は、各第１半導体素子１に対して、ｚ方向において互いに離間した第１導電層１４、第２導電層１５および第３導電層１６をそれぞれ含んでいる。なお、配線層１３における上記導電層の数は、上記した３つに限定されない。第１導電層１４、第２導電層１５および第３導電層１６は、絶縁層１７によって互いに絶縁されている。
第１導電層１４は、図９に示すように、配線層１３における外層であり、第２導電層１５および第３導電層１６よりも基板主面１１１が向く方向に位置する。第１導電層１４は、複数の第１板状部材１４１を含んでいる。
複数の第１板状部材１４１はそれぞれ、導電性材料からなる。当該導電性材料は、たとえばＡｌ（アルミニウム）あるいはＣｕ（銅）などである。本実施形態においては、各第１板状部材１４１の素材は、Ａｌである。各第１板状部材１４１は、平面視において、長手方向がｙ方向に沿った矩形状である。各第１板状部材１４１の幅（短手方向の寸法）は、たとえば１５０μｍ程度である。また、各第１板状部材１４１の厚み（ｚ方向寸法）は、たとえば３μｍ程度である。複数の第１板状部材１４１は、平面視において、ｘ方向に並んでいる。なお、理解の便宜上、図４および図５においては、ｘ方向に隣り合う第１板状部材１４１同士が接するように図示しているが、隣り合う第１板状部材１４１の間には、絶縁層１７が介在している。よって、第１導電層１４において、複数の第１板状部材１４１は、絶縁層１７によって互いに絶縁されている。各第１板状部材１４１は、図５に示すように、各々が、保護層１９から露出する第１パッド部１４２ａ、第２パッド部１４２ｂおよび第３パッド部１４２ｃを含んでいる。理解の便宜上、図８において、第１パッド部１４２ａ、第２パッド部１４２ｂおよび第３パッド部１４２ｃにハッチングを付している。
第１パッド部１４２ａ、第２パッド部１４２ｂおよび第３パッド部１４２ｃは、各第１板状部材１４１の同一面内に配置されている。第１パッド部１４２ａ、第２パッド部１４２ｂおよび第３パッド部１４２ｃは、各第１板状部材１４１において、互いに離間しており、かつ、ｙ方向に並んでいる。本実施形態においては、第１パッド部１４２ａと第３パッド部１４２ｃとの間に、第２パッド部１４２ｂが配置されている。第１パッド部１４２ａは、第２導電性部材３２の一端（後述する接合部３２１）が接合されている。第２パッド部１４２ｂは、第２導電性部材３２の他端（後述する接合部３２２）が接合されている。第３パッド部１４２ｃは、第１導電性部材３１の一端（後述する接合部３１１）が接合されている。
第２導電層１５は、図９に示すように、配線層１３における中間層であり、第１導電層１４と第３導電層１６との間に配置されている。第２導電層１５は、複数の第２板状部材１５１を含んでいる。
複数の第２板状部材１５１はそれぞれ、導電性材料からなる。当該導電性材料は、たとえばＡｌあるいはＣｕなどである。本実施形態においては、各第２板状部材１５１の素材は、Ａｌである。各第２板状部材１５１は、平面視において、長手方向がｘ方向に沿った矩形状である。各第２板状部材１５１の幅（短手方向の寸法）は、たとえば３０μｍ程度である。また、各第２板状部材１５１の厚み（ｚ方向寸法）は、たとえば０．５μｍ程度である。複数の第２板状部材１５１は、平面視において、ｙ方向に並んでおり、ｙ方向に隣り合う第２板状部材１５１の間には、絶縁層１７が介在している。よって、第２導電層１５において、複数の第２板状部材１５１は、絶縁層１７によって互いに絶縁されている。
第３導電層１６は、図９に示すように、配線層１３における内層であり、第１導電層１４および第２導電層１５よりも基板裏面１１２が向く方向に位置しており、第１導電層１４および第２導電層１５よりも基板主面１１１に近い位置に配置されている。第３導電層１６は、複数の第３板状部材１６１を含んでいる。
複数の第３板状部材１６１はそれぞれ、導電性材料からなる。当該導電性材料は、たとえばＡｌあるいはＣｕなどである。本実施形態においては、各第３板状部材１６１の素材は、Ａｌである。各第３板状部材１６１は、平面視において、長手方向がｙ方向に沿った矩形状である。各第３板状部材１６１の幅（短手方向の寸法）は、たとえば１．０μｍ程度である。また、各第３板状部材１６１の厚み（ｚ方向寸法）は、たとえば０．５μｍ程度である。複数の第３板状部材１６１は、平面視において、ｘ方向に並んでおり、ｘ方向に隣り合う第３板状部材１６１の間には、絶縁層１７が介在している。よって、第３導電層１６において、複数の第３板状部材１６１は、絶縁層１７によって互いに絶縁されている。本実施形態においては、複数の第３板状部材１６１は、ｘ方向に０．６μｍ程度のピッチで配列されている。
配線層１３において、第１板状部材１４１の数は第２板状部材１５１の数よりも少なく、第２板状部材１５１の数は第３板状部材１６１の数よりも少ない。また、第３板状部材１６１の数は、素子電極１２に数よりも少ない。配線層１３において、第３導電層１６および第２導電層１５は、複数の素子電極１２を集約しつつ、上層の第１導電層１４に導通させている。
配線層１３において、図８に示すように、各第１板状部材１４１の長手方向と各第２板状部材１５１の長手方向とがｚ方向に直交する平面（ｘ－ｙ平面）上で直交しており、各第２板状部材１５１の長手方向と各第３板状部材１６１の長手方向とがｘ－ｙ平面上で直交している。
配線層１３において、複数の第１板状部材１４１は、第１電極１２１に導通する第１電極導通部材１４１ａおよび第２電極１２２に導通する第２電極導通部材１４１ｂを含んでいる。第１電極導通部材１４１ａと第２電極導通部材１４１ｂとは、ｘ方向において、交互に並んでいる。本実施形態においては、第１導電層１４は、図５に示すように、第１半導体素子１Ａの第１電極１２１に導通する３つの第１電極導通部材１４１ａを含んでおり、第１半導体素子１Ｂの第１電極１２１に導通する４つの第１電極導通部材１４１ａを含んでいる。また、第１導電層１４は、第１半導体素子１Ａの第２電極１２２に導通する４つの第２電極導通部材１４１ｂを含んでおり、第１半導体素子１Ｂの第２電極１２２に導通する４つの第２電極導通部材１４１ｂを含んでいる。本実施形態においては、各第１板状部材１４１における第１電極導通部材１４１ａおよび第２電極導通部材１４１ｂが、特許請求の範囲に記載の「第１電極導通部材」および「第２電極導通部材」にそれぞれ相当する。
同様に、複数の第２板状部材１５１は、第１電極１２１に導通する第１電極導通部材１５１ａおよび第２電極１２２に導通する第２電極導通部材１５１ｂを含んでいる。第１電極導通部材１５１ａと第２電極導通部材１５１ｂとは、ｙ方向において交互に並んでいる。また、複数の第３板状部材１６１は、第１電極１２１に導通する第１電極導通部材１６１ａおよび第２電極１２２に導通する第２電極導通部材１６１ｂを含んでいる。さらに、複数の第３板状部材１６１は、第３電極１２３に導通する第３電極導通部材１６１ｃを含んでいる。第３電極導通部材１６１ｃは、隣り合う第１電極導通部材１６１ａと第２電極導通部材１６１ｂとの間に、配置されている。
絶縁層１７は、図９に示すように、第１導電層１４および半導体基板１１（基板主面１１１）の間に形成されている。絶縁層１７の素材は、絶縁性を有していれば特に限定されないが、たとえばＳｉＯ2からなる。絶縁層１７は、第１層間絶縁膜１７１、第２層間絶縁膜１７２および第３層間絶縁膜１７３を含んでいる。第１層間絶縁膜１７１は、第１導電層１４と第２導電層１５との間に介在し、これらを絶縁する。第２層間絶縁膜１７２は、第２導電層１５と第３導電層１６との間に介在し、これらを絶縁する。第３層間絶縁膜１７３は、第３導電層１６と半導体基板１１（基板主面１１１）との間に介在し、第３導電層１６と各素子電極１２とを絶縁する。また、絶縁層１７は、第１導電層１４においてｘ方向に隣り合う第１板状部材１４１の間、第２導電層１５においてｙ方向に隣り合う第２板状部材１５１の間、第３導電層１６においてｘ方向に隣り合う各第３板状部材１６１の間にもそれぞれ形成されている。なお、図８においては、これらの間に介在する絶縁層１７を省略している。
複数のビア（via）１８の各々は、絶縁層１７を貫通する貫通孔と当該貫通孔に充填された導電材からなる。本実施形態における当該導電材は、たとえばＷ（タングステン）である。なお、各ビア１８の素材は、これに限定されず、アルミ、銅などであってもよい。また、導電材は、上記貫通孔に充填されるのではなく、貫通孔の内面を覆うように形成されていてもよい。各ビア１８は、ｚ方向に沿って延びている。本実施形態においては、各ビア１８の平面視形状は、図８に示すように円形である。なお、各ビア１８の平面視形状は、これに限定されず、たとえば矩形状、多角形状などであってもよい。本実施形態においては、複数のビア１８は、複数の第１ビア１８１、複数の第２ビア１８２および複数の第３ビア１８３を含んでいる。
複数の第１ビア１８１の各々は、図８および図９に示すように、第１層間絶縁膜１７１を貫通しており、かつ、第１導電層１４と第２導電層１５との間に介在する。各第１ビア１８１は、第１導電層１４と第２導電層１５とを導通させる。複数の第１ビア１８１の配列は、特に限定されず、第１導電層１４の複数の第１板状部材１４１および第２導電層１５の複数の第２板状部材１５１の配置に基づいて、適宜設計すればよい。
複数の第２ビア１８２の各々は、図８および図９に示すように、第２層間絶縁膜１７２を貫通しており、かつ、第２導電層１５と第３導電層１６との間に介在する。各第２ビア１８２は、第２導電層１５と第３導電層１６とを導通させる。複数の第２ビア１８２の配列は、特に限定されず、第２導電層１５の複数の第２板状部材１５１および第３導電層１６の複数の第３板状部材１６１の配置に基づいて、適宜設計すればよい。
複数の第３ビア１８３の各々は、図８および図９に示すように、第３層間絶縁膜１７３を貫通しており、かつ、第３導電層１６と素子電極１２との間に介在する。各第３ビア１８３は、第３導電層１６と素子電極１２とを導通させる。複数の第３ビア１８３の配列は、特に限定されず、第３導電層１６の複数の第３板状部材１６１および複数の素子電極１２の配置に基づいて、適宜設計すればよい。
保護層１９は、図９に示すように、配線層１３（第１導電層１４）の上面を覆うように形成されている。保護層１９は、たとえばプラズマＣＶＤ法により形成されたＳｉ3Ｎ4層やＳｉＯ2層、または、塗布により形成されたポリイミド樹脂層である。または、これらの組み合わせによって形成されたものでもよい。本実施形態においては、保護層１９の一部が開口しており、当該開口した部分から第１パッド部１４２ａ、第２パッド部１４２ｂおよび第３パッド部１４２ｃの各々が露出している。
第２半導体素子２は、ｚ方向に互い反対側を向く素子主面２１および素子裏面２２を有している。素子主面２１は、半導体基板１１の基板主面１１１と同じ方向を向く。素子裏面２２は、半導体基板１１の基板裏面１１２と同じ方法を向く。第２半導体素子２は、図５に示すように、素子主面２１に複数のパッド部２１１が形成されている。パッド部２１１は、第３導電性部材３３を接合する部分である。
複数の第１導電性部材３１の各々は、複数の第１半導体素子１のいずれかとリードフレーム４とを導通するものである。各第１導電性部材３１は、平面視において、複数の第１半導体素子１のいずれかの外周に交差している。各第１導電性部材３１は、複数の第１半導体素子１の第３パッド部１４２ｃに接合された接合部３１１、および、リードフレーム４の一部（後述するボンディングパッド部４２）に接合された接合部３１２を含んでいる。各第１導電性部材３１は、たとえばウェッジツールを用いて形成されており、接合部３１１，３１２は、当該ウェッジツールによるウェッジボンディングによって形成されている。なお、接合部３１１，３１２の長手方向寸法は、用いるウェッジツールに依存する。本実施形態においては、接合部３１１が、特許請求の範囲に記載の「第３接合部」に相当し、接合部３１２が、特許請求の範囲に記載の「第４接合部」に相当する。
複数の第２導電性部材３２の各々は、平面視において、そのすべてが複数の第１半導体素子１のいずれかに重なっている。よって、各第２導電性部材３２は、平面視において、複数の第１半導体素子１のいずれの外周にも交差していない。各第２導電性部材３２は、第１板状部材１４１の長手方向に沿って直線状に形成されている。本実施形態においては、図４に示すように、平面視における各第２導電性部材３２の長さは、第１板状部材１４１の長手方向寸法の半分程度である。なお、当該平面視における各第２導電性部材３２の長さは、これに限定されず、第１板状部材１４１の長手方向寸法の半分よりも長くてもよい。各第２導電性部材３２は、複数の第１半導体素子１の第１パッド部１４２ａに接合された接合部３２１、および、複数の第１半導体素子１の第２パッド部１４２ｂに接合された接合部３２２を含んでいる。各第２導電性部材３２は、たとえばウェッジツールを用いて形成されており、接合部３２１，３２２は、当該ウェッジツールによるウェッジボンディングによって形成されている。なお、接合部３２１，３２２の長手方向寸法は、用いるウェッジツールに依存する。本実施形態においては、接合部３２１が、特許請求の範囲に記載の「第１接合部」に相当し、接合部３２２が、特許請求の範囲に記載の「第２接合部」に相当する。
各第２導電性部材３２は、図４および図７に示すように、２つの端部３２ａを有している。２つの端部３２ａは、各第２導電性部材３２の軸線方向における各最端縁である。各端部３２ａは、第１パッド部１４２ａあるいは第２パッド部１４２ｂに重なっている。本実施形態においては、各端部３２ａは、接合部３２１，３２２に包含されている。
複数の第３導電性部材３３の各々は、第２半導体素子２とリードフレーム４とを導通するものである。各第３導電性部材３３は、平面視において、第２半導体素子２の外周に交差している。各第３導電性部材３３は、第２半導体素子２のパッド部２１１に接合された接合部３３１、および、リードフレーム４の一部（後述するボンディングパッド部４２）に接合された３３２を含んでいる。各第３導電性部材３３は、たとえばウェッジツールを用いて形成されており、接合部３３１，３３２は、当該ウェッジツールによるウェッジボンディングによって形成されている。なお、接合部３３１，３３２の長手方向寸法は、用いるウェッジツールに依存する。
本実施形態においては、各第１導電性部材３１、各第２導電性部材３２および各第３導電性部材３３はすべて、いわゆるボンディングワイヤであって、断面が円形である線状部材である。なお、線状部材に限らず、リボンワイヤと呼ばれる帯状部材であってもよい。そして、当該線状部材の素材は、主な成分がＡｌである。すなわち、本実施形態においては、各第１導電性部材３１、各第２導電性部材３２および各第３導電性部材３３はすべて、Ａｌワイヤである。なお、各第１導電性部材３１、各第２導電性部材３２および各第３導電性部材３３の素材は、これに限定されず、たとえば、ＣｕあるいはＡｕなどであってもよい。また、本実施形態においては、第１導電性部材３１、第２導電性部材３２および第３導電性部材３３はすべて、太さ（線径）がφ７５μｍ程度である。
リードフレーム４は、複数の第１半導体素子１および第２半導体素子２と、半導体装置Ａ１が実装される回路基板との、導電経路を構成する部分である。リードフレーム４は、複数の第１半導体素子１および第２半導体素子２を支持するとともに、複数の第１半導体素子１および第２半導体素子２に導通する。リードフレーム４は、平面視矩形状のＣｕなどの薄肉金属板から、打ち抜き加工、切り取り加工、曲げ加工などにより形成される。よって、リードフレーム４の素材は、主な成分がＣｕである。なお、リードフレーム４の素材は、これに限定されない。リードフレーム４は、ダイパッド部４１、複数のボンディングパッド部４２ａ，４２ｂ，４２ｃ，４２ｄ、複数のリード部４３ａ，４３ｂ，４３ｃ，４３ｄおよび複数の側方延出部４４を含んでいる。なお、説明の便宜上、複数のボンディングパッド部４２ａ～４２ｄを特に区別しない場合は、ボンディングパッド部４２として説明する。また、同様に、複数のリード部４３ａ～４３ｄを特に区別しない場合は、リード部４３として説明する。
ダイパッド部４１は、複数の第１半導体素子１および第２半導体素子２を搭載する部分である。複数の第１半導体素子１および第２半導体素子２は、接合材４１１によって、ダイパッド部４１に接合されている。接合材４１１は、たとえばはんだペーストやＡｇペーストなどである。なお、接合材４１１の素材は、特に限定されない。
複数のボンディングパッド部４２ａ～４２ｄの各々は、第１導電性部材３１、第２導電性部材３２および第３導電性部材３３のいずれかが接合される部分である。各ボンディングパッド部４２ａ～４２ｄは、互いに離間して配置されている。また、本実施形態においては、各ボンディングパッド部４２ａ～４２ｄは、ダイパッド部４１から離間して配置されている。なお、複数のボンディングパッド部４２ａ～４２ｄのいずれか１つとダイパッド部４１とが一体的に形成されていてもよい。この場合、リードフレーム４が複数の側方延出部４４を含んでいなくてもよい。本実施形態においては、各ボンディングパッド部４２ａ～４２ｄは、平面視矩形状である。
ボンディングパッド部４２ａは、第１導電性部材３１を介して、第１半導体素子１Ａの第２電極１２２に導通する。ボンディングパッド部４２ａには、３つのリード部４３ａが繋がっている。
ボンディングパッド部４２ｂは、第１導電性部材３１を介して、第１半導体素子１Ｂの第２電極１２２に導通する。ボンディングパッド部４２ｂには、３つのリード部４３ｂが繋がっている。
ボンディングパッド部４２ｃは、第１導電性部材３１を介して、各第１半導体素子１Ａ，１Ｂの各第１電極１２１に導通する。ボンディングパッド部４２ｃには、５つのリード部４３ｃが繋がっている。
複数のボンディングパッド部４２ｄはそれぞれ、第３導電性部材３３を介して、第２半導体素子２に導通する。各ボンディングパッド部４２ｄには、１つのリード部４３ｄがそれぞれ繋がっている。
複数のリード部４３ａ～４３ｄの各々は、図４に示すように、ボンディングパッド部４２ａ～４２ｄのいずれかに繋がり、かつ、当該ボンディングパッド部４２ａ～４２ｄから延び出た部分である。各リード部４３において、その一部が封止樹脂５から露出しており、当該封止樹脂５から露出した部分は、半導体装置Ａ１を回路基板に実装するための端子である。なお、各リード部４３において、少なくとも封止樹脂５から露出した部分は、めっきで覆われている。また、各リード部４３は、封止樹脂５から露出する部分において、屈曲している。本実施形態においては、平面視において、８つのリード部４３が、封止樹脂５のｙ方向の各端縁のそれぞれから露出している。なお、複数のリード部４３の配置および数は、図１および図４に示すものに限定されない。
複数のリード部４３ａの各々は、ボンディングパッド部４２ａに繋がる。上記するようにボンディングパッド部４２ａは、第１半導体素子１Ａの第２電極１２２に導通しており、かつ、当該第２電極１２２はソース電極であるので、複数のリード部４３ａは、第１半導体素子１Ａのソース端子である。
複数のリード部４３ｂの各々は、ボンディングパッド部４２ｂに繋がる。上記するように、ボンディングパッド部４２ｂは、第１半導体素子１Ｂの第２電極１２２に導通しており、かつ、当該第２電極１２２はソース電極であるので、複数のリード部４３ｂは、第１半導体素子１Ｂのソース端子である。
複数のリード部４３ｃの各々は、ボンディングパッド部４２ｃに繋がる。上記するように、ボンディングパッド部４２ｃは、各第１半導体素子１Ａ，１Ｂの各第１電極１２１に導通しており、各第１電極１２１はドレイン電極であるので、複数のリード部４３ｃは、各第１半導体素子１のドレイン端子である。本実施形態においては、ボンディングパッド部４２ｃおよび複数のリード部４３ｃによって、第１半導体素子１Ａ，１Ｂのドレイン端子を共通としているが、第１半導体素子１Ａ，１Ｂのそれぞれのドレイン端子を別々にしておいてもよい。
複数のリード部４３ｄの各々は、各ボンディングパッド部４２ｄにそれぞれ繋がる。上記するように、各ボンディングパッド部４２ｄは、第２半導体素子２に導通している。複数のリード部４３ｄはそれぞれ、たとえばパワーグリッド端子、デバイスの制御用端子、アナログ用電源入力端子、フィードバック端子、ソフトスタート時間設定端子、スペクトラム拡散設定用端子、モード切替用端子、内部定電圧制御用端子、もしくは、ＥＲＲＡＭＰ出力用端子などとして機能するように、適宜第２半導体素子２に導通している。なお、これらは、一例であって、これ以外の端子として機能するように、第２半導体素子２に導通していてもよい。なお、図４および図５には表れていないが、本実施形態において、各第１半導体素子１の第３電極１２３は、第２半導体素子２に導通している。
複数の側方延出部４４の各々は、ダイパッド部４１のｘ方向の端縁から延び出た部分である。各側方延出部４４は、ｘ方向の一方の端縁がダイパッド部４１に繋がり、ｘ方向の他方の端縁が封止樹脂５から露出している。本実施形態においては、側方延出部４４は、平面視において、ダイパッド部４１のｘ方向の各端縁からそれぞれ２つの側方延出部４４が延び出ており、当該２つの側方延出部４４は、ダイパッド部４１のｙ方向の各端縁側にそれぞれ配置されている。
封止樹脂５は、図１～図７に示すように、複数の第１半導体素子１、第２半導体素子２、複数の第１導電性部材３１、複数の第２導電性部材３２、複数の第３導電性部材３３およびリードフレーム４の一部を覆っている。封止樹脂５は、絶縁性を有する素材からなる。本実施形態においては、封止樹脂５は、たとえば黒色のエポキシ樹脂からなる。封止樹脂５は、平面視において矩形状である。
次に、第１実施形態にかかる半導体装置Ａ１の作用効果について説明する。
半導体装置Ａ１によれば、複数の第１半導体素子１の各々の上に形成された配線層１３は、第１パッド部１４２ａおよび第２パッド部１４２ｂを含んでいる。また、第２導電性部材３２は、第１パッド部１４２ａに接合された接合部３２１および第２パッド部１４２ｂに接合された接合部３２２を含んでいる。この構成をとることで、第１パッド部１４２ａと第２パッド部１４２ｂとの間において、第２導電性部材３２を通る電流経路を確保できる。したがって、第２導電性部材３２は、配線層１３に流れる電流のバイパス経路となりうる。これにより、配線層１３における配線抵抗を低減できるので、半導体装置Ａ１の内部抵抗を低減することができる。
半導体装置Ａ１によれば、配線層１３は、第１導電層１４を含んでおり、当該第１導電層１４は、複数の第１板状部材１４１を含んでいる。そして、第１パッド部１４２ａおよび第２パッド部１４２ｂは、各第１板状部材１４１に含まれている。この構成をとることで、第１パッド部１４２ａと第２パッド部１４２ｂとの間において、各第１板状部材１４１の内部を通る電流経路と、第２導電性部材３２を通る電流経路とを確保できる。特に、第２導電性部材３２は、第１板状部材１４１よりも配線抵抗が小さいため、第２導電性部材３２は、第１パッド部１４２ａと第２パッド部１４２ｂとの間を流れる電流のバイパス経路となる。したがって、各第１板状部材１４１における配線抵抗を低減できるので、半導体装置Ａ１の内部抵抗を低減することができる。たとえば、１つの第１板状部材１４１における配線抵抗が１１ｍΩであって、第１導電層１４が１０個の第１板状部材１４１を含んでいるものとする。よって、第１導電層１４の配線抵抗は１１０ｍΩ（＝１１［ｍΩ］×１０［個］）であるものとする。このとき、配線抵抗が２ｍΩである第２導電性部材３２が、第１板状部材１３１の第１パッド部１４２ａおよび第２パッド部１４２ｂの間をバイパスすることで、１１０ｍΩの配線抵抗と２ｍΩの配線抵抗とが並列となり、結果、第１導電層１４の配線抵抗は１．９６ｍΩとなる。よって、半導体装置Ａ１の内部抵抗が低減されている。なお、平面視における第２導電性部材３２の長さが長いほど、低抵抗のバイパス経路が確保されるので、より配線抵抗の低減を図ることができる。
半導体装置Ａ１によれば、配線層１３において、３つの導電層（第１導電層１４、第２導電層１５および第３導電層１６）を含んでおり、これらの導電層によって、複数の素子電極１２を集約している。たとえば、配線層１３において、さらに多くの導電層を積層させることも可能であるが、この場合、複数の素子電極１２から第１導電層１４（表層）までの電流経路が長くなる。したがって、半導体装置Ａ１のように、配線層１３を、第１導電層１４、第２導電層１５および第３導電層１６を積層した構成とすることで、複数の素子電極１２から第１導電層１４（表層）までの電流経路が比較的短くできる。これにより、配線層１３における配線抵抗の低抵抗化を図ることができるので、半導体装置Ａ１の内部抵抗の低減を図ることができる。
半導体装置Ａ１によれば、第１導電性部材３１、第２導電性部材３２および第３導電性部材３３はすべて、同じ太さのボンディングワイヤである。この構成によると、第１導電性部材３１、第２導電性部材３２および第３導電性部材３３はすべて、同じボンディングツール（ウェッジツール）を用いたウェッジボンディングで接合することができる。したがって、異なる線径を接合するために複数のボンディングツールを用意する必要がない。これにより、半導体装置Ａ１の製造の効率化を図ることができる。
半導体装置Ａ１によれば、ボンディングパッド部４２ａには、複数のリード部４３ａが接続され、かつ、複数の第１導電性部材３１が接合されている。また、ボンディングパッド部４２ｂには、複数のリード部４３ｂが接続され、かつ、複数の第１導電性部材３１が接合されている。さらに、ボンディングパッド部４２ｃには、複数のリード部４３ｃが接続され、かつ、複数の第１導電性部材３１が接合されている。本実施形態においては、複数のリード部４３ａは、第１半導体素子１Ａのソース端子として機能し、複数のリード部４３ｂは、第１半導体素子１Ｂのソース端子として機能し、複数のリード部４３ｃは、第１半導体素子１Ａ，１Ｂに共通のドレイン端子として機能している。よって、半導体装置Ａ１において、各第１半導体素子１のドレイン－ソース間に、比較大きな電流を流すことができる。
図１０～図２１は、本開示の半導体装置の他の実施の形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。
〔第２実施形態〕
図１０は、第２実施形態にかかる半導体装置を示している。図１０は、第２実施形態の半導体装置Ａ２を示す平面図であり、第１実施形態の図４に対応する図である。半導体装置Ａ２は、半導体装置Ａ１と比較して、主に、各第１導電性部材３１および各第２導電性部材３２の太さが異なっている。
本実施形態の各第１導電性部材３１および各第２導電性部材３２はともに、太さがφ１２５μｍ程度である。よって、本実施形態の各第１導電性部材３１および各第２導電性部材３２は、半導体装置Ａ１の各第１導電性部材３１および各第２導電性部材３２よりも太い。なお、本実施形態における各第３導電性部材３３は、半導体装置Ａ１の各第３導電性部材３３と同じである。よって、各第３導電性部材３３は、太さがφ７５μｍ程度である。
本実施形態の第１導電層１４において、各第１板状部材１４１の幅は、半導体装置Ａ１の各第１板状部材１４１の幅よりも大きく、４００μｍ程度である。また、本実施形態においては、第１導電層１４は、図１０に示すように、６つの第１板状部材１４１を有している。よって、本実施形態における第１板状部材１４１の数は、半導体装置Ａ１の第１板状部材１４１の数よりも少ない。本実施形態においては、６つの第１板状部材１４１として、各第１半導体素子１に対して、それぞれ、１つの第１電極導通部材１４１ａと２つの第２電極導通部材１４１ｂとを含んでいる。
半導体装置Ａ２によれば、半導体装置Ａ１と同様に、次のような構成をとっている。それは、複数の第１半導体素子１の各々の上に形成された配線層１３は、第１パッド部１４２ａおよび第２パッド部１４２ｂを含んでいる。また、第２導電性部材３２は、第１パッド部１４２ａに接合された接合部３２１および第２パッド部１４２ｂに接合された接合部３２２を含んでいる。この構成をとることで、第１パッド部１４２ａと第２パッド部１４２ｂとの間において、第２導電性部材３２を通る電流経路を確保できる。したがって、第２導電性部材３２は、配線層１３に流れる電流のバイパス経路となりうる。これにより、配線層１３における配線抵抗を低減できるので、半導体装置Ａ２の内部抵抗を低減することができる。
半導体装置Ａ２によれば、半導体装置Ａ１と同様に、配線層１３は、第１導電層１４を含んでおり、当該第１導電層１４は、複数の第１板状部材１４１を含んでいる。そして、第１パッド部１４２ａおよび第２パッド部１４２ｂは、各第１板状部材１４１に含まれている。したがって、半導体装置Ａ１と同様に、各第１板状部材１４１における配線抵抗を低減できるので、半導体装置Ａ２の内部抵抗を低減することができる。
半導体装置Ａ２によれば、第１導電性部材３１および第２導電性部材３２の数が、半導体装置Ａ１における第１導電性部材３１および第２導電性部材３２の数よりも少ない。したがって、半導体装置Ａ１よりも、第１導電性部材３１や第２導電性部材３２の接合不良の確認が容易となる。
半導体装置Ａ２によれば、各第１板状部材１４１の幅が、第１実施形態における各第１板状部材１４１の幅よりも大きい。この構成をとることで、各第１板状部材１４１のパッド部１４２の幅を大きくすることができる。したがって、半導体装置Ａ２における各第１導電性部材３１および各第２導電性部材３２の線径を、第１実施形態における各第１導電性部材３１および各第２導電性部材３２の線径よりも大きくすることができる。よって、各第１導電性部材３１および各第２導電性部材３２の配線抵抗の低抵抗化を図ることができる。ただし、第１板状部材１４１の幅が大きいほど、第１半導体素子１の平面視寸法が大きくなるため、平面視寸法が比較的小さい第１半導体素子１を用いる場合には、半導体装置Ａ１のように、比較的幅の小さい第１板状部材１４１で構成するほうが好ましい。
半導体装置Ａ２によれば、第１導電性部材３１および第２導電性部材３２の線径が、半導体装置Ａ１における第１導電性部材３１および第２導電性部材３２の線径よりも大きい。すなわち、半導体装置Ａ２の第１導電性部材３１および第２導電性部材３２は、半導体装置Ａ１の第１導電性部材３１および第２導電性部材３２よりも太い。したがって、半導体装置Ａ２においては、第１導電性部材３１および第２導電性部材３２のネック部分におけるクラックの発生を、半導体装置Ａ１よりも抑制することができる。
〔第３実施形態〕
図１１は、第３実施形態にかかる半導体装置を示している。図１２は、第３実施形態の半導体装置Ａ３を示す平面図であり、第１実施形態の図４に対応する図である。半導体装置Ａ３は、半導体装置Ａ２と比較して、主に、リードフレーム４の形状が異なる。
本実施形態のリードフレーム４は、ダイパッド部４１、複数のボンディングパッド部４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅ、複数のリード部４３ａ，４３ｂ，４３ｃ，４３ｄ，４３ｅ，４３ｆおよび複数の側方延出部４４を含んでいる。したがって、本実施形態のリードフレーム４は、半導体装置Ａ２のリードフレーム４と比較して、ボンディングパッド部４２ｅおよびリード部４３ｅ，４３ｆをさらに含んでいる点で異なる。
複数のボンディングパッド部４２ｄ，４２ｅの各々は、ｘ方向の各端縁が窪んでいる。本実施形態においては、図１１に示すように、各ボンディングパッド部４２ｄ，４２ｅのｘ方向の各端縁において、ｙ方向中央部がｙ方向両端縁付近よりも窪んでいる場合を示している。各ボンディングパッド部４２ｄ，４２ｅは、互いに同じ大きさである。各ボンディングパッド部４２ｄは、第３導電性部材３３を介して、第２半導体素子２に導通している。各ボンディングパッド部４２ｅは、第３導電性部材３３を介して、第１半導体素子１の第３電極１２３に導通している。
リード部４３ｆは、ボンディングパッド部４２ａ～４２ｅのいずれにも接続されておらず、複数の第１半導体素子１および第２半導体素子２のいずれにも導通していない。リード部４３ｆは、図１１に示すように、ｘ方向に隣り合ったリード部４３ａとリード部４３ｂとの間に配置されている。本実施形態においては、２つのリード部４３ａと２つのリード部４３ｂとは、ｘ方向において、リード部４３ｆを挟んで反対側に配置されている。また、図１１に示すリード部４３ｆは、封止樹脂５に覆われた部分の幅が、封止樹脂５から露出する部分の幅よりも大きいものとしているが、同じであってもよいし、小さくてもよい。ただし、図１１に示すように大きくすることで、リード部４３ｆが封止樹脂５から抜け落ちることを抑制することができる。
本実施形態のボンディングパッド部４２ａ，４２ｂはそれぞれ、第１実施形態に示すように矩形状ではなく、ｘ方向の一方の端縁から突き出た突出部４２１ａ，４２１ｂを含んでいる。突出部４２１ａ，４２１ｂはそれぞれ、ｙ方向に見て、リード部４３ｆに重なっている。
本実施形態のリードフレーム４は、１つのボンディングパッド部４２ａを含んでおり、当該ボンディングパッド部４２ａには、２つのリード部４３ａが接続されている。また、リードフレーム４は、１つのボンディングパッド部４２ｂを含んでおり、当該ボンディングパッド部４２ｂには、２つのリード部４３ｂが接続されている。また、リードフレーム４は、１つのボンディングパッド部４２ｃを含んでおり、当該ボンディングパッド部４２ｃには、３つのリード部４３ｃが接続されている。また、リードフレーム４は、６つのボンディングパッド部４２ｄを含んでおり、当該６つのボンディングパッド部４２ｄの各々には、それぞれ１つずつリード部４３ｄが接続されている。また、リードフレーム４は、２つのボンディングパッド部４２ｅを含んでおり、当該２つのボンディングパッド部４２ｅの各々には、それぞれ１つずつリード部４３ｅが接続されている。そして、リードフレーム４は、１つのリード部４３ｆを含んでいる。
本実施形態の第３導電性部材３３は、たとえばＡｕ（金）ワイヤあるいはＣｕワイヤから構成されている。各第３導電性部材３３は、たとえばキャピラリを用いたボールボンディングおよびステッチボンディングによって形成されている。なお、第３導電性部材３３の素材、形成方法および形状は上記したものに限定されない。たとえば、本実施形態の第３導電性部材３３は、ＡｕワイヤあるいはＣｕワイヤではなく、Ａｌワイヤで構成されていてもよい。また、本実施形態の第３導電性部材３３は、上記第１および第２実施形態と同様に、太さがφ７５μｍ程度であってもよい。
半導体装置Ａ３によれば、半導体装置Ａ１と同様に、次のような構成をとっている。それは、複数の第１半導体素子１の各々の上に形成された配線層１３は、第１パッド部１４２ａおよび第２パッド部１４２ｂを含んでいる。また、第２導電性部材３２は、第１パッド部１４２ａに接合された接合部３２１および第２パッド部１４２ｂに接合された接合部３２２を含んでいる。この構成をとることで、第１パッド部１４２ａと第２パッド部１４２ｂとの間において、第２導電性部材３２を通る電流経路を確保できる。したがって、第２導電性部材３２は、配線層１３に流れる電流のバイパス経路となりうる。これにより、配線層１３における配線抵抗を低減できるので、半導体装置Ａ３の内部抵抗を低減することができる。
半導体装置Ａ３によれば、半導体装置Ａ１と同様に、配線層１３は、第１導電層１４を含んでおり、当該第１導電層１４は、複数の第１板状部材１４１を含んでいる。そして、第１パッド部１４２ａおよび第２パッド部１４２ｂは、各第１板状部材１４１に含まれている。したがって、半導体装置Ａ１と同様に、各第１板状部材１４１における配線抵抗を低減できるので、半導体装置Ａ３の内部抵抗を低減することができる。
半導体装置Ａ３によれば、ボンディングパッド部４２ａ～４２ｅのいずれにも接続されていないリード部４３ｆをさらに含んでいる。そして、ｘ方向において、当該リード部４３ｆを挟んで、第１半導体素子１Ａの第２電極１２２に接続された２つのリード部４３ａと、第１半導体素子１Ｂの第２電極１２２に接続された２つのリード部４３ｂとが配置されている。この構成をとることで、隣り合うリード部４３ａとリード部４３ｂとの距離を大きくできるので、２つの第１半導体素子１の第２電極１２２同士の短絡を抑制することができる。
半導体装置Ａ３によれば、ボンディングパッド部４２ａ，４２ｂはそれぞれ、突出部４２１ａ，４２１ｂを含んでいる。この構成をとることで、ボンディングパッド部４２ａ，４２ｂはそれぞれ、平面視における面積を拡大することができる。たとえば、複数の第１導電性部材３１、複数の第２導電性部材３２および複数の第３導電性部材３３のワイヤボンディングを行う際、ボンディングパッド部４２の一部をクリップなどのワイヤボンディング装置の固定具で押さえつけて、リードフレーム４を固定することがある。よって、上記面積が拡大されることで、上記固定具で押さえる領域を確保できるので、リードフレーム４を確実に固定することができる。また、上記面積が拡大されることで、上記固定具などで押さえたときでも、複数の第１導電性部材３１をボンディングする領域が大きくなるので、図１１に示すように、複数の第１導電性部材３１をボンディングすることが容易になる。
〔第４実施形態〕
図１２は、第４実施形態にかかる半導体装置を示している。図１２は、第４実施形態の半導体装置Ａ４を示す平面図であり、第１実施形態の図４に対応する図である。半導体装置Ａ４は、半導体装置Ａ１と比較して、主に第２導電性部材３２の接合位置が異なる。
本実施形態の各第２導電性部材３２は、平面視において屈曲している。そして、本実施形態においては、一部の第２導電性部材３２は、各第１半導体素子１において、ｘ方向に隣り合う２つの第１電極導通部材１４１ａに跨って接合されている。具体的には、一部の第２導電性部材３２は、接合部３２１が、上記２つの第１電極導通部材１４１ａの一方の第１パッド部１４２ａに接合されており、接合部３２２が他方の第２パッド部１４２ｂに接合されている。また、一部の第２導電性部材３２は、各第１半導体素子１において、ｘ方向に隣り合う２つの第２電極導通部材１４１ｂに跨って接合されている。具体的には、一部の第２導電性部材３２は、接合部３２１が、上記２つの第２電極導通部材１４１ｂの一方の第１パッド部１４２ａに接合されており、接合部３２２が他方の第２パッド部１４２ｂに接合されている。
半導体装置Ａ４によれば、半導体装置Ａ１と同様に、次のような構成をとっている。それは、複数の第１半導体素子１の各々の上に形成された配線層１３は、第１パッド部１４２ａおよび第２パッド部１４２ｂを含んでいる。また、第２導電性部材３２は、第１パッド部１４２ａに接合された接合部３２１および第２パッド部１４２ｂに接合された接合部３２２を含んでいる。この構成をとることで、第１パッド部１４２ａと第２パッド部１４２ｂとの間において、第２導電性部材３２を通る電流経路を確保できる。したがって、第２導電性部材３２は、配線層１３に流れる電流のバイパス経路となりうる。これにより、配線層１３における配線抵抗を低減できるので、半導体装置Ａ４の内部抵抗を低減することができる。
半導体装置Ａ４においては、図１２に示すように、各第１半導体素子１の第１導電層１４が、第１実施形態の各第１半導体素子１の第１導電層１４と同様に構成されている場合を示したが、これに限定されず、第２実施形態および第３実施形態の各第１半導体素子１の第１導電層１４と同様に構成されている場合においても、本実施形態と同様に第２導電性部材３２の接合位置を変更してもよい。たとえば、図１０に示す半導体装置Ａ２において、各第１半導体素子１のそれぞれで、ｘ方向に隣り合う第２電極導通部材１４１ｂに跨って第２導電性部材３２が接合されていてもよい。
半導体装置Ａ４においては、図１２に示すように、各第１半導体素子１（各第１板状部材１４１）は、第２導電性部材３２が接合されていない第１パッド部１４２ａおよび第２パッド部１４２ｂを含んでいるが、これらの第１パッド部１４２ａおよび第２パッド部１４２ｂを含まないようにしてもよい。この場合、第２導電性部材３２が接合されていないパッド部１４２同士の意図せぬ短絡を抑制することができる。
〔第５実施形態〕
図１３は、第５実施形態にかかる半導体装置を示している。図１３は、第５実施形態の半導体装置Ａ５を示す平面図であり、第１実施形態の図４に対応する図である。半導体装置Ａ５は、半導体装置Ａ１と比較して、主に、第１導電性部材３１の太さが異なり、かつ、第２導電性部材３２を備えていない点で異なる。
本実施形態の第１導電層１４は、第１半導体素子１Ａの第２電極１２２に導通する１つの第２電極導通部材１４１ｂ、第１半導体素子１Ｂの第２電極１２２に導通する１つの第２電極導通部材１４１ｂ、および、各第１半導体素子１の第１電極１２１の両方に導通する１つの第１電極導通部材１４１ａを含んでいる。第１電極導通部材１４１ａは、各第１半導体素子１の第１電極１２１の両方に共通接続されている。
本実施形態の第１導電層１４において、各第１板状部材１４１の幅は、第１実施形態ないし第４実施形態の各第１板状部材１４１の幅よりも大きく、６５０μｍ程度である。また、各第１板状部材１４１は、１つのパッド部１４２を含んでいる。
本実施形態の各第１導電性部材３１は、太さ（線径）がφ３００μｍ程度である。よって、本実施形態の各第１導電性部材３１は、半導体装置Ａ１～Ａ４のいずれの第１導電性部材３１よりも太い。なお、本実施形態の各第３導電性部材３３は、第１実施形態の各第３導電性部材３３と同じである。よって、各第３導電性部材３３は、太さがφ７５μｍ程度である。
本実施形態の各第１導電性部材３１においては、図１３に示すように、接合部３１１が、パッド部１４２に接合されている。そして、当該接合部３１１は、平面視において、複数の第１半導体素子１のｙ方向の中央に重なっている。さらに、第１電極１２１に導通する第１電極導通部材１４１ａに接合された接合部３１１においては、平面視において、２つの第１半導体素子１の境界にも重なっている。なお、本実施形態においては、第１導電性部材３１が特許請求の範囲に記載の「導電性部材」に相当する。また、本実施形態においては、各第１導電性部材３１は、まず第１板状部材１４１のパッド部１４２にウェッジボンディングされ、次いで、各ボンディングパッド部４２にウェッジボンディングされている。
半導体装置Ａ５によれば、複数の第１半導体素子１の各々の上に形成された配線層１３は、パッド部１４２を含んでいる。そして、第１導電性部材３１は、パッド部１４２に接合された接合部３１１を含んでいる。この構成をとることで、パッド部１４２において、第１導電性部材３１の接合部３１１を通る電流経路を確保できる。したがって、第１導電性部材３１の接合部３１１は、配線層１３に流れる電流のバイパス経路となりうる。これにより、配線層１３における配線抵抗を低減できるので、半導体装置Ａ５の内部抵抗を低減することができる。
半導体装置Ａ５によれば、配線層１３は、第１導電層１４を含んでおり、当該第１導電層１４は、複数の第１板状部材１４１を含んでいる。そして、パッド部１４２は、各第１板状部材１４１に含まれている。この構成をとることで、パッド部１４２において、各第１板状部材１４１の内部を通る電流経路と、第１導電性部材３１の接合部３１１を通る電流経路とを確保できる。特に、第１導電性部材３１は、第１板状部材１４１よりも配線抵抗が小さいため、第１導電性部材３１の接合部３１１は、パッド部１４２を流れる電流のバイパス経路となる。したがって、各第１板状部材１４１における配線抵抗を低減できるので、半導体装置Ａ５の内部抵抗を低減することができる。
半導体装置Ａ５によれば、各第１導電性部材３１の接合部３１１は、平面視において、各第１板状部材１４１のｙ方向の中央に重なっている。この構成をとることで、接合部３１１が各第１板状部材１４１のｙ方向の一方の端縁側に接合される場合よりも、平面視における各第１板状部材１４１の外周部から接合部３１１までの最大距離を短くできる。したがって、各第１板状部材１４１における電流経路を短くできるので、半導体装置Ａ５の内部抵抗の低減を図ることができる。
〔第６実施形態〕
図１４は、第６実施形態にかかる半導体装置を示している。図１４は、第６実施形態の半導体装置Ａ６を示す平面図であり、第１実施形態の図４に対応する図である。半導体装置Ａ６は、半導体装置Ａ５と比較して、主に、リードフレーム４の形状が異なる。
本実施形態のリードフレーム４は、図１４に示すように、第３実施形態のリードフレーム４と同様に形成されている。ただし、本実施形態におけるリードフレーム４のうち、ボンディングパッド部４２ａ，４２ｂ，４２ｃのそれぞれにおいて、角の少なくとも一部が、面取りされている。
本実施形態の各第１導電性部材３１は、まず各ボンディングパッド部４２にウェッジボンディングされ、次いで第１板状部材１４１のパッド部１４２にウェッジボンディングされている。
本実施形態の各第３導電性部材３３は、半導体装置Ａ３と同様に、たとえばＡｕワイヤあるいはＣｕワイヤから構成されている。なお、半導体装置Ａ５と同様に、太さがφ７５μｍ程度のＡｌワイヤであってもよい。
半導体装置Ａ６によれば、半導体装置Ａ５と同様に、次のような構成をとっている。それは、複数の第１半導体素子１の各々の上に形成された配線層１３は、パッド部１４２を含んでいる。そして、第１導電性部材３１は、パッド部１４２に接合された接合部３１１を含んでいる。この構成をとることで、パッド部１４２において、第１導電性部材３１の接合部３１１を通る電流経路を確保できる。したがって、第１導電性部材３１の接合部３１１は、配線層１３に流れる電流のバイパス経路となりうる。これにより、配線層１３における配線抵抗を低減できるので、半導体装置Ａ６の内部抵抗を低減することができる。
半導体装置Ａ６によれば、半導体装置Ａ５と同様に、配線層１３は、第１導電層１４を含んでおり、当該第１導電層１４は、複数の第１板状部材１４１を含んでいる。そして、パッド部１４２は、各第１板状部材１４１に含まれている。したがって、半導体装置Ａ５と同様に、各第１板状部材１４１における配線抵抗を低減できるので、半導体装置Ａ６の内部抵抗を低減することができる。
半導体装置Ａ６によれば、半導体装置Ａ５と同様に、各第１導電性部材３１の接合部３１１は、平面視において、各第１板状部材１４１のｙ方向の中央に重なっている。この構成をとることで、各第１導電性部材３１の接合部３１１が各第１板状部材１４１のｙ方向の一方の端縁側に接合される場合と比較して、平面視において第１板状部材１４１の前記他方の端縁側から接合部３１１までの距離を短くできる。したがって、各第１板状部材１４１における電流経路を短くできるので、半導体装置Ａ６の内部抵抗の低減を図ることができる。
〔第７実施形態〕
図１５は、第７実施形態にかかる半導体装置を示している。図１５は、第７実施形態の半導体装置Ａ７を示す平面図であり、第１実施形態の図４に対応する図である。半導体装置Ａ７は、半導体装置Ａ５と比較して、主に、リードフレーム４の形状が異なる。
本実施形態のリードフレーム４は、側方延出部４４の配置が、半導体装置Ａ４の側方延出部４４の配置と異なっている。本実施形態の側方延出部４４は、ダイパッド部４１のｘ方向の各端縁において、ｙ方向中央部からそれぞれ１つずつ延び出ている。また、側方延出部４４は、平面視において、封止樹脂５のｘ方向の端縁から突き出ている。
本実施形態においては、複数の第１導電性部材３１のうちのいずれか１つは、接合部３１２がダイパッド部４１に接合されている。図１５においては、当該１つの第１導電性部材３１は、第１半導体素子１Ａの第２電極１２２に導通する第２電極導通部材１４１ｂに接合されている。
本実施形態においては、複数の第３導電性部材３３は、第６実施形態と同様に、ＡｕワイヤあるいはＣｕワイヤを用いている。なお、第５実施形態と同様に、Ａｌワイヤを用いてもよい。
本実施形態においては、図１５に示すように、第１導電層１４は、３つの第１板状部材１４１を含んでおり、当該３つの第１板状部材１４１の幅が略等しい。なお、３つの第１板状部材１４１の幅は、異なっていてもよい。
半導体装置Ａ７によれば、半導体装置Ａ５と同様に、次のような構成をとっている。それは、複数の第１半導体素子１の各々の上に形成された配線層１３は、パッド部１４２を含んでいる。そして、第１導電性部材３１は、パッド部１４２に接合された接合部３１１を含んでいる。この構成をとることで、パッド部１４２において、第１導電性部材３１の接合部３１１を通る電流経路を確保できる。したがって、第１導電性部材３１の接合部３１１は、配線層１３に流れる電流のバイパス経路となりうる。これにより、配線層１３における配線抵抗を低減できるので、半導体装置Ａ７の内部抵抗を低減することができる。
半導体装置Ａ７によれば、半導体装置Ａ５と同様に、配線層１３は、第１導電層１４を含んでおり、当該第１導電層１４は、複数の第１板状部材１４１を含んでいる。そして、パッド部１４２は、各第１板状部材１４１に含まれている。したがって、半導体装置Ａ５と同様に、各第１板状部材１４１における配線抵抗を低減できるので、半導体装置Ａ７の内部抵抗を低減することができる。
半導体装置Ａ７によれば、半導体装置Ａ５と同様に、各第１導電性部材３１の接合部３１１は、平面視において、各第１板状部材１４１のｙ方向の中央に重なっている。この構成をとることで、各第１導電性部材３１の接合部３１１が各第１板状部材１４１のｙ方向の一方の端縁側に接合される場合と比較して、平面視において第１板状部材１４１の前記他方の端縁側から接合部３１１までの距離を短くできる。したがって、各第１板状部材１４１における電流経路を短くできるので、半導体装置Ａ７の内部抵抗の低減を図ることができる。
半導体装置Ａ７においては、２つの側方延出部４４が、ダイパッド部４１のｘ方向の各端縁において、ｙ方向中央部からそれぞれ１つずつ延び出ている場合を示したが、これに限定されない。リードフレーム４における複数の側方延出部４４は、たとえば、第１実施形態ないし第６実施形態と同様に構成してもよい。すなわち、複数の側方延出部４４が、ダイパッド部４１のｘ方向の各端縁において、ｙ方向の各端縁側からそれぞれ１つずつ延びていてもよい。また、反対も同様である。すなわち、半導体装置Ａ１～Ａ６において、第７実施形態のように、側方延出部４４を配置してもよい。
第１実施形態ないし第７実施形態において、半導体装置Ａ１～Ａ７の各リード部４３の端子配置は、上記したものに限定されない。図１６～図２０は、他の実施形態にかかる各端子配置を示している。これらの図における各符号は、次に示す端子として機能する。それは、ＧＮＤは、グラウンド端子である。なお、図１９におけるＧＮＤは、底面側から露出している。ＶＩＮは、電源入力端子である。ＳＷは、スイッチング出力端子である。ＰＧＤは、パワーグッド端子である。ＥＮは、デバイスの制御用端子である。ＡＶＩＮは、アナログ部電源入力端子である。ＡＧＮＤは、アナログ部グラウンド端子である。ＦＢは、出力電圧フィードバック端子である。ＳＳは、ソフトスタート時間設定用端子である。ＳＳＣＧは、スペクトラム拡散設定用端子である。ＭＯＤＥは、各種モード切替用端子である。ＶＲＥＧは、内部電源出力端子である。ＢＳＴは、内部昇圧電源出力端子である。ＣＯＭＰは、ＥＲＲＡＭＰ出力用端子である。ＶＣＣ＿ＥＸは、内部回路用電源端子である。ＣＴＬは、各種機能コントロール端子である。ＮＣは、未接続端子である。本開示の半導体装置は、図１６～図２０に示す端子として機能するように、各構成要素の配置や形状を適宜変更することも可能である。なお、図１６～図２０に示す端子配置は一例であって、これに限定されない。
第１実施形態ないし第７実施形態において、半導体装置Ａ１～Ａ７の回路構成は、特に限定されないが、当該回路構成の一例を図２１に示す。図２１は、半導体装置Ａ１～Ａ７をＤＣ／ＤＣコンバータとして構成したときの回路図である。図２１において、ｓｗ１，ｓｗ２は、スイッチング素子を示している。Ｄｒは、スイッチング素子ｓｗ１，ｓｗ２のスイッチング動作および各種保護機能動作などを制御する制御回路を示している。また、Ｒ１～Ｒ３は抵抗器を、Ｖｒｅｆは内部基準電圧回路を、ｓｓはソフトスタート回路を、ａｍｐはＶｒｅｆ出力電圧およびＦＢ端子電圧を入力とする誤差増幅器を、それぞれ示している。たとえば、スイッチング素子ｓｗ１，ｓｗ２は、いずれか一方が第１半導体素子１Ａに対応し、他方が第１半導体素子１Ｂに対応する。また、内部基準電圧回路Ｖｒｅｆ、ソフトスタート回路ｓｓ、誤差増幅器ａｍｐおよび制御回路Ｄｒを含むものが、第２半導体素子２に対応する。また、ＰＶＩＮは、ＤＣ／ＤＣコンバータの電源入力端子であり、ＰＧＮＤは、ＤＣ／ＤＣコンバータのグラウンド端子である。
第１実施形態ないし第７実施形態においては、半導体装置Ａ１～Ａ７が、ＳＯＰ型の半導体パッケージである場合を示したが、これに限定されない。たとえば、ＱＦＰ（Quad Flat Package）と呼ばれる半導体パッケージであってもよいし、ＳＯＮパッケージ（Small Outline Non-leaded Package）あるいはＱＦＮ（Quad Flat Non-leaded Package）と呼ばれるリードレス型の半導体パッケージであってもよい。たとえば、図２２は、ＱＦＮ型の半導体パッケージで構成した場合の一例を示す斜視図である。なお、図２２に示す斜視図は、底面側から見たときを示している。
第１実施形態ないし第７実施形態においては、半導体装置Ａ１～Ａ７が、複数の第１半導体素子１および第２半導体素子２を備える場合を示したが、これに限定されない。たとえば、第１半導体素子１が１つであってもよいし、第２半導体素子２を備えていなくてもよい。
本開示にかかる半導体装置は、上記した実施形態に限定されるものではない。本開示にかかる半導体装置の各部の具体的な構成は、種々に設計変更自在である。
Ａ１～Ａ７：半導体装置
１，１Ａ，１Ｂ：第１半導体素子
１１ ：半導体基板
１１１ ：基板主面
１１２ ：基板裏面
１２ ：素子電極
１２１ ：第１電極
１２２ ：第２電極
１２３ ：第３電極
１３ ：配線層
１４ ：第１導電層
１４１ ：第１板状部材
１４１ａ ：第１電極導通部材
１４１ｂ ：第２電極導通部材
１４２ ：パッド部
１４２ａ ：第１パッド部
１４２ｂ ：第２パッド部
１４２ｃ ：第３パッド部
１５ ：第２導電層
１５１ ：第２板状部材
１５１ａ ：第１電極導通部材
１５１ｂ ：第２電極導通部材
１６ ：第３導電層
１６１ ：第３板状部材
１６１ａ ：第１電極導通部材
１６１ｂ ：第２電極導通部材
１６１ｃ ：第３電極導通部材
１７ ：絶縁層
１７１ ：第１層間絶縁膜
１７２ ：第２層間絶縁膜
１７３ ：第３層間絶縁膜
１８ ：ビア
１８１ ：第１ビア
１８２ ：第２ビア
１８３ ：第３ビア
１９ ：保護層
２ ：第２半導体素子
２１ ：素子主面
２１１ ：パッド部
２２ ：素子裏面
３ ：導電性部材
３１ ：第１導電性部材
３１１ ：接合部（第３接合部）
３１２ ：接合部（第４接合部）
３２ ：第２導電性部材
３２ａ ：端部
３２１ ：接合部（第１接合部）
３２２ ：接合部（第２接合部）
３３ ：第３導電性部材
３３１ ：接合部
３３２ ：接合部
４ ：リードフレーム
４１ ：ダイパッド部
４１１ ：接合材
４２，４２ａ～４２ｅ：ボンディングパッド部
４２１ａ ：突出部
４２１ｂ ：突出部
４３，４３ａ～４３ｆ：リード部
４４ ：側方延出部
５ ：封止樹脂

Claims (19)

  1. 第１方向において互いに反対側を向く基板主面と基板裏面とを有する半導体基板、前記基板主面に形成された素子電極、および、前記基板主面の上に形成され、かつ、前記素子電極に導通する配線層を含む半導体素子と、
    前記半導体素子を前記基板裏面側から支持するリードフレームと、
    前記半導体素子と前記リードフレームとを導通させる少なくとも１つの第１導電性部材と、
    前記第１方向に見て前記半導体素子に重なる少なくとも１つの第２導電性部材と、
    前記半導体素子、前記リードフレームの一部、前記少なくとも１つの第１導電性部材および前記少なくとも１つの第２導電性部材を覆う封止樹脂と、
    を備えており、
    前記配線層は、互いに離間した少なくとも１つの第１パッド部および少なくとも１つの第２パッド部を含んでおり、
    前記少なくとも１つの第２導電性部材の各々は、前記少なくとも１つの第１パッド部のうちの対応する１つに接合された第１接合部および前記少なくとも１つの第２パッド部のうちの対応する１つに接合された第２接合部を含んでおり、
    前記配線層は、前記第１方向において互いに離間した複数の導電層を含んでおり、
    前記複数の導電層は、各々が前記第１方向に見て矩形状の少なくとも１つの第１板状部材を含む第１導電層を含んでおり、
    前記少なくとも１つの第１板状部材の各々は、前記少なくとも１つの第１パッド部のうちの対応する１つと、前記少なくとも１つの第２パッド部の対応する１つとを含み、
    前記少なくとも１つの第２導電性部材は、前記第１方向に見て、前記少なくとも１つの第１板状部材のうちの対応する１つに完全に重なる、
    ことを特徴とする半導体装置。
  2. 前記少なくとも１つの第１導電性部材と前記少なくとも１つの第２導電性部材とは、前記第１方向に見て離間しており、
    前記少なくとも１つの第２導電性部材の各々は、前記第１方向に見て前記半導体素子の外周に交差しない、
    請求項１に記載の半導体装置。
  3. 前記配線層は、前記少なくとも１つの第１パッド部の各々および前記少なくとも１つの第２パッド部の各々から離間した少なくとも１つの第３パッド部を含んでおり、
    前記少なくとも１つの第１導電性部材の各々は、前記少なくとも１つの第３パッド部のうちの対応する１つに接合された第３接合部および前記リードフレームに接合された第４接合部を含んでいる、
    請求項１または請求項２に記載の半導体装置。
  4. 前記半導体素子は、前記配線層の上に形成された保護層をさらに含んでおり、
    前記少なくとも１つの第１パッド部の各々、前記少なくとも１つの第２パッド部の各々および前記少なくとも１つの第３パッド部の各々は、前記保護層から露出している、
    請求項３に記載の半導体装置。
  5. 前記半導体素子は、前記複数の前記導電層の各々の間に介在し、各前記導電層を互いに絶縁する層間絶縁膜と、前記層間絶縁膜を貫通するように形成され、かつ、前記各導電層同士を導通する複数のビアとをさらに含んでいる、
    請求項４に記載の半導体装置。
  6. 前記複数の前記導電層は、前記第１方向において前記第１導電層よりも前記基板主面に近い位置に配置された第２導電層を含んでおり、
    前記少なくとも１つの第１板状部材の各々は、前記少なくとも１つの第３パッド部のうちの対応する１つを含む、
    請求項５に記載の半導体装置。
  7. 前記少なくとも１つの第１板状部材は、複数の第１板状部材を含む、
    請求項６に記載の半導体装置。
  8. 前記第２導電層は、各々が前記第１方向に見て矩形状の複数の第２板状部材を有しており、
    前記複数の第１板状部材の数は、前記複数の第２板状部材の数よりも少ない、
    請求項７に記載の半導体装置。
  9. 前記複数の前記第１板状部材の各々の長手方向と前記複数の前記第２板状部材の各々の長手方向とは、直交している、
    請求項８に記載の半導体装置。
  10. 前記複数の前記導電層は、前記第１方向において前記第２導電層よりも前記基板主面に近い位置に配置された第３導電層をさらに含んでいる、
    請求項９に記載の半導体装置。
  11. 前記第３導電層は、各々が前記第１方向に見て矩形状の複数の第３板状部材を有しており、
    前記複数の第２板状部材の数は、前記複数の第３板状部材の数よりも少ない、
    請求項１０に記載の半導体装置。
  12. 前記複数の前記第３板状部材の各々の長手方向と前記複数の前記第２板状部材の各々の長手方向とは、直交している、
    請求項１１に記載の半導体装置。
  13. 前記素子電極は、少なくとも第１電極および第２電極を含んでおり、
    前記複数の前記第１板状部材は、各々が前記第１電極に導通する少なくとも１つの第１電極導通部材、および、各々が前記第２電極に導通する少なくとも１つの第２電極導通部材を含んでいる、
    請求項７ないし請求項１２のいずれか一項に記載の半導体装置。
  14. 前記少なくとも１つの第２導電性部材の各々は、断面が円形状であるボンディングワイヤである、
    請求項１ないし請求項１３のいずれか一項に記載の半導体装置。
  15. 前記少なくとも１つの第１導電性部材の各々は、断面が円形状であるボンディングワイヤであり、
    前記少なくとも１つの第１導電性部材の各々および前記少なくとも１つの第２導電性部材の各々は、同じ太さである、
    請求項１４に記載の半導体装置。
  16. 前記少なくとも１つの第１導電性部材の各々および前記少なくとも１つの第２導電性部材の各々は、主な成分がアルミニウムである、
    請求項１ないし請求項１５のいずれか一項に記載の半導体装置。
  17. 前記半導体素子は、ＭＯＳＦＥＴである、
    請求項１ないし請求項１６のいずれか一項に記載の半導体装置。
  18. 前記半導体素子の駆動を制御するための制御用ＩＣと、
    前記制御用ＩＣおよび前記リードフレームを接続する少なくとも１つの第３導電性部材と、をさらに備えている、
    請求項１ないし請求項１７のいずれか一項に記載の半導体装置。
  19. 前記少なくとも１つの第３導電性部材の各々は、前記少なくとも１つの第１導電性部材の各々よりも細い、
    請求項１８に記載の半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7412998B2 (ja) 2019-12-12 2024-01-15 ローム株式会社 半導体装置および半導体装置の製造方法
JP6952824B2 (ja) * 2020-04-06 2021-10-27 三菱電機株式会社 パワーモジュール及びこれを用いた電力用半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320009A (ja) 2000-05-10 2001-11-16 Matsushita Electric Ind Co Ltd 半導体装置
JP2008140970A (ja) 2006-12-01 2008-06-19 Matsushita Electric Ind Co Ltd 半導体集積回路及びその製造方法
JP2010073868A (ja) 2008-09-18 2010-04-02 Renesas Technology Corp 半導体装置
JP2011065377A (ja) 2009-09-16 2011-03-31 Renesas Electronics Corp 寄生素子の抽出システムと抽出方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040217488A1 (en) * 2003-05-02 2004-11-04 Luechinger Christoph B. Ribbon bonding
DE102005034485B4 (de) * 2005-07-20 2013-08-29 Infineon Technologies Ag Verbindungselement für ein Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterleistungsbauelements
JP4671814B2 (ja) 2005-09-02 2011-04-20 パナソニック株式会社 半導体装置
US7274092B2 (en) * 2005-09-13 2007-09-25 Infineon Technologies, Ag Semiconductor component and method of assembling the same
EP2738807A3 (en) * 2012-11-30 2017-01-11 Enpirion, Inc. An apparatus including a semiconductor device coupled to a decoupling device
JP2014207430A (ja) * 2013-03-21 2014-10-30 ローム株式会社 半導体装置
JP6338832B2 (ja) * 2013-07-31 2018-06-06 ルネサスエレクトロニクス株式会社 半導体装置
JP6211867B2 (ja) * 2013-09-24 2017-10-11 ルネサスエレクトロニクス株式会社 半導体装置
JP6156643B2 (ja) * 2013-09-25 2017-07-05 東芝ライテック株式会社 電源装置および照明装置
JP6522402B2 (ja) * 2015-04-16 2019-05-29 ローム株式会社 半導体装置
US10153424B2 (en) * 2016-08-22 2018-12-11 Rohm Co., Ltd. Semiconductor device and mounting structure of semiconductor device
JP6195031B1 (ja) * 2016-10-24 2017-09-13 三菱電機株式会社 高周波増幅器
JP2018190860A (ja) * 2017-05-09 2018-11-29 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320009A (ja) 2000-05-10 2001-11-16 Matsushita Electric Ind Co Ltd 半導体装置
JP2008140970A (ja) 2006-12-01 2008-06-19 Matsushita Electric Ind Co Ltd 半導体集積回路及びその製造方法
JP2010073868A (ja) 2008-09-18 2010-04-02 Renesas Technology Corp 半導体装置
JP2011065377A (ja) 2009-09-16 2011-03-31 Renesas Electronics Corp 寄生素子の抽出システムと抽出方法

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