JP2010073868A - 半導体装置 - Google Patents

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Abstract

【課題】ＩＲドロップを効果的に抑制する半導体装置を提供する。
【解決手段】ＩＲドロップを抑制するために、半導体チップ１０の中央領域の電源配線パターン３１にボンディングパッド４３Ａ，４３Ｂを設けて、これらのパッド４３Ａ，４３Ｂと周縁領域に近接して設けたパッド４２Ａ，４２Ｂとをボンディングワイヤ４４Ａ，４４Ｂで接続する。このとき、パッド４３Ａ，４３Ｂは、動作周波数が最大であり、このため消費電力が最大の機能ブロック５１が形成された領域に設けられる。
【選択図】図５

Description

この発明は、半導体チップ上に形成された電極パッドにボンディングワイヤを介して外部電源から電圧を供給する半導体装置に関する。
ＬＳＩ（Large-Scale Integrated circuit）の電源は、半導体チップの周縁部に設けられたボンディングパッドに供給され、電源配線を介してチップの周縁部から中心部へと供給される。このとき、電源配線の抵抗による電圧降下によって中心部に供給される電圧が低くなり、ＬＳＩが誤動作する場合がある。ＩＲドロップと呼ばれるこの現象を緩和するために、これまでいくつかの技術が提案されている。
たとえば、特開２００４−２２１２６０号公報（特許文献１）に開示される技術は、複数の機能領域が形成された半導体チップに関するものである。この従来技術では、周縁部に外部接続用端子に接続される第１のパッドが形成されるとともに、機能領域と接続された第２のパッドを、第１のパッドが形成された位置よりも内側に設ける。そして、第１のパッドと第２のパッドとをワイヤ接続する。第１のパッドと第２のパッドとは、ワイヤおよび配線パターンで並列接続することもできる。
また、特開２００５−８５８２９号公報（特許文献２）に開示される技術では、半導体チップの周辺部に周縁部パッドが設けられ、半導体チップの周縁部パッド以外の部分に、電源を供給する中央部パッドが設けられる。中央部パッドは複数個格子状に配置され、これら中央部パッド相互間がワイヤボンディングにより接続される。
また、特開平１１−３０７４８３号公報（特許文献３）に開示される技術は、課題が異なるが、上述の従来技術と類似する。この技術の目的は、チップが配線変更されてもパッケージや配線基板等を変更しなくて済むような半導体装置を提供することである。具体的には、半導体ウェハにチップを形成する際に、スクライブ線領域にボンディングパッドと同じ導電性材料からなる、不連続線状パターンを形成し中継パッドとする。パッケージする際に、チップのセンタパッドと中継パッド、および中継パッドとリードとをそれぞれワイヤボンディングする。
なお、上記の電源配線の問題は、接地配線にも同様に生じる。すなわち、接地配線の抵抗によって接地電圧が上昇するために、ＬＳＩが誤動作する場合がある。
特開２００４−２２１２６０号公報 特開２００５−８５８２９号公報 特開平１１−３０７４８３号公報
通常、ＩＲドロップを抑制するためには、基板の周縁領域に多数のボンディングパッドを設け、これらの多数のパッドから電源電圧を半導体回路に供給するようにする。しかしながら、基板周縁領域に設けることができるパッドの総数には制限があり、これらのパッドのうち電源供給用に割当てられるパッドの数にも制限ある。そこで、上述のように半導体チップの中央領域にボンディングパッドを設けて、中央領域のパッドと周縁領域のパッドとをワイヤ接続することによって配線抵抗を低減させる方法は効果的である。
しかし、この場合も、基板中央領域に設けるボンディングパッドの配置場所や総数には制限がある。第１に、ボンディングパッドの下層側にはボンディング時にダメージが及ぶ可能性があるからである。このため、干渉層をボンディングパッドの下層側に設けたりする必要が生じる。第２に、基板中央部に多数のボンディングパッドを設けてワイヤ接続を行なうと、ワイヤ間のショートする問題が生じやすいばかりでなく、コスト的にも不利となるからである。したがって、できるだけ少数のワイヤを用いて効果的にＩＲドロップの抑制を行なうことが望ましい。
この発明は上記の問題を考慮してなされたものであり、その目的はＩＲドロップを効果的に抑制する半導体装置を提供することである。
この発明の一局面における半導体装置は、基板と、半導体回路と、基板上に形成された表面保護膜と、電源配線パターンと、第１、第２のボンディングワイヤとを備える。半導体回路は、各々が基板上の互いに異なる領域に形成され、１または複数の動作周波数で動作し、共通の電源電圧を受ける複数の機能ブロックを有する。電源配線パターンは、基板上に設けられ、電源電圧を供給するために半導体回路と接続される。また、電源配線パターンは、電源配線パターンの一部が表面保護膜から露出した部分であり、互いに離間して設けられた第１〜第３のパッドを含む。第１のパッドは、基板の周縁領域に設けられる。第３のパッドは、複数の機能ブロックのうち第１の機能ブロックが形成された領域に設けられる。ここで、第１の機能ブロックの１または複数の動作周波数のうちの最大動作周波数は、残余の機能ブロックのうちの少なくとも１つ機能ブロックの最大動作周波数より高い。第１のボンディングワイヤは、外部から電源電圧の供給を受けるために第１のパッドに接続される。第２のボンディングワイヤは、第２および第３のパッド間を接続する。
この発明の他の局面における半導体装置は、基板と、半導体回路と、基板上に形成された表面保護膜と、電源配線パターンと、第１、第２のボンディングワイヤとを備える。半導体回路は、各々が基板上の互いに異なる領域に形成され、共通の電源電圧を受ける複数の機能ブロックを有する。電源配線パターンは、基板上に設けられ、電源電圧を供給するために半導体回路と接続される。また、電源配線パターンは、電源配線パターンの一部が表面保護膜から露出した部分であり、互いに離間して設けられた第１〜第３のパッドを有する。第１のパッドは、基板の周縁領域に設けられる。第３のパッドは、複数の機能ブロックのうちの第１の機能ブロックが形成された領域に設けられる。ここで、第１の機能ブロックの消費電力は、残余の機能ブロックのうちの少なくとも１つの機能ブロックの消費電力よりも大きい。第１のボンディングワイヤは、外部から電源電圧の供給を受けるために第１のパッドに接続される。第２のボンディングワイヤは、第２および第３のパッド間を接続する。
この発明の一局面によれば、電源配線パターンによる電源電圧の供給経路と並列に第２のボンディングワイヤを設けることによって、配線抵抗を低減させてＩＲドロップを抑制することができる。このとき、各機能ブロックの動作周波数に着目し、他の機能ブロックよりも最高動作周波数の高い機能ブロックに第２のボンディングワイヤを介して電源電圧を供給することによって、ＩＲドロップを効果的に抑制することができる。
また、この発明の他の局面によれば、各機能ブロックの消費電力に着目し、たとえば、他の機能ブロックよりも消費電力の大きい機能ブロックに第２のボンディングワイヤを介して電源電圧を供給することによって、ＩＲドロップを効果的に抑制することができる。
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
図１、図２は、この発明の実施の一形態による半導体パッケージ１の構成を示す平面図である。図１は、半導体チップ１０のコア回路３４に接続される電源電圧ＶＤＤ用の配線パターン３１のレイアウトを示したものである。図２は、図１と同一の半導体チップ１０について、コア回路３４に接続される接地電圧ＶＳＳ用の配線パターン３２のレイアウトを示したものある。図１、図２では、配線パターン３１，３２のうちの最上層の配線層のみが示されている。
図３は、半導体パッケージ１の構成を模式的に示す断面図である。
また、図４は、図１、図２で半導体チップ１０の部分を拡大して示した平面図である。なお、半導体パッケージ１は、この発明の半導体装置に対応する。
図１〜図４を参照して、半導体パッケージ１は、金属製のリードフレームを用いたＱＦＰ（Quad Flat Package）である。半導体パッケージ１は、リードフレームとして、複数のリード１１〜１４と、電源バー１５（バスバー）と、ＧＮＤ（ground）リング１６と、ダイパッド１７とを含む。さらに、半導体パッケージ１は、ダイパッド１７に固定された矩形状の半導体チップ１０と、複数のボンディングワイヤ２１〜２５と、ワイヤボンディングされた半導体チップ１０およびリードフレームを封止する樹脂２６とを含む。ボンディングワイヤ２１〜２５は、半導体チップ１０の４辺３０Ｕ，３０Ｄ，３０Ｒ，３０Ｌに沿った周縁領域に設けられたボンディングパッド１９（単に「パッド１９」とも称する）に接続される。ボンディングパッド１９は、図４に示すように、半導体チップ１０の周縁領域に内外２重の矩形枠状に並んで形成されている。なお、図１では（図２も同様）、複数のリード１１〜１４のうち、樹脂２６に封止されるインナーリードの部分が示され、アウターリードの部分は省略されている。
以下、半導体チップ１０に搭載される半導体回路の具体的な一例として、ハードディスク用のコントローラの場合について説明する。この場合、半導体チップ１０は、それぞれ半導体基板（図６の参照符号６０）に集積して形成されたデジタルＩＯ回路部３３Ａ、アナログＩＯ回路部３３Ｂ、およびコア回路３４を含む。デジタルＩＯ回路部３３ＡおよびアナログＩＯ回路部３３Ｂは、基板６０の周縁領域に設けられる。コア回路３４は、デジタルＩＯ回路部３３ＡおよびアナログＩＯ回路部３３Ｂが形成された領域の内側の領域に設けられる。コア回路３４は半導体回路の中核部分の回路であり、この発明の半導体回路に対応する。
半導体チップ１０には、複数のリード１１，１２，１３を介して、複数の電気信号および複数の電源電圧が供給される。電気信号を伝達するリード１１は、半導体チップ１０の周縁領域に設けられた対応のパッドとボンディングワイヤ２１によって接続される。電源電圧を供給するリード１２は、半導体チップ１０の周縁領域に設けられた対応のパッドとボンディングワイヤ２２によって接続される。電源電圧供給用のリード１３は電源バー１５と接続される。電源バー１５は、複数のボンディングワイヤ２５を介して半導体チップ１０の複数箇所のパッドと接続される。
また、半導体チップ１０には、ＧＮＤリング１６を介して、接地電圧ＶＳＳが与えられる。ＧＮＤリング１６は、ボンディングワイヤ２３，２４によって半導体チップ１０の周縁領域に設けられた複数のパッドと接続される。また、ＧＮＤリング１６は、８個の接続部１８を介してダイパッド１７と接続されるともに、半導体パッケージ外形の４つのコーナから内部に延びる４本の吊りリード１４と接続される。
コア回路３４は、基板上の互いに異なる領域にそれぞれ形成された複数の機能ブロックを含む。ここで、機能ブロックとは、ひとつのまとまった機能を有する回路（マクロ）を意味する。
図１に示すように、半導体チップ１０は、基板上の複数の機能ブロック（図５で後述する機能ブロック５１〜５５）に電源電圧ＶＤＤを供給するための配線パターン３１を含む。配線パターン３１は、多層の配線層によって格子状に形成され、コア回路３４の各部と電気的に接続される。図１では、配線パターン３１のうち最上層の配線層のみが図示されているが、配線パターン３１は全体的にその下層の配線を介して電気的に接続されている。配線パターン３１のうちの基板周縁領域のパッドの部分にボンディングワイヤ２２が接続される。
また、配線パターン３１による電源電圧ＶＤＤの供給経路と並列して、基板の中央領域にボンディングワイヤ４４Ａ，４４Ｂ（センタワイヤ４４Ａ，４４Ｂとも称する）が設けられている。図４に示すように、センタワイヤ４４Ａは、コア回路３４の領域に形成されたパッド４２Ａ，４３Ａを介して配線パターン３１と接続される。同様に、センタワイヤ４４Ｂは、コア回路３４の領域に形成されたパッド４２Ｂ，４３Ｂを介して配線パターン３１と接続される。これらのセンタワイヤ４４Ａ，４４Ｂによって、配線抵抗による電源電圧ＶＤＤの低下を抑制することができる。
同様に図２に示すように、半導体チップ１０は、さらに、基板上の配線パターン３１から電源が供給される複数の機能ブロック（後述の機能ブロック５１〜５５）の設けられた領域に、接地電圧ＶＳＳを供給するための配線パターン３２を含む。配線パターン３２は、多層の配線層によって格子状に形成され、コア回路３４の各部と電気的に接続される。図２では、配線パターン３２のうち最上層の配線層のみが図示されているが、配線パターン３２は全体的にその下層の配線を介して電気的に接続されている。配線パターン３２のうちの基板周縁領域のパッドの部分にボンディングワイヤ２３が接続される。
また、配線パターン３２の経路と並列して、基板の中央領域にボンディングワイヤ４５Ａ，４５Ｂ（センタワイヤ４５Ａ，４５Ｂとも称する）が設けられている。図４に示すように、センタワイヤ４５Ａは、コア回路３４の領域に形成されたパッド４８Ａ，４９Ａを介して配線パターン３２と接続される。同様に、センタワイヤ４５Ｂは、コア回路３４の領域に形成されたパッド４８Ｂ，４９Ｂを介して配線パターン３２と接続される。これらのセンタワイヤ４５Ａ，４５Ｂによって、配線抵抗による接地電圧ＶＳＳの上昇を抑制することができる。
なお、図４に示すように、コア回路３４の領域には、上記のパッド４２Ａ，４２Ｂ，４３Ａ，４３Ｂの他にもＶＤＤ供給用のパッド４２Ｃ，４３Ｃが設けられ、さらに、上記のパッド４８Ａ，４８Ｂ，４９Ａ，４９Ｂの他にもＶＳＳ供給用のパッド４８Ｃ，４９Ｃが設けられている。このように、コア回路３４の領域の複数の箇所にボンディングパッドを予め設けておき、試作品の半導体チップの電気特性に基づいて最終的なセンタワイヤの接続場所を決定するようにしている。
このように接地電圧ＶＳＳ用のセンタワイヤ４５Ａ，４５Ｂの機能は、電源電圧ＶＤＤの供給用のセンタワイヤ４４Ａ，４４Ｂの機能と同様であるので、以下の説明では、電源電圧ＶＤＤ用のセンタワイヤ４４Ａ，４４Ｂを代表として説明する。なお、この実施の形態では、ボンディングワイヤ２２〜２５、４４Ａ，４４Ｂ，４５Ａ，４５Ｂには金線が用いられる。
図５は、半導体チップ１０の構成を模式的に示す平面図である。図５は、図１の半導体パッケージ１の半導体チップ１０を拡大して示したものである。
図５に示すコア回路３４は、互いに異なる領域に形成された複数の機能ブロック３５、３６、５１〜５５を含む。図５では、機能ブロック３５、３６、５１〜５５は点線で囲まれた領域に形成される。
この実施の形態の場合、機能ブロック３５、５１は、ハードディスク本体に対するリードおよびライトに適した処理を行うリードライトチャネル部（ＲＷＣ部）である。機能ブロック３５は、ＲＷＣ部における、ハードディスク本体とデータの入出力を行うためのインターフェース回路であり、データをアナログ信号として処理を行うアナログフロントエンド部である。機能ブロック３５は、たとえばＡ／Ｄ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ）変換部およびＤ／Ａ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）変換部を有する。機能ブロック５１は、ハードディスクへのライト時にはデジタル信号を符号化処理し、処理後デジタル信号を機能ブロック３５に送り、リード時には機能ブロック３５からデジタル信号を受けその復号化処理を行うデジタルバックエンド部である。
機能ブロック３６、５３は、コンピュータの中央処理装置との間でシリアルＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｊｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）の制御を行う通信制御部である。機能ブロック３６は、コンピュータとのインターフェース回路であり、通信データをアナログ差動信号として処理を行うアナログフロントエンド部である。機能ブロック３６もＡ／Ｄ変換部およびＤ／Ａ変換部を有する。機能ブロック５３は、シリアルＡＴＡのデジタル処理を行うデジタルバックエンド部である。機能ブロック５２はこの半導体パッケージに接続されるメモリ（ダイナミック型ＲＡＭ、スタティック型ＲＡＭなど）に対するデータの記憶を制御するメモリ制御部である。機能ブロック５４、５５は、リードライトチャネル部とシリアルＡＴＡとを制御するハードディスクコントローラである。たとえば機能ブロック５５は、プログラムに従って動作する１６ビットまたは３２ビットの汎用マイクロコントロールユニット部（ＭＣＵ部）である。機能ブロック５４は専用ロジック回路部である。
機能ブロック５１〜５５はチップ内の共通の電源配線（配線パターン３１）から共通の電源電圧ＶＤＤを受けて動作する。機能ブロック３５、３６は機能ブロック５１〜５５とは別個のチップ内の電源配線から電源電圧を受けて動作する。機能ブロック３５、３６間の電源配線は別個である。アナログＩＯ回路部３３Ｂは、機能ブロック３５、３６と半導体チップ外部との間の信号の入力および出力を行う入力バッファ回路、出力バッファ回路（および／または入出力バッファ回路）、およびパッドに入力されるサージ保護のための静電保護回路を含む。デジタルＩＯ回路部３３Ａは、コア回路３４の機能ブロック５１〜５５と半導体チップ外部との間の信号の入力および出力を行う入力バッファ回路、出力バッファ回路（および／または入出力バッファ回路）、およびパッドに入力されるサージ保護のための静電保護回路を含む。アナログＩＯ回路部３３ＢおよびデジタルＩＯ回路部３３Ａは、機能ブロック３５，３６、５１〜５５とは別個のチップ内の電源配線から電源電圧を受けて動作する。アナログＩＯ回路部３３Ｂ、デジタルＩＯ回路部３３Ａの間のチップ内電源配線も別個である。図１および図５では、機能ブロック３５，３６、デジタルＩＯ回路部およびアナログＩＯ回路部へ電源電圧を供給するチップ内の電源配線パターンは図示を省略している。
各機能ブロック３５，３６，５１〜５５は、１または複数の動作周波数で動作する。このため、基本となるクロック信号がボンディングワイヤ２１を介して外部から半導体回路へ供給され、半導体回路において各機能ブロックの動作に必要となるクロック信号が生成される。
この実施の形態で一例として示しているハードディスク用のコントローラの場合、最も高い動作周波数は１．７ＧＨｚであり機能ブロック５１で使用される。その他の機能ブロック３５，３６、５２〜５５では、１６６〜３００ＭＨｚのクロック信号が用いられる。このように機能ブロック５１は、高速で動作する回路部分を含むためにその消費電力が最も高く、半導体チップ１０の全体の消費電力のうち約８割を消費する。
ＩＲドロップを考慮すると、消費電力の大きい機能ブロックは、できるだけ電圧降下が少ない状態の所定の電源電圧ＶＤＤを受けることができるように、半導体チップ１０の周縁領域に設けられたパッド１９のうち電源電圧ＶＤＤ供給用のパッド４１に近接して設けられることが好ましい。具体的に図５の場合、機能ブロック５１は、半導体チップ１０の左辺３０Ｌの周縁領域に近接して設けられ、左辺３０Ｌの周縁領域に形成されたパッド４１から電源電圧ＶＤＤの供給を受ける。
図６は、半導体チップ１０の断面構造の一部を模式的に示す図である。以下、図５、図６を参照して、半導体チップ１０の配線パターン３１の構成をさらに詳しく説明する。
既に説明したように、配線パターン３１は格子状の多層配線によって構成され、図６の場合、配線層３１Ａ，３１Ｂを含む。最上層の配線層３１Ａと層間絶縁層６２を介してその下に形成された配線層３１Ｂとは、コンタクトホールに形成された金属層３１Ｃを介して接続される。最上層の配線層はアルミニウムによって形成され、それより下層の配線層は銅によって形成される。前述の図５は、配線パターン３１のうち最上層の配線層３１Ａのみを示している。
さらに、配線パターン３１は、最上層の配線層３１Ａの一部が表面保護膜６１から露出した部分であるボンディングパッド４１，４２（４２Ａ，４２Ｂ），４３（４３Ａ，４３Ｂ）を有する。このうち、パッド４１は、半導体チップ１０の各辺３０Ｕ，３０Ｄ，３０Ｒ，３０Ｌの周縁領域に複数個設けられ、それぞれボンディングワイヤ２２を介してリード１２から電源電圧ＶＤＤの供給を受ける。
パッド４２Ａは、半導体チップ１０の上辺３０Ｕの周縁領域に形成されたパッド４１の近傍に設けられる。すなわち、パッド４２Ａは、配線パターン３１のうち当該パッド４１から基板６０の内側に延びる配線上で、当該パッド４１に近接した位置に設けられる。そして、パッド４２Ａは、コア回路３４の機能ブロック５１に設けられたパッド４３Ａとセンタワイヤ４４Ａを介して接続される。このとき、パッド４２Ａと当該パッド４２Ａから最も近くにある上辺３０Ｕのパッド４１との距離（直線距離、すなわち線分の長さ）は、パッド４２Ａとパッド４３Ａとの距離より短い。また、上辺３０Ｕとパッド４２Ａとの距離（垂線の長さ）は、基板６０の４辺の各々とパッド４２Ａとの距離のうちで最短であり、パッド４２Ａと上辺３０Ｕとの距離はパッド４３Ａと上辺３０Ｕとの距離よりも短い。
同様に、パッド４２Ｂは、半導体チップ１０の下辺３０Ｄの周縁領域に設けられたパッド４１の近傍に設けられる。すなわち、パッド４２Ｂは、配線パターン３１のうち当該パッド４１から基板６０の内側に延びる配線上で、当該パッド４１に近接した位置に設けられる。そして、パッド４２Ｂは、コア回路３４の機能ブロック５１に設けられたパッド４３Ｂとセンタワイヤ４４Ｂを介して接続される。このとき、パッド４２Ｂと当該パッド４２Ｂから最も近くにある下辺３０Ｄのパッド４１との距離は、パッド４２Ｂとパッド４３Ｂとの距離より短い。また、下辺３０Ｄとパッド４２Ｂとの距離は、基板６０の４辺の各々とパッド４２Ｂとの距離のうちで最短であり、パッド４２Ｂと下辺３０Ｄとの距離はパッド４３Ｂと下辺３０Ｄとの距離よりも短い。
なお、パッド４１がこの発明の第１のパッドに対応し、パッド４２（４２Ａ，４２Ｂ）が、この発明の第２のパッドに対応し、パッド４３（４３Ａ，４３Ｂ）がこの発明の第３のパッドに対応する。
ここで、図６に示すように、センタワイヤ４４（４４Ａ，４４Ｂ）は、パッド４２（４２Ａ，４２Ｂ）にボール接合され、パッド４３（４３Ａ，４３Ｂ）に設けられたバンプ４７にステッチ接合される。この理由は、ステッチ接合の場合は接合強度を強めるためにバンプ４７とセンタワイヤ４４との接触面積を広げる必要があるので、パッドの面積をより広くする必要があるためである。パッド４３は、パッド４２に比べると、基板６０のより内側に配置されるので面積を大きくすることが容易である。このため、半導体チップ１０の中央寄りに設けられたパッド４３（４３Ａ，４３Ｂ）をステッチ接合にする。
なお、ボール接合では、金線の先端を溶かしてボール４６を形成した後、パッド４２にボンディングする。この後、ボンダーのキャピラリをリバース動作させることによってループが形成される。このループ形成時に、キャピラリとボンディングワイヤ２２とが干渉しないように、パッド４１とパッド４２との間には所定の間隔が設けられている。
図６には、さらに、コア回路３４にデータ信号を伝送するための多層の配線層６４，６５が示されている。配線層６４と配線層６５とは、層間絶縁層６３を貫通するコンタクトホール６６を介して接続される。配線層６４，６５は、図１のリード１１およびボンディングワイヤ２１を介して半導体チップ１０の外部と電気的に接続される。
次に、パッド４３Ａ，４３Ｂを、図５のようにコア回路３４のうちで最も最大動作周波数が高く、このため最も消費電力の大きい機能ブロック５１に配設した理由について説明する。
図７、図８は、図５の半導体チップ１０のコア回路３４の機能ブロック５１〜５５におけるＩＲドロップのシミュレーション結果を示す図である。図７は、センタワイヤ４４Ａ，４４Ｂが設けられていない場合の比較例のシミュレーション結果であり、図８は、センタワイヤ４４Ａ，４４Ｂが設けられている場合のシミュレーション結果である。
図７、図８のシミュレーションは、図５の半導体チップ１０の周縁領域の複数のパッド４１に電源電圧ＶＤＤとして０．９Ｖの理想電源が接続された場合についてのものである。これらのシミュレーションでは、複数のパッド４１から格子状の配線パターン３１を介して機能ブロック５１〜５５に電源電圧ＶＤＤが供給されたときの、配線パターン３１の各部の電圧が計算される。
図７に示すシミュレーション結果によれば、機能ブロック５１〜５５のうち最も電圧降下が大きい領域は、半導体チップ１０の周縁領域の複数のパッド４１から最も離れた領域（図５の機能ブロック５３の設けられた領域）である。電圧降下が最も大きい地点の電源電圧ＶＤＤは０．８６８Ｖであり、３２ｍＶの電圧降下が生じている。
さらに、図７に示すように、機能ブロック５３が設けられた半導体チップ１０の中央付近から左辺３０Ｌ側の領域での電圧降下が他の領域に比べて大きい。この理由は、半導体チップの左辺３０Ｌ側の領域に、最高動作周波数が最も高く、このため消費電力が最も大きい機能ブロック５１が設けられているからである。したがって、左辺３０Ｌの周縁領域の複数のパッド４１から中央付近に供給される電流量が増加するので、電源電圧ＶＤＤの電圧降下が大きくなる。
一方、図８は、消費電力が最も大きい機能ブロック５１の領域に設けられたパッド４３Ａ，４３Ｂと基板周縁領域に近接して設けられたパッド４２Ａ，４２Ｂとが、センタワイヤ４４Ａ，４４Ｂによってそれぞれ接続された場合のシミュレーション結果である。
図８のシミュレーション結果を図７のシミュレーション結果と比較すると、図８では、機能ブロック５１〜５５全体のＩＲドロップが改善されていることがわかる。この結果、図７で電圧降下が最も大きかった領域（機能ブロック５３が設けられた領域）の電圧降下も小さくなっている。具体的に図８の場合、電圧降下が最も大きい地点の電源電圧ＶＤＤは０．８７２Ｖであり、電圧降下の大きさは２８ｍＶとなって図７の場合の３２ｍＶよりも改善されている。
ここで、仮に、パッド４３Ａ，４３Ｂが、消費電力が最も大きい領域（機能ブロック５１が形成された領域）でなく、ＩＲドロップが最も大きい半導体チップ１０の中央付近の領域（機能ブロック５３が形成された領域）に設けられているとする。この場合のシミュレーション結果では、基板中央付近のＩＲドロップは改善するけれども、パッド４３Ａ，４３Ｂよりも基板の左辺３０Ｌ寄りの領域のＩＲドロップはかえって悪化する。
したがって、消費電力が最も大きい機能ブロック５１の領域にパッド４３Ａ，４３Ｂを設けるのが好ましい。この結果、機能ブロック５１の領域における電源電圧ＶＤＤの低下が抑制されるので、機能ブロック５１〜５５全体のＩＲドロップが改善されることになる。さらに、図５のように、機能ブロック５１が半導体チップ１０の左辺３０Ｌ側に配置されている場合には、パッド４１からより離れた領域である基板中央付近の電源電圧ＶＤＤの低下も抑制されることになる。
次に、再び図５を参照して、パッド４２Ａ，４２Ｂを半導体チップ１０の上辺３０Ｕおよび下辺３０Ｄのパッド４１の近傍に設けた理由について説明する。
第１の理由は、電源配線パターン３１を流れる電流を分散させてエレクトロマイグレーション（ＥＭ：Electro-Migration）を抑制するためである。機能ブロック５１〜５５のうち、左辺３０Ｌの周縁領域に近接して配置された機能ブロック５１の消費電力が最も大きい。このため、左辺３０Ｌの周縁領域に設けられたパッド４１から電源配線を介してコア回路３４に流入する電流量が、他の辺の３０Ｕ，３０Ｄ，３０Ｒの周縁領域に設けられたパッド４１から電源配線を介して機能ブロック５１〜５５に流入する電流量よりも大きくなる。特に、左辺３０Ｌのパッド４１の近傍の電源配線層の電流密度が問題となる。
そこで、図５に示すように電流密度に余裕のある上辺３０Ｕ、下辺３０Ｄのパッド４１の近傍にパッド４２Ａ，４２Ｂをそれぞれ設け、パッド４２Ａ，４２Ｂとパッド４３Ａ，４３Ｂとの間をセンタワイヤ４４Ａ，４４Ｂによってそれぞれ接続する。これによって、上辺３０Ｕ、下辺３０Ｄのパッド４１から機能ブロック５１に流入する電流量を増加させ、左辺３０Ｌのパッド４１から機能ブロック５１に流入する電流量を減少させることができる。この結果、左辺３０Ｌのパッド４１の近傍の電源配線層における電流の集中を緩和することができる。
なお、パッド４２Ａ，４２Ｂを上辺３０Ｕおよび下辺３０Ｄの基板周縁領域のパッド４１に近接して設けたほうが、配線抵抗の低減の効果も大きいので、ＩＲドロップ抑制の観点からも好ましい。
第２の理由は、半導体チップ１０の左辺３０Ｌの周縁領域に設けられたパッド４１に供給される電源電圧ＶＤＤの低下を防止するためである。センタワイヤ４４Ａ，４４Ｂを設けない場合、上記のように、左辺３０Ｌの周縁領域に設けられたパッド４１から機能ブロック５１〜５５に流入する電流量は、他の辺の３０Ｕ，３０Ｄ，３０Ｒの周縁領域に設けられたパッド４１から機能ブロック５１〜５５に流入する電流量よりも大きくなる。このため、左辺３０Ｌのパッド４１と電気的につながる図１のボンディングワイヤ２２、リード１２、およびリード１２とプリント基板（不図示）とのはんだ接続部などを流れる電流も、他の辺のパッド４１につながるこれらの部分を流れる電流よりも大きくなってしまう。この結果、左辺３０Ｌのパッド４１の電圧が、他のパッド４１の電圧よりも低下するおそれがある。そこで、センタワイヤ４４Ａ，４４Ｂを設けて電流量を均一化させることによって左辺３０Ｌのパッド４１に供給される電源電圧ＶＤＤの低下を防止する。
これらの理由によって、パッド４２Ａ，４２Ｂは、機能ブロック５１が形成された領域と半導体チップ１０の左辺３０Ｌとの間に挟まれた領域の近傍を避けて配置される。図５の場合には、パッド４２Ａ，４２Ｂは、半導体チップ１０の上辺３０Ｕおよび下辺３０Ｄの周縁領域に形成されたパッド４１の近傍にそれぞれ設けられているが、パッド４２Ａ，４２Ｂのうちいずれか一方は、右辺３０Ｒのパッド４１の近傍に設けてもよい。
以上のとおり、この実施の形態の半導体パッケージ１によれば、センタワイヤ４４Ａ，４４Ｂ効果的に配置することによって、効率良くＩＲドロップを抑制することができる。さらに、エレクトロマイグレーションを抑制することも可能になる。
ここで、電源配線パターン３１のレイアウトによっては、パッド４２Ａ，４２Ｂを機能ブロック５１〜５５が形成された領域の外側に設けてもよい。すなわち、パッド４２Ａ，４２Ｂを、電源配線パターン３１のうちパッド４１からコア回路３４が形成された領域に至る途中の電源配線上に設けてもよい。
また、パッド４３Ａ，４３Ｂは、動作周波数が最大の機能ブロックまたは消費電力が最大の機能ブロックに形成される場合にＩＲドロップの抑制効果が最も大きいが、必ずしも最大の領域に設けなくてもよい。他の機能ブロックと比較して最大動作周波数が高い機能ブロックまたは消費電力が大きい機能ブロックの領域にパッド４３Ａ，４３Ｂを設けることによっても、ＩＲドロップ抑制が期待できる。
また、第１の機能ブロックの最大動作周波数が第２の機能ブロックの最大動作周波数よりも高く、このため第１の機能ブロックの消費電力が第２の機能ブロックの消費電力よりも大きいと仮定する。このような場合に、第１の機能ブロックが形成された領域にパッド４３（４３Ａ，４３Ｂ）を配設し、第２の機能ブロックが形成された領域にパッド４２（４２Ａ，４２Ｂ）を配設し、両パッド間をセンタワイヤ４４Ａ，４４Ｂで接続することによっても、第１の機能ブロックの領域でのＩＲドロップの抑制効果が期待できる。
また、上記の実施の形態では、リードフレームを用いたＱＦＰの場合について説明したが、半導体パッケージの形態はリードフレーム方式のＱＦＰに限るものでない。この発明は、たとえば、ＢＧＡ（Ball Grid Array）パッケージにも適用することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
この発明の実施の一形態による半導体パッケージ１の構成を示す平面図である（電源電圧ＶＤＤ用の配線パターン３１のレイアウト）。 この発明の実施の一形態による半導体パッケージ１の構成を示す平面図である（接地電圧ＶＳＳ用の配線パターン３２のレイアウト）。 半導体パッケージ１の構成を模式的に示す断面図である。 図１、図２で半導体チップ１０の部分を拡大して示した平面図である。 半導体チップ１０の構成を模式的に示す平面図である。 半導体チップ１０の断面構造の一部を模式的に示す図である。 図５の半導体チップ１０の機能ブロック５１〜５５におけるＩＲドロップのシミュレーション結果を示す図である（センタワイヤ４４Ａ，４４Ｂが設けられていない場合）。 図５の半導体チップ１０の機能ブロック５１〜５５におけるＩＲドロップのシミュレーション結果を示す図である（センタワイヤ４４Ａ，４４Ｂが設けられている場合）。
符号の説明
１ 半導体パッケージ、１０ 半導体チップ、１１〜１４ リード、１５ 電源バー、１６ ＧＮＤリング、１７ ダイパッド、２１〜２５ ボンディングワイヤ、３１，３２ 配線パターン、３４ コア回路、４１ ボンディングパッド（第１のパッド）、４２Ａ，４２Ｂ，４８Ａ，４８Ｂ ボンディングパッド（第２のパッド）、４３Ａ，４３Ｂ，４９Ａ，４９Ｂ ボンディングパッド（第３のパッド）、４４Ａ，４４Ｂ，４５Ａ，４５Ｂ ボンディングワイヤ、４６ ボール、４７ バンプ、３５，３６，５１〜５５ 機能ブロック、６０ 半導体基板、６１ 表面保護膜。

Claims (12)

  1. 基板と、
    各々が前記基板上の互いに異なる領域に形成され、１または複数の動作周波数で動作し、共通の電源電圧を受ける複数の機能ブロックを有する半導体回路と、
    前記基板上に形成された表面保護膜と、
    前記基板上に設けられ、前記電源電圧を供給するために前記半導体回路と接続された電源配線パターンとを備え、
    前記電源配線パターンは、前記電源配線パターンの一部が前記表面保護膜から露出した部分であり、互いに離間して設けられた第１〜第３のパッドを含み、
    前記第１のパッドは、前記基板の周縁領域に設けられ、
    前記第３のパッドは、前記複数の機能ブロックのうち第１の機能ブロックが形成された領域に設けられ、
    前記第１の機能ブロックの１または複数の動作周波数のうちの最大動作周波数は、残余の機能ブロックのうちの少なくとも１つ機能ブロックの最大動作周波数より高く、
    さらに、外部から前記電源電圧の供給を受けるために前記第１のパッドに接続された第１のボンディングワイヤと、
    前記第２および第３のパッド間を接続する第２のボンディングワイヤとを備える、半導体装置。
  2. 前記第２パッドは、前記複数の機能ブロックのうち前記第１の機能ブロックと異なる第２の機能ブロックが形成された領域に設けられ、
    前記第１の機能ブロックの最大動作周波数は、前記第２の機能ブロックの最大動作周波数よりも高い、請求項１に記載の半導体装置。
  3. 前記第１の機能ブロックの最大動作周波数は、前記複数の機能ブロックの各々の１または複数の動作周波数のうちで最大である、請求項１または２に記載の半導体装置。
  4. 基板と、
    各々が前記基板上の互いに異なる領域に形成され、共通の電源電圧を受ける複数の機能ブロックを有する半導体回路と、
    前記基板上に形成された表面保護膜と、
    前記基板上に設けられ、前記電源電圧を供給するために前記半導体回路と接続された電源配線パターンとを備え、
    前記電源配線パターンは、前記電源配線パターンの一部が前記表面保護膜から露出した部分であり、互いに離間して設けられた第１〜第３のパッドを含み、
    前記第１のパッドは、前記基板の周縁領域に設けられ、
    前記第３のパッドは、前記複数の機能ブロックのうち第１の機能ブロックが形成された領域に設けられ、
    前記第１の機能ブロックの消費電力は、残余の機能ブロックのうちの少なくとも１つの機能ブロックの消費電力よりも大きく、
    さらに、外部から前記電源電圧の供給を受けるために前記第１のパッドに接続された第１のボンディングワイヤと、
    前記第２および第３のパッド間を接続する第２のボンディングワイヤとを備える、半導体装置。
  5. 前記第２パッドは、前記複数の機能ブロックのうち前記第１の機能ブロックと異なる第２の機能ブロックが形成された領域に設けられ、
    前記第１の機能ブロックの消費電力は、前記第２の機能ブロックの消費電力よりも大きい、請求項４に記載の半導体装置。
  6. 前記第１の機能ブロックの消費電力は、前記複数の機能ブロックの各々の消費電力のうちで最大である、請求項４または５に記載の半導体装置。
  7. 前記第１の機能ブロックは、矩形状の前記基板の４辺のうち第１の辺の周縁領域に近接した領域に形成され、
    前記第２のパッドは、前記基板上で、前記第１の機能ブロックが形成された領域と前記第１の辺とに挟まれた領域と異なり、さらに前記第１の機能ブロックが形成された領域とも異なる領域に設けられる、請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記第１のパッドは複数個あり、
    前記第２のパッドと当該第２のパッドから最も近くにある前記第１パッドとの距離は、前記第２のパッドと前記第３のパッドとの距離よりも短い、請求項１〜７のいずれか１項に記載の半導体装置。
  9. 前記第２のボンディングワイヤは、前記第２のパッドにボール接合され、前記第３のパッドにステッチ接合される、請求項８に記載の半導体装置。
  10. 基板と、
    各々が前記基板上の互いに異なる領域に形成された半導体回路と、
    前記基板上に形成された表面保護膜と、
    前記基板上に設けられ、電源電圧を供給するために前記半導体回路と接続された電源配線パターンであって、その一部が前記表面保護膜から露出した部分であり互いに離間して設けられた第１〜第３のパッドを含んだ電源配線パターンと、
    前記基板の外側に設けられ、前記電源電圧を装置外部から供給するリードと、
    前記リードと前記第１のパッドとの間を接続する第１のボンディングワイヤと、
    前記第２および第３のパッド間を接続する第２のボンディングワイヤと、
    を備え、
    前記第２のボンディングワイヤと前記第２のパッドとはボール接合され、
    前記第２のボンディングワイヤと前記第３のパットとはスティッチ接合され、
    前記第３のパッドの面積は前記第２のパッドの面積よりも大きい、半導体装置。
  11. 前記基板は矩形形状をなし、
    矩形形状の前記基板の４辺のうち第１の辺と前記第２のパッドとの距離は、前記基板の各辺と前記第２のパッドとの距離のうちで最短であり、
    前記第２のパッドと前記第１の辺との距離は、前記第３のパッドと前記第１の辺との距離よりも短い、請求項１０に記載の半導体装置。
  12. 前記第１のパッドは複数個あり、
    前記第２のパッドと当該第２のパッドから最も近くにある前記第１パッドとの距離は、前記第２のパッドと前記第３のパッドとの距離よりも短い、請求項１０に記載の半導体装置。
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