JPH0878573A - Bgaパッケージ - Google Patents

Bgaパッケージ

Info

Publication number
JPH0878573A
JPH0878573A JP21294394A JP21294394A JPH0878573A JP H0878573 A JPH0878573 A JP H0878573A JP 21294394 A JP21294394 A JP 21294394A JP 21294394 A JP21294394 A JP 21294394A JP H0878573 A JPH0878573 A JP H0878573A
Authority
JP
Japan
Prior art keywords
connection
lsi chip
power supply
layer
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP21294394A
Other languages
English (en)
Other versions
JP3163912B2 (ja
Inventor
Toyohiko Kumakura
豊彦 熊倉
Mamoru Onda
護 御田
Satoshi Chinda
聡 珍田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Cable Ltd
Original Assignee
Hitachi Cable Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Cable Ltd filed Critical Hitachi Cable Ltd
Priority to JP21294394A priority Critical patent/JP3163912B2/ja
Publication of JPH0878573A publication Critical patent/JPH0878573A/ja
Application granted granted Critical
Publication of JP3163912B2 publication Critical patent/JP3163912B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 電源電位あるいは接地電位の変動によるLS
Iの誤動作問題を解消可能なBGAパッケージを提供す
る。 【構成】 導体ボール4からなる複数の端子を下面に取
り付けたスティフナー・プレート8を有する多層配線基
板6と、この多層配線基板6の上のインターポーザ・プ
レート7上面に載置された半導体素子とTABテープキ
ャリア(アウターリード)を備え、前記導体ボールの端
子が前記半導体素子の電極端子に、それぞれ接続されて
いる構造のBGA(ボールグリッドアレイ)パッケージ
において、多層配線基板上におけるLSIチップ5の接
続リードと接地層との接続位置、及びLSIチップ5の
接続リードと電源層との接続位置は、それぞれLSIチ
ップ5の周辺に接続領域9を集中させて、LSIチップ
5と接地層・電源層との相互接続距離を短くすると共
に、LSIチップ5と信号リードとの接続位置は、その
接続領域10が、前記LSIチップ5と接地層・電源層
との相互接続領域9の外側に存在するように構成したB
GA(ボールグリッドアレイ)パッケージ。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、複数の導体ボール端子
を下面に有する多層配線基板と、この多層配線基板上に
載置された半導体素子とをBGA(ボールグリッドアレ
イ)パッケージに関し、特に多層配線基板上に載置され
た半導体素子(LSIのチップ)と接続用の信号リー
ド、グランド・プレーン、電源プレーン等の、配置及び
接続位置の関するもので、半導体素子(LSIのチッ
プ)との接続距離を最短とし、パッケージの特性向上
と、製造加工時における工程組み立て時間の短縮並びに
製造工程の効率化に寄与する構造のBGAパッケージに
関する。
【0002】パソコン、コンピュータ及び高速デジタル
・データ処理を行う各種機器に関する産業において、多
ピン化と高速化が進むLSIパッケージは、従来のQF
PタイプからBGA(ボールグリットアレイ)タイプに
切り替わろうとしている。当面は高速なパソコン、WS
及びコンピュータに組み込まれれるLSIパッケージを
対象としてBGAパッケージに移行するといわれ、汎用
性が出て来ればBGAタイプの各種パッケージへの適用
も十分考えられる。このため、各種機器に組み込まれる
BGAパッケージにおける半導体素子(LSIのチッ
プ)の動作特性の信頼性確保として、電気特性確保の面
からの改善が重要である。
【0003】
【従来の技術】BGAパッケージの技術は最新の技術の
為、現在知られている技術内容は、BGAパッケージ構
成(図示せず)として、導体ボールからなる複数の端子
を下面に有する多層配線基板と、この多層配線基板の上
に載置された半導体素子とを備え、前記端子が前記半導
体素子の電極端子に、それぞれ接続されている構造があ
る。この構造においては、各種製造方法や組み立てに関
する技術はあるが、信号レードとグランド・プレーンの
関係、電源プレーンの関係を検討した事例は見当たらな
い。
【0004】
【発明が解決しようとする課題】しかし、このBGAパ
ッケージの技術的課題としては、パソコン、コンピュー
タ及び高速デジタル・データ処理を行う各種機器に関す
る産業において、各種機器に組み込まれるBGAパッケ
ージにおける半導体素子(LSIのチップ)の動作特性
の信頼性確保、特に電気特性の信頼性確保の面からの特
性向上の要望が多く求められている。
【0005】最近の技術課題として、データ処理の高速
化が進行し、100MHzのクロック周波数によるデー
タ処理が現実の形になってきた。これよりも速いクロッ
クになると、伝送信号波形がリード途中で歪んだり、伝
送時間遅れの為にBGAパッケージにおけるLSIの動
作に支障を来すケースが出るようになってきた。同時ス
イッチング時に電源電位あるいは接地電位が変動し、L
SIが誤動作する問題が現れてきた。
【0006】考えられる誤動作の理由は、同時スイッチ
ング時に電源電流及び信号電流が共通に使用している接
地リード、電源リードに流出入する。これによりリード
部のインダクタンスが関係してスイッチング時に過渡電
流(振動電流)が流れる。同時に流出入するする電流の
総計値が関与して接地電位、電源電位の変動値が決ま
る。このため電位変動の値を制限して、BGAパッケー
ジにおけるLSIが誤動作しない範囲内に抑える必要が
ある。図3は、BGAパッケージにおける同時スイッチ
ング時の、電源電流及び信号電流の流出入経路と電流集
中の状況説明図であり、4つの信号リードの同時スイッ
チング時の例である。LSI回路12とトランジスタ回
路16とを結ぶ4つの信号リード15が重複する部分の
リードに流出入電流が集中するので、この部分のリード
のインダクタンス低減が必要である。矢印で示される電
源電流及び信号電流の流出入経路と電流集中の状況から
も流出入電流が集中している事が理解される。また、L
SIチップとの接続部分に相当するリード部分では、そ
のリード長はLSIチップとの接続点の電源層、接地層
に接続するまでの長さになるので、この点のインダクタ
ンスの低減が極めて重要になって来る。
【0007】それ故、本発明の目的は、各種機器に組み
込まれるBGAパッケージにおける半導体素子(LSI
のチップ)の動作特性の信頼性確保、特に電気特性の信
頼性確保の面から特性を向上させたBGAパッケージを
提供することにある。
【0008】また、本発明の目的は、信号伝送中に歪ん
だり、電源電位あるいは接地電位の変動によるLSIの
誤動作問題を解消可能なBGAパッケージを提供する。
【0009】
【課題を解決するための手段】本発明は、上記の目的を
実現するために、電源層、接地層に接続するまでのリー
ド長を最小限にしてリードのインダクタンスを小さくす
るとともに、接地リード及び電源リードをプレーン化
し、信号リードとの関係及び電源層、接地層間の関係も
蜜結合するよう配置を工夫し、信号リードの見掛けのイ
ンダクタンスを小さくなる様にしたBGA(ボールグリ
ッドアレイ)パッケージを提供する。
【0010】上記の目的を達成するために、本発明は、
導体ボールからなる複数の端子を下面に取り付けたステ
ィフナー・プレートを有する多層配線基板と、この多層
配線基板の上のインターポーザ・プレート上面に載置さ
れた半導体素子(LSIチップ)とTABテープキャリ
ア(アウターリード)を備え、前記複数の端子が前記半
導体素子の電極端子に、それぞれ接続されている構造の
BGA(ボールグリッドアレイ)パッケージにおいて、
多層配線基板上におけるLSIチップの接続リードと接
地層との接続位置、及びLSIチップの接続リードと電
源層との接続位置は、それぞれLSIチップ周辺に接続
領域を集中させて、LSIチップと接地層・電源層との
相互接続距離を短くすると共に、LSIチップと信号リ
ードとの接続位置は、その接続領域が、前記LSIチッ
プと接地層・電源層との相互接続領域の外側に存在する
ように構成したことを特徴とするBGA(ボールグリッ
ドアレイ)パッケージを提供する。
【0011】多層配線基板上におけるLSIチップの接
続リードと接地層との接続位置、及びLSIチップの接
続リードと電源層との接続位置は、それぞれLSIチッ
プ周辺に接続領域を集中させて、LSIチップと接地層
・電源層との相互接続距離を短くすると共に、LSIチ
ップと信号リードとの接続位置は、その接続領域が、前
記LSIチップと接地層・電源層との相互接続領域の外
側に存在するようにしてBGA(ボールグリッドアレ
イ)パッケージ構成する。
【0012】信号リードと接地層の関係、信号リードと
電源層関係及び接地層と電源層関係を最短距離に確保す
る。
【0013】信号リードと接地層の関係、信号リードと
電源層関係及び接地層と電源層関係を最短距離に確保す
る場合の最適条件としては、接地層及び電源層に接続す
るスルーホール又はビアホール位置はパッケージ中心に
最も近いところから順次配置する。信号リードに接続す
るスルーホールは、接地層、電源層に接続するスルーホ
ールの外側に位置するスルホールに接続する事がよい。
接地層及び電源層は、従って信号リードの配線層とは異
なる層に各々設定する。
【0014】
【実施例】図1は、本発明BGAパッケージの実施例を
示す各層の配置を示す断面説明図であり、1はLSIチ
ップ5との接地層および信号層であり、2は電源層また
は接地層であり、3は接地層または電源層であり、4は
導体ボールである。図2は、本発明BGAパッケージの
実施例を示す平面説明図であって、特に、LSIチップ
5と電源層・接地層の接続領域9と、LSIチップと信
号リードの接続領域10と、両者の間の重複許容領域1
1を示す説明図、図3は、BGAパッケージにおける同
時スイッチング時の、電源電流・信号電流の流出入経路
と電流集中の状況説明図である。
【0015】図1と図2の本発明BGAパッケージの実
施例では、導体ボール4からなる複数の端子を下面に取
り付けたスティフナー・プレート8を有する多層配線基
板6と、この多層配線基板6の上のインターポーザ・プ
レート7上面に載置された半導体素子とTABテープキ
ャリア(アウターリード)を備え、前記導体ボールの端
子が前記半導体素子の電極端子に、それぞれ接続されて
いる構造のBGA(ボールグリッドアレイ)パッケージ
において、多層配線基板上におけるLSIチップ5の接
続リードと接地層との接続位置、及びLSIチップ5の
接続リードと電源層との接続位置は、それぞれLSIチ
ップ5の周辺に接続領域9を集中させて、LSIチップ
5と接地層・電源層との相互接続距離を短くすると共
に、LSIチップ5と信号リードとの接続位置は、その
接続領域10が、前記LSIチップ5と接地層・電源層
との相互接続領域9の外側に存在するように構成したB
GA(ボールグリッドアレイ)パッケージが示されてい
る。
【0016】また、実施例は、多層配線基板上における
LSIチップ5の接続リードと接地層との接続位置、及
びLSIチップの接続リードと電源層との接続位置は、
それぞれLSIチップ5周辺の接続領域9に集中させ
て、LSIチップ5と接地層・電源層との相互接続距離
を最短にした状態で接続しBGAパッケージを構成して
いる。
【0017】実施例では、多層配線基板上におけるLS
Iチップ5と信号リードとの接続位置の接続領域10
は、LSIチップ5の接続リードと接地層・電源層との
相互接続位置の接続領域9の外側に存在するように構成
している。
【0018】実施例では、多層配線基板上のLSIチッ
プ5周辺に、それぞれ接続領域を集中させている、LS
Iチップと接地層・電源層との相互接続位置の接続領域
9と、その外側に存在するLSIチップと信号リードと
の接続位置の接続領域10とは、その接続領域の間が同
心状に重複する許容領域11が存在する。その範囲は設
計上許される間隔である。
【0019】実施例では、信号リードと多層配線基板上
のスティフナー・プレート下面に取り付けてある複数の
導体ボール4との接続領域は、LSIチップと信号リー
ドとの接続位置の接続領域11と同じか、若しくはその
接続領域11の外側周辺に位置するように接続して構成
する。
【0020】本発明は、前記多層配線基板上における接
続リードと接地層との接続位置、接続リードと電源層と
の接続位置は、それぞれその接続領域をパッケージ中央
に集中させて、接地層・電源層との相互接続距離を最短
にした状態で接続しBGAパッケージを構成できる。
【0021】本発明の実施例では、LSIチップ5との
接続層と電源層及び接地層に接続する接続領域9に制限
を設定する。電源層及び接地層との電気的接続は、LS
Iチップ5との接続位置を勘案して接続リード長が出来
るだけ短くなるような位置にスルーホール又はビアホー
ルを介して導通をとる。その為のスルーホール位置又は
ビアホール位置は、実施例で説明に示す接続領域9,1
0,11に限定している。この接続領域9,10,11
は全スルーホール、ビヤホールのうち、電源層、接地層
との接続に関わるものだけをLSIチップ5の周辺に集
めて形成される領域であるので、電源層、接地層に接続
されるスルーホール又はビアホールの総数及びマトリッ
クス状に配置することを前提とすればスルーホール・ピ
ッチによって決まる領域となる。
【0022】
【発明の効果】本発明の効果としては、BGAパッケー
ジにおける半導体素子(LSIチップ)の動作特性の信
頼性を確保できる。特に各種機器に組み込まれた場合の
電気特性の信頼性確保による産業上へ寄与は極めて大で
ある。
【0023】また、本発明は、信号伝送中に歪んだり、
電源電位あるいは接地電位の変動によるLSIの誤動作
を著しく低減したBGAパッケージを提供できる。
【0024】また、本発明の効果としては、半導体素子
(LSIのチップ)との接続距離を最短としたことによ
り、パッケージの特性向上と、製造加工時における工程
組み立て時間の短縮並びに製造工程の効率化に寄与する
BGAパッケージBGAパッケージを提供することが出
来る。
【0025】また、本発明の効果としては、電気的特性
が改善される。特に接地層及び電源層のインダクタンス
を小さくすることが可能になり、同時スイッチング時の
電源電位、接地電位の変動を抑制できる効果が期待され
る。
【図面の簡単な説明】
【図1】本発明BGAパッケージの各層の配置を示す断
面説明図。
【図2】本発明BGAパッケージの各層の配置を示す平
面説明図であって、特に、LSIチップと電源層・接地
層の接続領域と、LSIチップと信号リードの接続領域
と、両者の間の重複許容領域を示す説明図。
【図3】BGAパッケージにおける同時スイッチング時
の、電源電流・信号電流の流出入経路と電流集中の状況
説明図。
【符号の説明】
1.LSIチップとの接続層及び信号層 2.電源層又は接地層 3.接地層又は電源層 4.導体ボール 5.LSIチップ 6.単層又は積層の基板 7.インターポーザ・プレート 8.スティフナー・プレート 9.LSIチップと電源層又は接地層との接続領域 10.LSIチップと信号リードとの接続領域 11.LSIチップと電源層・接地層の接続領域とLS
Iチップと信号リードの接続領域との間の重複許容領域 12.LSI回路 13.電源リード 14.接地リード 15.信号リード 16.トランジスタ回路(TRS)

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】導体ボールからなる複数の端子を下面に取
    り付けたスティフナー・プレートを有する多層配線基板
    と、この多層配線基板の上のインターポーザ・プレート
    上面に載置された半導体素子(LSIチップ)とTAB
    テープキャリア(アウターリード)を備え、前記複数の
    端子が前記半導体素子の電極端子に、それぞれ接続され
    ている構造のBGA(ボールグリッドアレイ)パッケー
    ジにおいて、 多層配線基板上におけるLSIチップの接続リードと接
    地層との接続位置、及びLSIチップの接続リードと電
    源層との接続位置は、それぞれLSIチップ周辺に接続
    領域を集中させて、LSIチップと接地層・電源層との
    相互接続距離を短くすると共に、LSIチップと信号リ
    ードとの接続位置は、その接続領域が、前記LSIチッ
    プと接地層・電源層との相互接続領域の外側に存在する
    ように構成したことを特徴とするBGA(ボールグリッ
    ドアレイ)パッケージ。
  2. 【請求項2】前記多層配線基板上におけるLSIチップ
    の接続リードと接地層との接続位置、及びLSIチップ
    の接続リードと電源層との接続位置は、それぞれLSI
    チップ周辺の接続領域に集中させて、LSIチップと接
    地層・電源層との相互接続距離を最短にした状態で接続
    する構成したことを特徴とする請求項1記載のBGAパ
    ッケージ。
  3. 【請求項3】前記多層配線基板上におけるLSIチップ
    と信号リードとの接続位置の接続領域は、LSIチップ
    の接続リードと接地層・電源層との相互接続位置の接続
    領域の外側に存在するように構成したことを特徴とする
    請求項1記載のBGAパッケージ。
  4. 【請求項4】前記多層配線基板上のLSIチップ周辺
    に、それぞれ接続領域を集中させている、LSIチップ
    と接地層・電源層との相互接続位置の接続領域と、その
    外側に存在するLSIチップと信号リードとの接続位置
    の接続領域とは、その接続領域の間が同心状に重複する
    領域が、許容されることを特徴とする請求項1記載のB
    GAパッケージ。
  5. 【請求項5】前記信号リードと多層配線基板上のスティ
    フナー・プレート下面に取り付けてある複数の導体ボー
    ルとの接続領域は、LSIチップと信号リードとの接続
    位置の接続領域と同じか、若しくはその接続領域の外側
    周辺に位置するように接続構成することを特徴とする請
    求項1記載のBGAパッケージ。
  6. 【請求項6】前記多層配線基板上における接続リードと
    接地層との接続位置、接続リードと電源層との接続位置
    は、それぞれその接続領域をパッケージに集中させて、
    接地層・電源層との相互接続距離を最短にした状態で接
    続するように構成したことを特徴とする請求項1記載の
    BGAパッケージ。
JP21294394A 1994-09-06 1994-09-06 Bgaパッケージ Expired - Fee Related JP3163912B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP21294394A JP3163912B2 (ja) 1994-09-06 1994-09-06 Bgaパッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP21294394A JP3163912B2 (ja) 1994-09-06 1994-09-06 Bgaパッケージ

Publications (2)

Publication Number Publication Date
JPH0878573A true JPH0878573A (ja) 1996-03-22
JP3163912B2 JP3163912B2 (ja) 2001-05-08

Family

ID=16630871

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21294394A Expired - Fee Related JP3163912B2 (ja) 1994-09-06 1994-09-06 Bgaパッケージ

Country Status (1)

Country Link
JP (1) JP3163912B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998020545A1 (en) * 1996-11-08 1998-05-14 W.L. Gore & Associates, Inc. Method for manufacturing high tolerance cavities in chip packages
WO1998020546A1 (en) * 1996-11-08 1998-05-14 W.L. Gore & Associates, Inc. High tolerance cavities in chip packages
US6144091A (en) * 1998-04-13 2000-11-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
WO2009048154A1 (ja) * 2007-10-12 2009-04-16 Nec Corporation 半導体装置及びその設計方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998020545A1 (en) * 1996-11-08 1998-05-14 W.L. Gore & Associates, Inc. Method for manufacturing high tolerance cavities in chip packages
WO1998020546A1 (en) * 1996-11-08 1998-05-14 W.L. Gore & Associates, Inc. High tolerance cavities in chip packages
US6144091A (en) * 1998-04-13 2000-11-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
WO2009048154A1 (ja) * 2007-10-12 2009-04-16 Nec Corporation 半導体装置及びその設計方法
JPWO2009048154A1 (ja) * 2007-10-12 2011-02-24 日本電気株式会社 半導体装置及びその設計方法
US8450843B2 (en) 2007-10-12 2013-05-28 Nec Corporation Semiconductor device and method for designing the same

Also Published As

Publication number Publication date
JP3163912B2 (ja) 2001-05-08

Similar Documents

Publication Publication Date Title
US5898217A (en) Semiconductor device including a substrate having clustered interconnects
US7719116B2 (en) Semiconductor device having reduced number of external pad portions
US6680544B2 (en) Flip-chip bump arrangement for decreasing impedance
US8232641B2 (en) Wiring substrate and semiconductor device having connection pads formed in non-solder mask defined structure
US20050200006A1 (en) Semiconductor package and fabrication method thereof
JP5096683B2 (ja) 半導体装置
JP2013093630A (ja) アンダーバンプ配線層の方法および装置
JPH07111971B2 (ja) 集積回路装置の製造方法
JP2001351983A (ja) 半導体装置及びその製造方法
US6768206B2 (en) Organic substrate for flip chip bonding
CN1359538A (zh) 用于最大化每一布线层的信号线数目的具有可变间距触点阵列的集成电路模和/或组件
KR20020009445A (ko) 집적 회로 패키지의 제조 방법
KR100826989B1 (ko) 반도체 패키지 및 그의 제조방법
US7863716B2 (en) Method and apparatus of power ring positioning to minimize crosstalk
KR20020008781A (ko) 집적 회로 패캐지 및 그 제조 방법
JPH0878573A (ja) Bgaパッケージ
JP3658162B2 (ja) 半導体装置
US7948093B2 (en) Memory IC package assembly having stair step metal layer and apertures
US6020631A (en) Method and apparatus for connecting a bondwire to a bondring near a via
JPH1197827A (ja) プリント配線基板および電子部品が実装されたプリント配線基板
JP2001319997A (ja) 半導体パッケージおよび半導体チップ
WO1999013509A1 (en) Semiconductor device
JP2002270723A (ja) 半導体装置、半導体チップおよび実装基板
JPH10173087A (ja) 半導体集積回路装置
JP2919162B2 (ja) Lsiパッケージの形成方法およびlsiチップ

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees