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用于最大化每一布线层的信号线数目的具有可变间距触点阵列的集成电路模和/或组件

Abstract

一种集成电路模(die)和/或组件。描述一种具有衬底的设备,该衬底带有中央区域和外部区域。第一批电连接件在衬底的外部区域上以第一距离被隔开。第二批电连接件在衬底的中央区域上以小于第一距离的第二距离被隔开。

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用于最大化每一布线层的 信号线数目的具有可变间距触点阵列的 集成电路模和/或组件
发明背景
发明领域
本发明涉及集成电路和组件领域。尤其，本发明涉及具有渐进的可变间距的集成电路和/或格栅阵列组件。
相关技术说明
多年来，电子工业已经最小化了集成电路芯片尺寸的设计。随着集成电路变得更致密并且更小，集成电路的封装变得更复杂。因此，越来越多的输入和输出(I/O)连接件可用来与单个集成电路一起使用。例如，尺寸为0.5平方英寸的集成电路很轻易就需要400或更多的连接件。
一些最新的微处理器设备被封装在脊格栅阵列(LGA)组件或模块中。LGA组件形式包括位于IC组件下侧的用于和PCB上的引线表面接触的平面的，通常是矩形或圆形的导电焊盘阵列。焊盘阵列通常是多行多列设置，形成一个表面触点矩阵。LGA组件对于诸如微处理器这样的设备是理想的。LGA组件使用焊盘来替代更易于受到损坏的管脚，以提供集成电路和电路板之间所需的电连接，允许电触点的间距非常小。
用于承载具有高密度输入/输出焊盘的集成电路模的组件一般包括以一个距离从模子扇形散开的信号迹线。键合引线具有连接到模的输入/输出焊盘的内引线端，同时具有连接于信号迹线的内迹线端的外引线端，其通常作为键合位置。通过从模子扇形散开地离开，信号迹线的阵列可被视为“空间变换器”。离开模子最远的信号迹线端部还由更大距离隔开，允许使用通路孔和焊接盘。空间变换器容纳集成电路模的高密度输入/输出焊盘。
但是，各种条件限制了使用阵列布局在集成电路模或组件上能制造的信号迹线的数目。工业标准和其他处理问题对电触点(例如，焊接凸点这样的导电凸点)之间的间隔提出特定要求，从而限制将信号迹线电连接于焊接凸点的通路孔之间的间隔。间隔条件限制了可在通路孔之间安装的信号迹线的数目，从而限制了可用于从模输出信号或向模输入信号的信号迹线数目。当前的制造技术对信号迹线提出最小间距要求以获得满意的产量并确保机械和电可靠性。对可用信号迹线的最大数目的限制限制了焊接凸点的最大数目，从而对特定的模和/或组件可提供的信号数目有一个上限。
尝试中需要提高特定组件可提供的信号的数目来提高用于将信号运送至模子和从模子输出信号的信号迹线的数目。当前，目前的设计规则给出设计每行具有大约50毫英寸的固定间距的组件和每行具有大约10毫英寸的固定间距的集成电路模。这导致每一给定布线层有大约236个信号迹线。提高每一给定布线层中的信号迹线数目的一个方法是通过在每行触点处使用可变间距的设计。
发明概述
本发明公开一种集成电路模和/或组件。在两种情况下，组件和/或模具有带有中央区域和外部区域的衬底。第一批电连接件在衬底的外部区域上以第一距离隔开。第二批电连接件在衬底的中央区域上以小于第一距离的第二距离隔开。
附图的简要说明
参考附图以举例方式对本发明作进一步的说明。其中：
图1是具有以固定间距格栅阵列布局定位的电触点的衬底的轨迹图；
图2是通过使用多个迹线在两个组件或模子之间电连接的图；
图3是使用本发明的可变间距布局的圆形组件或模子的轨迹图；
图4是使用本发明的可变间距布局的矩形组件或模子的轨迹图。
详细说明
本发明公开一种具有渐进的可变间距以使得最大数目个信号线通过格栅布局布线的格栅阵列布局。在下面的说明中，提出很多特定的细节，如特定材料、处理参数、尺寸等，为的是提供对本发明的全面理解。但是，显然熟悉本领域的技术人员知道未必需要这些特定细节来实施本发明。在其他情况下，为了避免对本发明造成不必要的误解，没有具体描述公知的材料或方法。
电子设备通常具有带有很多个电触点的衬底，从每个触点上延伸出信号迹线，以提供例如IC模和IC组件之间的组件之间、IC组件和印刷电路板(PCB)之间、PCB之间等的电连接的路径。本发明公开一种改进的电触点的布局，允许密度提高，却不会带来结构复杂性的提高或成本的提高。尽管本发明可应用于很多应用中，为了图示的目的，这些应用包括了IC模与组件之间、组件和PCB之间、多个PCB之间等的电互连，下面的讨论将参考IC组件的衬底上的电触点。
传统的倒装晶片组件(即具有控制破坏片连接的组件(C4))无论是球格栅阵列(ball grid array)(BGA)还是脊格栅阵列(land gridarray)(LGA)组件，都制造成具有固定间距的格栅阵列。图1是表示具有以固定间距格栅阵列布局定位的电触点12的衬底10的轨迹。各个触点12之间的距离X(即间距)对于每行的触点12是相同的。类似地，每个触点12之间的距离Y对于每列的触点12是相同的。触点12通常定位成使得X和Y为相同或近似相同的距离。标准布局以50毫英寸的恒定间距(X)定位触点12。
图2是具有触点22的第一组件20与具有触点26的第二组件24通过使用多个迹线28(也称为轨道或布线通道)的电连接图。从图2看到，外侧或外部的触点，如触点22d和26d的连接通过使用迹线28d被简化实现。但是，更多内部或中央触点，如22a和26a的电连接更困难。对于触点22a和22d，仍通过迹线28c进行电连接。但是，沿着组件20和24的外部区域的触点之间的空间(或间距)挤满很多迹线，该迹线必须从位于中央区域的触点向组件20和24的外部区域开出一条路径。这样，给定设计所需要的迹线的数目确定在衬底上的外部区域的触点的间隔。由于组件原来以恒定间距格栅阵列构成，组件及其连接的密度受到设置成在组件的触点之间延伸的迹线的数目的限制。
本发明提供一种新颖的格栅阵列，其中格栅阵列具有渐进的可变间距布局。换言之，沿着格栅阵列的外部区域的电触点分开地比格栅阵列中央区域的触点更远。触点之间的间隔的这个改变允许在外部触点之间有用于更多迹线(或布线通道)的空间。
图3是使用本发明的渐进间距布局的圆形组件的轨迹图。触点32以圆形或星芒方式位于衬底30上，以最有效地利用衬底30的轨迹。本发明的环形布局将衬底的中央区域的触点32定位成比衬底30的外部区域的触点32彼此更靠近。换言之，当触点32的阵列横过中央的大部分触点而到达衬底40的外边缘时，触点32之间的间隔增大。以这种方式，存在用于很多迹线34沿着衬底30的外部区域通过触点32之间的空间。
图3中，注意到触点32的相对尺寸在衬底30的中央和外部区域中近似相等。尽管触点32之间的准确间隔基于给定的设计中的触点32和布线通道34的需要数目来设计确定，图3给出一种示例性间隔，是使用本发明的渐进间距布局的圆形格栅阵列组件的一个实施例。在这个实施例中，在内部触点32b之间没有布线通道34通过，而在外部触点32a之间的间隔允许6个布线通道通过外部触点32a之间。
沿着组件30的外部区域的触点32c已经被移开来进行处理。为了处理而移开的触点32c的数目以及它们在格栅阵列内的给定位置完全由设计决定。还注意到沿着格栅阵列可将电源和/或接地环36设置在任何位置，但是通常其放置地靠近衬底30的中央区域，如所示的那样。
图4是使用本发明的渐进可变间距布局的矩形组件的轨迹图。触点42以设置成最有效地利用衬底40的轨迹的方式定位在衬底40上。本发明的格栅阵列的渐进布局将衬底40的中央区域的触点42定位成比衬底40的外部区域的触点42彼此更靠近。换言之，当触点42的阵列横过中央的大部分位置而到达衬底40的外边缘时，触点42之间的间隔增大。以这种方式，存在用于很多迹线44沿着衬底40的外部区域通过触点42之间的空间。
图4中，注意到触点42的相对尺寸在衬底40的中央和外部区域中近似相等。尽管触点42之间的准确间隔基于给定的设计中的触点42和布线通道44的需要数目来设计确定，图4给出一种示例性阀隔，是使用本发明的渐进间距布局的矩形格栅阵列组件的一个实施例。在这个实施例中，在内部触点42b之间没有布线通道44通过，而在外部触点42a之间的间隔允许6个布线通道通过外部触点42a之间。
触点42c已经被移开来进行处理。为了处理而移开的触点42c的数目以及它们在格栅阵列内的给定位置完全由设计决定。还注意到沿着格栅阵列可将电源和接地环46设置在任何位置，但是通常其放置地靠近衬底40的中央区域，如所示的那样。
表1
触点之间的线数目     间距(毫英寸)   圆形衬底中的线*   方形衬底中的线**     方形衬底(50毫英寸的固定间距)
    2     50     212     260       236
    3     60     236     290       236
    4     70     253     312       236
    5     80     266     329       236
    6     90     276     341       236
*从圆形设计中取出4个触点来进行处理
**从方形设计中取出16个触点来进行处理。
表1(上面)表示出可变脊间距LGA设计的输入/输出连接件(即迹线、线、布线通道)的数目的增加。第一列表示在两个触点之间可通过的信号线或迹线的最大数目。第二列列出沿着衬底的外部区域(即第一行)的触点的以毫英寸计的间距。第三列表示在具有以列2的给定间距隔开的外部区域触点的圆形衬底中可能有的信号线数目。第四列表示在具有以列2的给定间距隔开的外部区域触点的矩形衬底中可能有的信号线数目。第五列表示在传统方形的50毫英寸的固定间距格栅阵列中可能有的为236根的信号线数目。例如，对于带有以70毫英寸隔开的外部触点的圆形可变间距布局，与传统固定间距布局的236根线相比，可布线253根信号线。类似地，对于带有以70毫英寸隔开的外部触点的方形可变间距布局，与传统固定间距布局的236根线相比，可布线312根信号线。
本发明的渐进可变间距布局提供更有效的电连接件布局。本发明提供一种提高密度但不增加设备结构的复杂性并也不提高制造成本的方案。例如，对于固定间距的格栅阵列衬底，由于可利用空间量小，要求具有高密度迹线的导线建立电连接。现在，由于触点的渐进间隔，前面实现的同样的结果可用更稀松的结构来复现。或者，使用高密度迹线和可变间距格栅阵列，设备的设计复杂性被提高。换言之，可变间距格栅阵列允许不使用附加的层却得到更致密和密集的器件，或者通过使用具有可变间距格栅阵列的多个层而使电流效能更复杂。
本发明在将器件电耦合于一个PCB时或电耦合多个PCB时还提供一个独特的优点。例如，标准下端母板通常许可在脊之间有2个轨道。通过使用渐进间距布局，可以不需要多层母板，因为2个以上的轨道能在外部脊之间通过。这样，板层的数目可降低，这还将导致制造成本的降低。
上述实施例通过提供每一行具有不同间距的格栅阵列而提供了优于当前使用在集成电路模、组件和印刷电路板上的固定的格栅阵列的优点。以这种方式，由于在衬底的外部区域上更大的间距导致的触点数目(例如焊接凸点)的减少可由具有位于衬底内部区域的更小间距的触点数目的增加来补偿。渐进可变间距格栅阵列布局许可给定的设计将可用于给定的层的信号线(或布线通道)的数目最大化。通过增加每一层的信号线的数目，可不附带条件并且不增加信号层的成本地来提高器件的性能。

Claims (27)
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1.一种半导体组件，包括：
具有一个表面的衬底，所述表面具有中央区域和外部区域；
在所述外部区域上以第一间距隔开的第一批电连接件；以及
在所述中央区域上以第二距离隔开的第二批电连接件，其中所述第二距离小于所述第一距离。
2.根据权利要求1所述的组件，其中所述第一和第二批电连接件从下面一组中选出：输入/输出连接件、电源连接件和接地连接件。
3.根据权利要求1所述的组件，其中所述第一和第二批电连接件包括导电凸点阵列。
4.根据权利要求1所述的组件，其中所述第一和第二批电连接件包括导电脊。
5.根据权利要求1所述的组件，还包括多个从所述第一和第二批电连接件延伸的布线通道，其中所述第二批电连接件具有比所述第一批电连接件更多的从其延伸的布线通道。
6.根据权利要求5所述的组件，其中所述第一批电连接件被隔开，以允许至少4个布线通道通过所述第一批电连接件之间，并且所述第二批电连接件在所述第二批电连接件之间没有布线通道。
7.根据权利要求1所述的组件，其中所述第一和第二批电连接件以渐进的间距布局定位在所述表面上。
8.一种集成电路，包括：
具有一个表面的集成电路模，所述表面具有中央区域和外部区域；
在所述外部区域上以第一距离隔开的第一批引线；以及
在所述中央区域上以第二距离隔开的第二批引线，其中所述第二距离小于所述第一距离。
9.根据权利要求8所述的集成电路，其中所述第一和第二批电连接件从下面一组中选出：输入/输出连接件、电源连接件和接地连接件。
10.根据权利要求8所述的集成电路，其中所述第一和第二批电连接件包括导电凸点阵列。
11.根据权利要求8所述的集成电路，其中所述第一和第二批电连接件包括导电脊。
12.根据权利要求8所述的集成电路，还包括多个从所述第一和第二批电连接件延伸的布线通道，其中所述第二批电连接件具有比所述第一批电连接件更多的从其延伸的布线通道。
13.根据权利要求12所述的集成电路，其中所述第一批电连接件被隔开，以允许至少4个布线通道通过所述第一批电连接件之间，并且所述第二批电连接件在所述第二批电连接件之间没有布线通道。
14.根据权利要求8所述的集成电路，其中所述第一和第二批电连接件以渐进的间距布局定位在所述表面上。
15.一种印刷电路板，包括：
具有一个表面的衬底，所述表面具有中央区域和外部区域；
在所述外部区域上以第一间距隔开的第一批电连接件；以及
在所述中央区域上以第二距离隔开的第二批电连接件，其中所述第二距离小于所述第一距离。
16.根据权利要求15所述的印刷电路板，其中所述第一和第二批电连接件从下面一组中选出：输入/输出连接件、电源连接件和接地连接件。
17.根据权利要求15所述的印刷电路板，其中所述第一和第二批电连接件包括导电凸点阵列。
18.根据权利要求15所述的印刷电路板，其中所述第一和第二批电连接件包括导电脊。
19.根据权利要求15所述的印刷电路板，其中所述第一和第二批电连接件包括连接器管脚。
20.根据权利要求15所述的印刷电路板，还包括多个从所述第一和第二批电连接件延伸的布线通道，其中所述第二批电连接件具有比所述第一批电连接件更多的从其延伸的布线通道。
21.根据权利要求20所述的印刷电路板，其中所述第一批电连接件被隔开，以允许至少4个布线通道通过所述第一批电连接件之间，并且所述第二批电连接件在所述第二批电连接件之间没有布线通道。
22.根据权利要求15所述的印刷电路板，其中所述第一和第二批电连接件以渐进的间距布局定位在所述表面上。
23.一种设备，包括：
具有一个表面的衬底，所述表面具有中央区域和外部区域；
在所述外部区域上以第一间距隔开的第一批电连接件；以及
在所述中央区域上以第二距离隔开的第二批电连接件，其中所述第二距离小于所述第一距离。
24.根据权利要求23所述的设备，其中所述第一和第二批电连接件从下面一组中选出：输入/输出连接件、电源连接件和接地连接件。
25.根据权利要求23所述的设备，还包括多个从所述第一和第二批电连接件延伸的布线通道，其中所述第二批电连接件具有比所述第一批电连接件更多的从其延伸的布线通道。
26.根据权利要求25所述的设备，其中所述第一批电连接件被隔开，以允许至少4个布线通道通过所述第一批电连接件之间，并且所述第二批电连接件在所述第二批电连接件之间没有布线通道。
27.根据权利要求23所述的集成电路，其中所述第一和第二批电连接件以渐进的间距布局定位在所述表面上。

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US09/342,550 1999-06-29 Integrated circuit die and/or package having a variable pitch contact array for maximization of number of signal lines per routing layer
US09/342,550 1999-06-29

Legal Events

Date Code Title Description
2002-06-26 C10 Entry into substantive examination
2002-06-26 SE01 Entry into force of request for substantive examination
2002-07-17 C06 Publication
2002-07-17 PB01 Publication
2005-10-26 C14 Grant of patent or utility model
2005-10-26 GR01 Patent grant
2011-07-27 C17 Cessation of patent right
2011-07-27 CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20051026

Termination date: 20100526

Concepts

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substrate claims,abstract,description 39 0.000
progressive effect claims,description 16 0.000
semiconductor claims 1 0.000
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