KR20020008781A - 집적 회로 패캐지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 집적 회로 칩과 함께 사용되는 BGA 패캐지와 같은 집적 회로 패캐지에 관한 것이다. 상기 집적 회로 패캐지는 집적 회로 칩과 보다 낮은 도전성 레벨(lower conductive level) 사이의 접속들을 기판에 형성된 관통 홀들을 감소시키도록 형성하기 위해, 패캐지의 보다 낮은 도전성 레벨을 노출시키는 캐비티를 가진기판을 갖고 있다. 그 결과, 부가적인 신호 라인 상호접속들(interconnections)이 기판 회로 패캐지에 포함될 수 있고, 및/또는 집적 회로 칩의 크기가 축소될 수 있다. 이들 각각은 전기적 성능 향상을 위해 실행될 수 있다. 또한, 기판의 다수의 와이어 본딩 단들(tiers)은 와이어 본딩 및 다음의 캡슐화 공정들을 용이하게 하는 보다 큰 와이어 분리를 제공할 수 있다.

Description

집적 회로 패캐지 및 그 제조 방법{A method of manufacturing an integrated circuit package and integrated cirucit package}
발명의 분야
본 발명은 통상적으로 집적 회로들에 관한 것으로, 특히, 집적 회로용 패캐지들 및 그 패캐지들을 제조하는 방법에 관한 것이다.
발명의 배경
볼 그리드 어레이(BGA ; Ball grid array) 집적 회로 패캐지들(이후 BGA 패캐지들)은 다른 패캐지 기술들보다 여러 가지 이점들을 제공하기 때문에 집적 회로 칩들을 장착하는데 널리 사용되고 있다. BGA 패캐지들은 다수의 핀 구조물들이 한정된 표면 영역들에 장착되는 것을 허용한다. 게다가, BGA 패캐지들은 충격 손상에 덜 영향을 받는다. 그 이유는, BGA 패캐지의 외부 단자들이 짧고 굵기 때문이다. 더욱이, BGA 패캐지는 솔더 볼 트래이스들(solder ball traces)에 비해 상대적으로 짧은 본드 패드를 가져 전기적 성능을 향상시킨다.
도 8은 종래의 BGA 패캐지를 도시한다. BGA 패캐지는 기판(1)을 포함하고, 상기 기판은 이중 면 또는 다층 구조로 구성될 수 있으며, 집적 회로 칩(3)은 접착제(2)에 의해 기판(1)의 상부면 상에 장착된다. 금속 와이어들(4)은 기판(1)상에 형성된 본드 패드들(7)과 집적 회로의 상부면 상에 형성된 다수의 본드 패드들(3a)을 전기적으로 상호접속시킨다. 또한, 집적 회로 칩(3)과 금속 와이어들(4)을 캡슐로 싸도록 기판(1)의 상부면 상에 형성된 몰딩부(molding section)(5)가 제공된다. 솔더 볼들(6)은 기판(1)의 하부면상에 접착된다. 본드 패드들(7)은 기판(1)내에 형성된 도금된 관통 홀들(plated through holes)(8)을 사용하여 솔더 볼들(6)에 접속된다.
이러한 BGA 패캐지를 제조하기 위해서는, 집적 회로 칩(3)은 다이 본딩 공정에서 접착제(2)에 의해 기판(1)의 상부 중심부에 접착된다. 이후, 와이어 본딩 공정에서, 집적 회로(3)의 상부면 상에 형성된 본드 패드들(3a) 및 기판(1)상에 형성된 본드 패드들(7)은 금속 와이어들(4)과 상호접속된다. 몰딩 공정의 사용에서, 집적 회로(3), 금속 와이어들(4) 및 기판(1)의 상부면 부분은 몰딩부(5)를 형성하도록 에폭시로 캡슐에 싸인다. 솔더 볼 접착 공정에서, 솔더 볼들(6)은 기판(1)의 하부면에 접착된다.
이러한 BGA 패캐지가 이러한 이점들을 제공하는 반면, 다음과 같은 결점들을 가지고 있다. 예를 들면, 다수의 관통 홀들은 전력 및 접지 링들 사이에, 다층 금속화 구조의 기판(1)에 형성되므로, 내부 전력 및 접지면들(interal power and ground planes)을 통해 흐르는 전류를 위한 도전성 경로들이 축소되어 전기적 성능이 떨어진다. 따라서, 이러한 문제점을 줄일 수 있는 BGA 패캐지를 개발하는 것이 요구되고 있다.
본 발명은 집적 회로 칩을 사용하는 BGA 패캐지와 같은 집적 회로 패캐지에 관한 것이다. 집적 회로 패캐지의 기판은 집적 회로와 저 도전성 레벨 사이에 접속들이 형성될 수 있도록 기판에서 저 도전성 레벨을 노출시키는 캐비티(cavity)를 갖고 그래서 도전층(conductive layer)에서 도전층까지의 도금된 관통 홀 접속들에 대한 요구가 감소한다. 그 결과, 내부 전력 및 접지면들내의 도전성 경로들이 도금된 관통 홀들에 의해 반드시 절단되는 것은 아니므로, 종래의 기술들에 의해 초래된 다소의 전기적 성능 하락을 피하거나 감소시킬 수 있다. 게다가, 본 발명은 전기적 성능 향상을 위해 더 많은 신호들이 부가되고 및/또는 집적 회로의 크기가 축소되는 것을 허용한다. 다수의 본딩 단(bonding tier)의 집적 회로 패캐지는 또한 와이어 본딩 및 다음의 캡슐화 공정들을 용이하게 하는 보다 큰 와이어 분리를 제공할 수 있다.
예시적으로, 집적 회로 패캐지의 기판은 제 1 도전층 위에 형성된 제 1 유전체 층(dielectric layer) 및 제 2 유전체 층 위에 형성된 도전층을 포함한다. 제 2 유전체 층은 제 1 도전층의 일부를 노출하는 캐비티를 갖는다. 또한, 제 2 유전체 층 위에 위치하고, 제 1 도전층의 노출된 부분에 결합되는 집적 회로가 제공된다.
전술한 전반적인 설명과 후술하는 상세한 설명은 본 발명에 한정된 것이 아니라 예시적인 것임을 이해해야 한다.
도 1은 볼 그리드 어레이 패캐지(ball grid array package)를 제조하는 본 발명의 처리 공정을 설명하는 순서도.
도 2 내지 도 6은 도 1에 도시된 공정에 따른 연속적인 제조 스테이지들 동안의 볼 그리드 어레이 기판의 개략도.
도 7은 도 5에 도시된 볼 그리드 어레이 기판의 평면도.
도 8은 종래의 볼 그리드 어레이 패캐지의 개략도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 접착제
3 : 집적 회로 칩 4 : 금속 와이어
5 : 몰딩부 6 : 솔더 볼
10 : 다층 기판 30a : 전력면
30b : 세크먼트
본 발명은 첨부된 도면을 참조로 후술되는 상세한 설명으로부터 명백히 이해될 수 있다. 반도체 산업의 일반적인 공정에 따라서, 도면의 여러 부분들은 실질적인 크기로 그려진 것은 아니며, 이들 부분들의 치수들에 있어서는 명확함을 위해 임의적으로 확장되거나 축소하였다.
이제 도면을 참조로, 동일한 구성요소에는 동일한 참조 부호들을 사용하였으며, 도 1은 본 발명의 바람직한 실시예에 따라 집적 회로 패캐지를 제조하는 공정을 설명하는 순서도이다. 도 1에 도시된 공정은 도 2 내지 6과 연관해서 이하 설명된다.
단계(100)에서, 다층 기판(10)(도 2)이 제공된다. 다층 기판(10)을 제조하는 공정은 널리 공지되어 있다. 상기 기판은 절연층들(20, 22, 24) 및 도전층들(30, 32, 34, 36)을 포함한다. 도전층들(30, 32, 34, 36)은 표준 기술들을 사용하여 패터닝될 수 있다. 이 층들은 패터닝되어 다층(10)의 상부(12)에서 하부(14)까지 상호접속들을 형성한다. 도전층들(30, 32, 34 36)은 구리나 다른 적당한 전도성 재료와 같은 금속으로 이루어질 수 있다.
단계(110)에서, 40 및 42와 같은 관통 홀들은 다층 기판(10)에서 표준 공정들을 사용하여 형성된다. 예를 들면, 관통 홀들은 다층 기판(10)의 기계적 또는 레이저 드릴링(laser drilling)에 의해 형성될 수 있다. 2개의 관통 홀들(40, 42)을 도시하였지만, 다층 기판(10)에는 다수의 관통 홀들이 형성될 수 있다.
다음 단계(112)에서, 관통 홀들(40, 42) 및 외부 도전층들이 도금된다. 상기 도금 공정은 관통 홀들을 포함하는 노출된 표면들상에 시드층(seed layer)을 형성한 다음 무전기 도금 플래시(electroless plating flash) 및 전기도금(electroplating)하는 것을 포함한다. 도금 재료들은 예를 들어 구리를 포함한다. 단계(114)에서, 도전층들(32, 36)은 널리 공지된 공정들을 사용하여 패터닝된다. 이어서, 단계(116)에서, 솔더 마스크(solder mask)(46, 48)는 도전층들(32, 36)에 적용되어, 도전층들(32, 36) 및 절연층(22)의 노출 부분에 패터닝된다.
다음 단계(120)에서, 캐비티(50)(도 5)는 절연층(22)에 형성되어 도전층(30)을 노출한다. 캐비티(50)는 루팅(routing), 레이저 밀링(laser milling), 플라즈마 에칭 또는 다른 캐비티 형성 기술들에 의해 형성될 수 있다. 도전층(30)을 노출시킴으로써, 집적 회로로부터의 와이어 본드들은 다층(10)내에 적어도 2개의 다른 본딩 단들에 직접 형성될 수 있다.
도전층(30)의 하나 이상의 노출된 부분들은 전력면(power plane), 링 또는 영역을 형성할 수 있다. 이 경우, 집적 회로의 다수의 본딩 패드들은 노출된 평면, 링 또는 영역에서 상호접속될 수 있다. 전력면 대신에, 도전층(30)의 노출된 부분들은 접지면을 형성할 수 있다. 이러한 방법에서, 전력 또는 접지에 접속하기 위해 다수의 관통 홀들을 감소시키거나 제거할 필요가 있다. 노출된 도전층(30)의 부분들은 또한 하나 이상의 접지면, 전력면 또는 신호 라인들을 위한 접속들을 포함하는 영역들의 조합을 포함할 수 있다.
단계(130)에서, 도전성 와이어 결합가능 재료는 도전층들(30, 32, 36)의 노출된 도전성 영역들 상에 형성된다. 도전성 재료는 니켈 상에 형성된 금을 포함할 수 있다. 이 경우, 니켈은 도전층(30, 32, 36)의 노출된 부분들 위에 도금되고, 금은 니켈 위에 도금된다.
단계(140)에서, 디바이스가 완료(도 6)된다. 이는 접착제(70)를 사용하여 다층 기판(10)에 집적 회로 칩(75)을 결합시키는 것을 포함한다. 와이어 본드들(80)은 집적 회로 상의 본드 패드들(도시 안됨)과 다층 기판(10)상의 접속 영역들(connection areas) 및/또는 본드 패드들(30a, 30b, 30c, 30d)사이에 형성된다. 상기 접속 영역들은 와이어들이 도전층들(30, 32)에 직접 접속될 수 있는 본드 패드들과 같은 영역들이다. 게다가, 집적 회로 칩 및 와이어 본드들은 에폭시로 오버몰드(overmold)되고, 솔더 볼들(65)은 종래의 기술들을 사용하여 접속 패드들(60)(도전층(36)으로부터 형성된)에 결합된다.
실시예에서, 집적 회로 칩(75)은 마스크(70)의 세그먼트 상에 형성된다(도 6 및 7). 하나의 와이어 본드만이 접지면에 결합되어 있지만, 다수의 와이어 본드들은 집적 회로(75)와 접지면(32a)을 상호접속하도록 사용될 수 있다. 그 결과, 다수의 관통 홀들은 집적 회로(75)를 접지에 상호접속하기 위해 다층 기판(10)에 형성되어야 할 필요는 없다.
더욱이, 도전층(30)의 세그먼트(30a)는 전력면을 형성하여, 집적 회로 칩(75)에 전기적으로 결합될 수 있다. 하나의 와이어 본드만이 전력 링(30a)에 결합되는 것으로 도시되었지만, 다수의 와이어 본드들은 집적 회로 칩(75)과 전력면(30a)을 상호접속하도록 사용될 수 있다. 그 결과, 다수의 관통 홀들은 집적 회로 칩(75)을 전력면(30a)에 상호접속하기 위해 다층 기판(10)에 형성될 필요는 없다. 대안적으로, 세크먼트(30b)가 전력면에 형성될 수 있다. 도전층들의 전력면, 접지면 또는 다른 세그먼트는 하나, 둘, 셋 또는 그 이상의 집적 회로의 측면들에 따라 연속적인 영역으로서 형성될 수 있거나, 집적 회로를 둘러쌀 수 있다.
본 발명을 바람직한 실시예들을 참조로 설명하였지만, 이들 실시예들에 국한하지는 않는다. 예를 들면, 상기한 바람직한 실시예들은 4개의 도전층들을 포함하지만, 본 발명은 3개 또는 그 이상의 도전층들을 포함하고 그 도전층들을 분리하는 절연층들과 관련된 기판들에 적용될 수 있다. 게다가, 캐비티들은 기판에서 하나이상의 도전층들을 노출하는 기판의 하나 이상의 유전체 층들에 형성될 수 있다. 더구나, 신호 라인들, 전력 또는 접지를 위한 접속들, 또는 그 조합들은 기판의 캐비티내에 제공될 수 있다. 따라서, 첨부된 청구항들은 본 발명의 다른 변형들 및 실시예들을 포함하도록 해석되어야 하며, 이러한 변형예들은 본 발명의 정신 및 범위를 벗어나지 않고 본 기술분야의 숙련된 자들에 의해 이루어질 수 있다.

Claims (13)

  1. 집적 회로 패캐지에 있어서,
    기판, 및 집적 회로 칩을 포함하며,
    상기 기판은,
    제 1 유전체 층;
    상기 제 1 유전체 층 위에 형성된 제 1 도전층; 및
    상기 제 1 도전층 위에 형성된 제 2 유전체 층으로서, 상기 제 2 유전체 층은 상기 제 1 도전층의 일부를 노출하는 캐비티를 가지는, 상기 제 2 유전체 층을 포함하고,
    상기 집적 회로 칩은 상기 제 2 유전체 층 위에 위치하고, 상기 제 1 도전층의 노출된 부분에 결합되는, 집적 회로 패캐지.
  2. 제 1 항에 있어서,
    상기 제 1 도전층은 연속적인 영역을 포함하고, 상기 집적 회로 칩은 본드 패드들을 포함하며, 상기 연속적인 영역은 상기 본드 패드들중 하나 이상에 결합되는, 집적 회로 패캐지.
  3. 제 2 항에 있어서,
    상기 연속적인 영역은 접지면 및 전력면중 하나인, 집적 회로 패캐지.
  4. 제 2 항에 있어서,
    상기 연속적인 영역은 상기 집적 회로 칩의 적어도 한 면을 따라서 경계를 형성하는, 집적 회로 패캐지.
  5. 제 4 항에 있어서,
    상기 연속적인 영역은 상기 집적 회로를 둘러싸는, 집적 회로 패캐지.
  6. 제 4 항에 있어서,
    상기 연속적인 영역은 상기 집적 회로의 적어도 두 면들을 따라 경계를 형성하는, 집적 회로 패캐지.
  7. 제 1 항에 있어서,
    상기 제 1 도전층의 노출된 부분은 접지면 및 전력면중 하나를 포함하는, 집적 회로 패캐지.
  8. 제 7 항에 있어서,
    상기 제 1 도전층의 노출된 부분은 신호 라인을 위해 적어도 하나의 접속을 포함하는, 집적 회로 패캐지.
  9. 제 1 항에 있어서,
    상기 제 1 도전층의 노출된 부분은 신호 라인을 위한 적어도 하나의 접속을 포함하는, 집적 회로 패캐지.
  10. 제 1 항에 있어서,
    상기 제 2 유전체 층 위에 형성된 제 2 도전층을 더 포함하는 집적 회로 패캐지.
  11. 집적 회로 패캐지에 있어서,
    기판을 포함하며,
    상기 기판은,
    제 1 유전체 층;
    상기 제 1 유전체 층 위에 형성된 제 1 도전층;
    상기 제 1 도전층 위에 형성된 제 2 유전체 층으로서, 상기 제 2 유전체 층은 상기 집적 회로에 결합되는 상기 제 1 도전층의 일부를 노출하는 캐비티를 가지는, 상기 제 2 유전체 층, 및
    상기 제 2 유전체 위에 위치하고, 상기 집적 회로를 위치시키는 영역을 가지는 제 2 도전층을 포함하는, 집적 회로 패캐지.
  12. 제 11 항에 있어서,
    상기 제 1 도전층의 노출된 부분은 접지면 및 전력면중 하나를 형성하는 집적 회로 패캐지.
  13. 제 11 항에 있어서,
    상기 제 1 도전층의 노출된 부분은 신호 라인을 위한 접속을 더 형성하는 집적 회로 패캐지.
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