JPH11204688A - 半導体パッケージおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＢＧＡ用中継基板と半導体チップ１０とを接
続するボンディングワイヤの長さに起因する寄生インダ
クタンスを低減し、ＣＭＯＳ回路の電源／グランド・バ
ウンスを抑制する。 【解決手段】 半導体チップ１０の電極配列面にチップ
上導体膜１２を設け、数あるチップ上電極１１の中から
電源信号電極→チップ／導体膜間ワイヤ１３→チップ上
導体膜１２→チップ／ＰＰ間ワイヤ１４→電源プレーン
（ＰＰ）２ｐの経路で最短距離の電源接続を行い、また
グランド信号電極→チップ／ＧＰ間ワイヤ１５→グラン
ドプレーン（ＧＰ）２ｇの経路で最短距離のグランド接
続を行う。残りの一般信号電極は、半導体チップ１０か
ら遠方領域にある一般信号線２ｓ₁へワイヤボンディン
グにより接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中継基板を介して
実装基板上に実装される半導体パッケージに関し、特に
パッケージ内部の寄生インダクタンス成分を低減させる
ことにより、パッケージ内部あるいは実装基板で発生す
る電源／グランド・バウンスを抑制できる新規なパッケ
ージ構造およびその簡便な製造方法に関する。

【０００２】

【従来の技術】近年の電子機器には、文字情報に加えて
音声情報や画像情報の高速デジタル処理が要求されてお
り、ＣＰＵ（中央演算処理装置）の多ビット化に合わせ
てＡＳＩＣ（特定用途向けＩＣ）やメモリ等の周辺デバ
イスの多ビット化も進行している。また、デバイスの動
作速度の向上に伴って反射ノイズ、クロストーク、同時
スイッチングノイズ等のノイズが顕在化しているため、
電源信号やグランド信号に対応するピン数を増やしてこ
れらを低減させている。このようにして、半導体パッケ
ージの入出力ピン数は増加の一途を辿ることになる。

【０００３】このように、半導体パッケージも電気回路
の一部として考慮を要するような情勢の中で、ＢＧＡ
（ボール・グリッド・アレイ）パッケージが高速デバイ
ス用の半導体パッケージとして期待されている。ＢＧＡ
パッケージとは、パッケージの外部接続端子として従来
のリードフレームに替え、裏面、すなわち実装基板との
接合面に導電性ボール（バンプ）をエリアアレイ状に配
列させたものである。

【０００４】図２０に、典型的なＢＧＡパッケージに用
いられる中継基板のチップ載置面を示す。ここで、絶縁
性の中継基板１００上では導体膜が予めパターニングさ
れてグランド・プレーン１０３上と多数の信号線１０２
とが形成され、半導体チップ２００はＡｇペースト等の
導電性接着剤を用いてこのグランド・プレーン１０３に
接着される。この半導体チップ２００の電極配列面に配
列されたチップ上電極２０１と中継基板１００上に予め
形成されている多数の信号線１０２とは、ボンディング
ワイヤ２０２を用いて個々に電気的に接続されている。
半導体チップ２００上のチップ上電極２０１の数が増大
するにつれて、中継基板１００上に密集して形成される
信号線１０２の数も増えることから、半導体チップ２０
０と信号線１０２との間の距離は大きくならざるを得な
い。

【０００５】上記の各信号線１０２は、予め中継基板１
００に形成されたビアホール１０１に接続されており、
このビアホール１０１を通じて該中継基板１００の裏側
へ電気接点が引き出され、この電気接点にさらに外部接
続端子としてのハンダ・ボール（図示せず。）が配列さ
れる。上記ビアホール１０１は、中継基板１００として
低コストの両面基板、すなわち１枚の絶縁基板の表面側
と裏面側の双方に導体膜を積層した基板を用いる場合に
は、この基板を貫通するごとく形成される。このように
して基板の図示されない裏面側へ引き出された電気接点
からは、裏面側の導体膜のパターニングにより形成され
た適当な局所配線パターンがハンダボール形成部位へ向
かって延びており、この局所配線パターンの末端にハン
ダボールが被着形成される。また、高速デバイス用を作
製するために中継基板１００として多層基板を用いる場
合には、ビアホール１０１は互いに絶縁された幾層もの
内部配線パターンを用いて電気接点の配列パターンの変
換を繰り返されながら、基板の裏面に至る。

【０００６】

【発明が解決しようとする課題】ところで、理想的な半
導体パッケージとは、半導体チップをその性能を何ら損
なうことなく実装基板へ電気的に接続させるものであ
る。しかし、実際にはパッケージに付随する寄生の容
量、インダクタンス、抵抗等の様々なパラメータが性能
に影響を及ぼす。特に、電源系配線に付随するインダク
タンスは、トランジスタのスイッチングの過渡的な電流
変化によってノイズを発生させる原因となりやすい。一
例として、図２１に寄生インダクタンスの存在するＣＭ
ＯＳの等価回路を示す。ＣＭＯＳ回路では、入力信号Ｖ
_inの論理０から論理１への変化、あるいはその逆の変化
に一定の時間を要するため、ＰＭＯＳとＮＭＯＳの両者
が共に導通し、電源−グランド（ＧＮＤ）間に大きな貫
通電流Ｉ_ccが流れる期間が発生する。この様子は、図２
２の入力電圧（Ｖ_in）、貫通電流（Ｉ_cc）、出力電圧
（Ｖ_out）の経時変動のグラフにも示した。

【０００７】このような貫通電流Ｉ_ccがたとえば半導体
パッケージ内部のボンディングワイヤ、中継基板上の信
号線、ハンダボール、半導体チップの内部配線、実装基
板の配線パッド、ビアホールに存在する寄生成分（主と
してインダクタンス成分）に流れると、実際のグランド
電位や電源電位が変動する。この現象は電源／グランド
・バウンスと呼ばれており、回路中の電位の基準が変動
することから回路の誤動作の原因となることが知られて
いる。インダクタンスをＬ、電流をｉ、時間をｔとする
とき、電源／グランド・バウンス（Ｖ）は、一般に下記
の式で表すことができる。 Ｖ＝Ｌ・ｄｉ／ｄｔ

【０００８】上式より、電源／グランド・バウンス
（Ｖ）は、スイッチング速度（ｄｉ／ｄｔ）が高くなる
ほど、またインダクタンス（Ｌ）が大きくなるほど増大
する。特に寄生インダクタンスへの寄与の大きい部材は
ボンディングワイヤであり、その値は通常１ｎＨ／ｍｍ
程度である。これは、形状にもよるが、信号線やビアホ
ールのインダクタンスの約３倍にも達する値である。し
たがって、半導体パッケージ内部の寄生インダクタンス
を低減させるには、ボンディングワイヤを短縮すること
が有効と考えられるが、前述のように半導体チップと信
号線との間の距離が増大している状況下では、短縮はむ
しろ難しくなりつつある。そこで本発明は、半導体チッ
プの電極数が増大しても、寄生インダクタンス成分を低
く抑え、動作の高速化と外部端子数の増大に対応できる
半導体パッケージを提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の半導体パッケー
ジは、従来のように半導体チップ上のすべてのチップ上
電極を一様に遠方の導体パターンへ接続するのではな
く、一部のチップ上電極に関して対応する導体パターン
の接続部を半導体チップの外周の至近に設け、このチッ
プ上電極と接続部との間の接続を最短距離にて行うこと
により、少なくともこの接続に付随する寄生インダクタ
ンスを低減させ、上記の目的を達成しようとするもので
ある。

【００１０】寄生インダクタンスの低減効果が最も大き
く現れるのは、電源系統である。したがって、半導体チ
ップを接着する第１の電源プレーンと、これとは電位の
異なる第２の電源プレーンについて接続部を半導体チッ
プの外周の至近に設け、接続長を短縮することが特に好
適である。この場合の最短距離による接続は、（ア）半
導体チップの電極配列面においてチップ上電極の形成さ
れていない部位に単一または複数の領域からなるチップ
上導体膜を設け、この膜を経由する構成、あるいは
（イ）第２の電源プレーンの一端を半導体チップの四辺
の少なくともひとつに沿った延在部とし、接続部をこの
延在部に設ける構成を採ることにより、容易に達成する
ことができる。

【００１１】かかる本発明の半導体パッケージを製造す
るには、まず第１工程で中継基板の少なくとも一方の主
面においてその表面に積層された導体膜をパターニング
することにより複数の導体パターンを形成し、次に第２
工程でこの導体パターンの一部についてチップ実装域の
外周の至近に接続部を形成し、次に第３工程で半導体チ
ップをその電極配列面を上向きにして上記導体パターン
の中の第１の電源プレーンに接着し、さらに第４工程で
上記接続部とこれに対応するチップ上電極とを上記接続
手段を用いて最短距離にて接続すればよい。なお、上記
（ア）の構成を有する半導体パッケージを製造するに
は、半導体チップの電極配列面におけるチップ上電極の
非形成部位に、予めチップ上導体膜を形成しておき、チ
ップ上電極の一部を前記チップ上導体膜へ最短距離にて
接続する第１の接続手段と、該チップ上導体膜を前記半
導体チップの外周の至近に配された前記導体パターンの
接続部へ最短距離にて接続する第２の接続手段とを用い
ることが必要となる。

【００１２】

【発明の実施の形態】本発明の半導体パッケージによれ
ば、半導体チップのチップ上電極の数が増大しても、一
部の信号を取り扱うチップ上電極については半導体チッ
プの外周の至近にて中継基板上の導体パターンと接続さ
れるため接続長を常に最短化することができ、この接続
に付随する寄生インダクタンスを低減させることができ
る。なお、半導体チップの外周の至近とは、具体的には
矩形または方形の半導体チップの四辺に沿った領域、ま
たは半導体チップの対角線の延長上もしくはその近傍に
相当する領域である。

【００１３】本発明において、接続長の短縮が最も効果
的と考えられる取り扱い信号は、電源系の信号である。
本発明で述べる第１の電源プレーンと第２の電源プレー
ン、および第１の電源信号電極と第２の電源信号電極と
は、それぞれ電位の異なる第１の電源信号と第２の電源
信号を取り扱うものである。これらの信号電位は、いず
れが高くてもよい。可能な組み合わせとしては（ｉ）第
１の電源信号がプラス電位で第２の電源信号がグランド
電位である場合、またはその逆、（ii）第１の電源信号
がマイナス電位で第２の電源信号がグランド電位である
場合、またはその逆、（iii ）第１の電源信号と第２の
電源信号が共にグランド電位と等しくなく、かつ互いに
異なっている場合、である。特に、ＣＭＯＳ回路におい
て電源信号の一方がプラスまたはマイナスの電源信号、
他方がグランド信号である場合、電源／グランド・バウ
ンスを低減させることができる。

【００１４】本発明では、前述のようにチップ上導体膜
を経由したり、あるいは第２の電源プレーンのレイアウ
トの工夫により、接続長の最短化を図る。チップ上導体
膜を使用する場合、第１の電源信号と第２の電源信号を
取り扱うチップ上電極について、従来の長い１本のボン
ディングワイヤ（たとえば、図２０の符号２０２）の代
わりに、最短距離にて形成される第１の接続手段と第２
の接続手段を用いる。

【００１５】ここで、チップ上導体膜が単一領域からな
るとき、上記の第１の接続手段と第２の接続手段は、下
記の経路（ａ），（ｂ）のいずれかにおいて用いられる
ことになる。 （ａ）半導体チップの第１の電源信号電極→（第１の接
続手段）→チップ上導体膜→（第２の接続手段）→中継
基板上の第１の電源プレーン または （ｂ）半導体チップの第２の電源信号電極→（第１の接
続手段）→チップ上導体膜→（第２の接続手段）→中継
基板上の第２の電源プレーン これら第１の接続手段と第２の接続手段は、典型的には
ボンディングワイヤである。これらは、半導体チップの
電極配列面の面内、およびその外周の至近へ引き出され
るだけなので、両者の長さを合計しても従来のボンディ
ングワイヤに比べて遥かに短くなる。

【００１６】なお、第１の電源信号と第２の電源信号と
は、いずれか一方ではなく両方同時に共に最短距離で伝
送されることが一層望ましい。そこで、第１の電源プレ
ーンと第２の電源信号プレーンの接続部とを共に半導体
チップの外周の至近に配しておき、チップ上導体膜に接
続されない方のチップ上電極を第３の接続手段を介して
直接にこれらのプレーンのいずれかに接続させた構成と
することが特に好適である。つまり、上記経路（ａ）を
採用する場合には、半導体チップの第２の電源信号電極
をその至近の第２の電源プレーンの接続部に接続し、上
記経路（ｂ）を採用する場合には、半導体チップの第１
の電源信号電極をその至近の第１の電源プレーンに接続
することになる。第３の接続手段も、典型的にはボンデ
ィングワイヤとすることができる。

【００１７】本発明では、第１の電源信号と第２の電源
信号以外の信号を取り扱うチップ上電極に対応する導体
パターンの接続部は、従来どおり半導体チップから遠距
離の場所に配されていても構わない。さらに、上記第２
の接続手段の数を第１の接続手段の数よりも大とするこ
とは、寄生インダクタンスの低減に有効である。数をど
の程度大とするかについては、半導体チップの電極数や
中継基板のチップ載置面上における導体パターンのレイ
アウトに応じて適宜決定する。

【００１８】一方、チップ上導体膜を互いに電気的に接
続されない複数の領域に分割することにより、個々の領
域で異なる信号を中継することも可能である。たとえ
ば、前記チップ上導体膜が２つの領域からなるときは、
一方の領域を経由してチップ上電極の中の第１の電源信
号電極を第１の接続手段と第２の接続手段とを用いて第
１の電源プレーンに接続し、他方の領域を経由して第２
の電源信号電極を同じく第１の接続手段と第２の接続手
段とを用いて第２の電源プレーンに接続することができ
る。分割された個々の領域の形状は、複数の信号のいず
れをもできるだけ短い距離で中継可能とする形状であれ
ば特に限定されるものではない。たとえば、半導体チッ
プの電極配列面が長方形である場合には、その長手方向
に沿って２分割されたようなチップ上導体膜の形状が好
適である。

【００１９】なお、本発明におけるチップ上導体膜は、
金属箔、スパッタ膜や蒸着膜、あるいは無電解メッキ膜
のいずれであってもよい。チップ上導体膜の形成に際し
てスパッタリングや蒸着や無電解メッキを行う場合に
は、チップ上電極の形成部位をレジスト膜等の適当なマ
スクで被覆する。無電解メッキは、本発明においてチッ
プ上導体膜の形成方法として特に有効である。これは、
メッキを施すための余分な配線が不要なので配線引回し
の負担が少ないこと、また余分な配線の分岐点が存在し
なくなることで、該分岐点における電気信号の反射が発
生せず、信号波形の歪みが抑えられることによる。

【００２０】次に、第２の電源プレーンのレイアウトの
工夫について説明する。本発明では、第２の電源プレー
ンの一端を半導体チップの四辺の少なくともひとつに沿
った延在部とし、接続部をこの延在部に形成する。最短
距離にて接続したいチップ上電極が半導体チップの四辺
の中の一部の辺のみに沿って存在する場合には、第２の
電源プレーンの一端も対応する一部の辺のみに沿って延
在されていればよい。しかし、搭載される半導体チップ
の種類によらず中継基板を汎用化するためには、四辺の
各々に沿って上記延在部が形成されていることが特に好
適である。上記延在部と反対側の他端の形状や長さにつ
いては、特に限定されるものではない。

【００２１】以上述べたような本発明の半導体パッケー
ジは、従来の製造装置を用いて製造することができる。
チップ上導体膜を用いる半導体パッケージの場合、チッ
プ上導体膜を形成する工程と、チップ上電極をこのチッ
プ上導体膜に接続する工程とが従来プロセスに追加され
る。しかし、電気接点が狭いチップ上電極から広いチッ
プ上導体膜に一旦変換されるので、チップ上導体膜から
接続部への接続手段の配設位置や配設数の設計に関して
自由度が高いというメリットがある。これに対し、第２
の電源プレーンのレイアウトを工夫する場合は、上記の
自由度に関するメリットはないが、従来プロセスのマス
クパターンの変更やワイヤボンダの動作の変更で対処で
きるため、工程数は一切増加しない。

【００２２】

【実施例】以下、本発明の具体的な実施例について、説
明する。

【００２３】実施例１ まず、本発明の半導体パッケージの構成の一例につい
て、図９および図１０を参照しながら説明する。図９に
示される半導体パッケージは、絶縁基板１の一方の主
面、すなわちチップ載置面上において導体膜２の加工に
より形成された電源プレーン（ＰＰ）２ｐ、グランドプ
レーン（ＧＰ）２ｇおよび一般信号線２ｓ₁ に対し、半
導体チップ１０の電極配列面に露出するチップ上電極１
１がそれぞれワイヤボンディングにより接続されたもの
である。なお本明細書中では、電源プレーン（ＰＰ）２
ｐ、グランドプレーン（ＧＰ）２ｇ、および一般信号線
２ｓ₁ の三者を「導体パターン」と総称することがあ
る。半導体チップ１０の電極配列面には、上記チップ上
電極１１を避けた領域にチップ上導体膜１２が形成され
ている。

【００２４】図示される例では、電源信号を取り扱うチ
ップ上電極１１と上記チップ上導体膜１２とが第１の接
続手段に相当するチップ／導体膜間ワイヤ１３を用いて
最短距離にて接続され、さらにチップ上導体膜１２と上
記電源プレーン（ＰＰ）２ｐとが第２の接続手段に相当
する導体膜／ＰＰ間ワイヤ１４を用いて最短距離にて接
続されている。ここで、半導体チップ１０はチップ載置
面の中央に置かれ、上記電源プレーン２ｐは該チップ載
置面の四隅から該半導体チップ１０の四隅の近傍に至る
４つの帯状領域として形成されている。したがって、上
記導体膜／ＰＰ間ワイヤ１４による最短距離の接続は、
半導体チップ１０の四隅近傍で達成されている。なお、
上記チップ載置面の大部分はソルダーレジスト層４で被
覆されており、導体パターンの接続部とは、該ソルダー
レジスト層４に開口された配線窓の内部を指す。たとえ
ば上記電源プレーン２ｐの接続部とは、上記半導体チッ
プ１０の対角線のほぼ延長上に開口された電源配線窓４
ｐの内部である。

【００２５】一方、グランド信号を取り扱うチップ上電
極１１は、第３の接続手段に相当するチップ／ＧＰ間ワ
イヤ１５を用いてグランドプレーン（ＧＰ）２ｇの接続
部に最短距離にて接続されている。ここで、グランドプ
レーン２ｐの接続部とは、半導体チップ１０の四辺に沿
ってその至近でソルダーレジスト層４に開口されたグラ
ンド配線窓４ｇの内部である。電源信号およびグランド
信号以外の信号（以下、一般信号と称する。）を取り扱
うチップ上電極１１は、チップ／一般信号線間ワイヤ１
６を用いて一般信号線２ｓ₁ の接続部に接続されてい
る。ここで、一般信号線２ｓ₁ の接続部とは、半導体チ
ップ１０の遠方にてソルダーレジスト層４に開口された
一般配線窓４ｓの内部である。

【００２６】ところで、上記グランドプレーン（ＧＰ）
２ｇと一般信号線２ｓ₁ は、絶縁基板１を貫通する貫通
ビアホール３を通じてその電気接点が基板実装面へ引き
出されている。この基板実装面の状態を図１０に示す。
この図は、前掲の図９に示したチップ載置面の表面をモ
ールド樹脂１７で被覆した後に、ハンダボール１８を配
した状態を示している。基板実装面に表出したビアホー
ル３の各々には、中継基板１の周辺部へ外部接続端子と
してのハンダボール１８を再配置させるための一般信号
線（後述の図３の符号２ｓ₂ ）が接続されており、基板
実装面の全面はチップ載置面と同様、ソルダーレジスト
層４で被覆されている。このソルダーレジスト層４は、
上記一般信号線２ｓ₂ の末端に形成されているのパッド
部の上で開口されており、この開口の内部がこれら一般
信号線２ｓ₂ とハンダボール１８との電気接点となされ
ている。

【００２７】上記のような構成によれば、寄生インダク
タンスへの寄与が最も大きい電源信号およびグランド信
号伝送用のボンディングワイヤが、従来に比べて大幅に
短縮されている。また、電源信号およびグランド信号以
外の信号に対応する一般信号線２ｓ₁ は半導体チップ１
０から遠方領域に形成されているが、この遠方領域では
電源信号とグランド信号に対応する信号線が不要となる
分、信号線の形成本数を減らすことができるので、信号
線同士がそれほど密集しない。したがって、半導体チッ
プ１０と一般信号線２ｓ₁ との距離を従来に比べて短縮
することができる。したがって本構成は、特にＣＭＯＳ
回路の電源／グランド・バウンスの抑制に極めて効果的
である。

【００２８】次に、上述の半導体パッケージの製造方法
について、図１ないし図１０を参照しながら説明する。
まず図１に示されるように、たとえばガラス繊維強化エ
ポキシ樹脂等の材料（比誘電率ε＝４．０）よりなる厚
さ４００μｍの絶縁基板１の両面に、たとえば厚さ３５
μｍのＣｕ箔が導体膜２として接着されたＢＧＡ中継基
板を用意した。なお、上記の例では導体膜２の構成材料
としてガラスエポキシ基板との熱膨張係数のマッチング
が良好なＣｕ箔を使用したが、絶縁基板１や導体膜２の
材料の組み合わせはこれに限られるものではない。

【００２９】次に、図２に示されるように、チップ載置
面と基板実装面との間で電気接続をとりたい所望の箇所
にたとえばドリル穿孔により貫通孔を形成し、孔の内部
にＣｕメッキを施すことにより貫通ビアホール３を形成
した。次に、チップ載置面および基板実装面の導体膜２
上にアクリル酸エステル系樹脂からなる図示されないレ
ジスト・パターンをフォトリソグラフィによりそれぞれ
形成し、このレジスト・パターンをマスクとして塩化第
二鉄水溶液を用いた導体膜２のウェットエッチングを行
った。この結果、チップ載置面側には図２に示されるよ
うな電源プレーン２ｐ、グランドプレーン２ｇ₁ および
線幅１００μｍの一般信号線２ｓ₁ が、また基板実装面
側には図３に示されるようなグランドプレーン２ｇ₂ と
線幅１００μｍの一般信号線２ｓ₂ とが形成された。な
お、上記電源プレーン２ｐとグランドプレーン２ｇ₁ の
面積比は、１：２とした。ただし、この面積比は所望の
電気特性に応じて適宜変更して構わない。また、基板実
装面側の一般信号線２ｓ₂ は、貫通ビアホール３の配列
をハンダボール配列に変換するための局所配線として用
いられるものであり、その末端にはパッド部を形成し
た。

【００３０】次に、上記レジスト・パターンを剥離した
後、チップ載置面と基板実装面にそれぞれ感光性エポキ
シ樹脂を塗布して厚さ約５０μｍのソルダーレジスト層
４を形成し、常法にしたがって選択露光と現像を行うこ
とにより各種の窓を形成した。これらの窓とは、中継基
板中央でグランドプレーン２ｇを表出させる矩形のチッ
プ実装窓４ｃ、その四辺の至近に開口され同じくグラン
ドプレーン２ｇの接続部を表出させる矩形のグランド配
線窓４ｇ、上記チップ実装窓４ｃから見てこれらグラン
ド配線窓４ｇのさらに外側に配され一般信号線２ｓ₁ の
接続部を表出させる矩形の一般配線窓４ｓ、および上記
チップ実装窓４ｃの四隅の延長上で電源プレーン２ｐの
接続部を表出させる矩形の電源配線窓４ｐである。

【００３１】次に、上記チップ実装窓４ｃの内部に導電
性接着剤としてたとえばＡｇペーストを塗布し、この上
に図５に示されるように半導体チップ１０をその電極配
列面を上向きとなるように置き、たとえば１７５℃，９
０分の熱処理条件で上記Ａｇペーストを硬化させ、半導
体チップ１０を接着した。上記半導体チップ１０は、電
極配列面の四辺に沿って多数のチップ上電極１１が配列
されたものであるが、これらチップ上電極１１の非形成
領域にはチップ上導体膜１２が形成されている。このチ
ップ上導体膜１２として、たとえば無電解メッキ法によ
り形成された厚さ約１０μｍのＣｕ膜を用いた。

【００３２】次に、上記半導体チップ１０のチップ上電
極１１と導体パターンの各接続部へのワイヤボンディン
グを図６ないし図９を参照しながら説明するが、各ワイ
ヤボンディングの順番はこれに限られるものではない。
まず、図６に示されるように、チップ上電極１１とチッ
プ上導体膜１２とをチップ／導体膜間ワイヤ１３を用い
て最短距離にて接続した。本実施例では、ここで接続さ
れるチップ上電極１１は電源信号電極である。また、チ
ップ／導体膜間ワイヤ１３としては、長さ約２５０μｍ
のＡｕワイヤを各電源信号電極につき１本使用した。

【００３３】次に、図７に示されるように、チップ上導
体膜１２と電源プレーン（ＰＰ）２ｐとを導体膜／ＰＰ
間ワイヤ１４を用いて接続した。この導体膜／ＰＰ間ワ
イヤ１４もＡｕワイヤである。上記接続は、半導体チッ
プ１０の電極配列面の四隅近傍と電源配線窓４ｐとの間
で行い、要したＡｕワイヤ１本当たりの長さは１ｍｍで
ある。ここでは、電気抵抗の上昇を抑えるために、導体
膜／ＰＰ間ワイヤ１４の本数を、チップ／導体膜間ワイ
ヤ１３の本数の２倍とした。ただし、この本数の比は所
望の電気特性に応じて適宜変更して構わない。

【００３４】次に、図８に示されるように、チップ上電
極１１とグランドプレーン（ＧＰ）２ｇとをチップ／Ｇ
Ｐ間ワイヤ１５を用いて最短距離にて接続した。ここで
接続されるチップ上電極は、グランド信号電極である。
また、チップ／ＧＰ間ワイヤ１５としては、長さ約６０
０μｍのＡｕワイヤを各グランド信号電極につき１本使
用した。さらに、図９に示されるように、チップ上電極
１１と一般信号線２ｓ₁ とをチップ／一般信号線間ワイ
ヤ１６を用いて接続した。ここで接続されるチップ上電
極は、一般信号電極である。また、チップ／一般信号線
間ワイヤ１６としては、長さ約２ｍｍのＡｕワイヤを各
一般信号電極につき１本使用した。

【００３５】このようにしてすべてのワイヤボンディン
グが終了した中継基板のチップ載置面を、図１０に示さ
れるようなモールド樹脂層１７で被覆した。このときの
モールド樹脂としては、たとえば比誘電率ε＝４．０の
エポキシ樹脂を使用した。さらに、基板実装面側では、
ハンダパッドに臨んで予め形成されていたソルダーレジ
スト層４の開口部位にハンダペーストを塗布し、該ハン
ダペーストが融解する温度、たとえば２００℃で熱処理
を行い、外部接続端子としてのハンダボール１８を形成
した。なお、ここではいわゆるウェットバック法による
ハンダボール１８の形成を説明したが、外部接続端子の
種類や形成方法はこれに限られるものではない。たとえ
ば、ワイヤ・ボンダを用いてパッド部の上にひとつずつ
ボールを形成したり、あるいは他の配列基板上に配列さ
れた金属球を転写することも可能である。以上の製造プ
ロセスは、従来のＢＧＡパッケージの製造に用いられる
製造装置を変更することなく、パターンの変更のみで対
応できる簡便なものである。

【００３６】実施例２ 本実施例では、実施例１と同様のチップ上導体膜１２を
グランド接続に使用した例について、図１１を参照しな
がら説明する。図１１には、半導体チップ１０の電極配
列面のみ示してある。この例では、グランド信号電極１
１_G とチップ上導体膜１２とがチップ／導体間ワイヤ１
３で接続されており、チップ上導体膜１２の四隅からは
これをグランドプレーン（ＧＰ）へ接続するためのチッ
プ／ＧＰ間ワイヤ１５が導出されている。なお、本実施
例における電源信号電極は、半導体チップ１０の外周の
至近にて電源プレーン（ＰＰ）と接続する必要がある。
したがって、半導体チップ１０の四辺の至近にその接続
部を配することができるよう、電源プレーン（ＰＰ）と
グランドプレーン（ＧＰ）のレイアウトは実施例１に示
したものを適宜変更することが望ましい。

【００３７】実施例３ 本実施例では、チップ上導体膜を半導体チップ１０の長
手方向に二分割し、分割される各々の領域をそれぞれ別
の電源系統への接続に使用した例について、図１２を参
照しながら説明する。図１２は、半導体チップ１０の電
極配列面を示す図である。この例では、チップ上導体膜
が長手方向中央で分割され、それぞれ第１チップ上導体
膜１２１と第２チップ上導体膜１２２とされている。上
記第１チップ上導体膜１２１には、第１電源信号電極１
１_P1がチップ／導体膜間ワイヤ１３で接続され、さらに
該第１チップ上導体膜１２１の両端部からはこれを第１
の電源プレーンＰＰ₁ へ接続するためのチップ／ＰＰ間
ワイヤ１４が導出されている。

【００３８】一方、上記第２チップ上導体膜１２２に
は、第２電源信号電極１１_P2がチップ／導体膜間ワイヤ
１３で接続され、さらに該第２チップ上導体膜１２２の
両端部からはこれを第２の電源プレーンＰＰ₂ へ接続す
るためのチップ／ＰＰ間ワイヤ１４が導出されている。
このような構成は、半導体チップ１０が電位の異なる２
系統の電源を使用している場合に用いると好適である。

【００３９】実施例４ 本実施例では、実施例３と同様に二分割されたチップ上
導体膜の各領域を、それぞれ電源接続とグランド接続に
使用した例について、図１３を参照しながら説明する。
図１３は、半導体チップ１０の電極配列面を示す図であ
る。この例において、上記第１チップ上導体膜１２１に
はグランド信号電極１１_G が、また第２チップ上導体膜
１２２には電源信号電極１１_P がそれぞれチップ／導体
膜間ワイヤ１３で接続されている。上記第１チップ上導
体膜１２１の両端部からはこれをグランドプレーンＧＰ
へ接続するためのチップ／ＧＰ間ワイヤ１５が導出さ
れ、また上記第２チップ上導体膜１２２の両端部からは
これを電源プレーンＰＰへ接続するためのチップ／ＰＰ
間ワイヤ１４が導出されている。

【００４０】かかる構成によれば、電源信号とグランド
信号にそれぞれ関与するボンディングワイヤの寄生イン
ダクタンスへの寄与分を平均化することが可能となる。
なお、本実施例においては、電源プレーン（ＰＰ）とグ
ランドプレーン（ＧＰ）の接続部を共に半導体チップ１
０の外周の至近に配することができるようなレイアウト
を適宜決定する必要がある。

【００４１】実施例５ 本実施例では、チップ上導体膜を用いずに、電源プレー
ンのレイアウトの工夫により接続長の短縮を可能とする
半導体パッケージの構造とその製造方法について説明す
る。本実施例の半導体パッケージは、図１６に示される
ように、絶縁基板２１の一方の主面、すなわちチップ載
置面上において導体膜の加工により形成された電源プレ
ーン（ＰＰ）２２ｐ、グランドプレーン（ＧＰ）２２ｇ
および一般信号線２２ｓに対し、半導体チップ２５の電
極配列面に露出するチップ上電極２６がそれぞれワイヤ
ボンディングにより接続されたものである。この接続
は、チップ載置面の大部分を覆うソルダーレジスト層２
４に設けられた電源配線窓２４ｐ、グランド配線窓２４
ｇ、および一般配線窓２４ｓをそれぞれ介して行われて
いる。一般信号線２２ｓの末端は、貫通ビアホール２３
を介して絶縁基板２１の裏面、すなわち基板実装面側へ
引き出されている。なお、グランドプレーン２２ｇに接
続される貫通ビアホール、および基板実装面におけるハ
ンダボール再配置用配線やハンダボールの配置について
は前述の実施例１に準ずるものとし、図示および説明は
省略する。

【００４２】上記電源プレーン２２ｐは、一端が半導体
チップ２５の四辺の各々に沿い、かつ他端が絶縁基板２
１の四隅へ向かって延在される略Ｌ字形のパターンに形
成されている。このうち、半導体チップ２５の四辺に沿
う延在部の一部が電源配線窓２４ｐの内部に接続部とし
て表出され、この部分とチップ上電極２６の中の電源信
号電極とが電源接続ワイヤ２７により最短距離にて接続
されている。上記グランドプレーン２２ｇについては、
上記電源プレーン２２ｐの接続部と半導体チップ２５と
の中間の領域においてグランド配線窓２４ｇの内部に表
出された部分が接続部とされている。この接続部とチッ
プ上電極２６の中のグランド信号電極とがグランド接続
ワイヤ２８により最短距離にて接続されている。一般信
号線２２ｓは、半導体チップ２５から見て上記電源プレ
ーン２２ｐを隔ててさらに遠方に配され、一般配線窓２
４ｓの内部に表出された部分が接続部とされている。こ
の接続部と残りのチップ上電極２６とが一般信号線接続
ワイヤ２９により最短距離にて接続されている。

【００４３】かかる構成によれば、実施例１の場合のよ
うにグランド接続と電源接続の接続長を同時に短縮する
ことは困難であるが、それでも従来品に比べて大幅な接
続長の短縮が可能となり、ボンディングに伴う寄生イン
ダクタンスを低減させることができる。

【００４４】次に、本実施例の半導体パッケージの製造
方法について、図１４ないし図１６を参照しながら説明
する。まず、図１４に示されるように、絶縁基板２１の
チップ載置面側の導体膜をパターニングし、電源プレー
ン（ＰＰ）２２ｐとグランドプレーン（ＧＰ）２２ｇを
形成した。ここで、上記電源プレーン２２ｐの線幅ｗ
１，ｗ２はたとえば４００μｍ、チップ実装域Ｃとの間
の最短幅ｗ３，ｗ４はたとえば３００μｍとした。次
に、図１５に示されるように、絶縁基板２１の両面にソ
ルダーレジスト層２４を形成した。チップ実装面側のソ
ルダーレジスト層２４については、チップ実装域Ｃを表
出させるチップ実装窓２４ｃ、電源プレーン２２ｐを一
部表出させる電源配線窓２４ｐ、グランドプレーン２２
ｇを一部表出させるグランド配線窓２４ｇ、一般信号線
２２ｓを一部表出させる一般配線窓２４ｓを形成した。
電源接続窓２４ｐ、およびグランド接続窓２４ｇの開口
幅ｗ５，ｗ６は、たとえば１００μｍとした。

【００４５】この後、前掲の図１６に示したように上記
チップ実装窓２４ｃの内部にＡｇペーストを用いて半導
体チップ２５を接着し、ワイヤボンディングを施し、さ
らに図示されないモールド樹脂層を形成して、半導体パ
ッケージを完成させた。かかる半導体パッケージの製造
方法には、チップ上導体膜を用いた前述の実施例１と異
なり、従来プロセスと比べても工数が変わらず、製造設
備も従来と同じものが使用できるというメリットがあ
る。

【００４６】実施例６ 本実施例では、実施例５の変形例として、電源プレーン
のレイアウトをさらに変化させた半導体パッケージの構
造とその製造方法について説明する。本実施例の半導体
パッケージは、図１９に示されるように、絶縁基板３１
の一方の主面、すなわちチップ載置面上において導体膜
の加工により形成された電源プレーン（ＰＰ）３２ｐ、
グランドプレーン（ＧＰ）３２ｇおよび一般信号線２２
ｓに対し、半導体チップ３５の電極配列面に露出するチ
ップ上電極３６がそれぞれワイヤボンディングにより接
続されたものである。この接続は、チップ載置面の大部
分を覆うソルダーレジスト層３４に設けられた電源配線
窓３４ｐ、グランド配線窓３４ｇ、および一般配線窓３
４ｓをそれぞれ介して行われている。一般信号線３２ｓ
の末端は、貫通ビアホール３３を介して絶縁基板３１の
裏面、すなわち基板実装面側へ引き出されている。な
お、グランドプレーン３２ｇに接続される貫通ビアホー
ル、および基板実装面におけるハンダボール再配置用配
線やハンダボールの配置については前述の実施例１に準
ずるものとし、説明は省略する。

【００４７】上記電源プレーン３２ｐは、一端が半導体
チップ３５の四辺の各々に沿い、かつ他端が絶縁基板３
１の四辺の中央へ向かって延在される略Ｔ字形のパター
ンに形成されている。このうち、半導体チップ３５の四
辺に沿う延在部の一部が電源配線窓３４ｐの内部に接続
部として表出され、この部分とチップ上電極３６の中の
電源信号電極とが電源接続ワイヤ３７により最短距離に
て接続されている。上記グランドプレーン３２ｇについ
ては、上記電源プレーン３２ｐの接続部と半導体チップ
３５との中間の領域においてグランド配線窓３４ｇの内
部に表出された部分が接続部とされている。この接続部
とチップ上電極３６の中のグランド信号電極とがグラン
ド接続ワイヤ３８により最短距離にて接続されている。
一般信号線３２ｓは、半導体チップ３５から見て上記電
源プレーン３２ｐを隔てた遠方であって、かつ該電源プ
レーン３２ｐを挟んで両側に配され、一般配線窓３４ｓ
の内部に表出された部分が接続部とされている。この接
続部と残りのチップ上電極３６とが一般信号線接続ワイ
ヤ３９により最短距離にて接続されている。

【００４８】かかる構成によれば、実施例１の場合のよ
うにグランド接続と電源接続の接続長を同時に短縮する
ことは困難であるが、それでも従来品に比べて大幅な接
続長の短縮が可能となり、ボンディングに伴う寄生イン
ダクタンスを低減させることができる。なお、前述の実
施例５と本実施例６の半導体パッケージは、基板実装面
側における電源接続用のハンダボールの形成位置の違い
に応じて使い分けることができる。すなわち、電源接続
用のハンダボールを基板実装面の四隅近傍に形成したい
場合には、実施例５の半導体パッケージが適しており、
基板実装面の四辺の中央近傍に形成したい場合には、実
施例６の半導体パッケージが適している。この組み合わ
せを逆にすると、基板実装面におけるハンダボール再配
置用配線の長さが大となり、この配線によるインダクタ
ンス成分の増大により電気特性の劣化が懸念されるから
である。

【００４９】次に、本実施例の半導体パッケージの製造
方法について、図１７ないし図１９を参照しながら説明
する。まず、図１７に示されるように、絶縁基板３１の
チップ載置面側の導体膜をパターニングし、電源プレー
ン（ＰＰ）３２ｐとグランドプレーン（ＧＰ）３２ｇを
形成した。ここで、上記電源プレーン３２ｐの線幅ｗ
１，ｗ２はたとえば４００μｍ、チップ実装域Ｃとの間
の最短幅ｗ３，ｗ４はたとえば３００μｍとした。次
に、図１８に示されるように、絶縁基板３１の両面にソ
ルダーレジスト層３４を形成した。チップ実装面側のソ
ルダーレジスト層３４については、チップ実装域Ｃを表
出させるチップ実装窓３４ｃ、電源プレーン３２ｐを一
部表出させる電源配線窓３４ｐ、グランドプレーン３２
ｇを一部表出させるグランド配線窓２４ｇ、一般信号線
３２ｓを一部表出させる一般配線窓３４ｓを形成した。
電源接続窓３４ｐ、およびグランド接続窓３４ｇの開口
幅ｗ５，ｗ６は、たとえば１００μｍとした。

【００５０】この後、前掲の図１９に示したように上記
チップ実装窓３４ｃの内部にＡｇペーストを用いて半導
体チップ３５を接着し、ワイヤボンディングを施し、さ
らに図示されないモールド樹脂層を形成して、半導体パ
ッケージを完成させた。かかる半導体パッケージの製造
方法には、チップ上導体膜を用いた前述の実施例１と異
なり、従来プロセスと比べても工数が変わらず、製造装
置も同じものが使用できるというメリットがある。

【００５１】以上、本発明を６例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。例に何ら限定されるものではない。たと
えば、上述の実施例ではＢＧＡパッケージを前提とした
説明を行ったが、外部接続端子はボールに限られず、ピ
ン等の他の形状を有するものであっても構わない。ま
た、中継基板も上述のような低コストの両面基板に限ら
れず、数層の絶縁基板と内部配線層を用いてビアホール
の再配置を行う多層基板であってもよい。チップ上導体
膜には、モールド樹脂層に含まれるα線源から半導体チ
ップの内部回路を保護するα線シールド膜としての機能
も期待できる。したがって、実施例５や実施例６のよう
にチップ上電極を直接に絶縁基板上の導体パターンへボ
ンディングする場合であっても、半導体チップの電極配
列面にチップ上導体膜を形成しておいてもよい。この
他、中継基板のチップ載置面上における導体膜パターン
の形状やレイアウト、チップ上導体膜の形状やこれを分
割形成する際の各領域のレイアウト、各部の膜厚や寸
法、使用する材料、各部の形成方法等の細部について
は、本発明の趣旨を逸脱しない範囲で適宜変更、選択、
組合せが可能である。

【００５２】

【発明の効果】以上の説明からも明らかなように、本発
明の半導体パッケージでは、半導体チップの電極配列面
上のチップ上電極の一部が、該半導体チップの至近にて
中継基板のチップ載置面上に形成された所望の導体パタ
ーンと最短距離にて接続されるので、この電極の信号接
続にかかわる寄生インダクタンスを低減させることがで
きる。特に、半導体チップの電位の異なる２種類の電源
プレーンの一方あるいは両方を最短距離にて接続する
と、寄生インダクタンスの低減効果が大きい。これによ
り、たとえばＣＭＯＳ回路の電源／グラント・バウンス
を抑制することができる。電源信号以外の一般信号を取
り扱うチップ上電極は、従来どおり半導体チップから遠
方の一般信号線へ接続するが、本発明では遠方に配され
る信号線の数を従来に比べて削減できるため、一般信号
線の接続部を半導体チップにより近づけ、これによりボ
ンディングワイヤ長を短縮してインダクタンスを低減す
ることができる。

【００５３】上記の接続を半導体チップの電極配列面に
形成されたチップ上導体膜を経由して行えば、複数の信
号電極に関する接続長の短縮を、比較的大きな自由度を
もって実現することができる。チップ上導体膜が単一領
域からなる場合には、第１の電源プレーンと第２の電源
プレーンのいずれか一方を、またチップ上導体膜が互い
に電気的に接続されない複数領域からなる場合には、同
時に異種の信号を経由させることができる。さらに、中
継基板上における導体パターンのレイアウトを工夫すれ
ば、従来プロセスと同じ工数でより容易に接続長を短縮
することができる。このように本発明は、中継基板上に
おける半導体チップの実装形態の工夫を通じて、ＢＧＡ
パッケージのように多数の外部接続端子がファインピッ
チで配列された半導体パッケージの性能を高めるもので
あり、産業上の価値は極めて高い。

【図面の簡単な説明】

【図１】加工前のＢＧＡ用中継基板を示す斜視図であ
る。

【図２】本発明の半導体パッケージの製造プロセスの一
例において、上記ＢＧＡ用中継基板のチップ載置面側の
導体膜のパターニング状態を示す斜視図である。

【図３】上記ＢＧＡ用中継基板の基板実装面側の導体膜
のパターニング状態を示す斜視図である。

【図４】上記ＢＧＡ用中継基板の両面にソルダーレジス
ト層を形成した状態を示す斜視図である。

【図５】電極配列面にチップ上導体膜を設けた半導体チ
ップをグランドプレーン上に実装した状態を示す斜視図
である。

【図６】上記半導体チップのチップ上電極の一部とチッ
プ上導体膜とをワイヤボンディングした状態を示す斜視
図である。

【図７】上記チップ上導体膜と電源プレーンとをワイヤ
ボンディングした状態を示す斜視図である。

【図８】上記チップ上電極の他の一部とグランドプレー
ンとをワイヤボンディングした状態を示す斜視図であ
る。

【図９】残りのチップ上電極と一般信号線とをワイヤボ
ンディングした状態を示す斜視図である。

【図１０】上記ＢＧＡ用中継基板の基板実装面にハンダ
ボールを形成した状態を示す斜視図である。

【図１１】チップ上導体膜をグランド接続に用いる例を
示す半導体チップの上面図である。

【図１２】２分割したチップ上導体膜を２系統の電源接
続に用いる例を示す半導体チップの上面図である。

【図１３】２分割したチップ上導体膜をグランド接続と
電源接続に用いる例を示す半導体チップの上面図であ
る。

【図１４】本発明の半導体パッケージの製造プロセスの
他の例において、ＢＧＡ用中継基板のチップ載置面側の
導体膜をパターニングし、チップ実装域の各辺近傍から
基板の四隅へかけて延在される電源プレーンを形成した
状態を示す斜視図である。

【図１５】図１４のＢＧＡ用中継基板の両面にソルダー
レジスト層を形成した状態を示す斜視図である。

【図１６】図１５のＢＧＡ用中継基板に半導体チップを
実装し、ワイヤボンディングを行った状態を示す斜視図
である。

【図１７】本発明の半導体パッケージの製造プロセスの
さらに他の例において、ＢＧＡ用中継基板のチップ載置
面側の導体膜をパターニングし、チップ実装域の各辺近
傍から基板の各辺中央へかけて延在される電源プレーン
を形成した状態を示す斜視図である。

【図１８】図１７のＢＧＡ用中継基板の両面にソルダー
レジスト層を形成した状態を示す斜視図である。

【図１９】図１８のＢＧＡ用中継基板に半導体チップを
実装し、ワイヤボンディングを行った状態を示す斜視図
である。

【図２０】従来のＢＧＡ用中継基板上で半導体チップが
ワイヤボンディングされた状態を示す上面図である。

【図２１】ＣＭＯＳ回路において電源部とグランド部の
寄生インダクタンスにより貫通電流が流れる現象を説明
する等価回路図である。

【図２２】ＣＭＯＳ回路の入力電圧、貫通電流、出力電
圧の経時変動を示すグラフである。

【符号の説明】

１，２１，３１…絶縁基板 ２…導体膜 ２ｐ，２２
ｐ，３２ｐ…電源プレーン ２ｇ₁ ，２ｇ₂ ，２２ｇ，３２ｇ…グランドプレーン
２ｓ₁ ，２ｓ₂ ，２２ｓ，３２ｓ…一般信号線 ３，２
３，３３…貫通ビアホール ４，２４，３４…ソルダー
レジスト層 ４ｐ，２４ｐ，３４ｐ…電源配線窓 ４
ｇ，２４ｇ，３４ｇ…グランド配線窓 ４ｓ，２４ｓ，
３４ｓ…一般配線窓 ４ｃ，２４ｃ，３４ｃ…チップ実
装窓 １０，２５，３５…半導体チップ １１，２６，
３６…チップ上電極 １１_P …電源信号電極 １１_P1…
第１電源信号電極 １１_P2…第２電源信号電極 １１_G
…グランド信号電極 １２…チップ上導体膜 １３…チ
ップ／導体膜間ワイヤ １４…導体膜／ＰＰ間ワイヤ
１５…チップ／ＧＰ間ワイヤ １６…チップ／一般信号線間ワイヤ １７…モールド樹
脂層 １８…ハンダボール ２７，３７…電源接続ワイ
ヤ ２８，３８…グランド接続ワイヤ ２９，３９…一
般信号線接続ワイヤ １２１…第１チップ上導体膜 １
２２…第２チップ上導体膜

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半導体チップを実装するための複数の導
   体パターンが形成されたチップ載置面を一方の主面とす
   る中継基板と、 前記複数の導体パターンの中の第１の電源プレーン上
   に、チップ上電極が配列された電極配列面を上向きにし
   て接着される半導体チップと、 前記チップ上電極と前記導体パターンとを電気的に接続
   する接続手段とを有する半導体パッケージであって、 前記導体パターンの一部は前記半導体チップの外周の至
   近に接続部を有し、該接続部とこれに対応するチップ上
   電極とが前記接続手段により最短距離にて接続されてい
   ることを特徴とする半導体パッケージ。
2. 【請求項２】 前記半導体チップの外周の至近に接続部
   を有する前記導体パターンが前記第１の電源プレーンお
   よび該第１の電源プレーンと電位の異なる第２の電源プ
   レーンであり、これら以外の導体パターンは該半導体チ
   ップから離れた領域に接続部を有することを特徴とする
   請求項１記載の半導体パッケージ。
3. 【請求項３】 前記半導体チップは、前記電極配列面上
   における前記チップ上電極の非形成部にチップ上導体膜
   を備え、 前記接続手段は、該チップ上電極の一部を該チップ上導
   体膜へ最短距離にて接続する第１の接続手段と、 該チップ上導体膜を前記半導体チップの外周の至近に配
   された前記導体パターンの接続部へ最短距離にて接続す
   る第２の接続手段とを含むことを特徴とする請求項１ま
   たは請求項２に記載の半導体パッケージ。
4. 【請求項４】 前記チップ上導体膜が単一領域からなる
   とき、前記チップ上電極の中の第１の電源信号電極また
   はこれと電位の異なる第２の電源信号電極のいずれか一
   方が前記第１の接続手段と前記第２の接続手段とを用い
   該チップ上導体膜を経由して前記導体パターンの中の前
   記第１の電源プレーンまたは前記第２の電源プレーンの
   いずれか一方に接続され、他方のチップ上電極が該チッ
   プ上導体膜を経由せずに第３の接続手段を用いて他方の
   導体パターンに接続されることを特徴とする請求項３記
   載の半導体パッケージ。
5. 【請求項５】 前記第２の接続手段の数が前記第１の接
   続手段の数よりも大であることを特徴とする請求項３記
   載の半導体パッケージ。
6. 【請求項６】 前記チップ上導体膜は互いに電気的に接
   続されない複数領域からなり、個々の領域には異種の信
   号に対応するチップ上電極がそれぞれ前記第１の接続手
   段を介して接続され、これら個々の領域は異種の信号に
   対応する導体パターンにそれぞれ前記第２の接続手段を
   介して接続されていることを特徴とする請求項３記載の
   半導体パッケージ。
7. 【請求項７】 前記チップ上導体膜は２つの領域からな
   り、前記チップ上電極の中の第１の電源信号電極が前記
   第１の接続手段と前記第２の接続手段とを用い該領域の
   一方を経由して前記第１の電源プレーンに接続され、第
   ２の電源信号電極が前記第１の接続手段と前記第２の接
   続手段とを用いて該領域の他方を経由して前記第２の電
   源プレーンに接続されていることを特徴とする請求項６
   記載の半導体パッケージ。
8. 【請求項８】 前記接続手段がボンディングワイヤであ
   ることを特徴とする請求項１記載の半導体パッケージ。
9. 【請求項９】 前記チップ上導体膜が無電解メッキ膜で
   あることを特徴とする請求項３記載の半導体パッケー
   ジ。
10. 【請求項１０】 前記第２の電源プレーンはその一端が
    前記半導体チップの四辺の少なくともひとつに沿った延
    在部とされ、前記接続部が該延在部に形成されているこ
    とを特徴とする請求項２記載の半導体パッケージ。
11. 【請求項１１】 前記第１の電源プレーンの接続部が、
    前記半導体チップと前記第２の電源プレーンの接続部と
    の間に配されていることを特徴とする請求項９記載の半
    導体パッケージ。
12. 【請求項１２】 中継基板の少なくとも一方の主面にお
    いてその表面に積層された導体膜をパターニングするこ
    とにより複数の導体パターンを形成する第１工程と、 前記導体パターンの一部について、チップ実装域の外周
    の至近に接続部を形成する第２工程と、 半導体チップを、そのチップ上電極が配列された電極配
    列面を上向きにして前記導体パターンの中の第１の電源
    プレーンに接着する第３工程と、 前記接続部とこれに対応する前記チップ上電極とを前記
    接続手段を用いて最短距離にて接続する第４工程とを有
    することを特徴とする半導体パッケージの製造方法。
13. 【請求項１３】 前記半導体チップの電極配列面には前
    記チップ上電極の非形成部位に予めチップ上導体膜を形
    成しておき、 前記第４工程では、前記チップ上電極の一部を前記チッ
    プ上導体膜へ第１の接続手段を用いて接続すると共に、
    該チップ上導体膜を前記半導体チップの外周の至近に配
    された前記導体パターンの接続部へ第２の接続手段を用
    いて接続することを特徴とする請求項１２記載の半導体
    パッケージの製造方法。