JP3267409B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、超高速ＬＳＩを搭載するパッケージに適用
して有効な技術に関する。
関し、特に、超高速ＬＳＩを搭載するパッケージに適用
して有効な技術に関する。
【０００２】
【従来の技術】ＧａＡｓ（ガリウムヒ素）ＬＳＩなどの
高速ＬＳＩは、伝送分野を始めとする多くの分野で使用
されているが、近年、その処理速度は高速化の一途を辿
っており、特に、光通信などの高速ディジタル伝送分野
においては、その伝送速度が１〔Gbit/s〕をはるかに超
え、１０〔Gbit/s〕の伝送速度を持った超高速ＬＳＩも
実用化されつつある。
高速ＬＳＩは、伝送分野を始めとする多くの分野で使用
されているが、近年、その処理速度は高速化の一途を辿
っており、特に、光通信などの高速ディジタル伝送分野
においては、その伝送速度が１〔Gbit/s〕をはるかに超
え、１０〔Gbit/s〕の伝送速度を持った超高速ＬＳＩも
実用化されつつある。
【０００３】このような超高速ＬＳＩを形成した半導体
チップを搭載するパッケージを設計するに際しては、パ
ッケージ内部の信号伝送線路の特性インピーダンスを如
何にして整合させるかが重要な課題となる。これは、高
周波信号を伝送する際に信号伝送線路の特性インピーダ
ンスが不整合になると、信号の反射や波形歪などの伝送
損失が生じて良好な伝送特性が得られなくなるからであ
る。なお、このインピーダンスマッチングに対処した高
周波パッケージの例として、特公平２−１６５８２号公
報がある。
チップを搭載するパッケージを設計するに際しては、パ
ッケージ内部の信号伝送線路の特性インピーダンスを如
何にして整合させるかが重要な課題となる。これは、高
周波信号を伝送する際に信号伝送線路の特性インピーダ
ンスが不整合になると、信号の反射や波形歪などの伝送
損失が生じて良好な伝送特性が得られなくなるからであ
る。なお、このインピーダンスマッチングに対処した高
周波パッケージの例として、特公平２−１６５８２号公
報がある。
【０００４】図２１は、超高速ＬＳＩに内蔵される回路
の一例を示す論理ブロック図である。
の一例を示す論理ブロック図である。
【０００５】この回路は、４ビットの並列データ信号を
時間的に多重化して出力する多重化回路であって、入力
端子Ｄin１〜Ｄin４から入力された各データ信号（Ｄ）
は、データ入力バッファ１０２を通じてフリップフロッ
プ回路１０３に取り込まれ、ここで信号同期が行われた
後、ラッチ回路とセレクタ回路とで構成された２：１多
重化回路１０４，１０５により２ビット毎に多重化さ
れ、さらにフリップフロップ回路１０６によってクロッ
ク同期が取られた後、出力バッファ１０７を通じて出力
される。
時間的に多重化して出力する多重化回路であって、入力
端子Ｄin１〜Ｄin４から入力された各データ信号（Ｄ）
は、データ入力バッファ１０２を通じてフリップフロッ
プ回路１０３に取り込まれ、ここで信号同期が行われた
後、ラッチ回路とセレクタ回路とで構成された２：１多
重化回路１０４，１０５により２ビット毎に多重化さ
れ、さらにフリップフロップ回路１０６によってクロッ
ク同期が取られた後、出力バッファ１０７を通じて出力
される。
【０００６】また、クロック入力バッファ１０１を通じ
て回路に取り込まれたクロック信号は、分周回路１０
８，１０８によりそれぞれ２分周が行われ、内部同期を
行う１／２および１／４の周波数に分周されたクロック
を生成する。１／４の周波数に分周されたクロックは、
入力データ信号を出力するための外部回路を同期化する
ために、出力バッファ１１０を通じて外部に出力され
る。さらに、内部回路をリセットするために入力バッフ
ァ１０９を通じてリセット信号（Ｒ）が取り込まれ、分
周回路１０８により生成された内部クロック間の位相調
整が行われる。
て回路に取り込まれたクロック信号は、分周回路１０
８，１０８によりそれぞれ２分周が行われ、内部同期を
行う１／２および１／４の周波数に分周されたクロック
を生成する。１／４の周波数に分周されたクロックは、
入力データ信号を出力するための外部回路を同期化する
ために、出力バッファ１１０を通じて外部に出力され
る。さらに、内部回路をリセットするために入力バッフ
ァ１０９を通じてリセット信号（Ｒ）が取り込まれ、分
周回路１０８により生成された内部クロック間の位相調
整が行われる。
【０００７】上記のような多重化回路においては、デー
タ出力およびクロック入力が最高速な部分となる。従っ
て、これらの信号の入出力特性を充分な整合を持った系
で構成することが最重要課題となる。
タ出力およびクロック入力が最高速な部分となる。従っ
て、これらの信号の入出力特性を充分な整合を持った系
で構成することが最重要課題となる。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
超高速ＬＳＩパッケージは、半導体チップを含めたパッ
ケージ内部の信号伝送線路全体のインピーダンス整合に
ついて充分な配慮がなされていないため、伝送速度が１
０〔Gbit/s〕を超えるような超高速ＬＳＩを搭載するに
は不適当であった。
超高速ＬＳＩパッケージは、半導体チップを含めたパッ
ケージ内部の信号伝送線路全体のインピーダンス整合に
ついて充分な配慮がなされていないため、伝送速度が１
０〔Gbit/s〕を超えるような超高速ＬＳＩを搭載するに
は不適当であった。
【０００９】本発明の目的は、パッケージ内部の信号伝
送線路全体の特性インピーダンスを良好に整合させた超
高速ＬＳＩパッケージを提供することにある。
送線路全体の特性インピーダンスを良好に整合させた超
高速ＬＳＩパッケージを提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
とおりである。
発明のうち、代表的なものの概要を説明すれば、下記の
とおりである。
【００１２】(1).請求項１記載の発明は、所定の特性を
有する伝送線路を形成したパッケージ基板の主面上に半
導体チップをフェイスダウン方式で実装する半導体集積
回路装置において、前記伝送線路の一端を前記半導体チ
ップの主面に形成した電極パッドの直下まで延在し、こ
の一端と前記電極パッドとをバンプ電極を介して電気的
に接続すると共に、前記パッケージ基板の主面の外周部
に延在した前記伝送線路の他端に外部リードを接合した
ものである。
有する伝送線路を形成したパッケージ基板の主面上に半
導体チップをフェイスダウン方式で実装する半導体集積
回路装置において、前記伝送線路の一端を前記半導体チ
ップの主面に形成した電極パッドの直下まで延在し、こ
の一端と前記電極パッドとをバンプ電極を介して電気的
に接続すると共に、前記パッケージ基板の主面の外周部
に延在した前記伝送線路の他端に外部リードを接合した
ものである。
【００１３】(2).請求項３記載の発明は、請求項１記載
の半導体集積回路装置において、パッケージ基板を３層
の絶縁基板で構成し、前記伝送線路が形成された第１の
絶縁基板とその下層の第２の絶縁基板との間に第１の接
地導体を形成し、前記第２の絶縁基板とその下層の第３
の絶縁基板との間に電源導体を形成し、前記第３の絶縁
基板の裏面に第２の接地導体を形成し、前記第１の接地
導体と前記第２の接地導体とを前記第２の絶縁基板およ
び前記第３の絶縁基板にそれぞれ形成したスルーホール
を介して電気的に接続したものである。
の半導体集積回路装置において、パッケージ基板を３層
の絶縁基板で構成し、前記伝送線路が形成された第１の
絶縁基板とその下層の第２の絶縁基板との間に第１の接
地導体を形成し、前記第２の絶縁基板とその下層の第３
の絶縁基板との間に電源導体を形成し、前記第３の絶縁
基板の裏面に第２の接地導体を形成し、前記第１の接地
導体と前記第２の接地導体とを前記第２の絶縁基板およ
び前記第３の絶縁基板にそれぞれ形成したスルーホール
を介して電気的に接続したものである。
【００１４】(3).請求項６記載の発明は、請求項１記載
の半導体集積回路装置において、半導体チップ内に入力
回路、入力信号終端抵抗および容量をそれぞれ形成し、
電極パッドに対して前記入力回路と前記入力信号終端抵
抗の一端とを並列に接続し、前記入力信号終端抵抗の他
端を前記容量の一端に接続し、前記容量の他端を接地電
位に接続し、前記入力信号終端抵抗と前記入力回路のイ
ンピーダンスとの並列インピーダンスを所定の値に設定
したものである。
の半導体集積回路装置において、半導体チップ内に入力
回路、入力信号終端抵抗および容量をそれぞれ形成し、
電極パッドに対して前記入力回路と前記入力信号終端抵
抗の一端とを並列に接続し、前記入力信号終端抵抗の他
端を前記容量の一端に接続し、前記容量の他端を接地電
位に接続し、前記入力信号終端抵抗と前記入力回路のイ
ンピーダンスとの並列インピーダンスを所定の値に設定
したものである。
【００１５】
【作用】上記した手段(1) によれば、パッケージ基板上
に形成した伝送線路の一端を半導体チップの電極パッド
直下まで延在し、他端をパッケージ基板の外周部に延在
することにより、外部リードからパッケージ基板の伝送
線路を経て半導体チップの電極パッドに到るまでの伝送
特性を良好に保存することができる。
に形成した伝送線路の一端を半導体チップの電極パッド
直下まで延在し、他端をパッケージ基板の外周部に延在
することにより、外部リードからパッケージ基板の伝送
線路を経て半導体チップの電極パッドに到るまでの伝送
特性を良好に保存することができる。
【００１６】上記した手段(2) によれば、第１の接地導
体と第２の接地導体とをスルーホールを介して電気的に
接続することにより、接地電位の安定化を図ることが可
能となる。また、電源導体を第１の接地導体と第２の接
地導体とで挟むことにより、電源導体と第１の接地導体
および第２の接地導体との間に形成される容量によっ
て、電源電位の安定化を図ることが可能となる。
体と第２の接地導体とをスルーホールを介して電気的に
接続することにより、接地電位の安定化を図ることが可
能となる。また、電源導体を第１の接地導体と第２の接
地導体とで挟むことにより、電源導体と第１の接地導体
および第２の接地導体との間に形成される容量によっ
て、電源電位の安定化を図ることが可能となる。
【００１７】上記した手段(3) によれば、容量を半導体
チップ内に形成することにより、半導体チップの外部に
設ける場合に比べて容量と終端抵抗とを接続する配線長
を短縮することができるので、半導体集積回路装置の扱
う周波数が高くなった場合でも良好なインピーダンス整
合を取ることが可能となる。
チップ内に形成することにより、半導体チップの外部に
設ける場合に比べて容量と終端抵抗とを接続する配線長
を短縮することができるので、半導体集積回路装置の扱
う周波数が高くなった場合でも良好なインピーダンス整
合を取ることが可能となる。
【００１８】
【実施例】以下、実施例により本発明を詳述する。な
お、実施例を説明するための全図において、同一の機能
を有するものは同一の符号を付け、その繰り返しの説明
は省略する。
お、実施例を説明するための全図において、同一の機能
を有するものは同一の符号を付け、その繰り返しの説明
は省略する。
【００１９】（実施例１）図３は、本発明の一実施例で
ある半導体集積回路装置の概略平面図、図４は、同じく
概略断面図である。
ある半導体集積回路装置の概略平面図、図４は、同じく
概略断面図である。
【００２０】本実施例の半導体集積回路装置は、アルミ
ナ、窒化アルミニウムなどのセラミックで構成されたパ
ッケージ基板２０４の主面の中央部に半導体チップ２０
１をフェイスダウンボンディングした超高速ＬＳＩパッ
ケージである。半導体チップ２０１はＧａＡｓ基板、ま
たはＧａＡｓ基板をサファイアなどの絶縁基板上に張り
合わせたＳＯＩ基板で構成されている。この半導体チッ
プ２０１の主面には前記図２１に示した多重化回路を含
む超高速論理ＬＳＩが形成されている。
ナ、窒化アルミニウムなどのセラミックで構成されたパ
ッケージ基板２０４の主面の中央部に半導体チップ２０
１をフェイスダウンボンディングした超高速ＬＳＩパッ
ケージである。半導体チップ２０１はＧａＡｓ基板、ま
たはＧａＡｓ基板をサファイアなどの絶縁基板上に張り
合わせたＳＯＩ基板で構成されている。この半導体チッ
プ２０１の主面には前記図２１に示した多重化回路を含
む超高速論理ＬＳＩが形成されている。
【００２１】上記パッケージ基板２０４の主面には、所
定の伝送特性を有する複数の信号伝送線路２０３が半導
体チップ２０１の搭載領域を中心にして放射状に形成さ
れている。また、各信号伝送線路２０３の両側には、そ
れよりも幅の広い接地導体２０６が形成されている。す
なわち、このパッケージ基板２０４は、その主面に信号
伝送線路２０３と接地導体２０６とを交互に配置したコ
プレーナ構造を有している。
定の伝送特性を有する複数の信号伝送線路２０３が半導
体チップ２０１の搭載領域を中心にして放射状に形成さ
れている。また、各信号伝送線路２０３の両側には、そ
れよりも幅の広い接地導体２０６が形成されている。す
なわち、このパッケージ基板２０４は、その主面に信号
伝送線路２０３と接地導体２０６とを交互に配置したコ
プレーナ構造を有している。
【００２２】上記信号伝送線路２０３および接地導体２
０６のそれぞれの一端は、半導体チップ２０１の主面の
直下まで延在され、バンプ電極２０２を介して半導体チ
ップ２０１の電極パッド（図示せず）と電気的に接続さ
れている。また、信号伝送線路２０３および接地導体２
０６のそれぞれの他端は、パッケージ基板２０４の外周
部まで延在され、ＬＳＩパッケージを後述する実装基板
に接続するための外部リード２０５と電気的に接続され
ている。
０６のそれぞれの一端は、半導体チップ２０１の主面の
直下まで延在され、バンプ電極２０２を介して半導体チ
ップ２０１の電極パッド（図示せず）と電気的に接続さ
れている。また、信号伝送線路２０３および接地導体２
０６のそれぞれの他端は、パッケージ基板２０４の外周
部まで延在され、ＬＳＩパッケージを後述する実装基板
に接続するための外部リード２０５と電気的に接続され
ている。
【００２３】図１は、上記ＬＳＩパッケージの構成をよ
り詳細に示す平面図、図２は、同じく断面図である。
り詳細に示す平面図、図２は、同じく断面図である。
【００２４】パッケージ基板２０４は、セラミック３層
構造で構成され、その表面と裏面と各層間面とを含めて
合計４層の導体層が形成されている。表面の第１導体層
は、前述した信号伝送線路２０３および接地導体２０６
と電源導体２１７とからなる。また、第２導体層は接地
導体２０７、第３導体層は電源導体２０８、裏面の第４
導体層は接地導体２０９からなる。
構造で構成され、その表面と裏面と各層間面とを含めて
合計４層の導体層が形成されている。表面の第１導体層
は、前述した信号伝送線路２０３および接地導体２０６
と電源導体２１７とからなる。また、第２導体層は接地
導体２０７、第３導体層は電源導体２０８、裏面の第４
導体層は接地導体２０９からなる。
【００２５】上記第１〜第４導体層は、タングステンな
どの高融点金属からなり、第１導体層（信号伝送線路２
０３、接地導体２０６および電源導体２１７）の表面に
は、下層から順にＮｉおよびＡｕのメッキが施されてい
る。また、第１導体層の接地導体２０６、第２導体層
（接地導体２０７）および第４導体層（接地導体２０
９）は、スルーホール２１６を通じて互いに接続され、
これによって接地電位の安定化が図られている。
どの高融点金属からなり、第１導体層（信号伝送線路２
０３、接地導体２０６および電源導体２１７）の表面に
は、下層から順にＮｉおよびＡｕのメッキが施されてい
る。また、第１導体層の接地導体２０６、第２導体層
（接地導体２０７）および第４導体層（接地導体２０
９）は、スルーホール２１６を通じて互いに接続され、
これによって接地電位の安定化が図られている。
【００２６】上記第３導体層（電源導体２０８）は、ス
ルーホール２１６およびバンプ電極２０２を介して半導
体チップ２０１と電気的に接続され、かつスルーホール
２１６および第１導体層の電源導体２１７を介して外部
リード２０５と電気的に接続されている。この第３導体
層（電源導体２０８）は、第２導体層（接地導体２０
７）と第４導体層（接地導体２０９）とに挟まれている
ので、それらとの間に容量が形成され、これによって電
源電位の安定化が図られている。
ルーホール２１６およびバンプ電極２０２を介して半導
体チップ２０１と電気的に接続され、かつスルーホール
２１６および第１導体層の電源導体２１７を介して外部
リード２０５と電気的に接続されている。この第３導体
層（電源導体２０８）は、第２導体層（接地導体２０
７）と第４導体層（接地導体２０９）とに挟まれている
ので、それらとの間に容量が形成され、これによって電
源電位の安定化が図られている。
【００２７】上記パッケージ基板２０４の主面の外周部
には、四角枠状のダム２１０が設けられている。このダ
ム２１０は、前記パッケージ基板２０４と同種のセラミ
ック材料で構成され、その上面にはろう材２１１を介し
てキャップ２１２が接合されている。このキャップ２１
２は、例えばＡｕのメッキを施した４２アロイなどの金
属板で構成されている。また、ダム２１０の下面には、
ろう材２１３を介して前記外部リード２０５が接合され
ている。外部リード２０５は、例えば４２アロイやコバ
ールなどのＦｅ−Ｎｉ合金で構成されている。
には、四角枠状のダム２１０が設けられている。このダ
ム２１０は、前記パッケージ基板２０４と同種のセラミ
ック材料で構成され、その上面にはろう材２１１を介し
てキャップ２１２が接合されている。このキャップ２１
２は、例えばＡｕのメッキを施した４２アロイなどの金
属板で構成されている。また、ダム２１０の下面には、
ろう材２１３を介して前記外部リード２０５が接合され
ている。外部リード２０５は、例えば４２アロイやコバ
ールなどのＦｅ−Ｎｉ合金で構成されている。
【００２８】上記パッケージ基板２０４の裏面には、こ
れと略同一の外形寸法を有する金属ブロック２１４がろ
う材２１５を介して接合されている。金属ブロック２１
４は、例えば１０％のＣｕを含むＷ−Ｃｕ合金で構成さ
れ、接地電位の安定化、パッケージ基板２０４の補強お
よびヒートシンクとしての役割を兼ねている。
れと略同一の外形寸法を有する金属ブロック２１４がろ
う材２１５を介して接合されている。金属ブロック２１
４は、例えば１０％のＣｕを含むＷ−Ｃｕ合金で構成さ
れ、接地電位の安定化、パッケージ基板２０４の補強お
よびヒートシンクとしての役割を兼ねている。
【００２９】図５は、本実施例の半導体チップ２０１に
形成された多重化回路４０１のレイアウトを示す平面図
である。
形成された多重化回路４０１のレイアウトを示す平面図
である。
【００３０】通常、１０〔Gbit/s〕を超える伝送速度を
持った超高速ＬＳＩにおいては、チップ内での配線遅延
ばらつきによって内部タイミングがずれるのを防止する
ために、同一のタイミングを必要とする部分同士で配線
長を同一にすることが求められる。しかしながら、実際
のチップ設計においては、各種配線のレイアウトや設計
上の利便性などのために、同一配線長を実現することが
困難となる場合が少なくない。
持った超高速ＬＳＩにおいては、チップ内での配線遅延
ばらつきによって内部タイミングがずれるのを防止する
ために、同一のタイミングを必要とする部分同士で配線
長を同一にすることが求められる。しかしながら、実際
のチップ設計においては、各種配線のレイアウトや設計
上の利便性などのために、同一配線長を実現することが
困難となる場合が少なくない。
【００３１】このような状況においては、配線長そのも
のを短くすることが、内部タイミングのずれを防ぐため
の有効な手段となる。近年の微細化技術により、トラン
ジスタや抵抗などの半導体素子は充分に微細化すること
が可能であるため、半導体素子の形成される面積を縮小
して配線長そのものを短くすることは充分に可能であ
る。
のを短くすることが、内部タイミングのずれを防ぐため
の有効な手段となる。近年の微細化技術により、トラン
ジスタや抵抗などの半導体素子は充分に微細化すること
が可能であるため、半導体素子の形成される面積を縮小
して配線長そのものを短くすることは充分に可能であ
る。
【００３２】図５に示すチップレイアウトは、上述した
状況に鑑みてなされたものであり、多重化回路４０１を
半導体チップ２０１の中央部に配置し、配線長の短縮化
を図っている。なお、図中の符号４０２は、後述する容
量である。
状況に鑑みてなされたものであり、多重化回路４０１を
半導体チップ２０１の中央部に配置し、配線長の短縮化
を図っている。なお、図中の符号４０２は、後述する容
量である。
【００３３】このようなレイアウトを取った場合は、電
極パッド２１８から多重化回路４０１までのチップ内配
線長が長くなるため、各入出力バッファ（入力バッファ
１０１、１０２、１０９、出力バッファ１０７、１１０
など）からパッド２１８までは、例えばコプレーナ伝送
線路を形成することによって対応している。
極パッド２１８から多重化回路４０１までのチップ内配
線長が長くなるため、各入出力バッファ（入力バッファ
１０１、１０２、１０９、出力バッファ１０７、１１０
など）からパッド２１８までは、例えばコプレーナ伝送
線路を形成することによって対応している。
【００３４】しかしながら、半導体チップ２０１上に形
成されるコプレーナ伝送線路は、その配線幅が高々数１
０μｍ程度のものであり、またその配線厚さは、段差の
低減を考慮に入れると高々１μｍ程度が限度であるた
め、高周波領域では伝送損失が大きくなる。
成されるコプレーナ伝送線路は、その配線幅が高々数１
０μｍ程度のものであり、またその配線厚さは、段差の
低減を考慮に入れると高々１μｍ程度が限度であるた
め、高周波領域では伝送損失が大きくなる。
【００３５】これに対し、パッケージ基板２０４上に形
成される信号伝送線路２０３の場合は、その配線幅を１
００〜２００μｍ程度に、またその配線厚さを１０〜１
００μｍ程度にすることが充分に可能であるため、半導
体チップ２０１に形成される伝送線路に比べて、伝送損
失を無視できる程度まで小さくすることが可能である。
成される信号伝送線路２０３の場合は、その配線幅を１
００〜２００μｍ程度に、またその配線厚さを１０〜１
００μｍ程度にすることが充分に可能であるため、半導
体チップ２０１に形成される伝送線路に比べて、伝送損
失を無視できる程度まで小さくすることが可能である。
【００３６】そこで、図５に示すように、最も高周波の
信号が入出力される電極パッド２１８を半導体チップ２
０１の中央部付近に配置し、パッケージ基板２０４上に
形成された信号伝送線路２０３をこのパッド２１８の位
置まで延在することにより、高周波信号の伝送損失を低
減することができるので、良好な伝送特性を得ることが
可能となる。
信号が入出力される電極パッド２１８を半導体チップ２
０１の中央部付近に配置し、パッケージ基板２０４上に
形成された信号伝送線路２０３をこのパッド２１８の位
置まで延在することにより、高周波信号の伝送損失を低
減することができるので、良好な伝送特性を得ることが
可能となる。
【００３７】図示は省略するが、本実施例では、半導体
チップ２０１の最上層配線の上に酸化シリコンなどの保
護膜を形成し、その上に電極パッド２１８を形成してい
る。電極パッド２１８の上に接合されるバンプ電極２０
２をＡｕのボールで構成する場合は、電極パッド２１８
の材質として、少なくともその表層をＡｕで構成するこ
とが最適である。表層のＡｕの膜厚は、少なくとも0.５
μｍ以上とすることが望ましく、例えば0.１μｍ程度の
膜厚では、0.１％程度の確率でバンプ電極２０２の圧着
不良の生じることが確認されている。
チップ２０１の最上層配線の上に酸化シリコンなどの保
護膜を形成し、その上に電極パッド２１８を形成してい
る。電極パッド２１８の上に接合されるバンプ電極２０
２をＡｕのボールで構成する場合は、電極パッド２１８
の材質として、少なくともその表層をＡｕで構成するこ
とが最適である。表層のＡｕの膜厚は、少なくとも0.５
μｍ以上とすることが望ましく、例えば0.１μｍ程度の
膜厚では、0.１％程度の確率でバンプ電極２０２の圧着
不良の生じることが確認されている。
【００３８】図６は、上記多重化回路４０１のうち、ク
ロック入力バッファ１０１付近の回路図である。
ロック入力バッファ１０１付近の回路図である。
【００３９】ディジタルＬＳＩに必要とされるクロック
信号は、その周期性が保存されているため、信号のＤＣ
成分を除去して入力させた方が好ましい。すなわち、Ｄ
Ｃ成分と共に入力された場合、その信号振幅が変動する
と、図７に示すようにクロック信号の振幅中心がＬＳＩ
内で設定されているレファランスレベルとずれ、ＬＳＩ
内部でクロックのデューティ（クロック幅）がずれる。
そのため、ＬＳＩ内部でクロックタイミングマージンを
減少させることになる。一方、ＡＣ結合とした場合は、
クロック幅が変動してもレファランスレベルを中心に振
れるため、常にＬＳＩ内部でもクロック幅は変動するこ
とがない。
信号は、その周期性が保存されているため、信号のＤＣ
成分を除去して入力させた方が好ましい。すなわち、Ｄ
Ｃ成分と共に入力された場合、その信号振幅が変動する
と、図７に示すようにクロック信号の振幅中心がＬＳＩ
内で設定されているレファランスレベルとずれ、ＬＳＩ
内部でクロックのデューティ（クロック幅）がずれる。
そのため、ＬＳＩ内部でクロックタイミングマージンを
減少させることになる。一方、ＡＣ結合とした場合は、
クロック幅が変動してもレファランスレベルを中心に振
れるため、常にＬＳＩ内部でもクロック幅は変動するこ
とがない。
【００４０】図６の符号４０３は終端抵抗であり、理想
的には外部伝送線路のインピーダンスと同じ値（通常５
０Ω）にする。４０２は、外部導出端子のバイアスレベ
ルに依存することなくＡＣ結合を実現するための容量で
あり、この容量４０２と終端抵抗４０３とを半導体チッ
プ２０１内に形成することが、高周波動作を実現する上
で重要となる。
的には外部伝送線路のインピーダンスと同じ値（通常５
０Ω）にする。４０２は、外部導出端子のバイアスレベ
ルに依存することなくＡＣ結合を実現するための容量で
あり、この容量４０２と終端抵抗４０３とを半導体チッ
プ２０１内に形成することが、高周波動作を実現する上
で重要となる。
【００４１】従来、この種の容量は、半導体チップ２０
１の外部にチップ容量を設けることで対応していたが、
半導体集積回路装置の扱う周波数が高くなると、容量と
終端抵抗とを接続するためのワイヤや配線の長さが信号
波長に比べて無視できない程度に大きくなるため、良好
なインピーダンス整合を取ることが困難となる。
１の外部にチップ容量を設けることで対応していたが、
半導体集積回路装置の扱う周波数が高くなると、容量と
終端抵抗とを接続するためのワイヤや配線の長さが信号
波長に比べて無視できない程度に大きくなるため、良好
なインピーダンス整合を取ることが困難となる。
【００４２】従って、容量４０２と終端抵抗４０３とを
クロック入力バッファ１０１の極く近傍に配置すること
が、伝送特性の劣化を防止するための有効な手段とな
る。なお、図中の抵抗４０４は、クロック入力バッファ
１０１のバイアスを与えるためのものであり、特にこの
態様に限定されるものではない。
クロック入力バッファ１０１の極く近傍に配置すること
が、伝送特性の劣化を防止するための有効な手段とな
る。なお、図中の抵抗４０４は、クロック入力バッファ
１０１のバイアスを与えるためのものであり、特にこの
態様に限定されるものではない。
【００４３】上記容量４０２の断面構造を図８に示す。
同図は、サファイアなどの絶縁基板７１１上に酸化シリ
コン膜７０８を介して接合された半導体チップ２０１に
容量４０２を形成した例であり、図中の７０１は高濃度
ｎ型埋込み層、７０２はｎｐｎ型バイポーラトランジス
タのコレクタ取出し領域と同一工程で形成されるｎ型半
導体領域、７０９は素子分離用の酸化シリコン膜、７１
０はｎ型のエピタキシャル層である。また、７０３は上
部から引出し電極７０５を取り出す際のバッファ層とな
る多結晶シリコン膜であり、７０４は前記ｎ型半導体領
域７０２の一部を熱酸化して形成した薄い酸化シリコン
膜であり、容量絶縁膜を構成している。７０６はもう一
方の引出し電極であり、この引出し電極７０６と引出し
電極７０５との間に前記容量４０２が形成される。この
ようなＳＯＩ構造の半導体チップ２０１を用いた場合
は、容量４０２と他の素子とをＵ溝７０７で完全に分離
することが可能である。
同図は、サファイアなどの絶縁基板７１１上に酸化シリ
コン膜７０８を介して接合された半導体チップ２０１に
容量４０２を形成した例であり、図中の７０１は高濃度
ｎ型埋込み層、７０２はｎｐｎ型バイポーラトランジス
タのコレクタ取出し領域と同一工程で形成されるｎ型半
導体領域、７０９は素子分離用の酸化シリコン膜、７１
０はｎ型のエピタキシャル層である。また、７０３は上
部から引出し電極７０５を取り出す際のバッファ層とな
る多結晶シリコン膜であり、７０４は前記ｎ型半導体領
域７０２の一部を熱酸化して形成した薄い酸化シリコン
膜であり、容量絶縁膜を構成している。７０６はもう一
方の引出し電極であり、この引出し電極７０６と引出し
電極７０５との間に前記容量４０２が形成される。この
ようなＳＯＩ構造の半導体チップ２０１を用いた場合
は、容量４０２と他の素子とをＵ溝７０７で完全に分離
することが可能である。
【００４４】次に、上記容量４０２の製造方法の一例を
図９により説明する。
図９により説明する。
【００４５】まず、同図(a) に示すように、絶縁基板７
１１上に酸化シリコン膜７０８を介して半導体チップ２
０１を張り合わせたＳＯＩ基板を用意する。次に、同図
(b)に示すように、この半導体チップ２０１の主面にｎ
型不純物（例えばＡｓ）をイオン注入して高濃度ｎ型埋
込み層７０１を形成する。
１１上に酸化シリコン膜７０８を介して半導体チップ２
０１を張り合わせたＳＯＩ基板を用意する。次に、同図
(b)に示すように、この半導体チップ２０１の主面にｎ
型不純物（例えばＡｓ）をイオン注入して高濃度ｎ型埋
込み層７０１を形成する。
【００４６】次に、同図(c) に示すように、高濃度ｎ型
埋込み層７０１の上にｎ型のエピタキシャル層７１０を
形成した後、同図(d) に示すように、このエピタキシャ
ル層７１０の上に素子分離用の酸化シリコン膜７０９を
形成する。次に、同図(e) に示すように、酸化シリコン
膜７０９の一部を開孔して絶縁基板７１１に達するＵ溝
７０７を形成し、このＵ溝７０７の内部に酸化シリコン
などの絶縁膜を埋め込む。
埋込み層７０１の上にｎ型のエピタキシャル層７１０を
形成した後、同図(d) に示すように、このエピタキシャ
ル層７１０の上に素子分離用の酸化シリコン膜７０９を
形成する。次に、同図(e) に示すように、酸化シリコン
膜７０９の一部を開孔して絶縁基板７１１に達するＵ溝
７０７を形成し、このＵ溝７０７の内部に酸化シリコン
などの絶縁膜を埋め込む。
【００４７】次に、同図(f) に示すように、酸化シリコ
ン膜７０９の一部を開孔してエピタキシャル層７１０を
露出させた後、同図(g) に示すように、エピタキシャル
層７１０にｎ型の不純物をイオン注入してｎ型半導体領
域７０２を形成する。次に、同図(h) に示すように、ｎ
型半導体領域７０２の上に多結晶シリコン膜からなるバ
ッファ層７０３を形成した後、同図(i) に示すように、
バッファ層７０３の表面を酸化して容量絶縁膜となる薄
い酸化シリコン膜７０４を形成する。
ン膜７０９の一部を開孔してエピタキシャル層７１０を
露出させた後、同図(g) に示すように、エピタキシャル
層７１０にｎ型の不純物をイオン注入してｎ型半導体領
域７０２を形成する。次に、同図(h) に示すように、ｎ
型半導体領域７０２の上に多結晶シリコン膜からなるバ
ッファ層７０３を形成した後、同図(i) に示すように、
バッファ層７０３の表面を酸化して容量絶縁膜となる薄
い酸化シリコン膜７０４を形成する。
【００４８】次に、同図(j) に示すように、半導体基板
２０１の表面に堆積した厚い酸化シリコン膜７１２の一
部を開孔して、酸化シリコン膜７０４の上に引出し電極
７０５を、また他のｎ型半導体領域７０２の上に引出し
電極７０６をそれぞれ形成することにより、容量４０２
が完成する。この容量４０２は、図１０に示すように、
ｎ型半導体領域７０２の上に多結晶シリコン膜からなる
バッファ層７０３を形成するプロセス（工程(h))を除
き、ｎｐｎバイポーラトランジスタを形成するプロセス
と同一のプロセスで形成することができる。
２０１の表面に堆積した厚い酸化シリコン膜７１２の一
部を開孔して、酸化シリコン膜７０４の上に引出し電極
７０５を、また他のｎ型半導体領域７０２の上に引出し
電極７０６をそれぞれ形成することにより、容量４０２
が完成する。この容量４０２は、図１０に示すように、
ｎ型半導体領域７０２の上に多結晶シリコン膜からなる
バッファ層７０３を形成するプロセス（工程(h))を除
き、ｎｐｎバイポーラトランジスタを形成するプロセス
と同一のプロセスで形成することができる。
【００４９】図示は省略するが、上記容量４０２は、次
のようなプロセスで形成することもできる。すなわち、
前記図９(a) 〜(e) に示すプロセスに従って、エピタキ
シャル層７１０の上部に素子分離用の酸化シリコン膜７
０９を形成し、この酸化シリコン膜７０９の一部を開孔
してＵ溝７０７を形成した後、容量形成領域の酸化シリ
コン膜７０９を一旦全部除去する。
のようなプロセスで形成することもできる。すなわち、
前記図９(a) 〜(e) に示すプロセスに従って、エピタキ
シャル層７１０の上部に素子分離用の酸化シリコン膜７
０９を形成し、この酸化シリコン膜７０９の一部を開孔
してＵ溝７０７を形成した後、容量形成領域の酸化シリ
コン膜７０９を一旦全部除去する。
【００５０】次に、エピタキシャル層７１０にｎ型の不
純物をイオン注入してｎ型半導体領域７０２を形成した
後、ｎ型半導体領域７０２の上部に再度酸化シリコン膜
を形成する。その後のプロセスは、前記図９で説明した
プロセスと同じである。このプロセスによれば、容量形
成領域全体にｎ型半導体領域７０２を形成することがで
きるので、酸化シリコン膜７０４と引出し電極７０６と
の間の直列抵抗を低減することができる。
純物をイオン注入してｎ型半導体領域７０２を形成した
後、ｎ型半導体領域７０２の上部に再度酸化シリコン膜
を形成する。その後のプロセスは、前記図９で説明した
プロセスと同じである。このプロセスによれば、容量形
成領域全体にｎ型半導体領域７０２を形成することがで
きるので、酸化シリコン膜７０４と引出し電極７０６と
の間の直列抵抗を低減することができる。
【００５１】図１１は、上記多重化回路４０１および容
量４０２を形成した半導体チップ２０１のより詳細な平
面図である。多重化回路４０１は、半導体チップ２０１
の中央部に配置され、その周囲に容量４０２が形成され
る。バンプ電極２１８は、実装時のダメージや寄生容量
を防止するために多重化回路４０１や容量４０２を構成
する素子が形成されていない領域に配置される。
量４０２を形成した半導体チップ２０１のより詳細な平
面図である。多重化回路４０１は、半導体チップ２０１
の中央部に配置され、その周囲に容量４０２が形成され
る。バンプ電極２１８は、実装時のダメージや寄生容量
を防止するために多重化回路４０１や容量４０２を構成
する素子が形成されていない領域に配置される。
【００５２】上記多重化回路４０１を有する超高速ＬＳ
Ｉを用いたシステム構成の一例を図１２に示す。
Ｉを用いたシステム構成の一例を図１２に示す。
【００５３】図１３は本実施例の超高速ＬＳＩパッケー
ジを搭載した実装基板３０１の概略平面図、図１４は同
じく概略断面図である。
ジを搭載した実装基板３０１の概略平面図、図１４は同
じく概略断面図である。
【００５４】実装基板３０１は、前記パッケージ基板２
０４と同じセラミック材料で構成され、その主面の中央
部に形成されたキャビティ３０４内には、パッケージ基
板２０４の主面と実装基板３０１の主面とがぼほ同一平
面となるようにＬＳＩパッケージが実装される。
０４と同じセラミック材料で構成され、その主面の中央
部に形成されたキャビティ３０４内には、パッケージ基
板２０４の主面と実装基板３０１の主面とがぼほ同一平
面となるようにＬＳＩパッケージが実装される。
【００５５】上記実装基板３０１の主面には、信号伝送
線路３０２がキャビティ３０４を中心にして放射状に形
成されている。また、各信号伝送線路３０２の両側に
は、それよりも幅の広い接地導体３０３が形成されてい
る。信号伝送線路３０２とパッケージ基板２０４の信号
伝送線路２０３とは外部リード２０５を介して電気的に
接続されている。また、接地導体３０３とパッケージ基
板２０４の接地導体２０９とは外部リード２０５を介し
て電気的に接続されている。
線路３０２がキャビティ３０４を中心にして放射状に形
成されている。また、各信号伝送線路３０２の両側に
は、それよりも幅の広い接地導体３０３が形成されてい
る。信号伝送線路３０２とパッケージ基板２０４の信号
伝送線路２０３とは外部リード２０５を介して電気的に
接続されている。また、接地導体３０３とパッケージ基
板２０４の接地導体２０９とは外部リード２０５を介し
て電気的に接続されている。
【００５６】上記のような実装構造によれば、所定の伝
送特性は、実装基板３０１の信号伝送線路３０２からパ
ッケージ基板２０４の信号伝送線路３０２を経て半導体
チップ２０１に到るまで良好に保存される。
送特性は、実装基板３０１の信号伝送線路３０２からパ
ッケージ基板２０４の信号伝送線路３０２を経て半導体
チップ２０１に到るまで良好に保存される。
【００５７】図１５は、実装基板３０１の主面に上記超
高速ＬＳＩパッケージとレーザードライバ用のパッケー
ジとを混載した例である。
高速ＬＳＩパッケージとレーザードライバ用のパッケー
ジとを混載した例である。
【００５８】（実施例２）図１６は本発明の他の実施例
である半導体集積回路装置の概略平面図、図１７は同じ
く概略断面図である。
である半導体集積回路装置の概略平面図、図１７は同じ
く概略断面図である。
【００５９】本実施例の超高速ＬＳＩパッケージは、半
導体チップ２０１の主面の電極パッド（図示せず）上に
接合したバンプ電極２０２を半田（Ｐｂ−Ｓｎ合金）で
構成している。
導体チップ２０１の主面の電極パッド（図示せず）上に
接合したバンプ電極２０２を半田（Ｐｂ−Ｓｎ合金）で
構成している。
【００６０】バンプ電極２０２を半田で構成した場合
は、パッケージ基板２０４上に半導体チップ２０１を実
装する際にバンプ電極２０２をリフローするので、前記
実施例のように信号伝送線路２０３がパッケージ基板２
０４の表面に露出していると、溶融した半田が信号伝送
線路２０３上に流れ出してしまい、良好な接続信頼性が
得られなくなる。
は、パッケージ基板２０４上に半導体チップ２０１を実
装する際にバンプ電極２０２をリフローするので、前記
実施例のように信号伝送線路２０３がパッケージ基板２
０４の表面に露出していると、溶融した半田が信号伝送
線路２０３上に流れ出してしまい、良好な接続信頼性が
得られなくなる。
【００６１】そこで、本実施例では、パッケージ基板２
０４の主面上に絶縁体層６０１を積層することにより、
リフロー時に溶融半田が信号伝送線路２０３上に流れ出
すのを防止している。
０４の主面上に絶縁体層６０１を積層することにより、
リフロー時に溶融半田が信号伝送線路２０３上に流れ出
すのを防止している。
【００６２】上記絶縁体層６０１は、パッケージ基板２
０４と同種のセラミック材料からなり、その表面にはバ
ンプ電極２０２が接続される略円形の導体パターン６０
２が形成されている。この導体パターン６０２と信号伝
送線路２０３（および図１６、図１７には示さない接地
導体２０６、電源導体２０８）とは、絶縁体層６０１に
形成したスルーホール６０３を介して電気的に接続され
ている。
０４と同種のセラミック材料からなり、その表面にはバ
ンプ電極２０２が接続される略円形の導体パターン６０
２が形成されている。この導体パターン６０２と信号伝
送線路２０３（および図１６、図１７には示さない接地
導体２０６、電源導体２０８）とは、絶縁体層６０１に
形成したスルーホール６０３を介して電気的に接続され
ている。
【００６３】なお、図示の絶縁体層６０１は、パッケー
ジ基板２０４の主面のほぼ全域を覆うように形成されて
いるが、信号伝送線路２０３（および図示しない接地導
体２０６、電源導体２０８）の上部を除いた領域のみを
覆うように形成してもよい。このようにすると、信号伝
送線路２０３（および接地導体２０６、電源導体２０
８）の表面にＡｕメッキを施すことが可能となるので、
その電気抵抗を低減することができる。
ジ基板２０４の主面のほぼ全域を覆うように形成されて
いるが、信号伝送線路２０３（および図示しない接地導
体２０６、電源導体２０８）の上部を除いた領域のみを
覆うように形成してもよい。このようにすると、信号伝
送線路２０３（および接地導体２０６、電源導体２０
８）の表面にＡｕメッキを施すことが可能となるので、
その電気抵抗を低減することができる。
【００６４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００６５】図１８は、抵抗の周辺をＵ溝で囲むことに
よって、この抵抗の対基板容量を低減した例であって、
同図(a) は半導体チップ２０１の要部平面図、同図(b)
は同じく要部断面図である。
よって、この抵抗の対基板容量を低減した例であって、
同図(a) は半導体チップ２０１の要部平面図、同図(b)
は同じく要部断面図である。
【００６６】図中、１１０１は半導体チップ２０１の主
面に形成された、例えば多結晶シリコンからなる抵抗、
１１０３および１１０４は酸化シリコン膜、１１０７は
絶縁基板である。この例では、抵抗１１０１の周囲をＵ
溝１１０２で囲むことにより容量１１０５と容量１１０
６とが直列接続となるので、抵抗１１０１の対基板容量
を低減することが可能となる。
面に形成された、例えば多結晶シリコンからなる抵抗、
１１０３および１１０４は酸化シリコン膜、１１０７は
絶縁基板である。この例では、抵抗１１０１の周囲をＵ
溝１１０２で囲むことにより容量１１０５と容量１１０
６とが直列接続となるので、抵抗１１０１の対基板容量
を低減することが可能となる。
【００６７】図１９は、半導体チップ１２０１上に形成
される能動素子をチップ中央部の領域１２０４内に集中
させることによって、回路間を接続する配線長を短くし
た例である。この例では、領域１２０４から電極パッド
１２０２までの距離が長くなるため、両者の間をコプレ
ーナ配線１２０３で接続する。
される能動素子をチップ中央部の領域１２０４内に集中
させることによって、回路間を接続する配線長を短くし
た例である。この例では、領域１２０４から電極パッド
１２０２までの距離が長くなるため、両者の間をコプレ
ーナ配線１２０３で接続する。
【００６８】このように、能動素子をチップ中央部の領
域１２０４内に集中して形成した場合は、半導体チップ
１２０１の放熱が問題となるが、前記実施例１と同様の
フェイスダウン方式を採用することにより、半導体チッ
プ１２０１の熱をバンプ電極を通じてパッケージ基板側
に逃がすことができる。
域１２０４内に集中して形成した場合は、半導体チップ
１２０１の放熱が問題となるが、前記実施例１と同様の
フェイスダウン方式を採用することにより、半導体チッ
プ１２０１の熱をバンプ電極を通じてパッケージ基板側
に逃がすことができる。
【００６９】図２０は、半導体チップ２０１の背面と金
属製のキャップ２１２とをろう材２１９で接合した例で
ある。このようにすると、半導体チップ２０１の熱をバ
ンプ電極２０２を通じてパッケージ基板２０４側に逃が
すことができるのみならず、キャップ２１２側にも逃が
すことができるので、パッケージの熱抵抗をさらに低減
することができる。
属製のキャップ２１２とをろう材２１９で接合した例で
ある。このようにすると、半導体チップ２０１の熱をバ
ンプ電極２０２を通じてパッケージ基板２０４側に逃が
すことができるのみならず、キャップ２１２側にも逃が
すことができるので、パッケージの熱抵抗をさらに低減
することができる。
【００７０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００７１】本発明によれば、パッケージ基板上に形成
した伝送線路の一端を半導体チップのパッド直下まで延
在すると共に、伝送線路の他端に外部リードを接合する
ことにより、外部リードからパッケージ基板の伝送線路
を経て半導体チップのパッドに到るまでの伝送特性を良
好に保存することができるので、パッケージ内伝送線路
全体の特性インピーダンスを良好に整合させた超高速Ｌ
ＳＩパッケージを提供することができる。
した伝送線路の一端を半導体チップのパッド直下まで延
在すると共に、伝送線路の他端に外部リードを接合する
ことにより、外部リードからパッケージ基板の伝送線路
を経て半導体チップのパッドに到るまでの伝送特性を良
好に保存することができるので、パッケージ内伝送線路
全体の特性インピーダンスを良好に整合させた超高速Ｌ
ＳＩパッケージを提供することができる。
【図１】本発明の一実施例である半導体集積回路装置の
構成を示す平面図である。
構成を示す平面図である。
【図２】本発明の一実施例である半導体集積回路装置の
構成を示す断面図である。
構成を示す断面図である。
【図３】図１に示す半導体集積回路装置の概略平面図で
ある。
ある。
【図４】図３に示す半導体集積回路装置の概略断面図で
ある。
ある。
【図５】多重化回路のチップレイアウトを示す平面図で
ある。
ある。
【図６】多重化回路のクロック入力バッファ付近の回路
図である。
図である。
【図７】クロック信号のずれを模式的に示す図である。
【図８】容量の断面構造を示す半導体チップの部分断面
図である。
図である。
【図９】(a) 〜(j）は、図８に示す容量の製造方法を工
程順に示す半導体チップの部分断面図である。
程順に示す半導体チップの部分断面図である。
【図１０】(a) 〜(j）は、バイポーラトランジスタの製
造方法を工程順に示す半導体チップの部分断面図であ
る。
造方法を工程順に示す半導体チップの部分断面図であ
る。
【図１１】半導体チップの全体平面図である。
【図１２】本発明の一実施例である半導体集積回路装置
を用いたシステム構成の一例を示す図である。
を用いたシステム構成の一例を示す図である。
【図１３】本発明の半導体集積回路装置を搭載した実装
基板の概略平面図である。
基板の概略平面図である。
【図１４】本発明の半導体集積回路装置を搭載した実装
基板の概略断面図である。
基板の概略断面図である。
【図１５】本発明の半導体集積回路装置を搭載した実装
基板の概略平面図である。
基板の概略平面図である。
【図１６】本発明の他の実施例である半導体集積回路装
置の構成を示す概略平面図である。
置の構成を示す概略平面図である。
【図１７】本発明の他の実施例である半導体集積回路装
置の構成を示す概略断面図である。
置の構成を示す概略断面図である。
【図１８】本発明の他の実施例である半導体集積回路装
置の構成を示し、(a) は半導体チップの要部平面図、同
図(b) は同じく要部断面図である。
置の構成を示し、(a) は半導体チップの要部平面図、同
図(b) は同じく要部断面図である。
【図１９】本発明の他の実施例である半導体集積回路装
置の構成を示す半導体チップの概略平面図である。
置の構成を示す半導体チップの概略平面図である。
【図２０】本発明の他の実施例である半導体集積回路装
置の構成を示す断面図である。
置の構成を示す断面図である。
【図２１】多重化回路を示す論理ブロック図である。
【符号の説明】 １０１ クロック入力バッファ １０２ データ入力バッファ １０３ フリップフロップ回路 １０４ ２：１多重化回路 １０５ ２：１多重化回路 １０６ フリップフロップ回路 １０７ 出力バッファ １０８ 分周回路 １０９ 入力バッファ １１０ 出力バッファ ２０１ 半導体チップ ２０２ バンプ電極 ２０３ 信号伝送線路 ２０４ パッケージ基板 ２０５ 外部リード ２０６ 接地導体 ２０７ 接地導体 ２０８ 電源導体 ２０９ 接地導体 ２１０ ダム ２１１ ろう材 ２１２ キャップ ２１３ ろう材 ２１４ 金属ブロック ２１５ ろう材 ２１６ スルーホール ２１７ 電源導体 ２１８ バンプ電極 ２１９ ろう材 ３０１ 実装基板 ３０２ 信号伝送線路 ３０３ 接地導体 ３０４ キャビティ ４０１ 多重化回路 ４０２ 容量 ４０３ 終端抵抗 ４０４ 抵抗 ６０１ 絶縁体層 ６０２ 導体パターン ６０３ スルーホール ７０１ 高濃度ｎ型埋込み層 ７０２ ｎ型半導体領域 ７０３ バッファ層 ７０４ 酸化シリコン膜 ７０５ 引出し電極 ７０６ 引出し電極 ７０７ Ｕ溝 ７０８ 酸化シリコン膜 ７０９ 酸化シリコン膜 ７１０ エピタキシャル層 ７１１ 絶縁基板 ７１２ 酸化シリコン膜 １１０１ 抵抗 １１０２ Ｕ溝 １１０３ 酸化シリコン膜 １１０４ 酸化シリコン膜 １１０５ 容量 １１０６ 容量 １１０７ 絶縁基板 １２０１ 半導体チップ １２０２ 電極パッド １２０３ コプレーナ配線 １２０４ 領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増澤 和孝 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 林 輝義 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 熊澤 淳 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 永井 謙治 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 西馬 雅彦 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 鎌田 千代士 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 平５−167218（ＪＰ，Ａ) 特開 平４−3498（ＪＰ，Ａ) 特開 平４−245652（ＪＰ，Ａ) 実開 平１−176938（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H05K 1/18
Claims (7)
- 【請求項１】 第１の面およびこれに対向する第２の面
と、前記第１の面の中央部に形成されたキャビティと、
前記第１の面に形成され、それぞれの一端が前記キャビ
ティの近傍に配置された複数の第１伝送線路とを有する
第１基板、および、 第３の面を有する第２基板と、主面に複数の電極パッド
が形成され、前記主面が前記第３の面と対向するように
前記第２基板上に搭載された半導体チップと、前記第３
の面に形成され、一端がバンプ電極を介して前記半導体
チップの前記複数の電極パッドに電気的に接続された複
数の第２伝送線路と、前記第２基板の外周部に接合さ
れ、一端が前記第２基板の外方に突出し、他端が前記第
２伝送線路の他端に電気的に接続され、前記第２伝送線
路が延在する方向に延在する複数のリードとを有するパ
ッケージ、 を備えた 半導体集積回路装置であって、前記複数の第２伝送線路の一端の一つは、前記半導体チ
ップの中央部に位置する前記電極パッドの下部に延在し
て前記電極パッドに電気的に接続され、 前記パッケージは、前記第１基板のキャビティに搭載さ
れ、 前記複数のリードの一端は、前記第１伝送線路の一端に
電気的に接続され、前記第１伝送線路が延在する方向に
延在している、 ことを特徴とする半導体集積回路装置。 - 【請求項２】 前記第２基板の前記第３の面に形成さ
れ、前記複数の第２伝送線路の間に配置された接地導体
を有することを特徴とする請求項１記載の半導体集積回
路装置。 - 【請求項３】 前記半導体チップの主面の中央領域にク
ロック入力バッファ回路が形成され、前記クロック入力
バッファ回路は、前記電極パッドの一つと電気的に接続
されていることを特徴とする請求項１記載の半導体集積
回路装置。 - 【請求項４】 前記半導体チップの主面に終端抵抗およ
びその一端に接続された容量素子が形成され、前記終端
抵抗の他端に前記クロック入力バッファ回路が接続され
ていることを特徴とする請求項３記載の半導体集積回路
装置。 - 【請求項５】 前記第２基板に下層から順次第１絶縁体
層、第２絶縁体層お よび第３絶縁体層が形成され、 前記第２絶縁体層と前記第３絶縁体層との間に第１接地
導体が形成され、前記第１絶縁体層と前記第２絶縁体層
との間に電源導体が形成され、前記第１絶縁体層の下面
に第２接地導体が形成され、 前記第１絶縁体層と前記第２絶縁体層とに形成されたス
ルーホールを通じて、前記第１接地導体と前記第２接地
導体とが電気的に接続され、 前記第３絶縁体層の上面は、前記第２基板の前記第３の
面を構成している ことを特徴とする請求項１記載の半導
体集積回路装置。 - 【請求項６】 第１の面およびこれに対向する第２の面
と、前記第１の面を前記第２の面の方向に窪ませること
により形成されたキャビティと、前記第１の面に形成さ
れ、それぞれの一端が前記キャビティの近傍に配置され
た複数の第１伝送線路とを有し、 第３の面を有する基板と、主面に複数の電極パッドが形
成され、前記主面が前記第３の面と対向するように前記
基板上に搭載された半導体チップと、前記第３の面に形
成され、一端がバンプ電極を介して前記半導体チップの
前記複数の電極パッドに電気的に接続された複数の第２
伝送線路と、前記基板上に形成され、前記半導体チップ
を封止するキャップと、一端が前記基板の外周部から外
方に突出し、他端が前記第２伝送線路の他端に電気的に
接続され、前記第２伝送線路が延在する方向に延在する
複数のリードピンとを有するパッケージ、 を備えた半導体集積回路装置であって、 前記パッケージは、前記キャビティに搭載され、 前記複数のリードピンの一端は、前記第１伝送線路の一
端に電気的に接続され、前記第１伝送線路が延在する方
向に延在している、 ことを特徴とする半導体集積回路装置。 - 【請求項７】 前記半導体チップの裏面と前記キャップ
とは、ろう材によって互いに接合されていることを特徴
とする請求項６記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23215493A JP3267409B2 (ja) | 1992-11-24 | 1993-09-20 | 半導体集積回路装置 |
| KR1019930024199A KR940012587A (ko) | 1992-11-24 | 1993-11-15 | 반도체 집적회로장치 |
| US08/533,410 US5523622A (en) | 1992-11-24 | 1995-09-25 | Semiconductor integrated device having parallel signal lines |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31318892 | 1992-11-24 | ||
| JP4-313188 | 1992-11-24 | ||
| JP23215493A JP3267409B2 (ja) | 1992-11-24 | 1993-09-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216272A JPH06216272A (ja) | 1994-08-05 |
| JP3267409B2 true JP3267409B2 (ja) | 2002-03-18 |
Family
ID=26530311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23215493A Expired - Fee Related JP3267409B2 (ja) | 1992-11-24 | 1993-09-20 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5523622A (ja) |
| JP (1) | JP3267409B2 (ja) |
| KR (1) | KR940012587A (ja) |
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