JP3214470B2 - マルチチップモジュール及びその製造方法 - Google Patents

マルチチップモジュール及びその製造方法

Info

Publication number
JP3214470B2
JP3214470B2 JP32488298A JP32488298A JP3214470B2 JP 3214470 B2 JP3214470 B2 JP 3214470B2 JP 32488298 A JP32488298 A JP 32488298A JP 32488298 A JP32488298 A JP 32488298A JP 3214470 B2 JP3214470 B2 JP 3214470B2
Authority
JP
Japan
Prior art keywords
wiring
insulating layer
forming
electrode terminals
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP32488298A
Other languages
English (en)
Other versions
JP2000150772A (ja
Inventor
孝行 須山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP32488298A priority Critical patent/JP3214470B2/ja
Priority to US09/440,049 priority patent/US6403463B1/en
Publication of JP2000150772A publication Critical patent/JP2000150772A/ja
Application granted granted Critical
Publication of JP3214470B2 publication Critical patent/JP3214470B2/ja
Priority to US09/986,884 priority patent/US6492723B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、マルチチップモ
ジュール及びその製造方法に関し、特に、ノイズの発生
を抑制しつつ、信号を高速に伝達するマルチチップモジ
ュール及びその製造方法に関する。
【０００２】
【従来の技術】大規模集積回路（ＬＳＩ）の集積密度の
高密度化に伴ってＬＳＩの信号伝達の高速化が進むにつ
れ、マルチチップモジュールにおいても、配線の高密度
化を図ることにより信号の伝達の高速化が要求されてい
る。配線の高密度化は、配線を微細化することにより達
成される。しかし、従来のマルチチップモジュールで
は、微細加工を行う金属層を多層化した場合、上層にい
くほど形成する面に段差が生じ、段切れなどがおこり易
く、配線を微細化することが困難になっている。また一
方で、微細化が進むことにより配線抵抗が高くなり信号
振幅の減衰が大きくなり高速信号の伝送が困難になるこ
とも知られている。このため、単純に配線の密度を高く
することだけで信号を高速に伝達することは難しくなっ
てきた。
【０００３】また、従来、配線とＬＳＩチップとの接続
には、ワイヤ、はんだボール等が使用されていた。しか
し、ワイヤ、はんだボール等と配線等の間でインピーダ
ンスが不連続となるため、信号の波形が乱れてしまう場
合があった。
【０００４】
【発明が解決しようとする課題】この発明は、上記実状
に鑑みてなされたもので、高速且つ正確に信号を伝達す
るマルチチップモジュール及びその製造方法を提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかるマルチチップモジュー
ルは、集積回路チップを収容するための窪み部が一面に
形成された基板と、複数の電極端子を備え、前記基板の
一面と電極端子の形成面が実質的に平坦となるように前
記窪み部に配置された複数の集積回路チップと、前記基
板の一面と前記集積回路チップの電極端子の形成面との
上に形成され、前記複数の電極端子に至る第１のヴィア
が形成された第１の絶縁層と、前記第１の絶縁層上に形
成され、第１のヴィアの一部を介して前記複数の電極端
子の一部に接続され、前記集積回路チップの一部の電極
端子間を接続する複数の第１の配線と、前記第１の配線
上に形成され、第２のヴィアが形成された第２の絶縁層
と、前記第２の絶縁層上に形成され、第１のヴィアの他
の一部と第２のヴィアを介して前記電極端子の他の一部
に接続される第２の配線と、を備え、前記第２の配線
は、その最大配線長が、前記第１の配線の最大配線長よ
りも長く形成され、前記第１の配線は前記第２の配線よ
りも細く形成されている、ことを特徴とする。
【０００６】この構成によれば、一面に複数の電極端子
を備える集積回路チップは、窪み部が一面に形成された
基板の該窪み部に、基板の一面と電極端子の形成面が実
質的に平坦となるように、配置されている。このため、
基板の一面と集積回路チップの電極端子の形成面との上
に形成される第１の絶縁層の上面を平坦にすることがで
きる。これにより、第１の絶縁層上に形成される第１の
配線は、段切れなどが起こりにくい。このため、第１の
配線を微細化することができるため、第１の配線の密度
を高くすることができる。従って、微細化しても配線抵
抗の高くならない短い配線を第１の配線に高密度に収容
することができる。
【０００７】また、ＬＳＩチップの電極端子と配線と
を、インピーダンスが不連続になるバンプ等によって接
続せずに、インピーダンスが連続になる配線によって直
接接続されている。このため、信号を正確に伝達するこ
とができる。
【０００８】また、この構成によれば、第１の配線の配
線密度を高めつつ、第２の配線の配線密度を抑えること
ができ、その分、第２の配線を太くし、配線抵抗を抑え
て、信号を長距離にわたってほとんど減衰することなく
伝達することができる。
【０００９】なお、前記第１の配線は隣接する集積回路
チップの電極端子間に接続されていてもよく、前記第２
の配線は隣接していない集積回路チップの電極端子間又
は集積回路チップ２の電極端子と外部接続される外部端
子との間に接続されていてもよい。
【００１０】
【００１１】
【００１２】また、前記第１の絶縁層は、その上面が実
質的に平坦に形成されていることが望ましい。
【００１３】また、上記マルチチップモジュールは、前
記第２の配線上に形成され、第３のヴィアが形成された
第３の絶縁層と、前記第３の絶縁層上に形成され、前記
第１乃至第３のヴィアを介して、前記電極端子のうち、
基準電圧が印加される基準電圧端子と、電源電圧が印加
される電源端子と、のいずれか一方の端子に接続された
第３の配線と、前記第３の配線上に形成され、第４のヴ
ィアが形成された第４の絶縁層と、前記第４の絶縁層上
に形成され、前記第１乃至第４のヴィアを介して、前記
基準電圧端子と前記電源端子のうちの他方の端子に接続
された第４の配線と、をさらに備えることが望ましい。
【００１４】なお、前記基板は、アルミナセラミックス
又は窒化アルミナから構成されていてもよい。
【００１５】本発明の第２の観点に係るマルチチップモ
ジュールの製造方法は、一面に電極端子を備える半導体
チップを収容するための複数の凹部が一面に形成された
基板の該凹部に、前記基板の一面と電極端子形成面が実
質的に平坦となるように、前記半導体チップを配置する
ステップと、前記基板の一面と前記半導体チップの電極
端子形成面の上に、第１の絶縁層を形成するステップ
と、前記第１の絶縁層に前記電極端子に至る第１のヴィ
アを形成するステップと、前記第１の絶縁層上に、前記
第１のヴィアを埋めて、第１の導電層を形成するステッ
プと、前記第１の導電層をパターニングして、前記電極
端子の一部同士を電気的に接続する第１の配線を形成す
るステップと、前記第１の配線上に第２の絶縁層を形成
するステップと、前記第２の絶縁層に前記第１のヴィア
に至る第２のヴィアを形成するステップと、前記第２の
絶縁層上に、第２の導電層を形成するステップと、前記
第２の導電層をパターニングして、前記第１と第２のヴ
ィアを介して前記電極端子のうちの他の一部を相互に電
気的に接続する第２の配線を形成するステップと、を備
え、前記第２の配線を形成するステップは、前記第２の
配線の最大配線長を、前記第１の配線の最大配線長より
も長く形成し、前記第１の配線を形成するステップは、
第１の配線を前記第２の配線よりも細く形成する、るこ
とを特徴とする。
【００１６】
【００１７】また、前記第１の配線を形成するステップ
は、隣接する集積回路チップの電極端子間を接続しても
よく、前記第２の配線を形成するステップは、隣接して
いない集積回路チップの電極端子間を接続してもよい。
【００１８】
【００１９】前記第１の絶縁層を形成するステップは、
前記第１の絶縁層の上面を実質的に平坦に形成すること
が望ましい。
【００２０】第１の絶縁層を形成するステップは、前記
基板の一面と前記半導体チップの電極端子形成面との段
差を吸収して、上面が平坦となるような厚さに前記第１
の絶縁層を形成することが望ましい。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、４つのＬＳＩを搭載するマルチチップチップモジ
ュールを例に図面を参照しつつ説明する。図１は本発明
の実施の形態に係るマルチチップモジュールを示す斜視
図であり、図２は図１のＡ−Ａ線での断面図である。図
１と図２に示すように、マルチチップモジュールは、ア
ルミナセラミックス等から構成される基板１を備える。
基板１には、一面に複数の電極端子２Ｔを備えるＬＳＩ
チップ２が埋め込まれた凹状の孔（キャビティ）３が設
けられている。
【００２２】図２に示すように、キャビティ３の深さ
（溝の深さ）はＬＳＩチップ２の厚さと同じ程度に形成
されている。このため、キャビティ３に配置されたＬＳ
Ｉチップ２の電極端子（接続パッド）２Ｔ（２ａ，２
ｂ，２ｃ）の形成面は、基板１の上面と実質的に同一平
面上にある。即ち、ＬＳＩチップ２の回路形成面と基板
１の上面とが実質的に平坦になっている。
【００２３】ＬＳＩチップ２は、樹脂材料から構成され
る充填材４によりキャビティ３に固定されている。
【００２４】基板１とＬＳＩチップ２上には、ＬＳＩチ
ップ２の電極端子２Ｔ（２ａ，２ｂ，２ｃ）の配線を行
う薄膜配線層５が形成される。
【００２５】薄膜配線層５は、図２に示すように、Ｓi
Ｏ２、ＳiＮ等の絶縁物質から構成される第１〜第５の
絶縁層５１〜５５と、金属（例えば、銅）等の導電物質
から構成される第１〜第４の配線層５６〜５９と、が積
層されて構成される。
【００２６】第１の絶縁層５１は、基板１とＬＳＩチッ
プ２と充填材４により形成された微細な凹凸を吸収し、
その上面が実質的に平坦になるような層厚で、基板１上
に形成されている。
【００２７】第１の配線層５６は、前記第１の絶縁層５
１上に形成され、第１の絶縁層５１に形成されたヴィア
（ヴィアホール）を介して、図３に示すように、ＬＳＩ
２の電極端子２Ｔのうちの比較的近接した端子２ａ同士
を相互に接続する。例えば、隣接したＬＳＩチップ２の
端子２ａ同士を接続する。第１の配線層５６は第１の絶
縁層５１の平坦な上面に形成されるため、段切れなどが
起こりにくく、配線を微細化することができる。
【００２８】第２の配線層５７は、第２の絶縁層５２と
第３の絶縁層５３との間に形成され、第１の絶縁層５１
及び第２の絶縁層５２に形成されたヴィアを介して、図
３に示すように、ＬＳＩ２の電極端子２Ｔのうちの比較
的離間した端子２ａを相互に接続する。例えば、隣接し
ていないＬＳＩチップ２の端子２ａ同士、或いは、端子
２ａと後述する入出力ピン６とを接続する。なお、第２
の配線層５７の配線の最大配線長は、第１の配線層５６
の配線の最大配線長よりも長く形成されている。
【００２９】第３の配線層５８は、基準電圧が印加され
るグランド電圧配線であり、第３の絶縁層５３と第４の
絶縁層５４との間に形成され、第１〜第３の絶縁層５
１、５２、５３に形成されたヴィアを介して、ＬＳＩ２
の電極端子２Ｔのうちのグランド（基準電圧）端子２ｂ
に接続されている。
【００３０】第４の配線層５９は、電源電圧ＶDDが印加
される電源電圧配線であり、第４の絶縁層５４と保護膜
として機能する第５の絶縁層５５との間に形成され、第
１〜第４の絶縁層５１〜５４に形成されたヴィアを介し
て、ＬＳＩ２の電極端子２Ｔのうちの電源端子２ｃに接
続されている。
【００３１】また、基板１の端部には、この端部に引き
出された各層の配線（第２の配線層、グランド電圧配
線、電源電圧配線）と接続され、外部回路（図示せず）
と信号の送受信及び電力供給を受けるための入出力ピン
６が形成されている。
【００３２】上述の構成のマルチチップモジュールは、
基板１の上面とＬＳＩチップ２の上面と充填材４の上面
が実質的に面一に形成されている。このため、第１の絶
縁層５１の上面を実質的に平坦にすることが可能とな
り、第１の配線層５６を段切れなど起こすことなく、配
線することができる。従って、配線を可能な限り微細化
することができる。また、第１の配線層５６で、微細化
を行って配線収容性をあげることにより、第２〜第４の
配線層５７〜５９の配線密度を下げ、配線を太くして、
配線抵抗を抑えることができると共に配線層の数を抑え
ることができる。ＬＳＩチップ２と基板１の配線との接
続部にバンプなどのインピーダンスの不連続点が無くな
るため、電気特性が向上する。また、接続用の半田バン
プなどを設ける必要がなく、電極端子２Ｔ間の配線を微
細化することができる。
【００３３】次に、上記構成を有するマルチチップモジ
ュールの製造方法について図４及び図５を参照しつつ説
明する。まず、ＬＳＩチップ収容用の複数のキャビティ
３が形成された基板１を用意する。次に、図４（ａ）の
断面図に示すように、キャビティ３にＬＳＩチップ２を
ダイボンディングし、ＬＳＩチップ２と基板１の隙間を
樹脂からなる充填材４で封止する。このとき、位置合わ
せマークを設けてＬＳＩチップ２を正確にボンディング
ことが重要である。位置合わせ精度は、電極端子２Ｔの
形状にもよるが、３〜６μｍ以内の精度が必要である。
また、ダイボンディングは、ＬＳＩチップ２の上面（電
極端子２Ｔが形成されている面）と基板１の上面と注入
された充填材４の上面が実質的に平坦になるように正確
に行う。
【００３４】充填材４の注入後、充填材４をキュアし、
続いて、図４（ｂ）に示すように、ＣＶＤ法等を用いて
絶縁物質を全面に堆積し、第１の絶縁層５１を、ＬＳＩ
２の配置面の凹凸を吸収して、その上面が平坦になるよ
うな厚さに形成する。
【００３５】第１の絶縁層５１を形成した後、図４
（ｃ）に示すように、リソグラフィー技術を用いて第１
の絶縁層５１に電極端子２Ｔ（２ａ，２ｂ，２ｃ）に至
るヴィアを形成し、ヴィアが形成された第１の絶縁層５
１上に、例えば、スパッタリングにより銅のシード層を
形成し、更に全面に電解メッキすることにより第１の金
属層（銅の層）５６ｍを形成する。
【００３６】図４（ｄ）に示すように、リソグラフィー
技術を用いて第１の金属層５６ｍをパターニングし、ヴ
ィアの一部を介して端子２ａ同士を接続する第１の配線
５６ａを形成すると共に、ヴィアの他の一部に埋められ
た第１の配線電極（引出電極）５６ｂを形成する。第１
の配線５６ａは、下層（第１の絶縁層５１）の上面が実
質的に平坦であるため、必要な配線の抵抗の値に応じて
十分細く加工することができる。例えば、第１の金属層
の層厚が５μｍ、第１の領域内の配線の長さの最大値が
約１５ｍｍであって、配線抵抗の値を１０オーム以内に
抑えたい場合、配線の幅を５μｍに加工する。
【００３７】次に、第１の配線５６ａ及び第１の配線電
極５６ｂ上にＣＶＤ法等を用いて絶縁物質を堆積し、第
２の絶縁層５２を形成し、リソグラフィー技術を用い
て、第２の絶縁層５２に第１の配線電極５６ｂ又は第１
の配線５６ａに至る第２のヴィアを形成する。さらに、
図５（ａ）に示すように、第１の金属層の形成時と同様
に、スパッタリング及び電解メッキ法を用いて、第２の
絶縁層５２上に第２の金属層５７ｍを形成する。
【００３８】図５（ｂ）に示すように、リソグラフィー
技術を用いて、第２の金属層５７ｍをパターニングし、
第１の配線電極５６ｂを介して、電源端子２ｃとグラン
ド端子２ｂに接続される第２の配線電極５７ｂと、端子
２ａ同士を接続するための配線のうち比較的配線長の長
い第２の配線５７ａと、を形成する。また、電極端子２
Ｔの一部や第２の配線５７ａを基板１の端部（入出力ピ
ン配置領域）まで、引き出す。なお、第２の配線層５７
において必要な配線の数は、例えば、配線長が１５ｍｍ
以内の配線を第１の配線層５６において行った場合、比
較的少ない。このため、配線長が長いために配線抵抗が
大きくなってしまう配線の幅を十分太く加工することが
できる。例えば、第２の金属層５７の層厚が５μｍ、第
２の領域内の配線の長さの最大値が５０ｍｍであって、
配線抵抗を１０オーム以内に抑える場合、配線の幅を１
５〜２０μｍに加工する。
【００３９】同様の手法により、図５（ｃ）に示すよう
に、第２の配線５７ａ及び第２の配線電極５７ｂ上に第
３の絶縁層５３を形成し、これをパターニングし、第２
の配線電極５７ｂに至る第３のヴィアを形成する。さら
に、第３の絶縁層５３上に第３の金属層５８ｍを形成
し、これをパターニングして、ＬＳＩチップ２のグラン
ド端子２ｂに接続されたグランド電圧配線５８ａと、第
２の配線電極５７ｂに接続された第３の配線電極５８ｂ
を形成する。また、このグランド電圧配線５８ａは、グ
ランド用入出力ピン６の配置領域まで延在させる。
【００４０】続いて、同様の手法により、図５（ｃ）に
示すように、グランド電圧配線５８ａ上に第４の絶縁層
５４を形成し、第４の絶縁層５４上に第４の金属層５９
ｍを形成し、これをパターニングして、ＬＳＩ２の電源
端子２ｃに接続されると共に電源用入出力ピン６の配置
領域まで延在する電源電圧配線５９ａである第４の配線
層５９を形成する。最後に、入出力ピン６形成予定領域
の絶縁膜をエッチングして除去し、そこに、入出力ピン
６を接続及び固定し、図１に示すマルチチップモジュー
ルを完成する。
【００４１】上述の製造方法によれば、基板１の上面と
ＬＳＩチップ２の回路形成面とを実質的に同一の高さに
する。このため、第１の絶縁層５１の上面がほぼ平坦に
なり、露光・現像のロスなどが無く、微細配線が可能で
ある。また、第１の配線層５６における配線を微細加工
するため、第１の配線層５６の配線密度を高めることが
でき、第２の配線層５７の配線密度を抑え、その分、第
２の配線層５７の配線を太くし、配線抵抗を抑えて、信
号を長距離にわたってほとんど減衰することなく伝達す
ることができる。また、配線層数を４層にすることがで
きる（但し、第２の配線５７ａとグランド電圧配線５８
ａと電源電圧配線５９ａとを同一の層とすることなども
可能である）。
【００４２】ＬＳＩチップ２の回路の電極端子２Ｔと第
１〜第４の配線層５６〜５９とを、インピーダンスが不
連続になるバンプ等によって接続せずに、インピーダン
スが連続になる配線によって直接接続する。このため、
高い電気的特性を得ることができる。更に、接続用のは
んだバンプ等がないため、さらに配線を微細化すること
ができる。
【００４３】なお、上記説明では、配線層を４層形成し
たが、配線層を５層以上形成してもよい。例えば、配線
層を５層形成する場合、長さが最も短い範囲内にある配
線を最下層の金属層のパターニングにより形成し、長さ
が中間の範囲内にある配線を第２層目の金属層のパター
ニングにより形成し、長さが最も長い範囲内にある配線
を第３層目の金属層のパターニングにより形成する。さ
らに、第４，第５層目の金属層をそれぞれパターニング
して、グランド電圧配線、電源電圧配線を形成する。こ
の場合、各層の配線の長さに応じて幅を３段階に切り替
えることができるため、より配線密度を高めることがで
きる。
【００４４】上記説明では、基板１はアルミナセラミッ
クスから構成されたが、基板の反りなどを抑制できる厚
さの基板であれば、ＦＲ４、ＢＴレジン等のプリント基
板材料から構成されても良い。また、熱抵抗の低い材質
が好ましい場合には、ＬＳＩチップ２の冷却を行う働き
を有する窒化アルミナ（ＡｌＮ）等を用いても良い。
【００４５】上記説明では、ＬＳＩチップ２を銅により
配線した。しかし、この発明のマルチチップモジュール
は、ＬＳＩチップ２を銅以外の任意の金属によりの配線
されてもよい。
【００４６】第１及び第２の配線層５６，５７において
行う配線は、上記実施の形態に限定されず、配線長、配
線抵抗等が許容される範囲内であれば任意のものを接続
することができる。また、上記説明では、電源電圧配線
５９ａをグランド電圧配線５８ａより上層に形成した
が、電源電圧配線５９ａをグランド電圧配線より下層に
形成しても良い。
【００４７】また、第１及び第２の配線層５６，５７に
おける、層の厚さ、最大の配線長、配線の幅等は、上記
実施の形態に限定されず、必要な配線の抵抗の値に応じ
て任意に変更可能である。
【００４８】また、上記説明では、４つのＬＳＩをマル
チチップモジュールに搭載した。しかし、この発明のマ
ルチチップモジュールに搭載するＬＳＩの数は、４つに
限定されない。例えば、５つ以上でもよく、３つ以下で
も良い。
【００４９】なお、上記説明では、外部回路とＬＳＩチ
ップ２との間の信号の送受信は、入出力ピン６を介して
行われたが、送受信は入出力ピン６を使用することに限
定されず、はんだボールを使用する、ランドのままで使
用する等、任意に変更可能である。
【００５０】
【発明の効果】以上説明したように、本発明のマルチチ
ップモジュール及びその製造方法によれば、集積回路チ
ップが基板に埋め込まれて形成され、基板の上面と集積
回路チップの回路の形成面とが実質的に同じ高さになる
ように形成される。このため、基板上の第１の絶縁層の
上面を実質的に平坦に形成することができ、第１の絶縁
層上の第１の配線層に短い配線を集中させることによ
り、配線抵抗を高くすることなく微細化することができ
る。従って、従来のマルチチップモジュールと比較し
て、第１の配線層の配線収容性を向上することができ、
線長の長い配線については第２の配線層に太い配線を形
成することにより配線抵抗を低くでき、高速信号波形を
伝送可能となり、高速データ通信を行うことができる。
【００５１】また、各配線層は集積回路チップの電極端
子に接続されるため、インピーダンスが不連続になら
ず、ノイズの発生を抑制することができ、波形を正確に
送受信することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るマルチチップモジュ
ールの構成を示す斜視図である。
【図２】図１のＡ−Ａ線での断面図である。
【図３】本発明のマルチチップモジュールの配線の様子
を説明するための図である。
【図４】本発明のマルチチップモジュールの製造方法を
示す図である。
【図５】本発明のマルチチップモジュールの製造方法を
示す図である。
【符号の説明】
１ 基板 ２ ＬＳＩチップ ２ａ 端子 ２ｂ グランド端子 ２ｃ 電源端子 ２Ｔ 電極端子 ３ キャビティ ４ 充填材 ５ 薄膜配線層 ６ 入出力ピン ５１ 第１の絶縁層 ５２ 第２の絶縁層 ５３ 第３の絶縁層 ５４ 第４の絶縁層 ５５ 第５の絶縁層 ５６ 第１の配線層 ５６ａ 第１の配線 ５６ｂ 第１の配線電極 ５６ｍ 第１の金属層 ５７ 第１の配線層 ５７ａ 第２の配線 ５７ｂ 第２の配線電極 ５７ｍ 第２の金属層 ５８ 第３の配線層 ５８ａ グランド電圧配線 ５８ｂ 第３の配線電極 ５８ｍ 第４の金属層 ５９ 第４の配線層 ５９ａ 電源電圧配線 ５９ｍ 第４の金属層

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】集積回路チップを収容するための窪み部が
    一面に形成された基板と、 複数の電極端子を備え、前記基板の一面と電極端子の形
    成面が実質的に平坦となるように前記窪み部に配置され
    た複数の集積回路チップと、 前記基板の一面と前記集積回路チップの電極端子の形成
    面との上に形成され、前記複数の電極端子に至る第１の
    ヴィアが形成された第１の絶縁層と、 前記第１の絶縁層上に形成され、第１のヴィアの一部を
    介して前記複数の電極端子の一部に接続され、前記集積
    回路チップの一部の電極端子間を接続する複数の第１の
    配線と、 前記第１の配線上に形成され、第２のヴィアが形成され
    た第２の絶縁層と、 前記第２の絶縁層上に形成され、第１のヴィアの他の一
    部と第２のヴィアを介して前記電極端子の他の一部に接
    続される第２の配線と、 を備え、 前記第２の配線は、その最大配線長が、前記第１の配線
    の最大配線長よりも長く形成され、 前記第１の配線は前記第２の配線よりも細く形成されて
    いる、 ことを特徴とするマルチチップモジュール。
  2. 【請求項２】前記第１の配線は隣接する集積回路チップ
    の電極端子間に接続され、 前記第２の配線は隣接していない集積回路チップの電極
    端子間又は集積回路チップ２の電極端子と外部接続され
    る外部端子との間に接続されている、 ことを特徴とする請求項１に記載のマルチチップモジュ
    ール。
  3. 【請求項３】前記第１の絶縁層は、その上面が実質的に
    平坦に形成されている、ことを特徴とする請求項１又は
    ２に記載のマルチチップモジュール。
  4. 【請求項４】前記第２の配線上に形成され、第３のヴィ
    アが形成された第３の絶縁層と、 前記第３の絶縁層上に形成され、前記第１乃至第３のヴ
    ィアを介して、前記電極端子のうち、基準電圧が印加さ
    れる基準電圧端子と、電源電圧が印加される電源端子
    と、のいずれか一方の端子に接続された第３の配線と、 前記第３の配線上に形成され、第４のヴィアが形成され
    た第４の絶縁層と、 前記第４の絶縁層上に形成され、前記第１乃至第４のヴ
    ィアを介して、前記基準電圧端子と前記電源端子のうち
    の他方の端子に接続された第４の配線と、 をさらに備える、 ことを特徴とする請求項１乃至３のいずれか１項に記載
    のマルチチップモジュール。
  5. 【請求項５】前記基板は、アルミナセラミックス又は窒
    化アルミナから構成される、ことを特徴とする請求項１
    乃至４のいずれか１項に記載のマルチチップモジュー
    ル。
  6. 【請求項６】一面に電極端子を備える半導体チップを収
    容するための複数の凹部が一面に形成された基板の該凹
    部に、前記基板の一面と電極端子形成面が実質的に平坦
    となるように、前記半導体チップを配置するステップ
    と、 前記基板の一面と前記半導体チップの電極端子形成面の
    上に、第１の絶縁層を形成するステップと、 前記第１の絶縁層に前記電極端子に至る第１のヴィアを
    形成するステップと、前記第１の絶縁層上に、前記第１
    のヴィアを埋めて、第１の導電層を形成するステップ
    と、 前記第１の導電層をパターニングして、前記電極端子の
    一部同士を電気的に接続する第１の配線を形成するステ
    ップと、 前記第１の配線上に第２の絶縁層を形成するステップ
    と、 前記第２の絶縁層に前記第１のヴィアに至る第２のヴィ
    アを形成するステップと、 前記第２の絶縁層上に、第２の導電層を形成するステッ
    プと、 前記第２の導電層をパターニングして、前記第１と第２
    のヴィアを介して前記電極端子のうちの他の一部を相互
    に電気的に接続する第２の配線を形成するステップと、 を備え、 前記第２の配線を形成するステップは、前記第２の配線
    の最大配線長を、前記第１の配線の最大配線長よりも長
    く形成し、 前記第１の配線を形成するステップは、第１の配線を前
    記第２の配線よりも細く形成する、 ることを特徴とするマルチチップモジュールの製造方
    法。
  7. 【請求項７】前記第１の配線を形成するステップは、隣
    接する集積回路チップの電極端子間を接続し、 前記第２の配線を形成するステップは、隣接していない
    集積回路チップの電極端子間を接続する、 ことを特徴とする請求項６に記載のマルチチップモジュ
    ールの製造方法。
  8. 【請求項８】前記第１の絶縁層を形成するステップは、
    前記第１の絶縁層の上面を実質的に平坦に形成する、こ
    とを特徴とする請求項６又は７に記載のマルチチップモ
    ジュールの製造方法。
  9. 【請求項９】第１の絶縁層を形成するステップは、前記
    基板の一面と前記半導体チップの電極端子形成面との段
    差を吸収して、上面が平坦となるような厚さに前記第１
    の絶縁層を形成する、 ことを特徴とする請求項６乃至８のいずれか１項に記載
    のマルチチップモジュールの製造方法。
JP32488298A 1998-11-16 1998-11-16 マルチチップモジュール及びその製造方法 Expired - Fee Related JP3214470B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP32488298A JP3214470B2 (ja) 1998-11-16 1998-11-16 マルチチップモジュール及びその製造方法
US09/440,049 US6403463B1 (en) 1998-11-16 1999-11-15 Method for fabricating a multichip module to improve signal transmission
US09/986,884 US6492723B2 (en) 1998-11-16 2001-11-13 Multichip module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32488298A JP3214470B2 (ja) 1998-11-16 1998-11-16 マルチチップモジュール及びその製造方法

Publications (2)

Publication Number Publication Date
JP2000150772A JP2000150772A (ja) 2000-05-30
JP3214470B2 true JP3214470B2 (ja) 2001-10-02

Family

ID=18170689

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32488298A Expired - Fee Related JP3214470B2 (ja) 1998-11-16 1998-11-16 マルチチップモジュール及びその製造方法

Country Status (2)

Country Link
US (2) US6403463B1 (ja)
JP (1) JP3214470B2 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3214470B2 (ja) * 1998-11-16 2001-10-02 日本電気株式会社 マルチチップモジュール及びその製造方法
JP3998878B2 (ja) * 1999-11-25 2007-10-31 シャープ株式会社 半導体装置、半導体装置の製造方法、およびパッケージの製造方法
US8566248B1 (en) * 2000-08-04 2013-10-22 Grdn. Net Solutions, Llc Initiation of an information transaction over a network via a wireless device
US6727533B2 (en) * 2000-11-29 2004-04-27 Fujitsu Limited Semiconductor apparatus having a large-size bus connection
US6555906B2 (en) * 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
JP3781178B2 (ja) * 2001-03-30 2006-05-31 ユーディナデバイス株式会社 高周波半導体装置の多層配線構造
US7064416B2 (en) * 2001-11-16 2006-06-20 International Business Machines Corporation Semiconductor device and method having multiple subcollectors formed on a common wafer
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW517361B (en) * 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
US6750397B2 (en) * 2002-02-15 2004-06-15 Advanced Semiconductor Engineering, Inc. Thermally enhanced semiconductor build-up package
JP2004055965A (ja) * 2002-07-23 2004-02-19 Seiko Epson Corp 配線基板及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器
US6756662B2 (en) * 2002-09-25 2004-06-29 International Business Machines Corporation Semiconductor chip module and method of manufacture of same
US7054599B2 (en) * 2003-05-08 2006-05-30 Lockheed Martin Corporation High density interconnect structure for use on software defined radio
JP2006041401A (ja) * 2004-07-29 2006-02-09 Sharp Corp 半導体装置及びその製造方法
US7365273B2 (en) * 2004-12-03 2008-04-29 Delphi Technologies, Inc. Thermal management of surface-mount circuit devices
TWI283462B (en) * 2005-09-27 2007-07-01 Via Tech Inc Bumpless chip package and fabricating process thereof
US20070212813A1 (en) * 2006-03-10 2007-09-13 Fay Owen R Perforated embedded plane package and method
US8829661B2 (en) * 2006-03-10 2014-09-09 Freescale Semiconductor, Inc. Warp compensated package and method
US7510323B2 (en) * 2006-03-14 2009-03-31 International Business Machines Corporation Multi-layered thermal sensor for integrated circuits and other layered structures
US8101458B2 (en) * 2009-07-02 2012-01-24 Advanced Microfab, LLC Method of forming monolithic CMOS-MEMS hybrid integrated, packaged structures
US8101469B2 (en) 2009-07-02 2012-01-24 Advanced Microfab, LLC Method of forming monolithic CMOS-MEMS hybrid integrated, packaged structures
US7989248B2 (en) * 2009-07-02 2011-08-02 Advanced Microfab, LLC Method of forming monolithic CMOS-MEMS hybrid integrated, packaged structures
RU2475885C1 (ru) * 2011-09-21 2013-02-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Московский государственный технический университет имени Н.Э. Баумана" (МГТУ им. Н.Э. Баумана) Способ изготовления трехмерного электронного модуля

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
JPS61148847A (ja) * 1984-12-21 1986-07-07 Fujitsu Ltd 半導体装置
JPH03211757A (ja) * 1989-12-21 1991-09-17 General Electric Co <Ge> 気密封じの物体
JP3091214B2 (ja) 1990-05-11 2000-09-25 株式会社日立製作所 マルチチップ・モジュールの製造方法
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5336928A (en) * 1992-09-18 1994-08-09 General Electric Company Hermetically sealed packaged electronic system
US5422513A (en) * 1992-10-16 1995-06-06 Martin Marietta Corporation Integrated circuit chip placement in a high density interconnect structure
US5548099A (en) * 1994-09-13 1996-08-20 Martin Marietta Corporation Method for making an electronics module having air bridge protection without large area ablation
US5561085A (en) * 1994-12-19 1996-10-01 Martin Marietta Corporation Structure for protecting air bridges on semiconductor chips from damage
US5559363A (en) * 1995-06-06 1996-09-24 Martin Marietta Corporation Off-chip impedance matching utilizing a dielectric element and high density interconnect technology
US5874770A (en) * 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
JP3726985B2 (ja) 1996-12-09 2005-12-14 ソニー株式会社 電子部品の製造方法
JP3214470B2 (ja) * 1998-11-16 2001-10-02 日本電気株式会社 マルチチップモジュール及びその製造方法
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages

Also Published As

Publication number Publication date
US20020033528A1 (en) 2002-03-21
US6403463B1 (en) 2002-06-11
JP2000150772A (ja) 2000-05-30
US6492723B2 (en) 2002-12-10

Similar Documents

Publication Publication Date Title
JP3214470B2 (ja) マルチチップモジュール及びその製造方法
US9136246B2 (en) Integrated chip package structure using silicon substrate and method of manufacturing the same
US7898058B2 (en) Integrated chip package structure using organic substrate and method of manufacturing the same
US8835221B2 (en) Integrated chip package structure using ceramic substrate and method of manufacturing the same
US7511376B2 (en) Circuitry component with metal layer over die and extending to place not over die
JP2755252B2 (ja) 半導体装置用パッケージ及び半導体装置
JP3677429B2 (ja) フリップチップ型半導体装置の製造方法
JP4606849B2 (ja) デカップリングコンデンサを有する半導体チップパッケージ及びその製造方法
JP2002527909A (ja) 相互接続された接地平面を有するテープボールグリッドアレイ
JP5173758B2 (ja) 半導体パッケージの製造方法
TWI819134B (zh) 高密度基板及具有其之堆疊矽封裝組件
JP3320932B2 (ja) チップパッケージ実装体、及びチップパッケージが実装される回路基板、並びに回路基板の形成方法
JP2001203300A (ja) 配線用基板と半導体装置および配線用基板の製造方法
JP2008124072A (ja) 半導体装置
JP2004134450A (ja) 半導体集積回路
JP2001102517A (ja) 回路装置
JPH11163217A (ja) 半導体装置
CN111554676B (zh) 一种局部带宽增强的转接板封装结构及制作方法
JP2005101186A (ja) 積層型半導体集積回路
JP3831173B2 (ja) 半導体モジュール
JP4356196B2 (ja) 半導体装置組立体
JP3470787B2 (ja) 半導体素子用複合パッケージの製造方法
KR20130042937A (ko) 반도체 패키지 기판 및 이를 이용한 반도체 패키지
JP2003289121A (ja) 多層配線板および半導体デバイス
JPH08172158A (ja) プリント配線板

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20010626

LAPS Cancellation because of no payment of annual fees