JP2001203300A - 配線用基板と半導体装置および配線用基板の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 線幅変化による導体配線のインピーダンス不
整合を防止し、半導体チップと外部電極間の信号伝達を
効率よく実現できる。 【解決手段】 導体層上に積層した誘電体層と、誘電体
層上に形成した導体配線とを備え、導体配線１が半導体
チップ電極と接続される接続部分の近傍で線幅が狭くな
る構造を有する配線用基板であって、導体配線１の線幅
が狭くなる部分の線路長が、半導体チップの最大動作周
波帯域の実効波長の４分の１未満である。この構成によ
り最大動作周波数に応じ線路長を制限した部分では、信
号の振幅変化は小さく見なせるので線路中でインピーダ
ンスの不整合による伝送信号の反射の影響が無視できる
ようになる。このため、線幅が狭くなりインピーダンス
が上昇、さらに線幅の広い部分と不整合を生じ、反射、
伝送損失が起こることを防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高速の半導体チ
ップを実装しかつ半導体装置内部の電気信号を高速で伝
送させることが可能な配線用基板と半導体装置および配
線用基板の製造方法に関するものである。

【０００２】

【従来の技術】近年、電子機器の小型化、高速化に伴
い、半導体装置も高密度化、高機能化、高速化を要求さ
れ始めてきている。その中で半導体装置の実装形態とし
ては、周辺端子ではなく面全体にわたり格子上に端子を
配置できるグリッドアレイ型が、高密度実装の主流とし
て注目され開発されている。

【０００３】通常ＢＧＡ（ボール・グリッド・アレイ）
と呼ばれる半導体装置には、ワイヤボンドによりチップ
と配線用基板を接続したものと、金や半田で構成された
バンプという金属突起で直接接続したフリップチップボ
ンドしたものがある。ワイヤボンド方式を用いた接合方
法では、低コストという利点はあるものの、高速信号の
伝送を想定した場合、ワイヤのインダクタンスは大きく
半導体装置全体の電気特性を低下させる原因にもなる。
従って、線路長が短いという利点からワイヤボンディン
グを用いないフリップチップ方式が、高速伝送に適合す
ると言われている。本発明では、後者のフリップチップ
接続の場合を従来例として採り上げる。

【０００４】図１１は従来の配線用基板及びフリップチ
ップ型ＢＧＡの断面図と製造工程の概略を示している。
図中において、４０は配線用基板、４１は半導体チッ
プ、４２はバンプ、４３はチップ電極、４４は配線基板
上の電極接続用パッド、４５は配線用基板４０中の導体
層、４６は基板上の導体配線、４７は配線用基板４０中
の誘電体層、４８は封止樹脂、４９は半田ボール接続用
パッド、５０は半田ボール、５５はビアを示している。
以上の半導体装置の構成及び製造方法は、図１１中のフ
ロー通りである。尚、配線用基板４０については詳しく
後述する。最初に、半導体チップ４１上の電極４３にバ
ンプ４２を形成させる（図１１（ａ））。バンプは普通
半導体チップ４１上に金ワイヤによりボールを形成、熱
圧着して形成できる。また、基板上の導体配線４６には
バンプが接続される領域以外にソルダーレジストが被覆
されている（図示せず）。これで配線間の短絡を防止で
き、チップとの絶縁も確実になる。次にチップ４１をバ
ンプ４２を介して、実際は多連のフレーム状態にある配
線用基板４０に電気的に接続させる（図１１（ｂ））。
以上をエポキシ樹脂等の熱硬化性樹脂４８によって片面
封止する（図１１（ｃ））。最後に半田ボール５０を基
板裏面の穴に溶融、浸透させ半田ボール用接続用パッド
４９と接合し、多連状態にあるものを個片に切断、ＢＧ
Ａとしての形態を完成させる（図１１（ｄ））。この最
下面の半田ボール５０をプリント基板上で高温溶融さ
せ、プリント基板上の配線と接合すれば、ＢＧＡが電子
機器の部品として実装できる。

【０００５】一方、ＢＧＡに用いられる配線用基板４０
では誘電体層、導体配線層を交互に積層する構造を成
す。まず、図１２ではチップ近傍での従来の配線用基板
最上面のチップ電極近傍の配線図を示している。一般に
は、電極接続用パッド４４のピッチがビア５５のピッチ
に比べ狭い。そのため導体配線４６を電極接続用パッド
４４から引き出す時に、この近傍で図のように線幅を細
くし、ビア５５に近づくところでは広くして対応させて
いる。また、実装面積を保ちながら多くの電極に対応す
る場合には、チップ上電極を千鳥構造に配置して実装密
度を向上させる。その時も隣接するパッドを回避するた
め配線ピッチを狭くしたり、線幅を小さくすることが行
われる。２３は半導体チップ搭載位置を示す。

【０００６】また、配線用基板４０の製造方法として
は、例えば図１３に示す方法がある。図１３は従来の配
線用基板の製造方法の説明図である。５１は銅箔付きベ
ース基板、５２はベース基板上銅箔、５３は銅箔付絶縁
樹脂、５４は無電解めっき、５５はビアを示している。
銅箔５２付きベース基板５１に（図１３（ａ））、誘電
体層にあたる銅箔付絶縁樹脂５３をプレスし（図１３
（ｂ））、エッチングにより穴あけ後、スルーホール内
壁表面に導電性付与のため無電解めっき５４を行う（図
１３（ｃ））。その後電解めっきによりスルーホール内
にめっき５７を被覆し（図１３（ｄ））、回路形成前の
導体配線層５６にレジストを塗布、エッチングにより回
路を形成する（図１３（ｅ））。以上を繰り返すことで
積層できる。他にも、銅箔なしベース基板に穴あけ後に
基板と無電解銅めっきとの密着を高めるために化学処理
後、基板全面に無電解めっきを薄く行い、レジストによ
りパターン形成後に電解銅めっきを堆積、回路を形成す
る方法や、穴あけ後の工程として無電解めっきをそのま
ま堆積させる方法などがある。絶縁樹脂５３の材質とし
てはポリイミド、ガラスエポキシ、ＢＴレジンなどが、
導体層及び導体配線材料では銅、タングステンなどが用
いられることが多い。

【０００７】層構成は単層の場合もあるが、高速伝送用
には図１１及び図１３に示したような導体配線４６、ビ
ア５５、導体層４５、誘電体層４７を持った多層構造を
採用する場合が多い。接地層、電源層、信号線層を明確
に設け、インピーダンス制御が容易になりさらにはイン
ダクタンスも低減できるためである。一般に、高速化実
現のためには図１１の半導体装置（ＢＧＡ）の中で導体
配線４６を短くし寄生容量やインダクタンスを低減する
一方で半導体チップ電極４３との接続部分からバンプ４
２、配線基板上の電極接続用パッド４４、導体配線４
６、ビア５５、導体配線４６、外部端子の半田ボール５
０に至るまで、各構成要素の特性インピーダンスをでき
る限り整合させ、伝送経路での反射を低減することが行
われている。

【０００８】

【発明が解決しようとする課題】しかしながら、図１１
に示した従来のフリップチップ型ＢＧＡの場合、線路長
は短いという利点はあっても、信号の伝達経路において
高速伝送に対応した配線構造が詳細に構築されていない
ため、先に述べたインピーダンス制御が容易でない。具
体的には、以下のような課題が生じると考えられる。

【０００９】まず、図１２のチップ近傍での従来の配線
用基板の配線パターンによると、チップ電極近傍とビア
付近でそれぞれのピッチに対応させるため、配線幅はビ
ア付近に比べてチップ電極近傍にて狭くさせたものであ
った。線厚、誘電体層厚が一定の条件で信号線の線幅が
狭くなると、その部分だけインダクタンスは増加し、特
性インピーダンスは上昇する。従ってこの場合、線路中
でインピーダンスの不整合による伝送信号の反射が起こ
り、エネルギーを無駄に消費させるため、伝送損失を引
き起こす。特に高速信号の伝送の場合には、比較的短い
線路長でも信号の振幅変化は大きくしかも頻繁になり、
反射の大きさが無視できなくなるため、顕在化してしま
う。

【００１０】加えて、次の課題も発生する。高速伝送で
さらにバス幅が広く、つまりはいくつもの線路で信号を
同時に伝送させる場合には接地、電源はできる限り共通
化し、安定な状態を作り出す必要がある。（本文では以
降、接地をＧＮＤと表記する。）ＧＮＤ及び電源を共通
化せずに各々の線路が独立していたり、下層のベタＧＮ
Ｄと電気的に確実に接続されてなかったりすると、様々
なノイズに対して電位が変動する不安定な状態に陥り、
半導体装置が誤作動することがあるためである。ノイズ
には、信号線間の電磁誘導起因のクロストークノイズ
や、電源もしくはＧＮＤから信号線へ至る経路で信号の
切り替え時に起こる同時切り替えノイズが知られてお
り、高速かつバス幅が広い時に問題となる。しかしなが
ら、従来の構成である図１２の場合には上記課題を解決
するような設計思想はなく、電位の安定性に関する考慮
がなされず、ＧＮＤ及び電源は共通化されていないもの
であった。

【００１１】したがって、この発明の目的は、このよう
な従来の課題を解決するものであり、線幅変化による導
体配線のインピーダンス不整合を防止し、半導体チップ
と外部電極間の信号伝達を効率よく実現でき、なおかつ
フリップチップボンディングの際にＧＮＤ及び電源をチ
ップ直下の導体配線面で共通化し、電位変動を抑えるこ
とで強化、半導体装置の誤動作を防止する事ができるも
ので、高速信号の伝送にも適した配線用基板と半導体装
置および配線用基板の製造方法を提供することである。

【００１２】

【課題を解決するための手段】上記目的を達成するため
にこの発明の請求項１記載のは配線用基板は、導体層上
に積層した誘電体層と、誘電体層上に形成した導体配線
とを備え、導体配線が半導体チップ電極と接続される接
続部分の近傍で線幅が狭くなる構造を有する配線用基板
であって、導体配線の線幅が狭くなる部分の線路長が、
半導体チップの最大動作周波帯域の実効波長の４分の１
未満である。

【００１３】この構成により最大動作周波数に応じ線路
長を制限した部分では、信号の振幅変化は小さく見なせ
るので線路中でインピーダンスの不整合による伝送信号
の反射の影響が無視できるようになる。尚、信号波形が
矩形波の場合には、波形は種々の周波数を持つ正弦波の
合成でしかも一般には矩形波の基本動作周波数の１０倍
波に当たる正弦波までを含むもので近似できると考えら
れており、最大動作周波帯域としてはその基本動作周波
数の１０倍までを考慮する必要がある。特に、上記線路
長を最大動作周波帯域の実効波長の４分の１未満に限定
するため、その部分を集中定数として扱うことが可能に
なり、信号の変化に与える影響が無視できる。以上によ
り、線幅が狭くなりインピーダンスが上昇、さらに線幅
の広い部分と不整合を生じ、反射、伝送損失が起こるこ
とを防止できる。従って、半導体チップと外部電極間の
高速信号伝達を効率よく実現できる。

【００１４】請求項２記載の配線用基板は、導体層上に
積層した誘電体層と、誘電体層上に形成した導体配線と
を備え、導体配線の線幅が所定の部分から狭くなる構造
を有する配線用基板であって、誘電帯層の厚みを導体配
線の線幅が狭くなる部分から薄くし、導体配線の特性イ
ンピーダンスを一定にした。

【００１５】この構成により前記同様、導体配線の線幅
変化によるインピーダンス不整合を克服し、導体配線上
で反射をなくすことができ、半導体チップと外部電極間
の高速信号伝達を効率よく実現できる。

【００１６】請求項３記載の配線用基板は、導体層上に
積層した誘電体層と、誘電体層上に形成した導体配線と
を備え、導体配線が半導体チップ電極と接続される接続
部分の近傍で線幅が狭くなる構造を有する配線用基板で
あって、導体配線の線幅が狭くなる部分の線路端に容量
性素子を結合し、導体配線の特性インピーダンスを一定
にした。

【００１７】この構成では基板上の導体配線に容量性素
子を設けることで、容量成分を負荷できるため、その部
分の特性インピーダンスを低減できる。そのため、導体
配線と半導体チップ上電極との接合部近傍で線幅が狭く
なって起こるインピーダンスの上昇を防止できる。故に
線路でのインピーダンス不整合を克服し、導体配線上で
反射をなくすことができ、半導体チップと外部電極間の
高速信号伝達を効率よく実現できる。

【００１８】請求項４記載の配線用基板は、導体層上に
積層した誘電体層と、誘電体層上に形成され半導体チッ
プ電極と接続される複数の導体配線とを有する配線用基
板を備えた半導体装置であって、複数の導体配線を半導
体チップ直下で結合させ、接地もしくは電源のいずれか
と接続した。

【００１９】この構成によって、フリップチップボンデ
ィングの際にも共通ＧＮＤ及び電源をチップ直下の導体
配線面で共通化し、電位変動を抑えることでそれらを強
化できる。故に、ノイズにも強く誤作動がなく高速信号
を伝送できる半導体装置を実現できる。

【００２０】請求項５記載の半導体装置は、請求項１，
２，３または４記載の配線用基板に半導体チップを搭載
し電気的に接続した。この構成により高速信号伝送に適
するものとなる。

【００２１】請求項６記載の半導体装置は、導体層上に
積層した誘電体層と、誘電体層上に形成した導体配線と
を備え、導体配線が半導体チップ電極と接続される接続
部分の近傍で線幅が狭くなる構造を有する配線用基板に
半導体チップを搭載した半導体装置であって、半導体チ
ップ電極に容量性素子を結合し、導体配線の特性インピ
ーダンスを一定にした。

【００２２】この構成ではチップ上に容量性素子を設け
ることで、容量成分を負荷できるため、その部分の特性
インピーダンスを低減できる。そのため、導体配線と半
導体チップ上電極との接合部近傍で線幅が狭くなり発生
するインピーダンスの上昇を防止できる。故に線路での
インピーダンス不整合を克服し、導体配線上で反射をな
くすことができ、半導体チップと外部電極間の高速信号
伝達を効率よく実現できる。

【００２３】請求項７記載の配線用基板の製造方法は、
異なる厚さの金属箔を導体層として第１の誘電体層に貼
付する工程と、導体層上に第２の誘電体層を積層する工
程と、第２の誘電体層上に導体配線を形成する工程とを
含み、導体層の厚さが大きい部分の上層に形成された第
２の誘電体層上に、半導体チップ電極に接続される側の
線幅が狭い導体配線を形成する。

【００２４】上記の工程によって導体層を厚くできその
直上の第２の誘電体層を薄くすることができるため、上
記請求項２の配線用基板が製造できる。これにより、上
記導体配線の線幅変化によるインピーダンス不整合を克
服し、導体配線上で反射をなくすことができ、半導体チ
ップと外部電極間の高速信号伝達を効率よく実現できる
配線用基板を製造できる。

【００２５】請求項８記載の配線用基板の製造方法は、
金属箔を導体層として第１の誘電体層に貼付する工程
と、導体層上に第２の誘電体層を積層する工程と、第２
の誘電体層を開口する工程と、開口部の内周面にめっき
を被覆し導体層と電気的に接続する工程と、開口部にさ
らにめっきを堆積する工程と、第２の誘電体層および開
口部に堆積しためっき堆積部分に第３の誘電体層を堆積
する工程と、第３の誘電体層上に導体配線を形成する工
程とを含み、めっき堆積部分の上層に形成された第３の
誘電体層上に半導体チップ電極に接続される側の線幅が
狭い導体配線を形成する。

【００２６】上記の工程によって導体層を厚くできその
直上の第３の誘電体層を薄くすることができるため、上
記請求項２の配線用基板が製造できる。これにより、上
記導体配線の線幅変化によるインピーダンス不整合を克
服し、導体配線上で反射をなくすことができ、半導体チ
ップと外部電極間の高速信号伝達を効率よく実現できる
配線用基板を製造できる。

【００２７】

【発明の実施の形態】以下、発明の各実施形態について
図面を用い、同一部分には同一番号を付して説明する。

【００２８】この発明の第１の実施形態を図１および図
２に基づいて説明する。図１はこの発明の第１の実施形
態における配線用基板最上面のチップ電極接続部近傍の
配線図、図２は上記の配線の１つを拡大したもので、第
１の実施形態における配線用基板最上面のチップ電極接
続部近傍の配線拡大図である。この配線用基板は、下層
に誘電体層とさらに導体層を持つ。基本構成は従来例と
同一である。図１および図２において、１はチップ電極
接合部近傍の導体配線を表している。２はビア近傍の配
線、４４はチップ上電極及びバンプと後に接続されるパ
ッド、５５は下層へ電気的に接続されるビアである。パ
ッド４４はピッチが狭く、下層に導通するビア５５はそ
れに比べてピッチは広い。そのために導体配線幅は上記
接合部近傍の配線１では狭く、ビア近傍の配線２では広
くなっている。また図２において、３はチップ電極との
接合部近傍配線２の長さである。この実施形態では、図
２中のようにチップ電極接合部４４近傍にて線幅が細く
なる部分１の線路長３を、半導体チップの最大動作周波
帯域の実効波長の４分の１未満にする。

【００２９】一方、上記実施形態の配線用基板及び配線
パターンは従来技術で実現できる。先述の図１３のよう
に銅箔５２付きベース基板５１に（図１３（ａ））、誘
電体層にあたる銅箔付き絶縁樹脂５３をプレスし（図１
３（ｂ））、エッチングにより穴あけ後、スルーホール
内壁表面に導電性付与のため無電解めっき５４を行う
（図１３（ｃ））。その後電解めっきによりスルーホー
ル内にめっき５７を被覆し（図１３（ｄ））、回路形成
前の導体層５６全面にレジストを塗布、エッチングによ
り目的の回路パターンを形成する（図１３（ｅ））。以
上を繰り返して容易に達成できる。

【００３０】さらにこの発明の配線用基板を用いた半導
体装置及びその製造方法についても図１１の従来例の通
りであり、バンプや導電性接着剤により半導体チップ４
１と配線用基板４０をフリップチップ接合する。もしく
はチップ４１を搭載、銀ペースト等のダイボンド材で接
着したのち、チップ上電極４３と配線用基板の配線上の
電極４４を金線ワイヤにて電気的に接続しても良い。以
上のチップ搭載の配線用基板を、エポキシ樹脂等の熱硬
化性樹脂４８によって片面封止する。最後に半田ボール
５０を基板裏面の穴に溶融、浸透させ半田ボール接続用
パッド４９と接合し、多連状態にあるものを個片に切
断、ＢＧＡとしての形態を完成させる。

【００３１】以上の第１の実施形態によれば、図２の配
線基板上の電極接続用パッド４４近傍で線幅が狭くなる
部分１の線路長３を半導体チップの最大動作周波帯域の
４分の１未満に制限する。以上により、上記線路部分は
集中定数と扱うことができ、信号変化へ与える影響は微
小と見なすことができる。従って、その周波帯域でイン
ピーダンス不整合の生じる恐れのある上記配線部分の影
響を排除でき、半導体チップと外部電極間の高速信号伝
達を効率よく実現でき高速伝送に適した配線用基板及び
半導体装置を提供できることとなる。

【００３２】この発明の第２の実施形態を図３および図
４に基づいて説明する。図３はこの発明の第２の実施形
態における配線用基板最上面のチップ電極接続部近傍の
立体図である。第１の実施形態で述べたものと同様の箇
所で、層構成が分かるようにしてある。図３において、
１０はベース基板（第１の誘電体層）、１１は銅箔、４
４はチップ電極接続用パッド。４７は誘電体層（第２の
誘電体層）、５５はビアを示している。４５の導体層は
ＧＮＤ電位に落とされているものとする。この実施形態
では線路全体の特性インピーダンスを一定にする。そこ
で、通常なら電極接続用パッド４４近傍にて線幅が狭く
なり、インダクタンス増加により特性インピーダンスが
上昇してしまう導体配線１の直下にて、誘電体層４７の
厚みを薄くし特性インピーダンスを低減させる。そのた
め任意の導体配線１の幅に対応させ、厚さを薄くしたい
誘電体層４７直下において導体層４５の厚みを厚くす
る。

【００３３】その製造方法としては、図４に示した方法
が挙げられる。図４はこの発明の第２の実施形態におけ
る配線用基板の製造方法の説明図である。まず、導体層
４５となる銅箔１１をあらかじめ所望の厚さにしてベー
ス基板１０に張り付ける（図４（ａ））。厚みを持たせ
る銅箔部分１１は複数枚の銅箔を積層してもよい。次
に、その上に誘電体層４７となる絶縁樹脂１２をプレス
（図４（ｂ））、表面を研磨して平坦化する。以上で厚
い銅箔１１を用いた分だけ、導体層を厚くすることがで
き、その上層の誘電体層４７（絶縁樹脂１２）は薄くな
る。最後にめっきの積層等で形成される導体配線５６に
レジストを被覆、エッチングで回路を形成すれば良い
（図４（ｃ））。尚、導体層４５（銅箔１１）はプリン
ト基板のＧＮＤに電気的に接続させる。以降は従来例及
び上記第１の実施形態で説明した半導体装置の製造方法
に準じて、本発明に関わる半導体装置を形成することが
できる。

【００３４】以上の第２の実施形態によれば、導体配線
５６の線幅変化に対応させ誘電体層４７の厚みを変化さ
せることでインピーダンス不整合を克服し導体配線４６
上で反射がなく、半導体チップと外部電極間の高速信号
伝達を効率よく実現できる配線用基板及びそれを用いた
半導体装置を提供することができる。

【００３５】この発明の第３の実施の形態を図５に基づ
いて説明する。図５はこの発明の第３の実施形態におけ
る配線用基板の製造方法の説明図である。第３の実施形
態では第２の実施形態とはその配線用基板の形成方法の
みが異なっているため、それに限定して述べる。はじめ
に、均一厚さの銅箔つきベース基板（第１の誘電体層）
５１上に銅箔付き絶縁樹脂（第２の誘電体層）５３をプ
レスする（図５（ｂ））。次に、厚くしたいベース基板
上銅箔部分までエッチング等で開口、開口部内壁表面に
導電性付与のため無電解めっき５４を行い、上下層の銅
箔を導通させる（図５（ｃ））。その後、電解めっきに
より開口部内全体にめっき５７を堆積させた後（図５
（ｄ））、次に不要な銅箔１３をエッチングで除去し、
再び絶縁樹脂（第３の誘電体層）１２をプレスする（図
５（ｅ））。もしくは電解めっきを用いず、そのまま無
電解めっきで堆積させても良い。以上でめっき堆積分５
７だけ導体層を厚くすることが可能である。最後にめっ
きの積層等で形成される導体配線５６にレジストを被
覆、エッチングで回路を形成すれば良い（図５
（ｆ））。尚、導体層４５はプリント基板のＧＮＤに電
気的に接続させる。以降は先の第１の実施形態で述べた
半導体装置の製造方法に準ずる。

【００３６】以下の第４から第８の実施形態は、第１の
実施形態で説明した配線用基板及び半導体装置の製造方
法に準じ、この発明に関わる半導体装置を形成すること
ができる。

【００３７】この発明の第４の実施形態を図６に基づい
て説明する。図６はこの発明の第４の実施形態における
配線用基板最上面のチップ電極との接続部近傍の配線図
である。図６において、４０は配線用基板、２３は半導
体チップの搭載位置、２１はこの発明の容量性素子で、
ここではオープンスタブを示している。容量性素子２１
を導体配線の線幅が狭くなる部分の線路端に結合し、導
体配線の特性インピーダンスを一定にした。この実施形
態では配線用基板４０上でチップ電極との接続用パッド
４４よりビア５５への引き出し部分とは反対方向に容量
性素子としてのオープンスタブ２１を設ける。スタブと
しての形、数はいかなるものでも良く、信号線に対して
電気的にオープンとなり、使用周波数帯域では容量性を
示すという条件を満たせば良い。

【００３８】以上の第４の実施形態では、導体配線上に
おいて半導体チップ上電極との接続用パッド４４に容量
性素子であるオープンスタブ２１を設けることで容量成
分を線路に付加でき、特性インピーダンスを低減でき
る。そのために導体配線４６にて線幅が狭くなりインダ
クタンス増加により特性インピーダンスが上昇していた
が、インピーダンスを一定にでき、導体配線上で反射が
なく、半導体チップと外部電極間の高速信号伝達を効率
よく実現できる配線用基板及びそれを用いた半導体装置
を提供することができる。

【００３９】この発明の第５の実施形態を図７に基づい
て説明する。図７はこの発明の第５の実施形態における
半導体装置のチップ上電極近傍の概略図である。図７に
おいて、２４の点線部は半導体チップ４１内部の配線、
４３はチップ電極、２６はこの発明のチップ内容量性素
子で、ここではオープンスタブである。容量性素子２６
を半導体チップ電極４３に結合し、導体配線の特性イン
ピーダンスを一定にした。この場合、チップ回路形成面
上では、配線用基板との電気的接続部分近傍のチップ内
配線２４にオープンスタブ２６を設ける。配線はアルミ
もしくは銅を用いるのが一般的であり、上層はポリイミ
ド膜で保護されている。これらは、チップ製造工程の配
線形成において、配線のマスクパターンを上記のオープ
ンスタブの形状が得られるように変更するのみで容易に
実現可能となる。スタブとしての形、数はいかなるもの
でも良く、信号線に対して電気的にオープンとなり、使
用周波数帯域では容量性を示すという条件を満たせば良
い。

【００４０】この発明の第６の実施形態を図８に基づい
て説明する。図８は図７と同様にチップ表面を示し、こ
の発明の第６の実施形態における半導体装置のチップ上
電極近傍の概略図である。第５の実施形態とはオープン
スタブ２６の形成位置が異なり、チップ内配線の表面開
口部であるチップ電極４３に、オープンスタブ２６を連
結させる点が相違している。また第５の実施形態と同様
に、その数、形はいかなるものでも良い。

【００４１】以上の第５，６の実施形態では半導体チッ
プ内部の配線２４においてチップ電極４３近傍にオープ
ンスタブ２６を設ける。それゆえに配線基板上に半導体
チップを搭載した場合に導体配線の線幅変化によるイン
ピーダンス不整合を克服し導体配線上で反射がなく、半
導体チップと外部電極間の高速信号伝達を効率よく実現
できる半導体装置を提供することができる。

【００４２】この発明の第７の実施形態を図９に基づい
て説明する。図９はこの発明の第７の実施形態における
配線用基板の半導体チップ搭載部の配線図である。図９
において、２０は導体配線、３１はビアである。複数の
導体配線２０を半導体チップ直下で結合させ、接地もし
くは電源のいずれかと接続した。この実施形態では、導
体配線２０を半導体チップ搭載位置２３直下に当たる部
分で結合させ、チップ直下でほぼ外周に渡り配置し、Ｇ
ＮＤもしくは電源と電気的に共通としている。図中のビ
ア３１には、ＧＮＤもしくは電源のいずれか一方に接
続、配置させる。４４はチップ電極との接続用パッド、
５５はチップ搭載面よりも外側に設置された下層の半田
ボールに接続されるビアを表わしている。

【００４３】以上の第７の実施形態により、フリップチ
ップボンディングの際にも共通ＧＮＤまたは電源をチッ
プ直下の導体配線面で共通化、電位変動を抑えることで
それらを強化できる。故に、ノイズにも強く誤作動なく
高速信号を伝送できる配線用基板及びそれを用いた半導
体装置を実現できる。

【００４４】この発明の第８の実施形態を図１０に基づ
いて説明する。図１０はこの発明の第８の実施形態にお
ける配線用基板の半導体チップ搭載部の配線図である。
前記の第７の実施形態とは、半導体チップ搭載位置２３
直下において、ＧＮＤと電源を別々に配置する点が相違
している。図１０において、３５又は３６が、電源もし
くはＧＮＤと接続されている配線である。

【００４５】以上の第８の実施形態により、フリップチ
ップボンディングの際にも、共通ＧＮＤ及び電源の双方
をチップ直下の導体配線面で共通化、電位変動を抑える
ことでそれらを強化できる。故に、ノイズにも強く誤作
動なく高速信号を伝送できる配線用基板及びそれを用い
た半導体装置を実現できる。

【００４６】

【発明の効果】この発明の請求項１記載の配線用基板に
よれば、導体配線の線幅が狭くなる部分の線路長が、半
導体チップの最大動作周波帯域の実効波長の４分の１未
満であるので、最大動作周波数に応じ線路長を制限した
部分では、信号の振幅変化は小さく見なせるので線路中
でインピーダンスの不整合による伝送信号の反射の影響
が無視できるようになる。特に、上記線路長を最大動作
周波帯域の実効波長の４分の１未満に限定するため、そ
の部分を集中定数として扱うことが可能になり、信号の
変化に与える影響が無視できる。以上により、線幅が狭
くなりインピーダンスが上昇、さらに線幅の広い部分と
不整合を生じ、反射、伝送損失が起こることを防止でき
る。従って、半導体チップと外部電極間の高速信号伝達
を効率よく実現できる。

【００４７】この発明の請求項２記載の配線用基板によ
れば、誘電帯層の厚みを導体配線の線幅が狭くなる部分
から薄くし、導体配線の特性インピーダンスを一定にし
たので、前記同様、導体配線の線幅変化によるインピー
ダンス不整合を克服し、導体配線上で反射をなくすこと
ができ、半導体チップと外部電極間の高速信号伝達を効
率よく実現できる。

【００４８】この発明の請求項３記載の配線用基板によ
れば、導体配線の線幅が狭くなる部分の線路端に容量性
素子を結合し、導体配線の特性インピーダンスを一定に
したので、基板上の容量性素子により容量成分を負荷で
き、その部分の特性インピーダンスを低減できる。その
ため、導体配線と半導体チップ上電極との接合部近傍で
線幅が狭くなって起こるインピーダンスの上昇を防止で
きる。故に線路でのインピーダンス不整合を克服し、導
体配線上で反射をなくすことができ、半導体チップと外
部電極間の高速信号伝達を効率よく実現できる。

【００４９】この発明の請求項４記載の配線用基板によ
れば、複数の導体配線を半導体チップ直下で結合させ、
接地もしくは電源のいずれかと接続したので、フリップ
チップボンディングの際にも共通ＧＮＤ及び電源をチッ
プ直下の導体配線面で共通化し、電位変動を抑えること
でそれらを強化できる。故に、ノイズにも強く誤作動が
なく高速信号を伝送できる半導体装置を実現できる。

【００５０】この発明の請求項５記載の半導体装置によ
れば、請求項１，２，３または４記載の配線用基板に半
導体チップを搭載し電気的に接続したので、高速信号伝
送に適するものとなる。

【００５１】この発明の請求項６記載の半導体装置によ
れば、半導体チップ電極に容量性素子を結合し、導体配
線の特性インピーダンスを一定にしたので、チップ上の
容量性素子により容量成分を負荷できるため、その部分
の特性インピーダンスを低減できる。そのため、導体配
線と半導体チップ上電極との接合部近傍で線幅が狭くな
り発生するインピーダンスの上昇を防止できる。故に線
路でのインピーダンス不整合を克服し、導体配線上で反
射をなくすことができ、半導体チップと外部電極間の高
速信号伝達を効率よく実現できる。

【００５２】この発明の請求項７記載の配線用基板の製
造方法によれば、異なる厚さの金属箔を導体層として第
１の誘電体層に貼付する工程と、導体層上に第２の誘電
体層を積層する工程と、第２の誘電体層上に導体配線を
形成する工程とを含み、導体層の厚さが大きい部分の上
層に形成された第２の誘電体層上に、半導体チップ電極
に接続される側の線幅が狭い導体配線を形成するので、
導体層を厚くできその直上の第２の誘電体層を薄くする
ことができ、上記請求項２の配線用基板が製造できる。
これにより、上記導体配線の線幅変化によるインピーダ
ンス不整合を克服し、導体配線上で反射をなくすことが
でき、半導体チップと外部電極間の高速信号伝達を効率
よく実現できる配線用基板を製造できる。

【００５３】この発明の請求項８記載の配線用基板の製
造方法によれば、金属箔を導体層として第１の誘電体層
に貼付する工程と、導体層上に第２の誘電体層を積層す
る工程と、第２の誘電体層を開口する工程と、開口部の
内周面にめっきを被覆し導体層と電気的に接続する工程
と、開口部にさらにめっきを堆積する工程と、第２の誘
電体層および開口部に堆積しためっき堆積部分に第３の
誘電体層を堆積する工程と、第３の誘電体層上に導体配
線を形成する工程とを含み、めっき堆積部分の上層に形
成された第３の誘電体層上に半導体チップ電極に接続さ
れる側の線幅が狭い導体配線を形成するので、導体層を
厚くできその直上の第３の誘電体層を薄くすることがで
き、上記請求項２の配線用基板が製造できる。これによ
り、上記導体配線の線幅変化によるインピーダンス不整
合を克服し、導体配線上で反射をなくすことができ、半
導体チップと外部電極間の高速信号伝達を効率よく実現
できる配線用基板を製造できる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態における配線用基板
最上面のチップ電極接続部近傍の配線図である。

【図２】第１の実施形態における配線用基板最上面のチ
ップ電極接続部近傍の配線拡大図である。

【図３】この発明の第２の実施形態における配線用基板
最上面のチップ電極接続部近傍の立体図である。

【図４】この発明の第２の実施形態における配線用基板
の製造方法の説明図である。

【図５】この発明の第３の実施形態における配線用基板
の製造方法の説明図である。

【図６】この発明の第４の実施形態における配線用基板
最上面のチップ電極との接続部近傍の配線図である。

【図７】この発明の第５の実施形態における半導体装置
のチップ上電極近傍の概略図である。

【図８】この発明の第６の実施形態における半導体装置
のチップ上電極近傍の概略図である。

【図９】この発明の第７の実施形態における配線用基板
の半導体チップ搭載部の配線図である。

【図１０】この発明の第８の実施形態における配線用基
板の半導体チップ搭載部の配線図である。

【図１１】従来の配線用基板及びフリップチップ型ＢＧ
Ａの断面図と製造工程の概略図である。

【図１２】従来の配線用基板最上面のチップ電極近傍の
配線図である。

【図１３】従来の配線用基板の製造方法の説明図であ
る。

【符号の説明】

１ チップ電極接合部近傍の導体配線 ２ ビア近傍の導体配線 １０ ベース基板 １１ 銅箔 １２ 絶縁樹脂 １３ 不要となる銅箔 ２１ 容量性素子 ２３ 半導体チップ搭載位置 ２４ 半導体チップ内部の配線 ２６ チップ内容量性素子 ３１ 接地または電源と電気的に接続されるビア ３５ 接地される配線 ３６ 電源と接続される配線 ４０ 配線用基板 ４１ 半導体チップ ４２ バンプ ４３ チップ電極 ４４ 配線基板上の電極接続用パッド ４５ 導体層 ４６ 導体配線 ４７ 誘電体層 ４８ 封止樹脂 ４９ 半田ボール接続用パッド ５０ 半田ボール ５１ 銅箔付ベース基板 ５２ ベース基板上銅箔 ５３ 銅箔付絶縁樹脂 ５４ 無電解めっき ５５ ビア ５６ 電解めっき

Claims (8)

【特許請求の範囲】
1. 【請求項１】 導体層上に積層した誘電体層と、前記誘
   電体層上に形成した導体配線とを備え、前記導体配線が
   半導体チップ電極と接続される接続部分の近傍で線幅が
   狭くなる構造を有する配線用基板であって、前記導体配
   線の線幅が狭くなる部分の線路長が、半導体チップの最
   大動作周波帯域の実効波長の４分の１未満であることを
   特徴とする配線用基板。
2. 【請求項２】 導体層上に積層した誘電体層と、前記誘
   電体層上に形成した導体配線とを備え、前記導体配線の
   線幅が所定の部分から狭くなる構造を有する配線用基板
   であって、前記誘電帯層の厚みを前記導体配線の線幅が
   狭くなる部分から薄くし、前記導体配線の特性インピー
   ダンスを一定にしたことを特徴とする配線用基板。
3. 【請求項３】 導体層上に積層した誘電体層と、前記誘
   電体層上に形成した導体配線とを備え、前記導体配線が
   半導体チップ電極と接続される接続部分の近傍で線幅が
   狭くなる構造を有する配線用基板であって、前記導体配
   線の線幅が狭くなる部分の線路端に容量性素子を結合
   し、前記導体配線の特性インピーダンスを一定にしたこ
   とを特徴とする配線用基板。
4. 【請求項４】 導体層上に積層した誘電体層と、前記誘
   電体層上に形成され半導体チップ電極と接続される複数
   の導体配線とを有する配線用基板を備えた半導体装置で
   あって、前記複数の導体配線を半導体チップ直下で結合
   させ、接地もしくは電源のいずれかと接続したことを特
   徴とする配線用基板。
5. 【請求項５】 請求項１，２，３または４記載の配線用
   基板に半導体チップを搭載し電気的に接続した半導体装
   置。
6. 【請求項６】 導体層上に積層した誘電体層と、前記誘
   電体層上に形成した導体配線とを備え、前記導体配線が
   半導体チップ電極と接続される接続部分の近傍で線幅が
   狭くなる構造を有する配線用基板に半導体チップを搭載
   した半導体装置であって、前記半導体チップ電極に容量
   性素子を結合し、前記導体配線の特性インピーダンスを
   一定にしたことを特徴とする半導体装置。
7. 【請求項７】 異なる厚さの金属箔を導体層として第１
   の誘電体層に貼付する工程と、前記導体層上に第２の誘
   電体層を積層する工程と、前記第２の誘電体層上に導体
   配線を形成する工程とを含み、前記導体層の厚さが大き
   い部分の上層に形成された前記第２の誘電体層上に、半
   導体チップ電極に接続される側の線幅が狭い導体配線を
   形成することを特徴とする配線用基板の製造方法。
8. 【請求項８】 金属箔を導体層として第１の誘電体層に
   貼付する工程と、前記導体層上に第２の誘電体層を積層
   する工程と、前記第２の誘電体層を開口する工程と、前
   記開口部の内周面にめっきを被覆し前記導体層と電気的
   に接続する工程と、前記開口部にさらにめっきを堆積す
   る工程と、前記第２の誘電体層および前記開口部に堆積
   しためっき堆積部分に第３の誘電体層を堆積する工程
   と、前記第３の誘電体層上に導体配線を形成する工程と
   を含み、めっき堆積部分の上層に形成された前記第３の
   誘電体層上に、半導体チップ電極に接続される側の線幅
   が狭い導体配線を形成することを特徴とする配線用基板
   の製造方法。