WO2015111460A1 - 固体撮像装置および撮像装置 - Google Patents

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WO2015111460A1
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小林　賢司
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オリンパス株式会社
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present invention relates to a solid-state imaging device in which photoelectric conversion units are arranged in a matrix, and an imaging device having the solid-state imaging device.
  • the present invention provides a technology capable of reducing noise due to the influence of wiring impedance.
  • the solid-state imaging device is a solid-state imaging device having a plurality of overlapping substrates, and the plurality of substrates are electrically connected by the connecting portion, and the incident light is A pixel circuit in which photoelectric conversion units that convert signals are arranged in a matrix, a first readout circuit that reads signals from the photoelectric conversion unit, and signal processing performed on the signals read from the photoelectric conversion unit A signal processing circuit, an output circuit for outputting a signal processed by the signal processing circuit to the outside, and each of the four circuits of the pixel circuit, the first readout circuit, the signal processing circuit, and the output circuit.
  • Supply voltage A capacitor electrically connected to the second wiring, the first wiring corresponding to at least one of the four circuits, and the second wiring, the first end being the first wiring And a capacitor having a second end electrically connected to the second wiring.
  • the capacitor is disposed in a region facing the corresponding circuit on a substrate different from the substrate on which the corresponding circuit is disposed among the four circuits.
  • the capacitor is electrically connected to the first wiring and the second wiring via the connection portion. It may be connected.
  • the first wiring and the second wiring are arranged with corresponding circuits among the four circuits.
  • the capacitor is disposed across the same substrate as the substrate and a substrate adjacent to the substrate, and the capacitor is electrically connected to the first wiring and the second wiring in the adjacent substrate. Also good.
  • the capacitor electrically connects the first wiring and the second wiring corresponding to the first readout circuit.
  • the capacitance value of the first capacitor may be larger than the capacitance value of the second capacitor.
  • the capacitor electrically connects the first wiring and the second wiring corresponding to the first readout circuit.
  • a first capacitor connected electrically, a second capacitor electrically connected to the first wiring and the second wiring corresponding to the signal processing circuit, and the output circuit corresponding to the output circuit
  • a third capacitor electrically connected to the first wiring and the second wiring, wherein the capacitance value of the first capacitor is equal to the capacitance value of the second capacitor and the third capacitor. It may be larger than the capacitance value of the capacitor.
  • the memory unit that holds the signal read from the photoelectric conversion unit, and the signal that is held in the memory unit are read.
  • a second read circuit for inputting the read signal to the signal processing circuit, a third wiring for supplying the first voltage to the second read circuit, and the second read circuit with the second read circuit.
  • the first readout circuit reads out a signal from the photoelectric conversion unit in the first row.
  • a second row readout circuit for reading out signals from the photoelectric conversion units in a second row different from the first row, wherein the first wiring and the second wiring are the first wiring
  • the capacitor is provided corresponding to each of the second row readout circuit and the second row readout circuit, and the capacitor is electrically connected to the first wiring and the second wiring corresponding to the first row readout circuit.
  • a first capacitor having a first end electrically connected to the first wiring and a second end electrically connected to the second wiring; and The first wiring and the second wiring corresponding to two row readout circuits
  • a second capacitor having a first end electrically connected to the first wiring and a second end electrically connected to the second wiring; You may have.
  • the signal processing circuit performs signal processing on the signal read from the photoelectric conversion unit in the first column.
  • the first wiring and the second wiring are provided corresponding to the first column signal processing circuit and the second column signal processing circuit, respectively, and the capacitor is connected to the first column signal processing circuit.
  • a capacitor electrically connected to the first wiring and the second wiring corresponding to a column signal processing circuit wherein a first end is electrically connected to the first wiring, and a second end A first capacitor electrically connected to the second wiring, and the second column signal processing A capacitor electrically connected to the first wiring and the second wiring corresponding to a path, the first end being electrically connected to the first wiring, and the second end being the first wiring And a second capacitor electrically connected to the second wiring.
  • the capacitance value of the first capacitor and the second capacitor may be a capacitance value corresponding to a distance from a voltage source that supplies the first voltage.
  • the capacitance value of the first capacitor and the capacitance value of the second capacitor are the second voltage.
  • the capacitance value according to the distance from the voltage source to supply may be sufficient.
  • the imaging device is an imaging device including the solid-state imaging device according to the first aspect.
  • the capacitor electrically connected to the first wiring and the second wiring corresponding to at least one of the four circuits of the pixel circuit, the readout circuit, the signal processing circuit, and the output circuit.
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging device according to a first embodiment of the present invention. It is sectional drawing which shows the structural example of the solid-state imaging device by the 1st Embodiment of this invention. It is a block diagram which shows the structural example of the 1st board
  • 3 is a circuit diagram illustrating a peripheral configuration example of a first readout circuit and a first readout circuit capacitor unit included in the solid-state imaging device according to the first embodiment of the present invention.
  • 3 is a timing chart illustrating an operation of the solid-state imaging device according to the first embodiment of the present invention. It is a block diagram which shows the structural example of the 1st board
  • FIG. 1 shows a configuration example of a digital camera which is an example of an imaging apparatus according to the present embodiment.
  • the digital camera 7 includes a solid-state imaging device 1, a lens unit unit 2, an image processing device 3, a recording device 4, a camera control device 5, and a display device 6.
  • the lens unit section 2 has an optical system such as a lens and forms an object image formed by light from the object on the solid-state imaging device 1.
  • Driving of the lens unit 2 such as zoom, focus, and diaphragm is controlled by the camera control device 5.
  • the solid-state imaging device 1 is a MOS type imaging device that converts light of a subject that has entered the digital camera 7 through the lens unit 2 into an image signal.
  • the driving of the solid-state imaging device 1 is controlled by the camera control device 5. Detailed description regarding the solid-state imaging device 1 will be described later.
  • the image processing device 3 performs processing such as signal amplification and conversion to image data on the image signal output from the solid-state imaging device 1, and performs various correction and compression processing on the converted image data.
  • the recording device 4 is a detachable recording medium such as a semiconductor memory, and records and reads image data.
  • the display device 6 is a display device such as a liquid crystal that displays image data based on the image signal output from the solid-state imaging device 1 or an image based on the image data read from the recording device 4.
  • FIG. 2 shows a configuration example of the solid-state imaging device 1.
  • the solid-state imaging device 1 includes a first readout unit 20, a second readout unit 21, a horizontal readout unit 30, a pixel unit 40, a signal processing unit 60, and an output unit 80.
  • the pixel unit 40 has a plurality of pixels 50.
  • the pixel 50 includes a photoelectric conversion unit that converts incident light into a signal, and a memory unit that holds a signal read from the photoelectric conversion unit.
  • a plurality of pixels 50 are arranged, but a symbol of one pixel 50 is shown as a representative.
  • the plurality of pixels 50 are arranged in a matrix.
  • Each pixel 50 is connected to the vertical signal line 90, and outputs a signal generated by the photoelectric conversion unit to the vertical signal line 90.
  • a plurality of vertical signal lines 90 are arranged, and each vertical signal line 90 is arranged for each column of the array of the pixels 50.
  • the first readout unit 20 reads out signals from the photoelectric conversion units in the plurality of pixels 50. More specifically, the first readout unit 20 outputs a control signal for each row of the array of the pixels 50.
  • This control signal is a signal for controlling reading of signals from the photoelectric conversion units in the plurality of pixels 50. With this control signal, signals are simultaneously read from the photoelectric conversion units in the plurality of pixels 50 arranged in the same row in the array of the pixels 50. Signals read from the photoelectric conversion units in the plurality of pixels 50 are held in the memory units in the plurality of pixels 50.
  • the second readout unit 21 reads out signals read from the photoelectric conversion units in the plurality of pixels 50 and held in the memory units in the plurality of pixels 50.
  • the second reading unit 21 inputs the read signal to the signal processing unit 60. More specifically, the second readout unit 21 outputs a control signal for each row of the array of the pixels 50.
  • This control signal is a signal for controlling reading of signals from the memory units in the plurality of pixels 50. With this control signal, signals are simultaneously read from the memory units in the plurality of pixels 50 arranged in the same row in the array of pixels 50.
  • a signal read from the memory unit in the plurality of pixels 50 is output to the vertical signal line 90.
  • the signal processing unit 60 performs signal processing on signals read from the plurality of pixels 50. More specifically, the signal processing unit 60 includes a plurality of column signal processing units. Each column signal processing unit is arranged for each column of the array of pixels 50 and is connected to the vertical signal line 90 of each column. Each column signal processing unit performs processing such as noise suppression by CDS (CorrelatedreDouble ⁇ ⁇ ⁇ ⁇ Sampling) on a signal output from the pixel 50 of each column to the vertical signal line 90.
  • CDS CorrelatedreDouble ⁇ ⁇ ⁇ ⁇ Sampling
  • the horizontal readout unit 30 reads out the signal processed by the signal processing unit 60 to the horizontal signal line 70. More specifically, the horizontal readout unit 30 sequentially reads out signals output from each of the plurality of column signal processing units in the signal processing unit 60 to the horizontal signal line 70.
  • the output unit 80 outputs the signal processed by the signal processing unit 60 to the outside. More specifically, the output unit 80 appropriately performs processing such as amplification processing on the signal processed by the signal processing unit 60 and read out to the horizontal signal line 70. The output unit 80 outputs the processed signal to the outside.
  • FIG. 3 shows a structural example of the solid-state imaging device 1.
  • FIG. 3 shows a cross section of the solid-state imaging device 1.
  • the solid-state imaging device 1 includes a first substrate 10, a second substrate 11, and a connection unit 15.
  • the first substrate 10 and the second substrate 11 overlap each other with their main surfaces (the widest surface among the plurality of surfaces constituting the surface of the substrate) facing each other.
  • a connecting portion 15 is disposed between the first substrate 10 and the second substrate 11.
  • the connection portion 15 is composed of a bump or a through electrode, and electrically connects the first substrate 10 and the second substrate 11.
  • the connection portion 15 is composed of a first electrode formed on the first substrate 10 and a second electrode formed on the second substrate 11 and connected to the first electrode without a bump. May be.
  • FIG. 4 shows a configuration example of the first substrate 10.
  • the first substrate 10 includes a first readout circuit 20A, a second readout circuit capacitor unit 21B, a horizontal readout circuit capacitor unit 30B, a pixel circuit 41A, and a signal processing circuit capacitor unit. 60B and an output circuit capacitor 80B.
  • the pixel circuit 41 ⁇ / b> A is a circuit arranged on the first substrate 10 among the circuits constituting the pixel unit 40.
  • the pixel circuit 41A includes a plurality of photoelectric conversion units 51A that convert incident light into signals.
  • a plurality of photoelectric conversion units 51 ⁇ / b> A are arranged, but a symbol of one photoelectric conversion unit 51 ⁇ / b> A is shown as a representative.
  • the plurality of photoelectric conversion units 51A are arranged in a matrix.
  • the first readout circuit 20A is a circuit arranged on the first substrate 10 among the circuits constituting the first readout unit 20.
  • the first read circuit 20A reads signals from the plurality of photoelectric conversion units 51A. More specifically, the first readout circuit 20A outputs a control signal for each row of the array of the photoelectric conversion units 51A.
  • This control signal is a signal for controlling reading of signals from the plurality of photoelectric conversion units 51A. With this control signal, signals are simultaneously read from the photoelectric conversion units 51A arranged in the same row in the array of photoelectric conversion units 51A.
  • the signal read from the photoelectric conversion unit 51 ⁇ / b> A is transferred to the second substrate 11 through the connection unit 15.
  • the second readout circuit capacitor unit 21B is a circuit arranged on the first substrate 10 among the circuits constituting the second readout unit 21.
  • the horizontal readout circuit capacitor unit 30 ⁇ / b> B is a circuit arranged on the first substrate 10 among the circuits constituting the horizontal readout unit 30.
  • the signal processing circuit capacity unit 60 ⁇ / b> B is a circuit arranged on the first substrate 10 among the circuits constituting the signal processing unit 60.
  • the output circuit capacitor unit 80 ⁇ / b> B is a circuit arranged on the first substrate 10 among the circuits constituting the output unit 80.
  • the second readout circuit capacitor 21B, horizontal readout circuit capacitor 30B, signal processing circuit capacitor 60B, and output circuit capacitor 80B will be described later.
  • FIG. 5 shows a configuration example of the second substrate 11.
  • the second substrate 11 includes a first readout circuit capacitor 20B, a second readout circuit 21A, a horizontal readout circuit 30A, a memory circuit 42A, a signal processing circuit 60A, and an output. Circuit 80A.
  • the memory circuit 42A is a circuit arranged on the second substrate 11 among the circuits constituting the pixel unit 40.
  • the region where the pixel circuit 41A is arranged on the first substrate 10 and the region where the memory circuit 42A is arranged on the second substrate 11 are regions facing each other.
  • the memory circuit 42A has a plurality of memory units 52A.
  • the memory unit 52 ⁇ / b> A holds a signal read from the photoelectric conversion unit 51 ⁇ / b> A and transferred to the second substrate 11.
  • a plurality of memory units 52A are arranged, but a symbol of one memory unit 52A is shown as a representative.
  • the plurality of memory units 52A are arranged in a matrix.
  • the second readout circuit 21A is a circuit arranged on the second substrate 11 among the circuits constituting the first readout unit 20.
  • the second readout circuit capacitor 21B arranged on the first substrate 10 and the second readout circuit 21A arranged on the second substrate 11 are arranged so as to face each other.
  • the second readout circuit 21A reads out signals held in the plurality of memory units 52A, and inputs the readout signals to the signal processing circuit 60A. More specifically, the second readout circuit 21A outputs a control signal for each row of the array of the memory unit 52A.
  • This control signal is a signal for controlling reading of signals from the plurality of memory units 52A. With this control signal, signals are simultaneously read from the memory units 52A arranged in the same row in the array of the memory units 52A. Signals read from the plurality of memory units 52A are output to the vertical signal line 90.
  • the signal processing circuit 60 ⁇ / b> A is a circuit arranged on the second substrate 11 among the circuits constituting the signal processing unit 60.
  • the signal processing circuit capacitor 60B disposed on the first substrate 10 and the signal processing circuit 60A disposed on the second substrate 11 are disposed so as to face each other.
  • the signal processing circuit 60A performs signal processing on signals read from the plurality of memory units 52A. More specifically, the signal processing circuit 60A has a plurality of column signal processing circuits. Each column signal processing circuit is arranged for each column in the array of the memory unit 52A, and is connected to the vertical signal line 90 of each column. Each column signal processing circuit performs processing such as noise suppression by CDS on the signal output from the memory unit 52A of each column to the vertical signal line 90.
  • the horizontal readout circuit 30A is a circuit arranged on the second substrate 11 among the circuits constituting the horizontal readout unit 30.
  • the horizontal readout circuit capacitor 30B arranged on the first substrate 10 and the horizontal readout circuit 30A arranged on the second substrate 11 are arranged so as to face each other.
  • the horizontal readout circuit 30A reads out the signal processed by the signal processing circuit 60A to the horizontal signal line 70. More specifically, the horizontal readout circuit 30A sequentially reads out signals output from each of the plurality of column signal processing circuits in the signal processing circuit 60A to the horizontal signal line 70.
  • the output circuit 80A is a circuit arranged on the second substrate 11 among the circuits constituting the output unit 80.
  • the output circuit capacitor 80B disposed on the first substrate 10 and the output circuit 80A disposed on the second substrate 11 are disposed so as to face each other.
  • the output circuit 80A outputs the signal processed by the signal processing circuit 60A to the outside. More specifically, the output circuit 80A appropriately performs processing such as amplification processing on the signal processed by the signal processing circuit 60A and read out to the horizontal signal line 70, and the processed signal is sent to the outside. Output.
  • FIG. 6 shows a configuration example of the periphery of the first readout circuit 20A and the first readout circuit capacitor unit 20B.
  • a first wiring L1 and a second wiring L2 are provided corresponding to the first readout circuit 20A.
  • the first readout circuit 20A is connected to the first wiring L1 and the second wiring L2.
  • the first wiring L1 is connected to a power source.
  • the first wiring L1 supplies a power supply voltage that is a first voltage to the first readout circuit 20A.
  • the first wiring L1 has a first impedance R1 due to resistance, inductance, or the like.
  • the second wiring L2 is connected to the ground.
  • the second wiring L2 supplies a ground voltage (reference voltage) that is a second voltage different from the first voltage to the first readout circuit 20A.
  • the second wiring L2 has a second impedance R2 due to resistance, inductance, or the like.
  • the first voltage may be a ground voltage
  • the second voltage may be a power supply voltage.
  • the first readout circuit capacitor 20B has a capacitor C1 that functions as a so-called bypass capacitor.
  • the capacitor C1 is connected to the first readout circuit 20A on a second substrate 11 (a second substrate 11 adjacent to the first substrate 10) different from the first substrate 10 on which the first readout circuit 20A is disposed. It is arranged in the facing area.
  • the first end of the capacitor C1 is electrically connected to the first wiring L1 through the connection portion 15.
  • the second end of the capacitor C1 is electrically connected to the second wiring L2 via the connection portion 15. That is, the capacitor C1 is electrically connected to the first wiring L1 and the second wiring L2 via the connection portion 15.
  • the capacitor C1 By providing the capacitor C1, it is possible to suppress the current that flows instantaneously (the instantaneously changing current) through the first wiring L1 and the second wiring L2 when the first readout circuit 20A is driven. By suppressing the current that flows instantaneously through the first wiring L1 and the second wiring L2, a voltage drop due to the first impedance R1 and the second impedance R2 can be reduced. Therefore, noise of the analog signal supplied to the first readout circuit 20A can be reduced, and malfunction of the first readout circuit 20A can be prevented.
  • the first substrate 10 does not require a region for placing the capacitor C1.
  • the capacitor C1 is arranged in a region facing the first readout circuit 20A, so that the first readout circuit 20A and the capacitor C1 are arranged very close to each other.
  • a voltage drop due to the resistance, inductance, or the like of the wiring between the first read circuit 20A and the capacitor C1 is reduced. For this reason, the noise of the analog signal supplied to the first readout circuit 20A can be further reduced.
  • the peripheral configuration of the second readout circuit capacitor 21B and the second readout circuit 21A is the same as that shown in FIG. That is, a first wiring (third wiring) and a second wiring (fourth wiring) are provided corresponding to the second reading circuit 21A, and the second reading circuit 21A is connected to the first wiring. It is connected to the second wiring.
  • the first wiring supplies the first voltage to the second readout circuit 21A.
  • the second wiring supplies a second voltage different from the first voltage to the second readout circuit 21A.
  • the second readout circuit capacitor 21B has a capacitor (readout circuit capacitor).
  • the capacitor faces the second readout circuit 21A on the first substrate 10 (the first substrate 10 adjacent to the second substrate 11) different from the second substrate 11 on which the second readout circuit 21A is arranged. It is arranged in the area to be.
  • the first end of the capacitor is electrically connected to the first wiring via the connection portion 15.
  • the second end of the capacitor is electrically connected to the second wiring via the connection portion 15. That is, the capacitor is electrically connected to the first wiring and the second wiring via the connection portion 15.
  • the peripheral configuration of the horizontal readout circuit capacitor 30B and the horizontal readout circuit 30A is the same as the configuration shown in FIG. That is, the first wiring and the second wiring are provided corresponding to the horizontal readout circuit 30A, and the horizontal readout circuit 30A is connected to the first wiring and the second wiring.
  • the first wiring supplies a first voltage to the horizontal readout circuit 30A.
  • the second wiring supplies a second voltage different from the first voltage to the horizontal readout circuit 30A.
  • the horizontal readout circuit capacitor 30B has a capacitor.
  • the capacitor is arranged in a region facing the horizontal readout circuit 30A on the first substrate 10 (the first substrate 10 adjacent to the second substrate 11) different from the second substrate 11 on which the horizontal readout circuit 30A is arranged. Has been.
  • the first end of the capacitor is electrically connected to the first wiring via the connection portion 15.
  • the second end of the capacitor is electrically connected to the second wiring via the connection portion 15. That is, the capacitor is electrically connected to the first wiring and the second wiring via the connection portion 15.
  • the peripheral configuration of the signal processing circuit capacitor 60B and the signal processing circuit 60A is the same as the configuration shown in FIG. That is, the first wiring and the second wiring are provided corresponding to the signal processing circuit 60A, and the signal processing circuit 60A is connected to the first wiring and the second wiring.
  • the first wiring supplies a first voltage to the signal processing circuit 60A.
  • the second wiring supplies a second voltage different from the first voltage to the signal processing circuit 60A.
  • the signal processing circuit capacity unit 60B has a capacitor.
  • the capacitor is disposed in a region facing the signal processing circuit 60A on the first substrate 10 (the first substrate 10 adjacent to the second substrate 11) different from the second substrate 11 on which the signal processing circuit 60A is disposed. Has been.
  • the first end of the capacitor is electrically connected to the first wiring via the connection portion 15.
  • the second end of the capacitor is electrically connected to the second wiring via the connection portion 15. That is, the capacitor is electrically connected to the first wiring and the second wiring via the connection portion 15.
  • the peripheral configuration between the output circuit capacitor 80B and the output circuit 80A is the same as the configuration shown in FIG. That is, the first wiring and the second wiring are provided corresponding to the output circuit 80A, and the output circuit 80A is connected to the first wiring and the second wiring.
  • the first wiring supplies a first voltage to the output circuit 80A.
  • the second wiring supplies a second voltage different from the first voltage to the output circuit 80A.
  • the output circuit capacity unit 80B has a capacitor.
  • the capacitor is disposed in a region facing the output circuit 80A on the first substrate 10 (the first substrate 10 adjacent to the second substrate 11) different from the second substrate 11 on which the output circuit 80A is disposed. Yes.
  • the first end of the capacitor is electrically connected to the first wiring via the connection portion 15.
  • the second end of the capacitor is electrically connected to the second wiring via the connection portion 15. That is, the capacitor is electrically connected to the first wiring and the second wiring via the connection portion 15.
  • each of the first readout circuit capacitor unit 20B, the second readout circuit capacitor unit 21B, the horizontal readout circuit capacitor unit 30B, the signal processing circuit capacitor unit 60B, and the output circuit capacitor unit 80B Has a capacitor.
  • the capacitance values of these capacitors may be different values corresponding to the circuits arranged in the area facing each capacitor.
  • FIG. 7 shows the operation of the solid-state imaging device 1.
  • Vertical positions (V1, V2,..., Vn) shown in FIG. 7 indicate vertical positions (row positions) in the arrangement of the pixels 50, and horizontal positions shown in FIG. 7 indicate time positions.
  • the operation of the solid-state imaging device 1 includes operations in each of a reset period, a signal transfer period, and a readout period.
  • the reset period is common to the pixels 50 in all rows.
  • the photoelectric conversion units 51A are simultaneously reset in the pixels 50 in all rows, and exposure is started.
  • the operation in the signal transfer period is performed following the operation in the reset period.
  • the signal transfer period is common to the pixels 50 in all rows.
  • signals are simultaneously read from the photoelectric conversion units 51A in the pixels 50 of all rows, and the signals are transferred to the memory unit 52A. This completes the exposure.
  • it is possible to realize exposure simultaneity in all pixels 50.
  • the operation in the readout period is performed following the operation in the signal transfer period.
  • the start timing and end timing of the readout period differ for each row of the pixel 50 array.
  • signals are read from the memory unit 52A at the pixels 50 in each row.
  • FIG. 8 shows a configuration example of the first substrate 10 in the present modification.
  • the first substrate 10 includes a first readout circuit 20A, a horizontal readout circuit capacitor unit 30B, a pixel circuit 41A, a signal processing circuit capacitor unit 60B, and an output circuit capacitor unit 80B.
  • the second readout circuit capacitor 21B disposed on the first substrate 10 in FIG. 4 is not disposed. Since the other configuration of the first substrate 10 in FIG. 8 has already been described, the description thereof is omitted.
  • FIG. 9 shows a configuration example of the second substrate 11 in this modification.
  • the second substrate 11 includes a first readout circuit capacitor unit 20B, a horizontal readout circuit 30A, a pixel circuit capacitor unit 41B, a signal processing circuit 60A, and an output circuit 80A.
  • the second readout circuit 21A disposed on the second substrate 11 in FIG. 5 is not disposed.
  • a pixel circuit capacitor 41B is arranged instead of the memory circuit 42A arranged in the second substrate 11 in FIG.
  • the pixel circuit capacitance unit 41B is a circuit arranged on the second substrate 11 among the circuits constituting the pixel unit 40.
  • the pixel circuit 41A disposed on the first substrate 10 and the pixel circuit capacitor 41B disposed on the second substrate 11 are disposed so as to face each other.
  • the pixel circuit capacitor unit 41B includes a plurality of photoelectric conversion capacitor units 51B. In FIG. 9, a plurality of photoelectric conversion capacitor units 51B are arranged, but a symbol of one photoelectric conversion capacitor unit 51B is shown as a representative.
  • the plurality of photoelectric conversion capacitors 51B are arranged in a matrix.
  • the signal read from the pixel circuit 41A is transferred to the second substrate 11 via the connection unit 15.
  • the signal transferred to the second substrate 11 is output to the vertical signal line 90 without being held in the memory unit.
  • the peripheral configuration of the photoelectric conversion unit 51A and the photoelectric conversion capacitance unit 51B is the same as the configuration shown in FIG. That is, the first wiring and the second wiring are provided corresponding to the photoelectric conversion unit 51A, and the photoelectric conversion unit 51A is connected to the first wiring and the second wiring.
  • the first wiring supplies the first voltage to the photoelectric conversion unit 51A.
  • the second wiring supplies a second voltage different from the first voltage to the photoelectric conversion unit 51A.
  • the photoelectric conversion capacitor 51B has a capacitor.
  • the capacitor is arranged in a region facing the photoelectric conversion unit 51A on a second substrate 11 (second substrate 11 adjacent to the first substrate 10) different from the first substrate 10 on which the photoelectric conversion unit 51A is arranged. Has been.
  • the first end of the capacitor is electrically connected to the first wiring via the connection portion 15.
  • the second end of the capacitor is electrically connected to the second wiring via the connection portion 15.
  • FIG. 10 shows the operation of the solid-state imaging device 1 in this modification.
  • Vertical positions (V1, V2,..., Vn) in FIG. 10 indicate vertical positions (row positions) in the arrangement of the pixels 50, and horizontal positions in FIG. 10 indicate time positions.
  • the operation of the solid-state imaging device 1 includes operations in each of a reset period, a signal transfer period, and a readout period.
  • the reset period and the signal transfer period / readout period are continuous.
  • the start timing and end timing of the reset period are different for each row of the array of the pixels 50. Further, the start timing and end timing of the signal transfer period / readout period differ for each row of the array of the pixels 50.
  • the photoelectric conversion unit 51A is simultaneously reset in the pixels 50 in the same row, and exposure is started. Subsequent to the operation in the reset period, the operation in the signal transfer / readout period is performed. In the signal transfer / readout period, signals are simultaneously read from the photoelectric conversion unit 51 ⁇ / b> A by the pixels 50 in the same row, and the signals are transferred to the second substrate 11. In the signal transfer / readout period, the signal transferred to the second substrate 11 is output to the vertical signal line 90.
  • the vertical signal line 90 is disposed on the second substrate 11, but the vertical signal line 90 may be disposed on the first substrate 10.
  • a signal is output from the photoelectric conversion unit 51 ⁇ / b> A to the vertical signal line 90.
  • the signal output to the vertical signal line 90 is transferred to the second substrate 11 via the connection unit 15.
  • the signal transferred to the second substrate 11 is input to the signal processing circuit 60A.
  • the solid-state imaging device to which the technology described in the present embodiment is applied includes four solid-state imaging devices: a first readout circuit capacitor unit 20B, a pixel circuit capacitor unit 41B, a signal processing circuit capacitor unit 60B, and an output circuit capacitor unit 80B. It suffices to have at least one capacitor portion of the capacitor portions.
  • the solid-state imaging device to which the technology described in this embodiment is applied may not include at least one of the second readout circuit capacitor unit 21B and the horizontal readout circuit capacitor unit 30B.
  • the second readout circuit capacitor 21B and the second readout circuit 21A are not essential components for the solid-state imaging device to which the technology described in this embodiment is applied.
  • the horizontal readout circuit capacitance unit 30B and the horizontal readout circuit 30A regardless of the horizontal readout circuit capacitance unit 30B and the horizontal readout circuit 30A, the first readout circuit capacitance unit 20B, the pixel circuit capacitance unit 41B, the signal processing circuit capacitance unit 60B, and the output circuit capacitance unit 80B. Noise can be reduced by at least one of them.
  • the horizontal readout circuit capacitor unit 30B and the horizontal readout circuit 30A are not essential components for obtaining the characteristic effects of the solid-state imaging device according to the present embodiment.
  • the capacitance value of the first capacitor is larger than the capacitance value of the second capacitor. Also good.
  • the first capacitor is electrically connected to the first wiring and the second wiring corresponding to the first readout circuit 20A.
  • the second capacitor is electrically connected to the first wiring and the second wiring corresponding to the signal processing circuit 60A or the output circuit 80A.
  • the capacitance value of the first capacitor is the second value.
  • the capacitance value of the capacitor and the capacitance value of the third capacitor may be larger.
  • the first capacitor is electrically connected to the first wiring and the second wiring corresponding to the first readout circuit 20A.
  • the second capacitor is electrically connected to the first wiring and the second wiring corresponding to the signal processing circuit 60A.
  • the third capacitor is electrically connected to the first wiring and the second wiring corresponding to the output circuit 80A.
  • the current consumption of the first readout circuit 20A that supplies the control signal to all the pixels 50 may be larger than the current consumption of the signal processing circuit 60A and the current consumption of the output circuit 80A.
  • the capacitance value of the first capacitor is set larger than the capacitance value of the second capacitor, or the capacitance value of the first capacitor is set to the capacitance value of the second capacitor and the capacitance value of the third capacitor.
  • the solid-state imaging device 1 includes a plurality of overlapping substrates (first substrate 10 and second substrate 11), and the plurality of substrates are electrically connected by the connection unit 15.
  • Signal processing circuit 60A that performs signal processing on the signal
  • output circuit 80A that outputs the signal processed by signal processing circuit 60A to the outside, pixel circuit 41A, first readout circuit 20A, signal processing circuit 60A, and output
  • the circuit 80A is provided corresponding to each of the four circuits, and is provided corresponding to each of the four circuits and the first wiring L1 that supplies the first voltage to each circuit.
  • the solid-state imaging device is configured such that the capacitor C1 is arranged in a region facing the corresponding circuit on a board different from the board on which the corresponding circuit is arranged among the four circuits.
  • the first wiring and the second wiring corresponding to at least one of the four circuits of the pixel circuit 41A, the first readout circuit 20A, the signal processing circuit 60A, and the output circuit 80A are electrically connected.
  • FIG. 11 shows a configuration example of the periphery of the first readout circuit 20A and the first readout circuit capacitor unit 20B.
  • a first wiring L1 and a second wiring L2 are provided corresponding to the first readout circuit 20A.
  • the first readout circuit 20A is connected to the first wiring L1 and the second wiring L2.
  • the first wiring L1 is disposed across both the first substrate 10 and the second substrate 11.
  • the second wiring L ⁇ b> 2 is disposed across both the first substrate 10 and the second substrate 11.
  • the first wiring L1 is connected to the power source in the second substrate 11.
  • the first wiring L1 supplies a power supply voltage that is a first voltage to the first readout circuit 20A.
  • the first wiring L1 has a first impedance R1 due to resistance, inductance, or the like.
  • the second wiring L2 is connected to the ground in the second substrate 11.
  • the second wiring L2 supplies a ground voltage (reference voltage) that is a second voltage different from the first voltage to the first readout circuit 20A.
  • the second wiring L2 has a second impedance R2 due to resistance, inductance, or the like.
  • the first voltage may be a ground voltage
  • the second voltage may be a power supply voltage.
  • the first readout circuit capacitor 20B has a capacitor C1 that functions as a so-called bypass capacitor.
  • the capacitor C1 is connected to the first readout circuit 20A on a second substrate 11 (a second substrate 11 adjacent to the first substrate 10) different from the first substrate 10 on which the first readout circuit 20A is disposed. It is arranged in the facing area.
  • the first end of the capacitor C1 is electrically connected to the first wiring L1.
  • the second end of the capacitor C1 is electrically connected to the second wiring L2. That is, the capacitor C1 is electrically connected to the first wiring L1 and the second wiring L2.
  • the peripheral configuration of the second readout circuit capacitor 21B and the second readout circuit 21A is the same as the configuration shown in FIG.
  • the configuration around the horizontal readout circuit capacitor 30B and the horizontal readout circuit 30A is the same as the configuration shown in FIG.
  • the peripheral configuration of the pixel circuit 41A and the pixel circuit capacitor 41B is the same as that shown in FIG.
  • the peripheral configuration of the signal processing circuit capacitor 60B and the signal processing circuit 60A is the same as the configuration shown in FIG.
  • the peripheral configuration of the output circuit capacitor 80B and the output circuit 80A is the same as the configuration shown in FIG.
  • the first wiring that supplies the first voltage and the second wiring that supplies the second voltage are the first readout circuit and the like.
  • the substrate is disposed across the same substrate as the substrate disposed and the substrate adjacent to the substrate. Capacitors corresponding to the respective circuits may be electrically connected to the first wiring and the second wiring in the adjacent substrates without passing through the connection portion.
  • the current supplied from the power supply flows through the first wiring L1 into the capacitor C1 of the first readout circuit capacitance unit 20B, and then is supplied to the first readout circuit 20A.
  • Both the voltage fluctuation of the power supply and the current fluctuation due to switching of the first readout circuit 20A are compensated by the capacitor C1.
  • the power supply and the first readout circuit 20A can be efficiently separated by the capacitor C1.
  • the noise by the influence of the impedance of wiring can further be reduced rather than 1st Embodiment. Therefore, the malfunction of the circuit due to noise can be further suppressed.
  • FIG. 12 shows a peripheral configuration example of the first readout circuit 20A and the first readout circuit capacitor unit 20B.
  • the first readout circuit 20A includes a first row readout circuit 20A1, a second row readout circuit 20A2, and a third row readout circuit 20A3.
  • the first row readout circuit 20A1 reads out signals from the photoelectric conversion units 51A in the first row in the array of photoelectric conversion units 51A.
  • the second row readout circuit 20A2 reads a signal from the photoelectric conversion unit 51A in the second row different from the first row in the array of the photoelectric conversion units 51A.
  • the third row readout circuit 20A3 reads out signals from the photoelectric conversion units 51A in a third row different from the first row and the second row in the arrangement of the photoelectric conversion units 51A.
  • a first wiring L1 and a second wiring L2 are provided corresponding to the first row readout circuit 20A1.
  • the first wiring L1 is arranged across both the first substrate 10 and the second substrate 11.
  • the second wiring L ⁇ b> 2 is disposed across both the first substrate 10 and the second substrate 11.
  • the first row readout circuit 20A1 is connected to the first wiring L1 and the second wiring L2.
  • the first wiring L1 is connected to a power source.
  • the first wiring L1 supplies a power supply voltage that is a first voltage to the first row readout circuit 20A1.
  • the second wiring L2 is connected to the ground.
  • the second wiring L2 supplies a ground voltage (reference voltage) that is a second voltage different from the first voltage to the first row readout circuit 20A1.
  • the first voltage may be a ground voltage
  • the second voltage may be a power supply voltage.
  • a third wiring L3 and a fourth wiring L4 are provided corresponding to the second row readout circuit 20A2.
  • the third wiring L3 is disposed across both the first substrate 10 and the second substrate 11.
  • the fourth wiring L4 is arranged across both the first substrate 10 and the second substrate 11.
  • the second row readout circuit 20A2 is connected to the third wiring L3 and the fourth wiring L4.
  • the third wiring L3 is connected to the first wiring L1. That is, the third wiring L3 is connected to the power supply via the first wiring L1.
  • the third wiring L3 supplies a power supply voltage to the second row readout circuit 20A2.
  • the fourth wiring L4 is connected to the second wiring L2. That is, the fourth wiring L4 is connected to the ground via the second wiring L2.
  • the fourth wiring L4 supplies a ground voltage to the second row readout circuit 20A2.
  • a fifth wiring L5 and a sixth wiring L6 are provided corresponding to the third row readout circuit 20A3.
  • the fifth wiring L5 is disposed across both the first substrate 10 and the second substrate 11.
  • the sixth wiring L ⁇ b> 6 is disposed across both the first substrate 10 and the second substrate 11.
  • the third row readout circuit 20A3 is connected to the fifth wiring L5 and the sixth wiring L6.
  • the fifth wiring L5 is connected to the first wiring L1. That is, the fifth wiring L5 is connected to the power supply via the first wiring L1.
  • the fifth wiring L5 supplies a power supply voltage to the third row readout circuit 20A3.
  • the sixth wiring L6 is connected to the second wiring L2. That is, the sixth wiring L6 is connected to the ground via the second wiring L2.
  • the sixth wiring L6 supplies a ground voltage to the third row readout circuit 20A3.
  • the first readout circuit capacitance unit 20B includes a first capacitor C11 that functions as a so-called bypass capacitor, a second capacitor C12, and a third capacitor C13.
  • the first capacitor C11, the second capacitor C12, and the third capacitor C13 are different from the first substrate 10 on which the first readout circuit 20A is disposed (the first substrate 10).
  • the second substrate 11) adjacent to the first read circuit 20A The first capacitor C11 faces the first row readout circuit 20A1
  • the second capacitor C12 faces the second row readout circuit 20A2
  • the third capacitor C13 faces the third row readout circuit 20A3. Are arranged to be.
  • the first end of the first capacitor C11 is electrically connected to the first wiring L1.
  • the second end of the first capacitor C11 is electrically connected to the second wiring L2. That is, the first capacitor C11 is electrically connected to the first wiring L1 and the second wiring L2.
  • the first end of the second capacitor C12 is electrically connected to the third wiring L3.
  • the second end of the second capacitor C12 is electrically connected to the fourth wiring L4. That is, the second capacitor C12 is electrically connected to the third wiring L3 and the fourth wiring L4.
  • the first end of the third capacitor C13 is electrically connected to the fifth wiring L5.
  • the second end of the third capacitor C13 is electrically connected to the sixth wiring L6. That is, the third capacitor C13 is electrically connected to the fifth wiring L5 and the sixth wiring L6.
  • the first readout circuit 20A is divided into three row readout circuits. Not limited to the above example, the first readout circuit 20A may be divided into a plurality of row readout circuits. The first readout circuit 20A is divided in units corresponding to the driving timing of the photoelectric conversion unit 51A. In the present embodiment, since the photoelectric conversion unit 51A is driven in units of rows, the first readout circuit 20A is divided in units of rows.
  • the capacitance value of the first capacitor C11 may be a capacitance value according to the length of the wiring from the power source to the first row readout circuit 20A1.
  • the capacitance value of the second capacitor C12 may be a capacitance value corresponding to the length of the wiring from the power source to the second row readout circuit 20A2.
  • the capacitance value of the third capacitor C13 may be a capacitance value corresponding to the length of the wiring from the power source to the third row readout circuit 20A3. That is, the capacitance values of the first capacitor C11, the second capacitor C12, and the third capacitor C13 may be capacitance values according to the distance from the voltage source that supplies the first voltage.
  • the noise can be further reduced by increasing the capacitance value of the capacitor as the distance from the power source increases.
  • the capacitance value of the first capacitor C11 may be a capacitance value according to the length of the wiring from the ground to the first row readout circuit 20A1.
  • the capacitance value of the second capacitor C12 may be a capacitance value corresponding to the length of the wiring from the ground to the second row readout circuit 20A2.
  • the capacitance value of the third capacitor C13 may be a capacitance value corresponding to the length of the wiring from the ground to the third row readout circuit 20A3. That is, the capacitance values of the first capacitor C11, the second capacitor C12, and the third capacitor C13 may be capacitance values according to the distance from the voltage source that supplies the second voltage.
  • the length of the wiring from the power source to each row readout circuit is substantially the same as the length of the wiring from the ground to each row readout circuit. Therefore, in the configuration example shown in FIG. 12, as the distance from the ground increases, the distance from the power source increases and the noise due to the impedance of the wiring tends to increase. For this reason, for example, the noise can be further reduced by increasing the capacitance value of the capacitor as the distance from the ground increases.
  • FIG. 13 shows another example of the configuration around the first readout circuit 20A and the first readout circuit capacitor unit 20B.
  • the first readout circuit 20A includes a first row readout circuit 20A1, a second row readout circuit 20A2, and a third row readout circuit 20A3. Since these row readout circuits have already been described, description thereof will be omitted.
  • a first wiring L1 and a second wiring L2 are provided corresponding to the first row readout circuit 20A1, and a third wiring L3 is provided corresponding to the second row readout circuit 20A2.
  • a fourth wiring L4 is provided, and a fifth wiring L5 and a sixth wiring L6 are provided corresponding to the third row readout circuit 20A3.
  • the connection relationship of these wires is the same as the connection relationship of the wires in FIG.
  • the first readout circuit capacity unit 20B includes a first capacitor C11, a second capacitor C12, and a third capacitor C13. Since these capacitors have already been described, description thereof will be omitted.
  • the length of the wiring from the power source to each row readout circuit is different from the length of the wiring from the ground to each row readout circuit.
  • the capacitance value of each capacitor may be determined in consideration of circuit driving.
  • the first row readout circuit 20A1, the second row readout circuit 20A2, and the third row readout circuit 20A3 include a circuit that outputs a pulse, and the rise delay of the signal is reduced in the circuit. If this is prioritized over reducing the delay of the signal fall, the capacitance value of the capacitor is determined so that the capacitance value of the capacitor increases as the distance from the power source increases.
  • the signal processing circuit 60A is divided into a plurality of signal processing circuits.
  • the signal processing circuit 60A includes a plurality of column signal processing circuits including a first column signal processing circuit and a second column signal processing circuit.
  • the first column signal processing circuit performs signal processing on the signal read from the photoelectric conversion unit 51A in the first column in the array of photoelectric conversion units 51A.
  • the second column signal processing circuit performs signal processing on the signal read from the photoelectric conversion unit 51A in the second column different from the first column in the array of the photoelectric conversion units 51A.
  • the signal processing circuit capacity unit 60B includes a first capacitor and a second capacitor, and has a plurality of capacitors corresponding to each column signal processing circuit.
  • the first capacitor is a capacitor electrically connected to the first wiring and the second wiring corresponding to the first column signal processing circuit, and the first end is electrically connected to the first wiring.
  • the second end is electrically connected to the second wiring.
  • the second capacitor is a capacitor electrically connected to the first wiring and the second wiring corresponding to the second column signal processing circuit, and the first end is electrically connected to the first wiring.
  • the second end is electrically connected to the second wiring.
  • the signal processing circuit 60A is divided in units corresponding to signals to be processed.
  • the signals simultaneously read from the photoelectric conversion units 51A for one row are processed in units of columns, so that the signal processing circuit 60A is divided in units of columns.
  • the capacitance value of the first capacitor and the capacitance value of the second capacitor are capacitance values according to the distance from a voltage source that supplies the first voltage (for example, a power source that supplies a predetermined voltage).
  • the capacitance value of the first capacitor and the capacitance value of the second capacitor are capacitance values according to the distance from the voltage source that supplies the second voltage (for example, the ground that supplies the ground voltage). May be.
  • the signal processing circuit 60A is a unit corresponding to a signal to be processed, and may be divided by a unit different from the above. Hereinafter, another example in which the signal processing circuit 60A is divided will be described.
  • FIG. 14 shows a configuration example of the signal processing circuit 60A.
  • the signal processing circuit 60 ⁇ / b> A includes a ramp wave generation circuit 601, a clock generation circuit 602, a comparator 603, and a counter 604.
  • the ramp wave generation circuit 601 generates a ramp wave whose voltage rises or falls at a substantially constant rate in time.
  • the clock generation circuit 602 generates a clock having a predetermined frequency.
  • the comparator 603 compares the voltage of the input signal Vin with the voltage of the ramp wave generated by the ramp wave generation circuit 601, and inverts the output when the magnitude relationship between these voltages is switched. In FIG. 14, a plurality of comparators 603 are arranged, but a reference numeral of one comparator 603 is shown as a representative.
  • the counter 604 counts the clock generated by the clock generation circuit 602 and stops the count at the timing when the output of the comparator 603 is inverted. In FIG. 14, a plurality of counters 604 are arranged, but a symbol of one counter 604 is shown as a representative.
  • the input signal Vin input to the comparator 603 is a signal output from the pixel 50.
  • the count value when the counter 604 stops counting is output as a digital signal Dout based on the input signal Vin which is an analog signal.
  • the signal processing circuit 60A is divided into an analog circuit and a digital circuit. That is, the signal processing circuit 60A is divided into a ramp wave generation circuit 601 and a comparator 603 which are analog circuits, a clock generation circuit 602 and a counter 604 which are digital circuits.
  • the signal processing circuit capacitor 60B includes a first capacitor for an analog circuit and a second capacitor for a digital circuit.
  • the first capacitor for the analog circuit may be divided into a capacitor corresponding to the ramp wave generation circuit 601 and a capacitor corresponding to the comparator 603.
  • the second capacitor for the digital circuit may be divided into a capacitor corresponding to the clock generation circuit 602 and a capacitor corresponding to the counter 604.
  • the second readout circuit 21A may be divided into a plurality of parts.
  • the second readout circuit 21A may include a first row readout circuit, a second row readout circuit, and a third row readout circuit.
  • the first row readout circuit reads out a signal held in the memory unit 52A in the first row in the array of the memory units 52A, and inputs the read signal to the signal processing circuit 60A.
  • the second row reading circuit reads a signal held in the memory portion 52A in the second row different from the first row in the array of the memory portions 52A, and inputs the read signal to the signal processing circuit 60A.
  • the third row readout circuit reads out a signal held in the memory portion 52A in a third row different from the first row and the second row in the arrangement of the memory portion 52A, and the read signal is used as a signal processing circuit. Input to 60A.
  • the peripheral configuration of the second readout circuit 21A and the second readout circuit capacitor 21B may be the same as the configuration shown in FIG. 12 or FIG.
  • the circuit is divided into a plurality of units for driving the circuit, and a plurality of capacitors are arranged corresponding to the plurality of divided circuits, so that noise between the plurality of divided circuits is obtained. Malfunction due to propagation of can be suppressed.
  • Noise is further reduced by setting the capacitance values of the plurality of capacitors corresponding to the plurality of divided circuits to capacitance values according to the distance from the voltage source that supplies the first voltage or the second voltage. can do.
  • the solid-state imaging device 1 has three substrates (a first substrate 10, a second substrate 11, and a third substrate 12). Two adjacent substrates are electrically connected by a connecting portion 15.
  • FIG. 15 shows a configuration example of the first substrate 10.
  • the first substrate 10 includes a first readout circuit 20A, a pixel circuit 41A, and a first output circuit capacitor unit 80B1.
  • the first output circuit capacitance unit 80B1 is a circuit arranged on the first substrate 10 among the circuits constituting the output unit 80.
  • the first output circuit capacitor unit 80B1 includes a capacitor for reducing noise, similar to the output circuit capacitor unit 80B of FIG.
  • FIG. 16 shows a configuration example of the second substrate 11.
  • the second substrate 11 includes a first readout circuit capacitor unit 20B, a horizontal readout circuit 30A, a signal processing circuit 60A, and an output circuit 80A. Since the first readout circuit capacitor 20B, the horizontal readout circuit 30A, and the output circuit 80A have already been described, description thereof will be omitted.
  • the signal processing circuit 60A is disposed on the second substrate 11 in a region facing the pixel circuit 41A.
  • the vertical signal line 90 is disposed in the signal processing circuit 60A.
  • the vertical signal line 90 is connected to the input terminal of each column signal processing circuit of the signal processing circuit 60A.
  • a signal read from the pixel circuit 41 ⁇ / b> A is transferred to the second substrate 11 through the connection unit 15.
  • the signal transferred to the second substrate 11 is input to the signal processing circuit 60A via the vertical signal line 90.
  • FIG. 17 shows a configuration example of the third substrate 12.
  • the third substrate 12 includes a horizontal readout circuit capacitor unit 30B, a signal processing circuit capacitor unit 60B, and a second output circuit capacitor unit 80B2. Since the horizontal readout circuit capacitor 30B has already been described, description thereof is omitted.
  • the signal processing circuit capacity unit 60B is arranged in a region facing the signal processing circuit 60A on the third substrate 12.
  • the signal processing circuit capacitor 60B cannot be disposed in the area facing the signal processing circuit 60A on the first substrate 10
  • the signal processing circuit capacitor 60B is connected to the signal processing circuit 60A on the third substrate 12. It is arranged in the area facing.
  • the first substrate 10 is one substrate adjacent to the second substrate 11 on which the signal processing circuit 60 ⁇ / b> A is disposed
  • the third substrate 12 is the other substrate adjacent to the second substrate 11. It is a substrate.
  • the second output circuit capacitance unit 80B2 is a circuit arranged on the second substrate 11 among the circuits constituting the output unit 80.
  • the second output circuit capacitor unit 80B2 includes a capacitor for reducing noise, similar to the output circuit capacitor unit 80B of FIG.
  • the first output circuit capacitor unit 80B1 and the second output circuit capacitor unit 80B2 are arranged corresponding to the output circuit 80A that consumes a large amount of current.
  • the first output circuit capacitor unit 80B1 is arranged in a region facing the output circuit 80A on the first substrate 10.
  • the second output circuit capacitor 80B2 is disposed in the third substrate 12 in a region facing the output circuit 80A.
  • a third substrate 12 is added to the solid-state imaging device 1, and a capacitance unit corresponding to each circuit disposed on the second substrate 11 is disposed on the third substrate 12. Therefore, even when a circuit (pixel circuit 41A, signal processing circuit 60A) having an active element is disposed in each facing region of the first substrate 10 and the second substrate 11, the third substrate 12 A capacitor portion can be arranged in
  • FIG. 18 shows a configuration example of the first substrate 10.
  • the first substrate 10 includes a first readout circuit 20A, a horizontal readout circuit capacitor unit 30B, a pixel circuit 41A, a signal processing circuit capacitor unit 60B, and an output circuit capacitor unit 80B.
  • a first readout circuit 20A includes a first readout circuit 20A, a horizontal readout circuit capacitor unit 30B, a pixel circuit 41A, a signal processing circuit capacitor unit 60B, and an output circuit capacitor unit 80B.
  • the horizontal readout circuit capacitor unit 30B and the signal processing circuit capacitor unit 60B arranged on the third substrate 12 in the fourth embodiment are arranged on the first substrate 10.
  • the first output circuit capacitor unit 80B1 disposed on the first substrate 10 and the second output circuit capacitor unit 80B2 disposed on the third substrate 12 in the fourth embodiment are integrated.
  • the output circuit capacitance unit 80B is disposed on the first substrate 10.
  • FIG. 19 shows a configuration example of the second substrate 11.
  • the second substrate 11 includes a first readout circuit capacitor unit 20B, a horizontal readout circuit 30A, a signal processing circuit 60A, and an output circuit 80A. Since the first readout circuit capacitor 20B, the horizontal readout circuit 30A, and the output circuit 80A have already been described, description thereof will be omitted.
  • the signal processing circuit 60A is arranged on the second substrate 11 in a region facing the pixel circuit 41A and a region located below the pixel circuit 41A.
  • the signal processing circuit 60A is the same as the signal processing circuit 60A in FIG. 16 except for the region where the signal processing circuit 60A is disposed.
  • the signal processing circuit capacitor 60B is a part of the area facing the signal processing circuit 60A in the first substrate 10 (the area excluding the area where the pixel circuit 41A is arranged in the area facing the signal processing circuit 60A) ). Further, the signal processing circuit capacitor 60B is disposed in a region between the pixel circuit 41A and the horizontal readout circuit capacitor 30B.
  • circuits pixel circuit 41A, signal processing circuit 60A having active elements are arranged in the facing regions of the first substrate 10 and the second substrate 11, respectively. Even in such a case, noise can be reduced without increasing the number of substrates by disposing the capacitor portion in a part of the region facing the circuit corresponding to the capacitor portion.
  • the capacitor is electrically connected to the first wiring and the second wiring corresponding to at least one of the four circuits of the pixel circuit, the readout circuit, the signal processing circuit, and the output circuit.

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Abstract

本固体撮像装置は、重なった複数の基板を有し、前記複数の基板が接続部によって電気的に接続された固体撮像装置であって、入射した光を信号に変換する光電変換部が行列状に配置された画素回路と、前記光電変換部から信号を読み出す第１の読み出し回路と、前記光電変換部から読み出された信号に対して信号処理を行う信号処理回路と、前記信号処理回路によって処理された信号を外部に出力する出力回路と、前記画素回路と前記第１の読み出し回路と前記信号処理回路と前記出力回路との４つの回路のそれぞれに対応して設けられ、それぞれの回路に第１の電圧を供給する第１の配線と、前記４つの回路のそれぞれに対応して設けられ、それぞれの回路に、前記第１の電圧と異なる第２の電圧を供給する第２の配線と、前記４つの回路の少なくともいずれかの回路に対応する前記第１の配線と前記第２の配線とに電気的に接続されたコンデンサであって、第１端が前記第１の配線に電気的に接続され、第２端が前記第２の配線に電気的に接続されたコンデンサと、を備える。前記コンデンサは、前記４つの回路のうち対応する回路が配置された基板と異なる基板において、前記対応する回路と対面する領域に配置されている。

Description

固体撮像装置および撮像装置
　本発明は、光電変換部が行列状に配置された固体撮像装置、およびこの固体撮像装置を有する撮像装置に関する。
本願は、２０１４年１月２４日に、日本国に出願された特願２０１４－０１１６１８号に基づき優先権を主張し、その内容をここに援用する。
　固体撮像装置（イメージャ）を小型化するために、複数の基板が重ねられ（積層され）、それらの基板が電気的に接続された固体撮像装置がある（例えば、特許文献１参照）。近年、電子機器の小型化の要請のため、固体撮像装置の更なる小型化が要求されている。
日本国特開２００９－１７７２０７号公報
　固体撮像装置の更なる小型化を実現するためには、電源電圧を供給する電源ラインや、参照電圧（グランド電圧）を供給する参照電圧ラインの幅を狭くする必要がある。電源ラインや参照電圧ラインの幅が狭くなると、配線のインピーダンスが増加して、ノイズが大きくなる。
　本発明は、配線のインピーダンスの影響によるノイズを低減することができる技術を提供する。
　本発明の第１の態様によれば、固体撮像装置は、重なった複数の基板を有し、前記複数の基板が接続部によって電気的に接続された固体撮像装置であって、入射した光を信号に変換する光電変換部が行列状に配置された画素回路と、前記光電変換部から信号を読み出す第１の読み出し回路と、前記光電変換部から読み出された信号に対して信号処理を行う信号処理回路と、前記信号処理回路によって処理された信号を外部に出力する出力回路と、前記画素回路と前記第１の読み出し回路と前記信号処理回路と前記出力回路との４つの回路のそれぞれに対応して設けられ、それぞれの回路に第１の電圧を供給する第１の配線と、前記４つの回路のそれぞれに対応して設けられ、それぞれの回路に、前記第１の電圧と異なる第２の電圧を供給する第２の配線と、前記４つの回路の少なくともいずれかの回路に対応する前記第１の配線と前記第２の配線とに電気的に接続されたコンデンサであって、第１端が前記第１の配線に電気的に接続され、第２端が前記第２の配線に電気的に接続されたコンデンサと、を備える。前記コンデンサは、前記４つの回路のうち対応する回路が配置された基板と異なる基板において、前記対応する回路と対面する領域に配置されている。
本発明の第２の態様によれば、上記第１の態様に係る固体撮像装置において、前記コンデンサは、前記接続部を介して、前記第１の配線と前記第２の配線とに電気的に接続されていてもよい。
本発明の第３の態様によれば、上記第１の態様に係る固体撮像装置において、前記第１の配線と前記第２の配線とは、前記４つの回路のうち対応する回路が配置された基板と同一の基板と、この基板に隣接する基板とにまたがって配置され、前記コンデンサは、前記隣接する基板において、前記第１の配線と前記第２の配線とに電気的に接続されていてもよい。
本発明の第４の態様によれば、上記第１の態様に係る固体撮像装置において、前記コンデンサは、前記第１の読み出し回路に対応する前記第１の配線と前記第２の配線とに電気的に接続された第１のコンデンサと、前記信号処理回路または前記出力回路に対応する前記第１の配線と前記第２の配線とに電気的に接続された第２のコンデンサと、を有し、前記第１のコンデンサの容量値が、前記第２のコンデンサの容量値よりも大きくてもよい。
本発明の第５の態様によれば、上記第１の態様に係る固体撮像装置において、前記コンデンサは、前記第１の読み出し回路に対応する前記第１の配線と前記第２の配線とに電気的に接続された第１のコンデンサと、前記信号処理回路に対応する前記第１の配線と前記第２の配線とに電気的に接続れた第２のコンデンサと、前記出力回路に対応する前記第１の配線と前記第２の配線とに電気的に接続された第３のコンデンサと、を有し、前記第１のコンデンサの容量値が、前記第２のコンデンサの容量値および前記第３のコンデンサの容量値よりも大きくてもよい。
本発明の第６の態様によれば、上記第１の態様に係る固体撮像装置において、前記光電変換部から読み出された信号を保持するメモリ部と、前記メモリ部に保持された信号を読み出し、読み出された信号を前記信号処理回路に入力させる第２の読み出し回路と、前記第２の読み出し回路に前記第１の電圧を供給する第３の配線と、前記第２の読み出し回路に前記第２の電圧を供給する第４の配線と、前記第３の配線に第１端が接続され、前記第４の配線に第２端が接続される第２の読み出し回路コンデンサと、を備えてもよい。
本発明の第７の態様によれば、上記第１の態様に係る固体撮像装置において、前記第１の読み出し回路は、第１の行の前記光電変換部から信号を読み出す第１の行読み出し回路と、前記第１の行と異なる第２の行の前記光電変換部から信号を読み出す第２の行読み出し回路と、を有し、前記第１の配線および前記第２の配線は、前記第１の行読み出し回路と前記第２の行読み出し回路とのそれぞれに対応して設けられ、前記コンデンサは、前記第１の行読み出し回路に対応する前記第１の配線と前記第２の配線とに電気的に接続されたコンデンサであって、第１端が前記第１の配線に電気的に接続され、第２端が前記第２の配線に電気的に接続された第１のコンデンサと、前記第２の行読み出し回路に対応する前記第１の配線と前記第２の配線とに電気的に接続されたコンデンサであって、第１端が前記第１の配線に電気的に接続され、第２端が前記第２の配線に電気的に接続された第２のコンデンサと、を有してもよい。
本発明の第８の態様によれば、上記第１の態様に係る固体撮像装置において、前記信号処理回路は、第１の列の前記光電変換部から読み出された信号に対して信号処理を行う第１の列信号処理回路と、前記第１の列と異なる第２の列の前記光電変換部から読み出された信号に対して信号処理を行う第２の列信号処理回路と、を有し、前記第１の配線および前記第２の配線は、前記第１の列信号処理回路と前記第２の列信号処理回路とのそれぞれに対応して設けられ、前記コンデンサは、前記第１の列信号処理回路に対応する前記第１の配線と前記第２の配線とに電気的に接続されたコンデンサであって、第１端が前記第１の配線に電気的に接続され、第２端が前記第２の配線に電気的に接続された第１のコンデンサと、前記第２の列信号処理回路に対応する前記第１の配線と前記第２の配線とに電気的に接続されたコンデンサであって、第１端が前記第１の配線に電気的に接続され、第２端が前記第２の配線に電気的に接続された第２のコンデンサと、を有してもよい。
本発明の第９の態様によれば、上記第７の態様または第８の態様のいずれかの一態様に係る固体撮像装置において、前記第１のコンデンサの容量値と、前記第２のコンデンサの容量値とは、前記第１の電圧を供給する電圧源からの距離に応じた容量値であってもよい。
本発明の第１０の態様によれば、上記第８の態様に係る固体撮像装置において、前記第１のコンデンサの容量値と、前記第２のコンデンサの容量値とは、前記第２の電圧を供給する電圧源からの距離に応じた容量値であってもよい。
　本発明の第１１の態様によれば、撮像装置は、上記第１の態様に係る固体撮像装置を備える撮像装置である。
　本発明によれば、画素回路と読み出し回路と信号処理回路と出力回路との４つの回路の少なくともいずれかの回路に対応する第１の配線と第２の配線とに電気的に接続されたコンデンサを配置することによって、配線のインピーダンスの影響によるノイズを低減することができる。
本発明の第１の実施形態によるデジタルカメラの構成例を示すブロック図である。 本発明の第１の実施形態による固体撮像装置の構成例を示すブロック図である。 本発明の第１の実施形態による固体撮像装置の構造例を示す断面図である。 本発明の第１の実施形態による固体撮像装置を構成する第１の基板の構成例を示すブロック図である。 本発明の第１の実施形態による固体撮像装置を構成する第２の基板の構成例を示すブロック図である。 本発明の第１の実施形態による固体撮像装置が有する第１の読み出し回路と第１の読み出し回路容量部との周辺の構成例を示す回路図である。 本発明の第１の実施形態による固体撮像装置の動作を示すタイミングチャートである。 本発明の第１の実施形態の変形例による固体撮像装置を構成する第１の基板の構成例を示すブロック図である。 本発明の第１の実施形態の変形例による固体撮像装置を構成する第２の基板の構成例を示すブロック図である。 本発明の第１の実施形態の変形例による固体撮像装置の動作を示すタイミングチャートである。 本発明の第２の実施形態による固体撮像装置が有する第１の読み出し回路と第１の読み出し回路容量部との周辺の構成例を示す回路図である。 本発明の第３の実施形態による固体撮像装置が有する第１の読み出し回路と第１の読み出し回路容量部との周辺の構成例を示す回路図である。 本発明の第３の実施形態による固体撮像装置が有する第１の読み出し回路と第１の読み出し回路容量部との周辺の他の構成例を示す回路図である。 本発明の第３の実施形態による固体撮像装置が有する信号処理回路の構成例を示すブロック図である。 本発明の第４の実施形態による固体撮像装置を構成する第１の基板の構成例を示すブロック図である。 本発明の第４の実施形態による固体撮像装置を構成する第２の基板の構成例を示すブロック図である。 本発明の第４の実施形態による固体撮像装置を構成する第３の基板の構成例を示すブロック図である。 本発明の第５の実施形態による固体撮像装置を構成する第１の基板の構成例を示すブロック図である。 本発明の第５の実施形態による固体撮像装置を構成する第２の基板の構成例を示すブロック図である。
　以下、図面を参照し、本発明の実施形態を説明する。
（第１の実施形態）
　まず、本発明の第１の実施形態を説明する。図１は、本実施形態による撮像装置の一例であるデジタルカメラの構成例を示している。図１に示すように、デジタルカメラ７は、固体撮像装置１と、レンズユニット部２と、画像処理装置３と、記録装置４と、カメラ制御装置５と、表示装置６とを有する。
　レンズユニット部２は、レンズ等の光学系を有し、被写体からの光が形成する被写体像を固体撮像装置１に結像させる。レンズユニット部２のズーム、フォーカス、絞りなどの駆動はカメラ制御装置５によって制御される。固体撮像装置１は、レンズユニット部２を介してデジタルカメラ７内に入射した被写体の光を画像信号に変換するＭＯＳ型撮像装置である。固体撮像装置１の駆動はカメラ制御装置５によって制御される。この固体撮像装置１に関する詳細な説明については、後述する。
　画像処理装置３は固体撮像装置１から出力された画像信号に対して信号の増幅や画像データへの変換などの処理を行い、変換された画像データに対して各種の補正や圧縮などの処理を行う。記録装置４は、半導体メモリなどの着脱可能な記録媒体であり、画像データの記録および読み出しを行う。表示装置６は、固体撮像装置１から出力された画像信号に基づく画像データ、または記録装置４から読み出された画像データに基づく画像を表示する液晶などの表示装置である。
　図２は、固体撮像装置１の構成例を示している。図２に示すように、固体撮像装置１は、第１の読み出し部２０と、第２の読み出し部２１と、水平読み出し部３０と、画素部４０と、信号処理部６０と、出力部８０とを有する。
　画素部４０は、複数の画素５０を有する。画素５０は、入射した光を信号に変換する光電変換部と、光電変換部から読み出された信号を保持するメモリ部とを含む。図２では複数の画素５０が配置されているが、代表として１つの画素５０の符号が示されている。複数の画素５０は行列状に配置されている。それぞれの画素５０は垂直信号線９０に接続されており、光電変換部が生成した信号を垂直信号線９０に出力する。複数の垂直信号線９０が配置されており、それぞれの垂直信号線９０は画素５０の配列の列毎に配置されている。
　第１の読み出し部２０は、複数の画素５０内の光電変換部から信号を読み出す。より具体的には、第１の読み出し部２０は、制御信号を画素５０の配列の行毎に出力する。この制御信号は、複数の画素５０内の光電変換部からの信号の読み出しを制御するための信号である。この制御信号によって、画素５０の配列における同一の行に配置された複数の画素５０内の光電変換部から同時に信号が読み出される。複数の画素５０内の光電変換部から読み出された信号は、複数の画素５０内のメモリ部に保持される。
　第２の読み出し部２１は、複数の画素５０内の光電変換部から読み出されて複数の画素５０内のメモリ部に保持された信号を読み出す。第２の読み出し部２１は、読み出された信号を信号処理部６０に入力させる。より具体的には、第２の読み出し部２１は、制御信号を画素５０の配列の行毎に出力する。この制御信号は、複数の画素５０内のメモリ部からの信号の読み出しを制御するための信号である。この制御信号によって、画素５０の配列における同一の行に配置された複数の画素５０内のメモリ部から同時に信号が読み出される。複数の画素５０内のメモリ部から読み出された信号は垂直信号線９０に出力される。
　信号処理部６０は、複数の画素５０から読み出された信号に対して信号処理を行う。より具体的には、信号処理部６０は、複数の列信号処理部を有する。それぞれの列信号処理部は、画素５０の配列の列毎に配置され、各列の垂直信号線９０に接続されている。それぞれの列信号処理部は、各列の画素５０から垂直信号線９０に出力された信号に対して、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関二重サンプリング）によるノイズ抑圧などの処理を行う。
　水平読み出し部３０は、信号処理部６０によって処理された信号を水平信号線７０に読み出す。より具体的には、水平読み出し部３０は、信号処理部６０内の複数の列信号処理部のそれぞれから出力される信号を水平信号線７０に順次読み出す。
　出力部８０は、信号処理部６０によって処理された信号を外部に出力する。より具体的には、出力部８０は、信号処理部６０によって処理されて水平信号線７０に読み出された信号に対して、適宜、増幅処理などの処理を行う。出力部８０は、処理後の信号を外部に出力する。
　図３は、固体撮像装置１の構造例を示している。図３では、固体撮像装置１の断面が示されている。図３に示すように、固体撮像装置１は、第１の基板１０と、第２の基板１１と、接続部１５とを有する。
　第１の基板１０と第２の基板１１とは、それぞれの主面（基板の表面を構成する複数の面のうち最も広い面）が向かい合った状態で重なっている。第１の基板１０と第２の基板１１との間に接続部１５が配置されている。接続部１５は、バンプまたは貫通電極などで構成され、第１の基板１０と第２の基板１１とを電気的に接続する。接続部１５は、第１の基板１０に形成された第１の電極と、第２の基板１１に形成され、バンプを介さずに第１の電極と接続された第２の電極とで構成されてもよい。
　本実施形態では、２枚の基板を有する固体撮像装置の例を説明する。本実施形態で説明する技術は、重なった複数の基板を有し、複数の基板が接続部によって電気的に接続された固体撮像装置に対して適用可能である。
　図４は、第１の基板１０の構成例を示している。図４に示すように、第１の基板１０は、第１の読み出し回路２０Ａと、第２の読み出し回路容量部２１Ｂと、水平読み出し回路容量部３０Ｂと、画素回路４１Ａと、信号処理回路容量部６０Ｂと、出力回路容量部８０Ｂとを有する。
　画素回路４１Ａは、画素部４０を構成する回路のうち第１の基板１０に配置された回路である。画素回路４１Ａは、入射した光を信号に変換する複数の光電変換部５１Ａを有する。図４では複数の光電変換部５１Ａが配置されているが、代表として１つの光電変換部５１Ａの符号が示されている。複数の光電変換部５１Ａは行列状に配置されている。
　第１の読み出し回路２０Ａは、第１の読み出し部２０を構成する回路のうち第１の基板１０に配置された回路である。第１の読み出し回路２０Ａは、複数の光電変換部５１Ａから信号を読み出す。より具体的には、第１の読み出し回路２０Ａは、制御信号を光電変換部５１Ａの配列の行毎に出力する。この制御信号は、複数の光電変換部５１Ａからの信号の読み出しを制御するための信号である。この制御信号によって、光電変換部５１Ａの配列における同一の行に配置された光電変換部５１Ａから同時に信号が読み出される。光電変換部５１Ａから読み出された信号は、接続部１５を介して第２の基板１１に転送される。
　第２の読み出し回路容量部２１Ｂは、第２の読み出し部２１を構成する回路のうち第１の基板１０に配置された回路である。水平読み出し回路容量部３０Ｂは、水平読み出し部３０を構成する回路のうち第１の基板１０に配置された回路である。信号処理回路容量部６０Ｂは、信号処理部６０を構成する回路のうち第１の基板１０に配置された回路である。出力回路容量部８０Ｂは、出力部８０を構成する回路のうち第１の基板１０に配置された回路である。第２の読み出し回路容量部２１Ｂと、水平読み出し回路容量部３０Ｂと、信号処理回路容量部６０Ｂと、出力回路容量部８０Ｂとについては後述する。
　図５は、第２の基板１１の構成例を示している。図５に示すように、第２の基板１１は、第１の読み出し回路容量部２０Ｂと、第２の読み出し回路２１Ａと、水平読み出し回路３０Ａと、メモリ回路４２Ａと、信号処理回路６０Ａと、出力回路８０Ａとを有する。
　メモリ回路４２Ａは、画素部４０を構成する回路のうち第２の基板１１に配置された回路である。第１の基板１０において画素回路４１Ａが配置されている領域と、第２の基板１１においてメモリ回路４２Ａが配置されている領域とは、互いに対面する領域である。メモリ回路４２Ａは、複数のメモリ部５２Ａを有する。メモリ部５２Ａは、光電変換部５１Ａから読み出されて第２の基板１１に転送された信号を保持する。図５では複数のメモリ部５２Ａが配置されているが、代表として１つのメモリ部５２Ａの符号が示されている。複数のメモリ部５２Ａは行列状に配置されている。
　第２の読み出し回路２１Ａは、第１の読み出し部２０を構成する回路のうち第２の基板１１に配置された回路である。第１の基板１０に配置されている第２の読み出し回路容量部２１Ｂと、第２の基板１１に配置されている第２の読み出し回路２１Ａとは、互いに対面するように配置されている。第２の読み出し回路２１Ａは、複数のメモリ部５２Ａに保持された信号を読み出し、読み出された信号を信号処理回路６０Ａに入力させる。より具体的には、第２の読み出し回路２１Ａは、制御信号をメモリ部５２Ａの配列の行毎に出力する。この制御信号は、複数のメモリ部５２Ａからの信号の読み出しを制御するための信号である。この制御信号によって、メモリ部５２Ａの配列における同一の行に配置されたメモリ部５２Ａから同時に信号が読み出される。複数のメモリ部５２Ａから読み出された信号は垂直信号線９０に出力される。
　信号処理回路６０Ａは、信号処理部６０を構成する回路のうち第２の基板１１に配置された回路である。第１の基板１０に配置されている信号処理回路容量部６０Ｂと、第２の基板１１に配置されている信号処理回路６０Ａとは、互いに対面するように配置されている。信号処理回路６０Ａは、複数のメモリ部５２Ａから読み出された信号に対して信号処理を行う。より具体的には、信号処理回路６０Ａは、複数の列信号処理回路を有する。それぞれの列信号処理回路は、メモリ部５２Ａの配列の列毎に配置され、各列の垂直信号線９０に接続されている。それぞれの列信号処理回路は、各列のメモリ部５２Ａから垂直信号線９０に出力された信号に対して、ＣＤＳによるノイズ抑圧などの処理を行う。
　水平読み出し回路３０Ａは、水平読み出し部３０を構成する回路のうち第２の基板１１に配置された回路である。第１の基板１０に配置されている水平読み出し回路容量部３０Ｂと、第２の基板１１に配置されている水平読み出し回路３０Ａとは、互いに対面するように配置されている。水平読み出し回路３０Ａは、信号処理回路６０Ａによって処理された信号を水平信号線７０に読み出す。より具体的には、水平読み出し回路３０Ａは、信号処理回路６０Ａ内の複数の列信号処理回路のそれぞれから出力される信号を水平信号線７０に順次読み出す。
　出力回路８０Ａは、出力部８０を構成する回路のうち第２の基板１１に配置された回路である。第１の基板１０に配置されている出力回路容量部８０Ｂと、第２の基板１１に配置されている出力回路８０Ａとは、互いに対面するように配置されている。出力回路８０Ａは、信号処理回路６０Ａによって処理された信号を外部に出力する。より具体的には、出力回路８０Ａは、信号処理回路６０Ａによって処理されて水平信号線７０に読み出された信号に対して、適宜、増幅処理などの処理を行い、処理後の信号を外部に出力する。
　図６は、第１の読み出し回路２０Ａと第１の読み出し回路容量部２０Ｂとの周辺の構成例を示している。第１の読み出し回路２０Ａに対応して第１の配線Ｌ１と第２の配線Ｌ２とが設けられている。第１の読み出し回路２０Ａは、第１の配線Ｌ１と第２の配線Ｌ２とに接続されている。
　第１の配線Ｌ１は電源に接続されている。第１の配線Ｌ１は、第１の読み出し回路２０Ａに対して、第１の電圧である電源電圧を供給する。第１の配線Ｌ１には、抵抗やインダクタンスなどに起因する第１のインピーダンスＲ１が存在する。
　第２の配線Ｌ２はグランドに接続されている。第２の配線Ｌ２は、第１の読み出し回路２０Ａに対して、第１の電圧と異なる第２の電圧であるグランド電圧（参照電圧）を供給する。第２の配線Ｌ２には、抵抗やインダクタンスなどに起因する第２のインピーダンスＲ２が存在する。第１の電圧がグランド電圧、第２の電圧が電源電圧などであってもよい。
　第１の読み出し回路容量部２０Ｂは、いわゆるバイパスコンデンサとして機能するコンデンサＣ１を有する。コンデンサＣ１は、第１の読み出し回路２０Ａが配置された第１の基板１０と異なる第２の基板１１（第１の基板１０と隣接する第２の基板１１）において、第１の読み出し回路２０Ａと対面する領域に配置されている。コンデンサＣ１の第１端は、接続部１５を介して第１の配線Ｌ１に電気的に接続されている。コンデンサＣ１の第２端は、接続部１５を介して第２の配線Ｌ２に電気的に接続されている。つまり、コンデンサＣ１は、接続部１５を介して、第１の配線Ｌ１と第２の配線Ｌ２とに電気的に接続されている。
　コンデンサＣ１を設けることによって、第１の読み出し回路２０Ａの駆動時に第１の配線Ｌ１と第２の配線Ｌ２とに瞬間的に流れる電流（瞬間的に変化する電流）を抑圧することができる。第１の配線Ｌ１と第２の配線Ｌ２とに瞬間的に流れる電流を抑圧することによって、第１のインピーダンスＲ１と第２のインピーダンスＲ２とに起因する電圧降下を低減することができる。したがって、第１の読み出し回路２０Ａに供給されるアナログ信号のノイズを低減し、第１の読み出し回路２０Ａの誤動作を防止することができる。
　第１の基板１０にはコンデンサＣ１を配置する領域が必要ない。第２の基板１１において、第１の読み出し回路２０Ａと対面する領域にコンデンサＣ１を配置することで、第１の読み出し回路２０ＡとコンデンサＣ１とが非常に近くなるように配置される。第１の読み出し回路２０ＡとコンデンサＣ１とが近くに配置されることで、第１の読み出し回路２０ＡとコンデンサＣ１との間の配線の抵抗やインダクタンスなどに起因する電圧降下が低減される。このため、第１の読み出し回路２０Ａに供給されるアナログ信号のノイズをより低減することができる。
　第２の読み出し回路容量部２１Ｂと第２の読み出し回路２１Ａとの周辺の構成は、図６に示す構成と同様である。つまり、第２の読み出し回路２１Ａに対応して第１の配線（第３の配線）と第２の配線（第４の配線）とが設けられ、第２の読み出し回路２１Ａは第１の配線と第２の配線とに接続されている。第１の配線は、第２の読み出し回路２１Ａに対して、第１の電圧を供給する。第２の配線は、第２の読み出し回路２１Ａに対して、第１の電圧と異なる第２の電圧を供給する。
　第２の読み出し回路容量部２１Ｂは、コンデンサ（読み出し回路コンデンサ）を有する。コンデンサは、第２の読み出し回路２１Ａが配置された第２の基板１１と異なる第１の基板１０（第２の基板１１と隣接する第１の基板１０）において、第２の読み出し回路２１Ａと対面する領域に配置されている。コンデンサの第１端は、接続部１５を介して第１の配線に電気的に接続されている。コンデンサの第２端は、接続部１５を介して第２の配線に電気的に接続されている。つまり、コンデンサは、接続部１５を介して、第１の配線と第２の配線とに電気的に接続されている。
　水平読み出し回路容量部３０Ｂと水平読み出し回路３０Ａとの周辺の構成は、図６に示す構成と同様である。つまり、水平読み出し回路３０Ａに対応して第１の配線と第２の配線とが設けられ、水平読み出し回路３０Ａは第１の配線と第２の配線とに接続されている。第１の配線は、水平読み出し回路３０Ａに対して、第１の電圧を供給する。第２の配線は、水平読み出し回路３０Ａに対して、第１の電圧と異なる第２の電圧を供給する。
　水平読み出し回路容量部３０Ｂは、コンデンサを有する。コンデンサは、水平読み出し回路３０Ａが配置された第２の基板１１と異なる第１の基板１０（第２の基板１１と隣接する第１の基板１０）において、水平読み出し回路３０Ａと対面する領域に配置されている。コンデンサの第１端は、接続部１５を介して第１の配線に電気的に接続されている。コンデンサの第２端は、接続部１５を介して第２の配線に電気的に接続されている。つまり、コンデンサは、接続部１５を介して、第１の配線と第２の配線とに電気的に接続されている。
　信号処理回路容量部６０Ｂと信号処理回路６０Ａとの周辺の構成は、図６に示す構成と同様である。つまり、信号処理回路６０Ａに対応して第１の配線と第２の配線とが設けられ、信号処理回路６０Ａは第１の配線と第２の配線とに接続されている。第１の配線は、信号処理回路６０Ａに対して、第１の電圧を供給する。第２の配線は、信号処理回路６０Ａに対して、第１の電圧と異なる第２の電圧を供給する。
　信号処理回路容量部６０Ｂは、コンデンサを有する。コンデンサは、信号処理回路６０Ａが配置された第２の基板１１と異なる第１の基板１０（第２の基板１１と隣接する第１の基板１０）において、信号処理回路６０Ａと対面する領域に配置されている。コンデンサの第１端は、接続部１５を介して第１の配線に電気的に接続されている。コンデンサの第２端は、接続部１５を介して第２の配線に電気的に接続されている。つまり、コンデンサは、接続部１５を介して、第１の配線と第２の配線とに電気的に接続されている。
　出力回路容量部８０Ｂと出力回路８０Ａとの周辺の構成は、図６に示す構成と同様である。つまり、出力回路８０Ａに対応して第１の配線と第２の配線とが設けられ、出力回路８０Ａは第１の配線と第２の配線とに接続されている。第１の配線は、出力回路８０Ａに対して、第１の電圧を供給する。第２の配線は、出力回路８０Ａに対して、第１の電圧と異なる第２の電圧を供給する。
　出力回路容量部８０Ｂは、コンデンサを有する。コンデンサは、出力回路８０Ａが配置された第２の基板１１と異なる第１の基板１０（第２の基板１１と隣接する第１の基板１０）において、出力回路８０Ａと対面する領域に配置されている。コンデンサの第１端は、接続部１５を介して第１の配線に電気的に接続されている。コンデンサの第２端は、接続部１５を介して第２の配線に電気的に接続されている。つまり、コンデンサは、接続部１５を介して、第１の配線と第２の配線とに電気的に接続されている。
　上記のように、第１の読み出し回路容量部２０Ｂと、第２の読み出し回路容量部２１Ｂと、水平読み出し回路容量部３０Ｂと、信号処理回路容量部６０Ｂと、出力回路容量部８０Ｂとのそれぞれがコンデンサを有する。これらのコンデンサの容量値は、それぞれのコンデンサと対面する領域に配置された回路に対応して異なる値であってもよい。
　図７は、固体撮像装置１の動作を示している。図７に示される垂直位置（Ｖ１，Ｖ２，・・・，Ｖｎ）が画素５０の配列における垂直位置（行位置）を示し、図７に示される水平位置が時間位置を示している。
　固体撮像装置１の動作は、リセット期間と、信号転送期間と、読み出し期間とのそれぞれにおける動作で構成される。リセット期間は、全ての行の画素５０で共通である。リセット期間では、全ての行の画素５０で同時に光電変換部５１Ａがリセットされ、露光が開始される。
　リセット期間の動作に続いて、信号転送期間の動作が行われる。信号転送期間は、全ての行の画素５０で共通である。信号転送期間では、全ての行の画素５０で同時に光電変換部５１Ａから信号が読み出され、メモリ部５２Ａに信号が転送される。これによって、露光が終了する。上記の動作では、全ての画素５０で露光の同時性を実現することができる。
　信号転送期間の動作に続いて、読み出し期間の動作が行われる。読み出し期間の開始タイミングと終了タイミングとは画素５０の配列の行毎に異なる。読み出し期間では、各行の画素５０でメモリ部５２Ａから信号が読み出される。
　次に、本実施形態の変形例を説明する。図８は、本変形例における第１の基板１０の構成例を示している。図８に示すように、第１の基板１０は、第１の読み出し回路２０Ａと、水平読み出し回路容量部３０Ｂと、画素回路４１Ａと、信号処理回路容量部６０Ｂと、出力回路容量部８０Ｂとを有する。図８における第１の基板１０では、図４における第１の基板１０に配置されている第２の読み出し回路容量部２１Ｂが配置されていない。図８における第１の基板１０の他の構成については、既に説明したので説明を省略する。
　図９は、本変形例における第２の基板１１の構成例を示している。図９に示すように、第２の基板１１は、第１の読み出し回路容量部２０Ｂと、水平読み出し回路３０Ａと、画素回路容量部４１Ｂと、信号処理回路６０Ａと、出力回路８０Ａとを有する。図９における第２の基板１１では、図５における第２の基板１１に配置されている第２の読み出し回路２１Ａが配置されていない。図９における第２の基板１１では、図５における第２の基板１１に配置されているメモリ回路４２Ａに代わって画素回路容量部４１Ｂが配置されている。
　画素回路容量部４１Ｂは、画素部４０を構成する回路のうち第２の基板１１に配置された回路である。第１の基板１０に配置されている画素回路４１Ａと、第２の基板１１に配置されている画素回路容量部４１Ｂとは、互いに対面するように配置されている。画素回路容量部４１Ｂは、複数の光電変換容量部５１Ｂを有する。図９では複数の光電変換容量部５１Ｂが配置されているが、代表として１つの光電変換容量部５１Ｂの符号が示されている。複数の光電変換容量部５１Ｂは行列状に配置されている。
　画素回路４１Ａから読み出された信号は、接続部１５を介して第２の基板１１に転送される。第２の基板１１に転送された信号は、メモリ部に保持されることなく垂直信号線９０に出力される。
　光電変換部５１Ａと光電変換容量部５１Ｂとの周辺の構成は、図６に示す構成と同様である。つまり、光電変換部５１Ａに対応して第１の配線と第２の配線とが設けられ、光電変換部５１Ａは第１の配線と第２の配線とに接続されている。第１の配線は、光電変換部５１Ａに対して、第１の電圧を供給する。第２の配線は、光電変換部５１Ａに対して、第１の電圧と異なる第２の電圧を供給する。
　光電変換容量部５１Ｂは、コンデンサを有する。コンデンサは、光電変換部５１Ａが配置された第１の基板１０と異なる第２の基板１１（第１の基板１０と隣接する第２の基板１１）において、光電変換部５１Ａと対面する領域に配置されている。コンデンサの第１端は、接続部１５を介して第１の配線に電気的に接続されている。コンデンサの第２端は、接続部１５を介して第２の配線に電気的に接続されている。
　図１０は、本変形例における固体撮像装置１の動作を示している。図１０の垂直位置（Ｖ１，Ｖ２，・・・，Ｖｎ）が画素５０の配列における垂直位置（行位置）を示し、図１０の水平位置が時間位置を示している。
　固体撮像装置１の動作は、リセット期間と、信号転送期間・読み出し期間とのそれぞれにおける動作で構成される。各行の画素５０において、リセット期間と信号転送期間・読み出し期間とが連続している。リセット期間の開始タイミングと終了タイミングとは画素５０の配列の行毎に異なる。また、信号転送期間・読み出し期間の開始タイミングと終了タイミングとは画素５０の配列の行毎に異なる。
　リセット期間では、同一行の画素５０で同時に光電変換部５１Ａがリセットされ、露光が開始される。リセット期間の動作に続いて、信号転送・読み出し期間の動作が行われる。信号転送・読み出し期間では、同一行の画素５０で同時に光電変換部５１Ａから信号が読み出され、第２の基板１１に信号が転送される。また、信号転送・読み出し期間では、第２の基板１１に転送された信号が垂直信号線９０に出力される。
　本変形例では垂直信号線９０が第２の基板１１に配置されているが、垂直信号線９０が第１の基板１０に配置されていてもよい。垂直信号線９０が第１の基板１０に配置されている場合、光電変換部５１Ａから垂直信号線９０に信号が出力される。垂直信号線９０に出力された信号は、接続部１５を介して第２の基板１１に転送される。第２の基板１１に転送された信号は信号処理回路６０Ａに入力される。
　本実施形態で説明する技術が適用される固体撮像装置は、第１の読み出し回路容量部２０Ｂと、画素回路容量部４１Ｂと、信号処理回路容量部６０Ｂと、出力回路容量部８０Ｂとの４つの容量部の少なくとも１つの容量部を有していればよい。本実施形態で説明する技術が適用される固体撮像装置は、第２の読み出し回路容量部２１Ｂと、水平読み出し回路容量部３０Ｂとの少なくとも１つを有していなくてもよい。
　図８と図９とに示すように、第２の読み出し回路容量部２１Ｂと第２の読み出し回路２１Ａとは、本実施形態で説明する技術が適用される固体撮像装置に必須の構成ではない。また、水平読み出し回路容量部３０Ｂと水平読み出し回路３０Ａとに関係なく、第１の読み出し回路容量部２０Ｂと、画素回路容量部４１Ｂと、信号処理回路容量部６０Ｂと、出力回路容量部８０Ｂとの少なくともいずれかによって、ノイズを低減することができる。このため、水平読み出し回路容量部３０Ｂと水平読み出し回路３０Ａとは、本実施形態による固体撮像装置の特徴的な効果を得るために必須の構成ではない。
　本実施形態で説明する技術が適用される固体撮像装置が、第１のコンデンサと、第２のコンデンサとを有する場合、第１のコンデンサの容量値が第２のコンデンサの容量値よりも大きくてもよい。第１のコンデンサは、第１の読み出し回路２０Ａに対応する第１の配線と第２の配線とに電気的に接続されている。第２のコンデンサは、信号処理回路６０Ａまたは出力回路８０Ａに対応する第１の配線と第２の配線とに電気的に接続されている。
　あるいは、本実施形態で説明する技術が適用される固体撮像装置が、第１のコンデンサと、第２のコンデンサと、第３のコンデンサとを有する場合、第１のコンデンサの容量値が、第２のコンデンサの容量値および第３のコンデンサの容量値よりも大きくてもよい。第１のコンデンサは、第１の読み出し回路２０Ａに対応する第１の配線と第２の配線とに電気的に接続されている。第２のコンデンサは、信号処理回路６０Ａに対応する第１の配線と第２の配線とに電気的に接続されている。第３のコンデンサは、出力回路８０Ａに対応する第１の配線と第２の配線とに電気的に接続されている。
　図７に示す固体撮像装置の動作では、全ての画素５０が同時に動作するタイミングがある。このため、全ての画素５０に制御信号を供給する第１の読み出し回路２０Ａの消費電流が、信号処理回路６０Ａの消費電流および出力回路８０Ａの消費電流よりも大きいことがある。上記のように、第１のコンデンサの容量値を第２のコンデンサの容量値よりも大きく設定する、または第１のコンデンサの容量値を第２のコンデンサの容量値および第３のコンデンサの容量値よりも大きく設定することによって、第１の読み出し回路２０Ａに供給されるアナログ信号のノイズをより低減することができる。
　本実施形態によれば、重なった複数の基板（第１の基板１０、第２の基板１１）を有し、複数の基板が接続部１５によって電気的に接続された固体撮像装置１であって、入射した光を信号に変換する光電変換部５１Ａが行列状に配置された画素回路４１Ａと、光電変換部５１Ａから信号を読み出す第１の読み出し回路２０Ａと、光電変換部５１Ａから読み出された信号に対して信号処理を行う信号処理回路６０Ａと、信号処理回路６０Ａによって処理された信号を外部に出力する出力回路８０Ａと、画素回路４１Ａと第１の読み出し回路２０Ａと信号処理回路６０Ａと出力回路８０Ａとの４つの回路のそれぞれに対応して設けられ、それぞれの回路に第１の電圧を供給する第１の配線Ｌ１と、４つの回路のそれぞれに対応して設けられ、それぞれの回路に、第１の電圧と異なる第２の電圧を供給する第２の配線Ｌ２と、４つの回路の少なくともいずれかの回路に対応する第１の配線Ｌ１と第２の配線Ｌ２とに電気的に接続されたコンデンサＣ１であって、第１端が第１の配線Ｌ１に電気的に接続され、第２端が第２の配線Ｌ２に電気的に接続されたコンデンサＣ１と、を備え、コンデンサＣ１は、４つの回路のうち対応する回路が配置された基板と異なる基板において、対応する回路と対面する領域に配置されていることを特徴とする固体撮像装置が構成される。
　本実施形態では、画素回路４１Ａと第１の読み出し回路２０Ａと信号処理回路６０Ａと出力回路８０Ａとの４つの回路の少なくともいずれかの回路に対応する第１の配線と第２の配線とに電気的に接続されたコンデンサＣ１を配置することによって、配線のインピーダンスの影響によるノイズを低減することができる。したがって、ノイズによる回路の誤動作を抑制することができる。
（第２の実施形態）
　次に、本発明の第２の実施形態を説明する。図１～図５、および図７～図１０は、本実施形態にも適用される。これらの図については既に説明したので、説明を省略する。
　図１１は、第１の読み出し回路２０Ａと第１の読み出し回路容量部２０Ｂとの周辺の構成例を示している。第１の読み出し回路２０Ａに対応して第１の配線Ｌ１と第２の配線Ｌ２とが設けられている。第１の読み出し回路２０Ａは、第１の配線Ｌ１と第２の配線Ｌ２とに接続されている。
　本実施形態では、第１の配線Ｌ１は、第１の基板１０と第２の基板１１との両方にまたがって配置されている。同様に、本実施形態では、第２の配線Ｌ２は、第１の基板１０と第２の基板１１との両方にまたがって配置されている。
　第１の配線Ｌ１は、第２の基板１１において電源に接続されている。第１の配線Ｌ１は、第１の読み出し回路２０Ａに対して、第１の電圧である電源電圧を供給する。第１の配線Ｌ１には、抵抗やインダクタンスなどに起因する第１のインピーダンスＲ１が存在する。
　第２の配線Ｌ２は、第２の基板１１においてグランドに接続されている。第２の配線Ｌ２は、第１の読み出し回路２０Ａに対して、第１の電圧と異なる第２の電圧であるグランド電圧（参照電圧）を供給する。第２の配線Ｌ２には、抵抗やインダクタンスなどに起因する第２のインピーダンスＲ２が存在する。第１の電圧がグランド電圧、第２の電圧が電源電圧などであってもよい。
　第１の読み出し回路容量部２０Ｂは、いわゆるバイパスコンデンサとして機能するコンデンサＣ１を有する。コンデンサＣ１は、第１の読み出し回路２０Ａが配置された第１の基板１０と異なる第２の基板１１（第１の基板１０と隣接する第２の基板１１）において、第１の読み出し回路２０Ａと対面する領域に配置されている。コンデンサＣ１の第１端は第１の配線Ｌ１に電気的に接続されている。コンデンサＣ１の第２端は第２の配線Ｌ２に電気的に接続されている。つまり、コンデンサＣ１は、第１の配線Ｌ１と第２の配線Ｌ２とに電気的に接続されている。
　第２の読み出し回路容量部２１Ｂと第２の読み出し回路２１Ａとの周辺の構成は、図１１に示す構成と同様である。水平読み出し回路容量部３０Ｂと水平読み出し回路３０Ａとの周辺の構成は、図１１に示す構成と同様である。画素回路４１Ａと画素回路容量部４１Ｂとの周辺の構成は、図１１に示す構成と同様である。信号処理回路容量部６０Ｂと信号処理回路６０Ａとの周辺の構成は、図１１に示す構成と同様である。出力回路容量部８０Ｂと出力回路８０Ａとの周辺の構成は、図１１に示す構成と同様である。
　本実施形態で説明する技術が適用される固体撮像装置では、第１の電圧を供給する第１の配線と、第２の電圧を供給する第２の配線とは、第１の読み出し回路などが配置された基板と同一の基板と、この基板に隣接する基板とにまたがって配置されている。それぞれの回路に対応するコンデンサは、上記隣接する基板において、接続部を介さずに、第１の配線と第２の配線とに電気的に接続されていればよい。
　本実施形態では、電源から供給される電流は、第１の配線Ｌ１を通って、第１の読み出し回路容量部２０ＢのコンデンサＣ１に流れ込んだ後、第１の読み出し回路２０Ａに供給される。電源の電圧変動と、第１の読み出し回路２０Ａのスイッチングによる電流変動との両方が、コンデンサＣ１によって補われる。このように、電源と第１の読み出し回路２０ＡとをコンデンサＣ１によって効率よく分離することが可能である。このため、第１の実施形態よりも、配線のインピーダンスの影響によるノイズをさらに低減することができる。したがって、ノイズによる回路の誤動作をさらに抑制することができる。
（第３の実施形態）
　次に、本発明の第３の実施形態を説明する。図１～図５、および図７～図１０は、本実施形態にも適用される。これらの図については既に説明したので、説明を省略する。
　図１２は、第１の読み出し回路２０Ａと第１の読み出し回路容量部２０Ｂとの周辺の構成例を示している。第１の読み出し回路２０Ａは、第１の行読み出し回路２０Ａ１と、第２の行読み出し回路２０Ａ２と、第３の行読み出し回路２０Ａ３とを有する。第１の行読み出し回路２０Ａ１は、光電変換部５１Ａの配列における第１の行の光電変換部５１Ａから信号を読み出す。第２の行読み出し回路２０Ａ２は、光電変換部５１Ａの配列における第１の行と異なる第２の行の光電変換部５１Ａから信号を読み出す。第３の行読み出し回路２０Ａ３は、光電変換部５１Ａの配列における第１の行および第２の行と異なる第３の行の光電変換部５１Ａから信号を読み出す。
　第１の行読み出し回路２０Ａ１に対応して第１の配線Ｌ１と第２の配線Ｌ２とが設けられている。第１の配線Ｌ１は、第１の基板１０と第２の基板１１との両方にまたがって配置されている。同様に、第２の配線Ｌ２は、第１の基板１０と第２の基板１１との両方にまたがって配置されている。第１の行読み出し回路２０Ａ１は、第１の配線Ｌ１と第２の配線Ｌ２とに接続されている。第１の配線Ｌ１は電源に接続されている。第１の配線Ｌ１は、第１の行読み出し回路２０Ａ１に対して、第１の電圧である電源電圧を供給する。第２の配線Ｌ２はグランドに接続されている。第２の配線Ｌ２は、第１の行読み出し回路２０Ａ１に対して、第１の電圧と異なる第２の電圧であるグランド電圧（参照電圧）を供給する。第１の電圧がグランド電圧、第２の電圧が電源電圧などであってもよい。
　第２の行読み出し回路２０Ａ２に対応して第３の配線Ｌ３と第４の配線Ｌ４とが設けられている。第３の配線Ｌ３は、第１の基板１０と第２の基板１１との両方にまたがって配置されている。同様に、第４の配線Ｌ４は、第１の基板１０と第２の基板１１との両方にまたがって配置されている。第２の行読み出し回路２０Ａ２は、第３の配線Ｌ３と第４の配線Ｌ４とに接続されている。第３の配線Ｌ３は第１の配線Ｌ１に接続されている。つまり、第３の配線Ｌ３は、第１の配線Ｌ１を介して電源に接続されている。第３の配線Ｌ３は、第２の行読み出し回路２０Ａ２に対して、電源電圧を供給する。第４の配線Ｌ４は第２の配線Ｌ２に接続されている。つまり、第４の配線Ｌ４は、第２の配線Ｌ２を介してグランドに接続されている。第４の配線Ｌ４は、第２の行読み出し回路２０Ａ２に対して、グランド電圧を供給する。
　第３の行読み出し回路２０Ａ３に対応して第５の配線Ｌ５と第６の配線Ｌ６とが設けられている。第５の配線Ｌ５は、第１の基板１０と第２の基板１１との両方にまたがって配置されている。同様に、第６の配線Ｌ６は、第１の基板１０と第２の基板１１との両方にまたがって配置されている。第３の行読み出し回路２０Ａ３は、第５の配線Ｌ５と第６の配線Ｌ６とに接続されている。第５の配線Ｌ５は第１の配線Ｌ１に接続されている。つまり、第５の配線Ｌ５は、第１の配線Ｌ１を介して電源に接続されている。第５の配線Ｌ５は、第３の行読み出し回路２０Ａ３に対して、電源電圧を供給する。第６の配線Ｌ６は第２の配線Ｌ２に接続されている。つまり、第６の配線Ｌ６は、第２の配線Ｌ２を介してグランドに接続されている。第６の配線Ｌ６は、第３の行読み出し回路２０Ａ３に対して、グランド電圧を供給する。
　第１の読み出し回路容量部２０Ｂは、いわゆるバイパスコンデンサとして機能する第１のコンデンサＣ１１と、第２のコンデンサＣ１２と、第３のコンデンサＣ１３とを有する。第１のコンデンサＣ１１と、第２のコンデンサＣ１２と、第３のコンデンサＣ１３とは、第１の読み出し回路２０Ａが配置された第１の基板１０と異なる第２の基板１１（第１の基板１０と隣接する第２の基板１１）において、第１の読み出し回路２０Ａと対面する領域に配置されている。第１のコンデンサＣ１１が第１の行読み出し回路２０Ａ１と対面し、第２のコンデンサＣ１２が第２の行読み出し回路２０Ａ２と対面し、第３のコンデンサＣ１３が第３の行読み出し回路２０Ａ３と対面しているように配置されている。
　第１のコンデンサＣ１１の第１端は、第１の配線Ｌ１に電気的に接続されている。第１のコンデンサＣ１１の第２端は、第２の配線Ｌ２に電気的に接続されている。つまり、第１のコンデンサＣ１１は、第１の配線Ｌ１と第２の配線Ｌ２とに電気的に接続されている。
　第２のコンデンサＣ１２の第１端は、第３の配線Ｌ３に電気的に接続されている。第２のコンデンサＣ１２の第２端は、第４の配線Ｌ４に電気的に接続されている。つまり、第２のコンデンサＣ１２は、第３の配線Ｌ３と第４の配線Ｌ４とに電気的に接続されている。
　第３のコンデンサＣ１３の第１端は、第５の配線Ｌ５に電気的に接続されている。第３のコンデンサＣ１３の第２端は、第６の配線Ｌ６に電気的に接続されている。つまり、第３のコンデンサＣ１３は、第５の配線Ｌ５と第６の配線Ｌ６とに電気的に接続されている。
　上記のように、第１の読み出し回路２０Ａは３つの行読み出し回路に分割されている。上記の例に限らず、第１の読み出し回路２０Ａは複数の行読み出し回路に分割されていればよい。第１の読み出し回路２０Ａは、光電変換部５１Ａの駆動のタイミングに応じた単位で分割されている。本実施形態では、光電変換部５１Ａは行単位で駆動されるので、第１の読み出し回路２０Ａは行単位で分割されている。
　上記の構成によって、ある行読み出し回路の駆動時に発生するノイズは、その行読み出し回路に対応するコンデンサによって低減される。このため、そのノイズが他の行読み出し回路に伝搬されることを抑制することができる。つまり、第１の読み出し回路２０Ａを構成する複数の行読み出し回路の間でのノイズの伝搬による誤動作を抑制することができる。
　第１のコンデンサＣ１１の容量値は、電源から、第１の行読み出し回路２０Ａ１までの配線の長さに応じた容量値であってもよい。第２のコンデンサＣ１２の容量値は、電源から、第２の行読み出し回路２０Ａ２までの配線の長さに応じた容量値であってもよい。第３のコンデンサＣ１３の容量値は、電源から、第３の行読み出し回路２０Ａ３までの配線の長さに応じた容量値であってもよい。つまり、第１のコンデンサＣ１１と、第２のコンデンサＣ１２と、第３のコンデンサＣ１３との容量値は、第１の電圧を供給する電圧源からの距離に応じた容量値であってもよい。
　電源からの距離が大きくなるほど、配線のインピーダンスが大きくなり、ノイズが大きくなりやすい。このため、例えば電源からの距離が大きくなるほどコンデンサの容量値を大きくすることによって、ノイズをより低減することができる。
　第１のコンデンサＣ１１の容量値は、グランドから、第１の行読み出し回路２０Ａ１までの配線の長さに応じた容量値であってもよい。第２のコンデンサＣ１２の容量値は、グランドから、第２の行読み出し回路２０Ａ２までの配線の長さに応じた容量値であってもよい。第３のコンデンサＣ１３の容量値は、グランドから、第３の行読み出し回路２０Ａ３までの配線の長さに応じた容量値であってもよい。つまり、第１のコンデンサＣ１１と、第２のコンデンサＣ１２と、第３のコンデンサＣ１３との容量値は、第２の電圧を供給する電圧源からの距離に応じた容量値であってもよい。
　図１２に示す構成例では、電源からそれぞれの行読み出し回路までの配線の長さと、グランドからそれぞれの行読み出し回路までの配線の長さとがほぼ同一である。したがって、図１２に示す構成例では、グランドからの距離が大きくなるほど、電源からの距離が大きくなると共に、配線のインピーダンスによるノイズが大きくなりやすい。このため、例えばグランドからの距離が大きくなるほどコンデンサの容量値を大きくすることによって、ノイズをより低減することができる。
　図１３は、第１の読み出し回路２０Ａと第１の読み出し回路容量部２０Ｂとの周辺の他の構成例を示している。第１の読み出し回路２０Ａは、第１の行読み出し回路２０Ａ１と、第２の行読み出し回路２０Ａ２と、第３の行読み出し回路２０Ａ３とを有する。これらの行読み出し回路については既に説明したので、説明を省略する。
　図１２と同様に、第１の行読み出し回路２０Ａ１に対応して第１の配線Ｌ１と第２の配線Ｌ２とが設けられ、第２の行読み出し回路２０Ａ２に対応して第３の配線Ｌ３と第４の配線Ｌ４とが設けられ、第３の行読み出し回路２０Ａ３に対応して第５の配線Ｌ５と第６の配線Ｌ６とが設けられている。これらの配線の接続関係は、図１２における配線の接続関係と同様である。
　第１の読み出し回路容量部２０Ｂは、第１のコンデンサＣ１１と、第２のコンデンサＣ１２と、第３のコンデンサＣ１３とを有する。これらのコンデンサについては既に説明したので、説明を省略する。
　図１３に示す構成例では、電源からそれぞれの行読み出し回路までの配線の長さと、グランドからそれぞれの行読み出し回路までの配線の長さとが異なる。この場合、回路の駆動を考慮することによって、それぞれのコンデンサの容量値を決定すればよい。例えば、第１の行読み出し回路２０Ａ１と、第２の行読み出し回路２０Ａ２と、第３の行読み出し回路２０Ａ３とが、パルスを出力する回路を含み、その回路において、信号の立ち上がりの遅延を少なくすることが信号の立ち下がりの遅延を少なくすることよりも優先される場合、電源からの距離が大きくなるほどコンデンサの容量値が大きくなるように、コンデンサの容量値が決定される。
　第１の読み出し回路２０Ａと同様に、信号処理回路６０Ａは複数の信号処理回路に分割されている。例えば、信号処理回路６０Ａは、第１の列信号処理回路と、第２の列信号処理回路とを含む複数の列信号処理回路を有する。第１の列信号処理回路は、光電変換部５１Ａの配列における第１の列の光電変換部５１Ａから読み出された信号に対して信号処理を行う。第２の列信号処理回路は、光電変換部５１Ａの配列における第１の列とは異なる第２の列の光電変換部５１Ａから読み出された信号に対して信号処理を行う。
　例えば、信号処理回路容量部６０Ｂは、第１のコンデンサと、第２のコンデンサとを含み、それぞれの列信号処理回路に対応する複数のコンデンサを有する。第１のコンデンサは、第１の列信号処理回路に対応する第１の配線と第２の配線とに電気的に接続されたコンデンサであって、第１端が第１の配線に電気的に接続され、第２端が第２の配線に電気的に接続されている。第２のコンデンサは、第２の列信号処理回路に対応する第１の配線と第２の配線とに電気的に接続されたコンデンサであって、第１端が第１の配線に電気的に接続され、第２端が第２の配線に電気的に接続されている。
　信号処理回路６０Ａは、処理対象の信号に応じた単位で分割されている。本実施形態では、１行分の光電変換部５１Ａから同時に読み出された信号が列単位で処理されるので、信号処理回路６０Ａは列単位で分割されている。
　第１のコンデンサの容量値と、第２のコンデンサの容量値とは、第１の電圧を供給する電圧源（例えば、所定電圧を供給する電源）からの距離に応じた容量値である。また、第１のコンデンサの容量値と、第２のコンデンサの容量値とは、第２の電圧を供給する電圧源（例えば、グランド電圧を供給するグランド）からの距離に応じた容量値であってもよい。
　信号処理回路６０Ａは、処理対象の信号に応じた単位であって、上記と異なる単位で分割されていてもよい。以下、信号処理回路６０Ａを分割する他の例を説明する。
　図１４は、信号処理回路６０Ａの構成例を示している。図１４に示すように、信号処理回路６０Ａは、ランプ波生成回路６０１と、クロック生成回路６０２と、比較器６０３と、カウンタ６０４とを有する。
　ランプ波生成回路６０１は、時間的にほぼ一定の割合で電圧が上昇または下降するランプ波を生成する。クロック生成回路６０２は、所定の周波数のクロックを生成する。比較器６０３は、入力信号Ｖｉｎの電圧と、ランプ波生成回路６０１によって生成されたランプ波の電圧とを比較し、これらの電圧の大小関係が切り替わったときに、出力を反転させる。図１４では複数の比較器６０３が配置されているが、代表として１つの比較器６０３の符号が示されている。カウンタ６０４は、クロック生成回路６０２によって生成されたクロックをカウントし、比較器６０３の出力が反転したタイミングでカウントを停止する。図１４では複数のカウンタ６０４が配置されているが、代表として１つのカウンタ６０４の符号が示されている。
　比較器６０３に入力される入力信号Ｖｉｎは、画素５０から出力された信号である。カウンタ６０４がカウントを停止した時点のカウント値が、アナログ信号である入力信号Ｖｉｎに基づくデジタル信号Ｄｏｕｔとして出力される。
　信号処理回路６０Ａは、アナログ回路とデジタル回路とに分割されている。つまり、信号処理回路６０Ａは、アナログ回路であるランプ波生成回路６０１、比較器６０３と、デジタル回路であるクロック生成回路６０２、カウンタ６０４とに分割されている。例えば、信号処理回路容量部６０Ｂは、アナログ回路用の第１のコンデンサと、デジタル回路用の第２のコンデンサとを有する。アナログ回路用の第１のコンデンサは、ランプ波生成回路６０１に対応するコンデンサと、比較器６０３に対応するコンデンサとに分割されていてもよい。また、デジタル回路用の第２のコンデンサは、クロック生成回路６０２に対応するコンデンサと、カウンタ６０４に対応するコンデンサとに分割されていてもよい。
　第１の読み出し回路２０Ａと同様に、第２の読み出し回路２１Ａが複数に分割されていてもよい。例えば、第２の読み出し回路２１Ａが、第１の行読み出し回路と、第２の行読み出し回路と、第３の行読み出し回路とを有していてもよい。第１の行読み出し回路は、メモリ部５２Ａの配列における第１の行のメモリ部５２Ａに保持された信号を読み出し、読み出された信号を信号処理回路６０Ａに入力させる。第２の行読み出し回路は、メモリ部５２Ａの配列における第１の行と異なる第２の行のメモリ部５２Ａに保持された信号を読み出し、読み出された信号を信号処理回路６０Ａに入力させる。第３の行読み出し回路は、メモリ部５２Ａの配列における第１の行および第２の行と異なる第３の行のメモリ部５２Ａに保持された信号を読み出し、読み出された信号を信号処理回路６０Ａに入力させる。
　第２の読み出し回路２１Ａと第２の読み出し回路容量部２１Ｂとの周辺の構成は、図１２または図１３に示す構成と同様であってもよい。
　本実施形態では、回路の駆動に係る単位で回路を複数に分割すると共に、分割された複数の回路に対応して複数のコンデンサを配置することによって、分割された複数の回路の間でのノイズの伝搬による誤動作を抑制することができる。
　また、分割された複数の回路に対応する複数のコンデンサの容量値を、第１の電圧または第２の電圧を供給する電圧源からの距離に応じた容量値にすることによって、ノイズをより低減することができる。
（第４の実施形態）
　次に、本発明の第４の実施形態を説明する。図１、図２、図１０は、本実施形態にも適用される。これらの図については既に説明したので、説明を省略する。ただし、本実施形態では、固体撮像装置１は、３枚の基板（第１の基板１０、第２の基板１１、第３の基板１２）を有する。隣接する２枚の基板は接続部１５で電気的に接続されている。
　図１５は、第１の基板１０の構成例を示している。図１５に示すように、第１の基板１０は、第１の読み出し回路２０Ａと、画素回路４１Ａと、第１の出力回路容量部８０Ｂ１とを有する。
　第１の読み出し回路２０Ａと、画素回路４１Ａとについては既に説明したので、説明を省略する。第１の出力回路容量部８０Ｂ１は、出力部８０を構成する回路のうち第１の基板１０に配置された回路である。第１の出力回路容量部８０Ｂ１は、図４の出力回路容量部８０Ｂと同様に、ノイズを低減するためのコンデンサを有する。
　図１６は、第２の基板１１の構成例を示している。図１６に示すように、第２の基板１１は、第１の読み出し回路容量部２０Ｂと、水平読み出し回路３０Ａと、信号処理回路６０Ａと、出力回路８０Ａとを有する。第１の読み出し回路容量部２０Ｂと、水平読み出し回路３０Ａと、出力回路８０Ａとについては既に説明したので、説明を省略する。
　信号処理回路６０Ａは、第２の基板１１において、画素回路４１Ａと対面する領域に配置されている。垂直信号線９０は、信号処理回路６０Ａ内に配置されている。また、垂直信号線９０は信号処理回路６０Ａのそれぞれの列信号処理回路の入力端子に接続されている。画素回路４１Ａから読み出された信号は、接続部１５を介して第２の基板１１に転送される。第２の基板１１に転送された信号は、垂直信号線９０を介して信号処理回路６０Ａに入力される。
　図１７は、第３の基板１２の構成例を示している。図１７に示すように、第３の基板１２は、水平読み出し回路容量部３０Ｂと、信号処理回路容量部６０Ｂと、第２の出力回路容量部８０Ｂ２とを有する。水平読み出し回路容量部３０Ｂについては既に説明したので、説明を省略する。
　信号処理回路容量部６０Ｂは、第３の基板１２において、信号処理回路６０Ａと対面する領域に配置されている。言い換えると、第１の基板１０において、信号処理回路６０Ａと対面する領域に信号処理回路容量部６０Ｂを配置できない場合に、信号処理回路容量部６０Ｂは、第３の基板１２において、信号処理回路６０Ａと対面する領域に配置されている。このとき、第１の基板１０は、信号処理回路６０Ａが配置されている第２の基板１１と隣接する一方の基板であり、第３の基板１２は、第２の基板１１と隣接する他方の基板である。
　第２の出力回路容量部８０Ｂ２は、出力部８０を構成する回路のうち第２の基板１１に配置された回路である。第２の出力回路容量部８０Ｂ２は、図４の出力回路容量部８０Ｂと同様に、ノイズを低減するためのコンデンサを有する。
　本実施形態では、消費電流の多い出力回路８０Ａに対応して、第１の出力回路容量部８０Ｂ１と第２の出力回路容量部８０Ｂ２とが配置されている。第１の出力回路容量部８０Ｂ１は、第１の基板１０において、出力回路８０Ａと対面する領域に配置されている。また、第２の出力回路容量部８０Ｂ２は、第３の基板１２において、出力回路８０Ａと対面する領域に配置されている。
　本実施形態では、固体撮像装置１に第３の基板１２が追加され、第２の基板１１に配置されているそれぞれの回路に対応する容量部が第３の基板１２に配置されている。したがって、第１の基板１０と第２の基板１１とのそれぞれの対面する領域に、能動素子を有する回路（画素回路４１Ａ、信号処理回路６０Ａ）が配置されている場合でも、第３の基板１２に容量部を配置することができる。
（第５の実施形態）
　次に、本発明の第５の実施形態を説明する。図１～図３、図１０は、本実施形態にも適用される。これらの図については既に説明したので、説明を省略する。
　図１８は、第１の基板１０の構成例を示している。図１８に示すように、第１の基板１０は、第１の読み出し回路２０Ａと、水平読み出し回路容量部３０Ｂと、画素回路４１Ａと、信号処理回路容量部６０Ｂと、出力回路容量部８０Ｂとを有する。
　第１の読み出し回路２０Ａと、画素回路４１Ａとについては既に説明したので、説明を省略する。本実施形態では、第４の実施形態における第３の基板１２に配置されている水平読み出し回路容量部３０Ｂと信号処理回路容量部６０Ｂとが第１の基板１０に配置されている。また、第４の実施形態における第１の基板１０に配置されている第１の出力回路容量部８０Ｂ１と、第３の基板１２に配置されている第２の出力回路容量部８０Ｂ２とを統合した出力回路容量部８０Ｂが第１の基板１０に配置されている。
　図１９は、第２の基板１１の構成例を示している。図１９に示すように、第２の基板１１は、第１の読み出し回路容量部２０Ｂと、水平読み出し回路３０Ａと、信号処理回路６０Ａと、出力回路８０Ａとを有する。第１の読み出し回路容量部２０Ｂと、水平読み出し回路３０Ａと、出力回路８０Ａとについては既に説明したので、説明を省略する。
　信号処理回路６０Ａは、第２の基板１１において、画素回路４１Ａと対面する領域と、その下側に位置する領域とに配置されている。信号処理回路６０Ａは、信号処理回路６０Ａが配置されている領域を除いて、図１６における信号処理回路６０Ａと同様である。
　信号処理回路容量部６０Ｂは、第１の基板１０において、信号処理回路６０Ａと対面する領域の一部（信号処理回路６０Ａと対面する領域のうち、画素回路４１Ａが配置されている領域を除く領域）に配置されている。また、信号処理回路容量部６０Ｂは、画素回路４１Ａと水平読み出し回路容量部３０Ｂとの間の領域に配置されている。
　本実施形態では、第１の基板１０と第２の基板１１とのそれぞれの対面する領域に、能動素子を有する回路（画素回路４１Ａ、信号処理回路６０Ａ）が配置されている。このような場合でも、容量部に対応する回路と対面する領域の一部に容量部を配置することによって、基板の枚数を増やさずに、ノイズを低減することができる。
　以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。本発明は前述した説明に限定されることはなく、添付のクレームの範囲によってのみ限定される。
上記各実施形態は、画素回路と読み出し回路と信号処理回路と出力回路との４つの回路の少なくともいずれかの回路に対応する第１の配線と第２の配線とに電気的に接続されたコンデンサを配置することによって、配線のインピーダンスの影響によるノイズを低減することができる固体撮像装置および撮像装置を提供できる。
　１　固体撮像装置
　２　レンズユニット部
　３　画像処理装置
　４　記録装置
　５　カメラ制御装置
　６　表示装置
　７　デジタルカメラ
　１０　第１の基板
　１１　第２の基板
　１２　第３の基板
　１５　接続部
　２０　第１の読み出し部
　２０Ａ　第１の読み出し回路
　２０Ａ１　第１の行読み出し回路
　２０Ａ２　第２の行読み出し回路
　２０Ａ３　第３の行読み出し回路
　２０Ｂ　第１の読み出し回路容量部
　２１　第２の読み出し部
　２１Ａ　第２の読み出し回路
　２１Ｂ　第２の読み出し回路容量部
　３０　水平読み出し部
　３０Ａ　水平読み出し回路
　３０Ｂ　水平読み出し回路容量部
　４０　画素部
　４１Ａ　画素回路
　４１Ｂ　画素回路容量部
　４２Ａ　メモリ回路
　５０　画素
　５１Ａ　光電変換部
　５１Ｂ　光電変換容量部
　５２Ａ　メモリ部
　６０　信号処理部
　６０Ａ　信号処理回路
　６０Ｂ　信号処理回路容量部
　８０　出力部
　８０Ａ　出力回路
　８０Ｂ　出力回路容量部
　８０Ｂ１　第１の出力回路容量部
　８０Ｂ２　第２の出力回路容量部
　６０１　ランプ波生成回路
　６０２　クロック生成回路
　６０３　比較器
　６０４　カウンタ

Claims (11)

  1. 　重なった複数の基板を有し、前記複数の基板が接続部によって電気的に接続された固体撮像装置であって、
    　入射した光を信号に変換する光電変換部が行列状に配置された画素回路と、
    　前記光電変換部から信号を読み出す第１の読み出し回路と、
    　前記光電変換部から読み出された信号に対して信号処理を行う信号処理回路と、
    　前記信号処理回路によって処理された信号を外部に出力する出力回路と、
    　前記画素回路と前記第１の読み出し回路と前記信号処理回路と前記出力回路との４つの回路のそれぞれに対応して設けられ、それぞれの回路に第１の電圧を供給する第１の配線と、
    　前記４つの回路のそれぞれに対応して設けられ、それぞれの回路に、前記第１の電圧と異なる第２の電圧を供給する第２の配線と、
    　前記４つの回路の少なくともいずれかの回路に対応する前記第１の配線と前記第２の配線とに電気的に接続されたコンデンサであって、第１端が前記第１の配線に電気的に接続され、第２端が前記第２の配線に電気的に接続されたコンデンサと、
    　を備え、
    　前記コンデンサは、前記４つの回路のうち対応する回路が配置された基板と異なる基板において、前記対応する回路と対面する領域に配置されている固体撮像装置。
  2. 　前記コンデンサは、前記接続部を介して、前記第１の配線と前記第２の配線とに電気的に接続されている請求項１に記載の固体撮像装置。
  3. 　前記第１の配線と前記第２の配線とは、前記４つの回路のうち対応する回路が配置された基板と同一の基板と、この基板に隣接する基板とにまたがって配置され、
    　前記コンデンサは、前記隣接する基板において、前記第１の配線と前記第２の配線とに電気的に接続されている請求項１に記載の固体撮像装置。
  4. 　前記コンデンサは、
    　前記第１の読み出し回路に対応する前記第１の配線と前記第２の配線とに電気的に接続された第１のコンデンサと、
    　前記信号処理回路または前記出力回路に対応する前記第１の配線と前記第２の配線とに電気的に接続された第２のコンデンサと、
    　を有し、
    　前記第１のコンデンサの容量値が、前記第２のコンデンサの容量値よりも大きい請求項１に記載の固体撮像装置。
  5. 　前記コンデンサは、
    　前記第１の読み出し回路に対応する前記第１の配線と前記第２の配線とに電気的に接続された第１のコンデンサと、
    　前記信号処理回路に対応する前記第１の配線と前記第２の配線とに電気的に接続された第２のコンデンサと、
    　前記出力回路に対応する前記第１の配線と前記第２の配線とに電気的に接続された第３のコンデンサと、
    　を有し、
    　前記第１のコンデンサの容量値が、前記第２のコンデンサの容量値および前記第３のコンデンサの容量値よりも大きい請求項１に記載の固体撮像装置。
  6. 　前記光電変換部から読み出された信号を保持するメモリ部と、
    　前記メモリ部に保持された信号を読み出し、読み出された信号を前記信号処理回路に入力させる第２の読み出し回路と、
    　前記第２の読み出し回路に前記第１の電圧を供給する第３の配線と、
    　前記第２の読み出し回路に前記第２の電圧を供給する第４の配線と、
    　前記第３の配線に第１端が接続され、前記第４の配線に第２端が接続される第２の読み出し回路コンデンサと、
    　を備える請求項１に記載の固体撮像装置。
  7. 　前記第１の読み出し回路は、
    　第１の行の前記光電変換部から信号を読み出す第１の行読み出し回路と、
    　前記第１の行と異なる第２の行の前記光電変換部から信号を読み出す第２の行読み出し回路と、
    　を有し、
    　前記第１の配線および前記第２の配線は、前記第１の行読み出し回路と前記第２の行読み出し回路とのそれぞれに対応して設けられ、
    　前記コンデンサは、
    　前記第１の行読み出し回路に対応する前記第１の配線と前記第２の配線とに電気的に接続されたコンデンサであって、第１端が前記第１の配線に電気的に接続され、第２端が前記第２の配線に電気的に接続された第１のコンデンサと、
    　前記第２の行読み出し回路に対応する前記第１の配線と前記第２の配線とに電気的に接続されたコンデンサであって、第１端が前記第１の配線に電気的に接続され、第２端が前記第２の配線に電気的に接続された第２のコンデンサと、
    　を有する請求項１に記載の固体撮像装置。
  8. 　前記信号処理回路は、
    　第１の列の前記光電変換部から読み出された信号に対して信号処理を行う第１の列信号処理回路と、
    　前記第１の列と異なる第２の列の前記光電変換部から読み出された信号に対して信号処理を行う第２の列信号処理回路と、
    　を有し、
    　前記第１の配線および前記第２の配線は、前記第１の列信号処理回路と前記第２の列信号処理回路とのそれぞれに対応して設けられ、
    　前記コンデンサは、
    　前記第１の列信号処理回路に対応する前記第１の配線と前記第２の配線とに電気的に接続されたコンデンサであって、第１端が前記第１の配線に電気的に接続され、第２端が前記第２の配線に電気的に接続された第１のコンデンサと、
    　前記第２の列信号処理回路に対応する前記第１の配線と前記第２の配線とに電気的に接続されたコンデンサであって、第１端が前記第１の配線に電気的に接続され、第２端が前記第２の配線に電気的に接続された第２のコンデンサと、
    　を有する請求項１に記載の固体撮像装置。
  9. 　前記第１のコンデンサの容量値と、前記第２のコンデンサの容量値とは、前記第１の電圧を供給する電圧源からの距離に応じた容量値である請求項７または請求項８に記載の固体撮像装置。
  10. 　前記第１のコンデンサの容量値と、前記第２のコンデンサの容量値とは、前記第２の電圧を供給する電圧源からの距離に応じた容量値である請求項７または請求項８に記載の固体撮像装置。
  11. 　請求項１に記載の固体撮像装置を備える撮像装置。
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