JP2015041677A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】裏面照射型構造を有し、受光素子が供給する電荷の一部を蓄積する容量素子を有する固体撮像素子の信頼性がいっそう向上された半導体装置およびその製造方法を提供する。【解決手段】当該半導体装置の固体撮像素子は、第１の基板Ｐ１と第２の基板Ｐ２とが接合面ＪＳにおいて接合されている。第１の基板Ｐ１にはフォトダイオードＰＤが、第２の基板Ｐ２には容量素子ＣＤが形成されている。フォトダイオードＰＤと容量素子ＣＤとは互いに対向するように配置されている。第１の基板Ｐ１には第２の基板Ｐ２と接続するための第１の接続部ＪＭＬ１が、第２の基板Ｐ２には第１の基板Ｐ１と接続するための第２の接続部ＪＭＬ２が配置されている。第１の接続部ＪＭＬ１の間隙部ＧＰ１および第２の接続部ＪＭＬ２の間隙部ＪＭＬ２は、第１の遮光膜ＬＳＦ１と重なるように配置される。【選択図】図４

Description

本発明は半導体装置およびその製造方法に関し、特に、いわゆる裏面反射型の受光素子を有する固体撮像素子およびその製造方法に関する。
固体撮像素子は、半導体基板の表面上に電極や配線、およびフォトダイオードなどの受光素子を形成した半導体装置であり、通常はその上方（表面側）から受光素子に光電変換用の光を照射するいわゆる表面照射型構造を有している。
しかし表面照射型の受光素子は、当該受光素子の上方に形成された金属配線のさらに上方から光が照射されるため、当該光の一部が金属配線などにより反射され、効率よく受光素子に到達しないという問題がある。この問題を解決するために、その下方（裏面側）から受光素子に光電変換用の光を照射するいわゆる裏面照射型構造の固体撮像素子が開発されている。裏面照射型構造の固体撮像素子は、たとえば特許文献１に記載されている。
特許文献１には、特にグローバル電子シャッタ機能を備えた、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサとしての固体撮像素子が示されている。グローバル電子シャッタ機能を有するＣＭＯＳイメージセンサの固体撮像素子は、各受光素子に同時に供給された光が光電変換により同時に信号電荷に変換されたものが、各受光素子に接続される容量素子に蓄えられる。互いに同時の信号を含む電荷が容量素子に蓄えられるため、これらの信号電荷を漸次読みだす際には時差に起因する像の歪みを抑制することができる。
特許文献１においては、受光素子が形成される第１の基板と、容量素子が形成される第２の基板とが接合面において接合されることにより、容量素子が受光素子（を含む画素）と平面視において重なるように配置される。このため受光素子側から光を受けることで上記の裏面照射が可能となるとともに、容量素子が基板の表面積を占領することによる受光素子の配置される領域の面積の低下を抑制することができ、基板の表面積のうち多くの面積部分を受光素子で占める高性能な固体撮像素子を形成することができる。
その他にも、たとえばいわゆる広ダイナミックレンジ性能を有する固体撮像素子においても、各受光素子に接続される容量素子に信号電荷が蓄積される。具体的には、受光素子に蓄積された電子などの信号電荷、または受光素子およびそれに付随する浮遊拡散層容量において受光素子の飽和電荷容量を超えて過剰に発生し、受光素子などからあふれ出た電子などの信号電荷を、一時的に蓄積して保存する機能を有する容量素子が設けられた固体撮像素子である。
ところで受光素子に供給される光が信号電荷が蓄積された容量素子に照射されれば、容量素子に蓄積された信号電荷が外部に漏出する可能性がある。たとえばグローバル電子シャッタ機能に蓄えられた信号電荷が、読み出し時より前に容量素子から漏出すれば、読み出し時に正確な画像の信号を読み取ることができなくなる。このため容量素子に対しては上記光の照射を抑制するための遮光膜が配置されることが好ましい。
容量素子の上方に遮光膜を設けることにより容量素子への光の入射が抑制された構成を有する固体撮像素子は、たとえば特許文献２に開示されている。特許文献２においては、有効画素に光を入射させない状態で有効画素から暗電流を出力するための信号電荷が蓄積される容量素子が開示されている。
以上のようにＣＭＯＳイメージセンサとしての固体撮像素子は、受光素子により供給される信号電荷を一時的に蓄えるための容量素子が備えられることが多い。
特開２０１１−１６６１７１号公報 特開２０１１−２２８６２１号公報
特許文献１においては、受光素子を有する第１の基板と、容量素子を有する第２の基板とが接合される接合面において容量素子の１つの電極が形成される。このため接合面において第１および第２の基板を接合するための応力が容量素子の電極に加わり変形すれば、信号電荷が蓄積された容量素子の方へ意図せず光が進入し、当該容量素子内の信号電荷が外部に漏出する現象が発生する可能性がある。
また特許文献１においては、容量素子の面積を大きくすることにより、容量素子の蓄積可能な電荷の量を増加している。したがって容量素子の当該電極が形成される面において、電極が形成される領域以外の領域である間隙部の面積割合が小さくなっている。
特許文献１では容量素子の１つの電極が接合面に形成されるため、この電極が、受光素子を有する第１の基板に形成される電極部と電気的に直接接続される。接合面の電極の面積が大きく間隙部の面積が小さいため、第１の基板と第２の基板との電極部が接続される際の位置合わせ時に許容されるずれの量が小さくなる。したがって位置合わせ時に高い精度が要求され、加工効率を低下させる可能性がある。
また特許文献１においては、上記第２の基板を形成する際に、金属製の配線層を形成した後に、配線層の上側に容量素子が形成される。このため容量素子は金属層としての配線層が形成される温度以下の温度で形成可能な材料で形成される必要がある。すなわち配線層が金属層である場合には、容量素子を形成する電極もたとえば金属層とする必要が生じ、容量素子の特に電極を形成するために採択可能な材質の種類が少なくなる。つまり２つの基板を接合することにより、たとえば低温で形成される部材の上方に高温で形成される部材が配置された構成が形成可能となるという利点が、特許文献１においては生かされていない。
特許文献２にはそもそも裏面照射型構造の固体撮像素子が開示されておらず、また受光素子が形成される基板と容量素子が形成される基板とが接合される技術についても開示されていない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態に係る半導体装置は、受光素子を含む第１の基板と、容量素子を含む第２の基板とが、接合面において互いに接合されている。容量素子は第２の基板の接合面から離れた位置にある。第１の基板は、受光素子に供給される光を遮光する受光素子側遮光膜を含み、受光素子側遮光膜は、第１の基板と第２の基板とを電気的に接続するために複数配置される接続部の間隙部と、接合面に垂直な方向に関して重なるように配置される。
他の実施の形態に係る半導体装置は、受光素子を含む第１の基板と、容量素子を含む第２の基板とが、接合面において互いに接合されている。容量素子は第２の基板の接合面から離れた位置にある。接合面に垂直な方向に関して受光素子と容量素子との間に、受光素子と重なるように、受光素子より第２の基板側に進む光を遮光する容量素子側遮光膜を有している。
さらに他の実施の形態に係る半導体装置の製造方法は、受光素子を含む第１の基板が準備される。容量素子を含む第２の基板が準備される。第１の基板と第２の基板とが電気的に接合される。第１の基板を準備する工程においては、第２の基板との接合面に第１の接続部が形成され、第２の基板を準備する工程においては、第１の基板との接合面に第２の接続部が形成される。接合する工程においては、第１の接続部と第２の接続部とが互いに接触するように、第１の基板の接合面と第２の基板の接合面とが接合される。第２の基板に形成される容量素子は第２の基板の接合面から離れた位置に形成される。
一実施の形態および他の実施の形態に係る半導体装置は、受光素子側遮光膜または容量素子側遮光膜が容量素子への光の照射を確実に抑制するため、容量素子に蓄積された容量素子の漏出が抑制される。この効果は容量素子が基板の接合面から離れた位置にあることによりいっそう高められる。
さらに他の実施の形態に係る半導体装置の製造方法は、容量素子が形成された後に容量素子上に第２の配線層が形成されるため、容量素子をより高温で処理するプロセスにより形成することが可能となるため、容量素子を構成する材質の選択幅を広げることができ、容量素子の信頼性を向上することができる。
本実施の形態の半導体装置であってウェハの状態を示す概略平面図である。 本実施の形態の半導体装置としての固体撮像素子の部分的な構成を示す回路図である。 図２の回路図により示される固体撮像素子のうち、特に画素の構成を示す概略平面図である。 図３のＩＶ−ＩＶ線に沿う部分における、実施の形態１の半導体装置の構成を示す概略断面図である。 図４中における画素ピッチおよびハーフピッチを定義するための概略断面図である。 平面視における単一の画素のサイズを定義するための概略平面図（Ａ）と、第１および第２の接続部のレイアウトの第１例を示す概略平面図（Ｂ）と、第１および第２の接続部のレイアウトの第２例を示す概略平面図（Ｃ）とである。 実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１３工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１４工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１５工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１６工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１７工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１８工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１９工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第２０工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第２１工程を示す概略断面図である。 実施の形態２の半導体装置の、図３のＩＶ−ＩＶ線に沿う部分における構成を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第４工程を示す概略断面図である。 実施の形態３の第１例の半導体装置の、図３のＩＶ−ＩＶ線に沿う部分における構成を示す概略断面図である。 実施の形態３の第１例における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態３の第１例における半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態３の第１例における半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態３の第２例の半導体装置の、図３のＩＶ−ＩＶ線に沿う部分における構成を示す概略断面図である。 実施の形態３の第２例における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態３の第２例における半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態３の第２例における半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態３の第２例における半導体装置の製造方法の第４工程を示す概略断面図である。 実施の形態４の半導体装置の、図３のＩＶ−ＩＶ線に沿う部分における構成を示す概略断面図である。 実施の形態４における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態４における半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態５の第１例の半導体装置の、図３のＩＶ−ＩＶ線に沿う部分における構成を示す概略断面図である。 実施の形態５の第１例における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態５の第１例における半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態５の第２例の半導体装置の、図３のＩＶ−ＩＶ線に沿う部分における構成を示す概略断面図である。 実施の形態５の第２例における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態５の第２例における半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態５の第２例における半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態６の半導体装置の、図３のＩＶ−ＩＶ線に沿う部分における構成を示す概略断面図である。 実施の形態６における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態７の半導体装置の、図３のＩＶ−ＩＶ線に沿う部分における構成を示す概略断面図である。 一実施の形態の構成の要点を抽出した概略断面図の第１例である。 一実施の形態の構成の要点を抽出した概略断面図の第２例である。
以下、実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、本実施の形態の半導体装置は半導体ウェハＳＷに形成されており、半導体ウェハＳＷには、複数のイメージセンサ用のチップ領域ＩＭＣが形成されている。複数のチップ領域ＩＭＣの各々は矩形の平面形状を有し、行列状に配置されている。半導体ウェハＳＷがダイシングライン領域ＤＬＲにおいてダイシングされることにより、たとえば矩形の平面形状を有する個々のチップ領域ＩＭＣに切断される。
図２を参照して、図１中の点線で囲まれた領域ＩＩ，ＩＩＩに相当する複数のチップ領域ＩＭＣの各々には、複数の画素ＰＥから構成された、上記のグローバル電子シャッタ機能または広ダイナミックレンジ性能を有する固体撮像素子が形成されている。それぞれの画素ＰＥは、光電変換を行なう受光素子としてのフォトダイオードＰＤと、フォトダイオードＰＤにより変換された電気信号（電荷）を転送する転送トランジスタＴＸと、フォトダイオードＰＤにより変換された電気信号を増幅するアンプＡＭ１と、転送トランジスタＴＸから転送された電荷を蓄積するフローティングディヒュージョンＦＤと呼ばれる容量領域とを有している。さらに上記画素ＰＥは、フローティングディヒュージョンＦＤとは別の容量素子ＣＤとを有している。
容量素子ＣＤは、グローバル電子シャッタ機能を有する固体撮像素子の場合には、全てのフォトダイオードＰＤから同時に供給される電荷の信号を蓄えるために用いられ、広ダイナミックレンジ性能を有する固体撮像素子の場合には、フォトダイオードＰＤからフローティングディヒュージョンＦＤに過剰に供給された電荷を蓄えるために用いられる。
図２および、この回路図の具体的な平面構造を示す図３を参照して、複数の画素ＰＥは、チップ領域ＩＭＣ上に行列状に配置されている。特に図２を参照して、図の横方向を行方向とし、縦方向を列方向とすれば、複数の転送トランジスタＴＸのゲート電極はたとえば図示が省略されるローデコードに接続された行信号線ＲＷ（１），ＲＷ（２），ＲＷ（３）に、電気的に接続されている。また上記転送トランジスタＴＸのソース領域はフォトダイオードＰＤに概ね相当し、転送トランジスタＴＸのドレイン領域は概ねフローティングディヒュージョンＦＤおよび別の容量素子ＣＤに相当するように接続されている。
なお図２においてはアンプＡＭ１の下流側にフローティングディヒュージョンＦＤおよび容量素子ＣＤが接続されるが、アンプＡＭ１の上流側にフローティングディヒュージョンＦＤおよび容量素子ＣＤが接続されてもよい。
行信号線ＲＷ（１）〜（３）にほぼ直交するように列信号線ＣＬ（１），ＣＬ（２），ＣＬ（３）が接続されている。列信号線ＣＬ（１）〜（３）はカラムアンプＡＭ２およびＡ／Ｄ変換器ＡＤＣを経てデジタル信号出力部ＤＯＴに接続されている。
上記転送トランジスタＴＸのドレイン領域の下流側にはスイッチＳＷＴが接続されている。各画素ＰＥのフォトダイオードＰＤから出力した電荷による信号（電荷の信号が電圧などの電気信号に変換される場合は当該電圧などの信号）のうち、スイッチＳＷＴにより選択された画素ＰＥの信号のみが、列信号線ＣＬ（１）〜（３）を通ってカラムアンプＡＭ２により増幅され、その後当該信号はＡ／Ｄ変換器ＡＤＣを経由してデジタル信号出力部ＤＯＴからデジタル信号として出力される。
なお図２および図３においては画素ＰＥ（フォトダイオードＰＤ）が横方向に３行、縦方向に３列、行列状に配列された固体撮像素子としてのチップ領域ＩＭＣが示されているが、これは一例にすぎず、１つの固体撮像素子に配置される画素ＰＥ（フォトダイオードＰＤ）の数は任意である。
次に図４および図５を参照して、図３において省略されている構成要素を含む、各画素ＰＥの構成について詳細に説明する。
図４を参照して、チップ領域ＩＭＣを構成する半導体ウェハＳＷは、実際には第１の基板Ｐ１と第２の基板Ｐ２とが、それぞれの最上面である接合面ＪＳにおいて互いに接合されることにより一体化された基板を構成している。
具体的には、第１の基板Ｐ１は、図４における接合面ＪＳよりも上側の領域であり、たとえばシリコンからなる半導体層ＳＬを有し、半導体層ＳＬの内部に、複数（たとえば図４においては３つ）のフォトダイオードＰＤが形成され、複数の画素ＰＥの主要部分を構成している。
これに対して第２の基板Ｐ２は、図４における接合面ＪＳよりも下側の領域であり、たとえばシリコンからなる支持基板ＳＳを有し、支持基板ＳＳ上に容量素子ＣＤが形成されている。容量素子ＣＤは支持基板ＳＳの内部の一部を含んでもよく、図４においては容量素子ＣＤを構成する第１の電極ＥＤｓ１の一部が支持基板ＳＳの内部に形成されている。容量素子ＣＤは第２の基板Ｐ２の接合面ＪＳから離れた位置に（図４における接合面ＪＳよりも下方に）形成されている。
第１の基板Ｐ１と第２の基板Ｐ２とが接合される結果、第１の基板Ｐ１に形成される画素ＰＥの特にフォトダイオードＰＤと、第２の基板Ｐ２に形成される容量素子ＣＤとは、接合面ＪＳに垂直な方向（図の上下方向）に関して互いに対向するように配置される。言いかえれば、第１の基板Ｐ１と第２の基板Ｐ２とが接合面ＪＳにおいて互いに接合されるため、あたかもフォトダイオードＰＤの上に容量素子ＣＤが積層されたような構成を有している。
次に第１の基板Ｐ１の構成について、より詳細に説明する。まず半導体層ＳＬの裏面側（上側）の構成について説明する。
第１の基板Ｐ１は、フォトダイオードＰＤが形成される半導体層ＳＬの裏面側（フォトダイオードＰＤの第２の基板Ｐ２と反対側すなわち図４における上側）の主表面には、薄いシリコン酸化膜ＦＯｘ、反射防止膜ＡＲＦ、層間絶縁膜ＩＩがこの順に積層されている。
層間絶縁膜ＩＩおよび薄いシリコン酸化膜ＦＯｘはいずれもシリコン酸化膜により形成されており、これらに挟まれるように反射防止膜ＡＲＦが形成されている。反射防止膜ＡＲＦは、シリコン窒化膜および金属酸化膜などの、屈折率の値がシリコン単結晶の屈折率とシリコン酸化膜の屈折率との中間の値を有する材質により構成される。
たとえば反射防止膜ＡＲＦが配置されなければ、層間絶縁膜ＩＩおよび薄いシリコン酸化膜ＦＯｘ（シリコン酸化膜）とその下の半導体層ＳＬ（シリコン単結晶）との屈折率の差により、当該領域に入射した光は高い割合で反射する。しかし、シリコン窒化膜などの屈折率がシリコン酸化膜とシリコン単結晶との中間の値を有する材質により形成された反射防止膜を有することにより、上記の反射の割合を下げることができる。このため所望の光をより高効率にフォトダイオードＰＤに入射することができる。
層間絶縁膜ＩＩの裏面側（上側）には、平坦化層ＦＦ、および第１の遮光膜ＬＳＦ１が積層されている。平坦化層ＦＦと同一の層として、半導体層ＳＬの主表面に沿う方向（接合面ＪＳに沿う方向）に関する一部の領域に受光素子側遮光膜としての第１の遮光膜ＬＳＦ１が形成されている。なおここで光供給側とは、フォトダイオードＰＤに光電変換用の光を供給する、図４の上側を意味する。
図４の上側からフォトダイオードＰＤに向けて、光電変換用の光が供給（照射）される。第１の遮光膜ＬＳＦ１は、フォトダイオードＰＤに対して光が供給される側（つまり図４の上側）に配置される。フォトダイオードＰＤは、半導体層ＳＬの表面側（フォトダイオードＰＤの第２の基板Ｐ２側すなわち図４における下側）の主表面から半導体層ＳＬの内部に、半導体層ＳＬの主表面に沿う方向に関して互いに間隔をあけて形成されている。半導体層ＳＬの主表面に沿う方向に関して互いに隣り合う１対のフォトダイオードＰＤの間には、分離絶縁膜ＳＰＴが形成されており、これにより互いに隣り合う１対のフォトダイオードＰＤを含む隣り合う画素同士が、互いに電気的に絶縁される。
フォトダイオードＰＤに対して裏面側（上側）に配置される第１の遮光膜ＬＳＦ１が仮にフォトダイオードＰＤと平面視において重なる位置に配置されれば、フォトダイオードＰＤに上方から光を供給することが困難になる。このため第１の遮光膜ＬＳＦ１は、互いに隣り合う１対のフォトダイオードＰＤに挟まれた、平面視においてフォトダイオードＰＤの配置されない領域に形成され、平面視においてフォトダイオードＰＤと重なる領域に開口部を有することが好ましい。フォトダイオードＰＤより表面側（下側）に配置される容量素子ＣＤへの光の進行を抑制する観点から、フォトダイオードＰＤが配置されない領域にはフォトダイオードＰＤに照射される光が照射されないことが好ましい。
このように第１の遮光膜ＬＳＦ１は、特に容量素子ＣＤなど光を照射したくない領域に対する光の進行を妨げるために形成されている。第１の遮光膜ＬＳＦ１は、たとえばアルミニウムやタングステンの薄膜のような、フォトダイオードＰＤに照射する光に対して遮光性を有する材料の薄膜により形成されている。
また平坦化層ＦＦは、たとえばＳＯＧ（Spin On Glass）のような塗布系のシリコン酸化膜により形成される。平坦化層ＦＦの裏面側（上側）には赤色フィルタ、緑色フィルタおよび青色フィルタのカラーフィルタＦＬＴが形成される。カラーフィルタＦＬＴの裏面側（上側）にはオンチップレンズＬＮＳ（受光レンズ）が形成される。上記のカラーフィルタＦＬＴおよびオンチップレンズＬＮＳはフォトダイオードＰＤと平面視においてほぼ重なる位置に形成されている。オンチップレンズＬＮＳに入射された光がオンチップレンズＬＮＳを透過することによりフォトダイオードＰＤに供給される。
次に半導体層ＳＬの表面側（図４の下側）の構成について説明する。
半導体層ＳＬの主表面に沿う方向に関するフォトダイオードＰＤの側方（図４の左側）には、後述するように転送トランジスタＴＸのゲート絶縁膜ＧＩおよびゲート電極ＴＧが形成され、さらに低濃度拡散領域ＬＤおよびｎ型拡散領域ＮＤが形成されている。図４に明示されないが、低濃度拡散領域ＬＤおよびｎ型拡散領域ＮＤが形成される辺りには図３のフローティングディヒュージョンＦＤが形成されている。
半導体層ＳＬの表面側（下側）には、層間絶縁膜ＩＩおよび第１の配線層ＭＬａが形成されている。層間絶縁膜ＩＩはたとえばシリコン酸化膜により形成されている。層間絶縁膜ＩＩは複数の層が積層されるように形成されており、積層される各層の間に挟まれるように（積層される層間絶縁膜ＩＩの各層に隣接するように）第１の配線層ＭＬａが形成されている。
第１の配線層ＭＬａとしてここでは、接合面ＪＳに遠い側（図の上側）から配線層ＭＬ１、配線層ＭＬ２、配線層ＭＬ３の順に３層が積層されているが、これは一例にすぎず、配線層の積層される数は任意である。配線層ＭＬ１，ＭＬ２，ＭＬ３のそれぞれは、半導体層ＳＬの主表面に沿う方向に関して互いに間隔をあけて配置された複数の薄膜パターンとして形成されている。したがって配線層ＭＬ１，ＭＬ２，ＭＬ３と同一の層であって配線層が配置されない領域には、層間絶縁膜ＩＩが配置されている。
第１の配線層ＭＬａを構成する複数の配線層ＭＬ１〜ＭＬ３のうち、フォトダイオードＰＤに近い側の配線層ＭＬ１，ＭＬ２は、接合面ＪＳに垂直な方向（図の上下方向）に関してフォトダイオードＰＤと重なる領域には積極的に配置されてはいない。しかし上記複数の配線層のうちフォトダイオードＰＤから最も離れた配線層ＭＬ３は、接合面ＪＳに垂直な方向に関してフォトダイオードＰＤと重なるように配置されている。
一般公知の金属材料よりなる配線層ＭＬ１〜ＭＬ３は、フォトダイオードＰＤに供給される光を遮光する。特に図４における配線層ＭＬ３の一部は、フォトダイオードＰＤを透過した光、およびフォトダイオードＰＤの周囲を廻り込むように進みフォトダイオードＰＤより第２の基板Ｐ２側に進行しようとする光の進行を妨げることにより遮光する、容量素子側遮光膜としての第２の遮光膜ＬＳＦ２として機能する。ここで電荷供給側とは、フォトダイオードＰＤにより光電変換後に発生する電荷を第１の配線層ＭＬａから第２の基板Ｐ２側へ供給することから、図の下側を意味するものとする。
第２の遮光膜ＬＳＦ２は、第１の遮光膜ＬＳＦ１と同様に、たとえばアルミニウムまたはタングステンの薄膜のような、フォトダイオードＰＤに照射する光に対して遮光性を有する材料の薄膜により形成されている。したがって第１の配線層ＭＬａを構成する配線層ＭＬ１〜ＭＬ３のそれぞれも（配線層ＭＬ３と第２の遮光膜ＬＳＦ２とは同一であるため）、たとえばアルミニウムまたはタングステンの薄膜により形成されることが好ましい。
層間絶縁膜ＩＩは、図４の配線層ＭＬ３の下側にも配置されており、当該層間絶縁膜ＩＩと同じ層として、コンタクトＣＴ１および第１の接続部ＪＭＬ１が形成されている。
コンタクトＣＴ１は、配線層ＭＬ３と第１の接続部ＪＭＬ１とを電気的に接続する導電部であり、層間絶縁膜ＩＩの一部を図の上下方向に貫通するように形成されている。コンタクトＣＴ１はタングステンなどの金属材料により形成されることが好ましい。
第１の接続部ＪＭＬ１は、フォトダイオードＰＤから発生する信号電荷の信号を第２の基板Ｐ２に向けて出力するための導電性の薄膜パターンである。第１の接続部ＪＭＬ１は、第１の基板Ｐ１と第２の基板Ｐ２とを電気的に接続するために、第１の基板Ｐ１の最も表面側（下側）にある接合面ＪＳに形成されている。第１の接続部ＪＭＬ１は第１の配線層ＭＬａと同様の一般公知の金属材料（アルミニウムまたはタングステンなど）により形成されている。
次に第２の基板Ｐ２の構成について、より詳細に説明する。
上記のように第２の基板Ｐ２は、接合面ＪＳと離れた位置に（接合面ＪＳよりも表面側（下側）に）容量素子ＣＤを有している。容量素子ＣＤは、第１の電極ＥＤｓ１と、誘電体層ＣＩと、第２の電極ＥＤｍ２とを有している。
第１の電極ＥＤｓ１は支持基板ＳＳの裏面側（上側）の主表面の一部に形成されており、第１の電極ＥＤｓ１は支持基板ＳＳの内部に配置されている。第１の電極ＥＤｓ１は支持基板ＳＳ内に導電性不純物が注入され拡散されることにより形成された半導体領域である。第１の電極ＥＤｓ１の上側の主表面の少なくとも一部を覆う（一部と接する）ように誘電体層ＣＩが形成されており、誘電体層ＣＩの上側の主表面の少なくとも一部を覆うように、金属層（窒化チタンなど）としての第２の電極ＥＤｍ２が形成されている。このように本実施の形態の容量素子ＣＤは、いわゆるＭＯＳ型の積層構造を有している。ただし本実施の形態においては、第２の電極ＥＤｍ２として、金属層の代わりに、導電性不純物を含む半導体層である多結晶シリコンが用いられてもよい。
容量素子ＣＤは各画素ＰＥに対して１つずつ、概ねフォトダイオードＰＤおよびオンチップレンズＬＮＳと平面的に重なる位置に配置されている。複数の容量素子ＣＤは、支持基板ＳＳの主表面に沿う方向（接合面ＪＳに沿う方向）に関して互いに間隔をあけて形成されている。支持基板ＳＳの主表面に沿う方向に関して互いに隣り合う１対の容量素子ＣＤの間には、分離絶縁膜ＳＰＴが形成されており、これにより互いに隣り合う１対の容量素子ＣＤ同士が、互いに電気的に絶縁される。
支持基板ＳＳおよび容量素子ＣＤの裏面側（上側）には、層間絶縁膜ＩＩ、コンタクトＣＴ２および第２の接続部ＪＭＬ２が形成されている。第２の基板Ｐ２の層間絶縁膜ＩＩは第１の基板Ｐ１の層間絶縁膜ＩＩと同様にたとえばシリコン酸化膜により形成されている。第２の接続部ＪＭＬ２は第１の接続部ＪＭＬ１と同様の一般公知の金属材料（アルミニウムまたはタングステンなど）により形成されている。
複数形成されるコンタクトＣＴ２のそれぞれは、第１の電極ＥＤｓ１または第２の電極ＥＤｍ２のいずれかと第２の接続部ＪＭＬ２とを接続するように配置されており、これにより第１の電極ＥＤｓ１および第２の電極ＥＤｍ２はいずれも第２の接続部ＪＭＬ２と電気的に接続されている。コンタクトＣＴ２はコンタクトＣＴ１と同様にタングステンなどの金属材料により形成されることが好ましい。
第２の接続部ＪＭＬ２は、フォトダイオードＰＤから発生する信号電荷の信号を第１の基板Ｐ１から入力するための導電性の薄膜パターンである。第２の接続部ＪＭＬ２は、第１の基板Ｐ１の最も下側に形成される接合面ＪＳに形成されている。第２の接続部ＪＭＬ２は接合面ＪＳにおいて第１の接続部ＪＭＬ１と電気的に接続されることにより、第１の基板Ｐ１と第２の基板Ｐ２とが電気的に接続される。
上記のように本実施の形態の半導体装置としての固体撮像素子は、フォトダイオードＰＤに照射する光が容量素子ＣＤの方へ進行することを抑制するために、平面的にフォトダイオードＰＤと重ならない位置（裏面側）に配置された第１の遮光膜ＬＳＦ１と、平面的にフォトダイオードＰＤと重なる位置（表面側）に配置された第２の遮光膜ＬＳＦ２を有している。
第１の接続部ＪＭＬ１は、第１の基板Ｐ１の接合面ＪＳに複数、互いに間隔をあけて配置されている。ここでフォトダイオードＰＤと平面視において重なる領域以外の領域に形成される上記間隔としての第１の間隙部ＧＰ１に注目すれば、第１の間隙部ＧＰ１は、第１の遮光膜ＬＳＦ１と平面視において重なるように配置されている。言いかえれば第１の間隙部ＧＰ１は、接合面ＪＳに垂直な図の上下方向に関して第１の遮光膜ＬＳＦ１と重なるように配置されている。
同様に、第２の接続部ＪＭＬ２は、第２の基板Ｐ２の接合面ＪＳに複数、互いに間隔をあけて配置されている。フォトダイオードＰＤと平面視において重なる領域以外の領域に形成される上記間隔としての第２の間隙部ＧＰ２に注目すれば、第２の間隙部ＧＰ２は、第１の遮光膜ＬＳＦ１と平面視において重なるように配置されている。言いかえれば第２の間隙部ＧＰ２は、接合面ＪＳに垂直な図の上下方向に関して第１の遮光膜ＬＳＦ１と重なるように配置されている。
一方、第２の遮光膜ＬＳＦ２は、接合面ＪＳに垂直な図の上下方向に関して、フォトダイオードＰＤと容量素子ＣＤとの間に配置されており、平面視において（接合面ＪＳに垂直な方向に関して）フォトダイオードＰＤの少なくとも一部と重なるように配置されている。しかし図４に示すように、第２の遮光膜ＬＳＦ２は、接合面ＪＳに垂直な図の上下方向に関して、フォトダイオードＰＤと完全に重なるように配置されてもよい。
第１の基板Ｐ１と第２の基板Ｐ２とを接合する際には、第１の接続部ＪＭＬ１とこれに対向する第２の接続部ＪＭＬ２とが互いに接触するように位置合わせする必要があるが、このとき許容される位置のずれ量が存在する。次に図５および図６を参照しながらこのことについて説明する。
図５を参照して、図４においてはたとえば配線層ＭＬ１と配線層ＭＬ２とを接続するコンタクトＣＴ１が省略されているが、実際には各配線層間の電気的な接続は（上記と同様にタングステンなどの金属材料により形成される）コンタクトＣＴ１によりなされている。転送トランジスタＴＸおよび図示されないフローティングディヒュージョンＦＤから容量素子ＣＤまでの信号電荷の経路は、配線層ＭＬ１〜ＭＬ４、コンタクトＣＴ１，ＣＴ２、第１の接続部ＪＭＬ１および第２の接続部ＪＭＬ２により構成される。なお図５においては第２の基板Ｐ２に配線層Ｍ４が形成される点、および配線層ＭＬ１〜ＭＬ３のレイアウトが図４と異なっているが、これらはいずれも一例であり、図４、図５いずれの構成が用いられてもよい。
図２および図３で説明したように、本実施の形態の固体撮像素子においては複数の画素ＰＥが平面視において行列状に並ぶように（格子状に）配置されている。つまり図５中に矢印で示す画素ピッチＰＴを単位として、接合面ＪＳに沿う方向に同一の画素ＰＥの構成が繰り返されている。
画素ピッチＰＴの中には、フォトダイオードＰＤが配置される領域とフォトダイオードＰＤが配置されない領域とが、図５の左右方向に関して画素ピッチＰＴの半分ずつの寸法（図５中に矢印で示すハーフピッチＨＰＴ）となるように形成されているとする。また第１の接続部ＪＭＬ１と第２の接続部ＪＭＬ２とが接合する部分は、各容量素子ＣＤの２つの電極のそれぞれに接続されるため、各画素に対して２つずつ配置される。このため１つの画素に対して第１の接続部ＪＭＬ１および第２の接続部ＪＭＬ２のパターンは、いずれも図５の左右方向に関してハーフピッチＨＰＴのさらに半分の寸法（画素ピッチＰＴの１／４の寸法）を有するように形成されているとする。
この場合、第１の接続部ＪＭＬ１とこれに接合すべき第２の接続部ＪＭＬ２とが図の左右方向に関して許容される位置ずれの量は画素ピッチＰＴの１／４となる。
図５においては図の左右方向（一次元）のみを考慮して検討したが、画素を平面視して二次元的に考察した場合も同様である。図６（Ａ）を参照して、画素ＰＥを平面視したときに、縦方向および横方向の寸法がともに画素ピッチＰＴであり、画素ＰＥは正方形の平面形状を有している。図５の第１の接続部ＪＭＬ１がコンタクトＣＴ１により電気的に接続されるべきノードＮＯＤ（基板Ｐ１から基板Ｐ２へ電気信号を伝えるためのノード）が図の位置に存在すると仮定する。
このとき、図６（Ｂ）を参照して、第１の基板Ｐ１においては、各画素ＰＥに存在する２つの第１の接続部ＪＭＬ１は、図の左右方向に関する寸法ａ，ｂが画素ピッチＰＴの１／４となり、図の左右方向に関して互いに隣り合う１対の第１の接続部ＪＭＬ１の間隔の寸法ｃ，ｄも画素ピッチＰＴの１／４となるようにレイアウトされる。
上記の寸法ａ〜ｄの方向（図の左右方向）は、図５の左右方向（画素ピッチＰＴなどの方向）と同一である。これに対して図５の紙面奥行き方向を示すのが図６（Ｂ）の上下方向である。第１の接続部ＪＭＬ１は、図の上下方向に関して画素ピッチＰＴの３／４の寸法を有しており、隣り合う第１の接続部ＪＭＬ１の間隔を示す寸法ｅ，ｆは画素ピッチＰＴの１／４となるようにレイアウトされる。なお図示されないが第２の基板Ｐ２に形成される第２の接続部ＪＭＬ２も、図６（Ｂ）の第１の接続部ＪＭＬ１と同様のレイアウトとなるように配置される。第１の接続部ＪＭＬ１の間隔を示す寸法ｃ〜ｆのベクトルの方向は図６（Ｂ）においてはいずれも画素ＰＥが行列状に整列する方向に沿う方向となっている。
この場合、寸法ｃ〜ｆがいずれも画素ピッチの１／４であることから、第１の基板Ｐ１と第２の基板Ｐ２との接合の際における第１の接続部ＪＭＬ１と（これに接続されるべき）第２の接続部ＪＭＬ２との間の位置ずれは画素ピッチの１／４未満とすべきである。位置ずれの量を画素ピッチの１／４未満とすれば、たとえば一の第１の接続部ＪＭＬ１と、これに隣り合う他の第１の接続部ＪＭＬ１と接続されるべき第２の接続部ＪＭＬ２とが電気的に接続されるショートなどの不具合を抑制することができる。
図６（Ｃ）を参照して、この画素ＰＥにおけるノードＮＯＤの位置は図６（Ｂ）と同じであるが、第１の接続部ＪＭＬ１の形状および寸法が図６（Ｂ）と異なっている。すなわち第１の接続部ＪＭＬ１は画素ＰＥが行列状に整列する方向に対して斜め方向に延びるように配置されている。ここでは第１の接続部ＪＭＬ１は各辺の寸法がａおよびｂ（ａとｂとは等しい）である。
図６（Ｃ）においては、平面視において互いに隣り合う１対の第１の接続部ＪＭＬ１の第１の間隙部ＧＰ１（図４参照）、および平面視において互いに隣り合う１対の第２の接続部ＪＭＬ２の第２の間隙部ＧＰ２（図４参照）の最短距離のベクトルも、第１の接続部ＪＭＬ１のパターンと同様に、図の斜め方向に延びている。つまり図６（ｃ）中の寸法ｃおよびｄが上記間隙部の最短距離を示しており、これらの最短距離のベクトルは画素ＰＥが行列状に整列する方向に対して斜め方向に延びている。なおここでは、寸法ａ〜ｄのベクトルの方向は、画素ＰＥの整列する縦方向および横方向に対して４５°傾いた方向である。
ここで上記寸法ａ〜ｄの方向（斜め方向）に関して互いに隣り合う１対の接続部ＪＭＬ１のノードＮＯＤの距離は、図の横方向および縦方向関して互いに隣り合う１対の接続部ＪＭＬ１のノードＮＯＤの距離の√２倍となる。よって図６（Ｃ）の寸法ａ〜ｄはいずれも画素ピッチＰＴの√２／４倍となる。なお図示されないが第２の基板Ｐ２に形成される第２の接続部ＪＭＬ２も、図６（Ｃ）の第１の接続部ＪＭＬ１と同様のレイアウトとなるように配置される。
したがって、接続部ＪＭＬ１，ＪＭＬ２の配置を画素ＰＥの整列方向に対して斜め方向（４５°の方向）とすれば、ノードＮＯＤの位置が同じであっても、接続部ＪＭＬ１，ＪＭＬ２が画素ＰＥの整列方向に沿うように並ぶ場合に比べて、第１の接続部ＪＭＬ１と第２の接続部ＪＭＬ２との許容される位置ずれの量が大きく（√２倍に）なる。
次に、本実施の形態の半導体装置の製造方法として固体撮像素子の製造方法について図７〜図２７を用いて説明する。
まず図７〜図１５を用いて、第２の基板Ｐ２の製造方法について説明する。図７を参照して、まずたとえばｎ型の不純物を有するシリコンの単結晶からなる支持基板ＳＳが準備される。
図８を参照して、支持基板ＳＳの一方の主表面に、距離を隔てて複数の分離絶縁膜ＳＰＴが形成される。この分離絶縁膜ＳＰＴはたとえばいわゆる接合分離法またはＬＯＣＯＳ（Local Oxidation of Silicon）法により形成されたものであってもよいし、あるいはいわゆるＳＴＩ（Shallow Trench Isolation）であってもよい。
分離絶縁膜ＳＰＴを形成した後に、第１の電極ＥＤｓ１を形成するための導電性不純物領域が、支持基板ＳＳの主表面に形成される。これにより支持基板ＳＳ内には導電性不純物が拡散された半導体領域としての第１の電極が形成される。
具体的には、通常のイオン注入技術により、支持基板ＳＳの内部の所望の領域（平面視において分離絶縁膜ＳＰＴが形成された領域以外の領域）に導電性不純物（ボロンなど）が注入されることにより、不純物拡散領域ＤＦＲが形成される。
図９を参照して、図８の工程で形成された不純物拡散領域ＤＦＲは、最終的に形成される容量素子を構成する第１の電極ＥＤｓ１として用いられる。第１の電極ＥＤｓ１の上面の少なくとも一部を覆うように、たとえば通常の熱酸化法により、たとえばシリコン酸化膜からなる誘電体層としての絶縁膜ＣＩが形成される。この絶縁膜ＣＩは第１の電極ＥＤｓ１が形成される部分を含む、支持基板ＳＳの主表面の全面に形成されてもよいが、たとえば通常の写真製版技術およびエッチングにより、平面視における所望の領域のみに残存するように処理がなされてもよい。
次に、第１の電極ＥＤｓ１の上面を覆うように形成された絶縁膜ＣＩの上面の少なくとも一部を覆うように、平面視における所望の領域に、たとえば通常のＣＶＤ法、写真製版技術およびエッチングを用いて、窒化チタンなどの一般公知の材料の金属層としての第２の電極ＥＤｍ２が形成される。ただし本実施の形態においては第２の電極ＥＤｍ２として、金属層の代わりに、導電性不純物を含む半導体層である多結晶シリコンが形成されてもよい。
図１０を参照して、図９の工程で形成された構造の上面を覆うように、たとえば通常のＣＶＤ法により、たとえばシリコン窒化膜からなる絶縁膜ＨＩが形成される。
図１１を参照して、絶縁膜ＨＩに対して通常のエッチバックを行なうことにより、第２の電極ＥＤｍ２の側壁に残存するように側壁絶縁膜ＳＷＩが形成される。以上により、支持基板ＳＳに容量素子ＣＤが形成される。
図１２を参照して、図１１の工程で形成された構造の上面を覆うように、たとえば通常のＣＶＤ法によりたとえばシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成される。以下の各工程において、形成された層間絶縁膜の最上面は、たとえばＣＭＰ（Chemical Mechanical Polishing）により平坦となるように研磨されることが好ましい。
層間絶縁膜ＩＩ１の最上面から、図の下方向に向けて、第１の電極ＥＤｓ１または第２の電極ＥＤｍ２のいずれかに達するところまで、層間絶縁膜ＩＩ１を貫通するように貫通孔が形成される。この貫通孔の内部を充填するように、たとえば通常のＣＶＤ法により、層間絶縁膜ＩＩ１上にたとえばタングステンの薄膜が形成される。層間絶縁膜ＩＩ１上の当該タングステンの薄膜がＣＭＰにより除去されることにより、貫通孔の内部にタングステンの薄膜が形成された構成を有するコンタクトＣＴ２が形成される。
図１３を参照して、層間絶縁膜ＩＩ１およびコンタクトＣＴ２の上面を覆うように、たとえば通常のＣＶＤ法によりたとえばシリコン酸化膜からなる層間絶縁膜ＩＩ２が形成される。
図１４を参照して、層間絶縁膜ＩＩ２に対して通常の写真製版技術およびエッチングを行なうことにより、層間絶縁膜ＩＩ２の最上面から、コンタクトＣＴ２の上面に達するように、複数の溝部ＤＴＲが形成される。言い換えれば溝部ＤＴＲは層間絶縁膜ＩＩ２の最上面から最下面まで、層間絶縁膜ＩＩ２を貫通するように形成される。複数形成される溝部ＤＴＲ同士は、図の左右方向に関して互いに間隔をあけて形成される。
次に、溝部ＤＴＲの内部を充填する（埋め込む）ように、たとえば通常のスパッタリング法により、層間絶縁膜ＩＩ２上にたとえばアルミニウムまたはタングステンの薄膜が埋め込み金属膜ＢＭＬとして形成される。
図１５を参照して、層間絶縁膜ＩＩ２上の埋め込み金属膜ＢＭＬがＣＭＰにより除去されることにより、溝部ＤＴＲの内部にアルミニウムまたはタングステンの薄膜が形成された構成を有する第２の接続部ＪＭＬ２が形成される。
以上の各工程で形成された層間絶縁膜ＩＩ１と層間絶縁膜ＩＩ２とを合わせたものが、図４に示す層間絶縁膜ＩＩ（第２の層間絶縁膜）である。またたとえばＣＭＰにより平坦化された後の層間絶縁膜ＩＩ２の最上面は、第２の基板Ｐ２の第１の基板Ｐ１との接合面ＪＳとなる。すなわち第２の接続部ＪＭＬ２は接合面ＪＳに形成される。以上により図４に示す構成、すなわちフォトダイオードＰＤが供給する電荷を蓄える容量素子ＣＤを有する第２の基板Ｐ２が形成される。
次に図１６〜図２２を用いて、第２の基板Ｐ２の製造方法について説明する。図１６を参照して、まず半導体基板ＳＩＳが準備される。半導体基板ＳＩＳは、たとえばシリコン酸化膜からなる絶縁膜層Ｏｘが、半導体基板ＳＩＳの内部に埋め込まれるように形成されている。つまり絶縁膜層Ｏｘの１対の主表面（図１６における上側および下側の主表面）のうち一方にはシリコンの単結晶からなる半導体層ＳＬが、他方にはシリコンの単結晶からなる下地基板ＳＳＬが接するように形成されている。一例として、半導体層ＳＬおよび下地基板ＳＳＬはｎ型の不純物を有するシリコンの単結晶であるとする。このように下地基板ＳＳＬ、絶縁膜層Ｏｘおよび半導体層ＳＬがこの順に積層された構造を有する、いわゆるＳＯＩ（Silicon on Insulator）基板としての半導体基板ＳＩＳが準備される。
図１７を参照して、まず図８の工程と同様に、半導体層ＳＬの絶縁膜層Ｏｘと反対側の主表面（上面）に、距離を隔てて複数の分離絶縁膜ＳＰＴが形成される。分離絶縁膜ＳＰＴを形成した後に、たとえばボロン（Ｂ）などを通常のイオン注入技術により半導体層ＳＬの内部に注入することにより、ｐ型ウェル領域ＰＷＬが形成される。なお分離絶縁膜ＳＰＴが形成される前にｐ型ウェル領域ＰＷＬが形成されてもよいし、ｐ型ウェル領域ＰＷＬが形成された後に分離絶縁膜ＳＰＴが形成され、その後に再度ｐ型ウェル領域ＰＷＬを注入してもよい。
次に、フォトダイオードＰＤのｎ型領域ＮＲを形成するために、ｎ型不純物であるたとえばリン（Ｐ）イオンが、通常のイオン注入技術により、ｐ型ウェル領域ＰＷＬの所定の領域に導入される。このようにして半導体層ＳＬ内に（複数の）フォトダイオードＰＤが形成される。
次に、たとえば通常の熱酸化法により、半導体層ＳＬの絶縁膜層Ｏｘと反対側の主表面に、シリコン酸化膜からなる絶縁膜ＧＩが形成される。
次に、たとえばＣＶＤ法により、絶縁膜ＧＩが形成された半導体層ＳＬの主表面を覆うように、たとえば多結晶シリコンの薄膜が形成される。ここではたとえばフォスフィン（ＰＨ3）ガスを導入した上でＣＶＤ処理を行なうことが好ましい。このようにすれば、ｎ型不純物を含む多結晶シリコン層が形成される。なお多結晶シリコン層の代わりにいわゆるアモルファスシリコン膜が形成されてもよい。あるいは不純物を含まない多結晶シリコン層またはアモルファスシリコン膜が形成された後に当該薄膜に通常のイオン注入技術を用いて不純物をドープする方法を用いてもよい。
その後、通常の写真製版技術およびエッチングにより、多結晶シリコン層がゲート電極ＴＧとして形成される。
図１８を参照して、上記のゲート電極ＴＧが形成される際に、その真下以外の絶縁膜ＧＩは除去され、残った絶縁膜ＧＩがゲート絶縁膜ＧＩとなるように形成されてもよい。
次に、半導体層ＳＬ内の所望の領域にドレイン領域を形成するための不純物がたとえばイオン注入法により導入される。これにより、最終的に形成されるトランジスタのいわゆるＬＤＤ（Lightly Doped Drain）領域としての低濃度拡散領域ＬＤが形成される。低濃度拡散領域ＬＤはドレイン領域の一部として形成される。このようにしてゲート電極ＴＧとゲート絶縁膜ＧＩと、ソース領域（フォトダイオードＰＤ）とドレイン領域（低濃度拡散領域）とを有する転送トランジスタＴＸの構造が形成される。
図１９を参照して、図１８の工程で形成された構造の上面を覆うように、たとえば通常のＣＶＤ法によりたとえばシリコン窒化膜が形成され、これが通常の写真製版技術およびエッチングにより側壁絶縁膜ＳＷＩとして形成される。また側壁絶縁膜ＳＷＩをハードマスクとしてｎ型不純物であるたとえばリン（Ｐ）イオンが、通常のイオン注入技術により半導体層ＳＬ内の特に低濃度拡散領域ＬＤと分離絶縁膜ＳＰＴとの間に形成される。これにより（低濃度拡散領域ＬＤより不純物濃度の高い）ｎ型拡散領域ＮＤが形成される。
図２０を参照して、図１９の工程で形成された構造の上面を覆うように、たとえば通常のＣＶＤ法によりたとえばシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成される。その上に、たとえば通常のスパッタリング法、写真製版技術およびエッチングにより、たとえばアルミニウムの薄膜からなる配線層ＭＬ１が形成される。
次に、配線層ＭＬ１の上面を覆うように、層間絶縁膜ＩＩ１上に、たとえば通常のＣＶＤ法によりたとえばシリコン酸化膜からなる層間絶縁膜ＩＩ２が形成される。その上に、たとえば通常のスパッタリング法、写真製版技術およびエッチングにより、たとえばアルミニウムの薄膜からなる配線層ＭＬ２が形成される。さらに、配線層ＭＬ２の上面を覆うように、層間絶縁膜ＩＩ２上に、たとえば通常のＣＶＤ法によりたとえばシリコン酸化膜からなる層間絶縁膜ＩＩ３が形成される。その上に、たとえば通常のスパッタリング法、写真製版技術およびエッチングにより、たとえばアルミニウムの薄膜からなる配線層ＭＬ３が形成される。
このとき、配線層ＭＬ３のパターンは、半導体層ＳＬなどの主表面に垂直な図の上下方向（つまり最終的に形成される接合面に垂直な方向）に関して、フォトダイオードＰＤの少なくとも一部と重なるように形成されることが好ましい。このフォトダイオードＰＤと重なるように配置される配線層ＭＬ３は第２の遮光膜ＬＳＦ２として形成される。また第２の遮光膜ＬＳＦ２として形成される配線層ＭＬ３は、最終的に第２の基板Ｐ２と接合されて形成されたときに、フォトダイオードＰＤと容量素子ＣＤとの間に配置される位置に形成されることが好ましい。また第２の遮光膜ＬＳＦ２は、最終的に形成される接合面に垂直な方向に関して、フォトダイオードＰＤと完全に重なるように形成されることがさらに好ましい。
図２１を参照して、配線層ＭＬ１の上面を覆うように、層間絶縁膜ＩＩ３上に、たとえば通常のＣＶＤ法によりたとえばシリコン酸化膜からなる層間絶縁膜ＩＩ４が形成される。その後、通常の写真製版技術およびエッチング技術により、配線層ＭＬ３の上面に達するように層間絶縁膜ＩＩ４にコンタクトホールが形成される。
上記のコンタクトホールの内部を充填するように、たとえばＣＶＤ法により、層間絶縁膜ＩＩ４上にたとえばタングステンの薄膜が形成される。層間絶縁膜ＩＩ４上の当該タングステンの薄膜がＣＭＰにより除去されることにより、コンタクトホールの内部にタングステンの薄膜が形成された構成を有するコンタクトＣＴ１が形成される。
次に、層間絶縁膜ＩＩ４およびコンタクトＣＴ１の上面を覆うように、たとえば通常のＣＶＤ法によりたとえばシリコン酸化膜からなる層間絶縁膜ＩＩ５が形成される。次に、図１４の工程と同様に、層間絶縁膜ＩＩ５に対して通常の写真製版技術およびエッチングを行なうことにより、層間絶縁膜ＩＩ５の最上面から、コンタクトＣＴ１の上面に達するように、複数の溝部ＤＴＲが形成される。
次に、溝部ＤＴＲの内部を充填する（埋め込む）ように、たとえば通常のスパッタリング法により、層間絶縁膜ＩＩ５上にたとえばアルミニウムまたはタングステンの薄膜が埋め込み金属膜ＢＭＬとして形成される。
以上の各工程で形成された層間絶縁膜ＩＩ１〜ＩＩ５を合わせたものが、図４に示す層間絶縁膜ＩＩ（第１の層間絶縁膜）である。また配線層ＭＬ１，ＭＬ２，ＭＬ３を合わせたものが、第１の層間絶縁膜ＩＩ（ＩＩ１〜ＩＩ５）を介在するように複数の配線が積層された配線層ＭＬ（第１の配線層）である。
図２２を参照して、図１５の工程と同様に、層間絶縁膜ＩＩ５上の埋め込み金属膜ＢＭＬがＣＭＰにより除去されることにより、溝部ＤＴＲの内部にアルミニウムまたはタングステンの薄膜が形成された構成を有する第１の接続部ＪＭＬ１が形成される。
たとえばＣＭＰにより平坦化された後の層間絶縁膜ＩＩ５の最上面は、第１の基板Ｐ１の第２の基板Ｐ２との接合面ＪＳとなる。すなわち第１の接続部ＪＭＬ１は接合面ＪＳに形成される。以上のようにして（まだ第１の遮光膜などが形成されていないが）フォトダイオードＰＤを有し、（画素ＰＥを構成する容量素子ＣＤなどを除く）画素ＰＥの少なくとも一部を構成する第１の基板Ｐ１が形成される。
図２３を参照して、一般公知の接合方法を用いて、第１の基板Ｐ１の接合面ＪＳと第２の基板Ｐ２の接合面ＪＳとが互いに接合される。このとき、第１の基板Ｐ１の接合面ＪＳに形成された第１の接続部ＪＭＬ１と、これと接合されるべき第２の基板Ｐ２の接合面ＪＳに形成された第２の接続部ＪＭＬ２とが、少なくとも部分的に互いに接触するように接合される。このようにすれば、第１の接続部ＪＭＬ１と第２の接続部ＪＭＬ２とが互いに電気的に接続される。
このように第１の接続部ＪＭＬ１と、これと接合されるべき第２の接続部ＪＭＬ２とが接合されるときに許容されるずれの量は、上記の各接続部ＪＭＬ１，ＪＭＬ２が図６（Ｂ）のように配置される場合よりも図６（Ｃ）のように配置される方が大きくなる。したがって第１および第２の接続部ＪＭＬ１，ＪＭＬ２は、平面視において互いに隣り合う１対の第１の接続部ＪＭＬ１の第１の間隙部ＧＰ１、および１対の第２の接続部ＪＭＬ２の第２の間隙部ＧＰ２の最短距離のベクトルの方向が、格子状に配列される複数の画素の整列する方向に対して斜め方向（たとえば４５°の方向）に延びるように形成されることがより好ましい。
図２４を参照して、少なくとも絶縁膜層Ｏｘの上面が露出するように、下地基板ＳＳＬが研磨除去される。ここでの研磨除去は、まず通常の研削加工（粗加工）により、下地基板ＳＳＬが除去される。次にＣＭＰにより上記の粗加工よりも高精度でかつ加工後の表面がより平坦となるように、下地基板ＳＳＬの除去加工がなされる。この後に残る下地基板ＳＳＬの残骸は、アルカリ溶液で通常のウェットエッチングによりほぼ完全に除去され、絶縁膜層Ｏｘの平坦度の高い表面が露出される。このとき、絶縁膜層Ｏｘはエッチングストッパとして機能する。
次に、フッ酸系の薬液を用いることにより、シリコン酸化膜からなる絶縁膜層Ｏｘが除去され、半導体層ＳＬの（絶縁膜層Ｏｘが形成されていた側の）主表面が露出する。
図２５を参照して、通常のＣＶＤ法により、図２４により露出した半導体層ＳＬの主表面上に、薄いシリコン酸化膜ＦＯｘが形成される。次に薄いシリコン酸化膜ＦＯｘを覆うように、反射防止膜ＡＲＦ、層間絶縁膜ＩＩ、積層金属膜ＬＭＬがこの順に積層される。
反射防止膜ＡＲＦは、薄いシリコン酸化膜ＦＯｘと、シリコン酸化膜からなる層間絶縁膜ＩＩとの間に挟まれており、たとえばシリコン窒化膜や、金属酸化膜などの、屈折率の値がシリコン単結晶の屈折率とシリコン酸化膜の屈折率との中間の値を有する材質により構成される。
たとえば反射防止膜ＡＲＦが配置されなければ、層間絶縁膜ＩＩおよび薄いシリコン酸化膜ＦＯｘ（シリコン酸化膜）とその下の半導体層ＳＬ（シリコン単結晶）との屈折率の差により、当該領域に入射した光は高い割合で反射する。しかし、シリコン窒化膜などの屈折率がシリコン酸化膜とシリコン単結晶との中間の値を有する材質により形成された反射防止膜を有することにより、上記の反射の割合を下げることができる。このため所望の光をより高効率にフォトダイオードＰＤに入射することができる。
また積層金属膜ＬＭＬは、後述する第１の遮光膜を形成するために形成されており、たとえばアルミニウムやタングステンの薄膜など、フォトダイオードＰＤに照射する光に対して遮光性を有する材料の薄膜により形成されている。
図２６を参照して、通常の写真製版技術およびエッチングにより、積層金属膜ＬＭＬがパターニングされて第１の遮光膜ＬＳＦ１となる。ここで第１の接続部ＪＭＬ１および第２の接続部ＪＭＬ２は、接合面ＪＳにおいて互いに間隔をあけて複数形成されている。これらの第１および第２の接続部ＪＭＬ１，ＪＭＬ２のうち、（接合面ＪＳに垂直な方向に関して、つまり平面視において）フォトダイオードＰＤと重なる領域以外に存在する第１および第２の接続部ＪＭＬ１，ＪＭＬ２に挟まれた第１および第２の間隙部ＧＰ１，ＧＰ２が、接合面ＪＳに垂直な方向に関して第１の遮光膜ＬＳＦ１と重なるように形成される。
図２７を参照して、第１の遮光膜ＬＳＦ１の上面を覆うように、層間絶縁膜ＩＩ上に平坦化層ＦＦが形成される。平坦化層ＦＦは、たとえばＳＯＧ（Spin On Glass）のような塗布系のシリコン酸化膜を層間絶縁膜ＩＩおよび遮光膜ＬＳＦの上面に塗布し、これを回転させることにより形成される。上記回転による形成後の平坦化層ＦＦの上面は、凹凸が減少して平坦になる。
その後、平坦化層ＦＦの上面（裏面）上に、カラーフィルタＦＬＴおよびオンチップレンズＬＮＳが形成されることにより、図４に示す構成を有する固体撮像素子が形成される。
次に、本実施の形態の作用効果を説明する。
一般にフォトダイオードＰＤに光電変換を起こさせるために照射する光は、層間絶縁膜ＩＩのような絶縁膜（シリコン酸化膜）を高い割合で透過し、第１の遮光膜ＬＳＦ１および第１の接続部ＪＭＬ１のような金属薄膜（アルミニウムなど）により高い割合で反射される。このため第１および第２の接続部ＪＭＬ１，ＪＭＬ２ならびに配線層ＭＬａなどにおいて光は反射（遮光）されやすくなるが、１対の第１および第２の接続部ＪＭＬ１，ＪＭＬ２に挟まれた第１および第２の間隙部ＧＰ１，ＧＰ２などにおいて（金属薄膜が配置されないため）光が透過しやすくなる。
そこで本実施の形態の固体撮像素子は、第１の遮光膜ＬＳＦ１が、フォトダイオードＰＤと平面視において重なる領域以外に存在する第１および第２の間隙部ＧＰ１，ＧＰ２と重なるように配置される。このため固体撮像素子の裏面側（上側）から接合面ＪＳに垂直な方向に入射する光は、第１および第２の間隙部ＧＰ１，ＧＰ２の真上の第１の遮光膜ＬＳＦ１により遮られ、第１および第２の間隙部ＧＰ１，ＧＰ２からそのさらに下側（表面側）の容量素子ＣＤの方へ進行することが抑制される。このため容量素子ＣＤへの光の入射による容量素子ＣＤが蓄えた信号電荷の漏出などの不具合の発生を抑制する効果が高められる。
接合面ＪＳに垂直な方向に関してフォトダイオードＰＤが形成される領域（平面視においてフォトダイオードＰＤと重なる領域）の真上は、フォトダイオードＰＤに到達すべき光が透過すべきであるため、第１の遮光膜ＬＳＦ１は配置されない。しかし平面視においてフォトダイオードＰＤと重なる領域の真上以外の領域は、フォトダイオードＰＤの上側（裏面側）に第１の遮光膜ＬＳＦ１が設けられることが好ましい。このようにすれば、フォトダイオードＰＤ以外の領域から容量素子ＣＤの方への光の進行を抑制することができる。
次に本実施の形態においては、フォトダイオードＰＤと容量素子ＣＤとが互いに別の基板Ｐ１，Ｐ２に形成された後、第１の基板Ｐ１と第２の基板Ｐ２とが接合されることにより、フォトダイオードＰＤと容量素子ＣＤとが接合面ＪＳに垂直な方向に関して互いに対向するように配置される。このためたとえばフォトダイオードＰＤと容量素子ＣＤとが同一の基板の主表面に沿う方向に互いに並ぶように配置される場合に比べて、フォトダイオードＰＤと容量素子ＣＤとが基板の主表面を専有する面積を小さくすることができる。このため画素をより高集積化することが容易になる。
このようにフォトダイオードＰＤと容量素子ＣＤとが互いに対向するように配置される固体撮像素子において、フォトダイオードＰＤが形成される領域の真上には第１の遮光膜ＬＳＦ１が配置されないが、接合面ＪＳに垂直な方向に関してフォトダイオードＰＤの真下（表面側）には、フォトダイオードＰＤと重なるように第２の遮光膜ＬＳＦ２が配置される。このため接合面ＪＳに垂直な方向に進みフォトダイオードＰＤを透過した光は第２の遮光膜ＬＳＦ２によって遮光される。したがって当該光が第２の遮光膜ＬＳＦ２のさらに下側（表面側）の容量素子ＣＤの方へ進行することが抑制される。したがって容量素子ＣＤへの光の入射による容量素子ＣＤが蓄えた信号電荷の漏出などの不具合の発生を抑制する効果が高められる。このような効果は、第２の遮光膜ＬＳＦ２が接合面ＪＳに垂直な方向に関してフォトダイオードＰＤと容量素子ＣＤとの間にあることにより高められ、第２の遮光膜ＬＳＦ２がフォトダイオードＰＤと完全に重なるように形成されることによりいっそう高められる。
次に、容量素子ＣＤは第２の基板Ｐ２の接合面ＪＳから離れた位置に形成されている。具体的には容量素子ＣＤは、接合面ＪＳよりも下側（表面側）に形成される。つまり容量素子ＣＤの第１および第２の電極は、接合面ＪＳから離れた位置に形成される。
このため、容量素子ＣＤの第１および第２の電極が接合面ＪＳにおける接合時に加わる応力により変形し容量素子ＣＤの方へ意図せず光が進入することによる容量素子ＣＤ内の信号電荷の外部への漏出を抑制することができる。
また容量素子ＣＤが第２の基板Ｐ２の接合面ＪＳに形成されないため、接合面ＪＳにおける第１または第２の接続部ＪＭＬ１，ＪＭＬ２の間隙部ＧＰ１，ＧＰ２の面積（寸法）を大きくすることができる。これは仮に容量素子ＣＤが接合面ＪＳに形成されれば、容量素子ＣＤの電気容量を大きくする観点から容量素子ＣＤの面積を大きくすることにより間隙部ＧＰ１，ＧＰ２の面積（寸法）が小さくなる可能性があるためである。
第１または第２の間隙部ＧＰ１，ＧＰ２の面積（寸法）を大きくすることができるため、第１の基板Ｐ１および第２の基板Ｐ２を接合する際の位置のずれの許容量を大きくすることができ、加工精度を上げることができる。
さらに、第１の接続部ＪＭＬ１および第２の接続部ＪＭＬ２の配置をたとえば図６（Ｃ）のように、画素の整列方向に対して間隙部のベクトルの方向が斜め方向に延びるように配置すれば、第１の接続部ＪＭＬ１と第２の接続部ＪＭＬ２との接合時に許容されるずれの量を（間隙部の最短距離の延びる方向が画素の整列方向に沿う場合に比べて）大きくすることができる。このため第１の基板Ｐ１と第２の基板Ｐ２との接合工程がより簡素化され、加工効率が向上される。
なお第１の接続部ＪＭＬ１と第２の接続部ＪＭＬ２との接合時に発生するずれの量により、第１の遮光膜ＬＳＦ１と第２の間隙部ＧＰ２との位置関係は変化するが、この変化にかかわらず第１の遮光膜ＬＳＦ１が第２の間隙部ＧＰ２と重なるように配置されることがより好ましい。
さらに、本実施の形態においては第２の基板Ｐ２を形成する際に、先に容量素子ＣＤが形成された後に第２の接続部ＪＭＬ２が形成される。このため第２の接続部ＪＭＬ２よりも容量素子ＣＤの第１および第２の電極を高温の条件で形成することができる。このためたとえば本実施の形態のように第１の電極ＥＤｓ１が、支持基板ＳＳ内に導電性不純物が拡散された半導体領域であっても、後の工程において熱により当該電極の機能が低下するなどの不具合を生じることなく、信頼性の高い容量素子を形成することができる。
本実施の形態においてはフォトダイオードＰＤを有する第１の基板Ｐ１と容量素子ＣＤを有する第２の基板Ｐ２とを接合することにより固体撮像素子が形成される。このため固体撮像素子を構成する全構成要素が１つの基板に形成される場合に比べて、容量素子ＣＤを配線など他の構成要素を形成する前に高温の条件で形成することが容易になる。
（実施の形態２）
実施の形態１の半導体装置としての固体撮像素子においては、図４および図５に示すように、第２の遮光膜ＬＳＦ２が第１の基板Ｐ１に配線層Ｍ３と同一の層として形成される。しかし図２８を参照して、実施の形態２の半導体装置としての固体撮像素子においては、第２の遮光膜ＬＳＦ２は第２の基板Ｐ２に配線層Ｍ４と同一の層として形成される。この点において本実施の形態は実施の形態１と異なっている。
第２の遮光膜ＬＳＦ２は実施の形態１のように第１の基板Ｐ１に形成されてもよいが、本実施の形態のように第２の基板Ｐ２に形成されてもよい。ここでの第２の遮光膜ＬＳＦ２も、実施の形態１の第２の遮光膜ＬＳＦ２と同様に、フォトダイオードＰＤを透過して表面側（下側）に進む光が容量素子ＣＤの方に到達することを抑制することができる。また本実施の形態の第１の遮光膜ＬＳＦ１が容量素子ＣＤへの光の到達を抑制する効果についても実施の形態１と同様である。
なお、これ以外の本実施の形態の構成は、図５に示す実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
次に、本実施の形態の半導体装置の製造方法として固体撮像素子の製造方法について図２９〜図３２を用いて説明する。ここでは特に本実施の形態の第２の基板Ｐ２の製造方法について説明する。
図２９を参照して、実施の形態１の図７〜図１２と同様の処理がなされた後、層間絶縁膜ＩＩ１およびコンタクトＣＴ２の上面を覆うように、たとえば通常のスパッタリング法により、たとえばアルミニウムの薄膜からなる積層金属膜ＬＭＬが形成される。
図３０を参照して、通常の写真製版技術およびエッチングにより、積層金属膜ＬＭＬがパターニングされて配線層ＭＬ４となる。配線層ＭＬ４のパターンは、支持基板ＳＳの主表面に垂直な図の上下方向（つまり最終的に形成される接合面に垂直な方向）に関して、後に接合されることにより対向することとなるフォトダイオードＰＤの少なくとも一部と重なるように形成されることが好ましい。このフォトダイオードＰＤと重なるように配置される配線層ＭＬ４は第２の遮光膜ＬＳＦ２として形成され、概ね容量素子ＣＤの真上の位置に形成される。
図３１を参照して、図２１の工程と同様に、配線層ＭＬ４の上面を覆うように、層間絶縁膜ＩＩ１上に、たとえば通常のＣＶＤ法によりたとえばシリコン酸化膜からなる層間絶縁膜ＩＩ２が形成される。その後、通常の写真製版技術およびエッチング技術により、配線層ＭＬ４の上面に達するように層間絶縁膜ＩＩ１にコンタクトホールが形成される。その後、上記のコンタクトホールの内部を充填するように、たとえばＣＶＤ法により、層間絶縁膜ＩＩ４上にたとえばタングステンの薄膜が形成される。層間絶縁膜ＩＩ４上の当該タングステンの薄膜がＣＭＰにより除去されることにより、コンタクトホールの内部にタングステンの薄膜が形成された構成を有するコンタクトＣＴ２が形成される。
図３２を参照して、図２１の工程と同様に、層間絶縁膜ＩＩ２およびコンタクトＣＴ２の上面を覆うように、たとえば通常のＣＶＤ法によりたとえばシリコン酸化膜からなる層間絶縁膜ＩＩ３が形成される。その後、図１３および図１４と同様の処理がなされることにより、層間絶縁膜ＩＩ３の最上面から、コンタクトＣＴ２の上面に達するように、複数の溝部ＤＴＲが形成され、その内部を埋めるように埋め込み金属膜ＢＭＬが形成される。その後の工程は実施の形態１の図１５と同様である。なお以上の図２９〜図３２の工程は、実施の形態１の図５に示す構成の第２の基板Ｐ２の製造方法と同様である。また層間絶縁膜ＩＩ１〜ＩＩ３を合わせたものが、図２８に示す第２の基板Ｐ２側の層間絶縁膜ＩＩ（第２の層間絶縁膜）である。
（実施の形態３）
図３３を参照して、本実施の形態の第１例の半導体装置としての固体撮像素子においては、容量素子ＣＤを構成する第１の電極ＥＤｐ１および第２の電極ＥＤｐ２が、いずれも導電性不純物を含む半導体層である多結晶シリコンにより形成されている。すなわち容量素子ＣＤは、導電性不純物を含む多結晶シリコンとしての第１の電極ＥＤｐ１と、第１の電極ＥＤｐ１の上面の少なくとも一部を覆う誘電体層ＣＩと、誘電体層ＣＩの上面の少なくとも一部を覆う、導電性不純物を含む多結晶シリコンとしての第２の電極ＥＤｐ２とを有している。なお容量素子ＣＤは第２の基板Ｐ２を構成する支持基板ＳＳ上に、層間絶縁膜ＩＩを介在して形成されている。第１の電極ＥＤｐ１の側壁には側壁絶縁膜ＳＷＩが形成されている。
なお、これ以外の本実施の形態の構成は、図４に示す実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。また図３３の第２の基板Ｐ２が図５の第２の基板Ｐ２と同様の（配線層ＭＬ４を有する）態様であってもよい。
次に、本実施の形態の第１例の半導体装置の製造方法として固体撮像素子の製造方法について図３４〜図３６を用いて説明する。ここでは特に上記第１例の第２の基板Ｐ２の製造方法について説明する。
図３４を参照して、図７の工程と同様に準備された支持基板ＳＳの一方の主表面に、たとえばシリコン酸化膜としての層間絶縁膜ＩＩが形成される。
図３５を参照して、層間絶縁膜ＩＩ上に、多結晶シリコン層などの、導電膜不純物を含む半導体層が、たとえば通常のＣＶＤ法により形成される。これが通常の写真製版技術およびエッチングによりパターニングされ、第１の電極ＥＤｐ１が形成される。その後、その構造の上面を覆うように、図１０の工程と同様にシリコン窒化膜などの絶縁膜が形成される。その絶縁膜に対して、図１１の工程と同様に通常のエッチバックを行なうことにより、側壁絶縁膜ＳＷＩが第１の電極ＥＤｐ１の側壁に残存するように形成される。
図３６を参照して、第１の電極ＥＤｓ１の上面の少なくとも一部を覆うように、たとえば通常の熱酸化法により、たとえばシリコン酸化膜からなる誘電体層としての絶縁膜ＣＩが形成される。この工程は図９における誘電体層ＣＩの形成と同様である。
次に、前の工程で形成された構造の上面を覆うように、多結晶シリコン層などの、導電膜不純物を含む半導体層が、たとえばＣＶＤ法により形成される。これが通常の写真製版技術およびエッチングによりパターニングされ、第２の電極ＥＤｐ２が形成される。ここでは少なくとも第１の電極ＥＤｓ１の上面を覆うように形成された誘電体層ＣＩの上面の少なくとも一部を覆うように、第２の電極ＥＤｐ２が形成される。以上により、本実施の形態の第１例の容量素子ＣＤが形成される。
図３７を参照して、本実施の形態の第２例の半導体装置としての固体撮像素子においては、図３３の第１例の固体撮像素子と同様に、容量素子ＣＤを構成する第１の電極ＥＤｐ１および第２の電極ＥＤｐ２が、いずれも導電性不純物を含む半導体層である多結晶シリコンにより形成されている。しかし図３７においては、第１の電極ＥＤｐ１が図３３の第１の電極ＥＤｐ１よりも（接合面ＪＳに垂直な方向に関する）厚みが大きくなっている。このため図３７の容量素子ＣＤは図３３の容量素子ＣＤよりも全体的に立体感のある構造となっている。なお図３７のように、第１の電極ＥＤｐ１の上面を覆う誘電体層ＣＩは、第１の電極ＥＤｐ１の上面および側面を覆うように、第１の電極ＥＤｐ１の上面上から第１の電極ＥＤｐ１の側面上に連なるように延びていてもよい。
なお図３７においては支持基板ＳＳの裏面側（上側）の主表面に、実施の形態１（図４）の支持基板ＳＳと同様に、分離絶縁膜ＳＰＴおよび不純物拡散領域ＤＦＲ（図４では第１の電極ＥＤｓ１として用いられる）が形成されている。導電性不純物を含む不純物拡散領域ＤＦＲは、層間絶縁膜ＩＩを貫通するように形成されたコンタクトＣＴ２を介在して、第１の電極ＥＤｐ１および接続部ＪＭＬ１，ＪＭＬ２に電気的に接続されている。
支持基板ＳＳは図３７のような構成を有していてもよいし、図３３のようなより簡素な構成を有していてもよい。また図３３においても図３７と同様の構成を有する支持基板ＳＳが用いられてもよい。
なお、これ以外の図３７に示す本実施の形態の第２例の構成は、図３３に示す本実施の形態の第１例の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
次に、本実施の形態の第２例の半導体装置の製造方法として固体撮像素子の製造方法について図３８〜図４１を用いて説明する。ここでは特に上記第２例の第２の基板Ｐ２の製造方法について説明する。
図３８を参照して、図７の工程と同様に準備された支持基板ＳＳの一方の主表面に、図８の工程と同様に分離絶縁膜ＳＰＴおよび不純物拡散領域ＤＦＲが形成される。分離絶縁膜ＳＰＴおよび不純物拡散領域ＤＦＲが形成された支持基板ＳＳの表面を覆うように、たとえば通常のＣＶＤ法により、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩが形成される。
図３９を参照して、支持基板ＳＳ上の層間絶縁膜ＩＩの最上面から、図の下方向に向けて、不純物拡散領域ＤＦＲに達するところまで、層間絶縁膜ＩＩを貫通するように貫通孔が形成される。その後、この貫通孔の内部を充填するように、たとえば通常のＣＶＤ法により、層間絶縁膜ＩＩ上にたとえば導電性不純物を含む半導体層としての多結晶シリコンの薄膜が形成される。ここでの多結晶シリコンの薄膜は、たとえば図３５の工程で形成される第１の電極ＥＤｐ１よりも厚く形成される。
この多結晶シリコンの薄膜に対して通常の写真製版技術およびエッチングを行なうことにより、多結晶シリコンの薄膜からなる第１の電極ＥＤｐ１のパターンが形成される。ここでは多結晶シリコンの薄膜で充填されたコンタクトＣＴ２を覆うように第１の電極ＥＤｐ１が形成される。第１の電極ＥＤｐ１は、コンタクトＣＴ２と一体となって不純物拡散領域ＤＦＲと電気的に接続するように形成される。また第１の電極ＥＤｐ１で覆われることなく貫通孔の内部が多結晶シリコンの薄膜で充填されたコンタクトＣＴ２は、その上面が露出するように形成される。
図４０を参照して、図３９の工程で形成された構造の上面を覆うように、たとえば通常の熱酸化法により、たとえばシリコン酸化膜からなる誘電体層としての絶縁膜ＣＩが形成される。この絶縁膜ＣＩが、第１の電極ＥＤｐ１の上面および側面の少なくとも一部を覆い、かつ支持基板ＳＳの主表面に沿う方向に関して第１の電極ＥＤｐ１に隣接する領域の層間絶縁膜ＩＩの上面を覆うように、通常の写真製版技術およびエッチングによりパターニングされる。ただしこのような形態をとらず、たとえば第１の電極ＥＤｐ１の上面の少なくとも一部のみを覆うように絶縁膜ＣＩが形成されてもよい。
次に、前の工程で形成された構造の上面を覆うように、多結晶シリコン層などの、導電膜不純物を含む半導体層が、たとえばＣＶＤ法により形成される。これが通常の写真製版技術およびエッチングによりパターニングされ、第２の電極ＥＤｐ２が形成される。図４０では絶縁膜ＣＩの上面を覆うように第２の電極ＥＤｐ２が形成されるが、このような形態をとらず、たとえば絶縁膜ＣＩの上面の少なくとも一部を覆うように第２の電極ＥＤｐ２が形成されてもよい。
図４１を参照して、その後、図４０の工程で形成された構造の上面を覆うように層間絶縁膜ＩＩ１（図３７における層間絶縁膜ＩＩ）が形成され、この層間絶縁膜ＩＩ１を貫通してコンタクトＣＴ２または第２の電極ＥＤｐ２に達するように貫通孔が形成される。タングステンなどの金属材料がこの貫通孔の内部を充填することにより層間絶縁膜ＩＩ１にコンタクトＣＴ２が形成される。さらにコンタクトＣＴ２の上面を覆う配線層ＭＬ４が、たとえば図３０の工程と同様に、たとえば通常のスパッタリング法、写真製版技術およびエッチングにより形成される。
次に、本実施の形態の作用効果について説明する。
本実施の形態においても実施の形態１，２と同様に、第２の基板Ｐ２を形成する際に、先に容量素子ＣＤが形成された後に配線層ＭＬ４などの（金属材料よりも比較的低温で形成される）層が形成される。このため容量素子ＣＤの電極を形成する工程においては、配線層ＭＬ４などの金属材料を形成する工程よりも高温の処理を用いることが可能となる。このため第１および第２の電極がともに多結晶シリコンで形成された、高信頼性の容量素子ＣＤを有する固体撮像素子を、２つの基板を接合することにより高集積化された固体撮像素子に、適用することができる。電極が多結晶シリコンで形成された容量素子ＣＤは、たとえば金属層で形成された電極を有する容量素子ＣＤよりも高性能とすることができる。
なお本実施の形態の第１および第２の遮光膜ＬＳＦ１，ＬＳＦ２も、実施の形態１，２の第１および第２の遮光膜ＬＳＦ１，ＬＳＦ２と同様に容量素子ＣＤへの光の進行を抑制する効果を奏する。
（実施の形態４）
図４２を参照して、本実施の形態の半導体装置としての固体撮像素子においては、図３７の固体撮像素子の第２の電極ＥＤｐ２の代わりに、たとえば窒化チタンからなる金属層としての第２の電極ＥＤｍ２が形成されている。この点において図４２は図３７と異なっている。
このように第２の電極ＥＤｍ２として、多結晶シリコン層のパターンの変わりに金属層のパターンが用いられてもよい。金属層は多結晶シリコン層に比べて低温の条件下で形成されるが、第２の電極ＥＤｍ２が形成された後の第２の基板Ｐ２を形成するための各工程および第１および第２の基板Ｐ１，Ｐ２の接合工程において、第２の電極ＥＤｍ２を形成する工程における処理温度よりも高くならなければ問題はない。
なお、これ以外の本実施の形態の構成は、図５に示す実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
図４３〜図４４を参照して、本実施の形態の半導体装置の製造方法としての固体撮像素子の製造方法は、図４０〜図４１に示す実施の形態３の第２例の製造方法において形成される第２の電極ＥＤｐ２が、金属層としての第２の電極ＥＤｍ２に置き換えられたものであり、その他は基本的に実施の形態３の第２例の製造方法と同様である。たとえば窒化チタンからなる金属層としての第２の電極ＥＤｍ２は、たとえば通常のＣＶＤ法により形成されることが好ましい。
（実施の形態５）
図４５を参照して、本実施の形態の第１例の半導体装置としての固体撮像素子においては、容量素子ＣＤを構成する第１の電極ＥＤｍ１および第２の電極ＥＤｍ２が、いずれも金属層で形成されており、容量素子ＣＤはいわゆるＭＩＭ型の積層構造を有している。すなわち容量素子ＣＤは、金属層としての第１の電極ＥＤｍ１と、第１の電極ＥＤｍ１の上面の少なくとも一部を覆う誘電体層ＣＩと、誘電体層ＣＩの上面の少なくとも一部を覆う金属層としての第２の電極ＥＤｍ２とを有している。
図４５の容量素子ＣＤは、金属層としての第１および第２の電極ＥＤｍ１，ＥＤｍ２を平面的に用いるＭＩＭ型の容量素子である。つまり第１の電極ＥＤｍ１と第２の電極ＥＤｍ２との間には薄い誘電体層ＣＩを挟むのみであり、第１の電極ＥＤｍ１と第２の電極ＥＤｍ２とは平面視において比較的広い面積を占めるように平面的に広がっている。
なお、これ以外の本実施の形態の構成は、たとえば図３３に示す実施の形態３の第１例の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。また図４５の第２の基板Ｐ２が図４の第２の基板Ｐ２と同様の（配線層ＭＬ４を有さない）態様であってもよい。
次に、本実施の形態の第１例の半導体装置の製造方法として固体撮像素子の製造方法について図４６〜図４７を用いて説明する。ここでは特に上記第１例の第２の基板Ｐ２の製造方法について説明する。
図４６を参照して、たとえば図３４の工程と同様に、支持基板ＳＳの一方の主表面に、たとえばシリコン酸化膜としての層間絶縁膜ＩＩが形成される。
図４７を参照して、層間絶縁膜ＩＩ上に、窒化チタンなどの金属層が、たとえばＣＶＤ法により形成される。これが通常の写真製版技術およびエッチングによりパターニングされ、第１の電極ＥＤｍ１が形成される。その後、その構造の上面を覆うように、たとえば通常の熱酸化法によりシリコン酸化膜などからなる、誘電体層としての絶縁膜ＣＩが形成される。この絶縁膜ＣＩは第１の電極ＥＤｍ１の上面の少なくとも一部を覆うようにパターニングされる。その後、前の工程で軽視された構造の上面を覆うように、窒化チタンなどの金属層が、たとえばＣＶＤ法により形成される。これが絶縁膜ＣＩの上面の少なくとも一部を覆うようにパターニングされることにより、第２の電極ＥＤｍ２が形成される。以上により、本実施の形態の第１例の容量素子ＣＤが形成される。
図４８を参照して、本実施の形態の第２例の半導体装置としての固体撮像素子においては、図４５の第１例の固体撮像素子と同様に、容量素子ＣＤを構成する第１の電極ＥＤｍ１および第２の電極ＥＤｍ２が、いずれも金属層で形成されており、容量素子ＣＤはいわゆるＭＩＭ型の積層構造を有している。
図４８の容量素子ＣＤは、１組の互いに対向する配線層と、当該１組の配線層の間に介在する誘電体層としての層間絶縁膜とにより形成された、フリンジ容量と呼ばれるものである。具体的には、第２の基板Ｐ２の（たとえばシリコン酸化膜からなる）第２の層間絶縁膜ＩＩの一部である層間絶縁膜ＩＩ２を介在するように、層間絶縁膜ＩＩ２の表面側（下側）に複数の配線層ＭＬ４のパターンが、層間絶縁膜ＩＩ２の裏面側（上側）に複数の配線層ＭＬ５のパターンが、それぞれ形成されている。配線層ＭＬ４と配線層ＭＬ５はいずれも上記の配線層ＭＬ１〜ＭＬ３からなる第１の配線層ＭＬａと同様に、一般公知の金属材料（アルミニウムまたはタングステンなど）により形成された、第２の配線層ＭＬｂである。
互いに間隔をあけて複数形成される配線層ＭＬ４のうちの１つに着目すれば、接合面ＪＳに垂直な方向に関してこれの真上（裏面側）には、当該配線層ＭＬ４と平面視において重なるように、配線層ＭＬ５が対向しており、上記配線層ＭＬ４とこれに対向する配線層ＭＬ５との間には第２の層間絶縁膜ＩＩが介在している。
配線層ＭＬ４を（第２の配線層ＭＬｂを構成する１つの層としての）第１の電極ＥＤｍ１とし、配線層ＭＬ５を（上記第２の配線層ＭＬｂを構成する１つの層とは別の第２の配線層ＭＬｂの層としての）第２の電極ＥＤｍ２とし、両電極の間の層間絶縁膜を第１の電極ＥＤｍ１の上面の少なくとも一部を覆う（第２の層間絶縁膜ＩＩを構成する誘電体層としての）層間絶縁膜ＩＩ２とする。このようにすれば、これらは容量素子ＣＤを構成する。
ただし一部の配線層ＭＬ４は、その真上に配置される配線層ＭＬ５との間に介在するコンタクトＣＴ２により、配線層ＭＬ５と電気的に接続される構成であってもよい。
なお、これ以外の図４８に示す本実施の形態の第２例の構成は、図４５に示す本実施の形態の第１例の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
次に、本実施の形態の第２例の半導体装置の製造方法として固体撮像素子の製造方法について図４９〜図５１を用いて説明する。ここでは特に上記第２例の第２の基板Ｐ２の製造方法について説明する。
図４９を参照して、図４６の工程と同様に、支持基板ＳＳの一方の主表面に、シリコン酸化膜などの層間絶縁膜ＩＩ１が形成される。層間絶縁膜ＩＩ上に、たとえば通常のスパッタリング法、写真製版技術、およびエッチングにより、たとえばアルミニウムの薄膜からなる第１の電極ＥＤｍ１が形成される。この第１の電極ＥＤｍ１は図４８の第２の配線層ＭＬｂを構成する複数の（層を有する）配線層のうちの１つの層としての配線層ＭＬ４である。
図５０を参照して、配線層ＭＬ４の上面を覆うように、層間絶縁膜ＩＩ１上に、たとえば通常のＣＶＤ法によりたとえばシリコン酸化膜からなる層間絶縁膜ＩＩ２が形成される。その後、通常の写真製版技術およびエッチング技術により、一部の配線層ＭＬ４の上面に達するように層間絶縁膜ＩＩ２にコンタクトホールが形成される。その後、上記のコンタクトホールの内部を充填するようにたとえばタングステンの薄膜が形成されることにより、コンタクトＣＴ２が形成される。
コンタクトＣＴ２を形成するために除去されることなく、配線層ＭＬ４の上面（の少なくとも一部）を覆うように形成された層間絶縁膜ＩＩ２は、最終的に形成される容量素子ＣＤの誘電体層である。
図５１を参照して、層間絶縁膜ＩＩ２およびコンタクトＣＴ２の上面を覆うように、たとえば通常のスパッタリング法、写真製版技術、およびエッチングにより、たとえばアルミニウムの薄膜からなる第２の電極ＥＤｍ２が形成される。この第２の電極ＥＤｍ２は図４８の第２の配線層ＭＬｂを構成する複数の層の配線層のうちの、上記配線層ＭＬ４とは別の層としての配線層ＭＬ５である。
以上の層間絶縁膜ＩＩ１〜ＩＩ２を合わせたものが、図４８に示す第２の基板Ｐ２側の層間絶縁膜ＩＩ（第２の層間絶縁膜）であり、第２の層間絶縁膜としての層間絶縁膜ＩＩと、これを介在するように複数の配線が積層された第２の配線層ＭＬｂのうち１つの層および別の層として形成される配線層ＭＬ４，ＭＬ５とにより、容量素子ＣＤが形成される。
本実施の形態の第１および第２の遮光膜ＬＳＦ１，ＬＳＦ２も、実施の形態１，２の第１および第２の遮光膜ＬＳＦ１，ＬＳＦ２と同様に容量素子ＣＤへの光の進行を抑制する効果を奏する。また第１および第２の電極がともに金属層として形成される本実施の形態においても、容量素子ＣＤが第２の基板Ｐ２に形成された上で、これがフォトダイオードＰＤの形成される第１の基板Ｐ１に接合されることにより、各構成要素の形成時の処理温度に拘束されることなく、高信頼性の固体撮像素子を形成することができる。
（実施の形態６）
図５２を参照して、本実施の形態の半導体装置としての固体撮像素子においては、第１の基板Ｐ１に形成される第２の遮光膜ＬＳＦ２が、配線層ＭＬ３に加え、配線層ＭＬ１の一部としても形成されている。なお図示されないが、第２の遮光膜ＬＳＦ２は、配線層ＭＬ１の一部としてのみ形成されてもよい。
このように本実施の形態においては、第１の基板Ｐ１において、第１の層間絶縁膜ＩＩを介在するように複数（たとえば３層）の配線層ＭＬ１〜ＭＬ３が積層される第１の配線層ＭＬａのうち、最もフォトダイオードＰＤに近い配線層ＭＬ１の一部が第２の遮光膜ＬＳＦ２として用いられている点において、実施の形態１と異なっている。
なお、これ以外の本実施の形態の構成は、図４に示す実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
次に、本実施の形態の半導体装置の製造方法として固体撮像素子の製造方法について図５３を用いて説明する。ここでは特に第１の基板Ｐ１の製造方法について説明する。
図５３を参照して、実施の形態１の図１６〜図２０と基本的に同様の処理がなされる。すなわち図１６〜図１９に示す各工程と同様の処理がなされた後、層間絶縁膜ＩＩ１が形成され、層間絶縁膜ＩＩ１の上面を覆うように、通常のスパッタリング法、写真製版技術およびエッチングを用いて、配線層ＭＬ１のパターンが形成される。その後、層間絶縁膜ＩＩ１および配線層ＭＬ１を形成する工程と同様に、層間絶縁膜ＩＩ２，ＩＩ３、および配線層ＭＬ２，ＭＬ３が形成される。このようにして第１の層間絶縁膜ＩＩとしての層間絶縁膜ＩＩ１〜ＩＩ３と、層間絶縁膜ＩＩ１〜ＩＩ３を介在するように複数積層される配線層ＭＬ１〜ＭＬ３とが形成される。
ここで、フォトダイオードＰＤに最も近い配線層ＭＬ１の一部が、平面視においてフォトダイオードＰＤと重なるように形成されることにより、配線層ＭＬ１の一部が、第２の遮光膜ＬＳＦ２として形成される。
次に、本実施の形態の作用効果について説明する。
本実施の形態のように、フォトダイオードＰＤに最も近い配線層ＭＬ１の一部として第２の遮光膜ＬＳＦ２が形成されれば、第２の遮光膜ＬＳＦ２からフォトダイオードＰＤまでの距離が遠い場合に比べて、第２の遮光膜ＬＳＦ２において遮光作用により反射した光が再びフォトダイオードＰＤに入射される可能性が高くなる。このためフォトダイオードＰＤに入射される光の利用効率が高まり、フォトダイオードＰＤの光電変換の作用がより高まる。
なお配線層ＭＬ２の一部として第２の遮光膜ＬＳＦ２が形成されてもよく、配線層ＭＬａを構成するすべての配線層ＭＬ１〜ＭＬ３の一部として第２の遮光膜ＬＳＦ２が形成されてもよい。
（実施の形態７）
図５４を参照して、本実施の形態の半導体装置としての固体撮像素子においては、第２の遮光膜ＬＳＦ２が、第１の基板Ｐ１の配線層ＭＬ１の一部として配置されているのに加え、第２の基板Ｐ２の配線層ＭＬ４の一部としても配置されている。つまり本実施の形態では第２の遮光膜ＬＳＦ２が、第１の基板Ｐ１と第２の基板Ｐ２との双方に配置されている。
このように第２の遮光膜ＬＳＦ２は、第１の基板Ｐ１と第２の基板Ｐ２との双方に配置されていてもよい。このようにすれば第２の遮光膜ＬＳＦ２により容量素子ＣＤの方への光の進行を抑制する効果が一層高められる。
最後に、一実施の形態の要点について説明する。
図５５を参照して、一実施の形態の半導体装置としての固体撮像素子の概要は、光電変換が行なわれるフォトダイオードＰＤを有する第１の基板Ｐ１と、フォトダイオードＰＤの光電変換により発生する電荷を蓄える容量素子ＣＤを有する第２の基板Ｐ２とを有している。第１の基板Ｐ１と第２の基板Ｐ２とは一体となるように接合面ＪＳにおいて接合されており、フォトダイオードＰＤと容量素子ＣＤとは接合面ＪＳに垂直な方向に関して互いに対向するように配置されており、容量素子ＣＤは接合面ＪＳから離れた位置にあるように配置されている。第１の基板Ｐ１の、第２の基板Ｐ２との接合面ＪＳには第１の接続部ＪＭＬ１が形成されており、第２の基板Ｐ２の、第１の基板Ｐ１との接合面ＪＳには第２の接続部ＪＭＬ２が形成されている。フォトダイオードＰＤと平面的に重なる領域以外の、複数の第１の接続部ＪＭＬ１に挟まれた第１の間隙部ＧＰ１および、複数の第２の接続部ＪＭＬ２に挟まれた第２の間隙部ＧＰ２は、接合面ＪＳに垂直な方向に関して第１の遮光膜ＬＳＦ１と重なるように配置される。
図５６を参照して、他の実施の形態の半導体装置としての固体撮像素子の概要は、図５５と同様にフォトダイオードＰＤを有する第１の基板Ｐ１と、容量素子ＣＤを有する第２の基板Ｐ２とが接合面ＪＳにおいて接合され、フォトダイオードＰＤと容量素子ＣＤとは互いに対向するように配置されている。接合面ＪＳに垂直な方向に関して第２の遮光膜ＬＳＦ２と重なるように、フォトダイオードＰＤの真下に第２の遮光膜ＬＳＦ２が配置される。
一部上記の記載と重複する部分もあるが、その他の実施の形態に記載された内容の一部を以下に記載する。
（１） 半導体装置は、光電変換が行なわれる複数の受光素子を含む複数の画素の少なくとも一部を構成する第１の基板と、受光素子が供給する電荷を蓄える容量素子を有する第２の基板とを備える。上記第１の基板および第２の基板は一体となるように接合面において互いに接合される。上記受光素子と容量素子とは接合面に垂直な方向に関して互いに対向するように配置される。上記容量素子は第２の基板の接合面から離れた位置にある。上記第１の基板は、受光素子に供給される光を遮光するように、受光素子に対して光が供給される側に配置される受光素子側遮光膜と、第１の基板と第２の基板とを電気的に接続するように第１の基板の接合面に形成される複数の第１の接続部とを含む。上記第２の基板は、第１の接続部と電気的に接続するように第２の基板の接合面に形成される複数の第２の接続部を含む。上記受光素子と平面視において重なる領域以外に存在する、複数の第１の接続部に挟まれた第１の間隙部および複数の第２の接続部に挟まれた第２の間隙部は、第１の基板および第２の基板が接合される接合面に垂直な方向に関して受光素子側遮光膜と重なるように配置される。上記容量素子は、金属層としての第１の電極と、第１の電極の上面の少なくとも一部を覆う誘電体層と、誘電体層の上面の少なくとも一部を覆う金属層としての第２の電極とを有する。
（２） 半導体装置は、光電変換が行なわれる複数の受光素子を含む複数の画素の少なくとも一部を構成する第１の基板と、受光素子が供給する電荷を蓄える容量素子を有する第２の基板とを備える。上記第１の基板および第２の基板は一体となるように接合面において互いに接合される。上記受光素子と容量素子とは接合面に垂直な方向に関して互いに対向するように配置される。上記容量素子は第２の基板の接合面から離れた位置にある。上記接合面に垂直な方向に関して受光素子と重なるように、受光素子より第２の基板側に進む光を遮光する容量素子側遮光膜を有する。上記容量素子側遮光膜は接合面に垂直な方向に関して受光素子と容量素子との間にある。
（３） （２）の半導体装置において、上記第１の基板は、第１の基板と第２の基板とを電気的に接続するように第１の基板の接合面に形成される複数の第１の接続部を含む。上記第２の基板は、第１の接続部と電気的に接続するように第２の基板の接合面に形成される複数の第２の接続部を含む。上記第１の基板は、受光素子に供給される光を遮光するように、受光素子に対して光が供給される側に配置される受光素子側遮光膜を含む。上記受光素子と平面視において重なる領域以外に存在する、複数の第１の接続部に挟まれた第１の間隙部および複数の第２の接続部に挟まれた第２の間隙部は、第１の基板および第２の基板が接合される接合面に垂直な方向に関して受光素子側遮光膜と重なるように配置される。
（４） （２）の半導体装置において、上記容量素子側遮光膜は、第１の基板に配置される。上記第１の基板は、第１の層間絶縁膜と、第１の層間絶縁膜を介在するように複数積層される第１の配線層を含む。複数の第１の配線層のうち最も受光素子に近い第１の配線層の一部が容量素子側遮光膜として用いられる。
（５） （２）の半導体装置において、上記容量素子は、導電性不純物を含む半導体層としての第１の電極と、第１の電極の上面の少なくとも一部を覆う誘電体層と、誘電体層の上面の少なくとも一部を覆う金属層、または導電性不純物を含む半導体層としての第２の電極とを有する。なお上記容量素子は、支持基板内に導電性不純物が拡散された半導体領域としての第１の電極と、第１の電極の上面の少なくとも一部を覆う誘電体層と、誘電体層の上面の少なくとも一部を覆う金属層、または導電性不純物を含む半導体層としての第２の電極とを有してもよい。
（６） （２）の半導体装置において、上記容量素子は、金属層としての第１の電極と、第１の電極の上面の少なくとも一部を覆う誘電体層と、誘電体層の上面の少なくとも一部を覆う金属層としての第２の電極とを有する。
（７） （２）の半導体装置において、上記第２の基板は、第２の層間絶縁膜と、第２の層間絶縁膜を介在するように複数形成される第２の配線層とを含む。複数積層される第２の配線層のうちの１つの第２の配線層としての第１の電極と、第１の電極の上面の少なくとも一部を覆う第２の層間絶縁膜としての誘電体層と、誘電体層の上面の少なくとも一部を覆う、１つの第２の配線層とは別の第２の配線層としての第２の電極とからなる部分が容量素子として用いられる。
（８） 半導体装置の製造方法は、まず光電変換が行なわれる複数の受光素子を含む複数の画素の少なくとも一部を構成する第１の基板が準備される。上記受光素子が供給する電荷を蓄える容量素子を有する第２の基板が準備される。上記第１の基板と第２の基板とが電気的に接続するように接合される。上記第１の基板を準備する工程においては、受光素子が形成され、第１の基板と第２の基板との接合面に第１の接続部が形成される。上記第２の基板を準備する工程においては、支持基板に容量素子が形成され、第２の基板と第１の基板との接合面に第２の接続部が形成される。上記接合する工程においては、第１の基板に形成された第１の接続部と、第２の基板に形成された第２の接続部とが互いに接触するように、第１の基板の接合面と、第２の基板の接合面とが接合される。上記第２の基板に形成される容量素子は第２の基板の接合面から離れた位置に形成される。
（９） （８）の半導体装置の製造方法において、上記第１の基板を準備する工程においては、受光素子に供給される光を遮光するように、受光素子に対して光が供給される側に配置される受光素子側遮光膜がさらに形成される。上記第１および第２の接続部は複数形成される。上記第１の接続部を形成する工程においては、受光素子と平面視において重なる領域以外に存在する、複数の第１の接続部に挟まれた第１の間隙部が、接合する工程において第１の基板および第２の基板が接合される接合面に垂直な方向に関して受光素子側遮光膜と重なるように形成される。上記第２の接続部を形成する工程においては、接合する工程の後に受光素子と平面視において重なる領域以外に存在する、複数の第２の接続部に挟まれた第２の間隙部が、接合する工程において第１の基板および第２の基板が接合される接合面に垂直な方向に関して受光素子側遮光膜と重なるように形成される。
（１０） （８）の半導体装置の製造方法において、接合面に垂直な方向に関して受光素子と重なるように、受光素子より第２の基板側に進む光を遮光する容量素子側遮光膜がさらに形成される。上記容量素子側遮光膜は接合面に垂直な方向に関して受光素子と容量素子との間に形成される。
（１１） （１０）の半導体装置の製造方法において、容量素子側遮光膜は、接合面に垂直な方向に関して受光素子と完全に重なるように形成される。
（１２） （８）の半導体装置の製造方法において、上記第１の基板を準備する工程においては、複数の画素は平面視において格子状に形成される。上記第１および第２の基板を準備する工程において、複数の第１および第２の接続部は、平面視において互いに隣り合う１対の第１の接続部の第１の間隙部、および平面視において互いに隣り合う１対の第２の接続部の第２の間隙部の最短距離のベクトルの方向が、画素の整列する方向に対して斜め方向に延びるように形成される。
（１３） （１０）の半導体装置の製造方法において、上記容量素子側遮光膜は、第１の基板に形成される。
（１４） （１３）の半導体装置の製造方法において、上記第１の基板を準備する工程においては、第１の層間絶縁膜が形成され、第１の層間絶縁膜を介在するように複数積層される第１の配線層がさらに形成される。複数の第１の配線層のうち最も受光素子に近い第１の配線層の一部が容量素子側遮光膜として用いられる。
（１５） （１０）の半導体装置の製造方法において、上記容量素子側遮光膜は、第２の基板に配置される。
（１６） （８）の半導体装置の製造方法において、上記容量素子を形成する工程においては、支持基板内に導電性不純物が拡散された半導体領域としての第１の電極が形成される。上記第１の電極の上面の少なくとも一部を覆う誘電体層が形成される。上記誘電体層の上面の少なくとも一部を覆う金属層、または導電性不純物を含む半導体層としての第２の電極が形成される。
（１７） （８）の半導体装置の製造方法において、上記容量素子を形成する工程においては、導電性不純物を含む半導体層としての第１の電極が形成される。上記第１の電極の上面の少なくとも一部を覆う誘電体層が形成される。上記誘電体層の上面の少なくとも一部を覆う、導電性不純物を含む半導体層としての第２の電極が形成される。
（１８） （８）の半導体装置の製造方法において、上記容量素子を形成する工程においては、導電性不純物を含む半導体層としての第１の電極が形成される。上記第１の電極の上面の少なくとも一部を覆う誘電体層が形成される。上記誘電体層の上面の少なくとも一部を覆う金属層としての第２の電極が形成される。
（１９） （８）の半導体装置の製造方法において、上記容量素子を形成する工程においては、金属層としての第１の電極が形成される。上記第１の電極の上面の少なくとも一部を覆う誘電体層が形成される。上記誘電体層の上面の少なくとも一部を覆う金属層としての第２の電極が形成される。
（２０） （８）の半導体装置の製造方法において、上記第２の基板を準備する工程においては、第２の層間絶縁膜が形成され、第２の層間絶縁膜を介在するように複数積層される第２の配線層が形成される。複数積層される第２の配線層のうちの１つの第２の配線層としての第１の電極と、第１の電極の上面の少なくとも一部を覆う第２の層間絶縁膜としての誘電体層と、誘電体層の上面の少なくとも一部を覆う、１つの第２の配線層とは別の第２の配線層としての第２の電極とからなる部分が容量素子として用いられる。
（２１） 半導体装置は、光電変換が行なわれる複数の受光素子を含む複数の画素の少なくとも一部を構成する第１の基板と、受光素子が供給する電荷を蓄える容量素子を有する第２の基板とを備える。上記第１の基板および第２の基板は一体となるように接合面において互いに接合される。上記受光素子と容量素子とは接合面に垂直な方向に関して互いに対向するように配置される。上記容量素子は第２の基板の接合面から離れた位置にある。上記接合面に垂直な方向に関して受光素子と重なるように、受光素子より第２の基板側に進む光を遮光する容量素子側遮光膜を有する。上記容量素子側遮光膜は接合面に垂直な方向に関して受光素子と容量素子との間にある。容量素子は、金属層としての第１の電極と、第１の電極の上面の少なくとも一部を覆う誘電体層と、誘電体層の上面の少なくとも一部を覆う金属層としての第２の電極とを有する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＤＣ Ａ／Ｄ変換器、ＡＭ１ アンプ、ＡＭ２ カラムアンプ、ＡＲＦ 反射防止膜、ＢＭＬ 埋め込み金属膜、ＣＩ 誘電体層、ＣＴ１，ＣＴ２ コンタクト、ＤＦＲ 不純物拡散領域、ＤＬＲ ダイシングライン領域、ＤＯＴ デジタル信号出力部、ＤＴＲ 溝部、ＥＤｐ１，ＥＤｓ１ 第１の電極、ＥＤｐ２ 第２の電極、ＦＤ フローティングディヒュージョン、ＦＬＴ カラーフィルタ、ＦＯｘ 薄いシリコン酸化膜、ＧＩ ゲート絶縁膜、ＧＰ１ 第１の間隙部、ＨＰＴ ハーフピッチ、ＩＩ，ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４，ＩＩ５ 層間絶縁膜、ＩＭＣ チップ領域、ＪＭＬ１ 第１の接続部、ＪＭＬ２ 第２の接続部、ＪＳ 接合面、ＬＤ 低濃度拡散領域、ＬＭＬ 積層金属膜、ＬＮＳ オンチップレンズ、ＬＳＦ１ 第１の遮光膜、ＬＳＦ２ 第２の遮光膜、ＭＬ１，ＭＬ２，ＭＬ３，ＭＬ４，ＭＬ５ 配線層、ＭＬａ 第１の配線層、ＭＬｂ 第２の配線層、ＮＤ ｎ型拡散領域、ＮＲ ｎ型領域、Ｏｘ 絶縁膜層、Ｐ１ 第１の基板、Ｐ２ 第２の基板、ＰＤ フォトダイオード、ＰＥ 画素、ＰＴ 画素ピッチ、ＰＷＬ ｐ型ウェル領域、ＳＩＳ 半導体基板、ＳＬ 半導体層、ＳＰＴ 分離絶縁膜、ＳＳ 支持基板、ＳＳＬ 下地基板、ＳＷ 半導体ウェハ、ＳＷＩ 側壁絶縁膜、ＴＸ 転送トランジスタ。

Claims (20)

  1. 光電変換が行なわれる複数の受光素子を含む複数の画素の少なくとも一部を構成する第１の基板と、
    前記受光素子が供給する電荷を蓄える容量素子を有する第２の基板とを備え、
    前記第１の基板および前記第２の基板は一体となるように接合面において互いに接合され、
    前記受光素子と前記容量素子とは前記接合面に垂直な方向に関して互いに対向するように配置され、
    前記容量素子は前記第２の基板の前記接合面から離れた位置にあり、
    前記第１の基板は、
    前記受光素子に供給される光を遮光するように、前記受光素子に対して光が供給される側に配置される受光素子側遮光膜と、
    前記第１の基板と前記第２の基板とを電気的に接続するように前記第１の基板の接合面に形成される複数の第１の接続部とを含み、
    前記第２の基板は、
    前記第１の接続部と電気的に接続するように前記第２の基板の接合面に形成される複数の第２の接続部を含み、
    前記受光素子と平面視において重なる領域以外に存在する、複数の前記第１の接続部に挟まれた第１の間隙部および複数の前記第２の接続部に挟まれた第２の間隙部は、前記第１の基板および前記第２の基板が接合される前記接合面に垂直な方向に関して前記受光素子側遮光膜と重なるように配置される、半導体装置。
  2. 前記接合面に垂直な方向に関して前記受光素子と重なるように、前記受光素子より前記第２の基板側に進む光を遮光する容量素子側遮光膜を有し、
    前記容量素子側遮光膜は前記接合面に垂直な方向に関して前記受光素子と前記容量素子との間にある、請求項１に記載の半導体装置。
  3. 前記容量素子側遮光膜は、前記接合面に垂直な方向に関して前記受光素子と完全に重なるように形成される、請求項２に記載の半導体装置。
  4. 複数の前記画素は平面視において格子状に配置されており、
    複数の前記第１および第２の接続部は、平面視において互いに隣り合う１対の前記第１の接続部の前記第１の間隙部、および平面視において互いに隣り合う１対の前記第２の接続部の前記第２の間隙部の最短距離のベクトルの方向が、前記画素の整列する方向に対して斜め方向に延びるように配置される、請求項１に記載の半導体装置。
  5. 前記容量素子側遮光膜は、前記第１の基板に配置される、請求項２に記載の半導体装置。
  6. 前記第１の基板は、
    第１の層間絶縁膜と、
    前記第１の層間絶縁膜を介在するように複数積層される第１の配線層とを含み、
    複数の前記第１の配線層のうち最も前記受光素子に近い前記第１の配線層の一部が前記容量素子側遮光膜として用いられる、請求項５に記載の半導体装置。
  7. 前記容量素子側遮光膜は、前記第２の基板に配置される、請求項２に記載の半導体装置。
  8. 前記容量素子は、
    前記第２の基板を構成する支持基板内に導電性不純物が拡散された半導体領域としての第１の電極と、
    前記第１の電極の上面の少なくとも一部を覆う誘電体層と、
    前記誘電体層の上面の少なくとも一部を覆う金属層、または導電性不純物を含む半導体層としての第２の電極とを有する、請求項１に記載の半導体装置。
  9. 前記容量素子は、
    導電性不純物を含む半導体層としての第１の電極と、
    前記第１の電極の上面の少なくとも一部を覆う誘電体層と、
    前記誘電体層の上面の少なくとも一部を覆う、導電性不純物を含む半導体層、または金属層としての第２の電極とを有する、請求項１に記載の半導体装置。
  10. 前記容量素子は、
    金属層としての第１の電極と、
    前記第１の電極の上面の少なくとも一部を覆う誘電体層と、
    前記誘電体層の上面の少なくとも一部を覆う金属層としての第２の電極とを有する、請求項１に記載の半導体装置。
  11. 前記第２の基板は、
    第２の層間絶縁膜と、
    前記第２の層間絶縁膜を介在するように複数形成される第２の配線層とを含み、
    複数積層される前記第２の配線層のうちの１つの前記第２の配線層としての第１の電極と、
    前記第１の電極の上面の少なくとも一部を覆う前記第２の層間絶縁膜としての誘電体層と、
    前記誘電体層の上面の少なくとも一部を覆う、前記１つの前記第２の配線層とは別の前記第２の配線層としての第２の電極とからなる部分が前記容量素子として用いられる、請求項１に記載の半導体装置。
  12. 光電変換が行なわれる複数の受光素子を含む複数の画素の少なくとも一部を構成する第１の基板と、
    前記受光素子が供給する電荷を蓄える容量素子を有する第２の基板とを備え、
    前記第１の基板および前記第２の基板は一体となるように接合面において互いに接合され、
    前記受光素子と前記容量素子とは前記接合面に垂直な方向に関して互いに対向するように配置され、
    前記容量素子は前記第２の基板の前記接合面から離れた位置にあり、
    前記接合面に垂直な方向に関して前記受光素子と重なるように、前記受光素子より前記第２の基板側に進む光を遮光する容量素子側遮光膜を有し、
    前記容量素子側遮光膜は前記接合面に垂直な方向に関して前記受光素子と前記容量素子との間にある、半導体装置。
  13. 前記容量素子側遮光膜は、前記接合面に垂直な方向に関して前記受光素子と完全に重なるように形成される、請求項１２に記載の半導体装置。
  14. 前記第１の基板は、
    前記第１の基板と前記第２の基板とを電気的に接続するように前記第１の基板の接合面に形成される複数の第１の接続部を含み、
    前記第２の基板は、
    前記第１の接続部と電気的に接続するように前記第２の基板の接合面に形成される複数の第２の接続部を含む、請求項１２に記載の半導体装置。
  15. 複数の前記画素は平面視において格子状に配置されており、
    複数の前記第１および第２の接続部は、平面視において互いに隣り合う１対の前記第１の接続部の第１の間隙部、および平面視において互いに隣り合う１対の前記第２の接続部の第２の間隙部の最短距離のベクトルの方向が、前記画素の整列する方向に対して斜め方向に延びるように配置される、請求項１４に記載の半導体装置。
  16. 前記容量素子側遮光膜は、前記第１の基板に配置される、請求項１２に記載の半導体装置。
  17. 前記容量素子側遮光膜は、前記第２の基板に配置される、請求項１２に記載の半導体装置。
  18. 前記容量素子は、
    前記第２の基板を構成する支持基板内に導電性不純物が拡散された半導体領域としての第１の電極と、
    前記第１の電極の上面の少なくとも一部を覆う誘電体層と、
    前記誘電体層の上面の少なくとも一部を覆う金属層、または導電性不純物を含む半導体層としての第２の電極とを有する、請求項１２に記載の半導体装置。
  19. 前記容量素子は、
    導電性不純物を含む半導体層としての第１の電極と、
    前記第１の電極の上面の少なくとも一部を覆う誘電体層と、
    前記誘電体層の上面の少なくとも一部を覆う、金属層、または導電性不純物を含む半導体層としての第２の電極とを有する、請求項１２に記載の半導体装置。
  20. 光電変換が行なわれる複数の受光素子を含む複数の画素の少なくとも一部を構成する第１の基板を準備する工程と、
    前記受光素子が供給する電荷を蓄える容量素子を有する第２の基板を準備する工程と、
    前記第１の基板と前記第２の基板とを電気的に接続するように接合する工程とを備え、
    前記第１の基板を準備する工程は、
    前記受光素子を形成する工程と、
    前記第１の基板と前記第２の基板との接合面に、第１の接続部を形成する工程とを含み、
    前記第２の基板を準備する工程は、
    支持基板に前記容量素子を形成する工程と、
    前記第２の基板と前記第１の基板との接合面に、第２の接続部を形成する工程とを含み、
    前記接合する工程においては、前記第１の基板に形成された前記第１の接続部と、前記第２の基板に形成された前記第２の接続部とが互いに接触するように、前記第１の基板の前記接合面と、前記第２の基板の前記接合面とを接合し、
    前記第２の基板に形成される前記容量素子は前記第２の基板の前記接合面から離れた位置に形成される、半導体装置の製造方法。
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