JP2000323698A - アクティブマトリクス基板、その製造方法、及び、該基板を用いたイメージセンサ - Google Patents

Abstract

(57)【要約】 【課題】 信号線における信号伝達遅延および画素間の
クロストークの発生を防止することが可能なアクティブ
マトリクス基板、およびその製造方法を、工程数の増加
を伴うことなく提供すること。該アクティブマトリクス
基板を用いてなるイメージセンサを提供すること。 【解決手段】 画素容量電極を兼ねる画素容量配線１４
と信号線１１とは、同一の電極層をパターニングするこ
とにより互いに平行に形成される。すなわち、画素容量
配線１４の形成のために追加の工程を必要としない。ま
た該構成によれば、画素容量配線１４と信号線１１とが
互いに平行であるため信号線における信号伝達遅延およ
び画素間のクロストークの発生を防止することができ
る。該アクティブマトリクス基板は、例えば液晶表示装
置やイメージセンサ等のアクティブマトリクス基板とし
て好適に使用できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば液晶表示装
置やフラットパネル型イメージセンサ等に用いられるア
クティブマトリクス基板に関するものである。さらに
は、該アクティブマトリクス基板を用いたイメージセン
サに関するものである。

【０００２】

【従来の技術】液晶表示装置等に用いられるアクティブ
マトリクス基板は、格子状に配置された複数の信号線と
複数の走査線とからなる電極配線と、上記信号線と走査
線とで囲まれた画素ごとに独立して設けられた画素電
極、およびスイッチング素子等より構成されている。

【０００３】上記スイッチング素子は、二端子型のもの
であればそれぞれ、信号線（または走査線）および画素
電極に、また、三端子型のものであればそれぞれ、信号
線、走査線および画素電極に接続されている。そして、
走査線に所定の電圧信号が入力されるとスイッチング素
子がオンされ、信号線に入力された画像信号（電位）が
各画素電極に書き込まれる。画素電極を選択駆動するス
イッチング素子としては、三端子型のＴＦＴ（薄膜トラ
ンジスタ）素子、二端子型のＭＩＭ（金属−絶縁膜−金
属）素子等が一般に知られている。

【０００４】スイッチング素子としてＴＦＴ素子（以
下、単にＴＦＴと称する）を用いて形成した液晶表示装
置の一部であるアクティブマトリクス基板の一画素は、
図９ないし図１１に示すように、格子状に配置された信
号線１０１・１０１と走査線１０２・１０２とからなる
電極配線と、上記信号線１０１・１０１と走査線１０２
・１０２とで囲まれた画素領域に設けられた画素電極１
０３、およびＴＦＴ１０４等より構成されている。

【０００５】尚、図１０は、図９のＦ−Ｆ’線における
断面図を示し、図１１は、図９のＧ−Ｇ’線における断
面図を示している。

【０００６】また、ＴＦＴ１０４は、走査線１０２に接
続されるゲート電極１０６、信号線１０１に接続される
ソース電極１０７、および、画素電極１０３と、以下に
述べる画素容量（蓄積容量）１０５ａの一方の端子（透
明電極層１１２）に接続されたドレイン電極１０８を有
している。そして、上記の走査線１０２に走査信号が入
力されるとＴＦＴ１０４が駆動され、信号線１０１に入
力された画像信号（ビデオ信号）が、ソース電極１０７
・ドレイン電極１０８を介して画素電極１０３に書き込
まれる。

【０００７】上記のアクティブマトリクス基板におい
て、画素電極１０３に書き込まれた画像信号を保持する
ための画素容量１０５ａは、図１１に示すように、ゲー
ト絶縁膜１１０、並びにゲート絶縁膜１１０を介して対
向配置された画素容量電極（蓄積容量電極）１０５およ
び透明電極層１１２により構成されている。画素容量電
極１０５は、走査線１０２に平行な複数の画素容量１０
５ａを接続する画素容量共通配線（蓄積容量共通配線）
を兼ねており、液晶セルの構成とされた場合に対向基板
（図示せず）上の対向電極と接続される。

【０００８】上記アクティブマトリクス基板の製造工程
は、図１２（ａ）〜（ｈ）、並びに、図１３（ａ）〜
（ｈ）にも示すように、絶縁性の透明基板１０９上に、
ゲート電極１０６および画素容量電極１０５を形成し、
続いて、ゲート絶縁膜１１０、半導体層１１１、ｎ⁺ −
Ｓｉ層（ソース電極１０７およびドレイン電極１０８に
相当）、透明導電層１１２、金属層１１３、保護膜１１
４、層間絶縁膜１１５、画素電極１０３をなす透明導電
層の順に積層・パターニングされてなる。尚、ＴＦＴ１
０４のソース電極１０７に接続するように設けられた透
明導電層１１２および金属層１１３は信号線１０１を構
成する。

【０００９】上記のアクティブマトリクス基板において
は、画素電極１０３は、層間絶縁膜１１５を貫くコンタ
クトホール１１６を介してＴＦＴ１０４のドレイン電極
１０８と接続される。一方、画素電極１０３と、信号線
１０１および走査線１０２（図９参照）とは、層間絶縁
膜１１５により互いに隔てられているため信号線１０１
および走査線１０２に対して画素電極１０３をオーバー
ラップさせることが可能となる（図９および図１０参
照）。この様な構造によると、開口率の向上、信号線１
０１および走査線１０２に起因する電界をシールドする
ことによる液晶の配向不良（ディスクリネーション）の
抑制といった効果があることが知られている。

【００１０】より簡単な形態として、層間絶縁膜１１５
およびその上層の画素電極１０３の形成工程を省き、透
明導電層１１２を画素電極として形成し、透明導電層１
１２上に積層する保護膜１１４に、画素開口を大きく取
る方法もまた一般的である。この構造では、上記の構造
と比べて開口率では劣るものの、より短い工程でアクテ
ィブマトリクス基板を形成できるため、製造コストの面
で有利である。

【００１１】ところで、このように形成されたアクティ
ブマトリクス基板は、液晶表示装置のみならずさまざま
な用途に適用することができる。例えば具体的には、画
素電極１０３上に、さらに、ＰＩＮ接合やショットキー
接合をとる半導体積層素子を形成し、これをフォトダイ
オードとして機能させたフォトセンサを挙げることがで
きる。これは、該ダイオードの他方の端子に所定の直流
電圧（ＤＣ電圧）を印加しておき、光が当たった部分だ
けダイオードの導通性が増し、各画素の画素容量（蓄積
容量）１０５ａに電位データとして蓄えられるというも
のである。

【００１２】また、フォトダイオードの代わりに、光や
エックス線等を直接電荷に変換する変換層を形成し、こ
こで発生した電荷を強電圧によって画素容量１０５ａに
蓄積し、これを順次読み出すタイプのセンサも考えられ
る。これは例えば、特開平４−２１２４５８号公報に記
述されているような形態をとるものであって、変換層に
おいて生成された電荷は画素容量１０５ａに蓄積され、
被写体の形態に応じてそれぞれの画素に電荷としてのデ
ータ（電位データ）が保存される。これを例えば、液晶
表示装置の場合と同様に、順次走査線１０２をスキャン
することにより、走査線１０２によって選択された画素
の保有するデータがアクティブ素子（ＴＦＴ１０４に相
当）を介してデータ線（信号線１０１に相当）に読み出
される。該データ線の他端には、これらデータを信号と
して読み出すためのオペアンプ等の回路が設けられてお
り、センサに映された物体が画像データとして取り出さ
れる。

【００１３】上記例示のセンサの、フォトダイオードや
光電変換層を形成する前の段階であるアクティブマトリ
クス基板部分に関しては、上記液晶表示装置の生産プロ
セスをそのまま展開して、画素容量１０５ａの大きさや
アクティブ素子の時定数等をセンサ用に最適化するだけ
で実現することができるため、生産にあたっては新たな
設備投資等を必要とせず、安価に生産することが可能で
ある。

【００１４】

【発明が解決しようとする課題】例えば、コンピュータ
の表示素子（モニター）として用いられる液晶表示装置
は、その取り扱える情報量として近年ますます多くを求
められており、その要求を満たすために表示素子の大型
化（表示部の大型化）は必須の要件となっている。ま
た、コンピュータのモニターとしての用途のみならず、
ＡＶ（Audio Visual）機器や産業機器等のモニターとし
ても大型液晶表示装置の需要は大きくなるばかりであ
る。さらに、中小型の表示素子においても高精細化の需
要はますます大きくなってきており、設計面でもかなり
の困難が現実のものとなってきている。

【００１５】図９ないし図１１に基づいて具体的に説明
すると、表示素子を大型化すればする程、信号線１０１
や走査線１０２が長くなるので、該配線における信号遅
延は無視出来なくなり、また、中小型の表示素子におい
ても、狭ピッチのなかで高い開口率を確保しようとすれ
ばおのずと配線幅を細くせざるを得ず、その結果、配線
（信号線１０１、走査線１０２）が高抵抗となって、や
はり信号遅延が発生する。

【００１６】そこで上記信号遅延を解消するためには、
該配線の信号遅延性を決定する他のファクターである、
配線間の静電容量を低減することが有効策として考えら
れる。しかしながら、信号線１０１と走査線１０２を隔
てるゲート絶縁膜１１０は、同時にＴＦＴ１０４の特性
を決定したり、画素容量１０５ａを形成する役割も果た
すため、該ゲート絶縁膜１１０の膜厚を薄くして単位面
積当たりの静電容量を小さくする方法は安易に採用する
ことができない。

【００１７】センサ用のアクティブマトリクス基板は、
液晶表示装置用のアクティブマトリクス基板よりもさら
に厳しい要求水準を満たす必要がある。すなわち、上記
説明の信号遅延性の問題に加えて、ノイズの問題が軽視
できなくなる。図９ないし図１１に基づき具体的に説明
すると、画素からの信号読み出しの際に隣接画素（画素
容量電極１０５を共有する画素）の信号に対応したノイ
ズが画素容量電極１０５に重畳され、これが読み出し中
の画素電極１０３との間の静電容量によって信号が画素
間で相互に干渉しあうことで解像度が低下したり、もし
くは画素容量電極１０５と信号線１０１との間の静電容
量が、信号線１０１へのノイズとして現れ、さらに信号
検出用のアンプによって増幅されて正しいデータが得ら
れなくなるという問題が起こる。また一般に、信号を精
度良く取り出すために、より大きな電荷データを画素電
位を上げすぎることなく蓄積することが行われるが、こ
のためには画素容量値を大きくとることが有効である。
しかしながら、画素容量値を大きくとることによって画
素容量共通配線のインピーダンスが大きくなり、上記の
問題がより顕著になるのである。

【００１８】画素容量共通配線のインピーダンスを小さ
く抑えなければならない理由をより詳しく説明する。走
査線と画素容量共通配線とを並行に配置した場合には、
ある特定ラインの走査線を選択した瞬間に、その特定ラ
インにおける画素容量共通配線と容量結合した全画素分
の負荷が、当該１本の画素容量共通配線にかかることに
なる。すなわち、画素に対し電荷を書き込む場合でも読
み出す場合でも、特定ラインの走査線を選択した瞬間
に、当該走査線および画素容量共通配線に対応する各画
素の電位が一斉に変化するため、各画素と静電容量を形
成する画素容量共通配線の電位は、本来の維持すべき電
位に対して大きく揺動される。このように、画素容量共
通配線の揺動する電位は、画素のデータ、すなわち画素
の電位と干渉し合うことによって、クロストークを発生
させる要因となる。

【００１９】また、画素容量共通配線が多数の信号線と
交差し、容量結合されていると、画素容量共通配線の揺
動する電位は、信号線を通る信号にも悪影響を与える。
特に、液晶表示装置のように、多数の信号線が高周波数
で交流駆動される場合、信号線を通る信号が、画素容量
共通配線の揺動する電位から受ける影響は大きくなる。

【００２０】したがって、画素の電位や信号線を通る信
号に悪影響を及ぼさないように、画素容量共通配線の電
位が安定した状態を保つためには、画素容量共通配線を
抵抗値の小さい材料で形成するなどによって、画素容量
共通配線のインピーダンスを極めて小さい値に抑える必
要がある。

【００２１】そこで、画素容量共通配線を通常のように
走査線と平行して配置するのではなく、信号線と平行す
るように配置する構造が考えられた。例えば、SID 98 D
IGEST:pp371-374 (SID: Society for Information Disp
lay)に開示されているＸ線センサ用のアクティブマトリ
クス基板の構成は、図１４および図１５に示すように、
格子状に配設された信号線２０１および走査線２０２に
囲まれて画素が形成され、さらに、画素電極２０３と画
素容量電極２０５とがゲート絶縁膜２１０ｂを介して対
向した構造によりなる画素容量２０５ａ・２０５ａが画
素毎に形成されている。また、画素容量共通配線２０５
ｂは、信号線２０１と平行に配設されている。

【００２２】上記の構成によれば、信号線２０１と画素
容量共通配線２０５ｂとが交差部を持たないため、信号
線２０１にかかる静電容量（負荷容量）を低減すること
ができ、また、画素容量共通配線２０５ｂのインピーダ
ンスも低減することができる。その結果、信号線２０１
における信号遅延性の問題を大きく改善することができ
ると共に、表示装置においてしばしば問題となるクロス
トークの発生を防止することができる。また、センサ用
のアクティブマトリクス基板として用いる場合には、隣
接画素のデータによるノイズによって、解像度が低下す
る現象を防ぐことできる。より具体的には、走査線２０
２により、あるライン（即ち、ＴＦＴ２０４をオンする
走査信号が入力された走査線２０２に平行な画素の並
び）が選択されているときに、画素容量共通配線２０５
ｂに生ずるノイズは、信号線２０１と平行した方向に伝
播することはあっても、同一走査線２０２上の画素方向
には伝播しないため、同時に選択されている画素を通じ
て読み出されるデータへの悪影響は生じない。

【００２３】しかしながら、上記構成のアクティブマト
リクス基板を製造するためには、図１２（ａ）〜（ｈ）
および図１３（ａ）〜（ｈ）にて示したアクティブマト
リクス基板の製造工程と比較して、画素容量共通配線２
０５ｂを形成するまでの、走査線２０２の形成工程（図
１２（ａ）、図１３（ａ）の工程に相当）とゲート絶縁
膜２１０ｂの形成工程（図１２（ｂ）、図１３（ｂ）の
工程に相当）との間に、余分な工程が必要となる。具体
的には、ａ）ゲート絶縁膜２１０ｂを挟んで、画素電極
２０３と対向するように設けられる画素容量電極２０５
としての透明電極膜の形成工程（成膜、フォトリソグラ
フィー、エッチング工程）、ｂ）上記画素容量電極２０
５を形成する前の下層ゲート絶縁膜２１０ａの形成、お
よび、ｃ）金属配線よりなる画素容量共通配線２０５ｂ
と画素容量電極２０５とのコンタクト部分２０５ｃを設
けるための、ゲート絶縁膜２１０ｂの成膜・フォトリソ
グラフィー・エッチング工程である。さらに、上記ゲー
ト絶縁膜２１０ｂに対するパターニングは画素毎に行わ
れる必要があるため高いパターニング精度が要求され、
高価なフォトマスクと綿密な露光条件やエッチング条件
の管理とが必要となる。

【００２４】また、ＴＦＴ２０４を保護するための保護
膜（例えば、図１０における、保護膜１１４に相当する
もの）が形成されていないが、デバイス（Ｘ線センサ
等）の信頼性を向上させるためには、通常有機膜で構成
される層間絶縁膜２１５とＴＦＴ２０４との間に無機の
保護膜を配置することが望ましく、実際に、従来のデバ
イスに用いられるアクティブマトリクス基板では、窒化
珪素などの無機膜が配置されている。したがって、ゲー
ト絶縁膜２１０ｂ形成完了後の工程数は、図９に示す従
来のものとほぼ同じであると言える。

【００２５】したがって、画素容量電極２０５となる透
明電極膜の成膜・パターニング工程、および、ゲート絶
縁膜２１０ｂの成膜・パターニング（エッチング）工程
の増加、並びに、ゲート絶縁膜２１０ｂのパターニング
の精度の分だけコスト高を招来することとなる。また、
量産性との兼ね合いから、中小型の設計ルールが比較的
簡単なアクティブマトリクス基板の製造においては、こ
のような工程増加を伴うプロセスを用いるメリットはな
く、同一の生産ラインでありながらアクティブマトリク
ス基板のサイズによってプロセスをかえて生産しなけれ
ばならないという、ラインの生産性を低下させる新たな
問題が生じる。

【００２６】また、図１０および図１１に示す構成のよ
うに、画素容量電極１０５がゲート絶縁膜１１０の下層
に形成されている場合には、前述したように、層間絶縁
膜１１５およびその上層の画素電極１０３の形成工程を
省き、透明導電層１１２を画素電極として形成する簡便
な方法を採用することができるのに対し、図１４および
図１５に示す構成のように、画素容量共通配線２０５ｂ
がゲート絶縁膜２１０ｂの上層に形成されている場合に
は、上記のような簡便な方法を採用することができな
い。

【００２７】さらに、図１４および図１５に示すアクテ
ィブマトリクス基板では、２μｍ以上の厚みで成膜した
層間絶縁膜２１５（ポリマー）に、補助容量の形成に必
要な大きさの貫通穴を形成している。このようなアクテ
ィブマトリクス基板を液晶表示装置に適用した場合、画
像表示にとって重要な部分（透過型液晶表示装置の場合
には光透過部分）に設けた該貫通穴が、液晶の配向を乱
す結果となるので、コントラストの低下といった表示品
位上の重大な問題を引き起こすおそれがある。

【００２８】一方、特開平３−２８８８２４号公報に
は、トップゲート構造（正スタガー構造）のＴＦＴをス
イッチング素子とするアクティブマトリクス基板におい
て、層間絶縁膜の上層に画素電極を配置して、高開口率
化を図ると共に、補助容量配線を信号線に平行に配置す
る構成が開示されている。また、ＴＦＴの半導体層およ
び容量用下部電極を多結晶シリコン薄膜のパターニング
等で形成し、ゲートバス配線、ゲート電極および容量用
上部電極も多結晶シリコン薄膜のパターニング等で形成
し、補助容量は、容量用下部電極と容量用上部電極とを
絶縁膜を介して対向させることによって形成されてい
る。

【００２９】しかしながら、このような構成は、アモル
ファスシリコン型ＴＦＴを備えたアクティブマトリクス
基板に適用することができない。なぜなら、多結晶シリ
コン薄膜をアモルファスシリコン薄膜に置き換えること
によって、容量用下部電極と容量用上部電極との少なく
とも一方をアモルファスシリコンで形成すると、安定し
た容量特性が得られなくなるためである。より具体的に
は、アモルファスシリコンが多結晶シリコンより導電率
が低く、しかも電圧によって容量が変動しやすいからで
ある。

【００３０】また、アモルファスシリコン型ＴＦＴを備
えたアクティブマトリクス基板には、正スタガー構造で
はなく、逆スタガー構造を採用する方が、アクティブマ
トリクス基板に照射される光に起因した、ＴＦＴのリー
ク電流発生を抑えやすい。

【００３１】本発明は、上記問題点を解決するためにな
されたものであって、その目的は、工程数の増加を伴う
ことなく、信号線における信号伝達遅延および画素間の
クロストークの発生を防止することが可能なアクティブ
マトリクス基板、およびその製造方法を提供することに
ある。さらには、該アクティブマトリクス基板を用いて
なるイメージセンサを提供することにある。

【００３２】

【課題を解決するための手段】本発明に係るアクティブ
マトリクス基板は、上記の課題を解決するために、格子
状に配された複数の走査線および信号線により形成され
る画素毎に画素電極が設けられ、上記走査線と信号線と
の交差部近傍に位置し、走査線、信号線および、画素電
極それぞれに接続されたスイッチング素子と、上記画素
電極との間に蓄積容量を形成すべく設けられた蓄積容量
電極と、信号線と平行に配された蓄積容量共通配線とを
備えたアクティブマトリクス基板において、上記信号線
と、蓄積容量電極および蓄積容量共通配線とが、同一の
電極層をパターニングすることにより形成されているこ
とを特徴としている。

【００３３】上記の構成によれば、信号線を形成する際
に、同時に蓄積容量電極と蓄積容量共通配線とを形成す
ることができるので、工程数の増加（ひいてはアクティ
ブマトリクス基板の製造コストの増加）を招来すること
なく、信号線と平行な蓄積容量共通配線を有するアクテ
ィブマトリクス基板を提供することができる。

【００３４】より具体的には例えば、従来の液晶表示装
置（信号線と蓄積容量共通配線とが直交するもの）の生
産ラインをプロセスの変更なく使用して、高性能な液晶
表示装置またはセンサ用等アクティブマトリクス基板を
製造することができるので、新たな設備投資が不要な上
に、ラインの生産性を低下させる懸念もない。

【００３５】また、上記構造のアクティブマトリクス基
板を用いて、例えば液晶表示装置やイメージセンサ等の
デバイスを構成すれば、信号線が交差する線は走査線の
みとすることができ（すなわち、蓄積容量共通配線と信
号線とが交差しないので）、ノイズや信号伝達の遅延な
どを有効に防止することができる。これにより、画素の
充電をより高速に行うことができる。さらに、１本の蓄
積容量共通配線を共有する複数画素にわたってスイッチ
ング素子が同時にオンする瞬間がないため、クロストー
ク等を防ぐことができる。

【００３６】すなわち、工程数の増加を伴うことなく、
信号線における信号伝達遅延および画素間のクロストー
クの発生を防止することが可能なアクティブマトリクス
基板を提供することができる。

【００３７】上述のように、信号線における信号伝達遅
延を防止できるのは、従来と違って、信号線が蓄積容量
共通配線と交差しなくなった分、信号線と他の配線との
間の静電容量が小さくなり、その結果、信号線の時定数
を小さく抑えることができるためである。

【００３８】ところで、従来の液晶表示装置でもよく行
われているように、信号線に加える信号の振幅を小さく
抑えることができるように、画素電極に対向して配置さ
れる対向電極および蓄積容量共通配線に、信号線と逆位
相で一定振幅の信号を供給することがある。この場合、
蓄積容量共通配線における信号遅延も問題となってい
た。

【００３９】しかし、走査線のオフ電位にも、蓄積容量
共通配線に供給する信号と同位相で同じ振幅の信号を重
畳する、いわゆるフローティングゲート駆動を行うの
で、本発明の場合、交差し合う走査線と蓄積容量共通配
線との電圧差は、常に一定となる。

【００４０】すなわち、蓄積容量共通配線から見れば、
時定数を増加させる容量成分は、浮遊容量以外には無い
ことになるので、蓄積容量共通配線における信号遅延
は、ほとんどゼロになるという効果も得られる。

【００４１】なお、蓄積容量電極と蓄積容量共通配線と
は、同一の電極層をパターニングし、隣合う画素の蓄積
容量電極同士を接続する配線として、蓄積容量共通配線
を形成することもできるし、画素毎に独立して形成した
蓄積容量電極の上に、複数の画素に共通する蓄積容量共
通配線を積層して形成することもできる。

【００４２】前者の場合には、信号線を単層構造とすれ
ば、信号線と、蓄積容量電極および蓄積容量共通配線と
を、同一の電極層のパターニングにより形成することが
できる。また、後者の場合には、信号線を二層から成る
積層構造とすれば、信号線の下層と蓄積容量電極とを、
同一の電極層のパターニングにより形成し、信号線の上
層と蓄積容量共通配線とを、同一の電極層のパターニン
グにより形成することによって、信号線と、蓄積容量電
極および蓄積容量共通配線とを同時進行で形成すること
ができるので、上述した本発明の効果は変わりなく得ら
れるものである。

【００４３】本発明に係るアクティブマトリクス基板
は、格子状に配された複数の走査線および信号線により
形成される画素領域毎に画素電極が設けられ、上記走査
線、信号線および画素電極のそれぞれに接続されたスイ
ッチング素子と、上記画素電極との間に蓄積容量を形成
すべく設けられた蓄積容量電極と、該蓄積容量電極に接
続され、信号線と平行に配された蓄積容量共通配線とを
備えたアクティブマトリクス基板において、上記信号線
と蓄積容量電極とが、同一の電極層をパターニングする
ことにより形成されていてもよい。

【００４４】上述したとおり、蓄積容量電極と蓄積容量
共通配線とは、同一の電極層をパターニングし、隣合う
画素の蓄積容量電極同士を接続する配線として、蓄積容
量共通配線を形成することもできるし、画素毎に独立し
て形成した蓄積容量電極の上に、複数の画素に共通する
蓄積容量共通配線を積層して形成することもできる。

【００４５】いずれにしても、信号線と少なくとも蓄積
容量電極とを、同一の電極層のパターニングにより形成
する構成とすれば、従来の製造工程をそのまま利用し
て、前述と同様の作用効果を得ることができる。

【００４６】本発明に係るアクティブマトリクス基板
は、上記の課題を解決するために、上記蓄積容量電極が
透明電極膜であってもよい。

【００４７】上記の構成によれば、例えばアクティブマ
トリクス基板を液晶表示装置用に使用した場合では、画
素の開口率を低下させることがない。また、該アクティ
ブマトリクス基板をイメージセンサ用に使用した場合に
は、該イメージセンサの透明基板と変換層との間の遮光
エリアを少なくすることができるので、イメージセンサ
全体に光を照射する方法による変換層のリフレッシュを
効率的におこなうことができる。

【００４８】また、蓄積容量共通配線も透明電極膜とす
れば、画素の開口率がさらに向上するので、上記の効果
を大きくすることができる。

【００４９】本発明に係るアクティブマトリクス基板
は、上記の課題を解決するために、上記スイッチング素
子の上層を覆う絶縁膜を介して、上記画素電極と蓄積容
量電極とが対向配置されていてもよい。

【００５０】上記の構成によれば、画素電極、スイッチ
ング素子の上層を覆う絶縁膜、および、蓄積容量電極と
によって蓄積容量が形成される。すなわち、特別な工程
（例えば、画素電極と蓄積容量電極との間に別に誘電層
を形成する工程）を追加することなく、容易に蓄積容量
を形成することができ、アクティブマトリクス基板の生
産性を向上させることができる。

【００５１】本発明に係るアクティブマトリクス基板
は、上記の課題を解決するために、上記画素電極と上記
絶縁膜との間に層間絶縁膜を有し、該層間絶縁膜に設け
られたコンタクトホールを介して上記画素電極と蓄積容
量電極とが対向配置されていてもよい。

【００５２】上記の構成によれば、画素電極と電極線
（走査線、信号線、接続電極等の、画素電極より下層に
配される電極配線を指す）との間に、絶縁膜に加えてさ
らに層間絶縁膜が追加されることにより、画素電極と電
極線とは、互いの影響を低減することができる。また、
蓄積容量の大きさは、層間絶縁膜に設けられるコンタク
トホールの大きさにより制御されるので、パターニング
容易な層間絶縁膜を用いることにより、蓄積容量値の制
御を容易、かつ精確に行うことができる。

【００５３】本発明に係るアクティブマトリクス基板の
製造方法は、上記の課題を解決するために、上記の構成
を有するアクティブマトリクス基板の製造方法であっ
て、上記信号線と、蓄積容量電極および蓄積容量共通配
線とを、同一の電極層をパターニングすることにより形
成する工程を含むことを特徴としている。

【００５４】上記の方法によれば、信号線を形成する際
に、同時に蓄積容量電極と蓄積容量共通配線とを形成す
ることができるので、工程数の増加を招来することな
く、信号線と平行な蓄積容量共通配線を有するアクティ
ブマトリクス基板を提供することができる。より具体的
には例えば、従来の液晶表示装置（信号線と蓄積容量共
通配線とが直交するもの）の生産ラインをプロセスの変
更なく使用して、高性能な液晶表示装置またはセンサ用
等アクティブマトリクス基板を製造することができるの
で、新たな設備投資が不要な上に、ラインの生産性を低
下させる懸念をなくすことができる。

【００５５】本発明に係るイメージセンサは、上記の課
題を解決するために、上記の構成を有するアクティブマ
トリクス基板と、入射した電磁放射線を電荷に変換する
変換部と、該電荷を蓄積した蓄積容量を形成するための
バイアス電圧印加手段とを有することを特徴としてい
る。

【００５６】上記の構成によれば、イメージセンサに入
射した電磁放射線は、変換部において電荷に変換され、
続いて該電荷が静電容量（蓄積容量）として蓄積され
る。一般にイメージセンサは、蓄積容量やノイズに対す
る要求水準が高いが、上記のアクティブマトリクス基板
を備えたイメージセンサにおいては、静電容量として蓄
積された信号の読み出し特性に影響を与えない程度にこ
れらを抑えることができる。また、イメージセンサのア
クティブマトリクス基板を製造する際には、新たな工程
を追加する必要がなく、また、従来の液晶表示装置（信
号線と蓄積容量共通配線とが直交するもの）の生産ライ
ンをプロセスの変更なく使用することができる。したが
って、新たな設備投資、ラインの生産性の低下を招来す
ることなく該イメージセンサを提供することができる。

【００５７】また、蓄積容量電極を透明電極膜で構成し
たアクティブマトリクス基板を使用すれば、該イメージ
センサの透明基板と変換層との間の遮光エリアを少なく
することができるので、イメージセンサ全体に光を照射
する方法による変換層のリフレッシュを効率的におこな
うことができる。

【００５８】また、蓄積容量共通配線も透明電極膜で構
成したアクティブマトリクス基板を使用すれば、遮光エ
リアがより少なくなるので、上記の効果を大きくするこ
とができる。

【００５９】さらに、スイッチング素子の上層を覆う絶
縁膜を介して、画素電極と蓄積容量電極とが対向配置さ
れている構成を有するアクティブマトリクス基板を使用
すれば、新たな工程を追加することなくイメージセンサ
を製造することができ、該構成を前提に、上記画素電極
と絶縁膜との間に層間絶縁膜を有し、該層間絶縁膜に設
けられたコンタクトホールにおいて上記画素電極と蓄積
容量電極とが対向配置されている構成のアクティブマト
リクス基板を使用すれば、画素電極と電極線（走査線、
信号線、接続電極等の、画素電極より下層に配される電
極配線を指す）間の影響が低減され、また、蓄積容量値
が精確に制御されてなるイメージセンサを提供すること
ができる。

【００６０】本発明に係るアクティブマトリクス基板
は、上記の課題を解決するために、格子状に配された複
数の走査線および信号線により形成される画素領域毎に
画素電極が設けられ、上記走査線、信号線および画素電
極のそれぞれに接続されたスイッチング素子と、蓄積容
量の形成に供される蓄積容量電極と、該蓄積容量電極に
接続され、信号線と平行に配された蓄積容量共通配線と
を備えたアクティブマトリクス基板において、上記蓄積
容量は、上記画素電極と蓄積容量電極との間に形成さ
れ、かつ上記走査線と蓄積容量電極とが、同一の電極層
をパターニングすることにより形成されていてもよい。

【００６１】上記の構成によれば、信号線と、蓄積容量
電極および蓄積容量共通配線とが、同一の電極層をパタ
ーニングすることにより形成されていることを特徴とす
るアクティブマトリクス基板と同じメリットを得ること
ができる。

【００６２】すなわち、信号線の静電容量が減少するの
で、Ｓ／Ｎ比が向上すると共に、信号線における信号遅
延が小さくなる。また、蓄積容量共通配線を介した信号
のクロストークによる解像度の低下を防げる上、蓄積容
量共通配線にかかる負荷が著しく減少するため、信号の
精度を向上させるために、蓄積容量共通配線のインピー
ダンスを減らそうとする設計上の負担も極めて少なくて
済む。

【００６３】その上、従来の液晶表示装置用のアクティ
ブマトリクス基板の製造装置を、小規模なパターン設計
変更をするだけで、そのまま用いることができるので、
コスト的に極めて有利である。

【００６４】また、画素電極と蓄積容量を形成する蓄積
容量電極と走査線とを、同一層で形成するタイプのアク
ティブマトリクス基板は、蓄積容量電極を大面積に形成
して、画素容量値の大きなイメージセンサを構成するの
に有利である。なぜなら、走査線および蓄積容量電極を
形成した後に、絶縁膜を介して画素電極を上層として形
成することになるので、画素電極上に変換層を積層する
ことによって形成される画素電極の開口面積は、蓄積容
量電極がたとえ遮光性を有していたとしても、その影響
を受けないからである。

【００６５】画素容量値の大きなイメージセンサは、変
換層にＸ線が照射されることによって生成された電荷を
効率良く集めることができ、また、画素電位が異常に上
昇してスイッチング素子から電荷が漏れたり、スイッチ
ング素子自体が破壊されたりする不具合を防止すること
ができる。

【００６６】また、上記蓄積容量電極との間で蓄積容量
を形成する画素電極を、蓄積容量電極と絶縁層（例え
ば、ゲート絶縁膜）を挟むように、画素電極とは別に設
けられた導電体層に置き換えてもよい。

【００６７】すなわち、本発明のアクティブマトリクス
基板を、「格子状に配された複数の走査線および信号線
により形成される画素領域毎に画素電極が設けられ、上
記走査線、信号線および画素電極のそれぞれに接続され
たスイッチング素子と、蓄積容量の形成に供される蓄積
容量電極と、該蓄積容量電極に接続され、信号線と平行
に配された蓄積容量共通配線とを備えたアクティブマト
リクス基板において、上記蓄積容量電極と絶縁層を挟ん
で設けられた導電体層を備え、上記蓄積容量は、上記導
電体層と蓄積容量電極との間に形成され、かつ上記走査
線と蓄積容量電極とが、同一の電極層をパターニングす
ることにより形成されている」構成としてもよい。

【００６８】また、本発明のアクティブマトリクス基板
の構成は、ボトムゲート構造のスイッチング素子を採用
する場合に好適である。

【００６９】さらに、本発明のアクティブマトリクス基
板の構成は、アモルファスシリコン型薄膜トランジスタ
（ａ−Ｓｉ型ＴＦＴ）をスイッチング素子として採用す
る場合に好適である。

【００７０】本発明に係るアクティブマトリクス基板
は、上記の課題を解決するために、さらに、信号線と画
素電極とが、同一の導電層をパターニングすることによ
り形成されていてもよい。

【００７１】上記の構成によれば、走査線および蓄積容
量電極と、信号線および画素電極とが、それぞれ同一の
層で形成されているので、走査線および蓄積容量電極を
同時進行で形成した後に、信号線および画素電極を再び
同時進行で形成することができる。この結果、従来のア
クティブマトリクス基板の製造装置を用いながら、より
少ない工程数で、コストパフォーマンスの一層優れたア
クティブマトリクス基板を得ることができる。

【００７２】本発明に係るアクティブマトリクス基板
は、上記の課題を解決するために、さらに、上記画素電
極を最上層に配置する層間絶縁膜を備えていてもよい。

【００７３】上記の構成によれば、画素電極をアクティ
ブマトリクス基板の最上層に配置することによって、走
査線、信号線および蓄積容量共通配線の上層に、画素電
極を配置することができるので、画素の開口面積を飛躍
的に大きく設定することができる。すなわち、隣り合う
画素同士で、それぞれの画素電極間に間隙を形成するの
に必要な領域を除く全ての領域を画素の開口部とするこ
とができる。

【００７４】したがって、上記のアクティブマトリクス
基板に変換層を積層してイメージセンサを構成した場
合、イメージセンサでは、画素電極と変換層とが接する
領域が画素の開口部となるので、変換層で発生した電荷
を最大効率で、画素電極に収集することができる。

【００７５】さらに、画素の開口率を十分大きくするこ
とができるため、イメージセンサのみならず、液晶表示
装置にも好適なアクティブマトリクス基板を提供するこ
とができる。

【００７６】本発明に係るアクティブマトリクス基板
は、上記の課題を解決するために、格子状に配された複
数の走査線および信号線により形成される画素領域毎に
画素電極が設けられ、上記走査線、信号線および画素電
極のそれぞれに接続されたスイッチング素子と、上記画
素電極との間に蓄積容量を形成すべく設けられた蓄積容
量電極と、該蓄積容量電極に接続され、信号線と平行に
配された蓄積容量共通配線とを備えたアクティブマトリ
クス基板において、上記走査線と画素電極とが、同一の
電極層をパターニングすることにより形成されていても
よい。

【００７７】このような構成によっても、信号線と、蓄
積容量電極および蓄積容量共通配線とが、同一の電極層
をパターニングすることにより形成されていることを特
徴とするアクティブマトリクス基板と同じメリットを得
ることができる。

【００７８】その上、走査線および画素電極の層の上に
ゲート絶縁膜を成膜し、スイッチング素子、信号線、蓄
積容量電極および蓄積容量共通配線を形成して保護膜を
成膜した後、保護膜とゲート絶縁膜とを、同じフォトマ
スク等を用いて同時にパターニングし、画素電極の開口
部を形成することができる。

【００７９】したがって、上記のように、走査線と画素
電極とを同一の電極層のパターニングによって形成する
構成の場合、同じフォトマスクを用いることによるコス
ト削減効果と、保護膜とゲート絶縁膜とを別工程でパタ
ーニングしなくて済むことによるコスト削減効果とが得
られるため、製造コストを大幅に削減することができ
る。

【００８０】しかも、保護膜のパターニング工程に至る
まで、画素電極をゲート絶縁膜で保護しておくことがで
きるので、画素電極の表面が汚染されにくい。この結
果、上記構成のアクティブマトリクス基板に変換層を積
層してイメージセンサを構成する場合、画素電極の開口
部上に変換層を安定して成膜することができるので、高
性能で製造の歩留りが良いイメージセンサを得ることが
できる。

【００８１】本発明に係るアクティブマトリクス基板
は、上記の課題を解決するために、さらに、信号線と蓄
積容量電極とが、同一の導電層をパターニングすること
により形成されていてもよい。

【００８２】上記の構成によれば、走査線および画素電
極と、信号線および蓄積容量電極とが、それぞれ同一の
層で形成されているので、走査線および画素電極を同時
進行で形成した後に、信号線および蓄積容量電極を再び
同時進行で形成することができる。この結果、従来のア
クティブマトリクス基板の製造装置を用いながら、より
少ない工程数で、コストパフォーマンスの一層優れたア
クティブマトリクス基板を得ることができる。

【００８３】本発明に係るアクティブマトリクス基板
は、上記の課題を解決するために、上記導電層が、画素
電極の画素開口部を被覆するようにパターニングされて
いてもよい。

【００８４】上記の構成によれば、変換層を画素電極と
直接接触しない状態で積層させることができるので、画
素電極の形成材料が、変換層の物性との相性による制約
を受けずに済む。したがって、走査線および画素電極を
形成する電極層の形成材料の選択肢が広がる。一方、上
記導電層は、変換層の物性との相性が良く、かつ表面状
態の劣化しにくい材料、例えばＩＴＯ（Indium Tin Oxi
de）等で形成すればよい。

【００８５】こうして、画素電極の上に変換層を積層し
た場合のように、開口部で露出した画素電極の表面が酸
化し、変換層との導通が十分取れなくなるといった不具
合が起きるおそれが無くなる。

【００８６】本発明に係るアクティブマトリクス基板
は、上記の課題を解決するために、格子状に配された複
数の走査線および信号線により形成される画素領域毎に
設けられた第１の画素電極と、上記走査線、信号線およ
び第１の画素電極のそれぞれに接続されたスイッチング
素子と、上記第１の画素電極に接続された第２の画素電
極と、上記第２の画素電極との間に蓄積容量を形成すべ
く設けられた蓄積容量電極と、該蓄積容量電極に接続さ
れ、信号線と平行に配された蓄積容量共通配線とを備
え、上記走査線と第２の画素電極とが、同一の電極層を
パターニングすることにより形成されている構成であっ
てもよい。

【００８７】このような構成によっても、信号線と、蓄
積容量電極および蓄積容量共通配線とが、同一の電極層
をパターニングすることにより形成されていることを特
徴とするアクティブマトリクス基板と同じメリットを得
ることができる。

【００８８】また、蓄積容量が小さくて済む場合には、
第２の画素電極の面積を小さく設定できるため、走査線
と同じ金属等の非透光性材料で第２の画素電極を形成し
たとしても、遮光領域の面積を最小限に抑えることがで
きる。さらに、第１の画素電極は、ＩＴＯのような透光
性材料で形成すればよいので、開口部を大きく取った透
過型の液晶表示装置に適したアクティブマトリクス基板
を得ることができる。

【００８９】さらに、第１の画素電極をＩＴＯのような
安定な物質で形成できるので、上記構成のアクティブマ
トリクス基板をイメージセンサに適用する場合、第１の
画素電極上に変換層を安定して積層することができる。

【００９０】また、変換層が光照射によるリフレッシュ
動作を必要とする場合であっても、上述したとおり、遮
光領域の面積が最小限に抑えられているため、変換層に
所望の方向から、十分な光量を与えることができる。

【００９１】本発明に係るアクティブマトリクス基板
は、上記の課題を解決するために、さらに、信号線と、
第１の画素電極と、蓄積容量電極とが、同一の導電層を
パターニングすることにより形成されていてもよい。

【００９２】上記の構成によれば、走査線および第２の
画素電極と、信号線、第１の画素電極および蓄積容量電
極とが、それぞれ同一の層で形成されているので、走査
線および第２の画素電極を同時進行で形成した後に、信
号線、第１の画素電極および蓄積容量電極を再び同時進
行で形成することができる。この結果、従来のアクティ
ブマトリクス基板の製造装置を用いながら、より少ない
工程数で、コストパフォーマンスの一層優れたアクティ
ブマトリクス基板を得ることができる。

【００９３】本発明に係るアクティブマトリクス基板
は、上記の課題を解決するために、さらに、上記第１の
画素電極とスイッチング素子とを接続する接続電極を備
え、上記信号線と、接続電極と、蓄積容量電極とが、同
一の導電層をパターニングすることにより形成されてい
てもよい。

【００９４】上記の構成によれば、第１の画素電極は、
接続電極を介してスイッチング素子と導通を取ることが
できるので、例えば、第１の画素電極を最上層に配置
し、第１の画素電極と接続電極との間に絶縁層を設ける
ことができる。これにより、走査線、信号線および蓄積
容量共通配線の上層に、第１の画素電極を配置すること
ができるので、画素の開口面積を飛躍的に大きく設定し
たアクティブマトリクス基板を作製することができる。

【００９５】また、走査線および第２の画素電極と、信
号線、接続電極および蓄積容量電極とが、それぞれ同一
の層で形成されているので、走査線および第２の画素電
極を同時進行で形成した後に、信号線、接続電極および
蓄積容量電極を再び同時進行で形成することができる。
この結果、従来のアクティブマトリクス基板の製造装置
を用いながら、より少ない工程数で、コストパフォーマ
ンスの一層優れたアクティブマトリクス基板を得ること
ができる。

【００９６】本発明に係るアクティブマトリクス基板
は、上記の課題を解決するために、上記導電層が、透光
性を有していてもよい。

【００９７】上記の構成によれば、既に説明したよう
に、第２の画素電極が遮光性を有していたとしても、蓄
積容量の形成に必要な面積で形成されればよいので、第
２の画素電極が形成されていない領域を画素の開口部と
することができる。この開口部に透光性を有する導電層
が成膜されるので、透光性の開口部が形成されることに
なる。

【００９８】この結果、透過型の液晶表示装置に適した
アクティブマトリクス基板を得ることができると共に、
このアクティブマトリクス基板をイメージセンサに適用
する場合、変換層に所望の方向から、十分な光量を与え
ることができ、変換層を光照射によりリフレッシュする
ことができる。

【００９９】本発明に係るアクティブマトリクス基板
は、上記の課題を解決するために、さらに、上記第１の
画素電極と蓄積容量電極とが、上記保護膜を介して蓄積
容量を形成している構成であってもよい。

【０１００】上記の構成によれば、前述の蓄積容量電極
は、第２の画素電極との間に蓄積容量を形成すべく設け
られていたので、蓄積容量電極が、保護膜を介して第１
の画素電極との間にも蓄積容量を形成する構成とするこ
とにより、画素の蓄積容量を二重に形成することができ
る。

【０１０１】この結果、走査線と同一の電極層で形成さ
れる不透光性の第２の画素電極を小面積で形成しても、
必要な蓄積容量を得ることができるので、上記構成のア
クティブマトリクス基板は、開口面積の大きな透過型の
液晶表示装置を構成することができる。

【０１０２】さらに、イメージセンサのように、極めて
大きな蓄積容量が必要とされる場合でも、その必要な蓄
積容量を容易に形成することができる。

【０１０３】本発明に係るアクティブマトリクス基板
は、上記の課題を解決するために、さらに、上記上記第
１の画素電極を最上層に配置する層間絶縁膜を備えてい
る構成であってもよい。

【０１０４】上記の構成によれば、第１の画素電極をア
クティブマトリクス基板の最上層に配置することによ
り、走査線、信号線および蓄積容量共通配線の上層に、
第１の画素電極を配置することができるので、画素の開
口面積を飛躍的に大きく設定することができる。すなわ
ち、隣り合う画素同士で、それぞれの第１の画素電極間
に間隙を形成するのに必要な領域を除く全ての領域を画
素の開口部とすることができる。

【０１０５】したがって、上記のアクティブマトリクス
基板に変換層を積層してイメージセンサを構成した場
合、イメージセンサでは、第１の画素電極と変換層とが
接する領域が画素の開口部となるので、変換層で発生し
た電荷を最大効率で、第１の画素電極に収集することが
できる。

【０１０６】また、画素の開口率を十分大きくすること
ができるので、イメージセンサのみならず、液晶表示装
置にも好適なアクティブマトリクス基板を提供すること
ができる。

【０１０７】本発明に係るアクティブマトリクス基板
は、上記の課題を解決するために、上記走査線に、陽極
酸化が施されていてもよい。

【０１０８】上記の構成によれば、走査線と他の配線と
の絶縁性の信頼性が向上する。これにより、アクティブ
マトリクス基板の製造の歩留りを向上させることができ
ると共に、走査線の絶縁不良に起因する線欠陥のような
重大欠陥の発生を、より確実に防止することができる。

【０１０９】一方、走査線と同一の電極層をパターニン
グすることにより形成される蓄積容量電極や、画素電
極、あるいは第２の画素電極には、陽極酸化を施さない
ことが好ましい。これにより、蓄積容量を形成する画素
電極と蓄積容量電極との間に設ける絶縁層、または蓄積
容量を形成する第２の画素電極と蓄積容量電極との間に
設ける絶縁層を、例えばゲート絶縁膜の単層にすること
ができる。この結果、誘電率を大きくすることができる
ので、単位面積あたりの静電容量を大きくすることがで
き、より小さな面積で大きな補助容量を得ることができ
る。

【０１１０】本発明に係るアクティブマトリクス基板の
製造方法は、上記の課題を解決するために、格子状に配
された複数の走査線および信号線により形成される画素
領域毎に画素電極が設けられ、上記走査線、信号線およ
び画素電極のそれぞれに接続されたスイッチング素子
と、上記画素電極との間に蓄積容量を形成すべく設けら
れた蓄積容量電極と、該蓄積容量電極に接続され、信号
線と平行に配された蓄積容量共通配線とを備えたアクテ
ィブマトリクス基板の製造方法において、(1) 基板上に
電極層を成膜し、該電極層のパターニングにより、走査
線と画素電極とを形成する工程と、(2) ゲート絶縁膜を
積層する工程と、(3) 上記信号線、スイッチング素子、
蓄積容量電極、蓄積容量共通配線を形成した後、保護膜
を成膜する工程と、(4) 上記ゲート絶縁膜および保護膜
を同時にパターニングして、画素電極の開口部を形成す
る工程とを含むことを特徴としている。

【０１１１】上記の構成によれば、走査線を形成する際
に、同時に画素電極を形成することができると共に、そ
の他の工程についても、従来のアクティブマトリクス基
板の製造工程をそのまま適用することができる。したが
って、従来の液晶表示装置（信号線と蓄積容量共通配線
とが直交するもの）の生産ラインをプロセスの変更なく
使用して、信号線と平行な蓄積容量共通配線を有する高
性能な液晶表示装置またはセンサ用等アクティブマトリ
クス基板を製造することができるので、新たな設備投資
が不要な上に、ラインの生産性を低下させる懸念もな
い。

【０１１２】しかも、走査線および画素電極の層の上に
ゲート絶縁膜を成膜し、スイッチング素子、信号線、蓄
積容量電極および蓄積容量共通配線を形成して保護膜を
成膜した後、保護膜とゲート絶縁膜とを、同じフォトマ
スク等を用いて同時にパターニングし、画素電極の開口
部を形成することができるので、同じフォトマスクを用
いることによるコスト削減効果と、保護膜とゲート絶縁
膜とを別工程でパターニングしなくて済むことによるコ
スト削減効果とが得られ、製造コストを大幅に削減する
ことができる。

【０１１３】さらに、保護膜のパターニング工程に至る
まで、画素電極をゲート絶縁膜で保護しておくことがで
きるので、画素電極の表面が汚染されにくい。この結
果、画素電極の開口部上に変換層を積層してイメージセ
ンサを構成する場合、変換層を安定して成膜することが
でき、高性能のイメージセンサを高歩留りで製造するこ
とができる。

【０１１４】本発明に係るイメージセンサは、上記の課
題を解決するために、上記構成のアクティブマトリクス
基板と、入射した電磁放射線を電荷に変換する変換部
と、該電荷を蓄積した蓄積容量を形成するためのバイア
ス電圧印加手段とを有することを特徴としている。

【０１１５】上記のように構成したイメージセンサは、
既に説明したとおりの作用効果を奏するものである。

【０１１６】

【発明の実施の形態】〔実施の形態１〕本発明の実施の
一形態について、図１ないし図３に基づいて説明する。
尚、本実施の形態にかかるアクティブマトリクス基板
は、図１２（ａ）〜（ｈ）および図１３（ａ）〜（ｈ）
に示すアクティブマトリクス基板の製造プロセスを流用
できることを特徴のひとつとしており、同図を適宜参照
しながら特に異なる点につき説明を行うものとする。ま
た、本実施の形態にかかるアクティブマトリクス基板を
なす各層の材料や加工方法等は、従来公知のものを流用
することができるため、これらに関する詳細な説明は省
略する。

【０１１７】図１および図２に示すように、本実施の形
態にかかるアクティブマトリクス基板は、格子状に配設
された信号線１１・１１および走査線１２・１２に囲ま
れて各画素（画素領域）が形成され、また、該信号線１
１および走査線１２の交差部の近傍にはスイッチング素
子としてのＴＦＴ１３が形成されている。

【０１１８】信号線１１・１１と平行に配された画素容
量配線（蓄積容量共通配線）１４は、該信号線１１の伸
長方向に並ぶ各画素に形成された複数の画素容量（蓄積
容量）１４ａを接続する画素容量共通配線であり、例え
ば、液晶表示装置に用いられる場合には、対向基板の共
通電極（図示せず）に接続される。また、画素容量配線
１４はコンタクトホール１５において、保護膜（絶縁
膜）２７を介して画素電極１６と対向し、上記の画素容
量１４ａを形成する。すなわち、画素容量配線１４は、
上記共通配線としてのみならず、画素容量１４ａを構成
する電極の一方（画素容量電極）としても機能してい
る。

【０１１９】さらに、以下の製造工程の記載においても
触れるように、金属配線２６ｃおよび透明電極２５ｃよ
りなる画素容量配線１４は、該信号線１１をなす金属配
線２６ａおよび透明電極２５ａの形成時に、同時にパタ
ーニング形成される。すなわち、画素容量配線１４をな
す金属配線２６ｃと信号線１１をなす金属配線２６ａと
は同一の層に由来し、また、画素容量配線１４をなす透
明電極２５ｃと信号線１１をなす透明電極２５ａとは同
一の層に由来している。

【０１２０】次に、図３（ａ）〜（ｈ）に基づいて、本
実施の形態にかかるアクティブマトリクス基板の製造工
程について具体的に説明する。図３（ａ）に示すよう
に、ガラス等の絶縁性の透明基板２０上に、金属膜を成
膜した後、フォトリソグラフィー、およびドライエッチ
ングもしくはウェットエッチングにより、ＴＦＴ１３の
ゲート電極２１および走査線１２（図１参照）を形成す
る。ここで、従来のアクティブマトリクス基板（以下、
従来品と称する）では、金属膜より画素容量配線１０５
も同時に形成しているが（図１２（ａ）および図１３
（ａ）参照）、本実施の形態では、これをこの段階で形
成しない。

【０１２１】次に、ゲート絶縁膜２２、半導体層２３
（アモルファスシリコン層）、および、ｎ⁺ −Ｓｉ層２
４（ｎ⁺ −アモルファスシリコン層）を連続して積層し
た後に、図３（ｂ）に示すようにパターニングする。
尚、ｎ⁺ −Ｓｉ層２４は、後にＴＦＴ１３のソース電極
２４ａおよびドレイン電極２４ｂとなる。これらの層の
積層・パターニングの方法、並びに、形成パターンは従
来品と同様にすれば良い。

【０１２２】具体的には、積層された膜（層）の内、半
導体層２３およびｎ⁺ −Ｓｉ層２４に関しては、半導体
層２３の残すべき形状に応じて同時にパターニングすれ
ば良く、ＴＦＴ１３のチャネル部となる部分のｎ⁺ −Ｓ
ｉ層２４のギャップはまだ形成しない。続いて、ゲート
絶縁膜２２のパターニングが行われるが、該パターニン
グは、端子近傍の走査線１２（図１参照）と外部とのコ
ンタクト部分を設けるためや、画素容量配線１４（図１
および図２参照）への信号供給に必要なコンタクト部分
（例えば、対向基板の共通電極とのコンタクト部分）を
設けるための工程であって、図３には図示しない。

【０１２３】次に、透明電極層（電極層）２５および金
属層（電極層に相当、パターニング後の形状のみ図示）
を連続して積層した後、まず金属層をパターニングす
る。そして、図３（ｃ）に示すように、該金属層のパタ
ーニングにより金属配線２６ａ・２６ｂ・２６ｃが形成
される。続いて、透明電極層２５のパターニングが行わ
れ、図３（ｄ）に示すように、透明電極２５ａ・２５ｂ
・２５ｃが形成される。透明電極２５ａおよび金属配線
２６ａは信号線１１に相当し、透明電極２５ｂおよび金
属配線２６ｂは、後述するコンタクトホール１８を介し
てＴＦＴ１３と画素電極１６とを接続する接続電極に相
当し、また、透明電極２５ｃおよび金属配線２６ｃは画
素容量配線１４に相当する。

【０１２４】尚、上記の配線やパターンを二層の積層構
造としているのは、積層時のダスト等による断線に対す
る冗長としての効果や、上層の金属層をパターニングす
る際の透明電極層２５へのダメージ防止等を目的とした
ものであり、場合によっては単層構造で形成することも
できる。単層構造とする場合には、その構成材料は特に
限定されない。また、場合によっては、透明電極層２５
を上層に、金属層を下層にして形成してもよい。本実施
の形態では、画素容量配線１４が２層構造となっている
ことで、透明電極膜単層で形成されている場合と比較し
て、該配線の抵抗値を低く抑えることもできる。

【０１２５】また、ＴＦＴ１３と画素電極１６との接続
のためのコンタクト部が、透明電極２５ｂにより形成さ
れているのは、コンタクトホール１８を形成する工程
（後述する）における膜のダメージが金属層より透明電
極層の方が少なく、より良好なコンタクト特性がとれる
ためである。

【０１２６】続いて、図３（ｅ）に示すように、後にＴ
ＦＴ１３となるトランジスタ部において、金属配線２６
ａ・２６ｂおよび透明電極２５ａ・２５ｂをマスクとし
てｎ ⁺ −Ｓｉ層２４のエッチングを行い、ＴＦＴ１３の
チャネルを形成する。次に、図３（ｆ）に示すように、
むき出しになった半導体層２３を保護するための保護膜
２７を積層し、画素電極１６とのコンタクト部における
保護膜２７をエッチングによって除去する。

【０１２７】尚、このＴＦＴ１３のように、ゲート電極
２１の上層に、半導体層２３を介してソース電極２４ａ
およびドレイン電極２４ｂが配置された構造は、逆スタ
ガー構造（またはボトムゲート構造）と呼ばれている。

【０１２８】さらに、図３（ｇ）に示すように、層間絶
縁膜２８を成膜し、コンタクト部（コンタクトホール１
５・１８に相当）における層間絶縁膜２８のパターニン
グを行う。尚、従来品の製造工程では、図１２（ｇ）に
示すように、層間絶縁膜１１５に設けられるコンタクト
部は、ＴＦＴ１０４と画素電極１０３との接続のための
コンタクトホール１１６を設けるのみであったが、本実
施の形態においては、後述する画素容量１４ａ形成部位
となるコンタクトホール１５も同時に設けている。

【０１２９】続いて、図３（ｈ）に示すように、層間絶
縁膜２８の上層に画素電極１６となる透明電極層を形成
し、パターニングすることにより本実施の形態にかかる
アクティブマトリクス基板が製造される。画素電極１６
は、保護膜２７および層間絶縁膜２８を貫くコンタクト
ホール１８を介してＴＦＴ１３のドレイン電極２４ｂと
接続される。

【０１３０】また、層間絶縁膜２８に設けられたコンタ
クトホール１５においては、画素容量配線１４と画素電
極１６とが保護膜２７をはさんで対向配置されており、
画素容量配線１４を成す金属配線２６ｃ、画素電極１
６、および、保護膜２７によって蓄積容量が形成され、
これが各画素の画素容量１４ａとなる。

【０１３１】画素容量の大きさは、層間絶縁膜２８に設
けられたコンタクトホール１５の大きさ（すなわち、画
素容量１４ａにおいて、保護膜２７に接触する画素電極
１６の面積）によって決定される。上記層間絶縁膜２８
のパターニング方法は該絶縁膜２８の材質等によって異
なるが、一般には、ａ）ポリイミド系の樹脂よりなる場
合には、エッチングによって、また、ｂ）アクリル系樹
脂よりなる場合には、フォトリソプロセスによって行わ
れるが、いずれの方法によってもパターン精度は充分高
く、画素容量値の制御を容易、かつ精確に行うことがで
きる。

【０１３２】上記構造のアクティブマトリクス基板で
は、信号線１１・走査線１２と画素電極１６との間に
は、層間絶縁膜２８が形成されているため、信号線１１
・走査線１２に対して画素電極１６をオーバーラップさ
せることが可能となり、開口率の向上、信号線１１に起
因する電界をシールドすることによる液晶の配向不良の
抑制等の効果がある。また、保護膜２７は、ゲート絶縁
膜２２と膜厚・材質とも略同じであってよく、画素容量
１４ａを形成する上で、保護膜２７の形成工程に特に変
更を有することはない。

【０１３３】ところで、従来は電極線（信号線、走査
線、画素容量配線等）の上層に、保護膜のみを介して導
電膜（具体的には画素電極を指す）を形成することはな
かったため、各電極線のエッジ部分での保護膜のクラッ
クについては注意されていなかった。そのため電極線は
タクト時間重視でテーパが急峻であることが多く、上層
の導電膜が電極線のエッジにかかる断面構成とすると、
リーク不良が発生する可能性が高い。ところが、本実施
の形態では、図２に示すように、画素電極１６が保護膜
２７を挟んで電極線と接するのは、コンタクトホール１
５の部分だけであるため、エッジ部のクラックにおける
リーク欠陥の心配がない。また、コンタクトホール１５
のテーパ部では液晶層の層厚が変わるため、液晶分子の
配向乱れが生じやすいが、これによる光漏れは、下層に
配された画素容量配線１４（正確には、金属配線２６
ｃ）により遮光されるため、表示上不具合は生じない。

【０１３４】上記説明のように、従来品の製造工程と全
く同じプロセスで、単にパターンを一部変更するだけ
で、信号線１１と平行な画素容量配線１４を有するアク
ティブマトリクス基板を実現できる。すなわち、工程数
の増加（ひいてはアクティブマトリクス基板の製造コス
トの増加）を招来することなく、ノイズや信号遅延性の
発生を防止することが可能なアクティブマトリクス基板
を提供することができる。また、従来の液晶表示装置の
生産ラインをプロセスの変更なく使用して、高性能な液
晶表示装置またはセンサ用アクティブマトリクス基板を
製造することができるので、新たな設備投資が不要な上
に、ラインの生産性を低下させる懸念もない。

【０１３５】上記構造のアクティブマトリクス基板にお
いては、上述したように、画素容量配線１４が交差する
線は走査線１２のみであることから画素容量配線１４の
時定数が極めて小さくなり、ノイズや信号伝達の遅延な
どを著しく減少させることができる。この結果、本発明
のアクティブマトリクス基板をイメージセンサに適用し
た場合には、イメージセンサのＳ／Ｎ比を大きく向上さ
せることができる。

【０１３６】すなわち、画素容量配線１４を信号線１１
と並行に配置すると、一本の画素容量配線１４と容量結
合される駆動中の画素は、当該画素容量配線１４と選択
された走査線１２との交差部に位置する１つの画素のみ
となる。この結果、ある走査線１２が選択された瞬間に
おける、画素容量配線１４の電位の揺動は、１つの画素
の電位の変化から影響を受けるに過ぎないので、極めて
小さいものとなる。

【０１３７】また、画素容量配線１４は、非選択の走査
線１２などとも容量結合しているので、選択された画素
の電荷は、非選択の走査線１２と画素容量配線１４とで
形成される他の静電容量にも再分配される形で移動する
ことになる。これによっても、画素容量配線１４の電位
は、揺動が小さくなり、しかも直ちに正常な電圧状態に
復帰することができる。

【０１３８】さらに、画素容量配線１４は信号線１１と
交差していないので、非選択の走査線１２と画素容量配
線１４とで形成される静電容量は、信号線１１から影響
を受けない。この結果、非選択の走査線１２と画素容量
配線１４とで形成される静電容量が、信号の読み出しや
書き込みを行っている画素の電位に悪影響を及ぼすこと
がない。

【０１３９】このように、従来と異なり、画素容量配線
１４の電位を安定に保つために、画素容量配線１４全体
を低抵抗にする必要や、画素容量配線１４の入力端から
見た画素容量配線１４のインピーダンスを抑える工夫を
する必要が、非常に少なくて済む。

【０１４０】さらに、信号線１１に加える信号の振幅を
小さく抑える目的で、図示しない対向電極および画素容
量配線１４に、信号線１１に加えられる信号と逆位相の
一定振幅を有する信号を供給することがあるが、この場
合、走査線１２のオフ電位にもこれと同振幅・同位相の
信号を重畳させる、いわゆるフローティングゲート駆動
を行うので、画素容量配線１４と走査線１２の電圧差は
常に一定である。すなわち、画素容量配線１４側からみ
れば、時定数を増加させる容量成分は、浮遊容量を除い
てはなく、実際の信号伝達の遅延はほとんどゼロである
といえる。また、前述のように、１本の画素容量配線１
４を共有する複数画素にわたって複数のＴＦＴ１３（一
つのみ図示）が、同時にオンする瞬間がないため、クロ
ストークなどの懸念がない。

【０１４１】一方、図１４および図１５にて示した従来
のアクティブマトリクス基板においては、画素容量配線
２０５が信号線２０１と平行に配置されてはいるが、画
素容量配線２０５ｂの形成のために、余分な工程が必要
となる。具体的には、ａ）画素容量電極２０５としての
透明電極膜の形成工程、および、ｂ）画素容量配線２０
５ｂと画素容量電極２０５とのコンタクト部分を設ける
ための、ゲート絶縁膜２１０ｂの成膜・フォトリソグラ
フィー・エッチング工程である。さらに、ゲート絶縁膜
２１０ｂに対するパターニングには高いパターニング精
度が要求され、高価なフォトマスクと綿密な露光条件や
エッチング条件の管理とが必要となる。したがって、コ
スト高を招来することとなる。

【０１４２】尚、本実施の形態では、画素電極１６は透
明電極層より形成されているが、特にこれに限定される
ものではなく、例えば、反射型の液晶表示装置の構成基
板として使用される場合には、画素電極を金属膜で形成
してもよい。

【０１４３】また、開口率や画素電極１６の占める面積
に対する要求が小さい場合には、画素電極の外周をさら
に小さくして信号線１１・走査線１２と画素電極１６と
の重なりを無くすようにすると、信号線１１と画素電極
１６との間、および、走査線１２と画素電極１６との間
に発生する寄生容量の問題は解決される。

【０１４４】さらに、上記寄生容量が問題とならない場
合は、層間絶縁膜２８を形成する必要はなく、該層間絶
縁膜２８の成膜・パターニングにかかる工程を削減する
ことができる。

【０１４５】〔実施の形態２〕本発明の他の実施の形態
について、図４に基づいて説明すれば、以下の通りであ
る。尚、説明の便宜上、上記実施の形態１にて示した各
部材と同一の機能を有する部材には、同一の符号を付記
し、その説明を省略する。

【０１４６】本実施の形態にかかるアクティブマトリク
ス基板と、上記実施の形態１にかかるアクティブマトリ
クス基板との相違点は画素容量配線の構成にある。具体
的には、図４に示すように本実施の形態においては、蓄
積容量電極を兼ねる画素容量配線（蓄積容量共通配線）
が透明電極（透明電極膜）２５ｃ単層により構成されて
いる。つまり、本実施の形態の画素容量配線は、該信号
線１１をなす透明電極２５ａの形成時に、同時にパター
ニング形成される。本構成によれば、画素容量配線が透
明電極２５ｃ単層により構成されているために、上記実
施の形態１の構成と比較して画素の開口率をさらに向上
させることができる。尚、図４は、上記実施の形態１を
表す図１のＡ−Ａ”における断面図に対応するものであ
る。

【０１４７】本実施の形態にかかるアクティブマトリク
ス基板の製造工程は、上記実施の形態１にて示した製造
工程（図３（ａ）〜図３（ｈ）参照）において、透明電
極層（電極層）２５上に積層された金属層を、金属配線
２６ｃをさらに取り除くようにパターニングすれば良い
だけであるので、工程数の増加を招来することがない。

【０１４８】また、画素容量配線が画素の開口率の妨げ
とならないので、必要に応じて画素容量値（言い換えれ
ば、保護膜（絶縁膜）２７を介して画素電極１６と対向
する透明電極２５ｃの面積）を大きくすることができ、
例えば、信号線１１と画素電極１６との間の寄生容量に
起因するクロストークなどが発生するおそれがある場合
でも、対策を容易に講ずることができる。

【０１４９】また最近では、コスト削減等の理由で、信
号線１１自体を透明電極２５ａのみの単層構造とする場
合もあるが、この場合でも、画素容量配線を透明電極２
５ｃで形成することができることに変わりはなく、同様
に適用できる。

【０１５０】尚、画素容量配線を透明電極２５ｃで構成
すると金属配線と比較して抵抗値が大きくなる場合があ
るが、必要に応じて画素容量電極（蓄積容量電極）とし
ての機能も有する透明電極２５ｃの画素容量値を調整す
れば不具合は生じない。

【０１５１】〔実施の形態３〕本発明のさらに他の実施
の形態について、主に図５および図６に基づいて説明す
れば、以下の通りである。尚、説明の便宜上、上記実施
の形態にて示した各部材と同一の機能を有する部材に
は、同一の符号を付記し、その説明を省略する。

【０１５２】本実施の形態にかかるフラットパネル型Ｘ
線センサ（以下、単にＸ線センサと称する）のアクティ
ブマトリクス基板は、図５および図６に示すように、格
子状に配設された信号線１１・１１および走査線１２・
１２に囲まれて各画素が形成され、また、該信号線１１
および走査線１２の交差部の近傍にはスイッチング素子
としてのＴＦＴ１３が形成されている。また、各画素に
は、画素容量配線（蓄積容量共通配線）としての透明電
極（透明電極膜）２５ｄ、画素電極１６および、層間絶
縁膜２８を貫くコンタクトホール１５ａが形成されてい
る。コンタクトホール１５ａにおいては、透明電極２５
ｄと画素電極１６とが保護膜（絶縁膜）２７を介して対
向配置されて画素容量（蓄積容量）３０ａが形成されて
いる。すなわち透明電極２５ｄは、上記実施の形態と同
様、画素容量配線および画素容量電極（蓄積容量電極）
として機能している。

【０１５３】また、透明電極２５ｄは、上記実施の形態
２と同様、図３（ｃ）に示した透明電極層（電極層）２
５をパターニングすることにより信号線１１の下層をな
す透明電極２５ａと同時に形成されている。

【０１５４】尚、図５のＣ−Ｃ’における断面構造は、
図１のＡ−Ａ’における断面構造と同一であるため図示
しない。また、上記アクティブマトリクス基板の積層構
造（各層の積層の順番）は、上記実施の形態１および２
と同一であり、一部の層のパターニング形状を変更する
だけであるため、製造工程に関する説明は省略する。

【０１５５】上記のＸ線センサは、上記アクティブマト
リクス基板上に、さらに変換層（変換部）３１および共
通電極層（バイアス電圧印加手段）３２が順次積層され
ることにより構成されている（図６参照）。変換層３１
は、例えばＸ線等のエネルギーを受けることにより電子
−正孔対が発生するものであれば、特に限定されるもの
ではなく、具体的には例えば、ａ−Ｓｅや、Ｃｄ・Ｔａ
等、半導体が適当な層厚に積層されたものを挙げること
ができる。また場合によっては、画素間の漏れ電流の抑
制策等を講じるために、これらをｐｉｎ接合やショット
キー接合を構成すべく適当な薄膜の積層体として構成し
ても良い。

【０１５６】次に、上記のＸ線センサの動作を簡単に説
明する。Ｘ線センサの上方（すなわち、共通電極層３２
側）からＸ線が入射されると、該Ｘ線のエネルギーによ
って変換層３１において電子−正孔対が発生する。共通
電極層３２には、ある一定のバイアス電圧が加えられて
おり、また、透明電極２５ｄは一定電位に固定されてい
るため、上記の電子−正孔対は、それぞれバイアスに引
っ張られるように移動し、画素容量３０ａに電荷が蓄積
される。そして、画素容量３０ａに蓄積された電荷は、
走査線１２により選択されたＴＦＴ１３を介して信号線
１１より読み出される。

【０１５７】Ｘ線から変換された電荷を効率よく集め、
また、画素電位が異常に上昇してＴＦＴ１３から該電荷
が漏れたり、ＴＦＴ１３自体を破壊することを防止する
ために、本実施の形態のアクティブマトリクス基板では
画素容量値（より具体的には、透明電極２５ｄと画素電
極１６との対向面積）を非常に大きくしている。

【０１５８】ところで、Ｘ線センサにおいては、透過型
液晶表示装置の場合程には開口率を大きくすることが求
められない場合が多いため、画素容量配線および画素容
量電極を構成する材料は特に限定されず、場合によって
は金属配線とすることも出来る。

【０１５９】しかしながら、変換層３１の性質によって
は、画素容量３０ａに蓄積された電荷を読み出した後に
も微小電荷が変換層３１に残留して、信号の精度が低下
したり、分極が発生して変換層３１そのものの信頼性が
低下する場合があり、これを防止するためには、例えば
一定の周期（例えば、読み出しフレーム間毎）で、Ｘ線
センサ全体に光を照射して変換層３１をリフレッシュす
る（電荷をディスチャージする）方法が採用される。こ
の場合、Ｘ線の照射方向とは反対側から光を照射するこ
とが望ましいので、透明基板２０と変換層３１との間に
遮光エリアが少ない方が良い。本実施の形態では、画素
容量配線（画素容量電極も兼ねる）が透明電極２５ｄで
形成されているため透明基板２０と変換層３１との間の
遮光エリアを極めて小さくすることが出来る。

【０１６０】〔実施の形態４〕本発明のさらに他の実施
の形態について、主に図７および図８に基づいて説明す
れば、以下の通りである。尚、説明の便宜上、上記実施
の形態にて示した各部材と同一の機能を有する部材に
は、同一の符号を付記し、その説明を省略する。

【０１６１】本実施の形態にかかるＸ線センサと、上記
実施の形態３にかかるＸ線センサとの主要な相違点は、
画素容量配線および画素容量の構成にある。具体的に
は、透明電極（透明電極膜）２５ｄ上に金属配線２６ｄ
が形成され、該透明電極２５ｄが画素容量電極（蓄積容
量電極）として、また、該金属配線２６ｄが画素容量配
線（蓄積容量共通配線）として機能している。これらの
画素容量配線および画素容量電極は、信号線１１と同一
の層より構成されている。具体的には、信号線１１の上
層をなす金属配線２６ａと画素容量配線として機能する
金属配線２６ｄとが同一の金属層をパターニングするこ
とにより形成されており、また、信号線１１の下層をな
す透明電極２５ａと画素容量電極として機能する透明電
極２５ｄとが同一の透明電極層（電極層）２５（図３
（ｃ）参照）をパターニングすることにより形成されて
いる。

【０１６２】なお、本実施の形態の構成においては、少
なくとも、信号線１１の下層をなす透明電極２５ａと画
素容量電極として機能する透明電極２５ｄとが同一層で
形成されていればよく、本発明の効果を達成するにあた
って、信号線１１の上層をなす金属配線２６ａを形成す
ることは必須ではない。すなわち、前述したように、信
号線１１は、場合によっては単層構造であっても構わな
い。

【０１６３】また、上記実施の形態１でも述べたよう
に、上層の画素電極１６が電極線のエッジにかかる断面
構成とすると、リーク（ショート）不良が発生する可能
性が高いため、層間絶縁膜２８における、画素容量（蓄
積容量）３０ｂ・３０ｂを形成するためのコンタクトホ
ール１５ｂ・１５ｂは、金属配線２６ｄのエッジを避け
るように２分割されて配置されている。そして、画素容
量３０ｂ・３０ｂは、画素電極１６、保護膜（絶縁膜）
２７および、透明電極２５ｄによって平坦に構成されて
いる。

【０１６４】尚、図７のＥ−Ｅ’における断面構造は、
図１のＡ−Ａ’における断面構造と同一であるため図示
しない。また、上記アクティブマトリクス基板の積層構
造は、上記実施の形態１および２と同一であり、一部の
層のパターニング形状を変更するだけであるため、製造
工程に関する説明は省略する。

【０１６５】本実施の形態にかかるＸ線センサによれ
ば、画素容量配線が金属配線２６ｄであるため、画素容
量配線を透明電極で形成する場合と比較して、その抵抗
値を充分に小さくすることができる。また、画素容量電
極が透明電極２５ｄで形成されているために、Ｘ線の照
射方向とは反対側から光を照射して変換層３１を容易に
リフレッシュすることができる。

【０１６６】また、上記実施の形態３および４にかかる
Ｘ線センサに用いられるアクティブマトリクス基板はい
ずれも、通常の液晶表示装置の生産プロセスをそのまま
展開して、画素容量の大きさや、アクティブ素子（スイ
ッチング素子）の時定数等をセンサ用に最適化するだけ
で、容易に実現することができるため、生産にあたって
は、新たな設備投資等を必要とせず、安価に生産するこ
とが可能である。

【０１６７】また、信号線１１と画素容量配線とが交差
部を持たないため、該信号線１１の負荷容量が激減し、
ノイズや、信号の伝達遅延の発生を大幅に抑制すること
ができるのみならず、画素容量配線のインピーダンスも
低減することができる。さらに、走査線１２があるライ
ンを選択している時に画素容量配線に生じるノイズは、
信号線１１の方向に伝播することはあっても走査線１２
の方向に伝播することがないため、同時に選択されてい
る画素を通じて読み出されるデータへの干渉は生じな
い。

【０１６８】尚、Ｘ線センサの構造は上記例示のものに
限られるものではなく、例えば、Ｘ線を一旦可視光に変
換して、これをフォトダイオードで読み出す方法を利用
するものであってもよい。この場合例えば、Ａ）一旦画
素容量に蓄積された電荷を走査線からの信号に応じて放
電し、初期の電荷量との差を読み出す、Ｂ）フォトダイ
オードを流れた電流が画素容量に蓄積されて、これを読
み出す、等の幾つかの方法があり、いずれもＸ線のエネ
ルギーを直接的に電荷へ変換する方法とはアクティブマ
トリクス基板上の積層構造は異なるが、画素電極より下
層の構造は同一であるため共通のアクティブマトリクス
基板を使用することができる。

【０１６９】また、上記変換層３１として、放射線電荷
変換膜のかわりに光導電膜を使用すれば、Ｘ線等のイメ
ージセンサとしてではなく、可視光、赤外光等の電磁放
射線対応イメージセンサとして使用できる。

【０１７０】〔実施の形態５〕本発明の他の実施の形態
について、図１６ないし図１９に基づいて説明する。
尚、本実施の形態にかかるアクティブマトリクス基板
は、図１２（ａ）〜（ｈ）および図１３（ａ）〜（ｈ）
に示すアクティブマトリクス基板の製造プロセスを流用
できることを特徴のひとつとしており、同図を適宜参照
しながら特に異なる点につき説明を行うものとする。ま
た、本実施の形態にかかるアクティブマトリクス基板を
なす各層の材料や加工方法等は、従来公知のものを流用
することができるため、これらに関する詳細な説明は省
略する。

【０１７１】図１６および図１７に示すように、本実施
の形態にかかるアクティブマトリクス基板は、格子状に
配設された信号線１１・１１および走査線１２・１２に
囲まれて各画素（画素領域）が形成され、また、該信号
線１１および走査線１２の交差部の近傍にはスイッチン
グ素子としてのＴＦＴ１３が形成されている。

【０１７２】信号線１１・１１と平行に配された画素容
量配線（蓄積容量共通配線）１４は、該信号線１１の延
伸方向に並ぶ各画素に形成された複数の画素容量（蓄積
容量、補助容量）１４ａを接続する画素容量共通配線で
あり、例えば、液晶表示装置に用いられる場合には、対
向基板の共通電極（図示せず）に接続される。また、画
素容量配線１４はコンタクトホール４０において画素容
量電極４１に電気的に接続され、その画素容量電極４１
が、図１７に示すように、ゲート絶縁膜４２を介して画
素電極４３に対向配置されることで、画素容量電極４１
と画素電極４３とにより上記の画素容量１４ａを形成し
ている。

【０１７３】さらに、以下の製造工程の記載においても
触れるように、上記画素容量電極４１は、上記走査線１
２と同一の層を同時にパターニングすることによって形
成されている。

【０１７４】次に、図１８（ａ）〜（ｇ）に基づいて、
本実施の形態にかかるアクティブマトリクス基板の製造
工程について具体的に説明する。

【０１７５】図１８（ａ）に示すように、ガラス等の絶
縁性の透明基板５０上に例えばＴａから成る金属膜５１
（電極層に相当）を成膜した後、フォトリソグラフィ
ー、およびドライエッチングもしくはウェットエッチン
グにより、ＴＦＴ１３のゲート電極２１および走査線１
２（図１６参照）と、上記画素容量電極４１とを同時に
形成する（図１８（ｂ））。このように、ゲート電極２
１を含む走査線１２と画素容量電極４１とは、同一層で
ある金属膜５１のパターニングによって、同時に形成さ
れ、画素容量電極４１は上記画素電極４３の下層となる
べき部分に形成されている。

【０１７６】続いて、ゲート電極２１および走査線１２
を電源の陽極に電気的に接続した状態で、ゲート電極２
１および走査線１２に陽極酸化を施し、ゲート電極２１
および走査線１２の上部に陽極酸化膜４４を形成する
（図１８（ｃ））。尚、ゲート電極２１および走査線１
２と同一層で形成した画素容量電極４１には陽極酸化膜
は形成されない。これは、画素容量電極４１は、それぞ
れの画素毎に独立した島状パターンとなっており、電気
的に外部回路と接続されていないので、走査線１２が電
源の陽極に接続されることによって陽極酸化が施される
間にも、画素容量電極４１は変化を起こさないためであ
る。

【０１７７】次に、図１８（ｃ）に示すように、ゲート
絶縁膜４２、半導体層５２、およびｎ⁺ −Ｓｉ層５３を
連続して積層した後に、パターニングする。尚、ｎ⁺ −
Ｓｉ層５３は、後にＴＦＴ１３のソース電極５３ａおよ
びドレイン電極５３ｂとなる。これらの層の積層・パタ
ーニングの方法、並びに、形成パターンは従来品と同様
にすれば良い。

【０１７８】具体的には、積層された膜（層）の内、半
導体層５２およびｎ⁺ −Ｓｉ層５３に関しては、半導体
層５２の残すべき形状に応じて同時にパターニングすれ
ば良く、ＴＦＴ１３のチャネル部となる部分のｎ⁺ −Ｓ
ｉ層５３のギャップはまだ形成しない。続いて、ゲート
絶縁膜４２のパターニングが行われるが、該パターニン
グは、端子近傍の走査線１２（図１６参照）と外部との
コンタクト部分を設けるためや、画素容量配線１４（図
１６および図１７参照）への信号供給に必要なコンタク
ト部分（例えば、対向基板の共通電極とのコンタクト部
分）を設けるためであり、さらに、画素容量配線１４を
配設するときに、画素容量配線１４と画素容量電極４１
とを電気的に接続するためのコンタクトホール４０とな
るべき部分を形成するための工程である。

【０１７９】次に、信号線１１および画素電極４３とな
る透明導電層５４（導電層に相当）と、金属層５５（パ
ターニング後の形状のみ図示）とを連続して積層した
後、図１８（ｄ）に示すように、まず金属層５５をパタ
ーニングする。該金属層５５のパターニングに続いて、
図１８（ｅ）に示すように、透明導電層５４をパターニ
ングすることにより、透明電極５４ａ、画素電極４３お
よび画素容量配線１４を形成する。すなわち、従来工程
では、信号線およびＴＦＴのソース電極、ドレイン電極
を形成するのみであったが、本発明では、透明導電層５
４の積層時に、信号線１１の主要部に加えて、信号線１
１と平行に画素容量配線１４の主要部をも一緒に形成し
てしまう。

【０１８０】こうして、Ｔａによって既に走査線１２と
同時に形成しておいた画素容量電極４１と画素電極４３
とは、ゲート絶縁膜４２を介して画素容量１４ａを形成
することになる。

【０１８１】尚、透明電極５４ａおよびその上に積層さ
れた金属層５５は信号線１１に相当する。また、透明導
電層５４の形成材料はＩＴＯが一般的である。

【０１８２】図１８（ｅ）に続いて、図１８（ｆ）に示
すように、後にＴＦＴ１３となるトランジスタ部におい
て、図１８（ｅ）のようにパターニングした透明導電層
５４および金属層５５をマスクとして、ｎ⁺ −Ｓｉ層５
３のエッチングを行い、ＴＦＴ１３のチャネルを形成す
る。

【０１８３】次に、図１８（ｇ）に示すように、むき出
しになった半導体層５２を保護するための保護膜４５を
成膜した後、画素電極４３の上部における保護膜４５を
エッチングによって除去し、図１６に示す開口部４６と
する。

【０１８４】このようにして完成したアクティブマトリ
クス部の上に、セレン等から成る変換層を上層として積
層し、変換層にバイアス電圧を印加するための電極を設
けてイメージセンサが完成する。

【０１８５】上述のように、走査線１２およびＴＦＴ１
３のゲート電極２１においては、ゲート絶縁膜４２と陽
極酸化膜４４とを積層した二重絶縁構造を採用してい
る。これは、ゲート絶縁膜４２にクラックや小穴が発生
し、電気的なリークが生じた場合に、線欠陥のような重
大な表示欠陥が引き起こされるのを防止するためであ
る。

【０１８６】これに対し、画素容量１４ａでは、上記の
ようなリークが発生したとしても、表示欠陥の程度は点
欠陥にとどまるため、画素容量１４ａにおける絶縁は、
走査線１２およびＴＦＴ１３に比べ、さほど重要ではな
い。むしろ、画素容量１４ａにおいて、画素容量電極４
１と画素電極４３とに挟まれる誘電体層が、ゲート絶縁
膜４２の単層であることによって、誘電率が大きくなる
ので単位面積あたりの静電容量が大きくなり、より小さ
な面積で大きな補助容量を得ることができる。

【０１８７】一般に、イメージセンサでは、変換層で発
生した電荷による画素電位の上昇を小さく抑えておくた
めに、補助容量を大きく設定することが多い。したがっ
て、単位面積あたりの静電容量が大きい構造を採ること
は、イメージセンサにとって非常に都合がよい。

【０１８８】ところで、上記信号線１１を二層の積層構
造としているのは、積層時のダスト等による断線に対す
る冗長としての効果や、上層の金属層５５をパターニン
グする際の下地層へのダメージ防止等を目的としたもの
であり、従来から用いられている手法である。

【０１８９】また、透明導電層５４と金属層５５との積
層順については、透明導電層５４を上層にする場合と金
属層５５を上層にする場合とがあるが、本発明ではどち
らが上層であっても構わない。

【０１９０】さらに、本実施の形態では、画素容量配線
１４の抵抗値を下げる必要が無いので、透明導電層５４
に金属層５５を積層させず、透明導電層５４の単層とし
た。しかし、コンタクトホール４０におけるゲート絶縁
膜４２の断面形状によっては、透明導電層５４の段切れ
が問題となることも多い。したがって、コンタクトホー
ル４０での透明導電層５４の成膜の信頼性を向上させる
には、信号線１１と同様に透明導電層５４と金属層５５
との二層構造とすることが望ましい。

【０１９１】本実施の形態のアクティブマトリクス基板
においては、上述したように、画素容量配線１４が交差
する線は走査線１２のみであることから、画素容量配線
１４の時定数が極めて小さくなり、ノイズや信号伝達の
遅延などがほとんど問題にならない。また、前述のよう
に、１本の画素容量配線１４を共有する複数画素にわた
って複数のＴＦＴ１３が、同時にオンする瞬間がないた
め、画素からの信号読み出しの際に、信号が互いに干渉
して読み出しの精度が低下するなどの懸念がない。

【０１９２】さらに、画素容量電極４１を、走査線１２
と同じ不透光性の金属膜で大面積に形成することは、透
過型の液晶表示装置等の場合には、開口率の低下が問題
になりがちであるが、イメージセンサの場合には、画素
電極４３が変換層と接する部分が開口部分とみなされる
ので、画素電極４３の下層に、走査線１２と同じ材料で
大きな補助容量を形成しても問題は無い。

【０１９３】尚、画素容量配線１４の近傍は、いずれの
画素においても、画素電極４３を配置できない領域とな
り、この領域のために開口面積が低下することは否めな
い。しかしながら、イメージセンサにおいては、変換層
に強い電圧が印加されており、Ｘ線などによって発生し
た電荷は、その電圧によって画素電極４３に集められる
ため、開口面積の低下は、信号の読み出しにそれ程悪影
響を与えない。

【０１９４】このように、本発明のイメージセンサの製
造にあたっては、従来のアクティブマトリクス基板の製
造工程と全く同じプロセスを用いて、単にパターンを変
更するだけでよい。この結果、工程数の増加、ひいては
アクティブマトリクス基板の製造コストの増加も回避す
ることができる。

【０１９５】一方、先に説明した従来のセンサ用のアク
ティブマトリクス基板においては、図１４に示すよう
に、画素容量共通配線２０５ｂが、信号線２０１と平行
に配設されているので、ノイズや信号遅延に関する効果
は本発明と同一である。とはいえ、本発明では、画素容
量電極４１を走査線１２と同一材料を用いて同一工程で
形成するため、図１４のアクティブマトリクス基板のよ
うに、画素容量電極２０５の形成前に下層ゲート絶縁膜
２１０ａを形成する必要が無い。

【０１９６】すなわち、図１５に示す構成では、ゲート
電極を含む走査線２０２を形成した後に、下層ゲート絶
縁膜２１０ａの成膜と、画素容量電極２０５の成膜およ
びパターニングとを順次行うのに対して、本発明の工程
では、下層ゲート絶縁膜２１０ａの成膜に相当する工程
が無い上に、画素容量電極４１の成膜およびパターニン
グは、走査線１２の成膜およびパターニングと同時に遂
行する。このため、本発明の工程の方が、図１５に示す
アクティブマトリクス基板の工程よりも工程数を減らし
やすくなり、コストを下げることができる。

【０１９７】尚、図１４に示す工程では、ゲート絶縁膜
２１０ｂの形成完了後の膜構成が、一見本発明の膜構成
よりも簡単に見えるが、本発明においても、前述したと
おり、(1) 画素容量配線１４は必ずしも二層構造である
必要が無いこと、さらに、(2) 図１４には、半導体層を
保護するための保護膜が形成されていないが、デバイス
の信頼性を向上させるためには、通常有機膜で形成され
る層間絶縁膜（ポリマー層）と半導体層との間に、無機
の保護膜を配置することが望ましいことを考えると、全
体の工程数は、図１４に示す工程の方が本発明の工程よ
りも多くならざるを得ない。

【０１９８】〔実施の形態６〕本発明の他の実施の形態
について、図１９および図２０に基づいて説明する。
尚、説明の便宜上、前記実施の形態と同一の部材には、
同一の符号を付してその説明を省略する。また、本実施
の形態にかかるアクティブマトリクス基板をなす各層の
材料や加工方法等は、従来公知のものを流用することが
でき、図３（ａ）〜（ｈ）、または図１８（ａ）〜
（ｇ）を参照して説明した工程と類似するため、図３
（ａ）〜（ｈ）、または図１８（ａ）〜（ｇ）を適宜参
照して説明することとし、詳細な工程図は省略する。

【０１９９】図１９および図２０に示すように、本実施
の形態にかかるアクティブマトリクス基板では、ゲート
電極２１を含む走査線１２と画素電極６３とが、同一層
を同時にパターニングすることによって形成されている
点、および画素容量配線１４が、信号線１１と走査線１
２とで囲まれた画素形成領域の中央付近を通るように、
信号線１１と平行に形成されている点を構成上の特徴と
している。

【０２００】上記画素容量配線１４は、図２０に示すよ
うに、ゲート絶縁膜４２を介して画素電極６３の上層に
対向配置されることで、画素容量配線１４と画素電極６
３とにより画素容量１４ａを形成している。

【０２０１】次に、本実施の形態にかかるアクティブマ
トリクス基板の製造工程について具体的に説明する。

【０２０２】前実施の形態で参照した図１８（ａ）と同
様にして、ガラス等の絶縁性の透明基板５０上に例えば
Ｔａから成る金属膜（電極層に相当）を成膜した後、図
１８（ｂ）と同様にして、フォトリソグラフィー、およ
びドライエッチングもしくはウェットエッチングによ
り、ＴＦＴ１３のゲート電極２１および走査線１２と、
上記画素電極６３の島状パターン（図１９・２０参照）
とを同時に形成する。このように、ゲート電極２１を含
む走査線１２と画素電極６３とは、同一層である金属膜
のパターニングによって、同時に形成される。

【０２０３】続いて、ゲート電極２１および走査線１２
を電源の陽極に電気的に接続した状態で、ゲート電極２
１および走査線１２に陽極酸化を施し、ゲート電極２１
および走査線１２の上部に陽極酸化膜４４を形成する。
尚、ゲート電極２１および走査線１２と同一層で形成し
た画素電極６３には陽極酸化膜は形成されない。これ
は、画素電極６３は、それぞれの画素毎に独立した島状
パターンとなっており、電気的に外部回路と接続されて
いないので、走査線１２が電源の陽極に接続されること
によって陽極酸化が施される間にも、画素電極６３は変
化を起こさないためである。

【０２０４】次に、ゲート絶縁膜４２と、半導体層５２
と、ソース電極５３ａおよびドレイン電極５３ｂを形成
するためのｎ⁺ −Ｓｉ層とを連続して積層し、半導体層
５２およびｎ⁺ −Ｓｉ層をパターニングする。この後、
ゲート絶縁膜４２のパターニングを続けて行う。すなわ
ち、画素電極６３の中央付近に、画素容量配線１４に対
応する部分を残し、その両側に略矩形状の開口部６６を
形成するように、ゲート絶縁膜４２を除去する。

【０２０５】次に、図３（ｃ）（ｄ）と同様にして、透
明電極５４ａおよび金属配線５５ａとから成る信号線１
１と、透明電極５４ｂおよび金属配線５５ｂとから成る
接続電極６７と、透明電極５４ｃおよび金属配線５５ｃ
とから成る画素容量配線１４を一緒に形成する。すなわ
ち、信号線１１の透明電極５４ｂと、画素容量配線１４
の透明電極５４ｃとを同一の透明導電層のパターニング
によって形成すると共に、信号線１１の金属配線５５ｂ
と、画素容量配線１４の金属配線５５ｃとを同一の金属
層（導電層）のパターニングによって形成する。

【０２０６】このとき、上記接続電極６７を構成する透
明電極５４ｂおよび金属配線５５ｂを、ＴＦＴ１３のド
レイン電極５３ｂの形成部位から、先に形成した画素電
極６３まで延伸させ、ドレイン電極５３ｂに近い側の開
口部６６において、画素電極６３と導通させる。

【０２０７】続いて、図３（ｅ）（ｆ）と同様にして、
ＴＦＴ１３のチャネルおよび保護膜４５を形成する。こ
こで、保護膜４５はゲート絶縁膜４２と同じパターンで
形成することになるので、ゲート絶縁膜４２のパターニ
ングに用いたフォトマスクをそのまま使用することがで
きる。これにより、アクティブマトリクス基板の製造コ
ストを削減することができる。

【０２０８】あるいは、前述したように、半導体層５２
およびｎ⁺ −Ｓｉ層の形成後で、かつ信号線１１および
画素容量配線１４を同時に形成するための透明導電層お
よび金属層の成膜前の段階で、ゲート絶縁膜４２をパタ
ーニングするのは、透明導電層が画素電極６３に接続さ
れるのに必要なコンタクト部を形成する領域にとどめて
おき、開口部６６の大半の領域は、保護膜４５の成膜後
に、保護膜４５のパターニングとゲート絶縁膜４２のパ
ターニングとを同時に行ってもよい。これは、保護膜４
５に、ゲート絶縁膜４２とほぼ同じ材料を用いることが
できるためである。

【０２０９】このように、保護膜４５とゲート絶縁膜４
２とを同時にパターニングすることによって、画素電極
６３を露出させる開口部６６を最終段階で形成すること
になるため、画素電極６３上に変換層を積層する前に、
画素電極６３の表面が汚染されることを最小限に抑える
ことができる。このため、変換層を安定して形成するこ
とができる。

【０２１０】ところで、本実施の形態では、画素容量１
４ａを大きくする場合、画素電極６３の上層として形成
した画素容量配線１４の幅を広くすることになるため、
開口部６６の縮小を余儀なくされる。

【０２１１】しかし、逆に、画素容量１４ａを比較的小
さくできる場合には、前実施の形態における図１６に示
すようなコンタクトホール４０を形成するのに必要な最
低限の領域を確保することが不要になる。しかも、図１
６に示すような画素電極４３と画素容量配線１４との間
に必要な空間的なマージンや、画素容量配線１４と信号
線１１との間に必要な空間的なマージンなどが不要にな
る。

【０２１２】したがって、画素容量１４ａを比較的小さ
くできる場合には、かえって開口部６６を大きく取るこ
とができる。なお、画素容量１４ａを比較的小さくでき
る場合とは、高速動画撮影に限定した装置構成を採る場
合や、動画と静止画とを撮影する兼用型の装置構成を採
る場合であっても、ノイズ除去などを目的として、複数
フレームの画像データから１枚の画面を合成する装置構
成を採る場合などである。このような場合には、画素容
量１４ａをあまり大きく設定しなくても、画素電位が上
昇し過ぎて電荷が漏れ出したり、ＴＦＴ１３が破壊され
る懸念が無い。

【０２１３】上記の「コンタクトホール４０を形成する
のに必要な最低限の領域を確保する」理由は、以下のと
おりである。すなわち、一般にコンタクトホールを形成
した場合、低抵抗で良好なコンタクトを得ることは困難
な場合が多い。それは、コンタクトホールが小さな窪み
であるために、コンタクトホールを形成するためのエッ
チング時に、コンタクトホールの底部にスカムのような
不要物が残りやすいからであり、また、そのために、コ
ンタクトホールが小さければ小さい程、単位面積あたり
の接触抵抗が大きくなるからである。したがって、前実
施の形態の場合には、コンタクトホール４０の大きさを
ある程度確保しておかなければ、不具合を生じるおそれ
があるということである。

【０２１４】尚、上記の観点から、本実施の形態におけ
る開口部６６の場合には、その開口面積を最大限大きく
設定するので、スカムのような不要物が残るおそれはな
く、開口部６６における接続電極６７と画素電極６３と
の導通は、良好に行われる。

【０２１５】また、図１６に示す構成と異なり、画素容
量配線１４を画素の中央を通るように配することができ
るため、隣り合う画素同士の画素電極６３間のギャップ
を、図１６に示す画素電極４３間のギャップより小さく
して、電荷収集の困難な部分を、隣接画素間と画素中央
とに分散させることができる。この結果、電荷収集の効
率を上げることもできる。

【０２１６】尚、走査線１２および画素電極６３を同じ
Ｔａの層で形成する場合を説明したが、形成材料がＴａ
に限定されないことはいうまでもない。すなわち、変換
層の物性との相性に応じて、ＡｌやＭｏその他の材料で
もよく、従来のアクティブマトリクス基板の製造ライン
を有効に使用できる範囲で、適宜選択することができ
る。

【０２１７】〔実施の形態７〕本発明の他の実施の形態
について、図２１ないし図２３に基づいて説明する。
尚、説明の便宜上、前記実施の形態と同一の部材には、
同一の符号を付してその説明を省略する。

【０２１８】前記実施の形態６の構成では、走査線１２
および画素電極６３の材料を変換層との相性によって変
えることが、困難な場合もあり得る。これは、従来のア
クティブマトリクス基板の製造ラインを有効に使用する
という制約に起因する。

【０２１９】また、金属層としての画素電極６３が露出
した状態では、その表面の酸化が進行しやすいため、変
換層との導通を十分取れなくなるおそれもある。特に、
変換層の材料にアモルファスセレンを用いた場合、アモ
ルファスセレンが非常に熱や水分に弱いため、アモルフ
ァスセレンの成膜前に、基板分断や回路実装などを行う
可能性がある。画素電極６３には、この間に表面状態が
劣化しないことが求められる。

【０２２０】そこで、本実施の形態として図２１に示す
ように、前記開口部６６を透明導電層で覆うようにして
もよい。この透明導電層の材料としては、従来のアクテ
ィブマトリクス基板の画素電極に用いられてきたＩＴＯ
が好ましい。

【０２２１】しかも、開口部６６を透明導電層で覆う工
程は、信号線１１、接続電極６７、画素容量配線１４を
それぞれ構成する金属配線５５ａ・５５ｂ・５５ｃのパ
ターニングの後、同じく信号線１１、接続電極６７、画
素容量配線１４をそれぞれ構成する透明電極５４ａ・５
４ｂ・５４ｃをパターニングする工程を利用することが
できる。したがって、本実施の形態の利点を全く損なう
ことなく、従来のアクティブマトリクス基板の製造工程
を何ら変更することなく、信頼性および歩留りの一層高
いアクティブマトリクス基板を得ることができる。

【０２２２】より具体的には、上記透明電極５４ａ・５
４ｂ・５４ｃを形成するために画素電極６３上に積層さ
れていた透明導電層をパターニングする際に、図２１に
示すように、開口部６６・６６上に透明電極５４ｂと透
明導電膜５４ｄとが残るように、かつ透明電極５４ｂと
透明導電膜５４ｄとが、画素容量配線１４を構成する透
明電極５４ｃに接触しないようにすればよい。

【０２２３】次に、図２１に示す構成の変形例を、図２
２および図２３に示す。すなわち、この変形例では、図
２１に示す画素電極６３の走査線１２に平行な辺の幅
を、画素容量配線１４の幅より若干広い程度に狭めるこ
とによって、画素電極６３を下層画素電極６３ａ（第２
の画素電極に相当）に変更し、これに伴って図２３に示
すように、開口部６６に、ゲート絶縁膜４２と透明電極
５４ｂ₁ （第１の画素電極に相当）、若しくはゲート絶
縁膜４２と透明電極５４ｅ（第１の画素電極に相当）と
を積層させている。

【０２２４】すなわち、電荷を収集する画素電極の機能
を、ＩＴＯから成る透明電極５４ｂ ₁ ・５４ｅが担って
いる。

【０２２５】尚、画素容量１４ａは、上記下層画素電極
６３ａとその上層の画素容量配線１４とで形成される。
したがって、ドレイン電極５３ｂと下層画素電極６３ａ
とを導通させるため、下層画素電極６３ａのドレイン電
極５３ｂに近い一隅に、コンタクトホール６８ａを形成
する領域を確保する。また、もう一方の開口部６６に積
層された透明電極５４ｅを、下層画素電極６３ａを介し
てドレイン電極５３ｂに導通させるために、下層画素電
極６３ａの他の一隅に、上記コンタクトホール６８ａと
向かい合わせに、コンタクトホール６８ｂを形成する領
域を確保する。

【０２２６】このようなアクティブマトリクス基板の構
造でも、開口部６６の面積は、前記実施の形態６の場合
とほぼ同等であり、電荷収集の効率についても同等であ
る。また、実施の形態６で説明した他の利点について
も、上記コンタクトホール６８ａ・６８ｂを形成するた
めのゲート絶縁膜４２のパターニングに、保護膜４５の
パターニングと同じフォトマスクを使えない点を除け
ば、全て備えているといえる。

【０２２７】さらに、信号線１１を構成する透明電極５
４ａ、第１の画素電極としての透明電極５４ｂ₁ ・５４
ｅ、および画素容量配線１４を構成する透明電極５４ｃ
を、同一の導電層のパターニングによって形成すること
ができるため、工程数を減らして製造コストを削減する
ことができる。

【０２２８】さらに、本実施の形態の構造では、下層画
素電極６３ａの幅が、図２１に示す画素電極６３の幅よ
り狭く設定されていることにより、透光部分が画素の大
半を占めている。このため、Ｘ線の照射方向と反対方向
の透明基板５０側から、アクティブマトリクス基板全体
に光を照射し、変換層をリフレッシュするのに都合が良
い。

【０２２９】すなわち、変換層の性質によっては、電荷
の読み出し後も、微小電荷が変換層に残留して信号の精
度を損ねたり、変換層に分極が発生し変換層そのものの
信頼性を損ねたりすることがある。そこで、各読み出し
フレーム間のインターバルなどに一定周期で、変換層に
光を照射することが、変換層をリフレッシュする有効手
段となる場合がある。このような場合には、透明基板５
０側から、アクティブマトリクス基板全体に光を照射
し、変換層に光を十分当てるのに、ゲート電極や画素電
極のような不透光領域は、少ない方が望ましいというこ
とである。

【０２３０】〔実施の形態８〕本発明の他の実施の形態
について、図２４および図２５に基づいて説明する。
尚、説明の便宜上、前記実施の形態と同一の部材には、
同一の符号を付してその説明を省略する。

【０２３１】本実施の形態では、前記実施の形態５の図
１６および図１７に示す画素電極４３を、下層画素電極
４３ａ（第２の画素電極に相当）に変更し、下層画素電
極４３ａの上に層間絶縁膜７１を介在させて上層画素電
極４３ｂ（第１の画素電極に相当）を設け、上層画素電
極４３ｂを信号線１１、走査線１２および画素容量配線
１４の上層に重ねて配置するようにした点が、構成上の
特徴となっている。

【０２３２】したがって、本実施の形態のアクティブマ
トリクス基板は、図１６および図１７に示すアクティブ
マトリクス基板の構成をほぼそのまま援用して構成され
ている。すなわち、上記下層画素電極４３ａは、層間絶
縁膜７１および上層画素電極４３ｂを配設しないとすれ
ば、図１６に示す開口部４６に合わせて保護膜４５を除
去するだけで、前記画素電極４３として機能する電極で
ある。

【０２３３】また、下層画素電極４３ａは、透明導電層
５４のパターニングによって形成され、ドレイン電極５
３ｂに接続された導電体層であり、画素容量電極４１と
共に画素容量を形成するので、特許請求の範囲において
「蓄積容量は、上記画素電極と蓄積容量電極との間に形
成され」と記載された「画素電極」に相当している。

【０２３４】製造に際しては、図１８（ａ）〜（ｆ）の
工程をそのまま遂行した後、保護膜４５を成膜する。そ
して、上層画素電極４３ｂと下層画素電極４３ａとを導
通させるためのコンタクトホール７２を形成する部位か
ら保護膜４５を局部的に除去した後、アクリル系の感光
性樹脂を塗布する。続いて、上記コンタクトホール７２
の形成部位を露光して現像すると、保護膜４５および層
間絶縁膜７１を通してコンタクトホール７２が開口した
形態となる。

【０２３５】その後、ＩＴＯから成る上層画素電極４３
ｂを成膜すれば、アクティブマトリクス基板が完成す
る。上層画素電極４３ｂは、コンタクトホール７２を介
して、ＴＦＴ１３のドレイン電極５３ｂから延伸された
透明導電膜である下層画素電極４３ａと接続される。

【０２３６】本実施の形態によれば、信号線１１、走査
線１２および画素容量配線１４の上に、上層画素電極４
３ｂを部分的に重なるように配置することができるの
で、開口面積を飛躍的に大きくすることができる。

【０２３７】イメージセンサでは、前述のように、光の
透過する領域が開口部となるのではなく、画素電極が変
換層に接触する領域が開口部となる。したがって、本実
施の形態の構成では、上層画素電極４３ｂに、隣接する
画素間の間隙７３（図２５参照）を形成するのに必要な
領域を除くほぼ全域が開口部となるので、変換層で発生
した電荷を上層画素電極４３ｂによって最大効率で収集
することができる。

【０２３８】また、上記層間絶縁膜７１を、３μｍの厚
みで、スピン塗布法によって形成するので、層間絶縁膜
７１表面の平坦度を極めて高くすることができる。これ
により、変換層をアモルファスセレンで形成する場合
に、良質の変換層を安定して形成することができる。

【０２３９】すなわち、変換層をアモルファスセレンで
形成する場合、下地層の平坦度が悪ければ、その凹凸を
起点にしてアモルファスセレンの結晶化が進行し、所望
の特性が得られなくなるおそれがある。これに対し、上
記層間絶縁膜７１をスピン塗布法によって形成すること
により、下層の凹凸が層間絶縁膜７１によって覆われて
平坦化するので、結晶化の起点が発生しない。加えて、
上記コンタクトホール７２をフォトリソグラフィによっ
て形成するため、コンタクトホール７２のエッジ形状が
なだらかとなるので、コンタクトホール７２が結晶化の
起点となることもない。

【０２４０】尚、本実施の形態では、上層画素電極４３
ｂが信号線１１にも重なるように構成したが、層間絶縁
膜７１の誘電率や膜厚により、上層画素電極４３ｂと信
号線１１との間の静電容量が不所望に大きくなり、信号
線１１の容量増大やノイズの増加といった懸念がある場
合には、いうまでもなく、上層画素電極４３ｂを信号線
１１に重ねないように配置することが望ましい。

【０２４１】たとえ、そのように上層画素電極４３ｂを
配置したとしても、実施の形態５の構成と比較して、電
荷の収集効率が高いという効果と、アモルファスセレン
の結晶化を防止できるという効果とが得られることに変
わりはない。

【０２４２】すでに述べたとおり、層間絶縁膜を用いた
アクティブマトリクス基板は、従来の液晶表示装置でも
用いられており、その製造工程をそのまま利用して、パ
ターニングの形状を変更するだけで、本実施の形態のア
クティブマトリクス基板を製造することができるため、
製造コストを低く抑えることができる。

【０２４３】ところで、本実施の形態の構成は、イメー
ジセンサ用のアクティブマトリクス基板のみならず、液
晶表示装置にも応用することができる。ただし、画素容
量配線１４と画素容量電極４１とを、不透光性の金属層
で形成しているため、透過型の液晶表示装置に用いるに
は、開口率（この場合は光が透過する領域の割合）が低
くなり過ぎるため、実用的ではない。一方、市場が近年
拡大しつつある反射型の液晶表示装置であれば、上層画
素電極４３ｂの下層に不透光性のパターンが存在して
も、問題にならない。

【０２４４】尚、本実施の形態のアクティブマトリクス
基板を反射型の液晶表示装置に用いる場合には、上層画
素電極４３ｂをＩＴＯではなく、アルミニウムなどの反
射率が高い金属で形成する必要があることは、いうまで
もない。

【０２４５】〔実施の形態９〕本発明の他の実施の形態
について、図２６ないし図２９に基づいて説明する。
尚、説明の便宜上、前記実施の形態と同一の部材には、
同一の符号を付してその説明を省略する。

【０２４６】本実施の形態のアクティブマトリクス基板
は、前記実施の形態７の図２３に示すアクティブマトリ
クス基板において、開口部６６・６６、コンタクトホー
ル６８ｂおよび透明電極５４ｅを形成しない状態で、層
間絶縁膜７１および上層画素電極４３ｂ’を積層し、か
つゲート絶縁膜４２のコンタクトホール６８ａに、層間
絶縁膜７１のコンタクトホール７２ａを一致させて、下
層画素電極６３ａと上層画素電極４３ｂ’と透明電極５
４ｂ₂ との導通を取った構成である。

【０２４７】尚、透明電極５４ｂ₂ は、ドレイン電極５
３ｂと上層画素電極４３ｂ’とを電気的に接続する接続
電極としての役割を担っている。また、画素容量配線１
４は、透明電極５４ｃに相当する透明電極５４ｃ’と、
金属配線５５ｃに相当する金属配線５５ｃ’とで構成さ
れている。

【０２４８】したがって、その製造に際しては、図２３
に示すアクティブマトリクス基板の製造工程において、
ゲート絶縁膜４２にコンタクトホール６８ａを形成する
ときに、コンタクトホール６８ｂの形成を行わず、さら
に、透明電極５４ａ・５４ｂ ₂ ・５４ｃ’の形成時に、
透明電極５４ｅの形成を行わないようにするだけでよ
い。

【０２４９】この後、保護膜４５を形成し、コンタクト
ホール６８ａの部位から保護膜４５を除去し、前記実施
の形態８と同様の工程にて、コンタクトホール７２の代
わりにコンタクトホール７２ａを有する層間絶縁膜７１
と上層画素電極４３ｂ’とを形成する。

【０２５０】本実施の形態のアクティブマトリクス基板
をイメージセンサに適用すると、前記実施の形態８と同
様の効果が得られる一方、液晶表示装置に適用する場合
には、反射型のみならず透過型にも適用できるメリット
がある。

【０２５１】これは、画素容量１４ａを構成する不透光
性の下層画素電極６３ａを、画素容量配線１４の下層に
幅狭く形成していることによる。このため、光の透過を
妨げる部分は、信号線１１、走査線１２、画素容量配線
１４の周囲、および下層画素電極６３ａに形成したコン
タクトホール６８ａを確保するための領域のみなので、
画素の開口率は、従来の層間絶縁膜を用いたアクティブ
マトリクス基板と全く同等に確保することができる。

【０２５２】さらに、隣接する画素間の間隙７３（図２
７）のような上層画素電極４３ｂに覆われていない部分
の下層には、信号線１１や走査線１２を構成する金属層
が必ず配置されているため、液晶を挟んだ対向基板側に
ブラックマトリクスを設けずに済むという、従来の層間
絶縁膜を用いたアクティブマトリクス基板が備える優位
点を完全に保有している。その上で、信号線１１が走査
線１２とのみ交差することによる、前述した特有の効果
も得ることができる。

【０２５３】尚、本実施の形態において、コンタクトホ
ール６８ａおよびコンタクトホール７２ａを、ゲート絶
縁膜４２、保護膜４５および層間絶縁膜７１の同一箇所
を通して形成する構成としたのは、別の箇所に他のコン
タクトホールを設けるのに、余計な不透光性領域を確保
する必要を避け、開口率の低下を防止するため、およ
び、層間絶縁膜７１のコンタクトホール７２ａが誘発す
る液晶の配向乱れを、下層画素電極６３ａによって遮光
してしまうためである。

【０２５４】また、コンタクトホール６８ａおよびコン
タクトホール７２ａを同一箇所に形成する構成は、同一
のフォトマスクの使用を可能とするので、製造コストの
削減にも寄与する。

【０２５５】尚、透明電極５４ｂ₂ 等の形成層である透
明導電層、および金属配線５５ｃ’等の形成層である金
属層の成膜前にゲート絶縁膜４２をパターニングするの
ではなく、保護膜４５の成膜後に、保護膜４５とゲート
絶縁膜４２とのパターニングを同時に行ってもよい。あ
るいは、層間絶縁膜７１をパターニングした後、これを
レジストの代わりにして、フォトリソグラフィ工程を通
すことなく、保護膜４５およびゲート絶縁膜４２を同時
にパターニングしてもよい。

【０２５６】このとき取るべき構造を図２８および図２
９に示す。図２８は、図２６に示すコンタクトホール７
２ａの近傍に相当するコンタクトホール７２ａ’の近傍
のみを抜き出して示す要部平面図であり、図２９は、図
２８におけるＮ−Ｎ’線に沿う矢視断面図である。

【０２５７】図２６および図２７に示す構造では、保護
膜４５とゲート絶縁膜４２とは同じパターンであるにも
かかわらず、保護膜４５とゲート絶縁膜４２との間に透
明電極５４ｂ₂ を介在させているため、保護膜４５およ
びゲート絶縁膜４２を同時にパターニングすることがで
きない。つまり、透明電極５４ｂ₂ と下層画素電極６３
ａとを接続するためには、透明電極５４ｂ₂ 等の形成層
である透明導電層の成膜前に、ゲート絶縁膜４２にコン
タクトホール６８ａを形成するパターニングを施す必要
があるからである。

【０２５８】これに対し、図２８および図２９に示す構
成では、ゲート絶縁膜４２を下層画素電極６３ａ上に成
膜した後、ゲート絶縁膜４２をパターニングせずに、透
明電極５４ｂ₂ のパターン形成を行う。すなわち、コン
タクトホール６８ａの形成部位には、透明電極５４ｂ₂
を形成しない。したがって、この後にパターン形成した
層間絶縁膜７１をマスク代わりにして、保護膜４５とゲ
ート絶縁膜４２とを同時にパターニングすると、保護膜
４５にはコンタクトホール７２ａ’に応じた大きさの抜
き部分が形成されるが、ゲート絶縁膜４２には、層間絶
縁膜７１と透明電極５４ｂ₂ とがマスク代わりとなっ
て、コンタクトホール７２ａ’より小さいコンタクトホ
ール６８ａに応じた抜き部分が形成される。

【０２５９】このようなエッチングが可能なのは、ゲー
ト絶縁膜４２と保護膜４５とを同じ材料または特性的に
類似の材料（ＳｉＮ_X 、ＳｉＯ₂ 等）で形成しているた
めであり、またエッチャントの選択比が透明電極５４ｂ
₂ （例えばＩＴＯ）との間で十分に大きいためである。
すなわち、ゲート絶縁膜４２および保護膜４５の同時パ
ターニングには、バッファードフッ酸などのエッチング
液を用いるが、このようなエッチング液は、ＩＴＯを分
解しないため、透明電極５４ｂ₂ が有る部分と無い部分
とで、ゲート絶縁膜４２を選択的に除去することができ
る。

【０２６０】こうして、コンタクトホール７２ａ’の中
に、透明電極５４ｂ₂ とゲート絶縁膜４２との積層体が
残された部分と、そのような積層体が存在せず、下層画
素電極６３ａが露出した部分とが形成される。この両部
分に上層画素電極４３ｂ’を配置することで、上層画素
電極４３ｂ’を介して透明電極５４ｂ₂ と下層画素電極
６３ａとを導通させることができる。なお、透明電極５
４ｂ₂ は、ドレイン電極５３ｂと上層画素電極４３ｂ’
とを電気的に接続する接続電極としての役割を担ってい
る。

【０２６１】このように、保護膜４５およびゲート絶縁
膜４２を同時にパターニングすることができ、しかも方
法によっては、層間絶縁膜７１をレジストの代わりにし
て、フォトリソグラフィ工程をスキップすることができ
るので、工程数が著しく減少する結果、大幅な製造コス
トの削減を達成することができる。

【０２６２】〔実施の形態１０〕本発明の他の実施の形
態について、図３０および図３１に基づいて説明する。
尚、説明の便宜上、前記実施の形態と同一の部材には、
同一の符号を付してその説明を省略する。

【０２６３】本実施の形態のアクティブマトリクス基板
は、前記実施の形態９の図２７に示すアクティブマトリ
クス基板と、層間絶縁膜のパターンにおいて異なってお
り、これに伴って上層画素電極の積層形状も異なってい
る以外、他の構成については全く同じである。

【０２６４】すなわち、層間絶縁膜７１ａのコンタクト
ホール７２ｂを、ゲート絶縁膜４２のコンタクトホール
６８ａと同じパターンにするのではなく、コンタクトホ
ール６８ａの上部から画素容量配線１４の上部にわたっ
て層間絶縁膜７１を取り除くことによって、コンタクト
ホール７２ｂを図２７に示すコンタクトホール７２ａよ
りも大きく開口させている。

【０２６５】上記の構成によれば、上層画素電極４３ｃ
と画素容量配線１４とが、保護膜４５を挟んで静電容量
を形成することになる。これにより、画素容量配線１４
が、保護膜４５およびゲート絶縁膜４２を介して、上層
画素電極４３ｃと下層画素電極６３ａとで挟まれる結
果、画素容量１４ａの大きさを約２倍にすることができ
る。

【０２６６】これは、下層画素電極６３ａと画素容量配
線１４とが形成する静電容量に、上層画素電極４３ｃと
画素容量配線１４とが形成する静電容量が加わるからに
ほかならない。

【０２６７】なお、保護膜４５は、ゲート絶縁膜４２と
ほぼ同じシリコン窒化膜を３０００Å程度積層すること
によって形成されているので、上層画素電極４３ｃと画
素容量配線１４とが形成する静電容量は、下層画素電極
６３ａと画素容量配線１４とが形成する静電容量と、ほ
ぼ同等の大きさとなる。

【０２６８】このように、画素容量１４ａを二重に形成
する構成により、このアクティブマトリクス基板を液晶
表示装置に使用する場合には、画素容量１４ａを形成す
る領域の面積を減らすことができ、開口率をさらに向上
させることができる。また、イメージセンサのように極
めて大きな画素容量が必要な場合でも、画素容量の必要
な大きさを容易に得ることができる。

【０２６９】また、従来のアクティブマトリクス基板の
製造工程と比べて、工程数は全く増加せず、工程自体の
基本的な変更が不要であるため、開口率の向上、画素容
量配線・信号線の負荷低減、大画素容量といった利点を
併せ持つ、優れた性能のアクティブマトリクス基板を安
価に製造することができる。

【０２７０】

【発明の効果】本発明に係るアクティブマトリクス基板
は、以上のように、格子状に配された複数の走査線およ
び信号線により形成される画素毎に画素電極が設けら
れ、上記走査線と信号線との交差部近傍に位置し、走査
線、信号線および、画素電極それぞれに接続されたスイ
ッチング素子と、上記画素電極との間に蓄積容量を形成
すべく設けられた蓄積容量電極と、信号線と平行に配さ
れた蓄積容量共通配線とを備えたアクティブマトリクス
基板において、上記信号線と、蓄積容量電極および蓄積
容量共通配線とが、同一の電極層をパターニングするこ
とにより形成されている構成である。

【０２７１】上記の構成によれば、信号線を形成する際
に、同時に蓄積容量電極と蓄積容量共通配線とを形成す
ることができるので、工程数の増加を招来することな
く、信号線と平行な蓄積容量共通配線を有するアクティ
ブマトリクス基板を提供することができる。より具体的
には例えば、従来の液晶表示装置（信号線と蓄積容量共
通配線とが直交するもの）の生産ラインをプロセスの変
更なく使用して、高性能な液晶表示装置またはセンサ用
等アクティブマトリクス基板を製造することができるの
で、新たな設備投資が不要な上に、ラインの生産性を低
下させる懸念もない。

【０２７２】また、上記構造のアクティブマトリクス基
板を用いて、例えば液晶表示装置やイメージセンサ等の
デバイスを構成すれば、信号線が交差する線は走査線の
みとすることができ、ノイズや信号伝達の遅延などを有
効に防止することができる。さらに、１本の蓄積容量共
通配線を共有する複数画素にわたってスイッチング素子
が同時にオンする瞬間がないため、クロストーク等を防
ぐことができる。

【０２７３】すなわち、工程数の増加を伴うことなく、
信号線における信号伝達遅延および画素間のクロストー
クの発生を防止することが可能なアクティブマトリクス
基板を提供することができるという効果を奏する。

【０２７４】本発明に係るアクティブマトリクス基板
は、格子状に配された複数の走査線および信号線により
形成される画素領域毎に画素電極が設けられ、上記走査
線、信号線および画素電極のそれぞれに接続されたスイ
ッチング素子と、上記画素電極との間に蓄積容量を形成
すべく設けられた蓄積容量電極と、該蓄積容量電極に接
続され、信号線と平行に配された蓄積容量共通配線とを
備えたアクティブマトリクス基板において、上記信号線
と蓄積容量電極とが、同一の電極層をパターニングする
ことにより形成されていても、従来の製造工程をそのま
ま利用でき、前述と同様の効果を得ることができる。

【０２７５】本発明に係るアクティブマトリクス基板
は、以上のように、上記蓄積容量電極が透明電極膜であ
ってもよい。

【０２７６】上記の構成によれば、例えばアクティブマ
トリクス基板を液晶表示装置用に使用した場合では、画
素の開口率を低下させることがない。また、該アクティ
ブマトリクス基板をイメージセンサ用に使用した場合に
は、該イメージセンサの透明基板と変換層との間の遮光
エリアを少なくすることができるので、イメージセンサ
全体に光を照射する方法による変換層のリフレッシュを
効率的におこなうことができるという効果を加えて奏す
る。

【０２７７】また、蓄積容量共通配線も透明電極膜で構
成したアクティブマトリクス基板を使用すれば、遮光エ
リアがより少なくなるので、上記の効果を大きくするこ
とができる。

【０２７８】本発明に係るアクティブマトリクス基板
は、さらに、上記スイッチング素子の上層を覆う絶縁膜
を介して、上記画素電極と蓄積容量電極とが対向配置さ
れていてもよい。

【０２７９】上記の構成によれば、画素電極、スイッチ
ング素子の上層を覆う絶縁膜、および、蓄積容量電極と
によって蓄積容量が形成される。すなわち、特別な工程
（例えば、画素電極と蓄積容量電極との間に別に誘電層
を形成する工程）を追加することなく、容易に蓄積容量
を形成することができ、アクティブマトリクス基板の生
産性を向上させることができるという効果を、さらに加
えて奏する。

【０２８０】本発明に係るアクティブマトリクス基板
は、以上のように、上記画素電極と絶縁膜との間に層間
絶縁膜を有し、該層間絶縁膜に設けられたコンタクトホ
ールを介して上記画素電極と蓄積容量電極とが対向配置
されている構成であってもよい。

【０２８１】上記の構成によれば、画素電極と電極線
（走査線、信号線、接続電極等の、画素電極より下層に
配される電極配線を指す）との間にさらに層間絶縁膜が
追加されることにより互いの影響を低減することができ
る。また、蓄積容量の大きさは、層間絶縁膜に設けられ
るコンタクトホールの大きさにより制御されるので、パ
ターニング容易な層間絶縁膜を用いることにより、蓄積
容量値の制御を容易、かつ精確に行うことができるとい
う効果を、さらに加えて奏する。

【０２８２】本発明に係るアクティブマトリクス基板の
製造方法は、以上のように、上記構成のアクティブマト
リクス基板の製造方法であって、上記信号線と、蓄積容
量電極および蓄積容量共通配線とを、同一の電極層をパ
ターニングすることにより形成する工程を含む方法であ
る。

【０２８３】上記の方法によれば、信号線を形成する際
に、同時に蓄積容量電極と蓄積容量共通配線とを形成す
ることができるので、工程数の増加を招来することな
く、信号線と平行な蓄積容量共通配線を有するアクティ
ブマトリクス基板を提供することができる。より具体的
には例えば、従来の液晶表示装置（信号線と蓄積容量共
通配線とが直交するもの）の生産ラインをプロセスの変
更なく使用して、高性能な液晶表示装置またはセンサ用
等アクティブマトリクス基板を製造することができるの
で、新たな設備投資が不要な上に、ラインの生産性を低
下させる懸念をなくすことができるという効果を奏す
る。

【０２８４】本発明に係るイメージセンサは、以上のよ
うに、上記構成のアクティブマトリクス基板と、入射し
た電磁放射線を電荷に変換する変換部と、該電荷を蓄積
した蓄積容量を形成するためのバイアス電圧印加手段と
を有する構成である。

【０２８５】上記の構成によれば、イメージセンサに入
射した電磁放射線は、変換部において電荷に変換され、
続いて該電荷が静電容量（蓄積容量）として蓄積され
る。一般にイメージセンサは、蓄積容量やノイズに対す
る要求水準が高いが、上記のアクティブマトリクス基板
を備えたイメージセンサにおいては、静電容量として蓄
積された信号の読み出し特性に影響を与えない程度にこ
れらを抑えることができる。また、イメージセンサのア
クティブマトリクス基板を製造する際には、新たな工程
を追加する必要がなく、また、従来の液晶表示装置（信
号線と蓄積容量共通配線とが直交するもの）の生産ライ
ンをプロセスの変更なく使用することができる。したが
って、新たな設備投資、ラインの生産性の低下を招来す
ることなく該イメージセンサを提供することができる。

【０２８６】また、蓄積容量電極を透明電極膜で構成し
たアクティブマトリクス基板を使用すれば、該イメージ
センサの透明基板と変換層との間の遮光エリアを少なく
することができるので、イメージセンサ全体に光を照射
する方法による変換層のリフレッシュを効率的におこな
うことができる。

【０２８７】また、蓄積容量共通配線も透明電極膜で構
成したアクティブマトリクス基板を使用すれば、遮光エ
リアがより少なくなるので、上記の効果を大きくするこ
とができる。

【０２８８】さらに、スイッチング素子の上層を覆う絶
縁膜を介して、画素電極と蓄積容量電極とが対向配置さ
れている構成を有するアクティブマトリクス基板を使用
すれば、新たな工程を追加することなくイメージセンサ
を製造することができ、該構成を前提に、上記画素電極
と絶縁膜との間に層間絶縁膜を有し、該層間絶縁膜に設
けられたコンタクトホールにおいて上記画素電極と蓄積
容量電極とが対向配置されている構成のアクティブマト
リクス基板を使用すれば、画素電極と電極線間の影響が
低減され、また、蓄積容量値が精確に制御されてなるイ
メージセンサを提供することができるという効果を奏す
る。

【０２８９】本発明に係るアクティブマトリクス基板
は、以上のように、格子状に配された複数の走査線およ
び信号線により形成される画素領域毎に画素電極が設け
られ、上記走査線、信号線および画素電極のそれぞれに
接続されたスイッチング素子と、蓄積容量の形成に供さ
れる蓄積容量電極と、該蓄積容量電極に接続され、信号
線と平行に配された蓄積容量共通配線とを備えたアクテ
ィブマトリクス基板において、上記蓄積容量は、上記画
素電極と蓄積容量電極との間に形成され、かつ上記走査
線と蓄積容量電極とが、同一の電極層をパターニングす
ることにより形成されていてもよい。

【０２９０】これにより、信号線と、蓄積容量電極およ
び蓄積容量共通配線とが、同一の電極層をパターニング
することにより形成されていることを特徴とするアクテ
ィブマトリクス基板と同じ効果を奏する。

【０２９１】また、画素電極と蓄積容量を形成する蓄積
容量電極と走査線とを、同一層で形成するタイプのアク
ティブマトリクス基板は、蓄積容量電極を大面積に形成
して、画素容量値の大きな、すなわち電荷収集効率が高
く、高耐圧のイメージセンサを構成するのに有利であ
る。これは、蓄積容量電極の上層に絶縁膜を介して形成
される画素電極が、変換層と接することによって形成さ
れる画素電極の開口面積に対し、蓄積容量電極は影響を
与えないからである。

【０２９２】本発明に係るアクティブマトリクス基板
は、以上のように、さらに、信号線と画素電極とが、同
一の導電層をパターニングすることにより形成されてい
てもよい。

【０２９３】これにより、走査線および蓄積容量電極を
同時進行で形成した後に、信号線および画素電極を再び
同時進行で形成することができるので、従来のアクティ
ブマトリクス基板の製造装置を用いながら、より少ない
工程数で、コストパフォーマンスの一層優れたアクティ
ブマトリクス基板を得ることができるという効果を奏す
る。

【０２９４】本発明に係るアクティブマトリクス基板
は、以上のように、さらに、上記画素電極を最上層に配
置する層間絶縁膜を備えていてもよい。

【０２９５】これにより、画素電極をアクティブマトリ
クス基板の最上層に配置することによって、画素の開口
面積を飛躍的に大きく設定することができる。したがっ
て、上記のアクティブマトリクス基板に変換層を積層し
てイメージセンサを構成した場合、変換層で発生した電
荷を最大効率で、画素電極に収集することができる。

【０２９６】さらに、画素の開口率を十分大きくするこ
とができるため、イメージセンサのみならず、液晶表示
装置にも好適なアクティブマトリクス基板を提供するこ
とができるという効果を奏する。

【０２９７】本発明に係るアクティブマトリクス基板
は、以上のように、格子状に配された複数の走査線およ
び信号線により形成される画素領域毎に画素電極が設け
られ、上記走査線、信号線および画素電極のそれぞれに
接続されたスイッチング素子と、上記画素電極との間に
蓄積容量を形成すべく設けられた蓄積容量電極と、該蓄
積容量電極に接続され、信号線と平行に配された蓄積容
量共通配線とを備えたアクティブマトリクス基板におい
て、上記走査線と画素電極とが、同一の電極層をパター
ニングすることにより形成されていてもよい。

【０２９８】このような構成によっても、信号線と、蓄
積容量電極および蓄積容量共通配線とが、同一の電極層
をパターニングすることにより形成されていることを特
徴とするアクティブマトリクス基板と同じ効果を奏す
る。

【０２９９】その上、走査線および画素電極の層の上に
ゲート絶縁膜を成膜し、スイッチング素子、信号線、蓄
積容量電極および蓄積容量共通配線を形成して保護膜を
成膜した後、保護膜とゲート絶縁膜とを、同じフォトマ
スク等を用いて同時にパターニングし、画素電極の開口
部を一度に形成することができるので、製造コストを大
幅に削減することができる。

【０３００】しかも、保護膜のパターニング工程に至る
まで、画素電極をゲート絶縁膜で保護しておくことがで
きるので、画素電極の表面が汚染されにくい。この結
果、上記構成のアクティブマトリクス基板に変換層を積
層してイメージセンサを構成する場合、画素電極の開口
部上に変換層を安定して成膜することができるので、高
性能で製造の歩留りが良いイメージセンサを得ることが
できるという効果を奏する。

【０３０１】本発明に係るアクティブマトリクス基板
は、以上のように、さらに、信号線と蓄積容量電極と
が、同一の導電層をパターニングすることにより形成さ
れていてもよい。

【０３０２】これにより、走査線および画素電極を同時
進行で形成した後に、信号線および蓄積容量電極を再び
同時進行で形成することができるので、従来のアクティ
ブマトリクス基板の製造装置を用いながら、より少ない
工程数で、コストパフォーマンスの一層優れたアクティ
ブマトリクス基板を得ることができるという効果を奏す
る。

【０３０３】本発明に係るアクティブマトリクス基板
は、以上のように、上記導電層が、画素電極の画素開口
部を被覆するようにパターニングされていてもよい。

【０３０４】これにより、変換層と接する導電層を、変
換層の物性との相性が良く、かつ表面状態の劣化しにく
い材料で形成すればよいので、走査線と同一層となる画
素電極の形成材料が、変換層の物性との相性による制約
を受けずに済む。さらに、開口部で露出した画素電極の
表面が酸化し、変換層との導通が十分取れなくなるとい
った不具合が起きるおそれも無くなるという効果を併せ
て奏する。

【０３０５】本発明に係るアクティブマトリクス基板
は、以上のように、格子状に配された複数の走査線およ
び信号線により形成される画素領域毎に設けられた第１
の画素電極と、上記走査線、信号線および第１の画素電
極のそれぞれに接続されたスイッチング素子と、上記第
１の画素電極に接続された第２の画素電極と、上記第２
の画素電極との間に蓄積容量を形成すべく設けられた蓄
積容量電極と、該蓄積容量電極に接続され、信号線と平
行に配された蓄積容量共通配線とを備え、上記走査線と
第２の画素電極とが、同一の電極層をパターニングする
ことにより形成されている構成であってもよい。

【０３０６】このような構成によっても、信号線と、蓄
積容量電極および蓄積容量共通配線とが、同一の電極層
をパターニングすることにより形成されていることを特
徴とするアクティブマトリクス基板と同じ効果を奏す
る。

【０３０７】また、蓄積容量が小さくて済む場合には、
第２の画素電極の面積を小さく設定できる上、第２の画
素電極より上層に形成される第１の画素電極は、ＩＴＯ
のような透光性材料で形成すればよいので、開口部を大
きく取った透過型の液晶表示装置に適したアクティブマ
トリクス基板を得ることができる。

【０３０８】さらに、第１の画素電極をＩＴＯのような
安定な物質で形成できるので、上記構成のアクティブマ
トリクス基板をイメージセンサに適用する場合、第１の
画素電極上に変換層を安定して積層することができる。

【０３０９】また、変換層が光照射によるリフレッシュ
動作を必要とする場合であっても、遮光性を有する第２
の画素電極の面積を小さく設定すれば、変換層に所望の
方向から、十分な光量を与えることができるという効果
を併せて奏する。

【０３１０】本発明に係るアクティブマトリクス基板
は、以上のように、さらに、信号線と、第１の画素電極
と、蓄積容量電極とが、同一の導電層をパターニングす
ることにより形成されていてもよい。

【０３１１】これにより、走査線および第２の画素電極
を同時進行で形成した後に、信号線、第１の画素電極お
よび蓄積容量電極を再び同時進行で形成することができ
るので、従来のアクティブマトリクス基板の製造装置を
用いながら、より少ない工程数で、コストパフォーマン
スの一層優れたアクティブマトリクス基板を得ることが
できるという効果を奏する。

【０３１２】本発明に係るアクティブマトリクス基板
は、以上のように、さらに、上記第１の画素電極とスイ
ッチング素子とを接続する接続電極を備え、上記信号線
と、接続電極と、蓄積容量電極とが、同一の導電層をパ
ターニングすることにより形成されていてもよい。

【０３１３】これにより、走査線、信号線および蓄積容
量共通配線の上層に、第１の画素電極を配置することが
できるので、画素の開口面積を飛躍的に大きく設定した
アクティブマトリクス基板を作製することができる。

【０３１４】また、走査線および第２の画素電極と、信
号線、接続電極および蓄積容量電極とが、それぞれ同一
の層で形成されているので、従来のアクティブマトリク
ス基板の製造装置を用いながら、より少ない工程数で、
コストパフォーマンスの一層優れたアクティブマトリク
ス基板を得ることができるという効果を奏する。

【０３１５】本発明に係るアクティブマトリクス基板
は、以上のように、上記導電層が、透光性を有していて
もよい。

【０３１６】これにより、既に説明したように、第２の
画素電極が遮光性を有していたとしても、蓄積容量の形
成に必要な面積で形成されればよいので、第２の画素電
極が形成されていない領域を画素の開口部とすることが
できる。この開口部に透光性を有する導電層が成膜され
るので、透光性の開口部が形成されることになる。

【０３１７】この結果、透過型の液晶表示装置に適した
アクティブマトリクス基板を得ることができると共に、
このアクティブマトリクス基板をイメージセンサに適用
する場合、変換層に所望の方向から、十分な光量を与え
ることができ、変換層を光照射により十分リフレッシュ
することができるという効果を奏する。

【０３１８】本発明に係るアクティブマトリクス基板
は、以上のように、さらに、上記第１の画素電極と蓄積
容量電極とが、上記保護膜を介して蓄積容量を形成して
いる構成であってもよい。

【０３１９】これにより、画素の蓄積容量を、蓄積容量
電極および第２の画素電極の組み合わせと、蓄積容量電
極および第１の画素電極の組み合わせとによって、二重
に形成することができる。

【０３２０】この結果、走査線と同一の電極層で形成さ
れる不透光性の第２の画素電極を小面積で形成しても、
必要な蓄積容量を得ることができるので、上記構成のア
クティブマトリクス基板は、開口面積の大きな透過型の
液晶表示装置を構成することができる。さらに、イメー
ジセンサのように、極めて大きな蓄積容量が必要とされ
る場合でも、その必要な蓄積容量を容易に形成すること
ができるという効果を奏する。

【０３２１】本発明に係るアクティブマトリクス基板
は、以上のように、さらに、上記上記第１の画素電極を
最上層に配置する層間絶縁膜を備えている構成であって
もよい。

【０３２２】これにより、第１の画素電極をアクティブ
マトリクス基板の最上層に配置することにより、画素の
開口面積を飛躍的に大きく設定することができる。した
がって、上記のアクティブマトリクス基板に変換層を積
層してイメージセンサを構成した場合、第１の画素電極
は、変換層で発生した電荷を最大効率で収集することが
できる。

【０３２３】さらに、画素の開口率を十分大きくするこ
とができるため、イメージセンサのみならず、液晶表示
装置にも好適なアクティブマトリクス基板を提供するこ
とができるという効果を奏する。

【０３２４】本発明に係るアクティブマトリクス基板
は、以上のように、上記走査線に、陽極酸化が施されて
いてもよい。

【０３２５】これにより、走査線と他の配線との絶縁性
の信頼性が向上するので、アクティブマトリクス基板の
製造の歩留りを向上させることができると共に、走査線
の絶縁不良に起因する線欠陥のような重大欠陥の発生
を、より確実に防止することができるという効果を奏す
る。

【０３２６】本発明に係るアクティブマトリクス基板の
製造方法は、以上のように、格子状に配された複数の走
査線および信号線により形成される画素領域毎に画素電
極が設けられ、上記走査線、信号線および画素電極のそ
れぞれに接続されたスイッチング素子と、上記画素電極
との間に蓄積容量を形成すべく設けられた蓄積容量電極
と、該蓄積容量電極に接続され、信号線と平行に配され
た蓄積容量共通配線とを備えたアクティブマトリクス基
板の製造方法において、(1) 基板上に電極層を成膜し、
該電極層のパターニングにより、走査線と画素電極とを
形成する工程と、(2) ゲート絶縁膜を積層する工程と、
(3) 上記信号線、スイッチング素子、蓄積容量電極、蓄
積容量共通配線を形成した後、保護膜を成膜する工程
と、(4) 上記ゲート絶縁膜および保護膜を同時にパター
ニングして、画素電極の開口部を形成する工程とを含む
構成である。

【０３２７】それゆえ、走査線を形成する際に、同時に
画素電極を形成することができると共に、その他の工程
についても、従来のアクティブマトリクス基板の製造工
程をそのまま適用することができる。したがって、従来
の液晶表示装置（信号線と蓄積容量共通配線とが直交す
るもの）の生産ラインをプロセスの変更なく使用して、
信号線と平行な蓄積容量共通配線を有する高性能な液晶
表示装置またはセンサ用等アクティブマトリクス基板を
製造することができるので、新たな設備投資が不要な上
に、ラインの生産性を低下させる懸念もない。

【０３２８】しかも、保護膜とゲート絶縁膜とを、同じ
フォトマスク等を用いて同時にパターニングし、画素電
極の開口部を形成することができるので、同じフォトマ
スクを用いることによるコスト削減効果と、保護膜とゲ
ート絶縁膜とを別工程でパターニングしなくて済むこと
によるコスト削減効果とが得られ、製造コストを大幅に
削減することができる。

【０３２９】さらに、保護膜のパターニング工程に至る
まで、画素電極をゲート絶縁膜で保護しておくことがで
きるので、画素電極の表面が汚染されにくい。この結
果、画素電極の開口部上に変換層を積層してイメージセ
ンサを構成する場合、変換層を安定して成膜することが
でき、高性能のイメージセンサを高歩留りで製造するこ
とができるという種々の効果を併せて奏する。

【０３３０】本発明に係るイメージセンサは、以上のよ
うに、上記構成のアクティブマトリクス基板と、入射し
た電磁放射線を電荷に変換する変換部と、該電荷を蓄積
した蓄積容量を形成するためのバイアス電圧印加手段と
を有する構成である。

【０３３１】上記のように構成したイメージセンサは、
既に説明したとおりの効果を奏するものである。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかるアクティブマトリ
クス基板の構成を示す概略の平面図である。

【図２】図１に示すアクティブマトリクス基板のＡ−
Ａ”線矢視断面図である。

【図３】（ａ）〜（ｈ）は、図１に示すアクティブマト
リクス基板の製造工程を示す、Ａ−Ａ”線矢視断面図で
ある。

【図４】本発明の他の実施の形態にかかるアクティブマ
トリクス基板の断面図である。

【図５】本発明のさらに他の実施の形態にかかるＸ線セ
ンサの要部をなすアクティブマトリクス基板の概略の平
面図である。

【図６】図５に示すＸ線センサのＢ−Ｂ’線矢視断面図
である。

【図７】本発明のさらに他の実施の形態にかかるＸ線セ
ンサの要部をなすアクティブマトリクス基板の概略の平
面図である。

【図８】図７に示すＸ線センサのＤ−Ｄ’線矢視断面図
である。

【図９】従来のアクティブマトリクス基板の構成を示す
概略の平面図である。

【図１０】図９に示すアクティブマトリクス基板のＦ−
Ｆ’線矢視断面図である。

【図１１】図９に示すアクティブマトリクス基板のＧ−
Ｇ’線矢視断面図である。

【図１２】（ａ）〜（ｈ）は、図９に示すアクティブマ
トリクス基板の製造工程を示す、Ｆ−Ｆ’線矢視断面図
である。

【図１３】（ａ）〜（ｈ）は、図９に示すアクティブマ
トリクス基板の製造工程を示す、Ｇ−Ｇ’線矢視断面図
である。

【図１４】従来のＸ線センサに用いられるアクティブマ
トリクス基板の構成を示す概略の平面図である。

【図１５】図１４に示すアクティブマトリクス基板のＨ
−Ｈ’線矢視断面図である。

【図１６】本発明のさらに他の実施の形態にかかるアク
ティブマトリクス基板の構成を示す概略の平面図であ
る。

【図１７】図１６に示すアクティブマトリクス基板のＩ
−Ｉ’線矢視断面図である。

【図１８】（ａ）〜（ｇ）は、図１６に示すアクティブ
マトリクス基板の製造工程を示す、Ｉ−Ｉ’線矢視断面
図である。

【図１９】本発明のさらに他の実施の形態にかかるアク
ティブマトリクス基板の構成を示す概略の平面図であ
る。

【図２０】図１９に示すアクティブマトリクス基板のＪ
−Ｊ’線矢視断面図である。

【図２１】本発明のさらに他の実施の形態にかかるアク
ティブマトリクス基板の構成を示す概略の断面図であ
る。

【図２２】図２１に示すアクティブマトリクス基板の変
形例を示す概略の平面図である。

【図２３】図２２に示すアクティブマトリクス基板のＫ
−Ｋ’線矢視断面図である。

【図２４】本発明のさらに他の実施の形態にかかるアク
ティブマトリクス基板の構成を示す概略の平面図であ
る。

【図２５】図２４に示すアクティブマトリクス基板のＬ
−Ｌ’線矢視断面図である。

【図２６】本発明のさらに他の実施の形態にかかるアク
ティブマトリクス基板の構成を示す概略の平面図であ
る。

【図２７】図２６に示すアクティブマトリクス基板のＭ
−Ｍ’線矢視断面図である。

【図２８】図２６に示すアクティブマトリクス基板のコ
ンタクトホールの近傍における変形例を示す概略の要部
平面図である。

【図２９】図２８に示すアクティブマトリクス基板のＮ
−Ｎ’線矢視断面図である。

【図３０】本発明のさらに他の実施の形態にかかるアク
ティブマトリクス基板の構成を示す概略の平面図であ
る。

【図３１】図３０に示すアクティブマトリクス基板のＯ
−Ｏ’線矢視断面図である。

【符号の説明】

１１ 信号線 １２ 走査線 １３ ＴＦＴ（スイッチング素子） １４ 画素容量配線（（蓄積容量共通配線）、画素
容量電極（蓄積容量電極）） １４ａ 画素容量（蓄積容量） １５ コンタクトホール １５ａ コンタクトホール １５ｂ コンタクトホール １６ 画素電極 ２５ 透明電極層（電極層） ２５ｃ 透明電極（透明電極膜） ２５ｄ 透明電極（透明電極膜） ２７ 保護膜（絶縁膜） ２８ 層間絶縁膜 ３０ａ 画素容量（蓄積容量） ３０ｂ 画素容量（蓄積容量） ３１ 変換層（変換部） ３２ 共通電極層（バイアス電圧印加手段） ４１ 画素容量電極（蓄積容量電極） ４２ ゲート絶縁膜 ４３ 画素電極 ４３ａ 下層画素電極（第２の画素電極） ４３ｂ 上層画素電極（第１の画素電極） ４３ｂ’ 上層画素電極（第１の画素電極） ４３ｃ 上層画素電極（第１の画素電極） ４５ 保護膜 ５４ 透明導電層（導電層） ５４ｂ 透明電極（導電層） ５４ｂ₁ 透明電極（第１の画素電極） ５４ｂ₂ 透明電極（接続電極） ５４ｄ 透明導電膜（導電層） ５４ｅ 透明電極（導電層または第１の画素電極） ６３ 画素電極 ６３ａ 下層画素電極（第２の画素電極） ６６ 開口部（画素開口部） ７１ 層間絶縁膜 ７１ａ 層間絶縁膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 27/14 Ｋ Ｈ０４Ｎ 5/335 29/78 ６１２Ｄ // Ｈ０４Ｎ 1/028

Claims (22)

【特許請求の範囲】
1. 【請求項１】格子状に配された複数の走査線および信号
   線により形成される画素毎に画素電極が設けられ、 上記走査線と信号線との交差部近傍に位置し、走査線、
   信号線および、画素電極それぞれに接続されたスイッチ
   ング素子と、 上記画素電極との間に蓄積容量を形成すべく設けられた
   蓄積容量電極と、信号線と平行に配された蓄積容量共通
   配線とを備えたアクティブマトリクス基板において、 上記信号線と、蓄積容量電極および蓄積容量共通配線と
   が、同一の電極層をパターニングすることにより形成さ
   れていることを特徴とするアクティブマトリクス基板。
2. 【請求項２】格子状に配された複数の走査線および信号
   線により形成される画素領域毎に画素電極が設けられ、 上記走査線、信号線および画素電極のそれぞれに接続さ
   れたスイッチング素子と、 上記画素電極との間に蓄積容量を形成すべく設けられた
   蓄積容量電極と、該蓄積容量電極に接続され、信号線と
   平行に配された蓄積容量共通配線とを備えたアクティブ
   マトリクス基板において、 上記信号線と蓄積容量電極とが、同一の電極層をパター
   ニングすることにより形成されていることを特徴とする
   アクティブマトリクス基板。
3. 【請求項３】上記蓄積容量電極が透明電極膜であること
   を特徴とする請求項１または２記載のアクティブマトリ
   クス基板。
4. 【請求項４】上記スイッチング素子の上層を覆う絶縁膜
   を介して、上記画素電極と蓄積容量電極とが対向配置さ
   れていることを特徴とする請求項１ないし３のいずれか
   一項に記載のアクティブマトリクス基板。
5. 【請求項５】上記画素電極と絶縁膜との間に層間絶縁膜
   を有し、該層間絶縁膜に設けられたコンタクトホールを
   介して上記画素電極と蓄積容量電極とが対向配置されて
   いることを特徴とする請求項４記載のアクティブマトリ
   クス基板。
6. 【請求項６】請求項１ないし５のいずれか一項に記載の
   アクティブマトリクス基板の製造方法であって、 上記信号線と、蓄積容量電極および蓄積容量共通配線と
   を、同一の電極層をパターニングすることにより形成す
   る工程を含むことを特徴とするアクティブマトリクス基
   板の製造方法。
7. 【請求項７】請求項１ないし５のいずれか一項に記載の
   アクティブマトリクス基板と、入射した電磁放射線を電
   荷に変換する変換部と、該電荷を蓄積した蓄積容量を形
   成するためのバイアス電圧印加手段とを有することを特
   徴とするイメージセンサ。
8. 【請求項８】格子状に配された複数の走査線および信号
   線により形成される画素領域毎に画素電極が設けられ、 上記走査線、信号線および画素電極のそれぞれに接続さ
   れたスイッチング素子と、 蓄積容量の形成に供される蓄積容量電極と、該蓄積容量
   電極に接続され、信号線と平行に配された蓄積容量共通
   配線とを備えたアクティブマトリクス基板において、 上記蓄積容量は、上記画素電極と蓄積容量電極との間に
   形成され、かつ上記走査線と蓄積容量電極とが、同一の
   電極層をパターニングすることにより形成されているこ
   とを特徴とするアクティブマトリクス基板。
9. 【請求項９】さらに、信号線と画素電極とが、同一の導
   電層をパターニングすることにより形成されていること
   を特徴とする請求項８記載のアクティブマトリクス基
   板。
10. 【請求項１０】さらに、上記画素電極を最上層に配置す
    る層間絶縁膜を備えていることを特徴とする請求項８記
    載のアクティブマトリクス基板。
11. 【請求項１１】格子状に配された複数の走査線および信
    号線により形成される画素領域毎に画素電極が設けら
    れ、 上記走査線、信号線および画素電極のそれぞれに接続さ
    れたスイッチング素子と、 上記画素電極との間に蓄積容量を形成すべく設けられた
    蓄積容量電極と、該蓄積容量電極に接続され、信号線と
    平行に配された蓄積容量共通配線とを備えたアクティブ
    マトリクス基板において、 上記走査線と画素電極とが、同一の電極層をパターニン
    グすることにより形成されていることを特徴とするアク
    ティブマトリクス基板。
12. 【請求項１２】さらに、信号線と蓄積容量電極とが、同
    一の導電層をパターニングすることにより形成されてい
    ることを特徴とする請求項１１記載のアクティブマトリ
    クス基板。
13. 【請求項１３】上記導電層が、画素電極の画素開口部を
    被覆するようにパターニングされていることを特徴とす
    る請求項１２記載のアクティブマトリクス基板。
14. 【請求項１４】格子状に配された複数の走査線および信
    号線により形成される画素領域毎に設けられた第１の画
    素電極と、 上記走査線、信号線および第１の画素電極のそれぞれに
    接続されたスイッチング素子と、 上記第１の画素電極に接続された第２の画素電極と、 上記第２の画素電極との間に蓄積容量を形成すべく設け
    られた蓄積容量電極と、 該蓄積容量電極に接続され、信号線と平行に配された蓄
    積容量共通配線とを備え、 上記走査線と第２の画素電極とが、同一の電極層をパタ
    ーニングすることにより形成されていることを特徴とす
    るアクティブマトリクス基板。
15. 【請求項１５】さらに、信号線と、第１の画素電極と、
    蓄積容量電極とが、同一の導電層をパターニングするこ
    とにより形成されていることを特徴とする請求項１４記
    載のアクティブマトリクス基板。
16. 【請求項１６】さらに、上記第１の画素電極とスイッチ
    ング素子とを接続する接続電極を備え、上記信号線と、
    接続電極と、蓄積容量電極とが、同一の導電層をパター
    ニングすることにより形成されていることを特徴とする
    請求項１４記載のアクティブマトリクス基板。
17. 【請求項１７】上記導電層が、透光性を有していること
    を特徴とする請求項１５または１６記載のアクティブマ
    トリクス基板。
18. 【請求項１８】さらに、上記スイッチング素子を被覆す
    る保護膜を備え、 上記第１の画素電極と蓄積容量電極とが、上記保護膜を
    介して蓄積容量を形成していることを特徴とする請求項
    １４記載のアクティブマトリクス基板。
19. 【請求項１９】さらに、上記第１の画素電極を最上層に
    配置する層間絶縁膜を備えていることを特徴とする請求
    項１４または１８に記載のアクティブマトリクス基板。
20. 【請求項２０】上記走査線に、陽極酸化が施されている
    ことを特徴とする請求項８ないし１９のいずれか一項に
    記載のアクティブマトリクス基板。
21. 【請求項２１】格子状に配された複数の走査線および信
    号線により形成される画素領域毎に画素電極が設けら
    れ、上記走査線、信号線および画素電極のそれぞれに接
    続されたスイッチング素子と、上記画素電極との間に蓄
    積容量を形成すべく設けられた蓄積容量電極と、該蓄積
    容量電極に接続され、信号線と平行に配された蓄積容量
    共通配線とを備えたアクティブマトリクス基板の製造方
    法において、 基板上に電極層を成膜し、該電極層のパターニングによ
    り、走査線と画素電極とを形成する工程と、 ゲート絶縁膜を積層する工程と、 上記信号線、スイッチング素子、蓄積容量電極、蓄積容
    量共通配線を形成した後、保護膜を成膜する工程と、 上記ゲート絶縁膜および保護膜を同時にパターニングし
    て、画素電極の開口部を形成する工程とを含むことを特
    徴とするアクティブマトリクス基板の製造方法。
22. 【請求項２２】請求項８ないし２０のいずれか一項に記
    載のアクティブマトリクス基板と、入射した電磁放射線
    を電荷に変換する変換部と、該電荷を蓄積した蓄積容量
    を形成するためのバイアス電圧印加手段とを有すること
    を特徴とするイメージセンサ。