JP4514182B2 - 画像形成装置及び放射線検出装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、画像形成装置及び放射線検出装置に関し、特に、液晶パネルや光電変換装置を含む画像形成装置、Ｘ線、α線、β線、γ線を含む放射線を検出する放射線検出装置に関するものである。
【０００２】
【従来の技術】
近年、ＴＦＴを用いたパネルの大判化や駆動速度の高速化が急速に進んでいる。これは、ＴＦＴを用いた液晶パネルの製造技術の発展や、光電変換素子を有するＸ線撮像装置などのエリアセンサーの各分野への利用の影響によるものである。
【０００３】
また、その大判化の流れと同時に、画素ピッチの微細化も進み、配線幅の微細化により、各部の配線抵抗が高くなる傾向がある。液晶パネルにおいては、画素ピッチの微細化により画素の開口率が低下した結果、バックライトからの光量の低下を引き起こし、高輝度な液晶パネルを提供することが難しくなっている。
【０００４】
また、大判化に伴う配線パターン長の増加や配線パターンの微細化に伴う配線抵抗の増加によって、時定数が増加しＴＦＴの駆動速度を低下させることにつながる。
【０００５】
Ｘ線撮像装置についても同様で、開口率の低下は、センサー受光部の面積を低下させるために、センサー感度が低下してしまう。また、ＴＦＴの駆動速度を低下させると、動画センサーとして使用できなくなる場合があり、センサーの用途が限られる。
【０００６】
図８は、従来のＴＦＴを用いたマトリックスパネルの等価回路である。ここで、このマトリクスパネルを光電変換装置もしくは放射線検出装置に応用した例を説明する。
【０００７】
図８に示す各画素は、一つの薄膜トランジスタ部（ＴＦＴ部）１２と一つの光電変換素子部１１が対で構成されている。
【０００８】
光電変換素子部１１は、光を吸収した際にエレクトロンとホールを生成し、このエレクトロンもしくはホールを内部のコンデンサーに蓄積する。
【０００９】
その後、ゲートドライバー回路部１７を駆動することでゲート線１３にＴＦＴ部１２をオンするオン電圧を印加し、ＴＦＴ部１２を駆動させることにより、コンデンサーに蓄積されたエレクトロンもしくはホールを直接、もしくは間接的にＴＦＴ部１２を通じてデータライン１４から信号処理回路部１５に転送することで、画像を表示させる。
【００１０】
このような光電変換装置の一例として、特許文献１には、製造過程で生じるホトセンサの不良による画像情報の欠落をなくすために、イメージセンサの隣接する２個以上のホトセンサの光電荷を加え合せた出力を一画素の光電荷とするようにしたものが開示されている。
【００１１】
また、光電変換素子部１１がＭＩＳ（metal-insulator-semiconductor）型の場合は、共通電極ドライバー回路部１６から共通電極配線１０に半導体層の順方向バイアスを印加し、絶縁膜界面に蓄積されたエレクトロンもしくはホールを除去する操作が必要となる。
【００１２】
また、マトリックスパネルの上部に放射線を可視光に変換する蛍光体層を配置するか、光電変換素子に直接放射線からエレクトロンとホールを発生させるアモルファスセレンやヨウ化鉛、ヨウ化水銀を用いれば、放射線検出装置となる。
【００１３】
液晶表示パネルにおいては、光電変換素子部１１に代えて、液晶コンデンサー部１８を形成する。
【００１４】
以上説明した例においては、以下に説明するような課題がある。
【００１５】
すなわち、ＴＦＴ部１２を高速駆動する際に光電変換装置等に要求されることと、低速駆動する際に光電変換装置等に要求されることとが異なり、その両者の要求を同時に達成するのが困難であるという点である。
【００１６】
高速駆動したときには、応答速度の速さが優先され、応答速度が低下した際に発生する液晶表示パネル、光電変換素子パネル双方における、残像による表示・取り込み画像に対するアーチファクトを除去することが優先される。
【００１７】
一方、低速駆動したときに要求されることは、応答速度の速さよりも、高精細、高コントラストな画像表示、画像取り込みが優先される。
【００１８】
Ｘ線撮像装置については、従来、個別撮影を行なうために、種々の分解能のフィルム、例えばフィルム／シートの組み合わせまたは記憶シートを用いることが公知である。透過照射のために切り替え可能な拡大倍率及びそれに低い位置分解能を有するＸ線画像増幅器がある。また、信号を読み出す際の駆動方法を制御することによって高フレームモードと高精細モードとの選択動作を行なうＸ線診断装置が、特許文献２、３、４、５に開示されている。
【００１９】
【特許文献１】
特開平０５−０９１４１９号公報
【特許文献２】
特開平０７−０７２２５８号公報
【特許文献３】
特開平０７−３２２１４１号公報
【特許文献４】
特開平０９−０３７１５９号公報
【特許文献５】
特開２０００−０５９６９６号公報
【００２０】
【発明が解決しようとする課題】
本発明は、マトリクスパネル等の簡易な構成で、目的に応じて、高速駆動と高精細の画像の取得を可能にすることを課題とする。即ち、高速駆動と高精細の画像の取得を実現するには、マトリクスパネルの構成が複雑になったり、或いは駆動ＩＣの構成が複雑になってしまう課題があった。
【００２１】
【課題を解決するための手段】
上記課題を解決するために、本発明は、行列状に配列され、第１の電極と第２の電極との間に配置された半導体層を有する光電変換素子と、前記光電変換素子で変換された光信号に基づく電気信号を転送するための二つのスイッチ素子と、をそれぞれ有する複数の画素と、同一行に属する複数の画素の前記二つのスイッチ素子の一方のスイッチ素子を共通に駆動する第１の制御配線と、複数の行に属する複数の画素の前記二つのスイッチ素子の他方のスイッチ素子を共通に駆動する第２の制御配線と、に接続されており、各前記画素の前記二つのスイッチ素子を駆動させるためのドライバー回路部と、各前記画素からの信号を処理する信号処理回路部と、を備えた画像形成装置において、前記信号処理回路部は、同一列に属する複数の画素の前記一方のスイッチ素子に接続された第１のデータ配線と、複数列に属する複数の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線と、に接続されており、前記二つのスイッチ素子は薄膜トランジスタであって、前記第１の制御配線に前記一方のスイッチ素子のゲートが接続されており、前記第２の制御配線に前記他方のスイッチ素子のゲートが接続されており、同一列に属する複数の画素の前記一方のスイッチ素子のドレイン又はソースが前記第１のデータ配線に接続されており、複数列に属する複数の画素の前記他方のスイッチ素子のドレイン又はソースが前記第２のデータ配線に共通に接続されており、前記二つのスイッチ素子と前記二つのスイッチ素子のソース又はドレインが共通に接続された前記第１の電極との間に、前記二つのスイッチ素子の表面を平坦にするための平坦化膜が配置されており、前記光電変換素子が前記平坦化膜を介して前記二つのスイッチ素子の上に積層して配置されており、ｉ行目（ｉは１以上の奇数）の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線とｉ＋１行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線との間に、前記ｉ行目の画素及び前記ｉ＋１行目の画素の前記他方のスイッチ素子を共通に駆動する第２の制御配線が配置されており、且つ、ｉ＋２行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線とｉ＋３行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線との間に、前記ｉ＋２行目の画素及び前記ｉ＋３行目の画素の前記他方のスイッチ素子を共通に駆動する第２の制御配線が配置されており、ｊ列目（ｊは１以上の奇数）の画素の前記一方のスイッチ素子に接続された第１のデータ配線とｊ＋１列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線との間に、前記ｊ列目の画素及び前記ｊ＋１列目の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線が配置されており、且つ、ｊ＋２列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線とｊ＋３列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線との間に、前記ｊ＋２列目の画素及び前記ｊ＋３列目の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線が配置されている構成を提供するものである。
【００２２】
また、本発明は、行列状に配列され、第１の電極と第２の電極との間に配置された半導体層を有して放射線を電気信号に変換する変換素子と、前記変換素子で変換された光信号に基づく電気信号を転送するための二つのスイッチ素子と、をそれぞれ有する複数の画素と、同一行に属する複数の画素の前記二つのスイッチ素子の一方のスイッチ素子を共通に駆動する第１の制御配線と、複数の行に属する複数の画素の前記二つのスイッチ素子の他方のスイッチ素子を共通に駆動する第２の制御配線と、に接続されており、各前記画素の前記二つのスイッチ素子を駆動させるためのドライバー回路部と、各前記画素からの信号を処理する信号処理回路部と、を備えた放射線検出装置において、前記信号処理回路部は、同一列に属する複数の画素の前記一方のスイッチ素子に接続された第１のデータ配線と、複数列に属する複数の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線と、に接続されており、前記二つのスイッチ素子は薄膜トランジスタであって、前記第１の制御配線に前記一方のスイッチ素子のゲートが接続されており、前記第２の制御配線に前記他方のスイッチ素子のゲートが接続されており、同一列に属する複数の画素の前記一方のスイッチ素子のドレイン又はソースが前記第１のデータ配線に接続されており、複数列に属する複数の画素の前記他方のスイッチ素子のドレイン又はソースが前記第２のデータ配線に共通に接続されており、前記二つのスイッチ素子と前記二つのスイッチ素子のソース又はドレインが共通に接続された前記第１の電極との間に、前記二つのスイッチ素子の表面を平坦にするための平坦化膜が配置されており、前記変換素子が前記平坦化膜を介して前記二つのスイッチ素子の上に積層して配置されており、ｉ行目（ｉは１以上の奇数）の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線とｉ＋１行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線との間に、前記ｉ行目の画素及び前記ｉ＋１行目の画素の前記他方のスイッチ素子を共通に駆動する第２の制御配線が配置されており、且つ、ｉ＋２行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線とｉ＋３行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線との間に、前記ｉ＋２行目の画素及び前記ｉ＋３行目の画素の前記他方のスイッチ素子を共通に駆動する第２の制御配線が配置されており、ｊ列目（ｊは１以上の奇数）の画素の前記一方のスイッチ素子に接続された第１のデータ配線とｊ＋１列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線との間に、前記ｊ列目の画素及び前記ｊ＋１列目の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線が配置されており、且つ、ｊ＋２列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線とｊ＋３列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線との間に、前記ｊ＋２列目の画素及び前記ｊ＋３列目の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線が配置されている構成を提供するものである。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２４】
（実施形態１）
図１は、本発明の実施形態１の放射線検出装置に備えているＴＦＴマトリックスパネルの等価回路である。
【００２５】
図１に示すＴＦＴマトリックスパネル１は、ゲートドライバー回路部１７から第１のゲート線群１３Ａ，及びまたは第２のゲート線群１３Ｂに印加されるバイアスにより、マトリックス状に配列されたＴＦＴ部１２を駆動させ、各光電変換素子部１１からの信号を、対になるＴＦＴ部１２を通じて第１のデータライン群１４Ａ，及びまたは、第２のデータライン群１４Ｂから信号処理回路部１５へ転送することで、画像情報を読み出す。光電変換素子の構造としては、容量を内部に有するＭＩＳ（metal-insulator-semiconductor）構造を用いることができる。
【００２６】
ここでは、光電変換素子部１１にコンデンサーを含んでおり、外部から取り込んだ光によりエレクトロンとホールのキャリアを発生させ、このキャリアをＴＦＴ部１２により読み出す。
【００２７】
また、ＴＦＴマトリックスパネル１上に、放射線を可視光に変換する蛍光体層を配置するもしくは、光電変換素子に直接放射線を吸収し、エレクトロンとホールとを発生させるアモルファスセレンやＰｂＩ2、ＨｇＩ2などの材料を用いることにより、放射線検出フラットパネルセンサーとなる。
【００２８】
ＴＦＴマトリックスパネル１において、ゲートドライバー回路部１７内は第１のゲート線群に対応する系統Ａと第２のゲート線群に対応する系統Ｂとに分離されており、各系統を独立に駆動できるようにしている。同様に信号処理回路部１５内も第１のデータライン群に相当する系統Ａと第２のデータライン群に相当する系統Ｂとに分離されており、各系統別々に信号が出力される。
【００２９】
ドライバー回路部１７及び信号処理回路部１５の各系統Ａ，Ｂはそれぞれ対応しており、ゲートドライバー回路部１７の系統Ａを駆動させ、系統Ａのゲート線１３ＡにＴＦＴ部１２のオン電圧を印加した場合は、蓄積されたキャリアは、系統Ａで制御されるデータライン１４Ａを通じて信号処理回路部１５に転送される。
【００３０】
また、ゲートドライバー回路部１７の系統Ｂを駆動させ、系統Ｂのゲート線１３ＢにＴＦＴ部１２のオン電圧を印加した場合は、コンデンサーで蓄積されたキャリアは、系統Ｂで制御されるデータライン１４Ｂを通じて信号処理回路部１５に転送される。
【００３１】
ゲートドライバー回路部１７の系統Ａは、ゲート線１３ＡにＴＦＴ部１２のオン電圧を与えて、行毎に、ＴＦＴ部１２を駆動させて、データライン１４Ａを通じてキャリアを読み出している。
【００３２】
また、系統Ｂは、ゲート線１３ＢにＴＦＴ部１２のオン電圧を与えて、例えば隣接する２行のＴＦＴ部１２を駆動させて、データライン１４Ｂを通じてキャリアを読み出している。
【００３３】
系統Ａで駆動させた場合、ゲート線１３Ａが行方向に、データライン１４Ａが列方向に配置されたＴＦＴマトリックスパネル１内に、ｍ×ｎの光電変換素子部１１を有するパネルに対し、１画像を得るためにゲート線１３Ａをｍ本駆動して、データライン１４Ａのｎ本にキャリアを転送する。すなわち系統Ａにおいては、各ゲート線に接続されているのは同一の行に属する画素のみである。
【００３４】
それに対して、系統Ｂで駆動させた場合、同様のパネルに対し、１画像を得るためにゲート線ｍ／２本を駆動し、データライン１４Ｂｎ／２本にキャリアを転送する。すなわち、系統Ｂにおいては、各ゲート線は複数の行にまたがる画素を共通に接続している。
【００３５】
このため、系統Ｂにおいては系統Ａの場合に比べて、駆動するゲート線が半分ですむため、約半分の時間でキャリアの読み出しが可能となる。
【００３６】
言い換えると、本実施形態の構成によれば、１画素に一つの光電変換素子と二つのスイッチ素子を有し、一方のスイッチ素子は同一行に属する画素のみを共通に接続するゲート線に接続されており(系統Ａ)、他方のスイッチ素子は、複数の行にまたがる画素を共通に接続するゲート線に接続(系統Ｂ)されているのである。
【００３７】
したがって、系統Ａにおいて駆動する場合には、通常の画素数の画像が出力され、系統Ｂにおいては、４画素を１画素とする画像が出力されることになり、読出し時間が低速で高精細の画像１と、画像１よりも読出し時間が高速で低精細な画像２を場合に応じて駆動することが可能となる。
【００３８】
光電変換素子部１１がＭＩＳ型の場合は、上述のようにキャリアの読み出しを行なった後に、共通電極ドライバー回路部１６から共通電極配線１０にバイアスを印加し、絶縁膜界面に蓄積されたエレクトロンもしくはホールを除去するリフレッシュ駆動を行なう。
【００３９】
図２は、図１に示した光電変換素子部１１の一部の模式的な平面図である。ここでは、光電変換素子部１１とＴＦＴ部１２とからなる各画素のピッチは、縦横共に１００〜２００μｍ程度の正方形で形成されている。
【００４０】
系統Ａでは、各画素から行毎に信号を読み取ることが可能である。また、系統Ｂでは、２行４画素から同時に信号を読み出すことが可能である。
【００４１】
これは、系統Ａで信号を読み出すことにより、画素ピッチである１００〜２００μｍ分の解像度を有する高精細な画像を取り込むことが可能であることを意味する。
【００４２】
また、系統Ｂで信号を読み出すことにより、画素ピッチの２倍となる２００〜４００μｍ分の解像度を有する高感度なセンサーとなり、同時に、駆動するゲートドライバー回路部１７の処理時間、信号処理回路部１５により処理時間双方が約半分となることから、系統Ａと比較して高速駆動も可能となる。
【００４３】
図３は、図２のＰ−Ｐ間の断面図であり、ここでは放射線を可視光に変換する蛍光体も併せて図示している。
【００４４】
ＴＦＴ部１２はゲート電極２２と、ゲート絶縁膜２３と、半導体層２４と、ｎ型半導体層２５と、ソース・ドレイン電極２６とを備えている。
【００４５】
光電変換素子部１１は、ＴＦＴ部１２と同様の構成であり、各膜の成膜はＴＦＴ部１２の形成時に成膜するプロセスと同時に行っている。
【００４６】
ゲート電極２２と下電極２１は、Ａｌ−Ｎｄ膜とＭｏ膜の２層構成であり、Ａｌ−Ｎｄ膜をスパッタリング法により３０〜４００nm程度成膜した後で、その上にＭｏ膜を、真空を維持したままで、同じくスパッタリング法により１５〜７０nm程度の厚さで成膜している。
【００４７】
ゲート絶縁膜２３と半導体層２４とｎ型半導体層２５とは、ＣＶＤ法により成膜しており、ゲート絶縁膜２３には窒素化シリコン膜を１５０〜４００nm程度の厚さで、半導体層２４は３００〜１０００nm程度の厚さで、ｎ型半導体層２５は１０〜１００nm程度の厚さで、それぞれ真空を破ることなく連続に成膜している。
【００４８】
ソース・ドレイン電極２６と共通電極配線１０とにはアルミニウムを用いており、スパッタリング法により２００〜２０００nm程度の厚さで成膜している。
【００４９】
ＴＦＴ部１２と光電変換素子部１１との形成後は、その上部に絶縁性の保護膜となる窒化シリコン保護膜を２００〜１５００nm程度の厚さでＣＶＤ法により成膜し、更にポリイミド膜２８を１〜１０μｍ程度の厚さで、スピンコーティング法により成膜している。
【００５０】
更に上部には、放射線を可視光に変換する蛍光体層、特に本実施形態においてはＧＯＳ（ｇａｄｏｌｉｎｉｕｍｏｘｙｓｕｌｐｈｉｄｅｐｈｏｓｐｈｏｒ）膜を配置し、最後に反射層とパネル保護を兼ねるアルミニウムからなる反射膜３０を形成している。
【００５１】
また、図３に示す構成に代えて、以下説明する図４に示すような層構成としてもよい。
【００５２】
図４は、放射線を電気信号に変換するアモルファスセレン３５を用いた放射線検出装置に備える光電変換素子部１１付近の断面図である。
【００５３】
この場合、図３で示したような、放射線を可視光に変換する蛍光体層は使用しないので製造プロセスを簡略化できる。この場合、ＴＦＴ部１２を形成後にアモルファスセレン３５を真空蒸着し、その後、共通電極となるＩＴＯ３１を成膜し、窒化シリコン保護膜、ポリイミド保護膜を順次成膜すればよい。
【００５４】
ＩＴＯ３１と下電極２１とで挟まれたアモルファスセレンコンデンサー部が光電変換素子部１１として直接エレクトロンとホールを生成する。ここで、アモルファスセレン３５の代わりに、ヨウ化鉛、ヨウ化水銀でもよく、また、ＩＴＯ３１の代わりにＸ線を十分透過し、比抵抗の低い金属薄膜、例えば、１００〜１０００nm程度のアルミニウムでもよい。
【００５５】
各膜のパターニングはフォトリソグラフィー法を用いており、Ａｌ−Ｎｄ膜、Ｍｏ膜、アルミニウム膜の金属膜のエッチングにはウェットエッチング法を用いているが、特にＭｏ膜、アルミニウム膜に関してはドライエッチング法でも構わない。
【００５６】
シリコン系のゲート絶縁膜２３、半導体層２４、ｎ型半導体層２５、窒素化シリコン保護膜２７のエッチングにはドライエッチング法を用いている。
【００５７】
（実施形態２）
図５は、本発明の実施形態２の液晶表示装置に備えているＴＦＴマトリックスパネルの等価回路である。
【００５８】
ゲートドライバー回路部１７から複数のゲート線１３Ａ，１３Ｂに印加されるバイアスにより、マトリックス状に配列されたＴＦＴ部１２を駆動させる。
【００５９】
こうして、信号処理回路部１５から送られる信号を、複数のデータライン１４Ａ，１４Ｂを通じ各ＴＦＴ部１２と対になる液晶コンデンサー部１８に電圧を印加することによって、液晶の配向方向を変化させ、液晶表示を操作している。
【００６０】
なお、隣接するデータライン１４Ａ，１４Ｂは共通化して、各液晶コンデンサー部１８に電圧を印加するようにしてもよい。
【００６１】
ＴＦＴマトリックスパネル１において、ゲートドライバー回路部１７内は系統Ａと系統Ｂとに分離されており、各系統独立に駆動することが可能である。また、同様に信号処理回路部１５内も系統Ａと系統Ｂに分離されており、各系統独立に駆動することが可能である。
【００６２】
ドライバー回路部１７と信号処理回路部１５の各系統Ａ，Ｂとはそれぞれ対応しており、ゲートドライバー回路部１７の系統Ａを駆動させ、系統Ａのゲート線１３ＡにＴＦＴ部１２のオン電圧を印加した場合は、信号処理回路部１５における系統Ａからの信号を、データライン１４Ａを通じて液晶コンデンサー部１８に転送することができる。
【００６３】
また、ゲートドライバー回路部１７の系統Ｂを駆動させ、系統Ｂのゲート線１３ＢにＴＦＴ部１２のオン電圧を印加した場合は、信号処理回路部１５における系統Ｂからの信号を、データライン１４Ｂを通じて液晶コンデンサー部１８に転送することができる。
【００６４】
ゲートドライバー回路部１７の系統Ａは、一本のゲート線１３ＡにＴＦＴ部１２のオン電圧を与えたとき、コンデンサーに接続された一つのソース電極と、信号処理回路部１５の系統Ａから信号を転送する一つのデータライン１４Ａに接続された一つのドレイン電極とを接続するためのＴＦＴ部１２を駆動させる。
【００６５】
また、ゲートドライバー回路部１７の系統Ｂは、一本のゲート線１３ＢにＴＦＴ部１２のオン電圧を与えたとき、コンデンサーに接続された２個のソース電極と、信号処理回路部１５の系統Ｂから信号を転送する一つのデータライン１４Ｂに接続された２個のドレイン電極とを接続するためのＴＦＴ部１２を駆動させる。すなわち、複数の行にまたがる画素に共通に電圧を印加することができる。
【００６６】
系統Ａで駆動させた場合、ゲート線１３Ａが行方向に、データライン１４Ａが列方向に配置されたＴＦＴマトリックスパネル１内に、ｍ×ｎの液晶コンデンサー部１８に対し、１画像を表示するためにゲート線１３Ａに関してはｍ本を駆動し、データライン１４Ａはｎ本を駆動する。
【００６７】
また、系統Ｂで駆動させた場合、同様のパネルに対し、ゲート線１３Ｂに関してはｍ／２本を駆動し、データライン１４Ｂはｎ本を駆動する。
【００６８】
これにより、系統Ｂにおいては系統Ａのゲートドライバー回路部１７は約半分の時間で駆動することが可能となる。また、同様に信号処理回路部１５の処理も約半分の時間で処理することが可能である。
【００６９】
図６は、図５のＴＦＴマトリックスパネルを含む液晶表示装置の一部の平面図である。各液晶コンデンサー部１８間の画素ピッチは縦が１００〜５００μｍ程度、横がその１／３となる３０〜１７０μｍ程度の長方形で形成されている。
【００７０】
各液晶コンデンサー部１８は液晶コンデンサーとメモリー用蓄積コンデンサーとで構成されている。また、コンデンサー上には液晶、カラーフィルターがそれぞれ配置されており、赤（Ｒ）、緑（Ｇ）、青（Ｂ）が順に横方向に配置されている。
【００７１】
系統Ａを駆動させることと、信号処理回路部１５からの信号を各液晶コンデンサー部１８へ独立して転送することができる。また、系統Ｂを駆動させることにより、上下に配置された同色のカラーフィルターを配置した２つの液晶コンデンサー部１８に同時に信号を転送することができる。
【００７２】
これは、系統Ａで信号を転送することにより、液晶表示パネルは、画素ピッチである１００〜５００μｍの解像度を有する高精細な画像を取り込むことが可能である。
【００７３】
また、系統Ｂで信号を読み出すことにより、液晶表示パネルは、横方向の解像度は変わらず、縦方向の解像度が画素ピッチの２倍となる２００〜１０００μｍとなる。このため、駆動するゲートドライバー回路部１７の処理時間が約半分となることから、高速駆動が可能となる。
【００７４】
この結果、本実施形態の液晶表示装置は、解像度優先のモード、特にパーソナルコンピュータ用ディスプレイや、高品質静止画表示用ディスプレイとしてのモードと、高速優先モード、特に家庭用テレビで使用する動画の画像表示用のディスプレイとしてのモードを有する。
【００７５】
また、上記の画素ピッチにおいて、横方向ｎ画素ピッチが縦方向の画素ピッチに対し約１／３と記載しているが、縦横反転でも構わないし、また画素ピッチの比率が、縦：横＝３：２もしくは２：３とし、系統Ｂの駆動時に、隣り合う同色の２画素を同時に駆動した際に、縦：横＝１：１の比率となっても構わない。
【００７６】
図７は、図６のＱ−Ｑ断面図である。ＴＦＴ部１２はゲート電極２２、ゲート絶縁膜２３、半導体層２４、ｎ型半導体層２５、ソース・ドレイン電極２６で形成されている。
【００７７】
また、コンデンサー部１８は、上下共にＩＴＯにより形成しており、その間にある絶縁膜は、ＴＦＴ部１２を形成する際に成膜しているゲート絶縁膜を用いている。
【００７８】
ゲート電極２２はクロム膜をスパッタリング法により３０〜２５０nm程度の厚さで成膜している。
【００７９】
ゲート絶縁膜２３、半導体層２４、ｎ型半導体層２５はＣＶＤ法により成膜しており、ゲート絶縁膜２３には窒素化シリコン膜を１５０〜４００nm程度の厚さで、半導体層２４は５０〜２００nm程度の厚さで、ｎ型半導体層２５は１０〜１００nm程度の厚さで、それぞれ真空を破ることなく連続に成膜している。
【００８０】
ソース・ドレイン電極２６にはアルミニウムを用いており、スパッタリング法により２００〜２０００nm程度の厚さで成膜している。
【００８１】
ＴＦＴ部１２の上部には絶縁性の保護膜となる窒化シリコン保護膜２７を２００〜１０００nm程度の厚さになるようにＣＶＤ法により成膜し、更に全面にポリイミド膜２８を１〜１０μｍ程度の厚さになるようにスピンコーティング法により成膜している。
【００８２】
更に上部には、液晶３２を配置し、上部に電極となるＩＴＯ３１と上部ガラス３３とを配置している。
【００８３】
各膜のパターニングはフォトリソグラフィー法を用いており、クロム膜、アルミニウム膜の金属膜のエッチングにはウェットエッチング法を用いているが、ドライエッチング法でも構わない。
【００８４】
シリコン系のゲート絶縁膜２３、半導体層２４、ｎ型半導体層２５、窒素化シリコン保護膜２７のエッチングにはドライエッチング法を用いている。
【００８５】
なお、本発明の各実施形態では、マトリックス状に画素を配列した場合を例に説明したが、デルタ状、ハニカム状に画素を配列してもよい。また、ＴＦＴ部１２は、他のトランジスタとしてもよい。
【００８６】
また、各実施形態では、隣接する２行の画素に共通にゲート線１３Ｂを設けている場合を例に説明したが、より高速で電気信号の読み出し等を行う場合には３行以上の画素にまたがってゲート線１３Ｂを設ければよい。
【００８７】
また、実施形態２において説明した図５の形態を光電変換装置もしくは放射線検出装置に適用することも可能である。すなわち、実施形態１においては系統Ｂで、系統Ａでの４画素を１画素として読み出しているが、系統Ａでの２画素を１画素にして読み出すことも可能である。
【００８８】
（実施形態３）
本実施形態においては、光電変換装置もしくは放射線検出装置において、スイッチ素子上に光電変換部を設けた積層構成に関して説明する。実施形態１の図３においては、光電変換素子とスイッチ素子とを同一平面内に設けている。それに対して本実施形態においては、スイッチ素子上に光電変換素子を設けることにより、更に開口率の向上をはかっている。図９にその断面図を示す。概略的等価回路図は、図１もしくは図５を用いることができる。
【００８９】
図中４１はガラスなどの絶縁基板、１２は上述した実施形態の系統Ａに属するスイッチ素子Ａ、１９は系統Ｂに属するスイッチ素子Ｂである。６１はスイッチ素子Ａのゲート電極、６２はスイッチ素子Bのゲート電極、４５はゲート絶縁膜,４６は半導体層、４７はオーミックコンタクト層、６３は平坦化膜、６４は光電変換素子の第１の電極層、６５は絶縁層、６６は半導体層、６７はオーミックコンタクト層、６８は第２の電極層、６９はスイッチ素子Ａの光電変換素子と接続される主電極、７０はスイッチ素子Ｂの光電変換素子と接続される主電極である。ここで、スイッチ素子Ａの主電極，スイッチ素子Ｂの主電極と接続される光電変換素子は同一の素子である。また、スイッチ素子Ａもしくはスイッチ素子Ｂのうち、一方のスイッチ素子は単独でデータ配線へ信号を転送する事が可能であり、他方のスイッチ素子は駆動した際には複数の画素から一つのデータ配線へ同時に転送する事が可能な構成になっている。
【００９０】
このような構成によれば、駆動部上に光電変換部が積層して形成されているために、開口率が向上され且つTFTなどのスイッチ素子により構成される駆動回路部を単純化することが可能となる。特に、光電変換素子としてMIS型光電変換素子を用いた場合には、平坦化膜６３を形成した後に、コンタクトホールを形成してその後第１の電極層とTFTの電極とのコンタクトをとっているために、平坦化膜によってMIS型光電変換素子の絶縁膜を薄膜化することが可能となり感度が向上するため、更に好ましい。
【００９１】
本発明は、上述した実施形態を適宜組み合わせて形成することも可能である。また、行（row）列（column）は説明上規定したものであって、入れ替え可能なものである。
【００９２】
【発明の効果】
以上説明したように本発明によれば、マトリクスパネルの簡単な構成で、目的に応じて高速駆動と低速駆動を行うことができ、高速駆動による低精細の画像の取得、及び低速駆動による高精細の画像の取得が可能となり、駆動ＩＣの構成も簡単になる。
【００９３】
また、光電変換装置、特に、放射線を用いて直接又は間接的に画像を読み取る放射線検出装置においては、高精細静止画もしくは簡易動画取り込みモードと、残像などのアーチファクトを除去でき、キャリアを一度に読み取ることができる高速駆動モードとを有することが可能となり、駆動ＩＣの構成も簡単にすることができる。
【００９４】
更に、液晶表示パネルにおいては、高精細静止画もしくは簡易画像表示モードと、残像などを除去できる動画対応の高速駆動モードとを有することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態１の放射線検出装置に備えているＴＦＴマトリックスパネルの等価回路である。
【図２】図１に示した光電変換素子部１１の一部の模式的な平面図である。
【図３】図２のＰ−Ｐ間の断面図である。
【図４】放射線を直接電気信号に変換するアモルファスセレン３５を用いた放射線検出装置に備える光電変換素子部１１付近の断面図である。
【図５】本発明の実施形態２の液晶表示装置に備えているＴＦＴマトリックスパネルの等価回路である。
【図６】図５のＴＦＴマトリックスパネルを含む液晶表示装置の一部の平面図である。
【図７】図６のＱ−Ｑ断面図である。
【図８】従来のＴＦＴを用いたマトリックスパネルの等価回路である。
【図９】本発明の実施形態３を示す断面図である。
【符号の説明】
１ ＴＦＴマトリックスパネル
１０ 共通電極配線
１１ 光電変換素子部
１２ ＴＦＴ部
１３Ａ 系統Ａのゲート線
１３Ｂ 系統Ｂのゲート線
１４Ａ 系統Ａのデータライン
１４Ｂ 系統Ｂのデータライン
１５ 信号処理回路
１６ 共通電極ドライバー回路部
１７ ゲートドライバー回路部
１８ 液晶コンデンサー部
２１ 下電極
２２ ゲート電極
２３ ゲート絶縁膜
２４ 半導体層
２５ ｎ型半導体層
２６ ソース・ドレイン電極
２７ 窒素化シリコン保護膜
２８ ポリイミド膜
２９ 蛍光体層
３０ 反射膜（保護層）
３１ ＩＴＯ
３２ 液晶
３３ 上部ガラス
３４ アモルファスセレンコンデンサー部
３５ アモルファスセレン
４１ 絶縁基板
４５ ゲート絶縁膜
４６ 半導体層
４７ オーミックコンタクト層
６１、６２ ゲート電極
６３ 平坦化膜
６４ 第１の電極層
６５ 絶縁層
６６ 半導体層
６７ オーミックコンタクト層
６８ 第２の電極層
６９、７０ 主電極
【発明の属する技術分野】
本発明は、画像形成装置及び放射線検出装置に関し、特に、液晶パネルや光電変換装置を含む画像形成装置、Ｘ線、α線、β線、γ線を含む放射線を検出する放射線検出装置に関するものである。
【０００２】
【従来の技術】
近年、ＴＦＴを用いたパネルの大判化や駆動速度の高速化が急速に進んでいる。これは、ＴＦＴを用いた液晶パネルの製造技術の発展や、光電変換素子を有するＸ線撮像装置などのエリアセンサーの各分野への利用の影響によるものである。
【０００３】
また、その大判化の流れと同時に、画素ピッチの微細化も進み、配線幅の微細化により、各部の配線抵抗が高くなる傾向がある。液晶パネルにおいては、画素ピッチの微細化により画素の開口率が低下した結果、バックライトからの光量の低下を引き起こし、高輝度な液晶パネルを提供することが難しくなっている。
【０００４】
また、大判化に伴う配線パターン長の増加や配線パターンの微細化に伴う配線抵抗の増加によって、時定数が増加しＴＦＴの駆動速度を低下させることにつながる。
【０００５】
Ｘ線撮像装置についても同様で、開口率の低下は、センサー受光部の面積を低下させるために、センサー感度が低下してしまう。また、ＴＦＴの駆動速度を低下させると、動画センサーとして使用できなくなる場合があり、センサーの用途が限られる。
【０００６】
図８は、従来のＴＦＴを用いたマトリックスパネルの等価回路である。ここで、このマトリクスパネルを光電変換装置もしくは放射線検出装置に応用した例を説明する。
【０００７】
図８に示す各画素は、一つの薄膜トランジスタ部（ＴＦＴ部）１２と一つの光電変換素子部１１が対で構成されている。
【０００８】
光電変換素子部１１は、光を吸収した際にエレクトロンとホールを生成し、このエレクトロンもしくはホールを内部のコンデンサーに蓄積する。
【０００９】
その後、ゲートドライバー回路部１７を駆動することでゲート線１３にＴＦＴ部１２をオンするオン電圧を印加し、ＴＦＴ部１２を駆動させることにより、コンデンサーに蓄積されたエレクトロンもしくはホールを直接、もしくは間接的にＴＦＴ部１２を通じてデータライン１４から信号処理回路部１５に転送することで、画像を表示させる。
【００１０】
このような光電変換装置の一例として、特許文献１には、製造過程で生じるホトセンサの不良による画像情報の欠落をなくすために、イメージセンサの隣接する２個以上のホトセンサの光電荷を加え合せた出力を一画素の光電荷とするようにしたものが開示されている。
【００１１】
また、光電変換素子部１１がＭＩＳ（metal-insulator-semiconductor）型の場合は、共通電極ドライバー回路部１６から共通電極配線１０に半導体層の順方向バイアスを印加し、絶縁膜界面に蓄積されたエレクトロンもしくはホールを除去する操作が必要となる。
【００１２】
また、マトリックスパネルの上部に放射線を可視光に変換する蛍光体層を配置するか、光電変換素子に直接放射線からエレクトロンとホールを発生させるアモルファスセレンやヨウ化鉛、ヨウ化水銀を用いれば、放射線検出装置となる。
【００１３】
液晶表示パネルにおいては、光電変換素子部１１に代えて、液晶コンデンサー部１８を形成する。
【００１４】
以上説明した例においては、以下に説明するような課題がある。
【００１５】
すなわち、ＴＦＴ部１２を高速駆動する際に光電変換装置等に要求されることと、低速駆動する際に光電変換装置等に要求されることとが異なり、その両者の要求を同時に達成するのが困難であるという点である。
【００１６】
高速駆動したときには、応答速度の速さが優先され、応答速度が低下した際に発生する液晶表示パネル、光電変換素子パネル双方における、残像による表示・取り込み画像に対するアーチファクトを除去することが優先される。
【００１７】
一方、低速駆動したときに要求されることは、応答速度の速さよりも、高精細、高コントラストな画像表示、画像取り込みが優先される。
【００１８】
Ｘ線撮像装置については、従来、個別撮影を行なうために、種々の分解能のフィルム、例えばフィルム／シートの組み合わせまたは記憶シートを用いることが公知である。透過照射のために切り替え可能な拡大倍率及びそれに低い位置分解能を有するＸ線画像増幅器がある。また、信号を読み出す際の駆動方法を制御することによって高フレームモードと高精細モードとの選択動作を行なうＸ線診断装置が、特許文献２、３、４、５に開示されている。
【００１９】
【特許文献１】
特開平０５−０９１４１９号公報
【特許文献２】
特開平０７−０７２２５８号公報
【特許文献３】
特開平０７−３２２１４１号公報
【特許文献４】
特開平０９−０３７１５９号公報
【特許文献５】
特開２０００−０５９６９６号公報
【００２０】
【発明が解決しようとする課題】
本発明は、マトリクスパネル等の簡易な構成で、目的に応じて、高速駆動と高精細の画像の取得を可能にすることを課題とする。即ち、高速駆動と高精細の画像の取得を実現するには、マトリクスパネルの構成が複雑になったり、或いは駆動ＩＣの構成が複雑になってしまう課題があった。
【００２１】
【課題を解決するための手段】
上記課題を解決するために、本発明は、行列状に配列され、第１の電極と第２の電極との間に配置された半導体層を有する光電変換素子と、前記光電変換素子で変換された光信号に基づく電気信号を転送するための二つのスイッチ素子と、をそれぞれ有する複数の画素と、同一行に属する複数の画素の前記二つのスイッチ素子の一方のスイッチ素子を共通に駆動する第１の制御配線と、複数の行に属する複数の画素の前記二つのスイッチ素子の他方のスイッチ素子を共通に駆動する第２の制御配線と、に接続されており、各前記画素の前記二つのスイッチ素子を駆動させるためのドライバー回路部と、各前記画素からの信号を処理する信号処理回路部と、を備えた画像形成装置において、前記信号処理回路部は、同一列に属する複数の画素の前記一方のスイッチ素子に接続された第１のデータ配線と、複数列に属する複数の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線と、に接続されており、前記二つのスイッチ素子は薄膜トランジスタであって、前記第１の制御配線に前記一方のスイッチ素子のゲートが接続されており、前記第２の制御配線に前記他方のスイッチ素子のゲートが接続されており、同一列に属する複数の画素の前記一方のスイッチ素子のドレイン又はソースが前記第１のデータ配線に接続されており、複数列に属する複数の画素の前記他方のスイッチ素子のドレイン又はソースが前記第２のデータ配線に共通に接続されており、前記二つのスイッチ素子と前記二つのスイッチ素子のソース又はドレインが共通に接続された前記第１の電極との間に、前記二つのスイッチ素子の表面を平坦にするための平坦化膜が配置されており、前記光電変換素子が前記平坦化膜を介して前記二つのスイッチ素子の上に積層して配置されており、ｉ行目（ｉは１以上の奇数）の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線とｉ＋１行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線との間に、前記ｉ行目の画素及び前記ｉ＋１行目の画素の前記他方のスイッチ素子を共通に駆動する第２の制御配線が配置されており、且つ、ｉ＋２行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線とｉ＋３行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線との間に、前記ｉ＋２行目の画素及び前記ｉ＋３行目の画素の前記他方のスイッチ素子を共通に駆動する第２の制御配線が配置されており、ｊ列目（ｊは１以上の奇数）の画素の前記一方のスイッチ素子に接続された第１のデータ配線とｊ＋１列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線との間に、前記ｊ列目の画素及び前記ｊ＋１列目の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線が配置されており、且つ、ｊ＋２列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線とｊ＋３列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線との間に、前記ｊ＋２列目の画素及び前記ｊ＋３列目の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線が配置されている構成を提供するものである。
【００２２】
また、本発明は、行列状に配列され、第１の電極と第２の電極との間に配置された半導体層を有して放射線を電気信号に変換する変換素子と、前記変換素子で変換された光信号に基づく電気信号を転送するための二つのスイッチ素子と、をそれぞれ有する複数の画素と、同一行に属する複数の画素の前記二つのスイッチ素子の一方のスイッチ素子を共通に駆動する第１の制御配線と、複数の行に属する複数の画素の前記二つのスイッチ素子の他方のスイッチ素子を共通に駆動する第２の制御配線と、に接続されており、各前記画素の前記二つのスイッチ素子を駆動させるためのドライバー回路部と、各前記画素からの信号を処理する信号処理回路部と、を備えた放射線検出装置において、前記信号処理回路部は、同一列に属する複数の画素の前記一方のスイッチ素子に接続された第１のデータ配線と、複数列に属する複数の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線と、に接続されており、前記二つのスイッチ素子は薄膜トランジスタであって、前記第１の制御配線に前記一方のスイッチ素子のゲートが接続されており、前記第２の制御配線に前記他方のスイッチ素子のゲートが接続されており、同一列に属する複数の画素の前記一方のスイッチ素子のドレイン又はソースが前記第１のデータ配線に接続されており、複数列に属する複数の画素の前記他方のスイッチ素子のドレイン又はソースが前記第２のデータ配線に共通に接続されており、前記二つのスイッチ素子と前記二つのスイッチ素子のソース又はドレインが共通に接続された前記第１の電極との間に、前記二つのスイッチ素子の表面を平坦にするための平坦化膜が配置されており、前記変換素子が前記平坦化膜を介して前記二つのスイッチ素子の上に積層して配置されており、ｉ行目（ｉは１以上の奇数）の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線とｉ＋１行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線との間に、前記ｉ行目の画素及び前記ｉ＋１行目の画素の前記他方のスイッチ素子を共通に駆動する第２の制御配線が配置されており、且つ、ｉ＋２行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線とｉ＋３行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線との間に、前記ｉ＋２行目の画素及び前記ｉ＋３行目の画素の前記他方のスイッチ素子を共通に駆動する第２の制御配線が配置されており、ｊ列目（ｊは１以上の奇数）の画素の前記一方のスイッチ素子に接続された第１のデータ配線とｊ＋１列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線との間に、前記ｊ列目の画素及び前記ｊ＋１列目の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線が配置されており、且つ、ｊ＋２列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線とｊ＋３列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線との間に、前記ｊ＋２列目の画素及び前記ｊ＋３列目の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線が配置されている構成を提供するものである。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２４】
（実施形態１）
図１は、本発明の実施形態１の放射線検出装置に備えているＴＦＴマトリックスパネルの等価回路である。
【００２５】
図１に示すＴＦＴマトリックスパネル１は、ゲートドライバー回路部１７から第１のゲート線群１３Ａ，及びまたは第２のゲート線群１３Ｂに印加されるバイアスにより、マトリックス状に配列されたＴＦＴ部１２を駆動させ、各光電変換素子部１１からの信号を、対になるＴＦＴ部１２を通じて第１のデータライン群１４Ａ，及びまたは、第２のデータライン群１４Ｂから信号処理回路部１５へ転送することで、画像情報を読み出す。光電変換素子の構造としては、容量を内部に有するＭＩＳ（metal-insulator-semiconductor）構造を用いることができる。
【００２６】
ここでは、光電変換素子部１１にコンデンサーを含んでおり、外部から取り込んだ光によりエレクトロンとホールのキャリアを発生させ、このキャリアをＴＦＴ部１２により読み出す。
【００２７】
また、ＴＦＴマトリックスパネル１上に、放射線を可視光に変換する蛍光体層を配置するもしくは、光電変換素子に直接放射線を吸収し、エレクトロンとホールとを発生させるアモルファスセレンやＰｂＩ2、ＨｇＩ2などの材料を用いることにより、放射線検出フラットパネルセンサーとなる。
【００２８】
ＴＦＴマトリックスパネル１において、ゲートドライバー回路部１７内は第１のゲート線群に対応する系統Ａと第２のゲート線群に対応する系統Ｂとに分離されており、各系統を独立に駆動できるようにしている。同様に信号処理回路部１５内も第１のデータライン群に相当する系統Ａと第２のデータライン群に相当する系統Ｂとに分離されており、各系統別々に信号が出力される。
【００２９】
ドライバー回路部１７及び信号処理回路部１５の各系統Ａ，Ｂはそれぞれ対応しており、ゲートドライバー回路部１７の系統Ａを駆動させ、系統Ａのゲート線１３ＡにＴＦＴ部１２のオン電圧を印加した場合は、蓄積されたキャリアは、系統Ａで制御されるデータライン１４Ａを通じて信号処理回路部１５に転送される。
【００３０】
また、ゲートドライバー回路部１７の系統Ｂを駆動させ、系統Ｂのゲート線１３ＢにＴＦＴ部１２のオン電圧を印加した場合は、コンデンサーで蓄積されたキャリアは、系統Ｂで制御されるデータライン１４Ｂを通じて信号処理回路部１５に転送される。
【００３１】
ゲートドライバー回路部１７の系統Ａは、ゲート線１３ＡにＴＦＴ部１２のオン電圧を与えて、行毎に、ＴＦＴ部１２を駆動させて、データライン１４Ａを通じてキャリアを読み出している。
【００３２】
また、系統Ｂは、ゲート線１３ＢにＴＦＴ部１２のオン電圧を与えて、例えば隣接する２行のＴＦＴ部１２を駆動させて、データライン１４Ｂを通じてキャリアを読み出している。
【００３３】
系統Ａで駆動させた場合、ゲート線１３Ａが行方向に、データライン１４Ａが列方向に配置されたＴＦＴマトリックスパネル１内に、ｍ×ｎの光電変換素子部１１を有するパネルに対し、１画像を得るためにゲート線１３Ａをｍ本駆動して、データライン１４Ａのｎ本にキャリアを転送する。すなわち系統Ａにおいては、各ゲート線に接続されているのは同一の行に属する画素のみである。
【００３４】
それに対して、系統Ｂで駆動させた場合、同様のパネルに対し、１画像を得るためにゲート線ｍ／２本を駆動し、データライン１４Ｂｎ／２本にキャリアを転送する。すなわち、系統Ｂにおいては、各ゲート線は複数の行にまたがる画素を共通に接続している。
【００３５】
このため、系統Ｂにおいては系統Ａの場合に比べて、駆動するゲート線が半分ですむため、約半分の時間でキャリアの読み出しが可能となる。
【００３６】
言い換えると、本実施形態の構成によれば、１画素に一つの光電変換素子と二つのスイッチ素子を有し、一方のスイッチ素子は同一行に属する画素のみを共通に接続するゲート線に接続されており(系統Ａ)、他方のスイッチ素子は、複数の行にまたがる画素を共通に接続するゲート線に接続(系統Ｂ)されているのである。
【００３７】
したがって、系統Ａにおいて駆動する場合には、通常の画素数の画像が出力され、系統Ｂにおいては、４画素を１画素とする画像が出力されることになり、読出し時間が低速で高精細の画像１と、画像１よりも読出し時間が高速で低精細な画像２を場合に応じて駆動することが可能となる。
【００３８】
光電変換素子部１１がＭＩＳ型の場合は、上述のようにキャリアの読み出しを行なった後に、共通電極ドライバー回路部１６から共通電極配線１０にバイアスを印加し、絶縁膜界面に蓄積されたエレクトロンもしくはホールを除去するリフレッシュ駆動を行なう。
【００３９】
図２は、図１に示した光電変換素子部１１の一部の模式的な平面図である。ここでは、光電変換素子部１１とＴＦＴ部１２とからなる各画素のピッチは、縦横共に１００〜２００μｍ程度の正方形で形成されている。
【００４０】
系統Ａでは、各画素から行毎に信号を読み取ることが可能である。また、系統Ｂでは、２行４画素から同時に信号を読み出すことが可能である。
【００４１】
これは、系統Ａで信号を読み出すことにより、画素ピッチである１００〜２００μｍ分の解像度を有する高精細な画像を取り込むことが可能であることを意味する。
【００４２】
また、系統Ｂで信号を読み出すことにより、画素ピッチの２倍となる２００〜４００μｍ分の解像度を有する高感度なセンサーとなり、同時に、駆動するゲートドライバー回路部１７の処理時間、信号処理回路部１５により処理時間双方が約半分となることから、系統Ａと比較して高速駆動も可能となる。
【００４３】
図３は、図２のＰ−Ｐ間の断面図であり、ここでは放射線を可視光に変換する蛍光体も併せて図示している。
【００４４】
ＴＦＴ部１２はゲート電極２２と、ゲート絶縁膜２３と、半導体層２４と、ｎ型半導体層２５と、ソース・ドレイン電極２６とを備えている。
【００４５】
光電変換素子部１１は、ＴＦＴ部１２と同様の構成であり、各膜の成膜はＴＦＴ部１２の形成時に成膜するプロセスと同時に行っている。
【００４６】
ゲート電極２２と下電極２１は、Ａｌ−Ｎｄ膜とＭｏ膜の２層構成であり、Ａｌ−Ｎｄ膜をスパッタリング法により３０〜４００nm程度成膜した後で、その上にＭｏ膜を、真空を維持したままで、同じくスパッタリング法により１５〜７０nm程度の厚さで成膜している。
【００４７】
ゲート絶縁膜２３と半導体層２４とｎ型半導体層２５とは、ＣＶＤ法により成膜しており、ゲート絶縁膜２３には窒素化シリコン膜を１５０〜４００nm程度の厚さで、半導体層２４は３００〜１０００nm程度の厚さで、ｎ型半導体層２５は１０〜１００nm程度の厚さで、それぞれ真空を破ることなく連続に成膜している。
【００４８】
ソース・ドレイン電極２６と共通電極配線１０とにはアルミニウムを用いており、スパッタリング法により２００〜２０００nm程度の厚さで成膜している。
【００４９】
ＴＦＴ部１２と光電変換素子部１１との形成後は、その上部に絶縁性の保護膜となる窒化シリコン保護膜を２００〜１５００nm程度の厚さでＣＶＤ法により成膜し、更にポリイミド膜２８を１〜１０μｍ程度の厚さで、スピンコーティング法により成膜している。
【００５０】
更に上部には、放射線を可視光に変換する蛍光体層、特に本実施形態においてはＧＯＳ（ｇａｄｏｌｉｎｉｕｍｏｘｙｓｕｌｐｈｉｄｅｐｈｏｓｐｈｏｒ）膜を配置し、最後に反射層とパネル保護を兼ねるアルミニウムからなる反射膜３０を形成している。
【００５１】
また、図３に示す構成に代えて、以下説明する図４に示すような層構成としてもよい。
【００５２】
図４は、放射線を電気信号に変換するアモルファスセレン３５を用いた放射線検出装置に備える光電変換素子部１１付近の断面図である。
【００５３】
この場合、図３で示したような、放射線を可視光に変換する蛍光体層は使用しないので製造プロセスを簡略化できる。この場合、ＴＦＴ部１２を形成後にアモルファスセレン３５を真空蒸着し、その後、共通電極となるＩＴＯ３１を成膜し、窒化シリコン保護膜、ポリイミド保護膜を順次成膜すればよい。
【００５４】
ＩＴＯ３１と下電極２１とで挟まれたアモルファスセレンコンデンサー部が光電変換素子部１１として直接エレクトロンとホールを生成する。ここで、アモルファスセレン３５の代わりに、ヨウ化鉛、ヨウ化水銀でもよく、また、ＩＴＯ３１の代わりにＸ線を十分透過し、比抵抗の低い金属薄膜、例えば、１００〜１０００nm程度のアルミニウムでもよい。
【００５５】
各膜のパターニングはフォトリソグラフィー法を用いており、Ａｌ−Ｎｄ膜、Ｍｏ膜、アルミニウム膜の金属膜のエッチングにはウェットエッチング法を用いているが、特にＭｏ膜、アルミニウム膜に関してはドライエッチング法でも構わない。
【００５６】
シリコン系のゲート絶縁膜２３、半導体層２４、ｎ型半導体層２５、窒素化シリコン保護膜２７のエッチングにはドライエッチング法を用いている。
【００５７】
（実施形態２）
図５は、本発明の実施形態２の液晶表示装置に備えているＴＦＴマトリックスパネルの等価回路である。
【００５８】
ゲートドライバー回路部１７から複数のゲート線１３Ａ，１３Ｂに印加されるバイアスにより、マトリックス状に配列されたＴＦＴ部１２を駆動させる。
【００５９】
こうして、信号処理回路部１５から送られる信号を、複数のデータライン１４Ａ，１４Ｂを通じ各ＴＦＴ部１２と対になる液晶コンデンサー部１８に電圧を印加することによって、液晶の配向方向を変化させ、液晶表示を操作している。
【００６０】
なお、隣接するデータライン１４Ａ，１４Ｂは共通化して、各液晶コンデンサー部１８に電圧を印加するようにしてもよい。
【００６１】
ＴＦＴマトリックスパネル１において、ゲートドライバー回路部１７内は系統Ａと系統Ｂとに分離されており、各系統独立に駆動することが可能である。また、同様に信号処理回路部１５内も系統Ａと系統Ｂに分離されており、各系統独立に駆動することが可能である。
【００６２】
ドライバー回路部１７と信号処理回路部１５の各系統Ａ，Ｂとはそれぞれ対応しており、ゲートドライバー回路部１７の系統Ａを駆動させ、系統Ａのゲート線１３ＡにＴＦＴ部１２のオン電圧を印加した場合は、信号処理回路部１５における系統Ａからの信号を、データライン１４Ａを通じて液晶コンデンサー部１８に転送することができる。
【００６３】
また、ゲートドライバー回路部１７の系統Ｂを駆動させ、系統Ｂのゲート線１３ＢにＴＦＴ部１２のオン電圧を印加した場合は、信号処理回路部１５における系統Ｂからの信号を、データライン１４Ｂを通じて液晶コンデンサー部１８に転送することができる。
【００６４】
ゲートドライバー回路部１７の系統Ａは、一本のゲート線１３ＡにＴＦＴ部１２のオン電圧を与えたとき、コンデンサーに接続された一つのソース電極と、信号処理回路部１５の系統Ａから信号を転送する一つのデータライン１４Ａに接続された一つのドレイン電極とを接続するためのＴＦＴ部１２を駆動させる。
【００６５】
また、ゲートドライバー回路部１７の系統Ｂは、一本のゲート線１３ＢにＴＦＴ部１２のオン電圧を与えたとき、コンデンサーに接続された２個のソース電極と、信号処理回路部１５の系統Ｂから信号を転送する一つのデータライン１４Ｂに接続された２個のドレイン電極とを接続するためのＴＦＴ部１２を駆動させる。すなわち、複数の行にまたがる画素に共通に電圧を印加することができる。
【００６６】
系統Ａで駆動させた場合、ゲート線１３Ａが行方向に、データライン１４Ａが列方向に配置されたＴＦＴマトリックスパネル１内に、ｍ×ｎの液晶コンデンサー部１８に対し、１画像を表示するためにゲート線１３Ａに関してはｍ本を駆動し、データライン１４Ａはｎ本を駆動する。
【００６７】
また、系統Ｂで駆動させた場合、同様のパネルに対し、ゲート線１３Ｂに関してはｍ／２本を駆動し、データライン１４Ｂはｎ本を駆動する。
【００６８】
これにより、系統Ｂにおいては系統Ａのゲートドライバー回路部１７は約半分の時間で駆動することが可能となる。また、同様に信号処理回路部１５の処理も約半分の時間で処理することが可能である。
【００６９】
図６は、図５のＴＦＴマトリックスパネルを含む液晶表示装置の一部の平面図である。各液晶コンデンサー部１８間の画素ピッチは縦が１００〜５００μｍ程度、横がその１／３となる３０〜１７０μｍ程度の長方形で形成されている。
【００７０】
各液晶コンデンサー部１８は液晶コンデンサーとメモリー用蓄積コンデンサーとで構成されている。また、コンデンサー上には液晶、カラーフィルターがそれぞれ配置されており、赤（Ｒ）、緑（Ｇ）、青（Ｂ）が順に横方向に配置されている。
【００７１】
系統Ａを駆動させることと、信号処理回路部１５からの信号を各液晶コンデンサー部１８へ独立して転送することができる。また、系統Ｂを駆動させることにより、上下に配置された同色のカラーフィルターを配置した２つの液晶コンデンサー部１８に同時に信号を転送することができる。
【００７２】
これは、系統Ａで信号を転送することにより、液晶表示パネルは、画素ピッチである１００〜５００μｍの解像度を有する高精細な画像を取り込むことが可能である。
【００７３】
また、系統Ｂで信号を読み出すことにより、液晶表示パネルは、横方向の解像度は変わらず、縦方向の解像度が画素ピッチの２倍となる２００〜１０００μｍとなる。このため、駆動するゲートドライバー回路部１７の処理時間が約半分となることから、高速駆動が可能となる。
【００７４】
この結果、本実施形態の液晶表示装置は、解像度優先のモード、特にパーソナルコンピュータ用ディスプレイや、高品質静止画表示用ディスプレイとしてのモードと、高速優先モード、特に家庭用テレビで使用する動画の画像表示用のディスプレイとしてのモードを有する。
【００７５】
また、上記の画素ピッチにおいて、横方向ｎ画素ピッチが縦方向の画素ピッチに対し約１／３と記載しているが、縦横反転でも構わないし、また画素ピッチの比率が、縦：横＝３：２もしくは２：３とし、系統Ｂの駆動時に、隣り合う同色の２画素を同時に駆動した際に、縦：横＝１：１の比率となっても構わない。
【００７６】
図７は、図６のＱ−Ｑ断面図である。ＴＦＴ部１２はゲート電極２２、ゲート絶縁膜２３、半導体層２４、ｎ型半導体層２５、ソース・ドレイン電極２６で形成されている。
【００７７】
また、コンデンサー部１８は、上下共にＩＴＯにより形成しており、その間にある絶縁膜は、ＴＦＴ部１２を形成する際に成膜しているゲート絶縁膜を用いている。
【００７８】
ゲート電極２２はクロム膜をスパッタリング法により３０〜２５０nm程度の厚さで成膜している。
【００７９】
ゲート絶縁膜２３、半導体層２４、ｎ型半導体層２５はＣＶＤ法により成膜しており、ゲート絶縁膜２３には窒素化シリコン膜を１５０〜４００nm程度の厚さで、半導体層２４は５０〜２００nm程度の厚さで、ｎ型半導体層２５は１０〜１００nm程度の厚さで、それぞれ真空を破ることなく連続に成膜している。
【００８０】
ソース・ドレイン電極２６にはアルミニウムを用いており、スパッタリング法により２００〜２０００nm程度の厚さで成膜している。
【００８１】
ＴＦＴ部１２の上部には絶縁性の保護膜となる窒化シリコン保護膜２７を２００〜１０００nm程度の厚さになるようにＣＶＤ法により成膜し、更に全面にポリイミド膜２８を１〜１０μｍ程度の厚さになるようにスピンコーティング法により成膜している。
【００８２】
更に上部には、液晶３２を配置し、上部に電極となるＩＴＯ３１と上部ガラス３３とを配置している。
【００８３】
各膜のパターニングはフォトリソグラフィー法を用いており、クロム膜、アルミニウム膜の金属膜のエッチングにはウェットエッチング法を用いているが、ドライエッチング法でも構わない。
【００８４】
シリコン系のゲート絶縁膜２３、半導体層２４、ｎ型半導体層２５、窒素化シリコン保護膜２７のエッチングにはドライエッチング法を用いている。
【００８５】
なお、本発明の各実施形態では、マトリックス状に画素を配列した場合を例に説明したが、デルタ状、ハニカム状に画素を配列してもよい。また、ＴＦＴ部１２は、他のトランジスタとしてもよい。
【００８６】
また、各実施形態では、隣接する２行の画素に共通にゲート線１３Ｂを設けている場合を例に説明したが、より高速で電気信号の読み出し等を行う場合には３行以上の画素にまたがってゲート線１３Ｂを設ければよい。
【００８７】
また、実施形態２において説明した図５の形態を光電変換装置もしくは放射線検出装置に適用することも可能である。すなわち、実施形態１においては系統Ｂで、系統Ａでの４画素を１画素として読み出しているが、系統Ａでの２画素を１画素にして読み出すことも可能である。
【００８８】
（実施形態３）
本実施形態においては、光電変換装置もしくは放射線検出装置において、スイッチ素子上に光電変換部を設けた積層構成に関して説明する。実施形態１の図３においては、光電変換素子とスイッチ素子とを同一平面内に設けている。それに対して本実施形態においては、スイッチ素子上に光電変換素子を設けることにより、更に開口率の向上をはかっている。図９にその断面図を示す。概略的等価回路図は、図１もしくは図５を用いることができる。
【００８９】
図中４１はガラスなどの絶縁基板、１２は上述した実施形態の系統Ａに属するスイッチ素子Ａ、１９は系統Ｂに属するスイッチ素子Ｂである。６１はスイッチ素子Ａのゲート電極、６２はスイッチ素子Bのゲート電極、４５はゲート絶縁膜,４６は半導体層、４７はオーミックコンタクト層、６３は平坦化膜、６４は光電変換素子の第１の電極層、６５は絶縁層、６６は半導体層、６７はオーミックコンタクト層、６８は第２の電極層、６９はスイッチ素子Ａの光電変換素子と接続される主電極、７０はスイッチ素子Ｂの光電変換素子と接続される主電極である。ここで、スイッチ素子Ａの主電極，スイッチ素子Ｂの主電極と接続される光電変換素子は同一の素子である。また、スイッチ素子Ａもしくはスイッチ素子Ｂのうち、一方のスイッチ素子は単独でデータ配線へ信号を転送する事が可能であり、他方のスイッチ素子は駆動した際には複数の画素から一つのデータ配線へ同時に転送する事が可能な構成になっている。
【００９０】
このような構成によれば、駆動部上に光電変換部が積層して形成されているために、開口率が向上され且つTFTなどのスイッチ素子により構成される駆動回路部を単純化することが可能となる。特に、光電変換素子としてMIS型光電変換素子を用いた場合には、平坦化膜６３を形成した後に、コンタクトホールを形成してその後第１の電極層とTFTの電極とのコンタクトをとっているために、平坦化膜によってMIS型光電変換素子の絶縁膜を薄膜化することが可能となり感度が向上するため、更に好ましい。
【００９１】
本発明は、上述した実施形態を適宜組み合わせて形成することも可能である。また、行（row）列（column）は説明上規定したものであって、入れ替え可能なものである。
【００９２】
【発明の効果】
以上説明したように本発明によれば、マトリクスパネルの簡単な構成で、目的に応じて高速駆動と低速駆動を行うことができ、高速駆動による低精細の画像の取得、及び低速駆動による高精細の画像の取得が可能となり、駆動ＩＣの構成も簡単になる。
【００９３】
また、光電変換装置、特に、放射線を用いて直接又は間接的に画像を読み取る放射線検出装置においては、高精細静止画もしくは簡易動画取り込みモードと、残像などのアーチファクトを除去でき、キャリアを一度に読み取ることができる高速駆動モードとを有することが可能となり、駆動ＩＣの構成も簡単にすることができる。
【００９４】
更に、液晶表示パネルにおいては、高精細静止画もしくは簡易画像表示モードと、残像などを除去できる動画対応の高速駆動モードとを有することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態１の放射線検出装置に備えているＴＦＴマトリックスパネルの等価回路である。
【図２】図１に示した光電変換素子部１１の一部の模式的な平面図である。
【図３】図２のＰ−Ｐ間の断面図である。
【図４】放射線を直接電気信号に変換するアモルファスセレン３５を用いた放射線検出装置に備える光電変換素子部１１付近の断面図である。
【図５】本発明の実施形態２の液晶表示装置に備えているＴＦＴマトリックスパネルの等価回路である。
【図６】図５のＴＦＴマトリックスパネルを含む液晶表示装置の一部の平面図である。
【図７】図６のＱ−Ｑ断面図である。
【図８】従来のＴＦＴを用いたマトリックスパネルの等価回路である。
【図９】本発明の実施形態３を示す断面図である。
【符号の説明】
１ ＴＦＴマトリックスパネル
１０ 共通電極配線
１１ 光電変換素子部
１２ ＴＦＴ部
１３Ａ 系統Ａのゲート線
１３Ｂ 系統Ｂのゲート線
１４Ａ 系統Ａのデータライン
１４Ｂ 系統Ｂのデータライン
１５ 信号処理回路
１６ 共通電極ドライバー回路部
１７ ゲートドライバー回路部
１８ 液晶コンデンサー部
２１ 下電極
２２ ゲート電極
２３ ゲート絶縁膜
２４ 半導体層
２５ ｎ型半導体層
２６ ソース・ドレイン電極
２７ 窒素化シリコン保護膜
２８ ポリイミド膜
２９ 蛍光体層
３０ 反射膜（保護層）
３１ ＩＴＯ
３２ 液晶
３３ 上部ガラス
３４ アモルファスセレンコンデンサー部
３５ アモルファスセレン
４１ 絶縁基板
４５ ゲート絶縁膜
４６ 半導体層
４７ オーミックコンタクト層
６１、６２ ゲート電極
６３ 平坦化膜
６４ 第１の電極層
６５ 絶縁層
６６ 半導体層
６７ オーミックコンタクト層
６８ 第２の電極層
６９、７０ 主電極
Claims (7)
- 行列状に配列され、第１の電極と第２の電極との間に配置された半導体層を有する光電変換素子と、前記光電変換素子で変換された光信号に基づく電気信号を転送するための二つのスイッチ素子と、をそれぞれ有する複数の画素と、
同一行に属する複数の画素の前記二つのスイッチ素子の一方のスイッチ素子を共通に駆動する第１の制御配線と、複数の行に属する複数の画素の前記二つのスイッチ素子の他方のスイッチ素子を共通に駆動する第２の制御配線と、に接続されており、各前記画素の前記二つのスイッチ素子を駆動させるためのドライバー回路部と、
各前記画素からの信号を処理する信号処理回路部と、
を備えた画像形成装置において、
前記信号処理回路部は、同一列に属する複数の画素の前記一方のスイッチ素子に接続された第１のデータ配線と、複数列に属する複数の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線と、に接続されており、
前記二つのスイッチ素子は薄膜トランジスタであって、前記第１の制御配線に前記一方のスイッチ素子のゲートが接続されており、前記第２の制御配線に前記他方のスイッチ素子のゲートが接続されており、同一列に属する複数の画素の前記一方のスイッチ素子のドレイン又はソースが前記第１のデータ配線に接続されており、複数列に属する複数の画素の前記他方のスイッチ素子のドレイン又はソースが前記第２のデータ配線に共通に接続されており、
前記二つのスイッチ素子と前記二つのスイッチ素子のソース又はドレインが共通に接続された前記第１の電極との間に、前記二つのスイッチ素子の表面を平坦にするための平坦化膜が配置されており、前記光電変換素子が前記平坦化膜を介して前記二つのスイッチ素子の上に積層して配置されており、
ｉ行目（ｉは１以上の奇数）の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線とｉ＋１行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線との間に、前記ｉ行目の画素及び前記ｉ＋１行目の画素の前記他方のスイッチ素子を共通に駆動する第２の制御配線が配置されており、且つ、ｉ＋２行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線とｉ＋３行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線との間に、前記ｉ＋２行目の画素及び前記ｉ＋３行目の画素の前記他方のスイッチ素子を共通に駆動する第２の制御配線が配置されており、
ｊ列目（ｊは１以上の奇数）の画素の前記一方のスイッチ素子に接続された第１のデータ配線とｊ＋１列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線との間に、前記ｊ列目の画素及び前記ｊ＋１列目の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線が配置されており、且つ、ｊ＋２列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線とｊ＋３列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線との間に、前記ｊ＋２列目の画素及び前記ｊ＋３列目の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線が配置されていることを特徴とする画像形成装置。 - 前記光電変換素子は、ＭＩＳ型の光電変換素子であることを特徴とする請求項１に記載の画像形成装置。
- 請求項１又は２に記載の画像形成装置と、前記画像形成装置の光入射面側に配置された蛍光体とを備えることを特徴とする放射線検出装置。
- 行列状に配列され、第１の電極と第２の電極との間に配置された半導体層を有して放射線を電気信号に変換する変換素子と、前記変換素子で変換された光信号に基づく電気信号を転送するための二つのスイッチ素子と、をそれぞれ有する複数の画素と、
同一行に属する複数の画素の前記二つのスイッチ素子の一方のスイッチ素子を共通に駆動する第１の制御配線と、複数の行に属する複数の画素の前記二つのスイッチ素子の他方のスイッチ素子を共通に駆動する第２の制御配線と、に接続されており、各前記画素の前記二つのスイッチ素子を駆動させるためのドライバー回路部と、
各前記画素からの信号を処理する信号処理回路部と、
を備えた放射線検出装置において、
前記信号処理回路部は、同一列に属する複数の画素の前記一方のスイッチ素子に接続された第１のデータ配線と、複数列に属する複数の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線と、に接続されており、
前記二つのスイッチ素子は薄膜トランジスタであって、前記第１の制御配線に前記一方のスイッチ素子のゲートが接続されており、前記第２の制御配線に前記他方のスイッチ素子のゲートが接続されており、同一列に属する複数の画素の前記一方のスイッチ素子のドレイン又はソースが前記第１のデータ配線に接続されており、複数列に属する複数の画素の前記他方のスイッチ素子のドレイン又はソースが前記第２のデータ配線に共通に接続されており、
前記二つのスイッチ素子と前記二つのスイッチ素子のソース又はドレインが共通に接続された前記第１の電極との間に、前記二つのスイッチ素子の表面を平坦にするための平坦化膜が配置されており、前記変換素子が前記平坦化膜を介して前記二つのスイッチ素子の上に積層して配置されており、
ｉ行目（ｉは１以上の奇数）の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線とｉ＋１行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線との間に、前記ｉ行目の画素及び前記ｉ＋１行目の画素の前記他方のスイッチ素子を共通に駆動する第２の制御配線が配置されており、且つ、ｉ＋２行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線とｉ＋３行目の画素の前記一方のスイッチ素子を共通に駆動する第１の制御配線との間に、前記ｉ＋２行目の画素及び前記ｉ＋３行目の画素の前記他方のスイッチ素子を共通に駆動する第２の制御配線が配置されており、
ｊ列目（ｊは１以上の奇数）の画素の前記一方のスイッチ素子に接続された第１のデータ配線とｊ＋１列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線との間に、前記ｊ列目の画素及び前記ｊ＋１列目の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線が配置されており、且つ、ｊ＋２列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線とｊ＋３列目の画素の前記一方のスイッチ素子に接続された第１のデータ配線との間に、前記ｊ＋２列目の画素及び前記ｊ＋３列目の画素の前記他方のスイッチ素子に共通に接続された第２のデータ配線が配置されていることを特徴とする放射線検出装置。 - 前記変換素子は、光電変換素子と、前記光電変換素子の上部に配置される蛍光体と、を有することを特徴とする請求項４に記載の放射線検出装置。
- 前記光電変換素子は、ＭＩＳ型の光電変換素子であることを特徴とする請求項５に記載の放射線検出装置。
- 前記変換素子は、放射線から直接エレクトロン及びホールを生成し得る材料が用いられたものであることを特徴とする請求項４に記載の放射線検出装置。
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