KR102209871B1 - 반도체 장치 - Google Patents

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히로유키 미야케
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켄이치 오카자키
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Abstract

반도체 장치는 절연막, 산화물 반도체막, 상기 산화물 반도체막과 중첩한 게이트 전극, 및 상기 산화물 반도체막과 접하는 전극들의 쌍을 포함한 트랜지스터; 상기 절연막 위의 제 1 광-투과성 도전막, 상기 제 1 광-투과성 도전막 위의 유전체막, 및 상기 유전체막 위의 제 2 광-투과성 도전막을 포함한 커패시터; 상기 트랜지스터의 상기 전극들의 쌍 위의 산화 절연막; 및 상기 산화 절연막 위의 질화 절연막을 포함한다. 상기 유전체막은 상기 질화 절연막이고, 상기 산화 절연막은 상기 전극들의 쌍 중 하나 위에 제 1 개구를 갖고, 상기 질화 절연막은 상기 전극들의 쌍 중 하나 위에 제 2 개구를 가지며, 상기 제 2 개구는 상기 제 1 개구보다 내측 상에 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 물건, 프로세스(방법 및 제조 방법을 포함한), 기계, 제품, 또는 조성물에 관한 것이다. 특히, 본 발명의 일 실시예는 반도체 장치, 디스플레이 장치, 발광 장치, 그것의 구동 방법, 그것의 제조 방법 등에 관한 것이다. 특히, 본 발명의 일 실시예는 각각이 산화물 반도체를 포함하는, 반도체 장치, 디스플레이 장치, 발광 장치 등에 관한 것이다.
본 명세서에서, 반도체 장치는 반도체의 전자 특성들을 이용함으로써 기능할 수 있는 디바이스들의 모두를 그것의 범주로 포함하며, 예를 들면, 전기 광학 장치, 반도체 회로, 및 전자 장비 모두가 반도체 장치들에 포함된다.
최근에, 액정 디스플레이들(LCD들)과 같은 평판 디스플레이들이 널리 퍼져 왔다. 평판 디스플레이와 같은 디스플레이 장치에서 행 방향 및 컬럼 방향으로 제공된 픽셀들의 각각에서, 스위칭 소자로서 작용하는 트랜지스터, 상기 트랜지스터에 전기적으로 접속된 액정 소자, 및 병렬로 상기 액정 소자에 접속된 커패시터가 제공된다.
트랜지스터의 반도체막을 형성하기 위한 반도체 재료로서, 비정질 실리콘 또는 폴리실리콘(다결정 실리콘)과 같은 실리콘 반도체가 일반적으로 사용된다.
반도체 특성들(이후 산화물 반도체들로서 불리우는)을 가진 금속 산화물들은 트랜지스터들에서 반도체막들을 위해 사용될 수 있다. 예를 들면, 아연 산화물 또는 In-Ga-Zn 산화물 반도체를 사용한 트랜지스터들을 형성하기 위한 기술들이 개시된다(특허 문헌 1 및 특허 문헌 2 참조).
트랜지스터의 산화물 반도체막과 동일한 표면 위에 제공된 산화물 반도체막 및 트랜지스터에 접속된 픽셀 전극이 개구율을 증가시키기 위해 주어진 간격을 갖고 서로로부터 분리되도록 제공되는 커패시터를 포함하는 디스플레이 장치가 개시된다(특허 문헌 3 참조).
일본 공개 특허 출원 번호 제2007-123861호 일본 공개 특허 출원 번호 제2007-096055호 미국 특허 번호 제8102476호
커패시터에서, 유전체막은 전극들의 쌍 사이에 제공되고, 전극 중 적어도 하나는 많은 경우들에서, 부분적으로 트랜지스터의 게이트 전극, 소스 전극, 드레인 전극 등으로서 작용하는 광-차단 도전막을 사용하여 형성된다.
커패시터의 전하 용량이 증가됨에 따라, 액정 소자의 액정 분자들의 배향이 전기장이 인가되는 상태에서 일정하게 유지될 수 있는 기간은 더 길어질 수 있다. 상기 기간이 정지 이미지를 디스플레이하는 디스플레이 장치에서 더 길어질 수 있을 때, 이미지 데이터를 재기록하는 횟수들은 감소될 수 있으며, 전력 소비에서의 감소로 이어진다.
그러나, 커패시터의 일 전극이 반도체막을 사용하여 형성되는 경우에, 상기 커패시터에서 충전된 정전용량 값은 몇몇 경우들에서 반도체막에 인가되는 전위에 의존하여 미리 결정된 값보다 낮을 수 있으며, 따라서 액정 소자의 액정 분자들의 배향이 일정하게 유지되는 기간은 단축된다. 그 결과, 이미지 데이터를 재기록하는 횟수들은 증가되며, 따라서 전력 소비는 증가된다.
커패시터의 전하 용량을 증가시키기 위한 방법들 중 하나는 상기 커패시터에 의해 점유된 면적을 증가시키는 것이며, 구체적으로 커패시터의 두 개의 전극들이 서로 중첩하는 부분의 면적을 증가시키는 것이다. 그러나, 광-차단 도전막의 면적이 전극들의 쌍이 서로 중첩하는 부분의 면적을 증가시키기 위해 증가될 때, 픽셀의 개구율은 낮아지며 그에 따라 이미지의 디스플레이 품질이 저하된다.
상기를 고려하여, 본 발명의 일 실시예의 일 목적은 높은 개구율을 가지며 정전용량을 증가시킬 수 있는 커패시터를 포함한 반도체 장치 등을 제공하는 것이다. 본 발명의 일 실시예의 또 다른 목적은 보다 적은 전력을 소비하는 반도체 장치 등을 제공하는 것이다. 본 발명의 일 실시예의 또 다른 목적은 높은 선명도를 가진 반도체 장치 등을 제공하는 것이다. 본 발명의 일 실시예의 또 다른 목적은 산화물 반도체를 포함한 반도체 장치 등의 전기적 특성들을 개선하는 것이다. 본 발명의 일 실시예의 또 다른 목적은 산화물 반도체를 포함한 반도체 장치 등의 신뢰성을 개선하는 것이다. 본 발명의 일 실시예의 또 다른 목적은 산화물 반도체의 산소 함량을 제어하는 것이다. 본 발명의 일 실시예의 또 다른 목적은 트랜지스터가 노멀리 온(normally on)인 것을 방지하는 것이다. 본 발명의 일 실시예의 또 다른 목적은 트랜지스터의 임계 전압에서의 변동, 변화, 또는 감소를 제어하는 것이다. 본 발명의 일 실시예의 또 다른 목적은 낮은 오프-상태 전류를 가진 트랜지스터를 제공하는 것이다. 본 발명의 일 실시예의 또 다른 목적은 낮은 오프-상태 전류를 가진 반도체 장치 등을 제공하는 것이다. 본 발명의 일 실시예의 또 다른 목적은 낮은 전력 소비를 가진 반도체 장치 등을 제공하는 것이다. 본 발명의 일 실시예의 또 다른 목적은 눈-친화형 디스플레이 장치 등을 제공하는 것이다. 본 발명의 일 실시예의 또 다른 목적은 광-투과성 도전막을 포함한 반도체 장치 등을 제공하는 것이다. 본 발명의 일 실시예의 또 다른 목적은 높은 신뢰성을 가진 반도체막을 사용한 반도체 장치 등을 제공하는 것이다. 본 발명의 일 실시예의 또 다른 목적은 광-투과 전극을 사용한 반도체 장치 등을 제공하는 것이다. 본 발명의 일 실시예의 또 다른 목적은 신규 반도체 장치 등을 제공하는 것이다. 본 발명의 일 실시예의 또 다른 목적은 우수한 특성들을 가진 반도체 장치 등을 제공하는 것이다.
이들 목적들의 설명들은 다른 목적들의 존재를 방해하지 않는다는 것을 주의한다. 본 발명의 일 실시예에서, 목적들 모두를 달성할 필요는 없다는 것을 주의하자. 다른 목적들은 명세서, 도면들, 청구항들 등의 설명으로부터 분명해질 것이며 그로부터 도출될 수 있다.
본 발명의 일 실시예에서, 게이트 절연막, 상기 게이트 절연막 위의 산화물 반도체막, 상기 게이트 절연막을 개재하여 상기 산화물 반도체막과 부분적으로 중첩하는 게이트 전극, 및 상기 산화물 반도체막과 접하는 전극들의 쌍을 포함한 트랜지스터; 상기 게이트 절연막 위의 제 1 광-투과성 도전막, 상기 제 1 광-투과성 도전막 위의 유전체막, 및 상기 유전체막 위의 제 2 광-투과성 도전막을 포함한 커패시터; 상기 트랜지스터의 상기 전극들의 쌍 위의 산화 절연막; 및 상기 산화 절연막 위의 질화 절연막이 포함된다. 상기 커패시터에 포함된 상기 유전체막은 상기 질화 절연막이고, 상기 산화 절연막은 상기 전극들의 쌍 중 하나 및 상기 제 1 광-투과성 도전막의 각각의 위에 제 1 개구를 갖고, 상기 질화 절연막은 상기 전극들의 쌍 중 하나 위에 제 2 개구를 가지며, 상기 제 2 개구는 상기 제 1 개구보다 내측 상에 있다. 상기 커패시터에 포함된 상기 제 2 광-투과성 도전막은 상기 전극들의 쌍 중 하나 위에서 상기 제 2 개구에서의 상기 트랜지스터에 포함된 상기 전극들의 쌍 중 하나에 접속된다.
본 발명의 또 다른 실시예에서, 게이트 절연막, 상기 게이트 절연막 위의 산화물 반도체막, 상기 게이트 절연막을 개재하여 상기 산화물 반도체막과 부분적으로 중첩한 게이트 전극, 및 상기 산화물 반도체막과 접하는 전극들의 쌍을 포함한 트랜지스터; 상기 게이트 절연막 위의 제 1 광-투과성 도전막, 상기 제 1 광-투과성 도전막 위의 유전체막, 및 상기 유전체막 위의 제 2 광-투과성 도전막을 포함한 커패시터; 상기 트랜지스터의 상기 전극들의 쌍 위의 산화 절연막; 및 상기 산화 절연막 위의 질화 절연막이 포함된다. 상기 커패시터에 포함된 상기 유전체막은 상기 질화 절연막이고, 상기 커패시터에 포함된 상기 제 2 광-투과성 도전막은 상기 트랜지스터에 포함된 상기 전극들의 쌍 중 하나에 접속되며, 상기 산화물 반도체막의 수소 농도는 상기 제 1 광-투과성 도전막의 것과 상이하다.
상기 제 1 광-투과성 도전막의 수소 농도는 바람직하게는 상기 산화물 반도체막의 것보다 높다는 것을 주의하자. 상기 제 1 광-투과성 도전막에서, 2차 이온 질량 분석법(secondary ion mass spectrometry; SIMS)에 의해 측정된 수소 농도는 8×1019 원자/㎤ 이상, 바람직하게는 1×1020 원자/㎤ 이상, 보다 바람직하게는 5×1020 원자/㎤ 이상이다. 상기 산화물 반도체막에서, SIMS에 의해 측정된 수소 농도는 5×1019 원자/㎤ 미만, 바람직하게는 5×1018 원자/㎤ 미만, 보다 바람직하게는 1×1018 원자/㎤ 이하, 계속해서 더 바람직하게는 5×1017 원자/㎤ 이하, 추가로 바람직하게는 1×1016 원자/㎤ 이하이다.
상기 제 1 광-투과성 도전막은 상기 산화물 반도체막보다 더 낮은 저항률을 가진다. 상기 제 1 광-투과성 도전막의 저항률은 바람직하게는 상기 산화물 반도체막의 저항률의 1×10-8 배 이상 및 1×10-1 배 이하이다. 광-투과성 도전막의 저항률은 통상적으로 1×10-3 Ωcm 이상 및 1×104 Ωcm 미만, 바람직하게는 1×10-3 Ωcm 이상 및 1×10-1 Ωcm 미만이다.
상기 산화물 반도체막 및 상기 제 1 광-투과성 도전막 각각은 미결정 영역을 포함한다. 상기 미결정 영역에서, 원주방향 배열된 스폿들은 5 nmφ 이상 및 10 nmφ 이하의 측정 면적을 가진 전자 회절을 사용하여 전자 회절 패턴들에서 관찰되며 원주방향 배열된 스팟들은 선택-면적 전자 회절 패턴들에서 관찰되지 않는다. 10 nmφ 이하, 바람직하게는 5 nmφ 이상 및 10 nmφ 이하의 측정 면적을 가진 전자 회절은 나노빔 전자 회절로서 불리운다는 것을 주의하자. 선택-면적 전자 회절의 측정 면적은 300 nmφ 이상일 수 있다. 뿐만 아니라, 미결정 영역에 포함된 결정립의 입자 크기는 10 nm 이하이다. 원주방향 배열된 스팟들은 산화물 반도체막의 두께 방향으로 전체 영역에서 관찰되는 것이 바람직하다.
뿐만 아니라, 상기 산화물 반도체막 및 상기 제 1 광-투과성 도전막 각각은 인듐 또는 아연을 포함한다.
본 발명의 일 실시예에 따르면, 개구율을 개선하면서 그것의 전하 용량이 증가되는 커패시터를 포함한 반도체 장치가 제공될 수 있다. 뿐만 아니라, 낮은 전력 소비를 가진 반도체 장치가 제공될 수 있다.
도 1은 반도체 장치의 일 실시예를 예시한 블록도 및 회로도.
도 2는 반도체 장치의 일 실시예를 예시한 상면도들.
도 3은 반도체 장치의 일 실시예를 예시한 단면도들.
도 4는 반도체 장치를 제조하기 위한 방법의 일 실시예를 예시한 단면도들.
도 5는 반도체 장치를 제조하기 위한 방법의 일 실시예를 예시한 단면도들.
도 6은 반도체 장치를 제조하기 위한 방법의 일 실시예를 예시한 단면도들.
도 7은 반도체 장치를 제조하기 위한 방법의 일 실시예를 예시한 단면도들.
도 8은 반도체 장치를 제조하기 위한 방법의 일 실시예를 예시한 단면도들.
도 9는 반도체 장치의 일 실시예를 예시한 상면도.
도 10은 반도체 장치의 일 실시예를 예시한 단면도.
도 11은 반도체 장치의 일 실시예를 예시한 단면도.
도 12는 반도체 장치를 제조하기 위한 방법의 일 실시예를 예시한 단면도들.
도 13은 반도체 장치를 제조하기 위한 방법의 일 실시예를 예시한 단면도들.
도 14는 반도체 장치의 일 실시예를 예시한 단면도.
도 15는 반도체 장치의 일 실시예를 예시한 단면도들.
도 16은 반도체 장치를 제조하기 위한 방법의 일 실시예를 예시한 단면도들.
도 17은 반도체 장치를 제조하기 위한 방법의 일 실시예를 예시한 단면도들.
도 18은 반도체 장치의 일 실시예를 예시한 단면도.
도 19는 반도체 장치의 일 실시예를 예시한 상면도.
도 20은 반도체 장치의 일 실시예를 예시한 단면도.
도 21은 트랜지스터의 단면도 및 다층 막을 예시한 도면들.
도 22는 증착 장치를 예시한 도면.
도 23은 증착 챔버를 예시한 도면.
도 24는 가열 챔버를 예시한 도면.
도 25는 일 실시예의 터치 센서를 예시한 도면.
도 26은 일 실시예의 터치스크린 및 전자 디바이스의 구성적 예들을 예시한 도면.
도 27은 일 실시예의 터치 센서를 제공받은 픽셀을 예시한 도면.
도 28은 일 실시예의 터치 센서들 및 픽셀들의 동작들을 예시한 도면.
도 29는 각각 전자 디바이스의 예를 예시한 도면.
도 30은 전자 디바이스의 예를 예시한 도면.
도 31은 산화물 반도체막의 CPM 측정의 결과들을 도시한 그래프.
도 32는 각각이 산화물 반도체막의 CPM 측정의 결과들을 도시한 그래프들.
도 33은 샘플들의 구성들을 예시한 도면.
도 34는 시트 저항을 도시한 그래프.
도 35는 각각 SIMS 측정의 결과를 도시한 도면.
도 36은 각각 ESR 측정의 결과를 도시한 도면.
도 37은 ESR 측정의 결과를 도시한 도면.
도 38은 CAAC-OS 막의 단면 TEM 이미지.
도 39는 CAAC-OS 막의 전자 회절 패턴들.
도 40은 CAAC-OS 막의 단면 TEM 이미지.
도 41은 CAAC-OS 막의 단면 TEM 이미지 및 X-선 회절 스펙트럼.
도 42는 CAAC-OS 막의 전자 회절 패턴들.
도 43은 CAAC-OS 막의 단면 TEM 이미지 및 X-선 회절 스펙트럼.
도 44는 CAAC-OS 막의 전자 회절 패턴들.
도 45는 CAAC-OS 막의 단면 TEM 이미지 및 X-선 회절 스펙트럼.
도 46은 CAAC-OS 막의 전자 회절 패턴들.
도 47은 미결정 산화물 반도체막의 단면 TEM 이미지 및 나노빔 전자 회절 패턴들.
도 48은 미결정 산화물 반도체막의 평면 TEM 이미지 및 선택-면적 전자 회절 패턴.
도 49는 전자 회절 강도 분포의 개념도들.
도 50은 석영 유리 기판의 나노빔 전자 회절 패턴.
도 51은 미결정 산화물 반도체막의 나노빔 전자 회절 패턴.
도 52는 미결정 산화물 반도체막의 단면 TEM 이미지들.
도 53은 미결정 산화물 반도체막의 XRD 스펙트럼을 도시한 도면.
본 발명의 실시예들은 첨부한 도면들을 참조하여 이하에서 상세히 설명될 것이다. 그러나, 본 발명은 이하의 설명에 제한되지 않으며, 여기에 개시된 모드들 및 세부사항들이 다양한 방식들로 수정될 수 있다는 것이 이 기술분야의 숙련자들에 의해 쉽게 이해된다. 또한, 본 발명은 실시예들의 설명에 제한되는 것으로서 해석되지 않는다.
이하에 설명된 본 발명의 구성들에서, 동일한 부분들 또는 유사한 기능들을 가진 부분들이 상이한 도면들에서 동일한 참조 부호들에 의해 표시되며, 그것의 설명은 반복되지 않는다는 것을 주의하자. 뿐만 아니라, 동일한 해칭 패턴이 유사한 기능들을 가진 부분들에 적용되며, 상기 부분들은 몇몇 경우들에서 참조 부호들에 의해 특별히 표시되지 않는다.
본 명세서에 설명된 각각의 도면에서, 각각의 구성요소의 크기, 막 두께, 또는 영역은 몇몇 경우들에서 명료함을 위해 과장된다는 것을 주의하자. 그러므로, 본 발명의 실시예들은 이러한 축척들로 제한되지 않는다.
본 명세서 등에서 "제 1" 및 "제 2"와 같은 서수들은 편리함을 위해 사용되며 단계들의 순서 또는 층들의 적층 순서를 표시하지 않는다는 것을 주의하자. 또한, 본 명세서 등에서 서수들은 본 발명을 특정하는 특정한 명칭들을 표시하지 않는다.
본 발명의 일 실시예에서 "소스" 및 "드레인"의 기능들은 때때로 예를 들면 전류 흐름의 방향이 회로 동작시 변경될 때 서로 대체된다. 그러므로, 용어들 "소스" 및 "드레인"은 본 명세서에서, 각각 드레인 및 소스를 표시하기 위해 사용될 수 있다.
전압은 두 개의 포인트들의 전위들 사이에서의 차이를 나타내며, 전위는 정전기장에서의 주어진 포인트에서 단위 전하의 정전 에너지(전기 전위 에너지)를 나타낸다는 것을 주의하자. 일반적으로, 하나의 포인트의 전위 및 기준 전위(예로서, 접지 전위) 사이에서의 차이는 단지 전위 또는 전압으로 불리우며, 전위 및 전압은 많은 경우들에서 동의어들로서 사용된다. 따라서, 본 명세서에서, 달리 특정되지 않는다면 전위는 전압으로서 바꾸어 말하여질 수 있으며 전압은 전위로서 바꾸어 말하여질 수 있다.
본 명세서에서, 마스크는 포토리소그래피 프로세스에 의해 형성되며, 에칭 단계가 수행된 후, 상기 마스크는 제거된다.
(실시예 1)
이 실시예에서, 본 발명의 일 실시예의 반도체 장치가 도면들을 참조하여 설명된다. 이 실시예에서, 본 발명의 일 실시예의 반도체 장치는 예로서 액정 디스플레이 장치를 취하여 설명된다는 것을 주의하자.
<반도체 장치의 구성>
도 1의 (A)는 반도체 장치의 예를 예시한다. 도 1의 (A)에서의 반도체 장치는 픽셀부(100), 스캔 라인 구동기 회로(104), 신호 라인 구동기 회로(106), 병렬로 또는 대체로 병렬로 배열되며 그 전위들이 상기 스캔 라인 구동기 회로(104)에 의해 제어되는 m개의 스캔 라인들(107), 및 병렬로 또는 대체로 병렬로 배열되며 그 전위들이 신호 라인 구동기 회로(106)에 의해 제어되는 n개의 신호 라인들(109)을 포함한다. 뿐만 아니라, 픽셀부(100)는 매트릭스로 배열된 복수의 픽셀들(301)을 포함한다. 더욱이, 병렬로 또는 대체로 병렬로 배열된 커패시터 라인들(115)은 스캔 라인들(107)을 따라 제공된다. 커패시터 라인들(115)은 신호 라인들(109)을 따라 병렬로 또는 대체로 병렬로 배열될 수 있다는 것을 주의하자. 스캔 라인 구동기 회로(104) 및 신호 라인 구동기 회로(106)는 몇몇 경우들에서 총괄하여 구동기 회로부로서 불리운다.
각각의 스캔 라인(107)은 픽셀부(100)에서 m개의 행들 및 n개의 컬럼들로 배열된 픽셀들(301) 중에서 대응하는 행에서 n개의 픽셀들(301)에 전기적으로 접속된다. 각각의 신호 라인(109)은 m개의 행들 및 n개의 컬럼들로 배열된 픽셀들(301) 중에서 대응하는 컬럼에서 m개의 픽셀들(301)에 전기적으로 접속된다. m 및 n은 각각 1 이상의 정수임을 주의하자. 각각의 커패시터 라인(115)은 m개의 행들 및 n개의 컬럼들로 배열된 픽셀들(301) 중에서 대응하는 행에서 n개의 픽셀들(301)에 전기적으로 접속된다. 커패시터 라인들(115)이 신호 라인들(109)을 따라 병렬로 또는 대체로 병렬로 배열되는 경우에서, 각각의 커패시터 라인(115)은 m개의 행들 및 n개의 컬럼들로 배열된 픽셀들(301) 중에서 대응하는 컬럼에서 m개의 픽셀들(301)에 전기적으로 접속된다는 것을 주의하자.
도 1의 (B)는 도 1의 (A)에 예시된 반도체 장치에 포함된 픽셀(301)의 회로도의 예이다. 도 1의 (B)에서의 픽셀(301)은 스캔 라인(107) 및 신호 라인(109)에 전기적으로 접속되는 트랜지스터(103), 일 전극이 상기 트랜지스터(103)의 드레인 전극에 전기적으로 접속되며 다른 전극이 정 전위를 공급하는 상기 커패시터 라인(115)에 전기적으로 접속되는 커패시터(105), 및 액정 소자(108)를 포함한다. 상기 액정 소자(108)의 픽셀 전극은 상기 트랜지스터(103)의 드레인 전극 및 상기 커패시터(105)의 일 전극에 전기적으로 접속되며, 상기 픽셀 전극에 면하는 전극(상대 전극)은 공통 전위를 공급하는 배선에 전기적으로 접속된다.
상기 액정 소자(108)는 상기 트랜지스터(103) 및 상기 픽셀 전극을 제공받은 기판 및 상기 상대 전극을 제공받은 기판 사이에 끼워 넣어지는 액정의 광학 변조 동작에 의해 광의 투과 또는 비-투과를 제어하는 소자이다. 액정의 상기 광학 변조 동작은 상기 액정에 인가된 전기장(수직 전기장 및 대각선 전기장을 포함한)에 의해 제어된다. 상대 전극(또한 공통 전극으로서 불리우는)이 상기 픽셀 전극이 제공되는 기판 위에 제공되는 경우에, 액정에 인가된 전기장은 횡 전기장임을 주의하자.
액정 소자(108)는 액정 소자로서 뿐만 아니라 디스플레이 소자 및 발광 소자와 같은 다양한 소자들로서 사용될 수 있다는 것을 주의하자. 디스플레이 소자, 발광 소자 등의 예들은 그것의 콘트라스트, 휘도, 반사율, 투과율 등이 전계발광(EL) 소자(예로서, 유기 및 무기 재료들을 포함한 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예로서, 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류의 양에 의존하여 광을 방출하는 트랜지스터), 전자 방출기, 액정 소자, 전자 잉크, 전기 영동 소자, 격자 광 밸브(GLV), 플라즈마 디스플레이 패널(PDP), 디지털 마이크로미러 디바이스(DMD), 간섭 변조(IMOD) 소자, 압전 세라믹 디스플레이, 또는 탄소 나노튜브와 같은, 전자기 동작에 의해 변경되는 디스플레이 매질을 포함한다. EL 소자를 포함한 디스플레이 장치의 예들은 EL 디스플레이 등을 포함한다. 전자 방출기를 포함한 디스플레이 장치의 예들은 전계 방출 디스플레이(FED), SED-형 평판 디스플레이(SED: 표면-도전 전자-방출기 디스플레이) 등을 포함한다. 액정 소자를 포함한 디스플레이 장치의 예들은 액정 디스플레이들(예로서, 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등을 포함한다. 전자 잉크 또는 전기 영동 소자를 포함한 디스플레이 장치의 예들은 전자 종이 등을 포함한다.
다음으로, 액정 디스플레이 장치의 픽셀(301)의 특정 예가 설명된다. 도 2의 (A)는 구동기 회로부의 부분, 여기에서 스캔 라인 구동기 회로(104)의 상면도이며, 도 2의 (B)는 픽셀(301a)의 상면도이다. 도 2의 (B)에서, 상대 전극 및 액정 소자가 예시되지 않는다는 것을 주의하자.
도 2의 (A)에서, 트랜지스터(102)는 게이트로서 작용하는 도전막(304a), 게이트 절연막(도 2의 (A)에 예시되지 않음), 채널 영역이 형성되는 산화물 반도체막(308a), 및 소스 및 드레인으로서 작용하는 도전막들(310a 및 310b)을 포함한다. 상기 산화물 반도체막(308a)은 상기 게이트 절연막 위에 형성된다. 또한, 상기 도전막(304a)과 동시에 형성된 도전막(304b), 상기 도전막들(310a 및 310b)과 동시에 형성된 도전막(310c), 상기 도전막(310c)에 상기 도전막(304b)을 접속하는 광-투과성 도전막(316a)이 제공된다. 상기 광-투과성 도전막(316a)은 개구들(372a 및 374a)에서 상기 도전막(304b)에 접속되며 개구들(372b 및 374b)에서 상기 도전막(310c)에 접속된다.
도 2의 (B)에서, 스캔 라인으로서 작용하는 도전막(304c)은 상기 신호 라인에 대체로 수직하여 연장된다(도면에서 수평 방향으로). 신호 라인으로서 작용하는 도전막(310d)은 상기 스캔 라인에 대체로 수직하여 연장된다(도면에서 수직 방향으로). 커패시터 라인으로서 작용하는 도전막(310f)은 상기 신호 라인에 평행하여 연장된다. 스캔 라인으로서 작용하는 상기 도전막(304c)은 상기 스캔 라인 구동기 회로(104)에 전기적으로 접속되며(도 1의 (A) 참조), 신호 라인으로서 작용하는 도전막(310d) 및 커패시터 라인으로서 작용하는 상기 도전막(310f)은 상기 신호 라인 구동기 회로(106)에 전기적으로 접속된다(도 1의 (A) 참조)는 것을 주의하자.
상기 트랜지스터(103)는 상기 스캔 라인 및 상기 신호 라인이 서로 교차하는 영역에서 제공된다. 상기 트랜지스터(103)는 게이트로서 작용하는 상기 도전막(304c); 상기 게이트 절연막(도 2의 (B)에 예시되지 않음); 상기 게이트 절연막 위에서, 채널 영역이 형성되는 산화물 반도체막(308b); 및 소스 및 드레인으로서 작용하는 도전막들(310d 및 310e)을 포함한다. 상기 도전막(304c)은 또한 스캔 라인으로서 작용하며, 상기 산화물 반도체막(308b)과 중첩하는 상기 도전막(304c)의 영역은 상기 트랜지스터(103)의 게이트로서 작용한다. 또한, 상기 도전막(310d)은 또한 신호 라인으로서 작용하며, 상기 산화물 반도체막(308b)과 중첩하는 상기 도전막(310d)의 영역은 상기 트랜지스터(103)의 소스 또는 드레인으로서 작용한다. 뿐만 아니라, 도 2의 (B)의 상면도에서, 상기 스캔 라인의 단부 부분은 상기 산화물 반도체막(308b)의 단부 부분보다 외부 측면 상에 위치된다. 따라서, 상기 스캔 라인은 백라이트와 같은 광원으로부터 광을 차단하기 위한 광-차단 막으로서 기능한다. 이러한 이유로, 상기 트랜지스터에 포함된 상기 산화물 반도체막(308b)은 광을 갖고 조사되지 않으며, 따라서 상기 트랜지스터의 전기적 특성들에서의 변화가 억제될 수 있다.
상기 도전막(310e)은 개구(372c)보다 내측 상에 제공되는 개구(374c)를 통해, 픽셀 전극으로서 작용하는 광-투과성 도전막(316b)에 전기적으로 접속된다.
상기 커패시터(105)는 상기 개구(372)를 통해 커패시터 라인으로서 작용하는 상기 도전막(310f)에 접속된다. 상기 커패시터(105)는 상기 게이트 절연막 위에 형성된 광-투과성 도전막(308c), 상기 트랜지스터(103) 위에 형성된 질화 절연막으로 형성된 유전체막, 및 픽셀 전극으로서 작용하는 광-투과성 도전막(316b)을 포함한다. 즉, 커패시터(105)는 광-투과 속성을 가진다.
커패시터(105)의 광-투과 속성 덕분에, 상기 커패시터(105)는 픽셀(301a)에서 크게(큰 면적을 커버하는) 형성될 수 있다. 따라서, 통상적으로 50% 이상, 바람직하게는 55% 이상, 보다 바람직하게는 60% 이상으로, 개구율을 개선하면서 증가된 전하 용량을 가진 반도체 장치가 획득될 수 있다. 예를 들면, 액정 디스플레이 장치와 같은 높은 분해능을 가진 반도체 장치에서, 픽셀의 면적은 작으며 그에 따라 커패시터의 면적이 또한 작다. 이러한 이유로, 상기 커패시터의 전하 용량은 작다. 그러나, 이 실시예의 커패시터(105)는 광-투과 속성을 갖기 때문에, 그것이 픽셀에 제공될 때, 충분한 전하 용량이 상기 픽셀에서 획득될 수 있으며 상기 개구율이 개선될 수 있다. 통상적으로, 상기 커패시터(105)는 유리하게는 200 ppi 이상, 또는 뿐만 아니라, 300 ppi 이상의 픽셀 밀도를 가진 고-분해능 반도체 장치에서 사용될 수 있다.
또한, 도 2의 (B)에서 픽셀(301a)은 신호 라인으로서 작용하는 도전막(310d)에 평행한 측면이 스캔 라인으로서 작용하는 도전막(304c)에 평행한 측면보다 짧으며, 커패시터 라인으로서 작용하는 도전막(310f)이 신호 라인으로서 작용하는 도전막(310d)에 평행하여 연장되는 형태를 가진다. 그 결과, 상기 도전막(310f)이 픽셀(301a)을 차지하는 면적은 감소될 수 있고, 그에 의해 상기 개구율을 증가시킬 수 있다. 또한, 커패시터 라인으로서 작용하는 상기 도전막(310f)은 접속 전극을 사용하지 않으며, 상기 광-투과성 도전막(308c)과 직접 접하고 따라서 상기 개구율이 추가로 증가될 수 있다.
뿐만 아니라, 본 발명의 일 실시예에 따르면, 상기 개구율은 높은 분해능을 가진 디스플레이 장치에서조차 개선될 수 있으며, 이것은 백라이트와 같은 광원으로부터 광을 효율적으로 사용하는 것을 가능하게 하고, 따라서 디스플레이 장치의 전력 소비가 감소될 수 있다.
다음으로, 도 3의 (A)는 도 2에서 일점 쇄선들(A-B 및 C-D)을 따라 취해진 단면도이다. 뿐만 아니라, 도 3의 (B)는 도 3의 (A)에서 파선(E)에 의해 둘러싸여진 부분의 확대도이며, 도 3의 (C)는 도 3의 (A)에서 파선(F)에 의해 둘러싸여진 부분의 확대도이다.
이 실시예에 설명된 액정 디스플레이 장치에서, 액정 소자(322)는 기판들의 쌍(기판(302) 및 기판(342)) 사이에 제공된다.
상기 액정 소자(322)는 상기 기판(302) 위에 상기 광-투과성 도전막(316b), 배향을 제어하는 막들(이후 배향 막들(318 및 352)로서 불리우는), 액정 층(320), 및 도전막(350)을 포함한다. 상기 광-투과성 도전막(316b)은 액정 소자(322)의 일 전극으로서 기능하며, 상기 도전막(350)은 상기 액정 소자(322)의 다른 전극으로서 기능한다는 것을 주의하자.
상기 액정 소자를 포함한 액정 디스플레이 장치의 구동 방법으로서, 다음 모드들, 예를 들면: TN 모드, STN 모드, VA 모드, ASM(축 대칭 정렬 마이크로-셀) 모드, OCB(광학 보상된 복굴절) 모드, FLC(강유전성 액정) 모드, AFLC(반강유전성 액정) 모드, MVA(다중-도메인 수직 정렬) 모드, PVA(패터닝된 수직 배향) 모드, IPS 모드, FFS 모드, TBA(횡 굽힘 배향) 모드, 등 중 임의의 것이 사용될 수 있다. 액정 소자를 포함한 액정 디스플레이 장치의 구동 방법의 다른 예들은 ECB(전기적으로 제어된 복굴절) 모드, PDLC(고분자 분산형 액정) 모드, PNLC(고분자 네트워크 액정) 모드, 및 게스트-호스트 모드를 포함한다. 본 발명은 이것에 제한되지 않으며, 다양한 액정 소자들 및 구동 방법들이 액정 소자 및 그것의 구동 방법으로서 사용될 수 있다는 것을 주의하자.
상기 액정 소자는 청색 상을 보이는 액정 및 키랄 재료를 포함한 액정 조성을 사용하여 형성될 수 있다. 청색 상을 보이는 상기 액정은 1 msec 이하의 짧은 응답 시간을 가지며 광학적으로 등방성이고; 그러므로 배향 처리는 필요하지 않으며 시야각 의존은 작다.
이 실시예에서, 수직 전기장 모드의 액정 디스플레이 장치가 설명된다.
따라서, "액정 디스플레이 장치"는 액정 소자를 포함한 디바이스를 나타낸다. 상기 액정 디스플레이 장치는 복수의 픽셀들 등을 구동하기 위한 구동기 회로를 포함한다는 것을 주의하자. 상기 액정 디스플레이 장치는 또한 또 다른 기판 위에 제공된 제어 회로, 전력 공급 회로, 신호 발생 회로, 백라이트 모듈 등을 포함한 액정 모듈로서 불리울 수 있다.
구동기 회로부에서, 트랜지스터(102)는 게이트로서 기능하는 도전막(304a), 총괄하여 게이트 절연막으로서 기능하는 절연막들(305 및 306), 채널 영역이 형성되는 산화물 반도체막(308a), 및 각각 소스 또는 드레인으로서 기능하는 도전막들(310a 및 310b)을 포함한다. 상기 산화물 반도체막(308a)은 상기 절연막(306) 위에 제공된다. 뿐만 아니라, 절연막들(312 및 314)은 상기 도전막들(310a 및 310b) 위에 보호 막들로서 제공된다.
상기 픽셀부에서, 상기 트랜지스터(103)는 게이트로서 기능하는 도전막(304c), 총괄하여 게이트 절연막으로서 기능하는 절연막들(305 및 306), 채널 영역이 형성되는 산화물 반도체막(308b), 및 각각 소스 또는 드레인으로서 기능하는 도전막들(310d 및 310e)을 포함한다. 상기 산화물 반도체막(308b)은 상기 절연막(306) 위에 제공된다. 뿐만 아니라, 절연막들(312 및 314)은 상기 도전막들(310d 및 310e) 위에 보호 막들로서 제공된다.
픽셀 전극으로서 기능하는 광-투과성 도전막(316b)은 상기 절연막들(312 및 314)에 제공된 개구를 통해 상기 도전막(310e)에 접속된다.
뿐만 아니라, 상기 커패시터(105)는 상기 커패시터(105)의 일 전극으로서 기능하는 광-투과성 도전막(308c), 유전체막으로서 기능하는 상기 절연막(314), 및 상기 커패시터(105)의 다른 전극으로서 기능하는 광-투과성 도전막(316b)을 포함한다. 상기 광-투과성 도전막(308c)은 상기 절연막(306) 위에 제공된다.
상기 구동기 회로부에서, 상기 도전막들(304a 및 304c)과 동시에 형성된 상기 도전막(304b) 및 상기 도전막들(310a, 310b, 310d, 및 310e)과 동시에 형성된 상기 도전막(310c)은 상기 광-투과성 도전막(316b)과 동시에 형성된 광-투과성 도전막(316a)을 통해 서로 접속된다.
도 3의 (B)에 예시된 바와 같이, 상기 절연막들(306 및 312)에 형성된 개구(372a), 및 상기 절연막들(305 및 314)에 형성된 개구(374a)는 상기 도전막(304b) 위에 제공된다. 상기 개구(374a)는 상기 개구(372a)보다 내측 상에 위치된다. 상기 개구(374a)를 통해, 상기 도전막(304b)은 상기 광-투과성 도전막(316a)에 접속된다.
뿐만 아니라, 상기 절연막(312)에 형성된 개구(372b) 및 상기 절연막(314)에 형성된 상기 개구(374b)는 상기 도전막(310c) 위에 제공된다. 상기 개구(374b)는 상기 개구(372b)보다 내측 상에 위치된다. 상기 개구(374b)를 통해, 상기 도전막(310c)은 상기 광-투과성 도전막(316a)에 접속된다.
도 3의 (C)에 예시된 바와 같이, 상기 절연막(312)에 형성된 상기 개구(372c) 및 상기 절연막(314)에 형성된 상기 개구(374c)는 상기 도전막(310e) 위에 제공된다. 상기 개구(374c)는 상기 개구(372c)보다 내측 상에 위치된다. 상기 개구(374c)를 통해, 상기 도전막(310e)은 상기 광-투과성 도전막(316b)에 접속된다.
뿐만 아니라, 상기 절연막(312)에 형성된 상기 개구(372)는 상기 광-투과성 도전막(308c) 위에 제공된다. 상기 개구(372)에서, 상기 광-투과성 도전막(308c)은 상기 절연막(314)과 접한다.
이 실시예에서, 상기 절연막들(305 및 314)은 바람직하게는 물, 알칼리 금속, 및 알칼리 토류 금속과 같은, 외부로부터 상기 산화물 반도체막으로의 불순물들의 확산을 방지하는 재료를 사용하여 형성되고, 보다 바람직하게는 수소를 포함한 재료를 사용하여 형성되며, 통상적으로 질화 절연막과 같은, 질소를 포함한 무기 절연 재료가 사용될 수 있다. 상기 절연막들(305 및 314)은 예를 들면, 실리콘 질화물, 실리콘 질화물 산화물, 알루미늄 질화물, 알루미늄 질화물 산화물 등을 사용하여 형성된다.
상기 절연막들(306 및 312)에 대해, 상기 산화물 반도체막과의 계면의 특성들을 개선할 수 있는 재료가 바람직하게 사용된다. 통상적으로, 산화 절연막과 같은, 산소를 포함한 무기 절연 재료, 예를 들면, 실리콘 산화물, 실리콘 산화질화물, 알루미늄 산화물, 알루미늄 산화질화물 등이 사용될 수 있다.
상기 도전막(304b) 및 상기 광-투과성 도전막(316a) 사이에서의 접속부, 상기 도전막(310c) 및 상기 광-투과성 도전막(316a) 사이에서의 접속부, 및 상기 도전막(310e) 및 상기 광-투과성 도전막(316b) 사이에서의 접속부는 각각 상기 절연막(305) 및/또는 상기 절연막(314)에 의해 둘러싸여진다. 상기 절연막들(305 및 314)은, 물, 알카리 금속, 및 알칼리 토류 금속과 같은, 외부로부터 불순물들의 상기 산화물 반도체막으로의 확산을 방지하는 재료를 사용하여 형성된다. 뿐만 아니라, 상기 개구들(372a, 372b, 372c, 및 372)의 측 표면들은 각각 상기 절연막(305) 및/또는 상기 절연막(314)으로 커버된다. 상기 산화물 반도체막들은 상기 절연막들(305 및 314)보다 내측 상에 제공된다. 따라서, 상기 도전막(304b) 및 상기 광-투과성 도전막(316a) 사이, 상기 도전막(310c) 및 상기 광-투과성 도전막(316a) 사이, 및 상기 도전막(310e) 및 상기 광-투과성 도전막(316b) 사이에서의 접속부들을 통해, 상기 트랜지스터들에 포함된 산화물 반도체막들로, 물, 알칼리 금속, 및 알칼리 토류 금속과 같은, 외부로부터의 불순물들의 확산을 방지하는 것이 가능하다. 결과로서, 트랜지스터들의 전기적 특성들에서의 변동이 방지될 수 있으며 반도체 장치의 신뢰성이 개선될 수 있다.
상기 광-투과성 도전막(308c)은 상기 산화물 반도체막들(308a 및 308b)과 동시에 형성된 산화물 반도체막이다. 상기 산화물 반도체막들(308a 및 308b)은 각각이 절연막(306) 및 절연막(312)과 같은, 산화물 반도체막과의 계면의 특성들을 개선할 수 있는 재료를 사용하여 형성된 막들과 접한다. 따라서, 상기 산화물 반도체막들(308a 및 308b)은 반도체들로서 기능하며, 따라서 상기 산화물 반도체막들(308a 및 308b)을 포함한 트랜지스터들은 우수한 전기적 특성들을 가진다.
본 발명의 일 실시예는 이에 제한되지 않으며, 광-투과성 도전막(308c)은 환경들 또는 상태들에 의존하여 상기 산화물 반도체막(308a) 또는 상기 산화물 반도체막(308b)의 것과 상이한 프로세스에 의해 형성될 수 있다는 것을 주의하자. 상기 경우에, 상기 광-투과성 도전막(308c)은 상기 산화물 반도체막(308a) 또는 상기 산화물 반도체막(308b)의 것과 상이한 재료를 포함할 수 있다. 예를 들면, 상기 광-투과성 도전막(308c)은 인듐 주석 산화물(이후, ITO로서 불리우는), 인듐 아연 산화물 등을 포함할 수 있다.
상기 광-투과성 도전막(308c)은 상기 개구(372) 내에서 절연막(314)과 접한다. 상기 절연막(314)은, 물, 알칼리 금속, 및 알칼리 토류 금속과 같은, 외부로부터의 불순물들의 산화물 반도체막으로의 확산을 방지하는 재료를 사용하여 형성되며, 재료는 수소를 더 포함한다. 따라서, 상기 절연막(314)에서의 수소가 상기 산화물 반도체막들(308a 및 308b)과 동시에 형성된 상기 산화물 반도체막으로 확산될 때, 수소는 산소에 결합되며 캐리어들로서 작용하는 전자들은 상기 산화물 반도체막에서 발생된다. 그 결과, 상기 산화물 반도체막은 보다 높은 도전율을 가지며 도체로서 기능하고; 다시 말해서, 상기 산화물 반도체막은 높은 도전율을 가진 산화물 반도체막일 수 있다. 여기에서, 주 성분으로서 상기 산화물 반도체막들(308a 및 308b)의 것들과 유사한 재료를 포함하며, 높은 도전율을 가진 금속 산화물은 금속 산화물의 수소 농도가 상기 산화물 반도체막들(308a 및 308b)의 것들보다 더 높기 때문에 "광-투과성 도전막(308c)"으로서 불리운다.
본 발명의 일 실시예는 이에 제한되지 않으며, 상기 광-투과성 도전막(308c)은 환경들 또는 조건들에 의존하여 상기 절연막(314)과 접하지 않는다는 것이 가능하다는 것을 주의하자.
이 실시예에 예시된 반도체 장치에서, 커패시터의 일 전극은 상기 트랜지스터의 산화물 반도체막과 동시에 형성된다. 또한, 픽셀 전극으로서 작용하는 광-투과성 도전막은 커패시터의 다른 전극으로서 사용된다. 따라서, 또 다른 도전막을 형성하는 단계는 상기 커패시터를 형성하기 위해 요구되지 않으며, 상기 반도체 장치를 제조하는 단계들의 수는 감소될 수 있다. 뿐만 아니라, 상기 커패시터가 상기 광-투과성 도전막을 갖고 형성된 전극들의 쌍을 갖기 때문에, 그것은 광-투과 속성을 가질 수 있다. 그 결과, 상기 커패시터에 의해 점유된 면적은 픽셀에서의 개구율이 증가되는 동안 증가될 수 있다.
여기에서, 산화물 반도체를 포함한 트랜지스터의 특성들이 설명된다. 산화물 반도체를 포함한 트랜지스터는 n-채널 트랜지스터이다. 뿐만 아니라, 캐리어들은 상기 산화물 반도체에서 산소 결핍들로 인해 발생될 수 있으며, 이것은 트랜지스터의 전기적 특성들 및 신뢰성을 저하시킬 수 있다. 예를 들면, 몇몇 경우들에서, 트랜지스터의 임계 전압은 음의 방향으로 시프트되며, 드레인 전류는 게이트 전압이 0 V일 때 흐른다. 게이트 전압이 0 V일 때 드레인 전류가 흐르는 트랜지스터는 노멀리-온 트랜지스터로서 불리우며, 이러한 특성들을 가진 트랜지스터는 공핍-형 트랜지스터로서 불리운다. 상기 게이트 전압이 0 V일 때 실질적으로 어떤 드레인 전류도 흐르지 않는 트랜지스터의 특성들은 노멀리-오프 특성들로 불리우며, 이러한 특성들을 가진 트랜지스터는 증가-형 트랜지스터로서 불리운다.
상기를 고려하여, 채널 영역이 형성되는 트랜지스터의 산화물 반도체막(308b)에서의 결함들, 통상적으로 산소 결핍들은 가능한 한 많이 감소되는 것이 바람직하다. 예를 들면, 자기장이 막 표면과 평행하게 인가되는 전자 스핀 공명 분석법에서 1.93의 g-값에서의 산화물 반도체막의 스핀 밀도(상기 산화물 반도체막에서의 결함들의 밀도)는 측정 장비의 검출 하한 이하로 감소되는 것이 바람직하다. 산화물 반도체막에서 산소 결핍들에 의해 대표되는 결함들이 가능한 한 많이 감소될 때, 트랜지스터(103)는 노멀리 온인 것으로부터 방지될 수 있으며, 반도체 장치의 전기적 특성들 및 신뢰성에서의 개선들을 이끈다. 뿐만 아니라, 반도체 장치의 전력 소비가 감소될 수 있다.
음의 방향으로 트랜지스터의 임계 전압의 시프트는 산소 결핍들에 의해서 뿐만 아니라 몇몇 경우들에서 산화물 반도체에 포함된 수소(물과 같은 수소 화합물을 포함한)에 의해 야기된다. 산화물 반도체에 포함된 수소는 물이 되도록 금속 원자에 결합된 산소와 반응되며, 또한, 결핍들(또한 산소 결핍들로서 불리우는)은 산소가 방출되는 격자(또는 산소가 제거되는 일 부분)에서 형성된다. 또한, 수소 및 산소의 부분의 반응은 캐리어들로서 작용하는 전자들의 발생을 야기한다. 따라서, 수소를 포함하는 산화물 반도체를 포함한 트랜지스터는 노멀리-온 특성들을 갖기 쉽다.
상기를 고려하여, 채널 영역이 형성되는 트랜지스터(103)의 산화물 반도체막(308b)에서의 수소는 가능한 한 많이 감소되는 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의해 측정되는, 산화물 반도체막(308b)에서의 수소의 농도는 5×1019 원자/㎤ 미만, 바람직하게는 5×1018 원자/㎤ 미만, 보다 바람직하게는 1×1018 원자/㎤ 이하, 추가로 바람직하게는 5×1017 원자/㎤ 이하, 또한 추가로 바람직하게는 1×1016 원자/㎤ 이하로 설정된다.
2차 이온 질량 분석법에 의해 측정되는, 채널 영역이 형성되는, 트랜지스터(103)의 산화물 반도체막(308b)에서의 알칼리 금속들 또는 알칼리 토류 금속들의 농도는, 1×1018 원자/㎤ 이하, 바람직하게는 2×1016 원자/㎤ 이하로 설정된다. 이것은 알칼리 금속 및 알칼리 토류 금속이 산화물 반도체에 결합될 때 캐리어들을 발생시키기 때문이며, 이 경우에 트랜지스터(103)의 오프-상태 전류가 증가될 수 있다.
채널 영역이 형성되는, 트랜지스터(103)의 산화물 반도체막이 가능한 한 많이 불순물들(수소, 질소, 알칼리 금속, 및 알칼리 토류 금속과 같은)을 감소시킴으로써 이러한 방식으로 고도로 정제될 때, 트랜지스터(103)는 증가-형 트랜지스터가 되며 노멀리-온 특성들을 갖는 것이 방지될 수 있고, 따라서 트랜지스터(103)의 오프-상태 전류가 상당히 감소될 수 있다. 그러므로, 유리한 전기적 특성들을 가진 반도체 장치가 제작될 수 있다. 뿐만 아니라, 매우 신뢰성 높은 반도체 장치가 제작될 수 있다.
다양한 실험들이 고도로-정제된 산화물 반도체막을 포함한 트랜지스터의 낮은 오프-상태 전류를 입증할 수 있다. 예를 들면, 소자가 1×106 ㎛의 채널 폭 및 10 ㎛의 채널 길이(L)를 가질 때조차, 오프-상태 전류는 1 V에서 10 V까지의 소스 전극 및 드레인 전극 사이에서의 전압(드레인 전압)에서, 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13 A 이하일 수 있다. 이 경우에, 트랜지스터의 채널 폭으로 오프-상태 전류를 나눔으로써 획득된 값이 100 zA/㎛ 이하임이 보여질 수 있다. 뿐만 아니라, 오프-상태 전류는 커패시터 및 트랜지스터가 서로 접속되는 회로의 사용으로 측정되었으며 커패시터 안으로 또는 밖으로 흐르는 전하는 트랜지스터에 의해 제어된다. 측정에서, 정제된 산화물 반도체막은 트랜지스터의 채널 형성 영역을 위해 사용되며, 트랜지스터의 오프-상태 전류는 단위 시간당 커패시터의 전하의 양에서의 변화로부터 측정된다. 그 결과, 트랜지스터의 소스 전극 및 드레인 전극 사이에서의 전압이 3 V인 경우에, 마이크로미터당 수십의 욕토암페어들(yA/㎛)의 보다 낮은 오프-상태 전류가 달성될 수 있다. 따라서, 고도로 정제된 산화물 반도체막을 포함한 트랜지스터는 상당히 낮은 오프-상태 전류를 가진다.
여기에서, 도 3에 예시된 액정 디스플레이 장치의 다른 구성요소들이 이하에 설명된다.
도전막들(304a, 304b, 및 304c)은 기판(302) 위에 형성된다. 상기 도전막(304a)은 스캔 라인 구동기 회로(104)에 형성되며 구동기 회로부에서 트랜지스터의 게이트로서 기능한다. 도전막(304c)은 픽셀부(100)에 형성되며 상기 픽셀부에서 트랜지스터의 게이트로서 기능한다. 상기 도전막(304b)은 스캔 라인 구동기 회로(104)에 형성되며 상기 도전막(310c)에 접속된다.
상기 기판(302)에 대해, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 또는 바륨 보로실리케이트 유리와 같은 유리 재료가 사용된다. 대량 생산시, 기판(302)에 대해, 다음의 크기들 중 임의의 것을 가진 기본 유리가 바람직하게 사용된다: 제 8 세대(2160 mm × 2460 mm), 제 9 세대(2400 mm × 2800 mm, 또는 2450 mm × 3050 mm), 제 10 세대(2950 mm × 3400 mm) 등. 높은 프로세스 온도 및 긴 프로세스 시간 기간은 이러한 기본 유리를 대폭 수축시킬 수 있다. 따라서, 대량 생산이 기본 유리의 사용으로 수행되는 경우에, 제조 프로세스에서의 가열 온도는 바람직하게는 600℃ 이하, 보다 바람직하게는 450℃ 이하, 더 바람직하게는 350℃ 이하이다.
도전막들(304a, 304b, 및 304c)에 대해, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 금속 원소, 이들 금속 원소들 중 임의의 것을 구성요소로서 포함한 합금, 이들 금속 원소들을 조합하여 포함한 합금 등이 사용될 수 있다. 상기 도전막들(304a, 304b, 및 304c)은 단-층 구성 또는 둘 이상의 층들을 포함한 계층 구성을 가질 수 있다. 예를 들면, 티타늄 막이 알루미늄 막 위에 적층되는 2-층 구성, 티타늄 막이 티타늄 질화물 막 위에 적층되는 2-층 구성, 텅스텐 막이 티타늄 질화물 막 위에 적층되는 2-층 구성, 텅스텐 막이 탄탈 질화물 막 또는 텅스텐 질화물 막 위에 적층되는 2-층 구성, 티타늄 막, 알루미늄 막, 및 티타늄 막이 이러한 순서로 적층되는 3-층 구성 등이 주어질 수 있다. 대안적으로, 알루미늄 및 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소들을 포함하는 막, 합금 막, 또는 질화물 막이 사용될 수 있다.
상기 절연막들(305 및 306)은 기판(302) 및 도전막들(304a, 304b, 및 304c) 위에 형성된다. 상기 절연막들(305 및 306)은 스캔 라인 구동기 회로(104)에서 트랜지스터의 게이트 절연막 및 픽셀부(100)에서 트랜지스터의 게이트 절연막으로서 기능한다.
절연막(305)은 바람직하게는 질화 절연막을 사용하여 형성되고, 예를 들면, 실리콘 질화물 막, 실리콘 질화물 산화물 막, 알루미늄 질화물 막, 알루미늄 질화물 산화물 막 등 중 임의의 것을 사용하여 단-층 구성 또는 계층 구성을 갖도록 형성된다. 상기 절연막(305)이 계층화된 구성을 갖는 경우에, 보다 적은 결함들을 가진 실리콘 질화물 막이 제 1 실리콘 질화물 막으로서 제공되며, 수소가 방출될 가능성이 적은 실리콘 질화물 막이 제 2 실리콘 질화물 막으로서, 제 1 실리콘 질화물 막 위에 제공되는 것이 바람직하다. 그 결과, 상기 산화물 반도체막들(308a 및 308b)로의 상기 절연막(305)에 포함된 수소 및 질소의 전달 또는 확산은 억제될 수 있다.
실리콘 산화질화물은 질소보다 많은 산소를 포함하는 절연 재료를 나타낸다는 것을 주의하자. 뿐만 아니라, 실리콘 질화물 산화물은 산소보다 많은 질소를 포함하는 절연 재료를 나타낸다.
상기 절연막(306)은 바람직하게는 산화 절연막을 사용하여 형성되며, 예를 들면, 실리콘 산화물 막, 실리콘 산화질화물 막, 알루미늄 산화물 막, 알루미늄 산화질화물 막 등 중 임의의 것을 사용하여 단-층 구성 또는 계층 구성을 갖도록 형성된다.
상기 절연막(306)은 하프늄 실리케이트(HfSiOx), 질소를 함유한 하프늄 실리케이트(HfSixOyNz), 질소를 함유한 하프늄 알루미네이트(HfAlxOyNz), 하프늄 산화물, 또는 이트륨 산화물과 같은 하이-k 재료를 사용하여 형성될 수 있으며, 따라서 트랜지스터(103)의 게이트 누설 전류는 감소될 수 있다.
실리콘 질화물 막은 실리콘 산화물 막보다 높은 유전 상수를 가지며 등가 정전 용량을 위한 보다 큰 두께를 요구한다. 따라서, 게이트 절연막의 물리적 두께는 증가될 수 있다. 따라서, 트랜지스터의 정전 파괴는 트랜지스터의 내전압에서의 감소를 억제하며 트랜지스터의 내전압을 개선함으로써 방지될 수 있다.
상기 산화물 반도체막들(308a 및 308b) 및 상기 광-투과성 도전막(308c)은 절연막(306) 위에 형성된다. 상기 산화물 반도체막(308a)은 상기 도전막(304a)과 중첩한 위치에서 형성되며 구동기 회로부에서 트랜지스터의 채널 영역으로서 기능한다. 상기 산화물 반도체막(308b)은 상기 도전막(304c)과 중첩한 위치에서 형성되며 상기 픽셀부에서 트랜지스터의 채널 영역으로서 기능한다. 상기 광-투과성 도전막(308c)은 상기 커패시터(105)의 일 전극으로서 기능한다.
상기 산화물 반도체막들(308a 및 308b)은 각각 In 또는 Ga를 포함한 산화물 반도체막이며 통상적으로 In-Ga 산화물, In-Zn 산화물, 및 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf 중 임의의 것이다)을 포함한다.
산화물 반도체막들(308a 및 308b)로서 In-M-Zn 산화물을 사용하는 경우에, In 및 M의 합계가 100 원자%인 것으로 가정될 때, In 및 M의 비율들은 바람직하게는 각각 50 원자% 미만 및 50 원자% 이상이며, 보다 바람직하게는 각각 25 원자% 미만 및 75 원자% 이상이다.
상기 산화물 반도체막들(308a 및 308b)에서 인듐 및 갈륨 함량들은 비행시간 2차 이온 질량 분석법(또한 TOF-SIMS로서 불리우는) 또는 X-선 광전자 분광법(또한 XPS로서 불리우는)에 의해 서로 비교될 수 있다.
상기 산화물 반도체막들(308a 및 308b) 각각이 2 eV 이상, 바람직하게는 2.5 eV 이상, 추가로 바람직하게는 3 eV 이상인 에너지 갭을 갖기 때문에, 나중에 형성되는 트랜지스터의 오프-상태 전류는 낮을 수 있다.
상기 광-투과성 도전막(308c)은 In 또는 Ga를 포함한 산화물 반도체막이며 상기 산화물 반도체막들(308a 및 308b)의 것들과 유사한 방식으로 불순물들을 포함한다. 상기 불순물들의 예는 수소이다. 불순물로서, 수소 대신에, 붕소, 인, 주석, 안티모니, 희가스 원소, 알칼리 금속, 알칼리 토류 금속 등이 포함될 수 있다.
상기 산화물 반도체막들(308a 및 308b) 및 상기 광-투과성 도전막(308c) 양쪽 모두가 게이트 절연막 위에 형성되며 In 또는 Ga를 포함한 산화물 반도체막들이지만, 불순물 농도가 상이하다. 구체적으로, 상기 광-투과성 도전막(308c)은 상기 산화물 반도체막들(308a 및 308b)보다 높은 불순물 농도를 가진다. 예를 들면, 상기 산화물 반도체막들(308a 및 308b)의 각각에 포함된 수소의 농도는 5×1019 원자/㎤ 미만, 바람직하게는 5×1018 원자/㎤ 미만, 보다 바람직하게는 1×1018 원자/㎤ 이하, 추가로 바람직하게는 5×1017 원자/㎤ 이하, 계속해서 추가로 바람직하게는 1×1016 원자/㎤ 이하이다. 상기 광-투과성 도전막(308c)에 포함된 수소의 농도는 8×1019 원자/㎤ 이상, 바람직하게는 1×1020 원자/㎤ 이상, 추가로 바람직하게는 5×1020 원자/㎤ 이상이다. 상기 광-투과성 도전막(308c)에 포함된 수소의 농도는 산화물 반도체막들(308a 및 308b)에서의 것들의 2배 이상, 바람직하게는 10배 이상이다.
상기 광-투과성 도전막(308c)은 상기 산화물 반도체막들(308a 및 308b)보다 낮은 저항률을 가진다. 상기 광-투과성 도전막(308c)의 저항률은 바람직하게는 상기 산화물 반도체막들(308a 및 308b)의 저항률의 1×10-8 배 이상 1×10-1 배 이하이다. 상기 광-투과성 도전막(308c)의 저항률은 통상적으로 1×10-3 Ωcm 이상 1×104 Ωcm 미만, 바람직하게는 1×10-3 Ωcm 이상 1×10-1 Ωcm 미만이다.
상기 산화물 반도체막들(308a 및 308b) 및 상기 광-투과성 도전막(308c)은 예를 들면, 비-단결정 구성을 가질 수 있다. 상기 비-단결정 구성은 예를 들면, 나중에 설명되는 c-축 정렬 결정질 산화물 반도체(CAAC-OS), 다결정 구성, 나중에 설명되는 미결정 구성, 또는 비정질 구성을 포함한다. 비-단결정 구성 중에서, 상기 비정질 구성은 결함 준위들의 최고 밀도를 갖는 반면, CAAC-OS는 결함 준위들의 최저 밀도를 가진다.
상기 산화물 반도체막들(308a 및 308b) 및 상기 광-투과성 도전막(308c)은 예를 들면, 비정질 구성을 가질 수 있다. 비정질 구성을 갖는 상기 산화물 반도체막들 각각은 예를 들면 무질서 원자 배열을 가지며 어떤 결정질 구성요소도 갖지 않는다. 대안적으로, 비정질 구성을 갖는 상기 산화물 반도체막들은, 예를 들면, 전적으로 비정질 구성을 가지며 어떤 결정 부분도 갖지 않는다.
상기 산화물 반도체막들(308a 및 308b) 및 상기 광-투과성 도전막(308c) 각각은 다음의 구성들 중 둘 이상을 가진 영역들을 포함한 혼합 막일 수 있다는 것을 주의하자: CAAC-OS, 미결정 구성, 및 비정질 구성. 상기 혼합 막은, 예를 들면, 비정질 구성을 가진 영역, 미결정 구성을 가진 영역, 및 CAAC-OS의 영역을 포함한다. 뿐만 아니라, 상기 혼합 막은 예를 들면, 비정질 구성을 가진 영역, 미결정 구성을 가진 영역, 및 CAAC-OS의 영역을 포함한 적층 구성을 가질 수 있다.
상기 산화물 반도체막은 예를 들면, 단일-결정 상태에 있을 수 있다.
도전막들(이후, 도전막들(310a, 310b, 310c, 310d, 및 310e)로서 불리우는)은 상기 절연막(306), 상기 산화물 반도체막들(308a 및 308b), 및 상기 광-투과성 도전막(308c) 위에 형성된다. 상기 도전막(310a)은 상기 산화물 반도체막(308a)에 전기적으로 접속되며 구동기 회로부에서 트랜지스터의 소스 및 드레인 중 하나로서 기능한다. 상기 도전막(310b)은 상기 산화물 반도체막(308a)에 전기적으로 접속되며 상기 구동기 회로부에서 트랜지스터의 소스 및 드레인 중 다른 하나로서 기능한다. 상기 도전막(310c)은 상기 절연막들(312 및 314)에 형성된 개구를 통해 상기 광-투과성 도전막(316a)에 전기적으로 접속된다. 상기 도전막(310d)은 상기 산화물 반도체막(308b)에 전기적으로 접속되며 상기 픽셀부에서 트랜지스터의 소스 및 드레인 중 하나로서 기능한다. 상기 도전막(310e)은 상기 산화물 반도체막(308b) 및 상기 광-투과성 도전막(316b)에 전기적으로 접속되며 상기 픽셀부에서 트랜지스터의 소스 및 드레인 중 다른 하나로서 기능한다.
상기 도전막들(310a, 310b, 310c, 310d, 및 310e)은 도전성 재료로서, 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 및 텅스텐과 같은 금속들 중 임의의 것 또는 이들 금속들 중 임의의 것을 그것의 주 성분으로서 포함한 합금을 사용하여 단-층 구성 또는 계층화된 구성을 갖도록 형성된다. 예를 들면, 티타늄 막이 알루미늄 막 위에 적층되는 2-층 구성, 티타늄 막이 텅스텐 막 위에 형성되는 2-층 구성, 구리 막이 구리-마그네슘-알루미늄 합금 막 위에 형성되는 2-층 구성, 티타늄 막 또는 티타늄 질화물 막, 알루미늄 막 또는 구리 막, 및 티타늄 막 또는 티타늄 질화물 막이 이러한 순서로 적층되는 3-층 구성, 몰리브덴 막 또는 몰리브덴 질화물 막, 알루미늄 막 또는 구리 막, 및 몰리브덴 막 또는 몰리브덴 질화물 막이 이러한 순서로 적층되는 3-층 구성 등이 주어질 수 있다. 인듐 산화물, 주석 산화물, 또는 아연 산화물을 포함한 투명한 도전성 재료가 사용될 수 있다는 것을 주의하자.
상기 절연막들(312 및 314)은 상기 절연막(306), 상기 산화물 반도체막들(308a 및 308b), 상기 광-투과성 도전막(308c), 및 상기 도전막들(310a, 310b, 310c, 310d, 및 310e) 위에 형성된다. 상기 절연막(312)에 대해, 상기 절연막(306)의 것과 유사한 방식으로, 상기 산화물 반도체막과의 계면의 특성들을 개선할 수 있는 재료가 바람직하게는 사용된다. 상기 절연막(314)에 대해, 상기 절연막(305)의 것과 유사한 방식으로, 산화물 반도체막으로, 물, 알칼리 금속, 및 알칼리 토류 금속과 같은, 외부로부터의 불순물들의 확산을 방지하는 재료가 바람직하게는 사용된다.
뿐만 아니라, 상기 절연막(312)은 상기 산소 함량이 화학량론적 조성에서의 것보다 높은 산화 절연막을 사용하여 형성될 수 있다. 상기 경우에, 산소는 상기 산화물 반도체막으로부터 방출되는 것이 방지될 수 있으며, 산소-과잉 산화 절연막에 포함된 산소는 산소 결핍들을 감소시키기 위해 산화물 반도체막에 들어갈 수 있다. 예를 들면, 다음의 특징을 가진 산화 절연막이 사용될 때, 상기 산화물 반도체막들(308a 및 308b)에서의 산소 결핍들이 감소될 수 있다. 상기 산화 절연막의 특징은 상기 산화 절연막으로부터 방출된 산소 분자들의 수가 열 탈착 분광법에 의해 측정될 때 1.0×1018 분자들/㎤ 이상이다.
뿐만 아니라, 절연막(312)이 상기 산화물 반도체막들(308a 및 308b)과의 계면 준위들을 감소시키는 산화 절연막이 상기 산화물 반도체막들(308a 및 308b)과 접하는 측면 상에서 제 1 산화 절연막으로서 제공되며, 산소 함량이 화학량론적 조성에서의 것보다 높은 산화 절연막이 상기 제 1 산화 절연막 위에서 제 2 산화 절연막으로서 제공되는 계층화된 구성을 갖는 것이 가능하다.
예를 들면, 전자 스핀 공명에 의해 획득된 2.001(E'-센터)의 g-값에서 제 1 산화 절연막의 스핀 밀도는 3.0×1017 스핀/㎤ 이하, 바람직하게는 5.0×1016 스핀/㎤ 이하이고, 이에 의해 상기 제 1 산화 절연막 및 상기 산화물 반도체막들(308a 및 308b)의 각각 사이에서의 계면 준위들은 감소될 수 있다. 전자 스핀 공명에 의해 획득된 2.001의 g-값에서의 스핀 밀도는 상기 제 1 산화 절연막에 포함된 댕글링 결합의 수에 대응한다는 것을 주의하자.
뿐만 아니라, 상기 광-투과성 도전막들(316a 및 316b)은 상기 절연막(314) 위에 제공된다. 상기 광-투과성 도전막(316a)은 상기 개구(374a)를 통해 상기 도전막(304b)에 전기적으로 접속되며 상기 개구(374b)를 통해 상기 도전막(310c)에 전기적으로 접속된다. 즉, 상기 광-투과성 도전막(316a)은 상기 도전막(304b) 및 상기 도전막(310c)을 접속하는 접속 전극으로서 기능한다. 상기 광-투과성 도전막(316b)은 상기 개구(374c)를 통해 상기 도전막(310e)에 전기적으로 접속되며 픽셀의 픽셀 전극으로서 기능한다. 뿐만 아니라, 상기 광-투과성 도전막(316b)은 커패시터의 전극들의 쌍 중 하나로서 기능할 수 있다.
상기 광-투과성 도전막들(316a 및 316b)에 대해, 텅스텐 산화물을 포함한 인듐 산화물, 텅스텐 산화물을 포함한 인듐 아연 산화물, 티타늄 산화물을 포함한 인듐 산화물, 티타늄 산화물을 포함한 인듐 주석 산화물(ITO), 인듐 아연 산화물, 또는 실리콘 산화물이 부가되는 인듐 주석 산화물과 같은 광-투과 도전성 재료가 사용될 수 있다.
컬러링 속성을 가진 막(이후 컬러링 막(346)으로서 불리우는)은 기판(342)과 접하여 형성된다. 상기 컬러링 막(346)은 컬러 필터로서 기능한다. 뿐만 아니라, 상기 컬러링 막(346)에 접한 광-차단 막(344)이 상기 기판(342)에 접하여 형성된다. 상기 광-차단 막(344)은 블랙 매트릭스로서 기능한다. 상기 컬러링 막(346)은 예를 들면, 상기 액정 디스플레이 장치가 흑백 디스플레이 장치인 경우에 반드시 제공되는 것은 아니다.
상기 컬러링 막(346)은 특정 파장 범위에서 광을 투과하는 컬러링 막이다. 예를 들면, 적색 파장 범위에서 광을 투과하기 위한 적색(R) 컬러 필터, 녹색 파장 범위에서 광을 투과하기 위한 녹색(G) 컬러 필터, 청색 파장 범위에서 광을 투과하기 위한 청색(B) 컬러 필터 등이 사용될 수 있다.
상기 광-차단 막(344)은 바람직하게는 특정한 파장 영역에서 광을 차단하는 기능을 가지며 금속 막 또는 흑색 안료를 포함한 유기 절연막일 수 있다.
절연막(348)은 상기 컬러링 막(346)과 접하여 형성된다. 상기 절연막(348)은 평탄화 층으로서 기능하거나 또는 상기 액정 소자 측으로 상기 컬러링 막(346)에서의 불순물들의 확산을 억제한다.
상기 도전막(350)은 상기 절연막(348)과 접하여 형성된다. 상기 도전막(350)은 상기 픽셀부에서 액정 소자의 전극들의 쌍의 다른 것으로서 기능한다. 배향 막으로서 기능하는 절연막이 부가적으로 상기 광-투과성 도전막들(316a 및 316b) 및 상기 도전막(350) 위에 형성될 수 있다는 것을 주의하자.
상기 액정 층(320)은 상기 광-투과성 도전막(316a) 및 상기 도전막(350), 및 상기 광-투과성 도전막(316b) 및 상기 도전막(350) 사이에 형성된다. 상기 액정 층(320)은 실란트(예시되지 않음)의 사용으로 상기 기판(302) 및 상기 기판(342) 사이에서 밀봉된다. 상기 실란트는 바람직하게는 외부로부터 수분 등의 진입을 방지하기 위해 무기 재료와 접한다.
스페이서는 액정 층(320)(또한 셀 갭으로서 불리우는)의 두께를 유지하기 위해 상기 광-투과성 도전막(316a) 및 상기 도전막(350), 및 상기 광-투과성 도전막(316b) 및 상기 도전막(350) 사이에 제공될 수 있다.
<반도체 장치를 제조하기 위한 방법>
도 3에 예시된 반도체 장치에서 기판(302) 위의 소자부의 형성 방법이 도 4, 도 5, 도 6, 및 도 7을 참조하여 설명된다.
첫 번째로, 상기 기판(302)이 준비된다. 여기에서, 유리 기판이 상기 기판(302)으로서 사용된다.
그 후, 도전막이 상기 기판(302) 위에 형성되며 원하는 영역들로 프로세싱되어, 상기 도전막들(304a, 304b, 및 304c)이 형성되도록 한다. 상기 도전막들(304a, 304b, 및 304c)은 마스크가 제 1 패터닝에 의해 원하는 영역들에 형성되며 상기 마스크로 커버되지 않은 영역들이 에칭되는 그러한 방식으로 형성될 수 있다.
상기 도전막들(304a, 304b, 및 304c)은 통상적으로 증착 방법, CVD 방법, 스퍼터링 방법, 스핀 코팅 방법 등에 의해 형성될 수 있다.
여기에서, 100 nm-두께 텅스텐 막이 스퍼터링 방법에 의해 도전막으로서 형성된다. 그 후, 마스크는 포토리소그래피 프로세스에 의해 형성되며 상기 텅스텐 막은 상기 도전막들(304a, 304b, 및 304c)을 형성하기 위해 상기 마스크를 사용하여 건식-에칭된다.
다음으로, 상기 절연막(305)이 상기 기판(302) 및 상기 도전막들(304a, 304b, 및 304c) 위에 형성되며, 그 후 상기 절연막(306)은 상기 절연막(305) 위에 형성된다(도 4의 (A) 참조).
상기 절연막들(305 및 306)은 스퍼터링 방법, CVD 방법 등에 의해 형성될 수 있다. 상기 절연막들(305 및 306)은 진공에서 잇달아 형성되는 것이 바람직하며, 그 경우에 불순물들의 진입이 억제된다는 것을 주의하자.
여기에서, 400-nm-두께 실리콘 질화물 막이 플라즈마 CVD 방법에 의해 상기 절연막(305)으로서 형성된다. 뿐만 아니라, 50-nm-두께 실리콘 산화질화물 막이 플라즈마 CVD 방법에 의해 상기 절연막(306)으로서 형성된다.
다음으로, 상기 산화물 반도체막(307)이 상기 절연막(306) 위에 형성된다(도 4의 (B) 참조).
상기 산화물 반도체막(307)은 스퍼터링 방법, 코팅 방법, 펄싱 레이저 증착 방법, 레이저 절제 방법 등에 의해 형성될 수 있다.
상기 산화물 반도체막(307)이 스퍼터링 방법에 의해 형성되는 경우에, RF 전력 공급 디바이스, AC 전력 공급 디바이스, DC 전력 공급 디바이스 등이 플라즈마를 발생시키기 위한 전력 공급 디바이스로서 적절하게 사용될 수 있다.
스퍼터링 가스로서, 희가스(통상적으로 아르곤), 산소 가스, 또는 희가스 및 산소의 혼합 가스가 적절하게 사용된다. 희가스 및 산소의 혼합 가스를 사용하는 경우에, 산소의 비율은 바람직하게는 상기 희가스의 것보다 높다.
뿐만 아니라, 타깃은 형성될 산화물 반도체막(307)의 조성에 따라 적절하게 선택될 수 있다.
상기 산화물 반도체막(307)이 예를 들면, 스퍼터링 방법에 의해 형성되는 경우에, 상기 산화물 반도체막(307)은 상기 기판이 실온(예로서, 20℃) 이상 및 100℃ 미만, 바람직하게는 100℃ 이상 및 450℃ 이하, 보다 바람직하게는 170℃ 이상 및 350℃ 이하의 기판 온도에서 가열되는 동안 형성될 수 있다.
상기 산화물 반도체막(307)이 스퍼터링 방법에 의해 형성되는 경우에, 상기 산화물 반도체막(307)에 포함된 수소의 농도를 감소시키기 위해, 스퍼터링 장치에서의 각각의 챔버는 바람직하게는 가능한 한 많이, 상기 산화물 반도체막에 대한 불순물로서 작용하는, 물, 수소 등을 제거할 수 있는 크라이오펌프와 같은 흡착 진공 배출 펌프를 갖고 높은 진공 상태(약 1×10-4 Pa 내지 5×10-7 Pa의 정도로)가 되도록 배출된다. 대안적으로, 터보 분자 펌프 및 콜드 트랩은 바람직하게는 배기 시스템으로부터 챔버의 내부로 가스, 특히 탄소 또는 수소를 포함한 가스의 역류를 방지하기 위해 조합된다.
상기 챔버의 높은 진공 배출 외에, 상기 산화물 반도체막(307)에 포함된 수소의 농도를 감소시키기 위해, 스퍼터링 가스의 고도 정제가 또한 요구된다. 스퍼터링 가스를 위해 사용된 산소 가스 또는 아르곤 가스로서, -40℃ 이하, 바람직하게는 -80℃ 이하, 추가로 바람직하게는 -100℃ 이하, 추가로 바람직하게는 -120℃ 이하의 이슬점을 갖도록 고도로 정제되는 가스가 사용되며, 그에 의해 산화물 반체 막으로의 수분 등의 진입이 가능한 한 많이 방지될 수 있다.
여기에서, 35-nm-두께 In-Ga-Zn 산화물 막(In:Ga:Zn=1:1:1의 금속 산화물 타깃을 사용한)이 상기 산화물 반도체막(307)으로서 스퍼터링 방법에 의해 형성된다.
다음으로, 상기 산화물 반도체막(307)은 원하는 영역들로 프로세싱되어, 섬-형 산화물 반도체막들(308a, 308b, 및 308d)이 형성되도록 한다. 따라서, 상기 산화물 반도체막들(308a, 308b, 및 308d)은 동일한 금속 원소를 사용하여 형성된다. 상기 산화물 반도체막들(308a, 308b, 및 308d)은 마스크가 제 2 패터닝에 의해 원하는 영역들에서 형성되며 상기 마스크로 커버되지 않은 영역들이 에칭되는 방식으로 형성될 수 있다. 상기 에칭을 위해, 건식 에칭, 습식 에칭, 또는 둘 모두의 조합이 이용될 수 있다(도 4의 (C) 참조).
다음으로, 제 1 열 처리가 바람직하게 수행된다. 상기 제 1 열 처리는 불활성 가스 분위기에서, 10 ppm 이상에서의 산화 가스를 포함한 분위기에서, 또는 감소된 압력 하에서, 250℃ 이상 및 650℃ 이하, 바람직하게는 300℃ 이상 및 500℃ 이하의 온도에서 수행될 수 있다. 대안적으로, 상기 제 1 열 처리는 열 처리가 불활성 가스 분위기에서 수행되는 방식으로 수행될 수 있으며, 그 후 탈착 산소를 보상하기 위해, 10 ppm 이상에서의 산화 가스를 포함한 분위기에서 또 다른 열 처리가 수행된다. 상기 제 1 열 처리에 의해, 상기 산화물 반도체막들(308a, 308b, 및 308d)을 위해 사용되는 산화물 반도체의 결정도가 개선될 수 있으며, 또한 수소 및 물과 같은 불순물들이 상기 절연막(306) 및 상기 산화물 반도체막들(308a, 308b, 및 308d)로부터 제거될 수 있다. 상기 제 1 열 처리는 상기 산화물 반도체가 에칭되기 전에 수행될 수 있다.
여기에서, 상기 산화물 반도체막들은 1시간 동안 질소 분위기에서 350℃로 가열되며 그 후 산소 분위기에서 350℃로 가열된다.
다음으로, 상기 도전막(309)은 상기 절연막(306) 및 상기 산화물 반도체막들(308a, 308b, 및 308d) 위에 형성된다(도 5의 (A) 참조).
상기 도전막(309)은 예를 들면, 스퍼터링 방법에 의해 형성될 수 있다.
여기에서, 50 nm-두께 티타늄 막, 400 nm-두께 알루미늄 막, 및 100 nm-두께 티타늄 막이 스퍼터링 방법에 의해 순차적으로 적층된다.
그 후, 상기 도전막(309)은 원하는 영역들로 프로세싱되어, 상기 도전막들(310a, 310b, 310c, 310d, 및 310e)이 형성되도록 한다. 상기 도전막들(310a, 310b, 310c, 310d, 및 310e)은 마스크가 제 3 패터닝에 의해 상기 원하는 영역들에 형성되며 상기 마스크로 커버되지 않은 영역들이 에칭되는 방식으로 형성될 수 있다(도 5의 (B) 참조).
다음으로, 상기 절연막(311)은 상기 절연막(306), 상기 산화물 반도체막들(308a, 308b, 및 308d), 및 상기 도전막들(310a, 310b, 310c, 310d, 및 310e)을 커버하기 위해 형성된다(도 5의 (C) 참조).
상기 절연막(311)에 대해, 상기 산화물 반도체막들(308a, 308b, 및 308d)과의 계면의 특성들을 개선할 수 있는 재료가 바람직하게 사용되며, 통상적으로 산화 절연막과 같은, 산소를 포함한 무기 절연 재료가 사용될 수 있다. 상기 절연막(311)은 CVD 방법, 스퍼터링 방법 등에 의해 형성될 수 있다.
상기 절연막(311)이 상기 산소 함량이 상기 화학량론적 조성에서의 것보다 높은 산화 절연막을 사용하여 형성되는 경우에, 상기 절연막(311)은 다음의 형성 조건들 하에서 형성될 수 있다. 여기에서, 상기 절연막(311)으로서, 실리콘 산화물 막 또는 실리콘 산화질화물 막이 형성된다. 상기 형성 조건들에 대해, 진공-배출되는, 플라즈마 CVD 장치의 증착 챔버에 위치된 기판은 180℃ 이상 및 260℃ 이하, 바람직하게는 180℃ 이상 및 230℃ 이하의 온도에서 유지되고, 소스 가스는 상기 증착 챔버로 도입되고, 상기 증착 챔버에서의 압력은 100 Pa 이상 및 250 Pa 이하, 바람직하게는 100 Pa 이상 및 200 Pa 이하이며, 0.17 W/㎠ 이상 및 0.5 W/㎠ 이하, 바람직하게는 0.25 W/㎠ 이상 및 0.35 W/㎠ 이하의 고-주파수 전력이 상기 증착 챔버에 제공된 전극에 공급된다.
상기 절연막(311)의 소스 가스로서 사용되는, 실리콘을 포함한 증착 가스의 통상적인 예들은 실란, 디실란, 트리실란, 실란 불화물, 등을 포함한다. 산화 가스의 예들은 산소, 오존, 일산화 이질소, 및 이산화 질소를 포함한다.
상기 절연막(311)의 형성 조건들에 대해, 상기 전력 밀도를 가진 고-주파수 전력이 상기 압력을 가진 증착 챔버에 공급되며, 그에 의해 플라즈마에서의 소스 가스의 분해 효율성이 증가되고, 산소 기들이 증가되며, 상기 소스 가스의 산화가 진행되고; 그러므로 상기 절연막(311)에서의 산소 함량은 상기 화학량론적 조성에서의 것보다 높다. 그러나, 기판 온도가 상기 온도 범위 내에 있을 때, 실리콘 및 산소 사이에서의 결합은 약하며, 따라서 산소의 일부가 열 처리에 의해 방출된다. 따라서, 산소 함량이 상기 화학량론적 조성에서의 것보다 높으며 산소의 일부가 가열에 의해 방출되는 산화 절연막을 형성하는 것이 가능하다.
뿐만 아니라, 상기 절연막(311)이, 적어도 상기 산화물 반도체막들(308a 및 308b)과의 계면 준위들을 감소시키는 산화 절연막이 제 1 산화 절연막으로서 제공되며, 상기 산소 함량이 상기 화학량론적 조성보다 높은 산화 절연막이 상기 제 1 산화 절연막 위에서 제 2 산화 절연막으로서 제공되는 계층화된 구성을 갖는 것이 가능하다.
적어도 상기 산화물 반도체막들(308a 및 308b)과의 계면 준위들을 감소시키는 상기 산화 절연막이 다음의 형성 조건들 하에서 형성될 수 있다. 여기에서, 상기 산화 절연막으로서, 실리콘 산화물 막 또는 실리콘 산화질화물 막이 형성된다. 상기 형성 조건들에 대해, 진공-배출되는, 플라즈마 CVD 장치의 증착 챔버에 위치된 기판이 180℃ 이상 및 400℃ 이하, 바람직하게는 200℃ 이상 및 370℃ 이하의 온도에서 유지되고, 실리콘을 포함한 증착 가스 및 산화 가스가 상기 증착 챔버로 소스 가스로서 도입되고, 상기 증착 챔버에서의 압력은 20 Pa 이상 및 250 Pa 이하, 바람직하게는 40 Pa 이상 및 200 Pa 이하이며, 고-주파수 전력이 상기 증착 챔버에 제공된 전극에 공급된다.
상기 제 1 산화 절연막의 소스 가스는 상기 산소 함량이 상기 화학량론적 조성에서의 것보다 높은 산화 절연막을 위해 사용될 수 있는 소스 가스일 수 있다. 상기 제 2 산화 절연막을 형성하기 위한 프로세스에서, 상기 제 1 산화 절연막은 적어도 상기 산화물 반도체막들(308a 및 308b)을 위한 보호 막으로서 작용한다. 따라서, 상기 제 2 산화 절연막이 높은 전력 밀도를 가진 고-주파수 전력을 사용하여 형성될 때조차, 상기 산화물 반도체막들(308a 및 308b)에 대한 손상이 억제될 수 있다.
여기에서, 상기 절연막(311)은 상기 제 1 산화 절연막 및 상기 제 2 산화 절연막의 계층 구성을 가지며, 상기 제 1 산화 절연막으로서, 50-nm-두께 실리콘 산화질화물 막이 30 sccm의 유량을 가진 실란 및 4000 sccm의 유량을 가진 일산화 이질소가 소스 가스들로서 사용되고, 상기 증착 챔버에서의 압력은 200 Pa이고, 상기 기판 온도는 220℃이며, 150 W의 고-주파수 전력이 27.12 MHz 고-주파수 전원의 사용으로 평행 판 전극들에 공급되는 플라즈마 CVD 방법에 의해 형성된다. 상기 제 2 산화 절연막으로서, 400-nm-두께 실리콘 산화질화물 막이 200 sccm의 유량을 가진 실란 및 4000 sccm의 유량을 가진 일산화 이질소가 상기 소스 가스로서 사용되고, 증착 챔버에서의 압력은 200 Pa이고, 상기 기판 온도는 220℃이며, 1500 W의 고-주파수 전력이 27.12 MHz 고-주파수 전원의 사용으로 평행 판 전극들에 공급되는 플라즈마 CVD 방법에 의해 형성된다. 여기에 사용된 플라즈마 CVD 장치는 전극 면적이 6000 ㎠이며, 공급된 전력이 변환되는 단위 면적당 전력(전력 밀도)이 0.25 W/㎠인 평행 판 플라즈마 CVD 장치임을 주의하자.
그 후, 상기 절연막(311)은 상기 절연막(312) 및 상기 개구들(372, 372b, 및 372c)이 형성되도록 원하는 영역들로 프로세싱된다. 뿐만 아니라, 게이트 절연막의 부분인, 상기 절연막(306)은 상기 개구(372a)가 형성되도록 원하는 영역들로 프로세싱된다. 상기 절연막(306), 상기 절연막(312), 및 상기 개구들(372, 372a, 372b, 및 372c)은 마스크가 제 4 패터닝에 의해 원하는 영역들에 형성되며 마스크에 의해 커버되지 않은 영역들이 에칭되는 방식으로 형성될 수 있다(도 6의 (A) 참조).
상기 개구(372)는 산화물 반도체막(308d)의 표면을 노출하도록 형성된다. 상기 개구(372a)는 상기 도전막(305)의 표면을 노출하도록 형성된다. 상기 개구(372b)는 상기 도전막(310c)의 표면을 노출하도록 형성된다. 상기 개구(372c)는 상기 도전막(310e)의 표면을 노출하도록 형성된다. 상기 개구(372, 372a, 372b, 및 372c)의 형성 방법의 예는 이에 제한되지 않지만, 건식 에칭 방법을 포함한다. 대안적으로, 습식 에칭 방법 또는 건식 에칭 방법 및 습식 에칭 방법의 조합이 상기 개구(372)의 형성 방법을 위해 이용될 수 있다. 상기 개구들(372, 372a, 372b, 및 372c)이 건식 에칭에 의해 형성되는 경우에, 상기 산화물 반도체막(308d)은 플라즈마에 노출되며 손상되어, 결함들, 통상적으로 산소 결핍들이 상기 산화물 반도체막(308d)에 형성되도록 한다. 따라서, 낮은 저항을 가진 광-투과성 도전막(308c)이 형성된다.
상기 에칭 단계에서 적어도 상기 개구(372a)를 형성함으로써, 상기 에칭 양은 제 5 패터닝에 의해 형성된 마스크를 갖고 에칭 단계에서 감소될 수 있다.
다음으로, 절연막(313)이 상기 도전막들(305, 310c, 및 310e), 상기 절연막(312), 및 상기 산화물 반도체막(308d) 위에 형성된다(도 6의 (B) 참조).
상기 절연막(313)에 대해, 물, 알칼리 금속, 또는 알칼리 토류 금속과 같은 외부 불순물이 상기 산화물 반도체막으로 확산되는 것을 방지할 수 있는 재료가 바람직하게 사용되고, 보다 바람직하게는, 상기 재료는 수소를 포함하며, 통상적으로, 질화 절연막과 같은 질소를 포함한 무기 절연 재료가 사용될 수 있다. 상기 절연막(313)은 예를 들면, CVD 방법에 의해 형성될 수 있다.
상기 절연막(313)이 수소를 포함하며 상기 수소가 상기 산화물 반도체막(308d)으로 확산될 때, 수소는 상기 산화물 반도체막(308d)에서 산소에 결합되며, 그에 의해 캐리어로서 작용하는 전자를 생성한다. 그 결과, 상기 산화물 반도체막(308d)의 도전율이 증가되며, 따라서 상기 산화물 반도체막(308d)은 광-투과성 도전막(308c)이 된다.
상기 절연막(313)이 실리콘 질화물 막을 사용하여 형성될 때, 상기 실리콘 질화물 막은 바람직하게는 개선된 차단 속성을 갖도록 고온에서 형성되고; 예를 들면, 상기 실리콘 질화물 막은 바람직하게는 100℃의 기판 온도로부터 상기 기판의 변형점까지의 범위 내의 온도에서, 보다 바람직하게는 300℃에서 400℃까지의 범위 내의 온도에서 형성된다. 상기 실리콘 질화물 막이 고온에서 형성될 때, 산소가 상기 산화물 반도체막들(308a 및 308b)을 위해 사용된 상기 산화물 반도체로부터 방출되며 캐리어 밀도가 증가되는 현상이 몇몇 경우들에서 야기되며; 그러므로, 온도의 상한은 상기 현상이 야기되지 않는 온도이다.
여기에서, 상기 절연막(313)으로서, 50-nm-두께 실리콘 질화물 막이 다음의 조건들 하에서 플라즈마 CVD 방법에 의해 형성된다: 50 sccm의 유량을 가진 실란, 5000 sccm의 유량을 가진 질소, 및 100 sccm의 유량을 가진 암모니아가 소스 가스로서 사용되고; 상기 증착 챔버에서의 압력은 200 Pa이고; 상기 기판 온도는 220℃이며; 1000 W의 고-주파수 전력(전력 밀도가 1.6×10-1 W/㎠였다)이 27.12 MHz의 고-주파수 전력 공급을 갖고 평행-판 전극들에 공급된다.
그 후, 상기 절연막(313)은 상기 절연막(314) 및 상기 개구들(374a, 374b, 및 374c)이 형성되도록 원하는 영역들로 프로세싱된다. 상기 절연막(314) 및 상기 개구들(374a, 374b, 및 374c)은 마스크가 제 5 패터닝에 의해 상기 원하는 영역들에 형성되며 상기 마스크에 의해 커버되지 않은 영역들이 에칭되는 방식으로 형성될 수 있다(도 6의 (C) 참조).
상기 개구(374a)는 상기 도전막(304b)의 표면을 노출하도록 형성된다. 상기 개구(374b)는 상기 도전막(310c)의 표면을 노출하도록 형성된다. 상기 개구(374c)는 상기 도전막(310e)의 표면을 노출하도록 형성된다.
상기 개구들(374a, 374b, 및 374c)의 형성 방법의 예는 이에 제한되지 않지만, 건식 에칭 방법을 포함한다. 대안적으로, 습식 에칭 방법 또는 건식 에칭 방법 및 습식 에칭 방법의 조합이 상기 개구들(374a, 374b, 및 374c)의 형성 방법을 위해 이용될 수 있다.
상기 개구(372a)가 도 6의 (A)의 프로세스에서 형성되지 않을 때, 상기 절연막들(305, 306, 312, 및 314)은 도 6의 (C)에서 에칭 단계에서 에칭되도록 요구되며, 따라서 에칭 양이 증가된다. 따라서, 상기 에칭 단계는 균일하게 수행될 수 없고, 상기 개구(374a)는 몇몇 영역들에서 형성되지 않으며, 따라서 나중에 형성되는 광-투과성 도전막(316a) 및 상기 도전막(304b) 사이에서의 접촉 결함이 발생된다. 그러나, 이 실시예에서, 개구들(372a 및 374a)은 두 개의 에칭 단계들에서 형성되고; 따라서 에칭 결함은 개구들의 형성 프로세스에서 쉽게 발생되지 않는다. 결과적으로, 반도체 장치의 수율이 개선될 수 있다. 상기 개구(374a)는 여기에서 설명되지만, 동일한 효과가 또한 개구들(374b 및 374c)의 경우에 획득될 수 있다.
그 후, 도전막(315)은 개구들(374a, 374b, 및 374c)을 커버하기 위해 상기 절연막(314) 위에 형성된다(도 7의 (A) 참조).
상기 도전막(315)은 예를 들면, 스퍼터링 방법에 의해 형성될 수 있다.
여기에서, 실리콘 산화물이 부가되는 100-nm-두께 인듐 주석 산화물 막이 스퍼터링 방법에 의해 상기 도전막(315)으로서 형성된다.
그 후, 상기 도전막(315)은 상기 광-투과성 도전막들(316a 및 316b)이 형성되도록 원하는 영역들로 프로세싱된다. 상기 광-투과성 도전막들(316a 및 316b)은 마스크가 제 6 패터닝에 의해 원하는 영역들에 형성되며 상기 마스크에 의해 커버되지 않는 영역들이 에칭되는 방식으로 형성될 수 있다(도 7의 (B) 참조).
상기 프로세스를 통해, 트랜지스터들을 포함한 구동기 회로부 및 픽셀부가 상기 기판(302) 위에 형성될 수 있다. 이 실시예에 설명된 제작 프로세스에서, 상기 트랜지스터들 및 커패시터는 상기 제 1 내지 제 6 패터닝에 의해, 즉 6개의 마스크들을 갖고 동시에 형성될 수 있다.
이 실시예에서, 상기 산화물 반도체막(308d)의 도전율은 상기 절연막(314)에 포함된 수소를 상기 산화물 반도체막(308d)으로 확산시킴으로써 증가되지만, 상기 산화물 반도체막(308d)의 도전율은 마스크를 갖고 상기 산화물 반도체막들(308a 및 308b)을 커버하고, 불순물들, 통상적으로 수소, 붕소, 인, 주석, 안티모니, 희가스 원소, 알칼리 금속, 알칼리 토류 금속 등을 상기 산화물 반도체막(308d)에 부가함으로써 증가될 수 있다. 수소, 붕소, 인, 주석, 안티모니, 희가스 원소 등은 이온 도핑 방법, 이온 주입 방법 등에 의해 상기 산화물 반도체막(308d)에 부가된다. 뿐만 아니라, 알칼리 금속, 알칼리 토류 금속 등은 상기 산화물 반도체막(308d)이 불순물을 포함하는 용액에 노출되는 방법에 의해 상기 산화물 반도체막(308d)에 부가될 수 있다.
다음으로, 상기 기판(302)에 면하도록 제공된 상기 기판(342) 위에 형성되는 구성이 이하에 설명된다.
첫 번째로, 상기 기판(342)이 준비된다. 상기 기판(342)의 재료들을 위해, 상기 기판(302)을 위해 사용될 수 있는 재료들이 나타내어질 수 있다. 그 후, 광-차단 막(344) 및 컬러링 막(346)이 상기 기판(342) 위에 형성된다(도 8의 (A) 참조).
상기 광-차단 막(344) 및 상기 컬러링 막(346) 각각은 인쇄 방법, 잉크젯 방법, 포토리소그래피 기술을 사용한 에칭 방법 등에 의해 다양한 재료들 중 임의의 것을 갖고 원하는 위치에 형성된다.
그 후, 상기 절연막(348)은 상기 광-차단 막(344) 및 상기 컬러링 막(346) 위에 형성된다(도 8의 (B) 참조).
상기 절연막(348)에 대해, 아크릴 수지 등의 유기 절연막이 사용될 수 있다. 상기 절연막(348)을 갖고, 상기 컬러링 막(346)에 포함된 불순물 등은 예를 들면, 액정 층(320)으로 확산되는 것이 방지될 수 있다. 상기 절연막(348)이 반드시 형성되는 것은 아님을 주의하자.
그 후, 상기 도전막(350)은 상기 절연막(348) 위에 형성된다(도 8의 (C) 참조). 상기 도전막(350)으로서, 상기 도전막(315)을 위해 사용될 수 있는 재료가 사용될 수 있다.
상기 프로세스를 통해, 상기 기판(342) 위에 형성된 구성이 형성될 수 있다.
다음으로, 배향 막(318) 및 배향 막(352)이 각각 상기 기판(302) 및 상기 기판(342) 위에, 구체적으로 상기 기판(302) 위에 형성된 상기 절연막(314) 및 상기광-투과성 도전막들(316a 및 316b) 위에 및 상기 기판(342) 위에 형성된 상기 도전막(350) 위에 형성된다. 상기 배향 막들(318 및 352)은 러빙 방법, 광학 배향 방법 등에 의해 형성된다. 그 후, 상기 액정 층(320)이 상기 기판(302) 및 상기 기판(342) 사이에 형성된다. 상기 액정 층(320)은 디스펜서 방법(적하 방법), 또는 액정이 상기 기판(302) 및 상기 기판(342)이 서로에 결합된 후 모세관 현상을 사용하여 주입되는 주입 방법에 의해 형성될 수 있다.
상기 프로세스를 통해, 도 3에 예시된 액정 디스플레이 장치가 제작될 수 있다.
이 실시예는 본 명세서에서 또 다른 실시예와 적절하게 조합될 수 있다.
<변경 예 1>
여기에서, 실시예 1에 설명된 반도체 장치의 픽셀(301a)의 변경 예가 도 3 및 도 9를 참조하여 설명된다.
도 9에서, 스캔 라인으로서 작용하는 도전막(304c)이 상기 신호 라인에 수직으로 또는 대체로 수직으로(도면에서 수평 방향으로) 연장되도록 제공된다. 신호 라인으로서 작용하는 상기 도전막(310d)은 상기 스캔 라인에 대체로 수직으로(도면에서 수직 방향으로) 연장된다. 커패시터 라인으로서 작용하는 상기 도전막(304d)은 상기 스캔 라인과 평행하게 연장되도록 제공된다. 도 9에 예시된 픽셀(301b)은 스캔 라인으로서 작용하는 상기 도전막(304c)에 평행한 측면이 신호 라인으로서 작용하는 상기 도전막(310d)에 평행한 측면보다 짧고, 커패시터 라인으로서 작용하는 상기 도전막(304d)이 상기 스캔 라인에 평행하게 연장되며, 커패시터 라인으로서 작용하는 상기 도전막(304d)이 스캔 라인으로서 작용하는 상기 도전막(304c)과 동시에 형성된다는 점에서 도 2의 (B)에 예시된 픽셀(301a)과 상이하다.
또한, 상기 광-투과성 도전막(308c)은 상기 도전막(310f)에 접속된다. 상기 광-투과성 도전막(316c)은 상기 광-투과성 도전막(316b)과 동시에 형성된다는 것을 주의하자. 상기 도전막(310f)은 상기 도전막들(310d 및 310e)과 동시에 형성된다.
뿐만 아니라, 상기 개구(372c)와 동시에 형성된 개구(372d) 및 상기 개구(374c)와 동시에 형성된 개구(374d)는 상기 도전막(304d) 위에 형성된다. 또한, 상기 개구(372c)와 동시에 형성된 개구(372e) 및 상기 개구(374c)와 동시에 형성된 개구(374e)는 상기 도전막(310f) 위에 형성된다. 상기 개구들(374d 및 374e)은 각각 개구들(372d 및 372e)보다 내측 상에 위치된다.
상기 개구(374d)를 통해, 상기 도전막(304d)이 상기 광-투과성 도전막(316c)에 접속된다. 상기 개구(374e)를 통해, 상기 도전막(310f)이 상기 광-투과성 도전막(316c)에 접속된다. 즉, 상기 도전막(304d) 및 상기 도전막(310f)은 상기 광-투과성 도전막(316c)을 통해 서로 접속되며, 따라서 상기 도전막(304b) 및 상기 도전막(310c)은 도 3의 (A)에서 라인(A-B)을 따라 취해진 단면도에서 상기 광-투과성 도전막(316a)을 통해 서로 접속된다. 다시 말해서, 상기 도전막(310f) 및 상기 광-투과성 도전막(316c)을 통해, 상기 광-투과성 도전막(308c)이 커패시터 라인으로서 작용하는 상기 도전막(304d)에 접속된다.
도 9에 예시된 픽셀(301b)은 스캔 라인으로서 작용하는 상기 도전막(304c)에 평행한 측면이 신호 라인으로서 작용하는 상기 도전막(310d)에 평행한 측면보다 짧으며 커패시터 라인으로서 작용하는 상기 도전막(304d)이 스캔 라인으로서 작용하는 상기 도전막(304c)에 평행하게 연장되는 형태를 가진다. 그 결과, 상기 도전막(304d)이 픽셀을 차지하는 면적은 감소될 수 있으며, 그에 의해 개구율을 증가시킬 수 있다.
<변경 예 2>
여기에서, 실시예 1에 설명된 반도체 장치의 변경 예가 도 6 및 도 10을 참조하여 설명된다.
도 10에 예시된 반도체 장치는 상기 도전막(304b) 및 상기 도전막(310c) 사이에서의 영역에서, 게이트 절연막의 부분인 절연막(305)이 보호 막의 부분인 상기 절연막(314)과 접한다는 점에서 실시예 1에 설명된 반도체 장치와 상이하다. 다시 말해서, 상기 절연막들(306 및 312)은 상기 도전막(304b) 및 상기 도전막(310c) 사이에서의 영역에서 상기 절연막(305) 및 상기 절연막(314) 사이에 제공되지 않는다.
뿐만 아니라, 상기 게이트 절연막의 부분인 상기 절연막(305)은 상기 도전막(310e) 및 상기 광-투과성 도전막(308c) 사이에서의 영역에서, 상기 보호 막의 부분인 상기 절연막(314)과 접한다. 다시 말해서, 상기 절연막들(306 및 312)은 상기 도전막(310e) 및 상기 광-투과성 도전막(308c) 사이에서의 영역에서 상기 절연막(305) 및 상기 절연막(314) 사이에 제공되지 않는다.
도 10에서의 반도체 장치는 도 6의 (A)에서 개구들(372, 372a, 372b, 및 372c)의 형성 단계에서 개구(372a) 및 개구(372b) 사이에 제공되는, 절연막들(306 및 311)을 제거함으로써 제작된다. 즉, 개구(372a) 및 개구(372b) 사이에 제공되는 절연막들(306 및 311)의 부분들은 도전막(304b) 및 상기 도전막(310c) 사이에서의 영역을 노출시키는 마스크가 제 4 패터닝에 의해 형성되며 상기 마스크로 커버되지 않은 영역들이 에칭되는 방식으로 제거될 수 있다.
뿐만 아니라, 상기 개구(372c) 및 상기 개구(372) 사이에 제공되는, 상기 절연막들(306 및 311)은 도 6의 (A)에서 상기 개구들(372, 372a, 372b, 및 372c)의 형성 단계에서 제거될 수 있다. 즉, 상기 개구(372c) 및 상기 개구(372) 사이에 제공되는 상기 절연막들(306 및 311)의 부분들은 상기 도전막(310e) 및 상기 광-투과성 도전막(308c) 사이에서의 영역을 노출시키는 마스크가 상기 제 4 패터닝에 의해 형성되며 상기 마스크로 커버되지 않는 영역들이 에칭되는 방식으로 제거될 수 있다.
그 결과, 도 10에서의 반도체 장치에서, 광-투과성 도전막들(316a 및 316b)의 표면들의 불균일성이 감소될 수 있다. 따라서, 액정 층(320)에 포함된 액정 재료들의 배향 무질서가 감소될 수 있다. 뿐만 아니라, 고-콘트라스트 반도체 장치가 제작될 수 있다.
<변경 예 3>
여기에서, 실시예 1에 설명된 반도체 장치의 변경 예가 도 4, 도 5, 도 11, 도 12, 및 도 13을 참조하여 설명된다.
도 11에 예시된 반도체 장치는 도전막(304b) 위에 형성된 개구가 2개의 에칭 단계들에 의해 형성되며 도전막들(310c 및 310e) 위에 형성된 개구들이 하나의 에칭 단계에 의해 형성된다는 점에서 실시예 1에 설명된 반도체 장치와 상이하다.
도 11에서의 반도체 장치를 제작하기 위한 방법이 이하에 설명된다.
실시예 1에서처럼, 도 4 및 도 5에서의 단계들을 통해, 그 각각이 게이트로서 기능하는 도전막들(304a, 304b, 및 304c), 그 각각이 게이트 절연막으로서 기능하는 절연막들(305 및 306), 상기 산화물 반도체막들(308a, 308b, 및 308d), 상기 도전막들(310a, 310b, 310c, 310d, 및 310e), 상기 절연막(311), 및 상기 절연막(313)이 상기 기판(302) 위에 형성된다.
다음으로, 상기 절연막(311)은 상기 절연막(312) 및 상기 개구(372)를 형성하기 위해 원하는 영역들로 프로세싱된다. 뿐만 아니라, 게이트 절연막의 부분인, 상기 절연막(306)이 상기 개구(372a)를 형성하기 위해 원하는 영역들로 프로세싱된다. 즉, 여기에서, 상기 개구들(372b 및 372c)은 형성되지 않는다. 상기 절연막(305), 상기 절연막(312), 및 상기 개구들(372 및 372a)은 마스크가 제 4 패터닝에 의해 원하는 영역들 위에 형성되며 상기 마스크로 커버되지 않은 영역들이 에칭되는 방식으로 형성될 수 있다(도 12의 (A) 참조).
다음으로, 상기 절연막(313)은 상기 도전막(304b) 및 상기 산화물 반도체막(308d) 위에 형성된다(도 12의 (B) 참조).
그 후, 상기 절연막(313)은 상기 절연막(314), 상기 개구(374a), 개구(376b), 및 개구(376c)를 형성하기 위해 원하는 영역들로 프로세싱된다. 상기 절연막(314) 및 상기 개구들(374a, 376b, 및 376c)은 마스크가 상기 제 5 패터닝에 의해 원하는 영역들 위에 형성되며 상기 마스크로 커버되지 않은 영역들이 에칭되는 방식으로 형성될 수 있다(도 12의 (C) 참조).
상기 개구(374a)는 상기 도전막(304b)의 표면을 노출하도록 형성되고, 상기 개구(376b)는 상기 도전막(310c)의 표면을 노출하도록 형성되며, 상기 개구(376c)는 상기 도전막(310e)의 표면을 노출하도록 형성된다.
상기 에칭 단계를 통해, 상기 절연막들(305 및 313)은 상기 개구(374a)에서 에칭된다. 상기 개구들(376b 및 376c)에서, 상기 절연막들(312 및 313)이 에칭된다. 따라서, 상기 절연막(305) 및 상기 절연막(312)의 두께가 동일할 때, 상기 개구들의 에칭 양들은 동일하며; 따라서, 에칭 단계에서 에칭 양들에서의 변화들이 감소될 수 있다. 그 결과, 반도체 장치의 제조 프로세스에서의 수율이 증가될 수 있다.
다음으로, 도전막(315)이 개구들(374a, 376b, 및 376c)을 커버하도록 상기 절연막(314) 위에 형성된다(도 13의 (A) 참조).
그 후, 상기 도전막(315)은 상기 광-투과성 도전막들(316a 및 316b)을 형성하기 위해 원하는 영역들로 프로세싱된다. 상기 광-투과성 도전막들(316a 및 316b)은 마스크가 제 6 패터닝에 의해 원하는 영역들 위에 형성되며 상기 마스크로 커버되지 않은 영역들이 에칭되는 방식으로 형성될 수 있다(도 13의 (B) 참조).
이들 단계들을 통해, 반도체 장치가 높은 수율을 갖고 제작될 수 있다.
<변경 예 4>
여기에서, 실시예 1에 설명된 반도체 장치의 변경 예가 도 6 및 도 14를 참조하여 설명된다.
도 14에 설명된 반도체 장치는 상기 절연막(305), 상기 절연막(306), 및 상기 절연막(312)에 형성된 제 1 개구, 및 상기 절연막(314)에 형성된 제 2 개구가 상기 도전막(304b) 위에 형성되며, 상기 제 2 개구가 상기 제 1 개구보다 내측 상에 위치된다는 점에서 실시예 1에 설명된 반도체 장치와 상이하다.
도 14에서의 반도체 장치의 상기 도전막(304b) 위의 상기 절연막(305)은 도 6의 (A)에서 상기 개구들(372, 372a, 372b, 및 372c)의 형성 단계에서 제거될 수 있다. 그 결과, 상기 제 1 개구는 상기 절연막(305), 상기 절연막(306), 및 상기 절연막(312)에 형성될 수 있다.
도 6의 (C)에 예시된 바와 같이, 마스크가 상기 제 5 패터닝에 의해 원하는 영역들 위에 형성되며 상기 마스크로 커버되지 않은 영역들이 에칭될 때, 상기 절연막(313)은 상기 개구들의 각각에서 에칭되며; 따라서, 에칭 단계에서의 에칭 양들에서의 변화들이 감소될 수 있다. 그 결과, 반도체 장치의 제조 프로세스에서의 수율이 증가될 수 있다.
<변경 예 5>
이 실시예 및 변경 예들에서의 반도체 장치에서, 구동기 회로부 및 픽셀부에 제공된 트랜지스터들에서, 상기 도전막들(310a, 310b, 310d, 및 310e)은 산화물 반도체막들(308a 및 308b) 위에 제공되지만; 상기 도전막들(310a, 310b, 310d, 및 310e)은 상기 절연막(306) 및 상기 산화물 반도체막(308a) 사이에 및 상기 절연막(306) 및 상기 산화물 반도체막(308b) 사이에 제공될 수 있다.
<변경 예 6>
이 실시예 및 변경 예들에서의 반도체 장치에서, 구동기 회로부 및 픽셀부에 제공된 트랜지스터들의 형태들은 도 2에 예시된 트랜지스터들의 형태들에 제한되지 않으며 적절하게 변경될 수 있다. 예를 들면, 상기 트랜지스터에서, 도전막(310e)에 면하는 도전막(310d)의 최상부 표면은 상기 산화물 반도체막(308b)과 중첩하는 영역에서 U 형태(또는 C 형태, 꺾쇠-괄호-형 형태, 또는 편자 형태)를 가지며 도전막(310e)을 둘러싸는 형태를 가질 수 있다. 이러한 형태를 갖고, 충분한 채널 폭은 상기 트랜지스터의 면적이 작을 때조차 보장될 수 있으며, 그에 따라 상기 트랜지스터의 도통시 흐르는 드레인 전류(또한 온-상태 전류로서 불리우는)의 양이 증가될 수 있다.
<변경 예 7>
이 실시예 및 변경 예들에서의 반도체 장치에서, 채널-에칭 트랜지스터가 구동기 회로부 및 픽셀부에 제공된 트랜지스터로서 설명되지만, 채널-보호형 트랜지스터가 상기 채널-에칭 트랜지스터 대신에 사용될 수 있다. 상기 채널 보호 막이 제공될 때, 상기 산화물 반도체막들(308a 및 308b)의 표면들은 상기 도전막의 형성 프로세스에서 사용된 에천트 또는 에칭 가스에 노출되지 않으며, 따라서 상기 산화물 반도체막(308a) 및 상기 채널 보호 막 사이 및 상기 산화물 반도체막(308b) 및 상기 채널 보호 막 사이에서의 불순물들이 감소될 수 있다. 따라서, 트랜지스터의 소스 전극 및 드레인 전극 사이에 흐르는 누설 전류가 감소될 수 있다.
<변경 예 8>
이 실시예 및 변경 예들에서의 반도체 장치에서, 하나의 게이트 전극을 포함한 트랜지스터가 구동기 회로부 및 픽셀부에 제공된 트랜지스터들로서 설명되지만, 상기 산화물 반도체막(308a)을 개재하여 서로 면하는 두 개의 게이트 전극들을 포함하는 트랜지스터 및 상기 산화물 반도체막(308b)을 개재하여 서로 면하는 두 개의 게이트 전극들을 포함하는 트랜지스터가 교번하여 사용될 수 있다.
예를 들면, 게이트 전극으로서 작용하는 도전막이 상기 절연막(314) 위에 제공되며, 그에 의해 상기 산화물 반도체막(308a)을 개재하여 서로 대향하는 두 개의 게이트 전극들을 포함하는 트랜지스터 및 상기 산화물 반도체막(308b)을 개재하여 서로 대향하는 두 개의 게이트 전극들을 포함하는 트랜지스터가 제작될 수 있다. 상기 도전막은 상기 광-투과성 도전막들(316a 및 316b)과 동시에 형성될 수 있다. 뿐만 아니라, 상기 도전막은 적어도 상기 산화물 반도체막들(308a 및 308b)의 채널 영역들과 중첩한다. 동일한 전위들 또는 상이한 전위들이 상기 산화물 반도체막(308a)을 개재하여 서로 대향하는 두 개의 게이트 전극들에 및 상기 산화물 반도체막(308b)을 개재하여 서로 대향하는 두 개의 게이트 전극들에 인가될 수 있다. 대안적으로, 주어진 전위는 하나의 게이트 전극에 인가되며 고정 전위 또는 접지 전위는 다른 게이트 전극에 인가되는 것이 가능하다.
또한, 상기 절연막(314) 위에서 게이트 전극으로서 작용하는 도전막의 제공은 상기 산화물 반도체막들(308a 및 308b) 상에서 주변 전기장에서의 변화의 효과에서의 감소를 이끌며; 그러므로, 트랜지스터의 신뢰성이 개선될 수 있다. 뿐만 아니라, 트랜지스터의 임계 전압이 제어될 수 있다.
(실시예 2)
이 실시예에서, 본 발명의 일 실시예의 반도체 장치가 도면들을 참조하여 설명된다. 이 실시예에서, 본 발명의 일 실시예의 반도체 장치는 예로서 액정 디스플레이 장치를 취하여 설명된다. 실시예 1에서의 것들과 동일한 구성들은 설명되지 않는다는 것을 주의하자.
도 15는 이 실시예에 설명된 반도체 장치의 단면도들이다. 라인(A-B)을 따라 취해진 단면은 구동기 회로의 단면도이며 라인(C-D)을 따라 취해진 단면은 픽셀 회로의 단면도이다. 뿐만 아니라, 도 15의 (B)는 도 15의 (A)에서의 파선(E)에 의해 둘러싸여진 일 부분의 확대도이며 도 15의 (C)는 도 15의 (A)에서의 파선(F)에 의해 둘러싸여진 일 부분의 확대도이다.
이 실시예에서 반도체 장치의 구동기 회로부 및 픽셀부에서, 개구들의 형태들은 실시예 1의 것들과 상이하다. 구체적으로, 개구들의 형성 단계에서, 개구들은 게이트 절연막의 부분을 에칭함으로써 형성되며; 그 후, 광-투과성 도전막이 상기 개구 위에 형성된다.
도 15의 (B)에 예시된 바와 같이, 상기 절연막(306)에 형성된 개구(382a) 및 상기 절연막들(305, 312, 및 314)에 형성된 개구(384a)는 상기 도전막(304b) 위에서 제공된다. 상기 개구(384a)는 상기 개구(382a)보다 내측 상에 위치된다. 상기 개구(384a)를 통해, 상기 도전막(304b)이 상기 광-투과성 도전막(316a)에 접속된다.
뿐만 아니라, 상기 절연막들(312 및 314)에 형성된 개구(384b)는 상기 도전막(310c) 위에 제공된다. 상기 개구(384b)를 통해, 상기 도전막(310c)이 상기 광-투과성 도전막(316a)에 접속된다.
도 15의 (C)에 예시된 바와 같이, 상기 절연막들(312 및 314)에 형성된 개구(384c)는 상기 도전막(310e) 위에 제공된다. 상기 개구(384c)를 통해, 상기 도전막(310e)이 상기 광-투과성 도전막(316b)에 접속된다.
뿐만 아니라, 상기 개구(382)는 상기 절연막(306)에 형성된다. 상기 광-투과성 도전막(308c)은 상기 개구(382) 위에 제공된다. 다시 말해서, 상기 개구(382)에서, 상기 광-투과성 도전막(308c)은 상기 절연막(305)과 접한다.
이 실시예에서, 상기 광-투과성 도전막(308c)과 접하는 상기 절연막(305)은 바람직하게는 상기 산화물 반도체막으로, 물, 알칼리 금속, 및 알칼리 토류 금속과 같은, 외부로부터의 불순물들의 확산을 방지하는 재료를 사용하여 형성되고, 보다 바람직하게는 수소를 포함한 재료를 사용하여 형성되며, 통상적으로 질화 절연막과 같은, 질소를 포함한 무기 절연 재료가 사용될 수 있다.
상기 광-투과성 도전막(308c)은 상기 산화물 반도체막들(308a 및 308b)과 동시에 형성된 산화물 반도체막이다. 상기 광-투과성 도전막(308c)은 상기 개구(382)에서 상기 절연막(305)과 접한다. 상기 절연막(305)은 상기 산화물 반도체막으로의, 물, 알칼리 금속, 및 알칼리 토류 금속과 같은, 외부로부터의 불순물들의 확산을 방지하는 재료를 사용하여 형성되며, 상기 재료는 수소를 더 포함한다. 상기 절연막(305)에서의 수소가 상기 산화물 반도체막들(308a 및 308b)과 동시에 형성된 산화물 반도체막으로 확산될 때, 수소는 산소에 결합되며 캐리어들로서 작용하는 전자들이 상기 산화물 반도체막에서 발생된다. 그 결과, 상기 산화물 반도체막은 보다 높은 도전율을 가지며 도체로서 기능한다. 여기에서, 주 성분으로서 상기 산화물 반도체막들(308a 및 308b)의 것들과 유사한 재료를 포함하며 금속 산화물의 수소 농도가 상기 산화물 반도체막들(308a 및 308b)의 것들보다 높기 때문에 높은 도전율을 가진 금속 산화물은 "광-투과성 도전막(308c)"으로서 불리운다.
이 실시예에 예시된 반도체 장치에서, 커패시터의 일 전극은 트랜지스터의 산화물 반도체막과 동시에 형성된다. 또한, 픽셀 전극으로서 작용하는 광-투과성 도전막은 커패시터의 다른 전극으로서 사용된다. 따라서, 또 다른 도전막을 형성하는 단계는 커패시터를 형성하도록 요구되지 않으며, 반도체 장치를 제조하는 단계들의 수가 감소될 수 있다. 뿐만 아니라, 커패시터가 광-투과성 도전막을 갖고 형성된 전극들의 쌍을 갖기 때문에, 그것은 광-투과 속성을 가질 수 있다. 그 결과, 상기 커패시터에 의해 점유된 면적이 증가될 수 있으며 픽셀에서의 개구율이 증가될 수 있다. 상기 절연막(306)의 두께는 작으며, 그에 의해 상기 광-투과성 도전막들(316a 및 316b)의 표면들의 불균일성이 감소될 수 있다. 따라서, 액정 층(320)에 포함된 액정 재료들의 배향 무질서가 감소될 수 있다. 뿐만 아니라, 고-콘트라스트 반도체 장치가 제작될 수 있다.
<반도체 장치를 제조하기 위한 방법>
도 15에 예시된 반도체 장치에서 기판(302) 위의 소자 부분의 형성 방법이 도 4, 도 16, 및 도 17을 참조하여 설명된다.
실시예 1에서처럼, 도 4에서의 단계들을 통해, 그 각각이 게이트로서 기능하는 도전막들(304a, 304b, 및 304c), 그 각각이 게이트 절연막으로서 기능하는 절연막들(305 및 306)이 상기 기판(302) 위에 형성된다. 그 각각이 게이트로서 기능하는 도전막들(304a, 304b, 및 304c)은 마스크가 제 1 패터닝에 의해 형성되며 상기 마스크로 커버되지 않은 영역들이 에칭되는 그러한 방식으로 형성될 수 있다.
다음으로, 상기 절연막(306)은 상기 개구들(382a 및 382)을 형성하기 위해 원하는 영역들로 프로세싱된다. 상기 개구들(382a 및 382)은 마스크가 제 2 패터닝에 의해 원하는 영역들 위에 형성되며 상기 마스크로 커버되지 않은 영역들이 에칭되는 그러한 방식으로 형성될 수 있다(도 16의 (A) 참조).
실시예 1에서처럼, 산화물 반도체막이 형성된 후, 상기 산화물 반도체막은 섬-형 산화물 반도체막들(308a, 308b, 및 308d)을 형성하기 위해 원하는 영역들로 프로세싱된다. 상기 산화물 반도체막들(308a, 308b, 및 308d)은 마스크가 제 3 패터닝에 의해 원하는 영역들 위에 형성되며 상기 마스크로 커버되지 않은 영역들이 에칭되는 그러한 방식으로 형성될 수 있다(도 16의 (B) 참조).
다음으로, 실시예 1에서처럼, 제 1 열 처리가 바람직하게는 수행된다.
도전막이 상기 절연막(306) 및 상기 산화물 반도체막들(308a, 308b, 및 308d) 위에 형성된 후, 상기 도전막은 도전막들(310a, 310b, 310c, 310d, 및 310e)을 형성하기 위해 원하는 영역들로 프로세싱된다. 상기 도전막들(310a, 310b, 310c, 310d, 및 310e)은 마스크가 제 4 패터닝에 의해 원하는 영역들 위에 형성되며 상기 마스크로 커버되지 않은 영역들이 에칭되는 그러한 방식으로 형성될 수 있다.
다음으로, 절연막들(311 및 313)이 상기 절연막(306), 상기 산화물 반도체막들(308a, 308b, 및 308d), 및 상기 도전막들(310a, 310b, 310c, 310d, 및 310e)을 커버하기 위해 형성된다(도 16의 (C) 참조).
다음으로, 절연막들(311 및 313)은 상기 절연막들(312 및 314) 및 상기 개구들(384a, 384b, 및 384c)을 형성하기 위해 원하는 영역들로 프로세싱된다. 상기 절연막들(312 및 314) 및 상기 개구들(384a, 384b, 및 384c)은 마스크가 제 5 패터닝에 의해 원하는 영역들 위에 형성되며 상기 마스크로 커버되지 않은 영역들이 에칭되는 그러한 방식으로 형성될 수 있다(도 17의 (A) 참조).
도전막이 상기 도전막(304b), 상기 도전막들(310c, 310d, 및 310e), 및 상기 절연막(314) 위에 형성된 후, 상기 도전막은 상기 광-투과성 도전막들(316a 및 316b)을 형성하기 위해 원하는 영역들로 프로세싱된다. 상기 광-투과성 도전막들(316a 및 316b)은 마스크가 제 6 패터닝에 의해 상기 원하는 영역들 위에 형성되며 상기 마스크로 커버되지 않은 영역들이 에칭되는 그러한 방식으로 형성될 수 있다(도 17의 (B) 참조).
상기 프로세스를 통해, 트랜지스터들을 포함하는 픽셀부 및 구동기 회로부가 상기 기판(302) 위에 형성될 수 있다. 이 실시예에 설명된 제조 프로세스에서, 트랜지스터들 및 커패시터는 제 1 내지 제 6 패터닝에 의해, 즉 6개의 마스크들을 갖고, 동시에 형성될 수 있다.
(실시예 3)
이 실시예에서, 본 발명의 일 실시예의 반도체 장치가 도면들을 참조하여 설명된다. 이 실시예에서, 본 발명의 일 실시예의 반도체 장치는 예로서 액정 디스플레이 장치를 취하여 설명될 것임을 주의하자. 이 실시예에서, 설명은 실시예 1을 사용하여 이루어지지만; 이 실시예는 또한 실시예 2에 적용될 수 있다. 실시예 1에서의 것들과 동일한 구성들에 대한 설명은 생략될 것임을 주의하자.
도 18은 이 실시예에 설명된 반도체 장치의 단면도이다. 라인(A-B)을 따라 취해진 단면은 구동기 회로의 단면도이며 라인(C-D)을 따라 취해진 단면은 픽셀 회로의 단면도이다.
이 실시예에서의 반도체 장치에서, 절연막(332)은 트랜지스터의 보호 막으로서 작용하는, 절연막(314) 위에 형성된다. 상기 절연막(332)은 불균일성을 감소시키는 막, 바람직하게는 평탄화 층으로서 기능한다. 상기 제공된 절연막(332)은 상기 절연막(332) 아래의 도전막 및 상기 절연막(332) 위의 도전막 사이에서 기생 용량의 발생을 억제할 수 있다.
상기 절연막(332)으로서, CVD 방법에 의해 유기실란 가스를 사용하여 형성된 실리콘 산화물막이 사용될 수 있다. 실리콘 산화물막은 우수한 단차 피복을 가진다. 상기 실리콘 산화물 막은 300 nm에서 600 nm까지의 두께로 형성될 수 있다.
유기실란 가스로서, 다음의 실리콘-함유 화합물 중 임의의 것이 사용될 수 있다: 테트라에틸 오쏘실리케이트(TEOS)(화학식: Si(OC2H5)4); 테트라메틸실란(TMS)(화학식: Si(CH3)4); 트테라메틸시클로테트라실록산(TMCTS); 옥타메틸시클로테트라실록산(OMCTS); 헥사메틸디실라잔(HMDS); 트리에톡실란(SiH(OC2H5)3); 트리스디메틸아미노실란(SiH(N(CH3)2)3); 등.
상기 절연막(332)은 200℃에서 550℃까지, 바람직하게는 220℃에서 500℃까지, 추가로 바람직하게는 300℃에서 450℃까지의 기판 온도에서 CVD 방법에 의해 유기실란 가스 및 산소를 사용하여 형성된다.
상기 절연막(332)에 대해, 감광성 유기 수지 또는 비-감광성 유기 수지가 사용될 수 있으며; 예를 들면, 아크릴 수지, 벤조사이클로부텐 수지, 에폭시 수지, 실록산 수지 등이 사용될 수 있다. 감광성 유기 수지가 사용되기 때문에, 개구의 측 표면은 곡선일 수 있으며 개구에서의 단차는 심하지 않을 수 있다.
상기 절연막(332)이 상기 절연막(314) 위에 제공될 때, 상기 절연막들(314 및 332) 각각은 커패시터(105)의 유전체막으로서 작용한다. 상기 절연막(314)은 질화 절연막으로 형성되며, 질화 절연막은 실리콘 산화물 막과 같은 산화 절연막의 것들보다 더 높은 유전 상수 및 보다 큰 내부 응력을 갖는 경향이 있다. 따라서, 상기 절연막(314)이 상기 절연막(332) 없이 커패시터(105)의 유전체막으로서 단독으로 사용되며 상기 절연막(314)의 두께가 작을 때, 상기 커패시터(105)의 전하 용량은 낮은 전력 소비를 갖고 픽셀에 이미지 신호를 기록하는 속도를 증가시키기에 너무 커진다. 반대로, 상기 절연막(314)의 두께가 클 때, 내부 응력은 너무 크며, 트랜지스터의 임계 전압에서의 변화와 같은, 전기적 특성들의 저하가 발생할 수 있다. 뿐만 아니라, 상기 절연막(314)의 내부 응력이 너무 클 때, 절연막(314)은 상기 기판(302)으로부터 벗겨지려는 경향이 있으며, 따라서 수율이 감소된다. 그러나, 상기 절연막(314)보다 더 낮은 상대 유전 상수를 갖는 상기 절연막(332)이 상기 픽셀에 포함된 커패시터의 유전체막으로서 상기 절연막(314)과 함께 사용되며, 그에 의해 상기 유전체막의 유전 상수는 상기 절연막(314)의 두께를 증가시키지 않고 바람직한 값으로 조정될 수 있다.
여기에서, 평탄도를 가진 절연막(332)이 상기 절연막(314) 및 상기 광-투과성 도전막들(316a 및 316b)의 각각 사이에 제공되지만, 상기 절연막(332)은 상기 배향 막(318) 및 상기 광-투과성 도전막들(316a 및 316b)의 각각 사이에 제공될 수 있다.
상기 실리콘 산화물 막은 상기 절연막(314) 및 상기 광-투과성 도전막들(316a 및 316b)의 각각 사이에 또는 상기 배향 막(318) 및 상기 광-투과성 도전막들(316a 및 316b)의 각각 사이에 제공되며, 그에 의해 상기 광-투과성 도전막들(316a 및 316b)의 표면들의 평탄도가 개선될 수 있다.
(실시예 4)
이 실시예에서, 본 발명의 일 실시예의 반도체 장치가 도면들을 참조하여 설명된다. 이 실시예에서, 본 발명의 일 실시예의 반도체 장치는 예로서 액정 디스플레이 장치를 취하여 설명된다는 것을 주의하자. 이 실시예에서, 설명은 액정 분자들이 측방향 전기장을 통해 배향되는 프린지 필드 스위칭(fringe field switching; FFS) 모드 액정 디스플레이 장치를 사용하여 이루어진다. 실시예 1에서의 것들과 동일한 구성들에 대한 설명이 생략된다는 것을 주의하자.
도 19는 FFS 모드 액정 디스플레이 장치에서 픽셀(301c)의 상면도이다.
스캔 라인으로서 작용하는 도전막(304c)은 신호 라인에 대체로 수직으로(도면에서 수평 방향으로) 연장된다. 신호 라인으로서 작용하는 도전막(310d)은 상기 스캔 라인에 대체로 수직으로(도면에서 수직 방향으로) 연장된다. 공통 전극에 접속되며 공통 배선으로서 작용하는 도전막(310g)은 상기 신호 라인에 평행하게 연장된다.
상기 트랜지스터(103)는 상기 스캔 라인 및 상기 신호 라인이 서로 교차하는 영역에서 제공된다. 상기 트랜지스터(103)는 게이트로서 작용하는 상기 도전막(304c); 상기 게이트 절연막(도 19에 예시되지 않음); 상기 게이트 절연막 위에서, 채널 영역이 형성되는 산화물 반도체막(308b); 및 소스 및 드레인으로서 작용하는 상기 도전막들(310d 및 310e)을 포함한 트랜지스터이다. 상기 도전막(304c)은 또한 스캔 라인으로서 작용하며, 상기 산화물 반도체막(308b)과 중첩하는 상기 도전막(304c)의 영역은 상기 트랜지스터(103)의 게이트로서 작용한다. 또한, 상기 도전막(310d)은 또한 신호 라인으로서 작용하며, 상기 산화물 반도체막(308b)과 중첩하는 상기 도전막(310d)의 영역은 상기 트랜지스터(103)의 소스 또는 드레인으로서 작용한다.
상기 도전막(310e)은 상기 개구들(372c 및 374c)을 통해 픽셀 전극으로서 작용하는 상기 광-투과성 도전막(316d)에 전기적으로 접속된다.
픽셀 전극으로서 기능하는 상기 광-투과성 도전막(316d)은 개구(슬릿)를 가진다.
뿐만 아니라, 상기 산화물 반도체막(308b)과 동시에 형성된 상기 광-투과성 도전막(308c)은 상기 게이트 절연막 위에 제공된다. 이 실시예에서, 상기 광-투과성 도전막(308c)은 공통 전극으로서 기능한다. 상기 광-투과성 도전막(308c)은 상기 개구(372)를 통해 공통 배선으로서 기능하는 상기 도전막(310g)에 접속된다.
이 실시예에서, 액정 소자는 공통 전극으로서 작용하는 상기 광-투과성 도전막(308c), 픽셀 전극으로서 작용하는 상기 광-투과성 도전막(316d), 및 액정 층을 포함한다. 즉, 상기 액정 소자는 광-투과 속성을 가진다.
픽셀 전극으로서 작용하는 상기 광-투과성 도전막(316d)은 개구(슬릿)를 가진다. 상기 픽셀 전극으로서 작용하는 상기 광-투과성 도전막(316d) 및 상기 공통 전극으로서 작용하는 상기 광-투과성 도전막(308c) 사이에서의 전기장의 인가에 의해, 상기 공통 전극으로서 작용하는 상기 광-투과성 도전막(308c), 상기 절연막, 및 상기 픽셀 전극으로서 작용하는 상기 광-투과성 도전막(316d)이 서로 중첩하는 영역은 커패시터로서 및 또한 상기 액정 소자로서 기능한다. 따라서, 상기 액정들의 배향은 상기 기판에 평행한 방향으로 제어될 수 있다.
다음으로, 도 20은 도 19에서 일점 쇄선(C-D)을 따라 취해진 단면도이다. 도 20에서 단면(A-B)은 구동기 회로의 단면도이다.
이 실시예에 설명된 액정 디스플레이 장치에서, 액정 소자(323)는 기판들의 쌍(상기 기판(302) 및 상기 기판(342)) 사이에 제공된다.
상기 액정 소자(323)는 상기 기판(302) 위의 상기 광-투과성 도전막(308c), 상기 절연막(314), 상기 광-투과성 도전막(316d), 상기 배향 막(318), 및 상기 액정 층(320)을 포함한다. 상기 광-투과성 도전막(308c)은 상기 액정 소자(323)의 일 전극으로서 기능하며, 상기 광-투과성 도전막(316d)은 상기 액정 소자(323)의 다른 전극으로서 기능한다는 것을 주의하자. 뿐만 아니라, 이 실시예는 광-투과성 도전막이 상기 기판(342) 위에 제공되지 않으며 상기 배향 막(352)은 상기 절연막(348) 위에 제공된다는 점에서 실시예 1과 상이하다.
뿐만 아니라, 상기 절연막(314)은 상기 공통 전극으로서 작용하는 상기 광-투과성 도전막(308c) 위에 제공되며 상기 픽셀 전극으로서 작용하는 상기 광-투과성 도전막(316d)은 상기 절연막(314) 위에 형성된다. 즉, 상기 액정 소자에 포함된 전극들의 쌍은 상기 기판(302) 위에 제공된다.
상기 픽셀 전극으로서 작용하는 상기 광-투과성 도전막(316d) 및 상기 공통 전극으로서 작용하는 상기 광-투과성 도전막(308c) 사이에서의 전압의 인가에 의해, 전기장이 상기 공통 전극으로서 작용하는 상기 광-투과성 도전막(308c), 절연막 및 상기 픽셀 전극으로서 작용하는 상기 광-투과성 도전막(316d) 사이에서 발생되며, 상기 액정 분자들의 배향은 상기 기판과 평행한 방향으로 제어될 수 있다. 따라서, FFS 모드 액정 디스플레이 장치는 넓은 시야각 및 높은 이미지 품질을 달성한다.
(실시예 5)
이 실시예에서, 실시예 1 내지 실시예 3에 설명된 구동기 회로부들 및 픽셀부들에서 사용될 수 있는 트랜지스터의 구성은 도 21을 참조하여 설명된다.
도 21의 (A)에 예시된 트랜지스터는 상기 기판(302) 위의 상기 도전막(304a), 상기 기판(302) 및 상기 도전막(304a) 위의 상기 절연막들(305 및 306), 상기 절연막(306) 위의 다층 막(380), 및 상기 절연막(306) 및 상기 다층 막(380) 위의 상기 도전막들(310a 및 310b)을 포함한다. 도 21의 (A)에 예시된 트랜지스터는 상기 트랜지스터 위에서, 구체적으로 상기 다층 막(380) 및 상기 도전막들(310a 및 310b) 위에서, 상기 절연막들(312 및 314)을 추가로 제공받을 수 있다.
상기 도전막들(310a 및 310b)을 위해 사용된 도전막들의 종류에 의존하여, 몇몇 경우들에서 n-형 영역들(383)의 쌍이 상기 다층 막(380)에서 형성되도록 산소가 상기 다층 막(380)의 부분으로부터 제거되거나 또는 혼합 층이 형성된다는 것을 주의하자. 도 21의 (A)에서, n-형 영역들(383)은 상기 도전막들(310a 및 310b)과의 계면의 부근에 있는 다층 막(380)의 영역들에서 형성될 수 있다. 상기 n-형 영역들(383)은 소스 및 드레인 영역들로서 기능할 수 있다.
도 21의 (A)에 예시된 트랜지스터에서, 상기 도전막(304a)은 게이트로서 기능하고, 상기 도전막(310a)은 소스 및 드레인 중 하나로서 기능하며, 상기 도전막(310b)은 상기 소스 및 드레인 중 다른 하나로서 기능한다.
도 21의 (A)에 예시된 트랜지스터에서, 상기 도전막(304a)과 중첩하며 상기 도전막(310a) 및 상기 도전막(310b) 사이에 있는 다층 막(380)의 영역에서의 거리는 채널 길이로서 불리운다. 채널 영역은 상기 도전막(304a)과 중첩하며 상기 도전막(310a) 및 상기 도전막(310b) 사이에 끼워 넣어지는 상기 다층 막(380)의 영역을 나타낸다. 채널은 전류가 주로 상기 채널 영역에서 흐르는 영역을 나타낸다. 또한, 상기 채널 형성 영역은 채널 영역을 포함하며 여기에서 상기 다층 막(380)에 대응한다.
여기에서, 상기 다층 막(380)은 도 21의 (B)를 참조하여 상세히 설명된다.
도 21의 (B)는 도 21의 (A)에서 파선에 의해 둘러싸여진 다층 막(380)의 영역의 확대도이다. 상기 다층 막(380)은 산화물 반도체막(380a) 및 산화물 막(380b)을 포함한다.
상기 산화물 반도체막(380a)은 바람직하게는 적어도 인듐(In), 아연(Zn), 및 M(M은 Al, Ga, Y, Zr, Sn, La, Ce, 또는 Hf와 같은 금속이다)을 포함하는 In-M-Zn 산화물에 의해 표현된 막을 포함한다. 상기 실시예들에 설명된 상기 산화물 반도체막들(308a 및 308b)을 위해 사용될 수 있는 상기 산화물 반도체 재료들, 형성 방법 등이 상기 산화물 반도체막(380a)의 것들을 위해 참조될 수 있다.
상기 산화물 막(380b)은 상기 산화물 반도체막(380a)에 포함된 하나 이상의 종류들의 원소들을 포함한다. 상기 산화물 막(380b)의 전도대의 최하부에서의 에너지는 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상, 또는 0.15 eV 이상 및 2 eV 이하, 1 eV 이하, 0.5 eV 이하, 또는 0.4 eV 이하만큼 상기 산화물 반도체막(380a)의 것보다 진공 준위에 더 가깝게 위치된다. 이 경우에, 전기장이 게이트로서 기능하는 상기 도전막(304a)에 인가될 때, 채널은 상기 다층 막(380)에서의 전도대의 최하부에서 최저 에너지를 가진 상기 산화물 반도체막(380a)에서 형성된다. 다시 말해서, 상기 산화물 막(380b)은 상기 산화물 반도체막(380a) 및 상기 절연막(306) 사이에 위치되며, 그에 의해 상기 트랜지스터의 채널은 상기 절연막(312)과 접하지 않은 상기 산화물 반도체막(380a)에서 형성될 수 있다.
상기 산화물 막(380b)이 상기 산화물 반도체막(380a)에 포함된 하나 이상의 원소들을 포함하기 때문에, 계면 산란은 상기 산화물 반도체막(380a) 및 상기 산화물 막(380b) 사이에서의 계면에서 발생할 가능성이 적다. 따라서, 캐리어들의 전달은 상기 산화물 반도체막(380a) 및 산화물 막(380b) 사이에서 억제되지 않으며, 트랜지스터의 전계-효과 이동도에서의 증가를 야기한다. 게다가, 계면 상태는 상기 산화물 반도체막(380a) 및 상기 산화물 막(380b) 사이에서 형성될 가능성이 적다. 계면 상태가 상기 산화물 막(380b) 및 상기 산화물 반도체막(380a) 사이에서의 계면에서 형성된다면, 상기 계면은 채널로서 작용하며 상이한 임계 전압을 가진 제 2 트랜지스터가 형성될 수 있으며 상기 트랜지스터의 겉보기 임계 전압은 달라질 수 있다. 따라서, 상기 산화물 막(380b)을 갖고, 임계 전압과 같은, 상기 트랜지스터들의 전기적 특성들에서의 변화들이 감소될 수 있다.
상기 산화물 막(380b)으로서, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, 또는 Hf와 같은 금속이다)에 의해 표현되며 상기 산화물 반도체막(380a)에서의 것보다 원자 비에서 보다 많은 양의 M을 포함하는 산화물 막이 사용된다. 구체적으로, 원자 비에서 상기 산화물 막(380b)에서의 상기 원소들 중 임의의 것의 양은 원자비로 상기 산화물 반도체막(380a)에서의 것의 1.5배 이상, 바람직하게는 2배 이상, 보다 바람직하게는 3배 이상이다. 상기 원소들 중 임의의 것은 인듐보다 산소에 더 강하게 결합되며, 따라서 상기 산화물 막에서의 산소 결핍의 발생을 억제할 수 있다. 다시 말해서, 상기 산화물 막(380b)은 산소 결핍들이 상기 산화물 반도체막(380a)에서보다 발생될 가능성이 적은 산화물 막이다.
즉, 상기 산화물 반도체막(380a) 및 상기 산화물 반도체막(380b)의 각각이 적어도 인듐, 아연, 및 M(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, 또는 Hf와 같은 금속이다)을 포함한 In-M-Zn 산화물이고, 상기 산화물 막(380b)에서의 In 대 M 및 Zn의 원자 비는 x1:y1:z1이며, 상기 산화물 반도체막(380a)에서의 In 대 M 및 Zn의 원자 비는 x2:y2:z2일 때, y1/x1은 바람직하게는 y2/x2보다 크다. y1/x1은 y2/x2의 1.5배 이상, 바람직하게는 2배 이상, 보다 바람직하게는 3배 이상이다. 이때, y1이 상기 산화물 반도체막(380b)에서 x1 이상일 때, 트랜지스터는 안정된 전기적 특성들을 가질 수 있다. 그러나, y1이 x1의 3배 이상일 때, 트랜지스터의 전계-효과 이동도는 감소되며; 따라서 y1은 바람직하게는 x1의 3배보다 작다.
상기 산화물 반도체막(380a)이 In-M-Zn 산화물일 때, In 대 M의 원자 비는 바람직하게는 다음과 같다: In의 비율은 25 원자% 이상이며 M의 비율은 75 원자% 미만이고; 보다 바람직하게는, In의 비율은 34 원자% 이상이며 M의 비율은 66 원자% 미만이다. 상기 산화물 막(380b)이 In-M-Zn 산화물일 때, In 및 M의 원자 비에서, In의 비율은 50 원자% 미만이며 M의 비율은 50 원자% 이상임이 바람직하며, In 및 M의 원자 비에서, In의 비율은 25 원자% 미만이며 M의 비율은 75 원자% 이상임이 보다 바람직하다.
상기 산화물 반도체막(380a) 및 상기 산화물 막(380b)에 대해, 인듐, 아연, 및 갈륨을 포함한 산화물 반도체들이 사용될 수 있다. 구체적으로, 상기 산화물 반도체막(380a)은 In 대 Ga 및 Zn의 원자 비가 1:1:1인 In-Ga-Zn 산화물, In 대 Ga 및 Zn의 원자 비가 3:1:2인 In-Ga-Zn 산화물, 또는 상기 원자 비들 중 임의의 것의 부근의 조성을 가진 금속 산화물 타깃을 사용하여 형성될 수 있다. 상기 산화물 막(380b)은 In 대 Ga 및 Zn의 원자 비가 1:3:2인 In-Ga-Zn 산화물, In 대 Ga 및 Zn의 원자 비가 1:3:4인 In-Ga-Zn 산화물, In 대 Ga 및 Zn의 원자 비가 1:6:2인 In-Ga-Zn 산화물, In 대 Ga 및 Zn의 원자 비가 1:6:4인 In-Ga-Zn 산화물, In 대 Ga 및 Zn의 원자 비가 1:6:10인 In-Ga-Zn 산화물, In 대 Ga 및 Zn의 원자 비가 1:9:6인 In-Ga-Zn 산화물, 또는 상기 원자 비들 중 임의의 것의 부근의 조성을 가진 금속 산화물 타깃을 사용하여 형성될 수 있다.
상기 산화물 반도체막(380a)의 두께는 3 nm에서 200 nm까지, 바람직하게는 3 nm에서 100 nm까지, 보다 바람직하게는 3 nm에서 50 nm까지이다. 상기 산화물 막(380b)의 두께는 3 nm에서 100 nm까지, 바람직하게는 3 nm에서 50 nm까지이다.
다음으로, 상기 다층 막(380)의 밴드 구성은 도 21의 (C) 및 (D)를 참조하여 설명된다.
예를 들면, 상기 산화물 반도체막(380a)은 3.15 eV의 에너지 갭을 가진 In-Ga-Zn 산화물을 사용하여 형성되며, 상기 산화물 막(380b)은 3.5 eV의 에너지 갭을 가진 In-Ga-Zn 산화물을 사용하여 형성된다. 상기 에너지 갭은 분광 타원해석기(HORIBA JOBIN YVON S.A.S에 의해 제조된 UT-300)를 사용하여 측정될 수 있다는 것을 주의하자.
상기 산화물 반도체막(380a) 및 상기 산화물 막(380b)의 진공 준위들 및 가전자대들(또한 이온화 전위로서 불리우는)의 최상부들 사이에서의 에너지 갭들은 각각 8 eV 및 8.2 eV이다. 상기 진공 준위 및 상기 가전자대의 최상부 사이에서의 에너지 차이는 자외선 광전자 분광법(UPS) 디바이스(ULVAC-PHI, Inc.에 의해 제조된 VersaProbe)를 사용하여 측정될 수 있다는 것을 주의하자.
따라서, 상기 산화물 반도체막(380a) 및 상기 산화물 막(380b)의 상기 진공 준위들 및 전도대들(또한 전자 친화도로서 불리우는)의 최하위들 사이에서의 에너지 갭들은 각각 4.85 eV 및 4.7 eV이다.
도 21의 (C)는 다층 막(380)의 밴드 구성의 일 부분을 개략적으로 예시한다. 여기에서, 실리콘 산화물 막들이 상기 다층 막(380)과 접하여 제공되는 구성이 설명된다. 도 21의 (C)에서, EcI1은 실리콘 산화물 막에서 전도대의 최하부의 에너지를 나타내고, EcS1은 상기 산화물 반도체막(380a)에서의 전도대의 최하부의 에너지를 나타내고; EcS2는 상기 산화물 막(380b)에서의 전도대의 최하부의 에너지를 나타내며; EcI2는 실리콘 산화물 막에서의 전도대의 최하부의 에너지를 나타낸다. 뿐만 아니라, EcI1은 도 21의 (A)에서의 절연막(306)에 대응하며, EcI2는 도 21의 (A)에서의 절연막(312)에 대응한다.
도 21의 (C)에서 도시되는 바와 같이, 상기 산화물 반도체막(380a) 및 상기 산화물 막(380b) 사이에서의 계면에서 배리어는 없으며, 전도대의 최하부의 에너지는 평활하게 변경된다. 다시 말해서, 상기 전도대의 최하부의 에너지 레벨은 계속해서 변경된다. 이것은 상기 다층 막(380)이 상기 산화물 반도체막(380a)에 포함된 원소를 포함하며 산소가 상기 산화물 반도체막(380a) 및 상기 산화물 막(380b) 사이에서 전달되기 때문이며, 따라서 혼합 층이 형성된다.
도 21의 (C)에 도시되는 바와 같이, 상기 다층 막(380)에서 상기 산화물 반도체막(380a)이 우물(well)로서 작용하며 상기 다층 막(380)을 포함한 트랜지스터의 채널 영역은 상기 산화물 반도체막(380a)에 형성된다. 상기 다층 막(380)의 전도대의 최하부의 에너지가 연속해서 변경되기 때문에, 상기 산화물 반도체막(380a) 및 상기 산화물 막(380b)은 연속적인 접합을 만든다고 말하여질 수 있음을 주목해야 한다.
불순물들 또는 결함들로 인한 트랩 준위들이 상기 산화물 막(380b) 및 상기 절연막(312) 사이에서의 계면의 부근에 형성될 수 있지만, 상기 산화물 반도체막(380a)은 도 21의 (C)에 도시된 바와 같이 상기 산화물 막(380b)의 존재 덕분에 상기 트랩 준위들로부터 떨어질 수 있다. 그러나, EcS1 및 EcS2 사이에서의 에너지 차이가 작을 때, 상기 산화물 반도체막(380a)에서의 전자는 에너지 차이를 뛰어넘어 상기 트랩 준위에 도달할 수 있다. 전자가 상기 트랩 준위에 의해 캡처되어 상기 절연막과의 계면에서 음의 전하를 생성하므로, 상기 트랜지스터의 임계 전압은 양의 측면으로 시프트된다. 그러므로, 트랜지스터의 임계 전압에서의 변화가 방지되며 안정된 전기적 특성들이 획득되기 때문에, EcS1 및 EcS2 사이에서의 에너지 차이가 0.1 eV 이상, 보다 바람직하게는 0.15 eV 이상인 것이 바람직하다.
도 21의 (D)는 도 21의 (C)에 도시된 밴드 구성의 변형인, 다층 막(380)의 밴드 구성의 일 부분을 개략적으로 예시한다. 여기에서, 실리콘 산화물 막들이 상기 다층 막(380)과 접하여 제공되는 구성이 설명된다. 도 21의 (D)에서, EcI1은 상기 실리콘 산화물 막에서의 전도대의 최하부의 에너지를 나타내고; EcS1은 상기 산화물 반도체막(380a)에서의 전도대의 최하부의 에너지를 나타내며; EcI2는 상기 실리콘 산화물 막에서의 전도대의 최하부의 에너지를 나타낸다. 뿐만 아니라, EcI1은 도 21의 (A)에서의 절연막(306)에 대응하며, EcI2는 도 21의 (A)에서의 절연막(312)에 대응한다.
도 21의 (A)에 예시된 트랜지스터에서, 상기 다층 막(380)의 상부 부분, 즉, 산화물 막(380b)이 상기 도전막들(310a 및 310b)의 형성시 에칭될 수 있다. 그러나, 상기 산화물 반도체막(380a) 및 상기 산화물 막(380b)의 혼합 층은 상기 산화물 막(380b)의 형성시 상기 산화물 반도체막(380a)의 최상부 표면상에 형성되기 쉽다.
예를 들면, 상기 산화물 반도체막(380a)은 In 대 Ga 및 Zn의 원자 비가 1:1:1인 금속 산화물 타깃의 사용으로 형성된 In-Ga-Zn 산화물 또는 In 대 Ga 및 Zn의 원자 비가 3:1:2인 In-Ga-Zn 산화물이며, 상기 산화물 막(380b)이 In 대 Ga 및 Zn의 원자 비가 1:3:2인 금속 산화물 타깃을 갖고 형성된 In-Ga-Zn 산화물 또는 In 대 Ga 및 Zn의 원자 비가 1:6:4인 In-Ga-Zn 산화물일 때, 상기 산화물 막(380b)에서의 Ga 함량은 상기 산화물 반도체막(380a)에서의 것보다 높다. 따라서, GaOx 층 또는 Ga 함량이 상기 산화물 반도체막(380a)에서의 것보다 높은 혼합 층이 상기 산화물 반도체막(380a)의 최상부 표면상에 형성될 수 있다.
이러한 이유로, 상기 산화물 막(380b)이 에칭될지라도, EcI2 측면 상에서의 EcS1의 전도대의 최하부의 에너지는 증가되며 따라서 도 21의 (D)에 도시된 밴드 구성이 획득될 수 있다.
도 21의 (D)에 도시된 밴드 구성에서처럼, 채널 영역의 단면의 관찰 시, 단지 상기 다층 막(380)에서의 산화물 반도체막(380a)만이 몇몇 경우들에서 분명하게 관찰된다. 그러나, 상기 산화물 반도체막(380a)보다 더 많은 Ga를 포함하는 혼합 층이 사실상 상기 산화물 반도체막(380a) 위에 형성되며, 따라서 상기 혼합 층은 제 1.5 층으로서 간주될 수 있다. 상기 혼합 층은, 예를 들면, 상기 다층 막(380)에 포함된 원소들이 EDX 분석에 의해 측정될 때, 상기 혼합 층이 상기 산화물 반도체막(380a)의 상부 부분에서의 조성을 분석함으로써 확인될 수 있다는 것을 주의하자. 상기 혼합 층은, 예를 들면, 상기 산화물 반도체막(380a)의 상부 부분에서의 조성에서의 Ga 함량이 상기 산화물 반도체막(380a)에서의 Ga 함량보다 큰 방식으로 확인될 수 있다.
이 실시예에서, 상기 다층 막(380)은 상기 산화물 반도체막(380a) 및 상기 산화물 막(380b)이 예로서 적층되는 2-층 구성을 갖지만, 이 예는 본 발명을 제한하지 않으며 3개 이상의 층들의 적층 구성이 이용될 수 있다. 예를 들면, 3-층 구성로서, 또 다른 층이 상기 다층 막(380) 아래에, 즉 상기 산화물 반도체막(380a) 아래에 제공될 수 있다. 상기 산화물 반도체막(380a) 아래의 막으로서, 예를 들면, 상기 산화물 막(380b)과 유사한 막이 도포될 수 있다.
이 실시예에 설명된 구성은 다른 실시예들에서의 임의의 구성와 적절하게 조합하여 사용될 수 있다.
(실시예 6)
이 실시예에서, 상기 실시예들에 설명된 상기 반도체 장치에 포함된 상기 산화물 반도체막 및 상기 광-투과성 도전막이 설명된다. 상기 광-투과성 도전막은 상기 산화물 반도체막과 동시에 형성되며 도 3에서의 광-투과성 도전막(308c)과 같은, 질화 절연막과 접함으로써 높은 도전율을 가진 막이다.
상기 산화물 반도체막 및 상기 광-투과성 도전막은 비정질 산화물 반도체, 단결정 산화물 반도체, 및 다결정 산화물 반도체 중 임의의 것을 사용하여 형성될 수 있다. 대안적으로, 상기 산화물 반도체막 및 상기 광-투과성 도전막은 결정 부분(CAAC-OS)을 포함한 산화물 반도체를 사용하여 형성될 수 있다.
상기 CAAC-OS 막은 복수의 결정 부분들을 포함한 산화물 반도체막들 중 하나이며, 결정 부분들의 대부분은 각각 일 측면이 100 nm 미만인 입방체 내에 들어간다. 따라서, CAAC-OS 막에 포함된 결정 부분이 일 측면이 10 nm 미만, 5 nm 미만, 또는 3 nm 미만인 입방체 내에 들어가는 경우가 있다. CAAC-OS 막의 결함 상태들의 밀도는 미결정 산화물 반도체막의 것보다 낮다. 상기 CAAC-OS 막은 이하에 상세히 설명된다.
CAAC-OS 막의 투과 전자 현미경(TEM) 이미지에서, 결정 부분들 사이에서의 경계, 즉 입자 경계는 명확히 관찰되지 않는다. 따라서, CAAC-OS 막에서, 입자 경계로 인한 전자 이동도에서의 감소는 발생할 가능성이 적다.
샘플 표면에 실질적으로 평행한 방향으로 관찰된 CAAC-OS 막의 TEM 이미지(단면 TEM 이미지)에 따르면, 금속 원자들은 결정 부분들에서 계층 방식으로 배열된다. 각각의 금속 원자 층은 CAAC-OS 막이 형성되는 표면(이후 CAAC-OS 막이 형성되는 표면은 형성 표면으로서 불리운다) 또는 상기 CAAC-OS 막의 최상부 표면이 반영된 형태를 가지며, 상기 CAAC-OS 막의 최상부 표면 또는 형성 표면에 평행하게 배열된다.
다른 한편으로, 상기 샘플 표면에 실질적으로 수직 방향으로 관찰된 CAAC-OS 막의 TEM 이미지(평면 TEM 이미지)에 따르면, 금속 원자들은 결정 부분들에서 삼각형 또는 6각형 구성으로 배열된다. 그러나, 상이한 결정 부분들 사이에서의 금속 원자들의 배열의 규칙성은 없다.
상기 단면 TEM 이미지 및 상기 평면 TEM 이미지의 결과들로부터, 배향이 상기 CAAC-OS 막에서의 결정 부분들에서 발견된다.
CAAC-OS 막은 X-선 회절(XRD) 장치를 갖고 구성 분석의 대상이 된다. 예를 들면, InGaZnO4 결정을 포함한 CAAC-OS 막이 아웃-오브-플레인(out-of-plane) 방법에 의해 분석될 때, 회절 각(2θ)이 약 31°일 때 피크가 빈번하게 나타난다. 이러한 피크는 InGaZnO4 결정의 (009) 평면으로부터 도출되며, 이것은 CAAC-OS 막에서의 결정들이 c-축 배향을 가지며, 상기 c-축들은 상기 CAAC-OS 막의 최상부 표면 또는 형성 표면에 실질적으로 수직 방향으로 배향됨을 나타낸다.
다른 한편으로, 상기 CAAC-OS 막이 X-선이 상기 c-축에 실질적으로 수직 방향으로 샘플에 들어가는 인-플레인(in-plane) 방법에 의해 분석될 때, 피크는 2θ가 약 56°일 때 빈번하게 나타난다. 이러한 피크는 InGaZnO4 결정의 (110) 평면으로부터 도출된다. 여기에서, 분석(φ 스캔)은 상기 샘플이 약 56°에서 고정된 2θ를 갖고 축(φ 축)으로서 샘플 표면의 법선 벡터 주위에서 회전되는 상태들 하에서 수행된다. 상기 샘플이 InGaZnO4의 단-결정 산화물 반도체막인 경우에, 6개의 피크들이 나타난다. 상기 6개의 피크들은 (110) 평면과 등가의 결정 평면들로부터 도출된다. 다른 한편으로, CAAC-OS 막의 경우에, 피크는 φ 스캔이 약 56°에서 고정된 2θ를 갖고 수행될 때조차 명확하게 관찰되지 않는다.
상기 결과들에 따르면, c-축 배향을 가진 CAAC-OS 막에서, a-축들 및 b-축들의 방향들이 결정 부분들 사이에서 상이한 동안, c-축들은 형성 표면의 법선 벡터 또는 최상부 표면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 계층 방식으로 배열되며 단면 TEM 이미지에서 관찰되는 각각의 금속 원자 층은 결정의 a-b 평면에 평행한 평면에 대응한다.
결정 부분은 CAAC-OS 막의 증착과 동시에 형성되거나 또는 열 처리와 같은 결정화 처리를 통해 형성된다는 것을 주의하자. 상기 설명된 바와 같이, 결정의 c-축은 형성 표면의 법선 벡터 또는 최상부 표면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들면, CAAC-OS 막의 형태가 에칭 등에 의해 변경되는 경우에, c-축은 CAAC-OS 막의 최상부 표면의 법선 벡터 또는 형성 표면의 법선 벡터에 반드시 평행하는 것은 아닐 수 있다.
뿐만 아니라, CAAS-OS 막에서의 결정도는 반드시 균일한 것은 아니다. 예를 들면, CAAC-OS 막을 이끄는 결정 성장이 상기 막의 최상부 표면의 부근으로부터 발생하는 경우에, 상기 최상부 표면의 부근에서의 결정도는 몇몇 경우들에서 형성 표면의 부근에서의 것보다 높다. 뿐만 아니라, 불순물이 CAAC-OS 막에 부가될 때, 상기 불순물이 부가되는 영역에서의 결정도는 변경되며, 상기 CAAC-OS 막에서의 결정도는 영역들에 의존하여 달라진다.
InGaZnO4 결정을 가진 CAAC-OS 막이 아웃-오브-플레인 방법에 의해 분석될 때, 약 31°에서의 2θ의 피크 외에, 2θ의 피크는 또한 약 36°에서 관찰될 수 있음을 주목해야 한다. 약 36°에서의 2θ의 피크는 어떤 c-축 배향도 갖지 않는 결정이 상기 CAAC-OS 막의 부분에 포함됨을 나타낸다. 상기 CAAC-OS 막에서, 2θ의 피크는 약 31°에서 나타나며 2θ의 피크는 약 36°에서 나타나지 않는 것이 바람직하다.
본 명세서에서, 단순 용어, "수직"은 85°에서 95°까지의 범위를 포함한다. 또한, 단순 용어, "평행"은 -5°에서 5°까지의 범위를 포함한다.
상기 CAAC-OS에서, 결정 부분들의 분포는 반드시 균일하지는 않다. 예를 들면, 상기 CAAC-OS의 형성 프로세스에서, 결정 성장이 상기 산화물 반도체막의 표면 측면으로부터 발생하는 경우에, 상기 산화물 반도체막의 표면의 부근에서의 결정 부분들의 비율은 상기 산화물 반도체막이 몇몇 경우들에서 형성되는 표면의 부근에서의 것보다 높다. 뿐만 아니라, 불순물이 상기 CAAC-OS에 부가될 때, 상기 불순물이 부가되는 영역에서의 결정 부분은 몇몇 경우들에서 비정질이 된다. 따라서, 상기 CAAC-OS에서의 불순물들(통상적인 예로서 실리콘 또는 탄소)의 농도가 2.5×1021 원자/㎤ 이하일 때, 높은 결정도를 가진 CAAC-OS가 형성될 수 있다.
<CAAC-OS 막의 국소 준위>
산화물 반도체막으로서 CAAC-OS 막의 국소화 준위가 설명된다. 여기에서, 일정 광전류 방법(CPM)에 의한 CAAC-OS 막의 측정 결과들이 설명된다.
첫 번째로, CPM 측정의 대상이 된 샘플의 구성이 설명된다.
상기 측정 샘플은 유리 기판 위에 제공된 CAAC-OS 막, 상기 CAAC-OS 막과 접하는 전극들의 쌍, 및 상기 CAAC-OS 막 및 상기 전극들의 쌍을 커버하는 절연막을 포함한다.
다음으로, 상기 측정 샘플에 포함된 상기 CAAC-OS 막을 형성하기 위한 방법이 설명된다.
상기 CAAC-OS 막은 다음의 조건들 하에서 스퍼터링 방법에 의해 형성되었다: In-Ga-Zn-산화물 타깃(In:Ga:Zn = 1:1:1 [원자비])인 금속 산화물 타깃이 사용되었고; 30 sccm의 유량을 가진 아르곤 가스 및 15 sccm의 유량을 가진 산소 가스가 증착 가스로서 사용되었고; 압력이 0.4 Pa이었고; 기판 온도는 400℃이었고; 0.5 kW의 DC 전력이 공급되었다. 그 후, 1시간 동안 질소 분위기에서 450℃에서의 열 처리가 수행되었으며 그 후 1시간 동안 산소 분위기에서 450℃에서의 열 처리가 상기 CAAC-OS 막에 포함된 수소를 방출하며 상기 CAAC-OS 막에 산소를 공급하기 위해 수행되었다.
다음으로, CAAC-OS막을 포함한 측정 샘플은 CPM 측정의 대상이 되었다. 구체적으로, 단자들 사이에서의 샘플의 표면이 조사되는 광의 양은, 전압이 상기 CAAC-OS 막과 접하여 제공되는 제 1 전극 및 제 2 전극 사이에 인가되는 상태에서 광전류 값이 일정하게 유지되도록 조정되며, 그 후 흡수 계수는 의도된 파장 범위에서 조사 광의 양으로부터 산출된다.
도 31에 도시된 흡수 계수는 측정 샘플의 CPM 측정에 의해 획득된 흡수 계수로부터 밴드 테일로 인한 흡수 계수를 제거함으로써 획득되었다. 즉, 결함들로 인한 흡수 계수들이 도 31에 도시된다. 도 31에서, 수평 축은 흡수 계수를 나타내며, 수직 축은 광자 에너지를 나타낸다. 상기 CAAC-OS 막의 상기 전도대의 최하부 및 가전자대의 최상부는, 도 31에서의 수직 축 상에서, 각각 0 eV 및 3.15 eV로 설정된다. 도 31에서의 곡선은 상기 흡수 계수 및 광자 에너지 사이에서의 관계를 나타내며, 이것은 결함 준위들에 대응한다.
도 31에서의 곡선에서, 결함 준위들로 인한 흡수 계수는 5.86×10-4 cm-1이다. 즉, CAAC-OS 막에서, 결함 준위들로 인한 흡수 계수는 1×10-3 /cm 미만, 바람직하게는 1×10-4 /cm 미만이며; 따라서 CAAC-OS 막은 낮은 밀도의 결함 준위들을 가진 막이다.
상기 CAAC-OS막의 막 밀도는 X-선 반사율계(XRR)에 의해 측정되었다. 상기 CAAC-OS 막의 막 밀도는 6.3 g/㎤이었다. 즉, 상기 CAAC-OS 막은 높은 막 밀도를 가진 막이다.
<CAAC-OS 막의 전자 회절 패턴의 관찰 결과들>
다음으로, CAAC-OS 막의 전자 회절 패턴들의 관찰 결과들이 설명된다.
이 실시예에 사용된 CAAC-OS 막은 산소를 포함한 증착 가스 및 In-Ga-Zn 산화물(In:Ga:Zn = 1:1:1의 원자비를 가진)의 금속 산화물 타깃을 사용하여 스퍼터링 방법에 의해 형성되는 In-Ga-Zn 산화물 막이다.
도 38은 CAAC-OS 막의 단면 투과 전자 현미경(TEM) 이미지이다. 도 39는 전자 회절을 사용하여 도 38에서 포인트들(1 내지 4)의 측정에 의해 획득된 전자 회절 패턴들을 도시한다.
도 38에 도시된 단면 TEM 이미지는 300 kV의 가속 전압 및 2,000,000 배의 배율에서 투과 전자 현미경(Hitachi High-Technologies Corporation에 의해 제조된 "H-9000NAR")을 갖고 취해졌다. 도 39에 도시된 상기 전자 회절 패턴들은 200 kV의 가속 전압 및 약 1 nmφ 및 약 50 nmφ의 빔 직경들에서 투과 전자 현미경(Hitachi High-Technologies Corporation에 의해 제조된 "HF-2000")을 갖고 획득되었다. 10 nmφ 이하의 빔 직경을 가진 전자 회절은 몇몇 경우들에서 특히 나노빔 전자 회절로서 불리운다는 것을 주의하자. 뿐만 아니라, 약 1nmφ의 빔 직경을 가진 전자 회절의 측정 면적은 5 nmφ 이상 및 10 nmφ 이하이다.
도 38에 도시된 포인트 1(막의 표면 측면), 포인트 2(막의 중심), 및 포인트 3(막의 기저 측면)의 전자 회절 패턴들은 각각 도 39의 (A), (B) 및 (C)에 대응하며, 약 1 nmφ의 전자-빔 직경을 갖고 획득된다. 도 38에 도시된 포인트 4(전체 막)에서의 전자 회절 패턴은 도 39의 (D)에 대응하며 약 50 nmφ의 전자-빔 직경을 갖고 획득된다.
스팟들(밝은 포인트들)에 의해 형성된 패턴은 포인트 1(막의 표면 측면 상에서) 및 포인트 2(막의 중심)의 전자 회전 패턴들의 각각에서 관찰되며, 약간 깨진 패턴은 포인트 3(막의 기저 측면 상에서)에서 관찰된다. 이것은 결정 상태가 CAAC-OS 막에서 두께 방향에서 달라진다는 것을 나타낸다. 스팟들(밝은 포인트들)에 의해 형성된 패턴은 포인트 4(전체 막)에서 관찰되며, 이것은 전체 막이 CAAC-OS 막 또는 CAAC-OS 막을 포함한 막임을 나타낸다는 것을 주의하자.
도 40은 도 38에서 포인트 1(막의 표면 측면 상에서)의 부근에서의 일 부분의 확대도이다. 도 40에서, 상기 CAAC-OS 막의 배향을 도시하는 명확한 격자 이미지가 층간 절연막인 SiON 막과의 계면으로 연장된다.
도 41은 도 38에서 단면 TEM 이미지를 위해 사용된 CAAC-OS 막과 상이한 CAAC-OS 막의 단면 TEM 사진 및 X-선 회절 스펙트럼이다. CAAC-OS 막은 변형들을 가질 수 있으며, 결정 구성요소를 나타내는 피크 A는 도 41의 (B)에 도시되는 바와 같이 2θ=31°주위에서 나타나지만, 피크는 몇몇 경우들에서 명확하게 나타나지 않는다.
도 42는 1 nmφ, 20 nmφ, 50 nmφ, 및 70 nmφ의 전자-빔 직경들을 가진 CAAC-OS에서의 영역들에서 전자 회절의 결과들을 도시한다. 상기 영역들은 도 41의 (A)에서 동심 원들에 의해 나타내어진다. 1 nmφ의 전자-빔 직경의 경우에, 명확한 스팟들(밝은 포인트들)에 의해 형성된 패턴은 도 39의 (A) 및 도 39의 (B)에서처럼 관찰될 수 있다. 전자-빔 직경이 증가됨에 따라, 스팟들(밝은 포인트들)은 명확하지 않게 되지만 회절 패턴은 관찰될 수 있으며; 그러므로 전체 막은 CAAC-OS 막 또는 CAAC-OS 막을 포함한 막이다.
도 43은 450℃에서의 어닐링 후 획득되는, 도 41의 (A)에서의 단면 TEM 관찰을 위해 사용된 CAAC-OS 막의 단면 TEM 이미지 및 X-선 회절 스펙트럼이다.
도 44는 1 nmφ, 20 nmφ, 50 nmφ, 및 70 nmφ의 전자-빔 직경들을 가진 CAAC-OS 막에서의 영역들에서 전자 회절의 결과들을 도시한다. 상기 영역들은 도 43의 (A)에서 동심원들에 의해 나타내어진다. 1 nmφ의 전자-빔 직경의 경우에, 명확한 스팟들(밝은 포인트들)에 의해 형성된 패턴은 도 42에 도시된 결과들에서처럼 관찰될 수 있다. 전자-빔 직경이 증가됨에 따라, 스팟들(밝은 포인트들)은 명확하지 않게 되지만 회절 패턴은 관찰될 수 있으며; 그러므로 전체 막은 CAAC-OS 막 또는 CAAC-OS 막을 포함한 막이다.
도 45는 도 38의 단면 TEM 이미지 및 도 41의 (A)의 단면 TEM 관찰을 위해 사용된 CAAC-OS 막과 상이한 CAAC-OS 막의 단면 TEM 이미지 및 X-선 회절 스펙트럼이다. 상기 CAAC-OS 막은 변형들을 가지며, 도 45의 (B)에 도시되는 바와 같이, 약 2θ=31°의 결정 구성요소를 나타내는 피크 A뿐만 아니라, 스피넬 결정 구성로부터 도출되는 피크 B가 몇몇 경우들에서 나타난다.
도 46은 1 nmφ, 20 nmφ, 50 nmφ, 및 90 nmφ의 전자-빔 직경들을 가진 CAAC-OS 막에서의 영역들에서 전자 회절의 결과들을 도시한다. 상기 영역들은 도 45의 (A)에서 동심원들에 의해 나타내어진다. 1 nmφ의 전자-빔 직경의 경우에, 명확한 스팟들(밝은 포인트들)에 의해 형성된 패턴이 관찰될 수 있다. 전자-빔 직경이 증가됨에 따라, 스팟들(밝은 포인트들)은 명확하지 않게 되지만 회절 패턴은 관찰될 수 있다. 뿐만 아니라, 90 nmφ의 빔 직경의 경우에, 보다 명확한 스팟들(밝은 포인트들)이 관찰될 수 있다. 따라서, 전체 막은 CAAC-OS 막 또는 CAAC-OS 막을 포함한 막이다.
<CAAC-OS를 형성하기 위한 방법>
상기 CAAC-OS에 포함된 결정 부분들의 c-축들이 상기 CAAC-OS가 형성되는 표면의 법선 벡터 또는 상기 CAAC-OS의 표면의 법선 벡터와 평행한 방향으로 배향되기 때문에, 상기 c-축들의 방향들은 상기 CAAC-OS의 형태(상기 CAAC-OS가 형성되는 표면의 단면 형태 또는 상기 CAAC-OS의 표면의 단면 형태)에 의존하여 서로 상이할 수 있다. 상기 결정 부분은 막 형성에 의해 또는 막 형성 후 열 처리와 같은 결정화를 위한 처리를 수행함으로써 형성된다.
CAAC-OS를 형성하기 위한 3가지 방법들이 있다.
제 1 방법은, 산화물 반도체막에서, c-축들이 상기 산화물 반도체막이 형성되는 표면의 법선 벡터 또는 상기 산화물 반도체막의 표면의 법선 벡터와 평행한 방향으로 배향되는 결정 부분들을 형성하기 위해 100℃ 내지 450℃의 범위에서의 온도에서 상기 산화물 반도체막을 형성하는 것이다.
제 2 방법은 작은 두께를 가진 산화물 반도체막을 형성하고, 그 후 상기 산화물 반도체막에서, 상기 c-축들이 상기 산화물 반도체막이 형성되는 표면의 법선 벡터 또는 상기 산화물 반도체막의 표면의 법선 벡터와 평행한 방향으로 배향되는 결정 부분들을 형성하기 위해 200℃ 내지 700℃의 범위에서의 온도에서 그것을 가열하는 것이다.
제 3 방법은 작은 두께를 가진 제 1 산화물 반도체막을 형성하며, 그 후 200℃ 내지 700℃의 범위에서의 온도에서 그것을 가열하고, 상기 제 2 산화물 반도체막에서, 상기 c-축들이 상기 제 2 산화물 반도체막이 형성되는 표면의 법선 벡터 또는 상기 제 2 산화물 반도체막의 최상부 표면의 법선 벡터와 평행한 방향으로 배향되는 결정 부분들을 형성하기 위해 상기 제 2 산화물 반도체막을 형성하는 것이다.
이 실시예에 설명된 구성들 등은 다른 실시예들에 설명된 구성들 등 중 임의의 것과 조합하여 적절하게 사용될 수 있다는 것을 주의하자.
(실시예 7)
이 실시예에서, 상기 실시예들에 설명된 반도체 장치에 포함된 상기 산화물 반도체막 및 상기 광-투과성 도전막이 설명된다. 상기 광-투과성 도전막은 상기 산화물 반도체막과 동시에 형성되며, 도 3에서의 상기 광-투과성 도전막(308c)과 같은, 질화 절연막과 접함으로써 높은 도전성을 갖는 막이다.
상기 산화물 반도체막 및 상기 광-투과성 도전막은 미결정 구성을 가진 산화물 반도체막을 사용하여 형성될 수 있다. 여기에서, 미결정 구성을 가진 상기 산화물 반도체막은 미결정 산화물 반도체막으로서 불리운다.
TEM을 갖고 획득된 이미지에서, 결정 부분들은 몇몇 경우들에서 미결정 산화물 반도체에서 명확하게 발견될 수 없다. 대부분의 경우들에서, 상기 미결정 산화물 반도체에서의 결정 부분은 1 nm 이상 및 100 nm 이하, 또는 1 nm 이상 및 10 nm 이하이다. 1 nm 이상 및 10 nm 이하의 크기, 또는 1 nm 이상 및 3 nm 이하의 크기를 가진 미세 결정은 구체적으로 나노결정(nc)으로서 불리운다. 나노결정을 포함한 산화물 반도체막은 nc-OS(나노결정 산화물 반도체) 막으로서 불리운다. TEM을 갖고 획득된 이미지에서, 결정 입자 경계는 몇몇 경우들에서 상기 nc-OS 막에서 명확하게 발견될 수 없다.
상기 nc-OS 막에서, 미시 영역(예를 들면, 1 nm 이상 및 10 nm 이하의 크기를 가진 영역, 특히 1 nm 이상 및 3 nm 이하의 크기를 가진 영역)은 주기적 원자 순서를 가진다. 뿐만 아니라, 상기 nc-OS 막에서의 상이한 결정 부분들 사이에서 결정 배향의 규칙성은 없으며; 따라서, 전체 막의 배향은 관찰되지 않는다. 따라서, 몇몇 경우들에서, nc-OS 막은 분석 방법에 의존하여 비정질 산화물 반도체막으로부터 구별될 수 없다. 예를 들면, 상기 nc-OS 막이 결정 부분의 것보다 큰 직경을 가진 X-선을 사용하여 XRD 장치를 갖고 아웃-오브-플레인 방법에 의한 구성 분석의 대상이 될 때, 결정 평면을 도시하는 피크는 나타나지 않는다. 뿐만 아니라, 헤일로 패턴이 결정 부분의 직경보다 큰 프로브 직경(예로서, 50 nm 이상)을 가진 전자 빔을 사용함으로써 획득된 nc-OS 막의 선택-면적 전자 회절 패턴에서 도시된다. 한편, 스팟들은 결정 부분의 직경에 가깝거나 또는 그보다 작은 프로브 직경을 가진 전자 빔을 사용함으로써 획득된 nc-OS 막의 나노빔 전자 회절 패턴에서 도시된다. 뿐만 아니라, nc-OS 막의 나노빔 전자 회절 패턴에서, 원형(링) 패턴에서 높은 휘도를 가진 영역들이 몇몇 경우들에서 도시된다. 또한 상기 nc-OS 막의 나노빔 전자 회절 패턴에서, 복수의 스팟들이 몇몇 경우들에서 링-형 영역에 도시된다.
상기 nc-OS 막은 상기 비정질 산화물 반도체막의 것보다 많은 규칙성을 가진 산화물 반도체막이며; 따라서 상기 nc-OS 막은 상기 비정질 산화물 반도체막의 것보다 낮은 밀도의 결함 준위들을 가진다. 그러나, 상기 nc-OS 막에서의 상이한 결정 부분들 사이에서 결정 배향의 규칙성은 없으며; 그러므로, 상기 nc-OS 막은 상기 CAAC-OS 막의 것보다 높은 밀도의 결함 상태들을 가진다.
<미결정 산화물 반도체막의 국소 준위>
미결정 산화물 반도체막의 국소 준위가 설명된다. 여기에서, CPM에 의한 미결정 산화물 반도체막의 측정 결과들이 설명된다.
첫 번째로, 측정 샘플의 구성이 설명된다.
상기 측정 샘플은 유리 기판 위에 제공된 미결정 산화물 반도체막, 상기 미결정 산화물 반도체막과 접하는 전극들의 쌍, 및 상기 미결정 산화물 반도체막 및 상기 전극들의 쌍을 커버하는 절연막을 포함한다.
다음으로, 상기 측정 샘플에 포함된 상기 미결정 산화물 반도체막을 형성하기 위한 방법이 설명된다.
제 1 미결정 산화물 반도체막은 다음의 조건들 하에서 스퍼터링 방법에 의해 형성되었다: In-Ga-Zn-산화물 타깃(In:Ga:Zn = 1:1:1 [원자비])인 금속 산화물 타깃이 사용되었고; 30 sccm의 유량을 가진 아르곤 가스 및 15 sccm의 유량을 가진 산소 가스가 증착 가스로서 사용되었고; 압력은 0.4 Pa이고; 상기 기판 온도는 실온이었으며; 0.5 kW의 DC 전력이 공급되었다.
상기 제 1 미결정 산화물 반도체막은 상기 제 1 미결정 산화물 반도체막에 포함된 수소를 방출하며 산소를 상기 제 1 미결정 산화물 반도체막에 공급하기 위해 1시간 동안 질소 분위기에서 450℃로 가열되었고 그 후 1시간 동안 산소 분위기에서 450℃로 가열되었으며, 따라서 제 2 미결정 산화물 반도체막이 형성되었다.
다음으로, 상기 제 1 미결정 산화물 반도체막을 포함한 측정 샘플 및 상기 제 2 미결정 산화물 반도체막을 포함한 측정 샘플은 CPM 측정의 대상이 되었다. 구체적으로, 단자들 사이에서의 측정 샘플의 표면이 조사되는 광의 양은 광전류 값이 전압이 상기 미결정 산화물 반도체막과 접하여 제공되는 전극들의 쌍 사이에서 인가되는 상태에서 일정하게 유지되며, 그 후 흡수 계수가 의도된 파장 범위에서 상기 조사 광의 양으로부터 산출되도록 조정된다.
도 32의 각각에 도시된 흡수 계수는 상기 측정 샘플들의 CPM 측정에 의해 획득된 흡수 계수로부터 밴드 테일로 인한 흡수 계수를 제거함으로써 획득되었다. 즉, 결함들로 인한 흡수 계수가 도 32에 도시된다. 도 32에서, 상기 수평 축은 흡수 계수를 나타내며, 상기 수직 축은 광자 에너지를 나타낸다. 상기 미결정 산화물 반도체막의 상기 전도대의 최하부 및 가전자대의 최상부는 도 32에서의 수직 축 상에서, 각각 0 eV 및 3.15 eV로 설정된다. 도 32에서의 각각의 곡선은 흡수 계수 및 광자 에너지 사이에서의 관계를 나타내며, 이것은 결함 준위들에 대응한다.
도 32의 (A)는 제 1 미결정 산화물 반도체막을 포함한 측정 샘플의 측정 결과들을 도시하며, 결함 준위들로 인한 흡수 계수는 5.28×10-1 cm-1이다. 도 32의 (B)는 상기 제 2 미결정 산화물 반도체막을 포함한 측정 샘플의 측정 결과들을 도시하며 결함 준위들로 인한 흡수 계수는 1.75×10-2 cm-1이다.
따라서, 상기 열 처리에 의해, 상기 미결정 산화물 반도체막에 포함된 결함들은 감소될 수 있다.
상기 제 1 미결정 산화물 반도체막 및 상기 제 2 미결정 산화물 반도체막의 막 밀도들은 X-선 반사율계(XRR)에 의해 측정되었다. 상기 제 1 미결정 산화물 반도체막의 막 밀도는 5.9 g/㎤이었으며, 상기 제 2 미결정 산화물 반도체막의 막 밀도는 6.1 g/㎤였다.
따라서, 상기 열 처리에 의해, 상기 미결정 산화물 반도체막의 막 밀도는 증가될 수 있다.
즉, 상기 미결정 산화물 반도체막에서, 상기 막 밀도가 증가됨에 따라, 상기 막에서의 결함들은 감소된다.
미결정 산화물 반도체막들의 전자 회절 패턴들이 도 47, 도 48, 도 49, 도 50, 도 51, 도 52, 및 도 53을 참조하여 설명된다.
미결정 산화물 반도체막의 10 nmφ 이하의 빔 직경을 가진 전자 회절(나노빔 전자 회절)에 의해 획득된 전자 회절 패턴은 비정질 상태를 나타내는 헤일로(halo) 패턴 또는 결정들이 특정 평면을 갖고 배향되는 결정질 상태를 나타내는 규칙성을 갖는 스팟들을 가진 패턴 중 어느 것도 아니다. 즉, 상기 미결정 산화물 반도체막은 전자 회절 패턴이 방향성을 갖지 않는 스팟들을 가진 산화물 반도체막이다.
도 47의 (A)는 미결정 산화물 반도체막의 단면 투과 전자 현미경(TEM) 이미지이다. 도 47의 (B), (C) 및 (D)는 각각 도 47의 (A)에서의 포인트들(1, 2, 3) 상에서 수행된 나노빔 전자 회절에 의해 획득된 전자 회절 패턴들을 도시한다.
도 47에서의 미결정 산화물 반도체막의 예로서, In-Ga-Zn 산화물 막이 50 nm의 두께로 석영 유리 기판 위에 형성된 샘플이 사용되었다. 도 47에 도시된 상기 미결정 산화물 반도체막은 다음의 조건들 하에서 형성되었다: 1:1:1의 원자비로 In, Ga, 및 Zn을 포함한 금속 산화물 타깃이 사용되었고, 분위기는 산소 분위기(45 sccm의 유량)이고, 압력은 0.4 Pa이고, 0.5 kW의 직류(DC) 전력이 인가되었으며, 기판 온도는 실온이었다. 그 후, 형성된 미결정 산화물 반도체막의 폭은 100 nm 이하(예로서, 40 nm±10 nm)로 감소되었으며, 단면 TEM 이미지 및 나노빔 전자 회절 패턴들이 획득되었다.
도 47의 (A)는 300 kV의 가속 전압 및 2,000,000 배의 배율에서 투과 전자 현미경(Hitachi High-Technologies Corporation에 의해 제조된 "H-9000NAR")을 갖고 취해진 미결정 산화물 반도체막의 단면 TEM 이미지이다. 도 47의 (B) 내지 (D)는 200 kV의 가속 전압에서의 투과 전자 현미경(Hitachi High-Technologies Corporation에 의해 제조된 "HF-2000")을 갖고, 약 1 nmφ의 빔 직경을 가진 나노빔 전자 회절에 의해 획득된 전자 회절 패턴들을 도시한다. 약 1 nmφ의 빔 직경을 가진 나노빔 전자 회절의 측정 면적은 5 nmφ 이상 및 10 nmφ 이하임을 주의하자.
도 47의 (B)에 도시된 바와 같이, 미결정 산화물 반도체막의 나노빔 전자 회절 패턴에서, 복수의 원주 방향으로 배열된 스팟들(밝은 포인트들)이 관찰된다. 다시 말해서, 미결정 산화물 반도체막의 패턴에서, 복수의 원주 방향으로(동심으로) 분포된 스팟들이 관찰되거나, 또는 복수의 원주 방향으로 분포된 스팟들이 복수의 동심원들을 형성한다.
두께 방향으로 미결정 산화물 반도체막의 중심 부분을 도시한 도 47의 (C)에서 및 상기 미결정 산화물 반도체막 및 상기 석영 유리 기판 사이에서의 계면의 부근을 도시한 도 47의 (D)에서, 복수의 원주 방향으로 분포된 스팟들이 도 47의 (B)에서처럼 관찰된다. 도 47의 (C)에서, 주 스팟으로부터 원주 방향으로 분포된 스팟들의 각각까지의 거리는 면 간격으로 변환될 때 3.88 /nm에서 4.93 /nm까지, 또는 0.203 nm에서 0.257 nm까지의 범위에 있다.
도 47의 (B) 내지 (D)에 도시된 나노빔 전자 회절 패턴들은 상기 미결정 산화물 반도체막이 그 표면 배향들이 랜덤하며 그것의 크기들이 서로 상이한 복수의 결정 부분들을 포함한다는 것을 나타낸다.
도 48의 (A)는 미결정 산화물 반도체막의 평면 TEM 이미지이다. 도 48의 (B)는 도 48의 (A)에서의 원에 의해 둘러싸여진 영역 상에서 수행된 선택-면적 전자 회절에 의해 획득된 전자 회절 패턴을 도시한다.
도 48에 도시된 미결정 산화물 반도체막의 예로서, In-Ga-Zn 산화물 막이 30 nm의 두께로 석영 유리 기판 위에 형성된 샘플이 사용되었다. 도 48에 도시된 상기 미결정 산화물 반도체막은 다음의 조건들 하에서 형성되었다: 1:1:1의 원자비로 In, Ga, 및 Zn을 포함한 금속 산화물 타깃이 사용되었고, 분위기는 산소 분위기(45 sccm의 유량)이고, 압력은 0.4 Pa이고, 0.5 kW의 직류(DC) 전력이 인가되었으며, 기판 온도는 실온이었다. 그 후, 샘플은 세선화되었으며, 미결정 산화물 반도체막의 평면 TEM 이미지 및 선택-면적 전자 회절 패턴이 획득되었다.
도 48의 (A)는 300 kV의 가속 전압 및 500,000 배의 배율에서 투과 전자 현미경(Hitachi High-Technologies Corporation에 의해 제조된 "H-9000NAR")을 갖고 취해진 미결정 산화물 반도체막의 평면 TEM 이미지이다. 도 48의 (B)는 300 nmφ의 선택 면적을 갖고 전자 회절에 의해 획득된 전자 회절 패턴이다. 상기 측정 면적은 전자 빔 팽창을 고려하여 300 nmφ 이상임을 주의하자.
도 48의 (B)에 도시된 바와 같이, 그것의 측정 면적이 상기 나노빔 전자 회절의 것보다 넓은 선택-면적 전자 회절에 의해 획득된 미결정 산화물 반도체막의 전자 회절 패턴은 헤일로 패턴이며, 여기에서 상기 나노빔 전자 회절에 의해 관찰된 복수의 스팟들은 관찰되지 않는다.
도 49는 도 47의 (B) 내지 (D) 및 도 48의 (B)에 도시된 전자 회절 패턴들에서의 회절 강도 분포를 개념적으로 도시한다. 도 49의 (A)는 도 47의 (B) 내지 (D)에 도시된 나노빔 전자 회절 패턴들에서의 회절 강도 분포를 도시하는 개념도이다. 도 49의 (B)는 도 48의 (B)에 도시된 선택-면적 전자 회절 패턴에서의 회절 강도 분포를 도시한 개념도이다. 도 49의 (C)는 단결정 구성 또는 다결정 구성의 전자 회절 패턴에서의 회절 강도 분포를 도시한 개념도이다.
도 49의 각각에서, 수직 축은 스팟들 등의 분포를 나타낸 전자 회절 강도(임의 단위)를 나타내며 수평 축은 주 스팟으로부터의 거리를 나타낸다.
단결정 구성 또는 다결정 구성에 대한 도 49의 (C)에서, 스팟들은 주 스팟으로부터의 특정 거리에서 관찰되며, 이것은 결정 부분들이 배향되는 평면들 사이에서의 면 간격(d 값)에 기초한다.
도 47의 (B) 내지 (D)의 각각에 도시된 바와 같이, 상기 미결정 산화물 반도체막의 나노빔 전자 회절 패턴에서 관찰된 복수의 스팟들에 의해 형성된 원주 방향 영역은 비교적 큰 폭을 가진다. 따라서, 도 49의 (A)는 이산 분포를 도시한다. 뿐만 아니라, 상기 나노빔 전자 회절 패턴에서, 명확하지 않은 스팟들에 의해 형성된 높은 휘도를 가진 영역은 동심원들 사이에서의 영역에서 관찰된다.
뿐만 아니라, 상기 미결정 산화물 반도체막의 선택-면적 전자 회절 패턴에서의 전자 회절 강도 분포는 도 49의 (B)에 도시된 바와 같이 연속적이다. 도 49의 (B)가 도 49의 (A)에 도시된 전자 회절 강도 분포를 광범위하게 관찰함으로써 획득된 결과를 근사할 수 있기 때문에, 연속적 강도 분포는 복수의 스팟들의 중첩 및 접속로부터 기인하는 것으로 고려될 수 있다.
도 49는 상기 미결정 산화물 반도체막이 그 표면 배향들이 랜덤하며 그것의 크기들이 서로 상이한 복수의 결정 부분들을 포함하며 결정 부분들이 미세하여 스팟들이 선택-면적 전자 회절 패턴에서 관찰되지 않음을 나타낸다.
상기 복수의 스팟들이 관찰되는 도 47의 (B) 내지 (D)에서, 미결정 산화물 반도체막의 폭은 50 nm 이하이다. 뿐만 아니라, 전자 빔의 직경이 1 nmφ로 감소되었기 때문에, 측정 면적은 5 nm 이상 및 10 nm 이하이다. 따라서, 상기 미결정 산화물 반도체막에 포함된 결정 부분의 직경은 50 nm 이하, 예를 들면, 10 nm 이하 또는 5 nm 이하임이 가정된다.
도 50은 석영 유리 기판의 나노빔 전자 회절 패턴을 도시한다. 상기 측정 조건들은 도 47의 (B) 내지 (D)에 도시된 전자 회절 패턴들에 대한 것들과 유사하였다.
도 50에 도시된 바와 같이, 비정질 구성을 가진 상기 석영 유리 기판의 나노빔 전자 회절 패턴은 휘도가 주 스팟으로부터 점진적으로 변경되는 특정 스팟들이 없는 헤일로 패턴이다. 이것은 상기 미결정 산화물 반도체막의 패턴에서 관찰된 것들과 같은 복수의 원주방향으로 분포된 스팟들이 전자 회절이 극히 작은 영역 상에서 수행될 때조차 비정질 구성을 가진 막의 패턴에서 관찰되지 않음을 의미한다. 이것은 도 47의 (B) 내지 (D)에서 관찰된 복수의 원주 방향 분포 스팟들이 상기 미결정 산화물 반도체막에 특별함을 나타낸다.
도 51은 그것의 직경이 약 1 nmφ로 감소되는 전자 빔을 갖고 도 47의 (A)에서의 포인트 2의 1-분 조사 후 획득된 전자 회절 패턴을 도시한다.
도 47의 (C)에 도시된 전자 회절 패턴에서처럼, 복수의 원주방향 분포 스팟들은 도 51에 도시된 전자 회절 패턴에서 관찰되며 도 47의 (C)와 큰 차이는 없다. 이것은 도 47의 (C)에 도시된 상기 전자 회절 패턴에서 관찰된 결정 부분이 상기 미결정 산화물 반도체막의 형성시 존재하였으며 상기 감소된 직경을 가진 상기 전자 빔을 통한 조사로부터 기인하지 않음을 의미한다.
도 52는 도 47의 (A)의 단면 TEM 이미지에서의 부분들의 확대 이미지들이다. 도 52의 (A)는 도 47의 (A)에서의 포인트 1(상기 미결정 산화물 반도체막의 표면)의 부근의 단면 TEM 이미지이며, 이것은 8,000,000 배의 관찰 배율에서 관찰되었다. 도 52의 (B)는 도 47의 (A)에서의 포인트 2(두께 방향으로 상기 미결정 산화물 반도체막의 중심 부분)의 부근의 단면 TEM 이미지이며, 이것은 8,000,000 배의 관찰 배율에서 관찰되었다.
도 52의 TEM 이미지들의 각각에 따르면, 결정 구성은 상기 미결정 산화물 반도체막에서 명확하게 관찰되지 않을 수 있다.
이 실시예의 상기 미결정 산화물 반도체막이 도 47 및 도 48을 위해 사용된, 석영 유리 기판 위에서 형성된 각각의 샘플들은 X-선 회절(XRD)에 의해 분석되었다. 도 53은 아웃-오브-플레인 방법에 의해 측정된 샘플들의 XRD 스펙트럼을 도시한다.
도 53에서, 수직 축은 X-선 회절 강도(임의 단위)를 나타내며 수평 축은 회절 각(2θ)(도)을 나타낸다. XRD 스펙트럼은 X-선 회절계, Bruker AXS에 의해 제조된 D8 ADVANCE를 갖고 측정되었다는 것을 주의하자.
도 53에 도시된 바와 같이, 석영에 대응하는 피크는 대략 2θ=20°내지 23°에서 관찰되지만; 미결정 산화물 반도체막에 포함된 결정 부분에 대응하는 피크는 관찰되지 않을 수 있다.
도 52 및 도 53에서의 결과들은 또한 미결정 산화물 반도체막에 포함된 결정 부분이 미세함을 나타낸다.
상기 설명된 바와 같이, 이 실시예의 상기 미결정 산화물 반도체막의 경우에, 배향을 나타내는 피크는 그 측정 면적이 광범위한 X-선 회절(XRD) 분석에 의해 관찰되지 않았으며 그것의 측정 면적이 광범위한 선택-면적 전자 회절에 의해 획득된 전자 회절 패턴은 헤일로 패턴이다. 이것은 이 실시예의 상기 미결정 산화물 반도체막이 무질서 원자 배열을 가진 막과 거시적으로 같음을 나타낸다. 그러나, 스팟들(밝은 포인트들)은 전자 빔의 직경이 충분히 작은(예로서, 10 nmφ 이하) 나노빔 전자 회절에 의해 획득된 상기 미결정 산화물 반도체막의 나노빔 전자 회절 패턴에서 관찰될 수 있다. 따라서, 이 실시예의 상기 미결정 산화물 반도체막은 랜덤한 표면 배향들을 가진 미세 결정 부분들(예로서, 각각이 10 nm 이하, 5 nm 이하, 또는 3 nm 이하의 직경을 가진 결정 부분들)이 밀착하는 막임이 가정될 수 있다. 극히 작은 결정 부분들을 포함한 미결정 영역은 두께 방향으로 상기 미결정 산화물 반도체막의 전체 영역에서 포함된다.
여기에서, 표 1은 결정 구성들을 가진 산화물 반도체들(OS에 의해 표현된) 및 결정 구성들을 가진 실리콘 반도체들(Si에 의해 표현된) 사이에서의 비교들을 도시한다.
Figure 112015072353910-pct00001
표 1에 도시된 바와 같이, 결정 구성들을 가진 산화물 반도체들의 예들은 비정질 산화물 반도체(a-OS 및 a-OS:H), 미결정 산화물 반도체(nc-OS 및 μc-OS), 다결정 산화물 반도체(다결정 OS), 연속적 결정 산화물 반도체(CAAC-OS), 및 단결정 산화물 반도체(단결정 OS)를 포함한다. 실리콘의 결정 상태의 예들은, 표 1에 도시된 바와 같이, 비정질 실리콘(a-Si 및 a-Si:H), 미결정 실리콘(nc-Si 및 μc-Si), 다결정 실리콘(다결정 Si), 연속 결정 실리콘(연속 입자(CG) 실리콘), 및 단결정 실리콘(단결정 Si)을 포함한다는 것을 주의하자.
상기 결정 상태들에서 상기 산화물 반도체들이, 그 직경이 10 nmφ 이하로 감소되는 전자 빔을 사용한 전자 회절(나노빔 전자 회절)의 대상이 될 때, 다음의 전자 회절 패턴들(나노빔 전자 회절 패턴들)이 관찰될 수 있다. 헤일로 패턴(또한 헤일로 링 또는 헤일로로서 불리우는)이 상기 비정질 산화물 반도체에서 관찰된다. 스팟들 및/또는 링 패턴은 상기 미결정 산화물 반도체에서 관찰된다. 스팟들은 상기 다결정 산화물 반도체에서 관찰된다. 스팟들은 상기 연속 결정 산화물 반도체에서 관찰된다. 스팟들은 상기 단결정 산화물 반도체에서 관찰된다.
상기 나노빔 전자 회절 패턴에 따르면, 상기 미결정 산화물 반도체에서의 결정 부분은 나노미터들(nm) 내지 마이크로미터들(㎛)의 직경을 가진다. 상기 다결정 산화물 반도체는 결정 부분들 사이에서 입자 경계들을 가지며; 따라서, 결정 부분들은 비연속적이다. 어떤 입자 경계도 상기 연속 결정 산화물 반도체에서의 결정 부분들 사이에서 관찰되지 않으며 결정 부분들은 계속해서 접속된다.
각각의 결정 상태에서의 상기 산화물 반도체의 밀도가 설명된다. 상기 비정질 산화물 반도체는 낮은 밀도를 가진다. 상기 미결정 산화물 반도체는 중간 밀도를 가진다. 상기 연속 결정 산화물 반도체는 높은 밀도를 가진다. 즉, 상기 연속 결정 산화물 반도체의 밀도는 상기 미결정 산화물 반도체의 것보다 높으며, 상기 미결정 산화물 반도체의 밀도는 상기 비정질 산화물 반도체의 것보다 높다.
각각의 결정 상태에서 상기 산화물 반도체에 존재하는 상태들의 밀도(DOS)의 특징이 설명된다. 상기 비정질 산화물 반도체의 DOS는 높다. 상기 미결정 산화물 반도체의 DOS는 약간 낮다. 상기 연속 결정 산화물 반도체의 DOS는 낮다. 상기 단결정 산화물 반도체의 DOS는 매우 낮다. 즉, 상기 단결정 산화물 반도체의 DOS는 상기 연속 결정 산화물 반도체의 것보다 낮고, 상기 연속 결정 산화물 반도체의 DOS는 상기 미결정 산화물 반도체의 것보다 낮으며, 상기 미결정 산화물 반도체의 DOS는 상기 비정질 산화물 반도체의 것보다 낮다.
(실시예 8)
본 실시예에서, 상기 실시예들에 개시된 금속 막, 산화물 반도체막, 무기 절연막 등의 형성 방법들의 예들이 설명된다.
상기 실시예들에 개시된 금속 막, 산화물 반도체막, 및 무기 절연막과 같은 다양한 막들이 스퍼터링 방법 또는 플라즈마 CVD 방법에 의해 형성될 수 있지만; 이들 막들은 열 화학 기상 증착(CVD) 방법과 같은 또 다른 방법에 의해 형성될 수 있다. 금속 유기 화학 기상 증착(MOCVD) 방법 또는 원자 층 증착(ALD) 방법이 열 CVD 방법의 예로서 이용될 수 있다.
열 CVD 방법은 그것이 막을 형성하기 위해 플라즈마를 이용하지 않기 때문에 플라즈마 손상으로 인한 어떤 결함도 발생되지 않는다는 이점을 가진다.
열 CVD 방법에 의한 증착은 챔버에서의 압력이 대기압 또는 감소된 압력으로 설정되며; 소스 가스 및 산화제가 한 번에 상기 챔버에 공급되며 상기 기판의 부근에서 또는 상기 기판 위에서 서로 반응하는 그러한 방식으로 수행될 수 있다.
ALD 방법에 의한 증착은 챔버에서의 상기 압력이 대기압 또는 감소된 압력으로 설정되고, 반응을 위한 소스 가스들이 상기 챔버로 순차적으로 도입되며, 그 후 상기 가스 도입의 시퀀스가 반복되는 그러한 방식으로 수행될 수 있다. 예를 들면, 둘 이상의 종류들의 소스 가스들이 각각의 스위칭 밸브들(또한 고속 밸브들로서 불리우는)을 스위칭함으로써 상기 챔버에 순차적으로 공급된다. 예를 들면, 제 1 소스 가스가 도입되고, 불활성 가스(예로서, 아르곤 또는 질소) 등이 상기 소스 가스들이 혼합되지 않도록 상기 제 1 가스의 도입과 동시에 또는 그 후 도입되며, 그 후 제 2 소스 가스가 도입된다. 상기 제 1 소스 가스 및 상기 불활성 가스가 한 번에 도입되는 경우에, 상기 불활성 가스는 캐리어 가스로서 작용하며, 상기 불활성 가스가 또한 상기 제 2 소스 가스의 도입과 동시에 도입될 수 있음을 주의하자. 대안적으로, 상기 제 1 소스 가스는 상기 불활성 가스의 도입 대신에 진공 배출에 의해 배기될 수 있으며, 그 후 상기 제 2 소스 가스가 도입될 수 있다. 상기 제 1 소스 가스는 제 1 단일-원자 층을 형성하기 위해 상기 기판의 표면상에서 흡착되고; 그 후 상기 제 2 소스 가스가 상기 제 1 단일-원자 층과 반응하기 위해 도입되며; 그 결과, 제 2 단일-원자 층이 상기 제 1 단일-원자 층 위에 적층되고, 따라서 박막이 형성된다. 상기 가스 도입의 시퀀스는 원하는 두께가 획득될 때까지 복수 회 반복되며, 그에 의해 우수한 단차 피복을 가진 박막이 형성될 수 있다. 상기 박막의 두께는 가스 도입의 시퀀스의 반복 횟수들에 의해 조정될 수 있으며; 그러므로, ALD 방법은 두께를 정확하게 조정하는 것을 가능하게 하고, 따라서 극히 작은 FET를 제조하는데 적합하다.
실시예에 개시되어 온 상기 금속 막, 상기 산화물 반도체막, 및 상기 무기 절연막과 같은 다양한 막들이 MOCVD 방법 또는 ALD 방법과 같은 열 CVD 방법에 의해 형성될 수 있다. 예를 들면, InGaZnOx(x>0) 막이 형성되는 경우에, 트리메틸인듐, 트리메틸갈륨, 및 디메틸아연이 사용된다. 트리메틸인듐의 화학식은 In(CH3)3임을 주의하자. 트리메틸갈륨의 화학식은 Ga(CH3)3이다. 디메틸아연의 화학식은 Zn(CH3)2이다. InGaZnOx(x>0) 막의 조성들의 조합은 상기에 제한되지 않으며, 트리에틸갈륨(화학식: Ga(C2H5)3)은 트리메틸갈륨 대신에 사용될 수 있으며 디에틸아연(화학식: Zn(C2H5)2)은 디메틸아연 대신에 사용될 수 있다.
예를 들면, 하프늄 산화물 막이 ALD를 이용한 증착 장치를 사용하여 형성되는 경우에, 두 종류들의 가스들, 즉 산화제로서 오존(O3) 및 용제 및 하프늄 전구체 화합물(하프늄 알콕시드 용액, 통상적으로 테트라키스(디메틸아미드)하프늄(TDMAH))을 포함한 액체를 기화시킴으로써 획득되는 소스 가스가 사용된다. 테트라키스(디메틸아미드)하프늄의 화학식은 Hf[N(CH3)2]4임을 주의하자. 또 다른 재료 액체의 예들은 테트라키스(에틸메틸아미드)하프늄을 포함한다.
예를 들면, 알루미늄 산화물 막이 ALD를 이용한 증착 장치를 사용하여 형성되는 경우에, 두 종류들의 가스들, 즉 산화제로서 H2O 및 용제 및 알루미늄 전구체 화합물(예로서, 트리메틸알루미늄(TMA))을 포함한 액체를 증발시킴으로써 획득되는 소스 가스가 사용된다. 트리메틸알루미늄의 화학식은 Al(CH3)3임을 주의하자. 또 다른 재료 액체의 예들은 트리스(디메틸아미드)알루미늄, 트리이소부틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵타네디오네이트)를 포함한다.
예를 들면, 실리콘 산화물 막이 ALD를 이용한 증착 장치를 사용하여 형성되는 경우에, 헥사클로로디실란이 막이 형성될 표면상에 흡착되고, 상기 흡착질에 포함된 염소가 제거되며, 산화 가스(예로서, O2 또는 일산화 이질소)의 산화기들이 상기 흡착질과 반응하기 위해 공급된다.
예를 들면, 텅스텐 막이 ALD를 이용한 증착 장치를 사용하여 형성되는 경우에, WF6 가스 및 B2H6 가스가 초기 텅스텐 막을 형성하기 위해 복수 회 순차적으로 도입되며, 그 후 WF6 가스 및 H2 가스가 한 번에 도입되어, 텅스텐 막이 형성되도록 한다. SiH4 가스가 B2H6 가스 대신에 사용될 수 있다는 것을 주의하자.
예를 들면, 산화물 반도체막, 예를 들면, In-Ga-Zn-Ox(X>0) 막이 ALD를 이용한 증착 장치를 사용하여 형성되는 경우에, In(CH3)3 가스 및 O3 가스가 InO2 층을 형성하기 위해 복수 회 순차적으로 도입되고, Ga(CH3)3 가스 및 O3 가스가 GaO 층을 형성하기 위해 한 번에 도입되며, 그 후 Zn(CH3)2 가스 및 O3 가스가 ZnO 층을 형성하기 위해 한 번에 도입된다. 이들 층들의 순서는 이 예에 제한되지 않는다는 것을 주의하자. In-Ga-O2 층, In-Zn-O2 층, Ga-In-O 층, Zn-In-O 층, 또는 Ga-Zn-O 층과 같은 혼합 화합물 층이 이들 가스들을 혼합함으로써 형성될 수 있다. Ar과 같은 불활성 가스가 터져나옴으로써 획득되는 H2O 가스가 O3 가스 대신에 사용될 수 있을지라도, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다는 것을 주목해야 한다. 뿐만 아니라, In(CH3)3 가스 대신에, In(C2H5)3 가스가 사용될 수 있다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스가 사용될 수 있다. 뿐만 아니라, In(CH3)3 가스 대신에, In(C2H5)3 가스가 사용될 수 있다. 더욱이, Zn(CH3)2 가스가 사용될 수 있다.
이 실시예는 본 명세서에서 다른 실시예들 중 임의의 것과 적절하게 조합될 수 있다는 것을 주의하자.
(실시예 9)
이 실시예에서, 산화물 반도체를 증착 및 가열하기 위한 장치의 예가 도 22, 도 23, 및 도 24를 참조하여 설명된다.
도 22는 이 실시예에서 설명된 증착 장치(2000)의 구성을 예시한 블록도이다.
증착 장치(2000)에서, 로드 챔버(2101), 제 1 증착 챔버(2111), 제 2 증착 챔버(2112), 제 1 가열 챔버(2121), 제 3 증착 챔버(2113), 제 2 가열 챔버(2122), 제 4 증착 챔버(2114), 제 3 가열 챔버(2123), 및 언로드 챔버(2102)가 이러한 순서로 접속된다. 이 후 로드 챔버(2101) 및 언로드 챔버(2102)를 제외하고, 각각의 증착 챔버 및 각각의 가열 챔버가 서로로부터 그것들을 구별할 필요가 없을 때 총괄하여 증착 챔버로서 불리운다는 것을 주의하자.
상기 로드 챔버(2101)로 운반된 기판은 이동 유닛에 의해 상기 제 1 증착 챔버(2111), 상기 제 2 증착 챔버(2112), 상기 제 1 가열 챔버(2121), 상기 제 3 증착 챔버(2113), 상기 제 2 가열 챔버(2122), 상기 제 4 증착 챔버(2114), 상기 제 3 가열 챔버(2123)에 이러한 순서로 전달되며 그 후 상기 언로드 챔버(2102)에 전달된다. 처리는 반드시 각각의 증착 챔버에서 수행되는 것은 아니며, 상기 기판은 단계가 생략된다면 프로세싱되지 않고 적절하게 다음 증착 챔버로 전달될 수 있다.
상기 증착 장치(2000)에서의 로드 챔버(2101)는 외부로부터 상기 기판을 수용하는 기능을 가진다. 수평 상태로 넣어진 상기 기판은 상기 로드 챔버(2101)로 운반되며, 그 후 상기 기판은 상기 로드 챔버(2101)에 제공된 메커니즘에 의해 수평 평면에 대하여 수직 상태로 서있게 만들어진다. 로봇과 같은, 상기 기판을 수용하기 위한 유닛이 상기 기판을 상기 수직 상태로 서있게 만들기 위한 메커니즘을 갖는 경우에, 상기 로드 챔버(2101)는 반드시 상기 기판을 상기 수직 상태에서 서있게 만들기 위한 메커니즘을 갖는 것은 아님을 주의하자. 상기 "수평 상태"는 -10°내지 +10°, 바람직하게는 -5° 내지 +5°의 마진을 가진 수평 상태를 의미하며, "수직 상태"는 80° 내지 100°, 바람직하게는 85° 내지 95°의 마진을 가진 수직 상태를 의미한다는 것을 주의하자.
상기 언로드 챔버(2102)는 상기 수직 상태에서의 기판을 상기 수평 상태로 설정하는 기능을 가진다. 프로세싱된 후, 기판은 이동 유닛에 의해 언로드 챔버(2102)로 운반된다. 상기 수직 상태에서의 기판은 상기 언로드 챔버(2102)에서 수평 상태에 있도록 설정되며, 그 후 장치 밖으로 운반된다.
상기 로드 챔버(2101) 및 상기 언로드 챔버(2102)는 각각 챔버를 진공으로 배출하기 위한 배출 유닛 및 진공 상태가 대기압으로 변경될 때 사용되는 가스 도입 유닛을 가진다. 가스 도입 유닛에 의해 도입된 가스로서, 공기 또는 질소 또는 희가스와 같은 불활성 가스가 적절하게 사용될 수 있다.
상기 로드 챔버(2101)는 상기 기판을 예열하기 위한 가열 유닛을 가질 수 있다. 상기 배출 단계와 병행하여 상기 기판을 예열함으로써, 상기 기판에 흡착된 가스와 같은 불순물들(물, 수산기 등을 포함)이 제거될 수 있으며, 이것은 바람직하다. 배출 유닛으로서, 예를 들면, 크라이오펌프, 이온 펌프, 또는 콜드 트랩을 제공받은 티타늄 승화 펌프 또는 터보 분자 펌프와 같은 포획 진공 펌프가 사용될 수 있다.
상기 로드 챔버(2101), 상기 언로드 챔버(2102), 및 상기 증착 챔버들이 게이트 밸브들을 통해 접속된다. 그러므로, 상기 기판이 프로세싱된 후 다음의 증착 챔버로 전달될 때, 상기 게이트 밸브는 상기 기판이 그 안으로 운반되도록 개방된다. 이러한 게이트 밸브는 반드시 증착 챔버들 사이에서 제공되는 것은 아님을 주의하자. 각각의 증착 챔버는 배출 유닛, 압력 조정 유닛, 가스 도입 유닛 등을 가지며; 따라서 상기 증착 챔버는 처리가 수행되지 않을 때조차 항상 감소된 압력 하에 있을 수 있다. 증착 챔버는 상기 게이트 밸브의 사용으로 분리되며 따라서 또 다른 증착 챔버에 의해 오염되는 것이 방지될 수 있다.
또한, 로드 챔버(2101), 언로드 챔버(2102), 및 상기 증착 챔버들은 반드시 하나의 라인에서 배열되는 것은 아니며; 예를 들면, 전달 챔버가 인접한 증착 챔버들 사이에서 제공될 수 있으며 챔버들은 두 개의 라인들로 배열될 수 있다. 상기 전달 챔버는 턴테이블을 포함하며, 따라서, 상기 전달 챔버로 운반된 기판은 180-도 회전을 할 수 있으며 상기 기판의 경로가 회전될 수 있다.
다음으로, 상기 제 1 증착 챔버(2111), 상기 제 2 증착 챔버(2112), 상기 제 3 증착 챔버(2113), 및 상기 제 4 증착 챔버(2114)에 공통인 구성이 설명될 것이다.
상기 제 1 증착 챔버에서, 스퍼터링 장치 또는 CVD 장치가 제공된다. 상기 제 2 증착 챔버, 상기 제 3 증착 챔버, 및 상기 제 4 증착 챔버의 각각에서, 스퍼터링 장치가 제공된다.
상기 증착 챔버들에 사용된 스퍼터링 장치로서, 예를 들면, 마이크로파 스퍼터링 방법, RF 플라즈마 스퍼터링 방법, AC 스퍼터링 방법, DC 스퍼터링 방법 등을 위한 스퍼터링 장치가 사용될 수 있다.
여기에서, DC 스퍼터링 방법을 사용한 증착 챔버의 예가 도 23을 참조하여 설명될 것이다. 도 23의 (A)는 증착 챔버의 개략적 단면도이며, 이것은 기판이 움직이는 방향에 수직으로 취해진다. 도 23의 (B)는 단면을 예시한 개략적인 단면도이며, 이것은 기판이 움직이는 방향에 수평으로 취해진다.
첫 번째로, 기판(2100)은 증착 표면 및 수직 방향 사이에서의 각도가 적어도 1°에서 30°까지, 바람직하게는 5°에서 15°까지의 범위에 있도록 기판 지지부(2141)에 의해 고정된다. 상기 기판 지지부(2141)는 이동 유닛(2143)에 고정된다. 상기 이동 유닛(2143)은 상기 기판이 처리 동안 이동하는 것을 방지하기 위해 상기 기판 지지부(2141)를 고정시키는 기능을 가진다. 게다가, 상기 이동 유닛(2143)은 기판(2100)을 이동시킬 수 있으며, 로드 챔버(2101), 언로드 챔버(2102), 및 또한 각각의 증착 챔버로 및 그 밖으로 기판(2100)을 운반시키는 기능을 가진다.
상기 증착 챔버(2150)에서, 타깃(2151) 및 부착 방지 판(2153)이 상기 기판(2100)과 평행하게 배열된다. 상기 타깃(2151) 및 상기 기판(2100)을 평행하게 배열함으로써, 타깃 및 기판 사이의 거리에서의 변화로부터 기인하는, 스퍼터링에 의해 형성된 막의 두께에서의 변화, 스퍼터링에 의해 형성된 막을 가진 단차 피복에서의 변화 등이 방지될 수 있다.
뿐만 아니라, 증착 챔버(2150)는 상기 기판 지지부(2141) 뒤에 위치된 기판 가열 유닛(2155)을 가질 수 있다. 상기 기판 가열 유닛(2155)을 갖고, 증착 처리는 상기 기판이 가열되는 동안 수행될 수 있다. 상기 기판 가열 유닛(2155)으로서, 예를 들면, 저항 가열기, 램프 가열기 등이 사용될 수 있다. 상기 기판 가열 유닛(2155)이 반드시 제공되는 것은 아님을 주의하자.
상기 증착 챔버(2150)는 압력 조정 유닛(2157)을 가지며, 상기 증착 챔버(2150)에서의 압력은 원하는 압력으로 감소될 수 있다. 압력 조정 유닛(2157)을 위해 사용된 배출 장치로서, 예를 들면, 크라이오펌프, 이온 펌프, 또는 콜드 트랩을 제공받은 티타늄 승화 펌프 또는 터보 분자 펌프와 같은 포획 진공 펌프가 사용될 수 있다.
뿐만 아니라, 상기 증착 챔버(2150)는 증착 가스 등을 도입하기 위한 가스 도입 유닛(2159)을 가진다. 예를 들면, 산화물 막은 주 성분으로서 희가스를 포함하며 산소가 부가되는 가스가 도입되고, 증착이 반응성 스퍼터링 방법에 의해 수행되는 방식으로 형성될 수 있다. 상기 가스 도입 유닛(2159)에 의해 도입된 가스로서, 수소, 물, 및 수소화물과 같은 불순물들이 감소되는 고-순도 가스가 사용될 수 있다. 예를 들면, 산소, 질소, 희가스(통상적으로 아르곤), 또는 이것들 중 임의의 것의 혼합 가스가 도입될 수 있다.
압력 조정 유닛(2157) 및 가스 도입 유닛(2159)을 가진 증착 챔버(2150)에서, 수소 분자, 물(H2O)과 같은 수소를 포함한 화합물, (바람직하게는, 또한 탄소 원자를 포함한 화합물) 등이 제거된다. 따라서, 상기 증착 챔버(2150)에 형성된 막에서의 불순물들의 농도가 감소될 수 있다.
상기 증착 챔버(2150) 및 인접한 챔버는 게이트 밸브(2161)에 의해 분리된다. 상기 챔버는 게이트 밸브(2161)를 사용하여 분리되며, 따라서 상기 챔버에서의 불순물들은 쉽게 제거될 수 있으며 깨끗한 증착 분위기가 유지될 수 있다. 게다가, 상기 게이트 밸브(2161)는 개방되고 상기 기판은 상기 챔버가 깨끗해진 후 상기 챔버 밖으로 운반되며, 그에 의해 인접한 증착 챔버의 오염이 억제될 수 있다. 상기 게이트 밸브(2161)가 반드시 제공되는 것은 아님을 주의하자.
그 후, 상기 제 1 가열 챔버(2121), 상기 제 2 가열 챔버(2122), 및 상기 제 3 가열 챔버(2123)에 공통인 부분이 설명될 것이다. 마지막으로, 각각의 증착 챔버의 특징이 설명될 것이다.
상기 제 1 가열 챔버(2121), 상기 제 2 가열 챔버(2122), 및 상기 제 3 가열 챔버(2123)에서, 열 처리가 상기 기판(2100) 상에서 수행될 수 있다. 저항 가열기, 램프, 가열된 가스 등을 사용한 장치가 가열 장치로서 제공될 수 있다.
도 24는 막대-형 가열기를 사용한 가열 장치가 적용되는 가열 챔버의 예를 예시한다. 도 24의 (A)는 상기 가열 챔버의 개략적인 단면도이며, 이것은 상기 기판이 이동하는 방향에 수직으로 취해진다. 도 24의 (B)는 상기 가열 챔버의 개략적인 단면도이며, 이것은 상기 기판이 이동하는 방향에 수평으로 취해진다.
상기 증착 챔버(2150)에서처럼, 싱기 기판 지지부(2141)에 의해 지지된 기판(2100)은 상기 이동 유닛(2143)에 의해 가열 챔버(2170) 안으로 및 밖으로 운반될 수 있다.
상기 가열 챔버(2170)에서, 막대-형 가열기들(2171)은 상기 기판(2100)과 평행하게 배열된다. 도 24의 (A)는 막대-형 가열기(2171)의 단면의 형태를 개략적으로 예시한다. 저항 가열기 또는 램프 가열기는 막대-형 가열기(2171)로서 사용될 수 있다. 상기 저항 가열기는 도입 가열을 사용한 하나를 포함한다. 뿐만 아니라, 적외선 영역에서 중심 파장을 가진 광을 방출하는 램프는 램프 가열기를 위해 사용된 램프에 대해 선호된다. 상기 기판(2100)과 평행하게 상기 막대-형 가열기들(2171)을 배열함으로써, 그 사이에서의 거리는 균일할 수 있으며 가열은 균일하게 수행될 수 있다. 또한, 상기 막대-형 가열기들(2171)의 온도는 개별적으로 제어되는 것이 바람직하다. 예를 들면, 하부 부분에서의 가열기가 상부 부분에서의 가열기의 것보다 높은 온도로 설정될 때, 상기 기판은 균일한 온도로 가열될 수 있다.
상기 가열 챔버(2170)에서 제공된 가열 메커니즘은 상기 설명된 메커니즘에 제한되지 않으며, 예를 들면, 저항 가열기 등을 이용한 가열 메커니즘 또는 어떤 특정한 제한들 없이, 가스 고속 열 어닐링(GRTA) 또는 램프 고속 열 어닐링(LRTA)과 같은, 고속 열 어닐링(RTA)과 같은, 가열된 가스와 같은 매체로부터 열 전도 또는 열 복사를 이용한 가열 메커니즘일 수 있다. 상기 LRTA 처리는 헤일로겐 램프, 금속 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고-압 나트륨 램프, 또는 고압 수은 램프와 같은, 램프로부터 방출된 광(전자기 파)의 복사에 의해 물체를 가열하기 위한 처리이다. GRTA 장치는 고온 가스를 사용하여 열 처리를 수행하기 위한 장치이다. 불활성 가스가 가스로서 사용된다. RTA 장치를 갖고, 프로세스 시간이 단축될 수 있으며 따라서 RTA 장치는 대량 생산을 위해 선호된다.
가열 챔버(2170)에서, 보호 판(2173)이 막대-형 가열기들(2171) 및 상기 기판(2100) 사이에 제공된다. 상기 보호 판(2173)은 상기 막대-형 가열기들(2171) 및상기 기판(2100)을 보호하기 위해 제공되며 예를 들면, 석영 등을 사용하여 형성될 수 있다. 상기 보호 판(2173)이 반드시 제공되는 것은 아니다.
뿐만 아니라, 상기 가열 챔버(2170)는 증착 챔버(2150)처럼, 압력 조정 유닛(2157) 및 가스 도입 유닛(2159)을 가진다. 그러므로, 상기 가열 챔버(2170)는 항상 열 처리 동안 및 처리가 그 안에서 수행되지 않을 때조차 감소된 압력 하에서 유지될 수 있다. 가열 챔버(2170)에서, 수소 분자, 물(H2O)과 같은 수소를 포함한 화합물(바람직하게는, 또한 탄소 원자를 포함한 화합물) 등이 제거되며, 그에 의해 상기 가열 챔버에서 프로세싱된 막에서의 불순물들의 농도, 상기 막의 계면에서의 불순물들, 또는 상기 막의 표면에 포함되거나 또는 그것에 흡착된 불순물들이 감소될 수 있다.
상기 압력 조정 유닛(2157) 및 상기 가스 도입 유닛(2159)을 통해, 불활성 가스 분위기 또는 산소를 포함한 분위기에서의 열 처리가 수행될 수 있다. 상기 불활성 가스 분위기로서, 그것의 주 성분으로서 질소 또는 희가스(예로서, 헬륨, 네온, 또는 아르곤)를 포함하며 물, 수소 등을 포함하지 않는 분위기가 선호된다는 것을 주목해야 한다. 예를 들면, 가열 챔버(2170)에 도입된 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스의 순도는 6N(99.9999 %) 이상, 바람직하게는 7N (99.99999 %) 이상(즉, 불순물 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하이다)이다.
다음으로, 각각의 증착 챔버의 구성의 예가 설명된다.
상기 제 1 증착 챔버(2111)에서, 산화 절연막이 상기 기판 위에 형성된다. 증착 장치는 어떤 특정한 제한 없이 스퍼터링 장치 또는 PE-CVD 장치일 수 있다. 상기 제 1 증착 챔버(2111)에 형성될 수 있는 막은 트랜지스터 등의 기저 층 또는 게이트 절연 층으로서 기능하는 임의의 막일 수 있으며; 예를 들면, 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화산화물, 알루미늄 산화물, 갈륨 산화물, 알루미늄 산화질화물, 알루미늄 질화산화물, 하프늄 산화물 등의 막, 이것들 중 임의의 것의 혼합 막 등이 주어질 수 있다.
스퍼터링 장치의 경우에, 예를 들면, 적절한 타깃이 막의 종류에 따라 사용될 수 있다. PE-CVD 장치의 경우에, 증착 가스가 적절하게 선택된다.
상기 제 2 증착 챔버(2112)에서, 산화물 막은 스퍼터링 방법에 의해 형성될 수 있다. 여기에 형성된 산화물 막으로서, 예를 들면, 아연 및 갈륨의 산화물 등의 막이 주어질 수 있다. 증착 방법으로서, 마이크로파 플라즈마 스퍼터링 방법, RF 플라즈마 스퍼터링 방법, AC 스퍼터링 방법, 또는 DC 스퍼터링 방법이 사용될 수 있다.
상기 제 2 증착 챔버(2112)에서, 증착은 기판이 600℃ 이하, 바람직하게는 450℃ 이하, 추가로 바람직하게는 300℃ 이하의 온도에서 기판 가열 유닛(2155)에 의해 가열되는 동안 수행될 수 있다.
상기 제 1 가열 챔버(2121)에서, 상기 기판은 200℃ 이상 및 700℃ 이하의 온도로 가열될 수 있다. 더욱이, 압력 조정 유닛(2157) 및 상기 가스 도입 유닛(2159)을 통해, 열 처리가 산소 분위기, 질소 분위기, 또는 산소 및 질소의 혼합 분위기에서 수행될 수 있으며, 그 압력은 예를 들면, 10 Pa 내지 1 정상 대기압으로 설정된다.
상기 제 3 증착 챔버(2113)에서, 산화물 반도체막이 상기 기판(2100) 위에 형성된다. 상기 산화물 반도체의 예는 적어도 Zn을 포함한 산화물 반도체이며, 상기 주어진 In-Ga-Zn 산화물 반도체와 같은, 상기 실시예들에서 설명된 산화물 반도체가 증착될 수 있다.
증착은 상기 기판이 200℃ 이상 및 600℃ 이하의 증착 온도에서 기판 가열 유닛(2155)에 의해 가열되는 동안 수행될 수 있다.
상기 제 2 가열 챔버(2122)에서, 상기 기판(2100)은 200℃ 이상 및 700℃ 이하의 온도에서 가열될 수 있다. 더욱이, 상기 압력 조정 유닛(2157) 및 상기 가스 도입 유닛(2159)을 갖고, 열 처리는 산소 또는 질소가 도입되며 수소, 물, 및 수산기와 같은 불순물들이 10 Pa 이상 및 1 정상 대기압 이하의 압력 하에서 매우 감소되는 분위기에서 수행될 수 있다.
상기 제 4 증착 챔버(2114)에서, 산화물 반도체막은 상기 제 3 증착 챔버(2113)에서처럼, 상기 기판(2100) 위에 형성된다. 예를 들면, In-Ga-Zn 산화물 반도체막은 In-Ga-Zn 산화물 반도체를 위한 타깃을 사용하여 형성될 수 있다. 또한, 증착은 상기 기판이 200℃ 이상 및 600℃ 이하의 온도로 가열되는 동안 수행될 수 있다.
최종적으로, 상기 제 3 가열 챔버에서, 열 처리는 200℃ 이상 및 700℃ 이하의 온도로 상기 기판(2100) 상에서 수행될 수 있다.
더욱이, 압력 조정 유닛(2157) 및 가스 도입 유닛(2159)을 통해, 열 처리는 질소 분위기, 산소 분위기, 또는 질소 및 산소의 혼합 분위기에서 수행될 수 있다.
상기 제 1 가열 챔버(2121), 상기 제 2 가열 챔버(2122), 및 상기 제 3 가열 챔버(2123)에서의 가열 온도는, 대량 생산, 기판의 변형, 및 에너지 효율성을 고려하여, 바람직하게는 450℃ 이하, 추가로 바람직하게는 350℃ 이하이다.
또한, 이 실시예에 설명된 증착 장치는 로드 챔버로부터 각각의 증착 챔버를 통해 상기 언로드 챔버로, 공기로의 노출이 철저히 방지되는 구성을 가지며, 상기 기판은 항상 감소된-압력 환경 하에서 전달될 수 있다. 그러므로, 이 증착 장치에 형성된 막의 계면으로의 불순물의 진입은 억제될 수 있으며, 따라서 매우 유리한 계면 상태를 가진 막이 형성될 수 있다.
이 실시예는 로드 챔버, 증착 챔버들, 가열 챔버들, 및 언로드 챔버가 연속적인 예를 설명하고 있지만, 예를 들면, 로드 챔버, 증착 챔버, 및 언로드 챔버를 포함한 장치(소위 증착 장치) 및 로드 챔버, 가열 챔버, 및 언로드 챔버를 포함한 장치(소위 가열 장치)가, 이 실시예에서 상기 예에 제한되지 않고, 독립적으로 제공될 수 있다.
이 실시예는 본 명세서에서의 또 다른 실시예와 조합될 수 있다.
(실시예 10)
이 실시예에서, 본 발명의 일 실시예의 반도체 장치가 적용될 수 있는 인간 인터페이스가 설명된다. 특히, 물체의 근접성 또는 터치를 검출할 수 있는 센서(이후 터치 센서로서 불리우는)의 구성 예가 설명된다.
터치 센서에 대해, 정전용량 형, 저항 형, 표면 음향파 형, 및 적외선 형과 같은 다양한 유형들이 이용될 수 있다.
정전 용량성 터치 센서의 예들은 통상적으로 표면 정전용량 형, 투사형 정전용량 형 등이다. 더욱이, 투사형 정전용량 형의 예들은 주로 구동 방법에서의 차이에 따라 자기 정전용량 형, 상호 정전용량 형 등이다. 여기에서, 상호 정전용량 형의 사용이 다수의 포인트들의 동시 감지(또한 다중점 감지 또는 다중-터치로서 불리우는) 때문에 바람직하다.
여기에 상세히 설명된 터치 센서 외에, 카메라(적외선 카메라를 포함한) 등에 의한 물체(예로서, 손가락 또는 손)의 동작(제스처), 사용자들의 눈 움직임들 등을 검출할 수 있는 센서가 인간 인터페이스로서 사용될 수 있다.
<센서의 검출 방법의 예>
도 25의 (A) 및 (B)는 각각 상호 정전용량 터치 센서 및 입력 및 출력 파형들의 구성을 예시한 개략도들이다. 터치 센서는 전극들의 쌍을 포함한다. 정전용량은 상기 전극들의 쌍 사이에 형성된다. 입력 전압은 상기 전극들의 쌍 중 하나로 입력된다. 뿐만 아니라, 다른 전극(또는 다른 전극의 전위)에서 흐르는 전류를 검출하는 검출 회로가 제공된다.
예를 들면, 구형파가 도 25의 (A) 예시된 바와 같이 입력 전압 파형으로서 사용되는 경우에, 선명한 피크를 가진 파형이 출력 전류 파형으로서 검출된다.
뿐만 아니라, 도전성을 가진 물체가 도 25의 (B)에 예시된 바와 같이 커패시터에 근접하거나 또는 그것을 터치하는 경우에, 전극들 사이에서의 정전용량 값은 감소되며; 따라서 출력의 전류 값은 감소된다.
이러한 방식으로 입력 전압에 대하여 출력 전류(또는 전위)에서의 변화를 사용함으로써 정전 용량에서의 변화를 검출함으로써, 물체의 근접성 또는 터치가 검출될 수 있다.
<터치 센서의 구성 예>
도 25의 (C)는 매트릭스로 배열된 복수의 커패시터들을 제공받은 터치 센서의 구성 예를 예시한다.
상기 터치 센서는 복수의 배선들과 교차하는 X 방향(이 도면의 수평 방향)으로 연장된 복수의 배선들 및 Y 방향(이 도면의 수직 방향)으로 연장된 복수의 배선들을 포함한다. 정전용량은 서로 교차하는 두 개의 배선들 사이에서 형성된다.
입력 전압 및 공통 전위(접지 전위 및 기준 전위를 포함한) 중 하나는 X 방향으로 연장하는 배선들의 각각에 입력된다. 뿐만 아니라, 검출 회로(예로서, 소스 미터 또는 감지 증폭기)는 Y 방향으로 연장하는 배선들에 전기적으로 접속되며 상기 배선들을 통해 흐르는 전류(또는 전위)를 검출할 수 있다.
상기 터치 센서는, 상기 터치 센서가 입력 전압이 입력되도록 X 방향으로 연장된 복수의 배선들을 순차적으로 스캔하고, Y 방향으로 연장하는 배선들을 통해 흐르는 전류(또는 전위)에서의 변화를 검출하는 방식으로 2 차원 감지를 수행할 수 있다.
<터치스크린의 구성 예>
복수의 픽셀들을 포함한 디스플레이부 및 터치 센서를 포함한 터치 스크린의 구성 예 및 상기 터치스크린이 전자 디바이스에 통합되는 경우가 이하에 설명된다.
도 26의 (A)는 터치스크린을 포함한 전자 디바이스의 개략적인 단면도이다.
전자 디바이스(3530)는 하우징(3531) 및 상기 하우징(3531)에서 제공되는, 적어도 터치스크린(3532), 배터리(3533), 및 제어부(3534)를 포함한다. 상기 터치스크린(3532)은 배선(3535)을 통해 상기 제어부(3534)에 전기적으로 접속된다. 상기 제어부(3534)는 디스플레이부 상에서의 이미지 디스플레이 및 상기 터치 센서의 감지 동작을 제어한다. 상기 배터리(3533)는 상기 제어부(3534)에 전기 전력을 공급하기 위해 배선(3536)을 통해 제어부(3534)에 전기적으로 접속된다.
상기 터치스크린(3532)은 그것의 표면이 커버되지 않도록 제공된다. 이미지는 상기 터치스크린(3532)의 노출된 표면상에서 디스플레이될 수 있으며 물체의 근접성 또는 접촉이 검출될 수 있다.
도 26의 (B) 내지 (E) 각각은 터치스크린의 구성 예를 예시한다.
도 26의 (B)에 예시된 터치스크린(3532)은 디스플레이부(3542)가 제 1 기판(3541)과, 제 2 기판(3543), 터치 센서(3544)를 제공받은 제 3 기판(3545), 및 보호 기판(3546) 사이에서 제공되는 디스플레이 패널(3540)을 포함한다.
상기 디스플레이 패널(3540)로서, 액정 소자 또는 유기 전기발광(EL) 소자 및 전자 종이를 포함한 디스플레이 장치와 같은 다양한 디스플레이 장치들이 사용될 수 있다. 상기 디스플레이 패널(3540)의 구성에 따르면 상기 터치스크린(3532)이 부가적으로 백라이트, 편광 판 등을 포함할 수 있다는 것을 주의하자.
물체는 보호 기판(3546)의 표면들 중 하나와 접하게 되거나 또는 그것에 가깝게 되며; 따라서, 적어도 상기 표면의 기계 강도는 바람직하게는 높다. 예를 들면, 이온 교환 방법, 열 템퍼링 방법 등에 의해 물리적 또는 화학적 처리의 대상이 되며 압축 응력이 인가되는 표면을 가진 강화 유리가 보호 기판(3546)으로서 사용될 수 있다. 대안적으로, 플라스틱 기판과 같은, 코팅된 표면을 가진 가요성 기판이 사용될 수 있다. 보호 막 또는 광학 막이 상기 보호 기판(3546) 위에 제공될 수 있다는 것을 주의하자.
상기 터치 센서(3544)는 상기 제 3 기판(3545)의 표면들 중 적어도 하나 상에 제공된다. 대안적으로, 상기 터치 센서(3544)에 포함된 전극들의 쌍은 상기 제 3 기판(3545)의 양쪽 표면들 상에 형성될 수 있다. 가요성 막이 터치스크린의 두께 감소를 위해 상기 제 3 기판(3545)으로서 사용될 수 있다. 상기 터치 센서(3544)는 기판들의 쌍(막을 제공받은) 사이에서 유지될 수 있다.
상기 보호 기판(3546) 및 상기 터치 센서(3544)를 제공받은 상기 제 3 기판(3545)이 도 26의 (B)에서의 결합 층(3547)에 의해 서로 결합되지만, 상기 보호 기판(3546) 및 상기 제 3 기판(3545)이 반드시 서로 결합되는 것은 아니다. 상기 제 3 기판(3545) 및 디스플레이 패널(3540)은 결합 층(3547)에 의해 서로 결합될 수 있다.
도 26의 (B)에 예시된 터치스크린(3532)에서, 상기 디스플레이 패널 및 상기 터치 센서를 제공받은 상기 기판이 별개로 제공된다. 이러한 구성을 가진 상기 터치스크린은 또한 외부 부착된 터치스크린으로서 불리울 수 있다. 이러한 구성에서, 상기 디스플레이 패널 및 상기 터치 센서를 제공받은 상기 기판은 별개로 형성되며 그 후 그것들은 서로 중첩되어, 상기 디스플레이 패널이 터치 센서 기능을 가질 수 있도록 한다. 따라서, 상기 터치스크린은 특별한 제조 프로세스 없이 쉽게 제조될 수 있다.
도 26의 (C)에 예시된 상기 터치스크린(3532)에서, 상기 터치 센서(3544)는 보호 기판(3546) 측 상에 있는 제 2 기판(3543)의 표면상에 제공된다. 이러한 구성을 가진 상기 터치스크린은 또한 온-셀 터치스크린으로서 불리울 수 있다. 이러한 구성을 갖고, 요구된 기판들의 수는 감소될 수 있으며, 이것은 터치스크린의 두께 및 무게에서의 감소들을 야기한다.
도 26의 (D)에 예시된 터치스크린(3532)에서, 상기 터치 센서(3544)는 상기 보호 기판(3546)의 표면들 중 하나 상에 제공된다. 이러한 구성을 갖고, 상기 디스플레이 패널 및 상기 터치 센서가 별개로 제조될 수 있으며; 따라서, 상기 터치스크린은 쉽게 제조될 수 있다. 더욱이, 요구된 기판들의 수는 감소될 수 있으며, 이것은 터치스크린의 두께 및 무게에서의 감소들을 야기한다.
도 26의 (E)에 예시된 터치스크린(3532)에서, 상기 터치 센서(3544)는 상기 디스플레이 패널(3540)에서 기판들의 쌍 사이에 제공된다. 이러한 구성을 가진 터치스크린은 또한 인-셀 터치스크린으로서 불리울 수 있다. 이러한 구성을 갖고, 요구된 기판들의 수는 감소될 수 있으며, 이것은 터치스크린의 두께 및 무게에서의 감소들을 야기한다. 이러한 터치스크린은 예를 들면, 터치 센서로서 기능하는 회로가 상기 제 1 기판(3541) 또는 상기 제 2 기판(3543) 상에서 디스플레이부(3542)에 포함된 트랜지스터, 배선, 전극 등을 사용하여 형성되는 그러한 방식으로, 달성될 수 있다. 뿐만 아니라, 광학 터치 센서를 사용하는 경우에, 광전 변환 소자가 제공될 수 있다.
<셀-내 터치스크린의 구성적 예>
복수의 픽셀들을 포함한 디스플레이부로 터치 센서를 통합한 터치스크린의 구성적 예가 이하에 설명된다. 여기에서, 액정 소자가 상기 픽셀에 제공된 디스플레이 소자로서 사용되는 예가 도시된다.
도 27의 (A)는 이러한 구성 예에서 전형적인 예가 되는 터치스크린의 디스플레이부에 제공된 픽셀 회로의 부분의 등가 회로도이다.
각각의 픽셀은 적어도 트랜지스터(3503) 및 액정 소자(3504)를 포함한다. 또한, 상기 트랜지스터(3503)의 게이트는 배선(3501)에 전기적으로 접속되며 상기 트랜지스터(3503)의 소스 및 드레인 중 하나는 배선(3502)에 전기적으로 접속된다.
상기 픽셀 회로는 X 방향으로 연장하는 복수의 배선들(예로서, 배선(3510_1) 및 배선(3510_2)) 및 Y 방향으로 연장하는 복수의 배선들(예로서, 배선(3511))을 포함한다. 그것들은 서로 교차하도록 제공되며, 정전용량이 그 사이에 형성된다.
상기 픽셀 회로에 제공된 픽셀들 중에서, 서로에 접한 몇몇 픽셀들의 액정 소자들의 전극들 중 하나가 하나의 블록을 형성하기 위해 서로에 전기적으로 접속된다. 상기 블록은 두 개의 유형들로 분류된다: 섬-형 블록(예로서, 블록(3515_1) 또는 블록(3515_2)) 및 Y 방향으로 연장하는 선형 블록(예로서, 블록(3516)). 단지 픽셀 회로의 부분만이 도 27에 예시되며, 사실상 이들 두 개의 종류들의 블록들은 X 방향 및 Y 방향으로 반복적으로 배열된다는 것을 주의하자.
X 방향으로 연장하는 배선(3510_1)(또는 3510_2)은 섬-형 블록(3515_1)(또는 블록(3515_2))에 전기적으로 접속된다. 예시되지 않지만, X 방향으로 연장하는 배선(3510_1)은 그 사이에 선형 블록들을 통해 X 방향을 따라 비연속적으로 제공되는 복수의 섬-형 블록들(3515_1)에 전기적으로 접속된다. 뿐만 아니라, Y 방향으로 연장하는 배선(3511)은 선형 블록(3516)에 전기적으로 접속된다.
도 27의 (B)는 X 방향으로 연장된 복수의 배선들(3510) 및 Y 방향으로 연장하는 복수의 배선들(3511)이 예시되는 등가 회로도이다. 입력 전압 또는 공통 전위가 X 방향으로 연장하는 배선들(3510)의 각각에 입력될 수 있다. 뿐만 아니라, 접지 전위가 Y 방향으로 연장하는 배선들(3511)의 각각에 입력될 수 있거나, 또는 배선들(3511)이 검출 회로에 전기적으로 접속될 수 있다.
<터치스크린의 동작의 예>
상기 설명된 터치스크린의 동작은 도 28을 참조하여 설명된다.
도 28의 (A)에 예시된 바와 같이, 하나의 프레임 기간은 기록 기간 및 검출 기간으로 분할된다. 상기 기록 기간은 이미지 데이터가 픽셀에 기록되는 기간이며, 배선들(3510)(또한 게이트 라인들로서 불리우는)이 순차적으로 선택된다. 다른 한편으로, 검출 기간은 감지가 터치 센서에 의해 수행되는 기간이며, X 방향으로 연장하는 배선들(3510)이 순차적으로 선택되며, 입력 전압이 입력된다.
도 28의 (B)는 기록 기간에서의 등가 회로도이다. 상기 기록 기간에서, 공통 전위는 X 방향으로 연장하는 배선(3510) 및 Y 방향으로 연장하는 배선(3511) 양쪽 모두에 입력된다.
도 28의 (C)는 검출 기간에서의 몇몇 시점에서의 등가 회로도이다. 상기 검출 기간에서, Y 방향으로 연장하는 배선들(3511)의 각각은 검출 회로에 전기적으로 접속된다. 입력 전압은 선택되는 X 방향으로 연장하는 배선들(3510)에 입력되며, 공통 전위는 선택되지 않은 X 방향으로 연장하는 배선들(3510)에 입력된다.
이미지가 기록되는 기간 및 감지가 터치 센서에 의해 수행되는 기간이 상기 설명된 바와 같이 별개로 제공되는 것이 바람직하다. 따라서, 데이터가 픽셀에 기록될 때 발생된 잡음에 의해 야기된 터치 센서의 민감도에서의 감소가 억제될 수 있다.
(실시예 11)
본 발명의 일 실시예인 디스플레이 장치는 다양한 전자 디바이스들에 적용될 수 있다. 전자 디바이스들의 예들은 텔레비전 디바이스(또한 텔레비전 또는 텔레비전 수신기로서 불리우는), 컴퓨터 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 이동 전화, 휴대용 게임 기계, 휴대용 정보 단말기, 오디오 재생 디바이스, 게임 기계(예로서, 파친코 기계 또는 슬롯 머신), 및 게임 콘솔을 포함한다. 이러한 전자 디바이스들의 예들은 도 29에 예시된다.
도 29의 (A)는 이동 전화(9000)의 예를 예시한다. 상기 이동 전화(9000)는 두 개의 하우징들(9030 및 9031)을 포함한다. 상기 하우징(9031)은 디스플레이 패널(9032), 스피커(9033), 마이크로폰(9034), 포인팅 디바이스(9036), 카메라 렌즈(9037), 외부 접속 단자(9038) 등을 포함한다. 또한, 상기 하우징(9030)은 휴대용 정보 단말기, 외부 메모리 슬롯(9041) 등의 충전의 기능을 가진 태양 전지(9040)를 포함한다. 또한, 안테나가 상기 하우징(9031)에 통합된다. 상기 실시예에 설명된 상기 디스플레이 장치는 디스플레이 패널(9032)을 위해 사용되며, 그에 의해 이동 전화의 디스플레이 품질이 개선될 수 있다.
상기 디스플레이 패널(9032)은 터치스크린을 제공받는다. 이미지들로서 디스플레이되는 복수의 동작 키들(9035)은 도 29의 (A)에서 파선들에 의해 예시된다. 태양 전지(9040)로부터 출력된 전압이 각각의 회로에 대해 충분히 높도록 증가되는 승압 회로가 또한 포함된다는 것을 주의하자.
상기 디스플레이 패널(9032)에서, 상기 디스플레이 방향은 사용 패턴에 의존하여 적절히 변경될 수 있다. 뿐만 아니라, 이동 전화는 상기 디스플레이 패널(9032)과 동일한 표면상에서 카메라 렌즈(9037)를 제공받으며, 따라서 그것은 비디오 폰으로서 사용될 수 있다. 상기 스피커(9033) 및 상기 마이크로폰(9034)은 음성 호출들뿐만 아니라 비디오폰 호출들, 사운드를 녹음 및 재생하는 것 등을 위해 사용될 수 있다. 게다가, 그것들이 도 29의 (A)에 예시된 바와 같이 개발되는 상태에서 상기 하우징들(9030 및 9031)은 하나가 다른 하나 위에 겹쳐지도록 슬라이딩에 의해 시프트할 수 있으며; 그러므로, 이동 전화의 크기는 감소될 수 있으며, 이것은 이동 전화를 운반되기에 적절하게 만든다.
외부 접속 단자(9038)는 AC 어댑터 및 USB 케이블과 같은 다양한 유형들의 케이블들에 접속될 수 있으며, 충전 및 개인용 컴퓨터 등과의 데이터 통신이 가능하다. 게다가, 대량의 데이터가 외부 메모리 슬롯(9041)으로 저장 매체를 삽입함으로써 저장될 수 있으며 이동될 수 있다.
도 29의 (B)는 텔레비전 디바이스(9100)를 예시한다. 상기 텔레비전 디바이스(9100)에서, 디스플레이부(9103)는 하우징(9101)에 통합되며 이미지는 상기 디스플레이부(9103) 상에 디스플레이될 수 있다. 상기 하우징(9101)은 여기에서 스탠드(9105)에 의해 지지된다는 것을 주의하자.
상기 텔레비전 디바이스(9100)는 하우징(9101)의 동작 스위치 또는 별개의 원격 제어기(9110)를 갖고 동작될 수 있다. 채널들 및 볼륨은 디스플레이부(9103) 상에서 디스플레이된 이미지가 제어될 수 있도록 원격 제어기(9110)의 동작 키(9109)를 갖고 제어될 수 있다. 뿐만 아니라, 원격 제어기(9110)는 원격 제어기(9110)로부터 출력된 데이터를 디스플레이하기 위해 디스플레이부(9107)를 제공받을 수 있다.
도 29의 (B)에 예시된 상기 텔레비전 디바이스(9100)는 수신기, 모뎀 등을 제공받는다. 상기 수신기를 갖고, 일반적인 텔레비전 방송들이 상기 텔레비전 디바이스(9100)에서 수신될 수 있다. 뿐만 아니라, 상기 텔레비전 디바이스(9100)가 모뎀을 통해 유선 또는 무선 접속에 의해 통신 네트워크에 접속될 때, 단방향(송신기로부터 수신기로) 또는 2-방향(송신기 및 수신기 사이에서 또는 수신기들 사이에서) 데이터 통신이 수행될 수 있다.
상기 실시예들에 설명된 디스플레이 장치들 중 임의의 것이 디스플레이부들(9103 및 9107)을 위해 사용될 수 있다. 따라서, 상기 텔레비전 디바이스는 높은 디스플레이 품질을 가질 수 있다.
도 29의 (C)는 컴퓨터(9200)를 예시한다. 상기 컴퓨터(9200)는 본체(9201), 하우징(9202), 디스플레이부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
상기 실시예들에 설명된 디스플레이 장치들 중 임의의 것이 상기 디스플레이부(9203)를 위해 사용될 수 있다. 따라서, 컴퓨터는 높은 디스플레이 품질을 가질 수 있다.
상기 디스플레이부(9203)는 터치-입력 기능을 가진다. 사용자가 사용자의 손가락들 등을 통해 컴퓨터(9200)의 디스플레이부(9203) 상에서 디스플레이되는 디스플레이된 버튼들을 터치할 때, 사용자는 스크린의 동작 및 정보의 입력을 실행할 수 있다. 뿐만 아니라, 컴퓨터가 가정용 기기와 통신하거나 또는 가정용 기기들을 제어하기 위해 만들어질 때, 디스플레이부(9203)는 스크린상에서의 동작에 의해 가정용 기기들을 제어하는 제어 디바이스로서 기능할 수 있다. 예를 들면, 상기 실시예에 설명된 터치스크린의 사용으로, 디스플레이부(9203)는 터치-입력 기능을 가질 수 있다.
도 30은 접이식 태블릿 단말기(9600)를 예시한다. 도 30에서, 상기 태블릿 단말기(9600)는 개방되며 하우징(9630), 디스플레이부(9631a), 디스플레이부(9631b), 디스플레이-모드 스위칭 버튼(9634), 전원 버튼(9635), 전력-절감-모드 스위칭 버튼(9636), 및 클립(9633)을 포함한다.
상기 실시예들에 설명된 디스플레이 장치들 중 임의의 것이 디스플레이부(9631a) 및 디스플레이부(9631b)를 위해 사용될 수 있다. 따라서, 태블릿 단말기(9600)의 디스플레이 품질이 개선될 수 있다.
디스플레이부(9631a)의 부분은 터치스크린 영역(9632a)일 수 있으며 데이터는 디스플레이된 동작 키 패널(9638)이 터치될 때 입력될 수 있다. 상기 디스플레이부(9631a)에서의 절반 영역이 단지 디스플레이 기능만을 가지며 다른 절반 영역이 또한 터치스크린 기능을 갖는 구성이 예로서 예시되지만, 상기 디스플레이부(9631a)의 구성은 이에 제한되지 않는다. 디스플레이부(9631a)의 전체 영역은 터치스크린 기능을 가질 수 있다. 예를 들면, 상기 디스플레이부(9631a)의 전체 영역은 키보드 버튼들을 디스플레이할 수 있으며 상기 디스플레이부(9631b)가 디스플레이 스크린으로서 사용될 수 있는 동안 터치스크린으로서 작용한다.
상기 디스플레이부(9631a)처럼, 디스플레이부(9631b)의 부분은 터치스크린 영역(9632b)일 수 있다. 상기 터치스크린 상에서 디스플레이된 키보드 디스플레이 스위칭 버튼(9639)이 손가락, 스타일러스 등을 갖고 터치될 때, 키보드가 상기 디스플레이부(9631b) 상에 디스플레이될 수 있다.
터치 입력은 상기 터치스크린 영역들(9632a 및 9632b) 상에서 동시에 수행될 수 있다.
상기 디스플레이-모드 스위칭 버튼(9634)은 예를 들면, 디스플레이 배향(예로서, 풍경 모드 및 자화상 모드 사이에서)을 스위칭할 수 있으며 디스플레이 모드(단색 디스플레이 및 컬러 디스플레이 사이에서 스위칭)를 선택할 수 있다. 전력-절감-모드 스위칭 버튼(9636)은 태블릿 단말기(9600)에 통합된 광학 센서에 의해 검출된 태블릿 단말기(9600)의 사용시 외부 광의 양에 따라 디스플레이 휘도를 제어할 수 있다. 상기 태블릿 단말기(9600)는 상기 광학 센서 외에 배향을 검출하기 위한 센서(예로서, 자이로스코프 또는 가속도 센서)와 같은 또 다른 검출 디바이스를 포함할 수 있다.
상기 디스플레이부(9631a) 및 상기 디스플레이부(9631b)는 도 30에서 동일한 디스플레이 면적을 갖지만, 본 발명의 일 실시예는 이 예에 제한되지 않는다. 상기 디스플레이부(9631a) 및 상기 디스플레이부(9631b)는 상이한 면적들 또는 상이한 디스플레이 품질을 가질 수 있다. 예를 들면, 그것들 중 하나는 다른 것보다 더 높은-화질의 이미지들을 디스플레이할 수 있는 디스플레이 패널일 수 있다.
이 실시예는 다른 실시예들 및 예들에 설명된 구성들 중 임의의 것과 적절히 조합하여 구현될 수 있다.
[예 1]
이 예에서, 산화물 반도체막 및 다층 막의 저항들이 도 33 및 도 34를 참조하여 설명될 것이다.
첫 번째로, 샘플의 구성이 도 33을 참조하여 설명된다.
도 33의 (A)는 샘플 1, 샘플 2, 샘플 3, 및 샘플 4의 상면도이며, 도 33의 (B) 내지 도 33의 (D)는 도 33의 (A)에서 일점 쇄선(A1 내지 A2)을 따라 취해진 단면도들이다. 샘플들(1 내지 4)의 상면도들은 동일하며, 그것의 단면도들은 단면들의 적층 구성들이 상이하기 때문에 상이하다는 것을 주의하자. 샘플 1, 샘플 2, 및 샘플들(3 및 4)의 단면도들은 각각 도 33의 (B), 도 33의 (C), 및 도 33의 (D)에서 예시된다.
샘플 1에 대해, 절연막(1903)이 유리 기판(1901) 위에 형성되고, 절연막(1904)이 상기 절연막(1903) 위에 형성되며, 산화물 반도체막(1905)은 상기 절연막(1904) 위에 형성된다. 상기 산화물 반도체막(1905)의 양쪽 단부들은 각각이 전극으로서 작용하는 도전막(1907) 및 도전막(1909)으로 커버되며, 상기 산화물 반도체막(1905) 및 상기 도전막들(1907 및 1909)은 절연막(1910) 및 절연막(1911)으로 커버된다. 개구(1913) 및 개구(1915)가 절연막들(1910 및 1911)에서 제공되며, 상기 도전막(1907) 및 상기 도전막(1909)은 각각 상기 개구(1913) 및 상기 개구(1915)를 통해 노출된다는 것을 주의하자.
샘플 2에 대해, 상기 절연막(1903)은 유리 기판(1901) 위에 형성되고, 상기 절연막(1904)은 상기 절연막(1903) 위에 형성되며, 상기 산화물 반도체막(1905)은 상기 절연막(1904) 위에 형성된다. 상기 산화물 반도체막(1905)의 양쪽 단부들은 각각이 전극으로서 작용하는 상기 도전막들(1907 및 1909)로 커버되며, 상기 산화물 반도체막(1905) 및 상기 도전막들(1907 및 1909)은 상기 절연막(1911)으로 커버된다. 개구(1917) 및 개구(1919)는 상기 절연막(1911)에 제공되며, 상기 도전막(1907) 및 상기 도전막(1909)은 각각 상기 개구(1917) 및 상기 개구(1919)를 통해 노출된다는 것을 주의하자.
샘플들(3 및 4)의 각각에서, 상기 절연막(1903)은 유리 기판(1901) 위에 형성되고, 상기 절연막(1904)은 상기 절연막(1903) 위에 형성되며, 다층 막(1906)은 상기 절연막(1904) 위에 형성된다. 상기 다층 막(1906)의 양쪽 단부들은 각각이 전극으로서 작용하는 상기 도전막들(1907 및 1909)로 커버되며, 다층 막(1906) 및 상기 도전막들(1907 및 1909)은 상기 절연막(1911)으로 커버된다. 상기 개구들(1917 및 1919)은 상기 절연막(1911)에 제공되며, 상기 도전막(1907) 및 상기 도전막(1909)은 각각 상기 개구(1917) 및 상기 개구(1919)를 통해 노출된다는 것을 주의하자.
상기 설명된 바와 같이, 상기 산화물 반도체막(1905) 또는 상기 다층 막(1906)의 최상부 표면과 접하는 상기 절연막들의 구성들은 샘플들(1 내지 4)에서 상이하다. 샘플 1에서, 상기 산화물 반도체막(1905) 및 상기 절연막(1910)은 서로 접하고; 샘플 2에서, 상기 산화물 반도체막(1905) 및 상기 절연막(1911)은 서로 접하며, 샘플들(3 및 4)에서, 상기 다층 막(1906) 및 상기 절연막(1911)이 서로 접한다.
다음으로, 상기 샘플들을 형성하기 위한 방법들이 설명된다.
첫 번째로, 샘플 1을 형성하기 위한 방법이 설명된다.
400-nm-두께 실리콘 질화물 막이 플라즈마 CVD 방법에 의해 유리 기판(1901) 위에서 상기 절연막(1903)으로서 형성되었다.
다음으로, 50-nm-두께 실리콘 산화질화물 막이 플라즈마 CVD 방법에 의해 상기 절연막(1903) 위에서 상기 절연막(1904)으로서 형성되었다.
다음으로, 35-nm-두께 In-Ga-Zn 산화물 막(이후 또한 IGZO 막으로서 불리우는)이 1:1:1의 원자비로 In, Ga, 및 Zn을 포함한 금속 산화물 타깃을 사용하여 스퍼터링 방법에 의해 상기 절연막(1904) 위에 상기 산화물 반도체막(1905)으로서 형성되었다. 그 후, 에칭 처리가 포토리소그래피 프로세스를 통해 형성된 마스크를 갖고 IGZO 막 상에서 수행되었으며, 따라서 상기 산화물 반도체막(1905)이 형성되었다.
다음으로, 상기 도전막들(1907 및 1909)은 50-nm-두께 텅스텐 막, 400-nm-두께 알루미늄 막, 및 100-nm-두께 티타늄 막이 스퍼터링 방법에 의해 이러한 순서로 적층되는 그러한 방식으로 상기 절연막(1904) 및 상기 산화물 반도체막(1905) 위에 형성되었으며, 포토리소그래피 프로세스를 통해 형성된 마스크를 갖고 에칭 처리를 겪게 된다.
다음으로, 450-nm-두께 실리콘 산화질화물 막이 플라즈마 CVD 방법에 의해 상기 절연막(1904), 상기 산화물 반도체막(1905), 상기 도전막(1907), 및 상기 도전막(1909) 위에 상기 절연막(1910)으로서 형성되었으며, 그 후 열 처리가 1시간 동안 질소 및 산소의 혼합 분위기 하에서 350℃로 수행되었다.
다음으로, 50-nm-두께 실리콘 질화물 막이 플라즈마 CVD 방법에 의해 상기 절연막(1910) 위에서 상기 절연막(1911)으로서 형성되었다.
다음으로, 마스크는 포토리소그래피 프로세스를 통해 상기 절연막(1911) 위에 형성되며 그 후 에칭 처리가 상기 절연막(1910) 및 상기 절연막(1911) 상에서 수행되었으며, 따라서 개구들(1913 및 1915)이 상기 절연막들(1910 및 1911)에서 형성되었다.
상기 프로세스를 통해, 샘플 1이 형성되었다.
다음으로, 샘플 2를 형성하기 위한 방법이 설명된다.
다음으로, 450-nm-두게 실리콘 산화질화물 막이 플라즈마 CVD 방법에 의해 샘플 1의 상기 절연막(1903), 상기 산화물 반도체막(1905), 상기 도전막(1907), 및 상기 도전막(1909) 위에 상기 절연막(1910)으로서 형성되었으며, 그 후 열 처리가 1시간 동안 질소 및 산소의 혼합 분위기 하에서 350℃로 수행되었다. 그 후, 상기 절연막(1910)이 제거되었다.
다음으로, 50-nm-두께 실리콘 질화물 막이 플라즈마 CVD 방법에 의해 상기 절연막(1904), 상기 산화물 반도체막(1905), 상기 도전막(1907), 및 상기 도전막(1909) 위에 상기 절연막(1911)으로서 형성되었다.
다음으로, 마스크가 포토리소그래피 프로세스를 통해 상기 절연막(1911) 위에 형성되며 그 후 에칭 처리가 상기 절연막(1911) 상에서 수행되었고, 따라서 상기 개구들(1917 및 1919)이 상기 절연막(1911)에 형성되었다.
상기 프로세스를 통해, 샘플 2가 형성되었다.
다음으로, 샘플 3을 형성하기 위한 방법이 설명된다.
샘플 3에 대해, 상기 다층 막(1906)이 샘플 2의 산화물 반도체막(1905) 대신에 사용되었다. 상기 다층 막(1906)은 1:3:2의 원자비로 In, Ga, 및 Zn을 포함한 금속 산화물 타깃을 가진 10-nm-두께 IGZO 막, 1:1:1의 원자비에서 In, Ga, 및 Zn을 포함한 금속 산화물 타깃을 가진 10-nm-두께 IGZO 막, 및 그 후 1:3:2의 원자비로 In, Ga, 및 Zn을 포함한 금속 산화물 타깃을 가진 10-nm-두께 IGZO가 스퍼터링 방법에 의해 연속하여 형성되도록 하는 방식으로 상기 절연막(1904) 위에 형성되었다. 그 후, 에칭 처리가 포토리소그래피 프로세스를 통해 형성된 마스크를 갖고 적층된 IGZO 막들 상에서 수행되었으며, 따라서 상기 다층 막(1906)이 형성되었다.
상기 프로세스를 통해, 샘플 3이 형성되었다.
다음으로, 샘플 4를 형성하기 위한 방법이 설명된다.
샘플 4에 대해, 상기 다층 막(1906)은 샘플 2의 상기 산화물 반도체막(1905) 대신에 사용되었다. 상기 다층 막(1906)은 1:3:2의 원자비로 In, Ga, 및 Zn을 포함한 금속 산화물 타깃을 가진 20-nm-두께 IGZO 막, 1:1:1의 원자비로 In, Ga, 및 Zn을 포함한 금속 산화물 타깃을 가진 15-nm-두께 IGZO 막, 및 그 후 1:3:2의 원자비로 In, Ga, 및 Zn을 포함한 금속 산화물 타깃을 사용한 10-nm-두께 IGZO 막이 스퍼터링 방법에 의해 연속적으로 형성되는 그러한 방식으로 상기 절연막(1904) 위에 형성되었다. 그 후, 에칭 처리가 포토리소그래피 프로세스를 통해 형성된 마스크를 갖고 상기 적층된 IGZO 막들 상에서 수행되었으며, 따라서 분리된 다층 막(1906)이 형성되었다.
상기 프로세스를 통해, 샘플 4가 형성되었다.
다음으로, 샘플들(1 및 2)의 각각에 제공된 상기 산화물 반도체막(1905)의 시트 저항 및 샘플들(3 및 4)의 각각에 제공된 다층 막(1906)의 시트 저항이 측정되었다. 샘플 1에서, 프로브는 상기 산화물 반도체막(1905)의 시트 저항을 측정하기 위해 상기 개구들(1913 및 1915)과 접하게 된다. 샘플들(2 내지 4)의 각각에서, 프로브는 상기 산화물 반도체막(1905) 또는 상기 다층 막(1906)의 시트 저항을 측정하기 위해 개구들(1917 및 1919)과 접하게 된다. 샘플들(1 및 2)의 각각에서의 상기 산화물 반도체막(1905) 및 샘플들(3 및 4)의 각각에서의 다층 막(1906)에서, 서로에 면하는 상기 도전막들(1907 및 1909)의 폭들은 각각 1 mm이며 그 사이에서의 거리는 10 ㎛였음을 주의하자. 뿐만 아니라, 샘플들(1 내지 4)의 각각에서, 도전막(1907)의 전위는 접지 전위이며, 1 V가 상기 도전막(1909)에 인가되었다.
도 34는 샘플들(1 내지 4)의 시트 저항을 도시한다.
샘플 1의 시트 저항은 약 1×1011 Ω/sq이다. 샘플 2의 시트 저항은 약 2620 Ω/sq이다. 샘플 3의 시트 저항은 약 4410 Ω/sq이다. 샘플 4의 시트 저항은 약 2930 Ω/sq이다.
상기 방식으로, 상기 산화물 반도체막들(1905) 및 상기 다층 막들(1906)은 상기 산화물 반도체막(1905)과 접하는 상기 절연막들 및 상기 다층 막(1906)과 접하는 상기 절연막들이 상이하기 때문에 상이한 값들의 시트 저항을 가진다.
샘플들(1 내지 4)의 상기 시트 저항들은 저항률로 변환될 때, 샘플 1, 샘플 2, 샘플 3, 및 샘플 4의 저항률들은 각각 3.9×105 Ωcm, 9.3×10-3 Ωcm, 1.3×10-2 Ωcm, 및 1.3×10-2 Ωcm임을 주의하자.
샘플 1에서, 상기 절연막(1910)으로서 사용된 상기 실리콘 산화질화물 막이 상기 산화물 반도체막(1905)의 최상부 표면과 접하여 및 상기 절연막(1911)으로서 사용된 실리콘 질화물 막으로부터 떨어져 형성되었다. 다른 한편으로, 상기 절연막(1911)으로서 사용된 실리콘 질화물 막은 샘플 2에서의 상기 산화물 반도체막(1905)의 최상부 표면과 접하여 형성되었으며 샘플들(3 및 4)의 각각에서 다층 막(1906)의 최상부 표면과 접하여 형성되었다. 상기 산화물 반도체막(1905) 또는 상기 다층 막(1906)이 그에 따라 상기 절연막(1911)으로서 사용된 실리콘 질화물 막과 접하여 제공될 때, 결함들, 통상적으로 산소 결핍들이 상기 산화물 반도체막(1905) 또는 상기 다층 막(1906)에서 발생되며, 상기 실리콘 질화물 막에 포함된 수소는 상기 산화물 반도체막(1905) 또는 상기 다층 막(1906)으로 전달되거나 또는 그것으로 확산된다. 따라서, 상기 산화물 반도체막(1905) 또는 상기 다층 막(1906)의 도전율은 개선된다.
예를 들면, 산화물 반도체막이 트랜지스터의 채널 형성 영역을 위해 사용되는 경우에, 실리콘 산화질화물 막이 샘플 1에서 도시된 바와 같이 상기 산화물 반도체막과 접하여 제공되는 구성을 이용하는 것이 바람직하다. 뿐만 아니라, 커패시터의 전극을 위해 사용된 광-투과성 도전막으로서, 실리콘 질화물 막은 샘플들(2 내지 4)에서 도시된 바와 같이 산화물 반도체막 또는 다층 막과 접하여 제공되는 구성을 이용하는 것이 바람직하다. 이러한 구성을 갖고, 트랜지스터의 채널 형성 영역을 위해 사용되는 산화물 반도체막 또는 다층 막 및 커패시터의 전극을 위해 사용되는 산화물 반도체막 또는 다층 막이 동일한 프로세스를 통해 형성될 때조차, 상기 산화물 반도체막의 저항률 및 상기 다층 막의 저항률은 서로 상이하게 만들어질 수 있다.
이 예에 설명된 구성은 다른 실시예들 및 예들에서의 구성들 중 임의의 것과 조합하여 적절하게 사용될 수 있다.
[예 2]
이 예에서, 산화물 반도체막 및 상기 산화물 반도체막 위에 형성된 절연막에서의 불순물들의 분석은 도 35를 참조하여 설명될 것이다.
이 예에서, 두 개의 종류들의 샘플들(이후 샘플 5 및 샘플 6)이 불순물 분석을 위한 샘플들로서 형성되었다.
첫 번째로, 샘플 5를 형성하기 위한 방법이 이하에 설명된다.
샘플 5에 대해, IGZO 막은 유리 기판 위에 형성되었으며 실리콘 질화물 막이 그 위에 형성되었다. 그 후, 1시간 동안 질소 분위기 하에서 450℃에서의 열 처리 및 그 후 1시간 동안 질소 및 산소의 혼합 가스 분위기(질소의 비율은 80%이였으며 산소의 비율은 20%였다) 하에서 450℃에서의 열 처리가 연속해서 수행되었다.
상기 IGZO 막에 대해, 100-nm-두께 IGZO 막이 다음의 조건들 하에서 1:1:1의 원자비로 In, Ga, 및 Zn을 포함한 금속 산화물 타깃을 사용하여 스퍼터링 방법에 의해 형성되었음을 주의하자: Ar 가스 유량은 100 sccm이며 O2 가스 유량은 100 sccm(O2 가스의 비율은 50%였다)이고; 압력은 0.6 Pa이고; 막 형성 전력은 5000 W이며; 기판 온도는 170℃였다.
또한, 실리콘 질화물 막에 대해, 100-nm-두께 실리콘 질화물 막이 다음의 조건들 하에서 PE-CVD 방법에 의해 형성되었다: SiH4 가스 유량은 50 sccm이고, N2 가스 유량은 5000 sccm이며, NH3 가스 유량은 100 sccm이고; 압력은 100 Pa이고; 막 형성 전력은 1000 W이며; 기판 온도는 220℃였다.
다음으로, 샘플 6을 형성하기 위한 방법이 이하에 설명된다.
IGZO 막은 유리 기판 위에 형성되었으며 실리콘 산화질화물 막 및 실리콘 질화물 막이 그 위에 적층되었다. 그 후, 1시간 동안 질소 분위기 하에서 450℃에서의 열 처리 및 그 후 1시간 동안 질소 및 산소(질소의 비율은 80%였으며 산소의 비율은 20%였다)의 혼합 가스 분위기 하에서 450℃에서의 열 처리가 연속하여 수행되었다.
IGZO 막 및 실리콘 질화물 막의 막 형성 조건들은 샘플 5의 것들과 유사하였음을 주의하자. 또한, 상기 실리콘 산화질화물 막에 대해, 50-nm-두께 실리콘 산화질화물 막이 다음의 조건들 하에서 PE-CVD 방법에 의해 형성되었다: SiH4 가스 유량은 30 sccm이며 N2O 가스 유량은 4000 sccm이고; 압력은 40 Pa이고; 막 형성 전력은 150 W이며; 기판 온도는 220℃였다. 그 후, 400-nm-두께 실리콘 산화질화물 막은 다음의 조건들 하에서 PE-CVD 방법에 의해 형성되었다: SiH4 가스 유량은 160 sccm이며 N2O 가스 유량은 4000 sccm이고; 압력은 200 Pa이고; 막 형성 전력은 1500 W이며, 기판 온도는 220℃였다.
도 35는 샘플들(5 및 6)의 불순물 분석의 결과들을 도시한다.
불순물 분석은 2차 이온 질량 분석법(SIMS)에 의해 도 35의 각각에서 화살표에 의해 도시된 방향으로 수행되었음을 주의하자. 즉, 측정은 유리 기판 측으로부터 수행되었다.
도 35의 (A)는 샘플 5의 측정에 의해 획득된 수소(H)의 농도 프로파일을 도시한다. 도 35의 (B)는 샘플 6의 측정에 의해 획득된 수소(H)의 농도 프로파일을 도시한다.
도 35의 (A)는 IGZO 막에서의 수소(H)의 농도가 1.0×1020 원자/㎤이며 상기 실리콘 질화물 막에서의 수소(H)의 농도는 1.0×1023 원자/㎤임을 도시한다. 도 35의 (B)는 IGZO 막에서의 수소(H)의 농도는 5.0×1019 원자/㎤이며 상기 실리콘 산화질화물 막에서의 수소(H)의 농도는 3.0×1021 원자/㎤임을 도시한다.
측정 원리에서 SIMS 분석에 의해 샘플의 표면의 부근에서 또는 상이한 재료들을 사용하여 형성된 적층 막들 사이에서의 계면의 부근에서 정확한 데이터를 획득하는 것은 어렵다는 것이 알려져 있다. 따라서, 두께 방향으로 막에서의 수소(H)의 농도들의 분포들이 SIMS에 의해 분석되는 경우에, 막에 제공되고, 상기 값이 크게 변경되지 않으며, 강도의 거의 일정한 준위가 획득될 수 있는 영역에서의 평균 값이 수소(H)의 농도로서 이용된다.
수소(H)의 농도에서의 IGZO 막들 사이에서의 차이는 상기 IGZO 막과 접하는 절연막의 구성을 변경함으로써 이러한 방식으로 발견되었다.
예를 들면, 상기 IGZO 막들 중 임의의 것이 트랜지스터의 채널 형성 영역에서 형성되는 경우에, 실리콘 산화질화물 막이 샘플 6에 도시된 바와 같이 상기 IGZO막과 접하여 제공되는 구성을 이용하는 것이 바람직하다. 커패시터의 전극을 위해 사용된 광-투과성 도전막으로서, 실리콘 질화물 막이 샘플 5에 도시된 바와 같이 상기 IGZO 막과 접하여 제공되는 구성을 이용하는 것이 바람직하다. 이러한 구성을 갖고, 트랜지스터의 채널 형성 영역을 위해 사용되는 IGZO 막 및 커패시터의 전극을 위해 사용되는 IGZO 막이 동일한 프로세스를 통해 형성될 때조차, 상기 IGZO 막들의 수소 농도들은 서로 상이하게 될 수 있다.
[예 3]
이 예에서, 산화물 반도체막 및 다층 막에서의 결함들의 양들은 도 36 및 도 37을 참조하여 설명될 것이다.
첫 번째로, 샘플들의 구성들이 설명된다.
샘플 7은 석영 기판 위에 형성된 35-nm-두께 산화물 반도체막 및 상기 산화물 반도체막 위에 형성된 100-nm-두께 질화 절연막을 포함한다.
샘플 8 및 샘플 9 각각은 석영 기판 위에 형성된 30-nm-두께 다층 막 및 상기 다층 막 위에 형성된 100-nm-두께 질화 절연막을 포함한다. 샘플 8의 다층 막에서, 10-nm-두께 제 1 산화물 막, 10-nm-두께 산화물 반도체막, 및 10-nm-두께 제 2 산화물 막이 이러한 순서로 적층됨을 주의하자. 샘플 9의 다층 막에서, 20-nm-두께 제 1 산화물 막, 15-nm-두께 산화물 반도체막, 및 10-nm-두께 제 2 산화물 막이 이러한 순서로 적층된다. 샘플들(8 및 9)은 다층 막이 상기 산화물 반도체막 대신에 포함된다는 점에서 샘플 7과 상이하다.
샘플 10은 석영 기판 위에 형성된 100-nm-두께 산화물 반도체막, 상기 산화물 반도체막 위에 형성된 250-nm-두께 산화 절연막, 및 상기 산화 절연막 위에 형성된 100-nm-두께 질화 절연막을 포함한다. 샘플 10은 상기 산화물 반도체막이 상기 질화 절연막과 접하지 않지만 상기 산화 절연막과 접한다는 점에서 샘플들(7 내지 9)과 상이하다.
다음으로, 상기 샘플들을 형성하기 위한 방법들이 설명된다.
첫 번째로, 샘플 7을 형성하기 위한 방법이 설명된다.
35-nm-두께 IGZO 막이 상기 석영 기판 위에서 상기 산화물 반도체막으로서 형성되었다. 상기 IGZO 막에 대해, 상기 35-nm-두께 IGZO 막이 다음의 조건들 하에서 1:1:1의 원자비로 In, Ga, 및 Zn을 포함한 금속 산화물 타깃을 사용하여 스퍼터링 방법에 의해 형성되었다: Ar 가스 유량은 100 sccm이며 O2 가스 유량은 100 sccm이고(O2 가스의 비율은 50%였다); 압력은 0.6 Pa이고; 막 형성 전력은 5000 W이며; 기판 온도는 170℃였다.
다음으로, 제 1 열 처리로서, 1시간 동안 질소 분위기 하에서 450℃에서의 열 처리 및 1시간 동안 질소 및 산소의 혼합 가스 분위기(질소의 비율은 80%였으며, 산소의 비율은 20%였다) 하에서 450℃에서의 열 처리가 연속하여 수행되었다.
다음으로, 100-nm-두께 실리콘 질화물 막이 상기 산화물 반도체막 위에서 상기 질화 절연막으로서 형성되었다. 상기 실리콘 질화물 막에 대해, 100-nm-두께 실리콘 질화물 막이 다음의 조건들 하에서 PE-CVD 방법에 의해 형성되었다: SiH4 가스 유량은 50 sccm이고, N2 가스 유량은 5000 sccm이며, NH3 가스 유량은 100 sccm이고; 압력은 100 Pa이고; 막 형성 전력은 1000 W이며; 기판 온도는 350℃였다.
다음으로, 제 2 열 처리로서, 열 처리는 1시간 동안 질소 분위기 하에서 250℃에서 수행되었다.
상기 프로세스를 통해, 샘플 7이 형성되었다.
다음으로, 샘플 8을 형성하기 위한 방법이 설명된다.
샘플 8에 대해, 상기 다층 막이 샘플 7의 상기 산화물 반도체막 대신에 형성되었다. 상기 다층 막에 대해, 10-nm-두께 제 1 산화물 막은 다음의 조건들 하에서 1:3:2의 원자비로 In, Ga, 및 Zn을 포함한 금속 산화물 타깃을 사용하여 스퍼터링 방법에 의해 형성되었다: Ar 가스 유량은 180 sccm이며 O2 가스 유량은 20 sccm이고(O2 가스의 비율은 10%였다); 압력은 0.6 Pa이고; 막 형성 전력은 5000 W이며; 기판 온도는 25℃였다. 그 후, 10-nm-두께 산화물 반도체막은 다음의 조건들 하에서 1:1:1의 원자비로 In, Ga, 및 Zn을 포함한 금속 산화물 타깃을 사용하여 스퍼터링 방법에 의해 형성되었다: Ar 가스 유량은 100 sccm이며 O2 가스 유량은 100 sccm이고(O2 가스의 비율은 50%였다); 압력은 0.6 Pa이고; 막 형성 전력은 5000 W이며; 기판 온도는 170℃였다. 그 후, 10-nm-두께 제 2 산화물막은 다음의 조건들 하에서 1:3:2의 원자비로 In, Ga, 및 Zn을 포함한 금속 산화물 타깃을 사용하여 스퍼터링 방법에 의해 형성되었다: Ar 가스 유량은 180 sccm이며 O2 가스 유량은 20 sccm이고(O2 가스의 비율은 10%였다); 압력은 0.6 Pa이고; 막 형성 전력은 5000 W이며; 기판 온도는 25℃였다.
다른 단계들은 샘플 7의 것들과 유사하다. 상기 프로세스를 통해, 샘플 8이 형성되었다.
다음으로, 샘플 9를 형성하기 위한 방법이 설명된다.
샘플 9에 대해, 상기 다층 막은 샘플 7의 상기 산화물 반도체막 대신에 형성되었다. 상기 다층 막에 대해, 20-nm-두께 제 1 산화물 막이 샘플 8의 제 1 산화물 막과 동일한 조건들 하에서 상기 석영 기판 위에 형성되었다. 그 후, 15-nm-두께 산화물 반도체막은 샘플 8의 상기 산화물 반도체막과 동일한 조건들 하에서 스퍼터링 방법에 의해 형성되었다. 그 후, 10-nm-두께 제 2 산화물 막이 샘플 8의 제 2 산화물 막과 동일한 조건들 하에서 형성되었다.
다른 단계들은 샘플 7의 것들과 유사하다. 상기 프로세스를 통해, 샘플 9가 형성되었다.
다음으로, 샘플 10을 형성하기 위한 방법이 설명된다.
샘플 10에 대해, 100-nm-두께 산화물 반도체막은 샘플 7과 동일한 조건들 하에서 석영 기판 위에 형성되었다.
다음으로, 제 1 열 처리는 샘플 7의 것들과 유사한 조건들 하에서 수행되었다.
다음으로, 50-nm-두께 제 1 실리콘 산화질화물 막 및 200-nm-두께 제 2 실리콘 산화질화물 막이 상기 산화 절연막으로서 상기 산화물 반도체막 위에 적층되었다. 여기에서, 50-nm-두께 제 1 실리콘 산화질화물 막은 다음의 조건들 하에서 PE-CVD 방법에 의해 형성되었다: SiH4 가스 유량은 30 sccm이며 N2O 가스 유량은 4000 sccm이었고; 상기 압력은 40 Pa이었고; 막 형성 전력은 150 W이었으며; 상기 기판 온도는 220℃였다. 그 후, 상기 200-nm-두께 제 2 실리콘 산화질화물 막은 다음의 조건들 하에서 PE-CVD 방법에 의해 형성되었다: SiH4 가스 유량은 160 sccm이며 N2O 가스 유량은 4000 sccm이고; 압력은 200 Pa이었고; 막 형성 전력은 1500 W이었으며; 기판 온도는 220℃였다. 상기 제 2 실리콘 산화질화물 막은 화학량론적 조성에서의 산소보다 높은 비율로 산소를 포함한 막임을 주의하자.
다음으로, 100-nm-두께 실리콘 질화물 막은 샘플 7과 동일한 조건들 하에서 상기 산화 절연막 위에 형성되었다.
다음으로, 제 2 열 처리는 샘플 7의 것들과 유사한 조건들 하에서 수행되었다.
상기 프로세스를 통해, 샘플 10이 형성되었다.
다음으로, 샘플들(7 내지 10)은 ESR에 의해 측정되었다. 미리 결정된 온도에서 수행된 ESR 측정에서, 마이크로파가 흡수되는 자기장(H0)의 값은 식(g=hν/βH0)을 위해 사용되며, 따라서 g-인자의 파라미터가 획득될 수 있다. 마이크로파의 주파수는 ν로 표시되며 플랑크 상수 및 보어 마그네톤(Bohr magneton)이 각각 양쪽 모두 상수들인 h 및 β에 의해 표시된다는 것을 주의하자.
여기에서, ESR 측정은 다음과 같이 조건들 하에서 수행되었다. 측정 온도는 실온(25℃)이고, 8.92 GHz의 고-주파수 전력(마이크로파들의 전력)은 20 mW이었으며, 자기장의 방향은 각각의 샘플의 표면에 평행하였다.
도 36의 (A)는 샘플 7에서의 산화물 반도체막의 ESR 측정에 의해 획득된 제 1 미분 곡선을 도시하며; 도 36의 (B) 및 도 36의 (C)는 샘플들(8 및 9)에서의 다층 막들의 ESR 측정에 의해 획득된 제 1 미분 곡선들을 도시한다. 도 36의 (A)는 샘플 7의 측정 결과를 도시하고, 도 36의 (B)는 샘플 8의 측정 결과를 도시하며, 도 36의 (C)는 샘플 9의 측정 결과를 도시한다.
도 37은 샘플 10에서의 산화물 반도체막의 ESR 측정에 의해 획득된 제 1 미분 곡선을 도시한다.
도 36에서, 샘플 7은 상기 산화물 반도체막에서의 1.93의 g-인자를 가진 결함들로 인한 신호 대칭을 가진다. 샘플들(8 및 9) 각각은 산화물 막에서 1.95의 g-인자를 가진 결함으로 인한 신호 대칭을 가진다. 샘플 7에 대해, 1.93의 g-인자에 대응하는 스핀 밀도는 2.5×1019 스핀/㎤이었고, 샘플 8에서, 1.93 및 1.95의 g-인자들에 대응하는 총 스핀 밀도들은 1.6×1019 스핀/㎤이었으며, 샘플 9에서, 1.93 및 1.95의 g-인자들에 대응하는 총 스핀 밀도들은 2.3×1019 스핀/㎤이었다. 즉, 상기 산화물 반도체막 및 상기 다층 막은 결함들을 포함한다는 것이 발견되었다. 산소 결핍은 상기 산화물 반도체막 및 상기 다층 막에서의 결함의 예임을 주의하자.
도 37에서, 샘플 10의 상기 산화물 반도체막의 두께는 샘플 7 내지 샘플 9의 것들보다 두껍지만, 결함으로 인한 신호 대칭은 검출되지 않으며, 즉 스핀 밀도는 검출의 하한 이하였다(여기에서, 검출의 하한은 3.7×1016 스핀/㎤이었다). 따라서, 상기 산화물 반도체막에서의 결함들의 양들은 검출될 수 없음이 발견되었다.
질화 절연막, 여기에서 PE-CVD 방법에 의해 형성된 상기 실리콘 질화물 막이 산화물 반도체막 또는 다층 막과 접할 때, 결함들, 통상적으로 산소 결핍들이 상기 산화물 반도체막 또는 상기 다층 막에서 발생된다는 것이 발견된다. 다른 한편으로, 산화 절연막, 여기에서 상기 실리콘 산화질화물 막이 산화물 반도체막 상에서 제공될 때, 상기 실리콘 산화질화물 막에 포함된 과잉 산소, 즉 화학량론적 조성에서의 산소보다 높은 비율로 포함된 산소가 상기 산화물 반도체막으로 확산되며 따라서 상기 산화물 반도체막에서의 결함들의 수는 증가되지 않는다.
상기 설명된 바와 같이, 샘플들(7 내지 9)에 도시된 바와 같이, 상기 질화 절연막과 접하는 상기 산화물 반도체막 또는 상기 다층 막은 다수의 결함들, 통상적으로 산소 결핍들을 가지며, 높은 도전율을 갖고 그러므로 커패시터의 전극으로서 사용될 수 있다. 다른 한편으로, 샘플 10에 도시된 바와 같이, 상기 산화 절연막과 접하는 산화물 반도체막 또는 다층 막은 작은 수의 산소 결핍들 및 낮은 도전율을 가지며 그러므로 트랜지스터의 채널 형성 영역으로서 사용될 수 있다.
본 출원은 2012년 12월 25일에 일본 특허청에 출원된, 일본 특허 출원 일련 번호 제2012-281874호에 기초하여, 그 전체 내용들은 여기에 참조로서 통합된다.
100: 픽셀부 102, 103: 트랜지스터
104: 스캔 라인 구동기 회로 105: 커패시터
106: 신호 라인 구동기 회로 107: 스캔 라인
108: 액정 소자 109: 신호 라인
115: 커패시터 라인 119: 도전막
157: 압력 조정 유닛 159: 가스 도입 유닛
301, 301a, 301b, 301c: 픽셀 302: 기판
303, 304a, 304b, 304c, 304d, 304f: 도전막
305, 306, 306n: 절연막 307: 산화물 반도체막
308: 다층 막 308a, 308b: 산화물 반도체막
308c; 도전막 308d: 산화물 반도체막
309, 310a, 310b, 310c, 310d, 310e, 310f, 310g: 도전막
311, 312, 313, 314: 절연막
315, 316a, 316b, 316c, 316d: 도전막
318: 배향 막 320: 액정 층
322, 323: 액정 소자 332: 절연막
342: 기판 344: 광-차단 막
346: 컬러링 막 348: 절연막
350: 도전막 352: 배향 막
372, 372a, 372b, 372c, 372d, 372e, 374a, 374b, 374c, 374d, 374e, 376b, 376c: 개구 380: 다층 막
380a: 산화물 반도체막 380b: 산화물 막
383: n-형 영역 382, 382a, 382b, 384a, 384b, 384c: 개구
1901: 유리 기판 1903, 1904: 절연막
1905: 산화물 반도체막 1906: 다층 막
1907, 1909: 도전막 1910, 1911: 절연막
1913, 1915, 1917, 1919: 개구 2000: 증착 장치
2100: 기판 2101: 로드 챔버
2102: 언로드 챔버 2111, 2112, 2113, 2114: 증착 챔버
2121, 2122, 2123: 가열 챔버 2141: 기판 지지부
2143: 이동 유닛 2150: 증착 챔버
2151: 타깃 2153: 부착 방지 판
2155: 기판 가열 유닛 2157: 압력 조정 유닛
2159: 가스 도입 유닛 2161: 게이트 밸브
2170: 가열 챔버 2171: 가열기
2173: 보호 판 3501, 3502: 배선
3503: 트랜지스터 3504: 액정 소자
3510, 3510_1, 3510_2, 3511: 배선 3515_1, 3515_2, 3516: 블록
3530: 전자 디바이스 3531: 하우징
3532: 터치스크린 3533: 배터리
3534: 제어부 3535, 3536: 배선
3540: 디스플레이 패널 3541: 기판
3542: 디스플레이부 3543: 기판
3544: 터치 센서 3545: 기판
3546: 보호 기판 3547: 결합 층
9000: 이동 전화 9030, 9031: 하우징
9032: 디스플레이 패널 9033: 스피커
9034: 마이크로폰 9035: 동작 키
9036: 포인팅 디바이스 9037: 카메라 렌즈
9038: 외부 접속 단자 9040: 태양 전지
9041: 외부 메모리 슬롯 9100: 텔레비전 디바이스
9101: 하우징 9103: 디스플레이부
9105: 스탠드 9107: 디스플레이부
9109: 동작 키 9110: 원격 제어기
9200: 컴퓨터 9201: 본체
9202: 하우징 9203: 디스플레이부
9204: 키보드 9205: 외부 접속 포트
9206: 포인팅 디바이스 9600: 태블릿 단말기
9630: 하우징 9631a, 9631b: 디스플레이부
9632a, 9632b: 영역 9633: 클립
9634: 디스플레이-모드 스위칭 버튼 9635: 전원 버튼
9636: 전력-절감-모드 스위칭 버튼 9638: 동작 키 패널
9639: 키보드 디스플레이 스위칭 버튼

Claims (20)

  1. 반도체 장치에 있어서,
    트랜지스터로서:
    제 1 도전막;
    상기 제 1 도전막 위의 제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막; 및
    각각이 상기 산화물 반도체막의 상면과 접하는 영역을 갖는 제 2 도전막 및 제 3 도전막을 포함한, 상기 트랜지스터;
    커패시터로서:
    상기 제 1 절연막 위의 제 4 도전막;
    상기 제 4 도전막의 상면과 접하는 영역을 갖는 제 2 절연막; 및
    상기 제 2 절연막 위의 제 5 도전막을 포함한, 상기 커패시터; 및
    상기 제 2 도전막 및 상기 제 3 도전막 위의 제 3 절연막을 포함하고,
    상기 제 3 절연막은 상기 제 2 도전막 및 상기 제 3 도전막 중 하나 위의 제 1 개구와 상기 제 4 도전막 위의 제 2 개구를 갖고,
    상기 제 2 절연막은 상기 제 2 도전막 및 상기 제 3 도전막 중 상기 하나 위의 제 3 개구를 갖고,
    상기 제 3 개구는 상기 제 1 개구 내측에 제공되고,
    상기 제 5 도전막은 상기 제 1 개구 및 상기 제 3 개구를 통해 상기 제 2 도전막 및 상기 제 3 도전막 중 상기 하나와 접속되고,
    상기 산화물 반도체막 및 상기 제 4 도전막 각각은 In, Zn과, Al, Ti, Ga, Y, Zr, La, Ce, 및 Hf 중 적어도 하나를 포함하는, 반도체 장치.
  2. 반도체 장치에 있어서,
    트랜지스터로서:
    제 1 도전막;
    상기 제 1 도전막 위의 제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막; 및
    상기 산화물 반도체막의 상면과 접하는 영역을 각각이 갖는 제 2 도전막 및 제 3 도전막을 포함한, 상기 트랜지스터;
    커패시터로서:
    상기 제 1 절연막 위의 제 4 도전막;
    상기 제 4 도전막의 상면과 접하는 영역을 갖는 제 2 절연막; 및
    상기 제 2 절연막 위의 제 5 도전막을 포함한, 상기 커패시터; 및
    상기 제 2 도전막 및 상기 제 3 도전막 위의 제 3 절연막을 포함하고,
    상기 제 3 절연막은 상기 제 2 도전막 및 상기 제 3 도전막 중 하나 위의 제 1 개구와 상기 제 4 도전막 위의 제 2 개구를 갖고,
    상기 제 2 절연막은 상기 제 2 도전막 및 상기 제 3 도전막 중 상기 하나 위의 제 3 개구를 갖고,
    상기 제 3 개구는 상기 제 1 개구 내측에 제공되고,
    상기 제 5 도전막은 상기 제 1 개구 및 상기 제 3 개구를 통해 상기 제 2 도전막 및 상기 제 3 도전막 중 상기 하나와 접속되고,
    상기 산화물 반도체막 및 상기 제 4 도전막 각각은 In, Zn과, Al, Ti, Ga, Y, Zr, La, Ce, 및 Hf 중 적어도 하나를 포함하고,
    상기 산화물 반도체막은 면방위들이 랜덤한 복수의 결정부들을 포함하고,
    상기 산화물 반도체막은 원주 방향으로 배열된 스팟들이 나노빔 전자 회절 패턴에서 관찰되는 영역을 포함하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 4 도전막의 저항률은 상기 산화물 반도체막의 저항률보다 낮은, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체막 및 상기 제 4 도전막 각각은 상기 제 1 절연막의 상면과 접하는, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 5 도전막은 화소 전극이 되는, 반도체 장치.
  6. 반도체 장치에 있어서,
    트랜지스터로서:
    제 1 도전막;
    상기 제 1 도전막 위의 제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막과 접하는 영역을 각각이 갖는 제 2 도전막 및 제 3 도전막; 및
    상기 산화물 반도체막을 개재하여 상기 제 1 도전막과 면하는 제 4 도전막을 포함한, 상기 트랜지스터;
    커패시터로서:
    상기 제 1 절연막 위의 제 5 도전막;
    상기 제 5 도전막의 상면과 접하는 영역을 갖는 제 2 절연막; 및
    상기 제 2 절연막 위의 제 6 도전막을 포함한, 상기 커패시터; 및
    상기 제 2 도전막 및 상기 제 3 도전막 위의 제 3 절연막을 포함하고,
    상기 제 3 절연막은 상기 제 2 도전막 및 상기 제 3 도전막 중 하나 위의 제 1 개구와 상기 제 5 도전막 위의 제 2 개구를 갖고,
    상기 제 2 절연막은 상기 제 2 도전막 및 상기 제 3 도전막 중 상기 하나 위의 제 3 개구를 갖고,
    상기 제 3 개구는 상기 제 1 개구 내측에 제공되고,
    상기 제 6 도전막은 상기 제 1 개구 및 상기 제 3 개구를 통해 상기 제 2 도전막 및 상기 제 3 도전막 중 상기 하나와 전기적으로 접속되고,
    상기 산화물 반도체막 및 상기 제 5 도전막 각각은 In, Zn과, Al, Ti, Ga, Y, Zr, La, Ce, 및 Hf 중 적어도 하나를 포함하는, 반도체 장치.
  7. 반도체 장치에 있어서,
    트랜지스터로서:
    제 1 도전막;
    상기 제 1 도전막 위의 제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막과 접하는 영역을 각각이 갖는 제 2 도전막 및 제 3 도전막; 및
    상기 산화물 반도체막을 개재하여 상기 제 1 도전막과 면하는 제 4 도전막을 포함한, 상기 트랜지스터;
    커패시터로서:
    상기 제 1 절연막 위의 제 5 도전막;
    상기 제 5 도전막의 상면과 접하는 영역을 갖는 제 2 절연막; 및
    상기 제 2 절연막 위의 제 6 도전막을 포함한, 상기 커패시터; 및
    상기 제 2 도전막 및 상기 제 3 도전막 위의 제 3 절연막을 포함하고,
    상기 제 3 절연막은 상기 제 2 도전막 및 상기 제 3 도전막 중 하나 위의 제 1 개구와 상기 제 5 도전막 위의 제 2 개구를 갖고,
    상기 제 2 절연막은 상기 제 2 도전막 및 상기 제 3 도전막 중 상기 하나 위의 제 3 개구를 갖고,
    상기 제 3 개구는 상기 제 1 개구 내측에 제공되고,
    상기 제 6 도전막은 상기 제 1 개구 및 상기 제 3 개구를 통해 상기 제 2 도전막 및 상기 제 3 도전막 중 상기 하나와 전기적으로 접속되고,
    상기 산화물 반도체막 및 상기 제 5 도전막 각각은 In, Zn과, Al, Ti, Ga, Y, Zr, La, Ce, 및 Hf 중 적어도 하나를 포함하고,
    상기 산화물 반도체막은 면방위들이 랜덤한 복수의 결정부들을 포함하고,
    상기 산화물 반도체막은 원주 방향으로 배열된 스팟들이 나노빔 전자 회절 패턴에서 관찰되는 영역을 포함하는, 반도체 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제 5 도전막의 저항률은 상기 산화물 반도체막의 저항률보다 낮은, 반도체 장치.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 산화물 반도체막 및 상기 제 5 도전막 각각은 상기 제 1 절연막의 상면과 접하는, 반도체 장치.
  10. 제 6 항 또는 제 7 항에 있어서,
    상기 제 6 도전막은 화소 전극이 되는, 반도체 장치.
  11. 제 1 항, 제 2 항, 제 6 항, 및 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 도전막의 단부는 상기 산화물 반도체막의 단부의 외측에 위치되는, 반도체 장치.
  12. 제 1 항, 제 2 항, 제 6 항, 및 제 7 항 중 어느 한 항에 있어서,
    상기 제 2 도전막 및 상기 제 3 도전막 각각은 제 1 층과, 상기 제 1 층 위에 제공된 제 2 층을 포함하고,
    상기 제 1 층은 Ti 및 Mo 중 적어도 하나를 포함하고,
    상기 제 2 층은 Al 및 Cu 중 적어도 하나를 포함하는, 반도체 장치.
  13. 삭제
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