KR20210042299A - 저항 소자, 표시 장치, 및 전자기기 - Google Patents
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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Abstract
본 발명은, 신규 구성의 저항 소자를 제공한다. 또는 신뢰성을 향상시킬 수 있는 신규 구성의 표시 장치를 제공한다. 또는 정전 파괴를 저감할 수 있는 신규 구성의 표시 장치를 제공한다.
반도체층과, 반도체층 위에 형성된 절연층을 가지고, 반도체층은 적어도 인듐(In), 아연(Zn) 및 M(Al, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf의 금속)을 포함하는 In-M-Zn 산화물로 표기되는 산화물이며, 절연층은 적어도 수소를 포함한다.
반도체층과, 반도체층 위에 형성된 절연층을 가지고, 반도체층은 적어도 인듐(In), 아연(Zn) 및 M(Al, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf의 금속)을 포함하는 In-M-Zn 산화물로 표기되는 산화물이며, 절연층은 적어도 수소를 포함한다.
Description
본 발명의 일 양태는 물건, 방법, 제조 방법, 프로세스(process), 머신(machine), 매뉴팩처(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 양태는 예를 들면, 반도체 장치, 표시 장치, 발광 장치, 전자기기, 그들의 구동 방법, 또는 그들의 제조 방법에 관한 것이다. 특히, 본 발명의 일 양태는 예를 들면, 산화물 반도체를 가지는 저항 소자, 반도체 장치, 표시 장치, 전자기기, 또는 발광 장치에 관한 것이다.
또한, 표시 장치란, 표시 소자를 가지는 장치를 말한다. 또한, 표시 장치는 복수의 화소를 구동시키는 구동 회로 등을 포함한다. 또한, 표시 장치는 다른 기판 위에 배치된 제어 회로, 전원 회로, 신호 생성 회로 등을 포함한다.
액정 표시 장치로 대표되는 표시 장치는 근년의 기술 혁신의 결과, 소자 및 배선의 미세화가 진행되어, 양산 기술도 현격히 진보해 오고 있다. 앞으로는 보다, 제조 수율의 향상을 도모함으로써, 저비용을 도모하는 것이 요구되고 있다.
표시 장치에 정전기 등에 의한 서지 전압(surge voltage)이 인가되면, 소자가 파괴되어, 정상적인 표시를 할 수 없게 된다. 그 때문에, 제조 수율이 악화될 우려가 있다. 그 대책으로서 표시 장치에는 서지 전압을 다른 배선에 제공하기 위한 보호 회로가 제공되어 있다(예를 들면 특허문헌 1 내지 7을 참조).
표시 장치에서는 보호 회로로 대표되는 바와 같이, 신뢰성의 향상을 목적으로 한 구성이 중요하다.
따라서, 본 발명의 일 양태에서는 신규 구성의 저항 소자 등을 제공하는 것을 과제의 하나로 한다. 또는 신뢰성을 향상시킬 수 있는 신규 구성의 표시 장치 등을 제공하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태에서는 정전 파괴를 저감할 수 있는 신규 구성의 표시 장치 등을 제공하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태에서는 정전기의 영향을 저감할 수 있는 신규 구성의 표시 장치 등을 제공하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태에서는 러빙 공정에서, 트랜지스터에 주는 영향을 저감할 수 있는 신규 구성의 표시 장치 등을 제공하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태에서는 검사 공정에서, 트랜지스터에 주는 영향을 저감할 수 있는 신규 구성의 표시 장치 등을 제공하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태에서는 터치 센서를 사용했을 때의 문제의 영향을 저감할 수 있는 신규 구성의 표시 장치 등을 제공하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태에서는 트랜지스터의 특성의 변동 또는 열화를 저감할 수 있는 신규 구성의 표시 장치 등을 제공하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태에서는 트랜지스터의 문턱 전압의 변동 또는 열화를 저감할 수 있는 신규 구성의 표시 장치 등을 제공하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태에서는 트랜지스터의 제조 수율을 향상시킬 수 있는 신규 구성의 표시 장치 등을 제공하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태에서는 도전율이 향상된 산화물 반도체층을 가지는 신규 구성의 표시 장치 등을 제공하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태에서는 산화물 반도체층의 도전율을 제어할 수 있는 신규 구성의 표시 장치 등을 제공하는 것을 과제의 하나로 한다.
또한, 이러한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 양태는 이러한 과제를 전부 해결할 필요는 없는 것으로 한다. 또한, 상기 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 분명해지는 것이고, 명세서, 도면, 청구항 등의 기재로부터, 상기 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 양태는 반도체층과 반도체층 위에 형성된 절연층을 가지고, 반도체층은 적어도 인듐(In), 아연(Zn) 및 M(Al, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf의 금속)을 포함하는 In-M-Zn 산화물로 표기되는 산화물이며, 절연층은 적어도 수소를 포함하는 것을 특징으로 하는 저항 소자이다.
또, 본 발명의 다른 일 양태는 화소부와, 화소부의 외측에 배치된 구동 회로부와, 화소부 또는 구동 회로부 중 어느 한쪽 또는 쌍방에 전기적으로 접속된 보호 회로부를 가지고, 화소부는 매트릭스 형상으로 배치된 화소 전극과, 화소 전극에 전기적으로 접속된 제 1 트랜지스터를 가지고, 구동 회로부는 제 1 트랜지스터의 온 상태, 오프 상태를 제어하는 제 2 트랜지스터를 가지고, 제 1 트랜지스터, 및 제 2 트랜지스터는 채널 형성 영역에 제 1 산화물 반도체층을 가지고, 보호 회로부가 제 1 산화물 반도체층과 동일 공정으로 형성된 제 2 산화물 반도체층을 가지고, 제 1 산화물 반도체층과, 제 2 산화물 반도체층은 수소 농도가 다른 것을 특징으로 하는 표시 장치이다.
본 발명의 일 양태에 의해, 신규 구성의 저항 소자를 제공할 수 있다. 또, 표시 장치의 신뢰성을 높일 수 있다.
도 1은 표시 장치의 평면 모식도, 및 보호 회로부를 설명하는 회로도.
도 2는 저항 소자의 상면도, 및 단면도를 설명하는 도면.
도 3은 저항 소자의 상면도, 및 단면도를 설명하는 도면.
도 4는 표시 장치의 평면 모식도, 및 보호 회로부를 설명하는 회로도.
도 5는 보호 회로부를 설명하는 회로도.
도 6은 표시 장치에 이용할 수 있는 화소 회로도를 설명하는 회로도.
도 7은 표시 장치의 상면도를 설명하는 도면.
도 8은 표시 장치의 상면도를 설명하는 도면.
도 9는 표시 장치의 단면도를 설명하는 도면.
도 10은 표시 장치의 제작 방법을 설명하는 단면도.
도 11은 표시 장치의 제작 방법을 설명하는 단면도.
도 12는 표시 장치의 제작 방법을 설명하는 단면도.
도 13은 표시 장치의 제작 방법을 설명하는 단면도.
도 14는 표시 장치의 제작 방법을 설명하는 단면도.
도 15는 표시 장치의 제작 방법을 설명하는 단면도.
도 16은 표시 장치의 제작 방법을 설명하는 단면도.
도 17은 표시 장치의 제작 방법을 설명하는 단면도.
도 18은 표시 장치의 제작 방법을 설명하는 단면도.
도 19는 표시 장치의 제작 방법을 설명하는 단면도.
도 20은 표시 장치의 제작 방법을 설명하는 단면도.
도 21은 표시 장치의 제작 방법을 설명하는 단면도.
도 22는 표시 장치의 제작 방법을 설명하는 단면도.
도 23은 표시 장치의 제작 방법을 설명하는 단면도.
도 24는 표시 장치의 단면도를 설명하는 도면.
도 25는 표시 장치의 제작 방법을 설명하는 단면도.
도 26은 표시 장치의 제작 방법을 설명하는 단면도.
도 27은 표시 장치의 제작 방법을 설명하는 단면도.
도 28은 표시 장치의 제작 방법을 설명하는 단면도.
도 29는 표시 장치의 제작 방법을 설명하는 단면도.
도 30은 표시 장치의 단면도를 설명하는 도면.
도 31은 표시 장치의 제작 방법을 설명하는 단면도.
도 32는 표시 장치의 제작 방법을 설명하는 단면도.
도 33은 표시 장치의 제작 방법을 설명하는 단면도.
도 34는 표시 장치의 제작 방법을 설명하는 단면도.
도 35는 표시 장치의 제작 방법을 설명하는 단면도.
도 36은 표시 장치의 단면도를 설명하는 도면.
도 37은 표시 장치의 제작 방법을 설명하는 단면도.
도 38은 표시 장치의 제작 방법을 설명하는 단면도.
도 39는 표시 장치의 제작 방법을 설명하는 단면도.
도 40은 표시 장치의 제작 방법을 설명하는 단면도.
도 41은 표시 장치의 제작 방법을 설명하는 단면도.
도 42는 표시 장치의 단면도를 설명하는 도면.
도 43은 표시 장치의 단면도를 설명하는 도면.
도 44는 표시 장치의 단면도를 설명하는 도면.
도 45는 트랜지스터의 단면도, 및 산화물 적층을 설명하는 도면.
도 46은 성막 장치, 기판 가열 장치를 설명하는 모식도.
도 47은 DC 전원에 의한 스퍼터링 장치를 설명하는 단면도.
도 48은 기판 가열 장치를 설명하는 단면도.
도 49는 터치 센서를 설명하는 도면.
도 50은 터치 센서를 설명하는 회로도.
도 51은 터치 센서를 설명하는 단면도.
도 52는 본 발명의 일 양태인 표시 장치를 이용한 표시 모듈을 설명하는 도면.
도 53은 본 발명의 일 양태인 표시 장치를 이용한 전자기기를 설명하는 도면.
도 54는 본 발명의 일 양태인 표시 장치를 이용한 전자기기를 설명하는 도면.
도 55는 실시예 1의 시료를 설명하는 상면도, 및 단면도.
도 56은 실시예 1의 시트 저항의 측정 결과를 설명하는 도면.
도 57은 실시예 2의 수소(H) 농도의 프로파일을 설명하는 도면.
도 58은 실시예 3의 ESR의 측정 결과를 설명하는 도면.
도 59는 실시예 3의 ESR의 측정 결과를 설명하는 도면.
도 60은 산화물 반도체막의 CPM 측정 결과를 나타내는 도면.
도 61은 산화물 반도체막의 CPM 측정 결과를 나타내는 도면.
도 62는 CAAC-OS막의 단면 TEM상을 나타내는 도면.
도 63은 CAAC-OS막의 전자선 회절 패턴을 나타내는 도면.
도 64는 CAAC-OS막의 단면 TEM상을 나타내는 도면.
도 65는 CAAC-OS막의 단면 TEM상 및 X선 회절 스펙트럼을 나타내는 도면.
도 66은 CAAC-OS막의 전자선 회절 패턴을 나타내는 도면.
도 67은 CAAC-OS막의 단면 TEM상 및 X선 회절 스펙트럼을 나타내는 도면.
도 68은 CAAC-OS막의 전자선 회절 패턴을 나타내는 도면.
도 69는 CAAC-OS막의 단면 TEM상 및 X선 회절 스펙트럼을 나타내는 도면.
도 70은 CAAC-OS막의 전자선 회절 패턴을 나타내는 도면.
도 71은 나노 결정 산화물 반도체막의 단면 TEM상 및 나노빔 전자선 회절 패턴(nanobeam electron diffraction pattern)을 나타내는 도면.
도 72는 나노 결정 산화물 반도체막의 평면 TEM상 및 제한 시야 전자선 회절 패턴(selected-area electron diffraction pattern)을 나타내는 도면.
도 73은 전자선 회절 강도 분포의 개념도를 나타내는 도면.
도 74는 석영 유리 기판의 나노빔 전자선 회절 패턴을 나타내는 도면.
도 75는 나노 결정 산화물 반도체막의 나노빔 전자선 회절 패턴을 나타내는 도면.
도 76은 나노 결정 산화물 반도체막의 단면 TEM상을 나타내는 도면.
도 77은 나노 결정 산화물 반도체막의 X선 회절 분석 결과를 나타내는 도면.
도 2는 저항 소자의 상면도, 및 단면도를 설명하는 도면.
도 3은 저항 소자의 상면도, 및 단면도를 설명하는 도면.
도 4는 표시 장치의 평면 모식도, 및 보호 회로부를 설명하는 회로도.
도 5는 보호 회로부를 설명하는 회로도.
도 6은 표시 장치에 이용할 수 있는 화소 회로도를 설명하는 회로도.
도 7은 표시 장치의 상면도를 설명하는 도면.
도 8은 표시 장치의 상면도를 설명하는 도면.
도 9는 표시 장치의 단면도를 설명하는 도면.
도 10은 표시 장치의 제작 방법을 설명하는 단면도.
도 11은 표시 장치의 제작 방법을 설명하는 단면도.
도 12는 표시 장치의 제작 방법을 설명하는 단면도.
도 13은 표시 장치의 제작 방법을 설명하는 단면도.
도 14는 표시 장치의 제작 방법을 설명하는 단면도.
도 15는 표시 장치의 제작 방법을 설명하는 단면도.
도 16은 표시 장치의 제작 방법을 설명하는 단면도.
도 17은 표시 장치의 제작 방법을 설명하는 단면도.
도 18은 표시 장치의 제작 방법을 설명하는 단면도.
도 19는 표시 장치의 제작 방법을 설명하는 단면도.
도 20은 표시 장치의 제작 방법을 설명하는 단면도.
도 21은 표시 장치의 제작 방법을 설명하는 단면도.
도 22는 표시 장치의 제작 방법을 설명하는 단면도.
도 23은 표시 장치의 제작 방법을 설명하는 단면도.
도 24는 표시 장치의 단면도를 설명하는 도면.
도 25는 표시 장치의 제작 방법을 설명하는 단면도.
도 26은 표시 장치의 제작 방법을 설명하는 단면도.
도 27은 표시 장치의 제작 방법을 설명하는 단면도.
도 28은 표시 장치의 제작 방법을 설명하는 단면도.
도 29는 표시 장치의 제작 방법을 설명하는 단면도.
도 30은 표시 장치의 단면도를 설명하는 도면.
도 31은 표시 장치의 제작 방법을 설명하는 단면도.
도 32는 표시 장치의 제작 방법을 설명하는 단면도.
도 33은 표시 장치의 제작 방법을 설명하는 단면도.
도 34는 표시 장치의 제작 방법을 설명하는 단면도.
도 35는 표시 장치의 제작 방법을 설명하는 단면도.
도 36은 표시 장치의 단면도를 설명하는 도면.
도 37은 표시 장치의 제작 방법을 설명하는 단면도.
도 38은 표시 장치의 제작 방법을 설명하는 단면도.
도 39는 표시 장치의 제작 방법을 설명하는 단면도.
도 40은 표시 장치의 제작 방법을 설명하는 단면도.
도 41은 표시 장치의 제작 방법을 설명하는 단면도.
도 42는 표시 장치의 단면도를 설명하는 도면.
도 43은 표시 장치의 단면도를 설명하는 도면.
도 44는 표시 장치의 단면도를 설명하는 도면.
도 45는 트랜지스터의 단면도, 및 산화물 적층을 설명하는 도면.
도 46은 성막 장치, 기판 가열 장치를 설명하는 모식도.
도 47은 DC 전원에 의한 스퍼터링 장치를 설명하는 단면도.
도 48은 기판 가열 장치를 설명하는 단면도.
도 49는 터치 센서를 설명하는 도면.
도 50은 터치 센서를 설명하는 회로도.
도 51은 터치 센서를 설명하는 단면도.
도 52는 본 발명의 일 양태인 표시 장치를 이용한 표시 모듈을 설명하는 도면.
도 53은 본 발명의 일 양태인 표시 장치를 이용한 전자기기를 설명하는 도면.
도 54는 본 발명의 일 양태인 표시 장치를 이용한 전자기기를 설명하는 도면.
도 55는 실시예 1의 시료를 설명하는 상면도, 및 단면도.
도 56은 실시예 1의 시트 저항의 측정 결과를 설명하는 도면.
도 57은 실시예 2의 수소(H) 농도의 프로파일을 설명하는 도면.
도 58은 실시예 3의 ESR의 측정 결과를 설명하는 도면.
도 59는 실시예 3의 ESR의 측정 결과를 설명하는 도면.
도 60은 산화물 반도체막의 CPM 측정 결과를 나타내는 도면.
도 61은 산화물 반도체막의 CPM 측정 결과를 나타내는 도면.
도 62는 CAAC-OS막의 단면 TEM상을 나타내는 도면.
도 63은 CAAC-OS막의 전자선 회절 패턴을 나타내는 도면.
도 64는 CAAC-OS막의 단면 TEM상을 나타내는 도면.
도 65는 CAAC-OS막의 단면 TEM상 및 X선 회절 스펙트럼을 나타내는 도면.
도 66은 CAAC-OS막의 전자선 회절 패턴을 나타내는 도면.
도 67은 CAAC-OS막의 단면 TEM상 및 X선 회절 스펙트럼을 나타내는 도면.
도 68은 CAAC-OS막의 전자선 회절 패턴을 나타내는 도면.
도 69는 CAAC-OS막의 단면 TEM상 및 X선 회절 스펙트럼을 나타내는 도면.
도 70은 CAAC-OS막의 전자선 회절 패턴을 나타내는 도면.
도 71은 나노 결정 산화물 반도체막의 단면 TEM상 및 나노빔 전자선 회절 패턴(nanobeam electron diffraction pattern)을 나타내는 도면.
도 72는 나노 결정 산화물 반도체막의 평면 TEM상 및 제한 시야 전자선 회절 패턴(selected-area electron diffraction pattern)을 나타내는 도면.
도 73은 전자선 회절 강도 분포의 개념도를 나타내는 도면.
도 74는 석영 유리 기판의 나노빔 전자선 회절 패턴을 나타내는 도면.
도 75는 나노 결정 산화물 반도체막의 나노빔 전자선 회절 패턴을 나타내는 도면.
도 76은 나노 결정 산화물 반도체막의 단면 TEM상을 나타내는 도면.
도 77은 나노 결정 산화물 반도체막의 X선 회절 분석 결과를 나타내는 도면.
이하, 실시형태에 대하여 도면을 참조하면서 설명한다. 단, 실시형태는 많은 다른 양태로 실시하는 것이 가능하고, 취지 및 그 범위로부터 벗어나지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하의 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또, 도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되는 것은 아니다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타내는 형상 또는 값 등에 한정되지 않는다. 예를 들면, 노이즈에 의한 신호, 전압, 혹은 전류의 편차, 또는 타이밍의 차이에 의한 신호, 전압, 혹은 전류의 편차 등을 포함하는 것이 가능하다.
또, 본 명세서 등에서, 트랜지스터란, 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역 또는 드레인 전극)과 소스(소스 단자, 소스 영역 또는 소스 전극)의 사이에 채널 영역을 가지고 있고, 드레인과 채널 영역과 소스를 통하여 전류를 흘릴 수 있는 것이다.
여기서, 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 따라서, 소스로서 기능하는 부분, 및 드레인으로서 기능하는 부분을, 소스 또는 드레인이라고 부르지 않고, 소스와 드레인의 한쪽을 제 1 전극이라고 표기하고, 소스와 드레인의 다른 한쪽을 제 2 전극이라고 표기하는 경우가 있다.
또, 본 명세서에서 이용하는 「제1」, 「제2」, 「제 3」이라는 서수사는 구성 요소의 혼동을 피하기 위해 붙인 것으로, 수적으로 한정하는 것이 아니라는 것을 부기한다.
또, 본 명세서에서, 「A와 B가 접속되어 있다」란, A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서, A와 B가 전기적으로 접속되어 있다는 것은 A와 B의 사이에, 어떠한 전기적 작용을 가지는 대상물이 존재할 때, A와 B와의 전기 신호의 수수를 가능하게 하는 것을 말한다.
또, 본 명세서에 있어서, 「위에」, 「아래에」 등의 배치를 나타내는 어구는 구성들의 위치 관계를, 도면을 참조하여 설명하기 위해, 편의상 이용하고 있다. 또, 구성들의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화하는 것이다. 따라서, 명세서에 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꿀 수 있다.
또, 도면에서 블럭도의 각 회로 블록의 배치는 설명을 위해 위치 관계를 특정하는 것이고, 다른 회로 블록에서 다른 기능을 실현하도록 나타내고 있어도, 실제 회로나 영역에서는 같은 회로나 같은 영역 내에서 다른 기능을 실현할 수 있도록 제공되어 있는 경우도 있다. 또한, 도면에서 블럭도의 각 회로 블록의 기능은 설명을 위해 기능을 특정하는 것이고, 하나의 회로 블록으로서 나타내고 있어도, 실제의 회로나 영역에서는 하나의 회로 블록으로 행하는 처리를, 복수의 회로 블록으로 행하도록 제공되어 있는 경우도 있다.
또, 화소란, 하나의 색 요소(예를 들면 R(적) G(녹) B(청) 중 어느 하나)의 명도를 제어할 수 있는 표시 단위에 상당하는 것으로 한다. 따라서, 컬러 표시 장치의 경우에는 컬러 화상의 최소 표시 단위는 R의 화소와 G의 화소와 B의 화소의 3 화소로 구성되는 것으로 한다. 단, 컬러 화상을 표시하기 위한 색 요소는 삼색으로 한정되지 않고, 삼색 이상을 이용해도 좋고, RGB 이외의 색을 이용해도 좋다.
본 명세서에서는 본 발명의 실시형태에 대하여 도면을 참조하면서 설명한다. 또한 각 실시형태에서의 설명은 이하의 순서로 행한다.
1.실시형태 1(본 발명의 일 양태에 관한 기본 구성에 대하여)
2.실시형태 2(표시 장치의 일 양태에 대하여)
3.실시형태 3(표시 장치의 제작 방법에 대하여)
4.실시형태 4(표시 장치의 변형예, 및 제작 방법에 대하여)
5.실시형태 5(표시 장치의 변형예, 및 제작 방법에 대하여)
6.실시형태 6(표시 장치의 변형예, 및 제작 방법에 대하여)
7.실시형태 7(표시 장치의 변형예에 대하여)
8.실시형태 8(트랜지스터의 구성에 대하여)
9.실시형태 9(산화물 반도체막의 전자선 회절 패턴에 대하여)
10.실시형태 10(금속막, 반도체막, 무기 절연막 등의 성막 방법에 대하여)
11.실시형태 11(산화물 반도체를 성막, 및 가열할 수 있는 장치에 대하여)
12.실시형태 12(터치 센서, 표시 모듈에 대하여)
13.실시형태 13(전자기기에 대하여)
14.실시예 1(산화물 반도체층, 산화물 적층의 저항에 대하여)
15.실시예 2(산화물 반도체층의 불순물 분석에 대하여)
16.실시예 3(산화물 반도체막, 및 산화물 적층의 ESR에 대하여)
(실시형태 1)
본 실시형태에서는 본 발명의 일 양태의 표시 장치에 대하여, 도 1 내지 도 5를 이용하여 설명을 행한다.
도 1(A)에 나타내는 표시 장치는 화소의 표시 소자를 가지는 영역(이하, 화소부(102)라고 함)과, 화소를 구동하기 위한 회로를 가지는 회로부(이하, 구동 회로부(104)라고 함)와, 소자의 보호 기능을 가지는 회로부(이하, 보호 회로부(106)라고 함)와, 단자부(107)를 가진다.
화소부(102)는 X행(X는 2 이상의 자연수) Y열(Y는 2 이상의 자연수)에 배치된 복수의 표시 소자를 구동하기 위한 회로(이하, 화소 회로부(108)라고 함)를 가지고, 구동 회로부(104)는 화소를 선택하는 신호(주사 신호)를 출력하는 회로(이하, 게이트 드라이버(104a)라고 함), 화소의 표시 소자를 구동하기 위한 신호(데이터 신호)를 공급하기 위한 회로(이하, 소스 드라이버(104b)) 등의 구동 회로를 가진다. 또한, 화소 회로부(108)는 매트릭스 형상으로 형성되고, 각각의 화소 회로부(108)에는 화소 전극이 형성된다.
게이트 드라이버(104a)는 시프트 레지스터 등을 가진다. 게이트 드라이버(104a)는 단자부(107)를 통하여, 시프트 레지스터를 구동하기 위한 신호가 입력되어 신호를 출력한다. 예를 들면, 게이트 드라이버(104a)는 스타트 펄스 신호, 클록 신호 등이 입력되어 펄스 신호를 출력한다. 게이트 드라이버(104a)는 주사 신호가 인가되는 배선(이하, 게이트 신호선 GL_1 내지 게이트 신호선 GL_X라고 함)의 전위를 제어하는 기능을 가진다. 또한, 게이트 드라이버(104a)를 복수 제공하여, 복수의 게이트 드라이버(104a)에 의해, 게이트 신호선 GL_1 내지 게이트 신호선 GL_X를 분할하여 제어해도 좋다. 또는 게이트 드라이버(104a)는 초기화 신호를 공급할 수 있는 기능을 가진다. 단, 이것으로 한정되지 않고, 게이트 드라이버(104a)는 다른 신호를 공급하는 것도 가능하다.
소스 드라이버(104b)는 시프트 레지스터 등을 가진다. 소스 드라이버(104b)는 단자부(107)를 통하여, 시프트 레지스터를 구동하기 위한 신호 외에, 데이터 신호의 기초가 되는 신호(화상 신호)가 입력된다. 소스 드라이버(104b)는 화상 신호를 기초로 화소 회로부(108)에 기입하는 데이터 신호를 생성하는 기능을 가진다. 또, 소스 드라이버(104b)는 스타트 펄스, 클록 신호 등이 입력되어 얻어지는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 가진다. 또, 소스 드라이버(104b)는 데이터 신호가 인가되는 배선(이하, 데이터선 DL_1 내지 데이터선 DL_Y라고 함)의 전위를 제어하는 기능을 가진다. 또는 소스 드라이버(104b)는 초기화 신호를 공급할 수 있는 기능을 가진다. 단, 이것으로 한정되지 않고, 소스 드라이버(104b)는 다른 신호를 공급하는 것도 가능하다.
소스 드라이버(104b)는 예를 들면 복수의 아날로그 스위치 등을 이용하여 구성된다. 소스 드라이버(104b)는 복수의 아날로그 스위치를 순차 온 상태로 함으로써, 화상 신호를 시분할한 신호를 데이터 신호로서 출력할 수 있다. 또, 시프트 레지스터 등을 이용하여 소스 드라이버(104b)를 구성해도 좋다.
복수의 화소 회로부(108)의 각각은 주사 신호가 인가되는 복수의 배선(이하, 게이트 신호선 GL이라고 함)의 하나를 통하여 펄스 신호가 입력되고, 데이터 신호가 인가되는 복수의 배선(이하, 데이터선 DL이라고 함)의 하나를 통하여 데이터 신호가 입력된다. 또. 복수의 화소 회로부(108)의 각각은 게이트 드라이버(104a)에 의해 데이터 신호의 데이터의 기입 및 유지가 제어된다. 예를 들면, m행 n번째 열의 화소 회로부(108)는 게이트 신호선 GL_m(m은 X 이하의 자연수)를 통하여 게이트 드라이버(104a)로부터 펄스 신호가 입력되고, 게이트 신호선 GL_m의 전위에 따라 데이터선 DL_n(n은 Y 이하의 자연수)을 통하여 소스 드라이버(104b)로부터 데이터 신호가 입력된다.
보호 회로부(106)는 게이트 드라이버(104a)와 화소 회로부(108)를 접속하는 배선인 게이트 신호선 GL에 접속된다. 또는 보호 회로부(106)는 소스 드라이버(104b)와 화소 회로부(108)를 접속하는 배선인 데이터선 DL에 접속된다. 또는 보호 회로부(106)는 게이트 드라이버(104a)와 단자부(107)를 접속하는 배선에 접속할 수 있다. 또는 보호 회로부(106)는 소스 드라이버(104b)와 단자부(107)를 접속하는 배선에 접속할 수 있다. 또한, 단자부(107)는 외부의 회로로부터 표시 장치에 전원 및 제어 신호, 및 화상 신호를 입력하기 위한 단자가 설치된 부분을 말한다.
보호 회로부(106)는 자신이 접속하는 배선에 일정한 범위 외의 전위가 인가되었을 때에, 이 배선과 다른 배선을 도통 상태로 하는 회로이다. 단, 이것으로 한정되지 않고, 보호 회로부(106)는 다른 신호를 공급하는 것도 가능하다.
도 1(A)에 나타낸 바와 같이, 화소부(102), 구동 회로부(104), 단자부(107)의 각각에 보호 회로부(106)를 형성하는 것에 의해, ESD(Electro Static Discharge：정전기 방전) 등에 의해 발생하는 과전류에 대한 표시 장치의 내성을 높일 수 있다. 단, 보호 회로부(106)의 구성은 이것으로 한정되지 않고, 예를 들면, 게이트 드라이버(104a)에만 보호 회로부(106)를 접속한 구성, 또는 소스 드라이버(104b)에만 보호 회로부(106)를 접속한 구성으로 할 수도 있다. 혹은 단자부(107)에만 보호 회로부(106)를 접속한 구성으로 할 수도 있다.
즉, 보호 회로부(106)는 화소부(102), 구동 회로부(104), 및 단자부(107) 중 어느 하나와 전기적으로 접속된다.
또, 도 1(A)에서는 게이트 드라이버(104a)와 소스 드라이버(104b)에 의해 구동 회로부(104)를 형성하고 있는 예를 나타내고 있지만, 이 구성으로 한정되지 않는다. 예를 들면, 게이트 드라이버(104a)만을 형성하고, 별도 준비된 소스 드라이버 회로가 형성된 기판(예를 들면, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하는 구성으로 해도 좋다.
또, 보호 회로부(106)는 예를 들면, 다이오드와 저항 소자를 조합한 구성으로 할 수 있다. 도 1(B)에, 구체적인 보호 회로부(106)의 일례를 나타낸다.
도 1(B)에 나타내는 보호 회로부(106)는 배선(110)과 배선(112)과의 사이에 저항 소자(114)와, 다이오드 접속된 트랜지스터(116)를 가지고 있다.
저항 소자(114)는 트랜지스터(116)에 직렬로 접속하는 구성으로 함으로써, 트랜지스터(116)에 흐르는 전류값의 제어, 또는 트랜지스터(116) 자신의 보호 저항으로서 기능할 수 있다.
또, 배선(110)은 예를 들면, 도 1(A)에 나타내는 게이트 신호선 GL이나 데이터선 DL, 또는 단자부(107)로부터 구동 회로부(104)로 리드되는 배선에 상당한다. 또, 배선(112)은 예를 들면, 도 1(A)에 나타내는 게이트 드라이버(104a), 또는 소스 드라이버(104b)에 전원을 공급하기 위한 전원선의 전위(VDD, VSS 또는 GND)가 인가되는 배선에 상당한다. 또는 배선(112)은 공통 전위(코먼 전위)가 인가되는 배선(코먼선)에 상당한다.
배선(112)의 일례로서는 게이트 드라이버(104a)에 전원을 공급하기 위한 전원선, 특히 낮은 전위를 공급하는 배선과 접속되는 구성이 적합하다. 왜냐하면, 게이트 신호선 GL은 대부분의 기간에서, 낮은 전위로 되어 있다. 따라서, 배선(112)의 전위도 낮은 전위로 되어 있으면, 통상의 동작시에, 게이트 신호선 GL로부터 배선(112)으로 누출되는 전류를 저감할 수 있기 때문이다.
여기서, 보호 회로부(106)에 이용할 수 있는 저항 소자(114)의 구성의 일례에 대하여, 도 2 및 도 3을 이용하여 설명을 행한다.
우선, 도 2에 나타내는 저항 소자(114)에 대하여, 이하 설명을 행한다.
도 2(A)는 저항 소자(114)의 상면도를 나타내고, 도 2(B)는 도 2(A)에 나타내는 일점 쇄선 A1-A2, 및 B1-B2의 절단면에 상당하는 단면도를 나타내고, 도 2(C)는 도 2(A)에 나타내는 일점 쇄선 A1-A2, 및 B1-B2의 절단면에 상당하는 단면도를 나타낸다. 또한, 도 1(A)에서, 번잡하게 되는 것을 피하기 위해, 일부의 구성 요소를 생략하여 도시하고 있다.
도 2에 나타내는 저항 소자(114)는 기판(202)과, 기판(202) 위의 절연성을 가지는 층(이하, 절연층(205)이라고 함)과, 절연층(205) 위의 절연성을 가지는 층(이하, 절연층(206)이라고 함)과, 절연층(206) 위의 반도체층(208)과, 반도체층(208)과 전기적으로 접속된 도전성을 가지는 층(이하, 도전층(210a)이라고 함)과, 반도체층(208)과 전기적으로 접속된 도전성을 가지는 층(이하, 도전층(210b)이라고 함)과, 도전층(210a), 및 도전층(210b) 위의 절연성을 가지는 층(이하, 절연층(212)이라고 함)과, 절연층(212) 위의 절연성을 가지는 층(이하, 절연층(214)이라고 함)을 가진다.
또한, 도 2(B)에 나타내는 저항 소자(114)와 도 2(C)에 나타내는 저항 소자(114)는 절연층(206), 및 절연층(212)의 개구부(209)의 형상이 다르다. 개구부(209)의 형성 공정의 차이에 의해, 반도체층(208)의 하측, 또는 상측과 접촉하는 절연층의 구성을 바꿀 수 있다.
보다 구체적으로는, 도 2(B)에 나타내는 저항 소자는 절연층(205)과, 절연층(205) 위에 형성된 절연층(206)과, 절연층(206) 위에 형성된 반도체층(208)과, 반도체층(208) 위에 형성된 절연층(214)을 가진다. 한편, 도 2(C)에 나타내는 저항 소자는 절연층(205)과, 절연층(205) 위에 형성된 반도체층(208)과, 반도체층(208) 위에 형성된 절연층(212)과, 절연층(212) 위에 형성된 절연층(214)을 가진다.
이와 같이, 반도체층(208)의 하측, 또는 상측과 접촉하는 절연층의 구성을 바꾸는 것에 의해, 반도체층(208)의 저항을 제어할 수 있다. 구체적으로는, 예를 들면, 반도체층(208)에 이용하는 재료로서 산화물 반도체를 이용한 경우, 이 산화물 반도체 중의 산소 결손, 또는 산화물 반도체 중의 불순물(수소, 물 등)에 의해, 산화물 반도체의 저항을 제어할 수 있다. 반도체층(208)의 저항으로서는 저항율이 바람직하게는 1×10-3 Ωcm 이상 1×104 Ωcm 미만, 더욱 바람직하게는 1×10-3 Ωcm 이상 1×10-1 Ωcm 미만이면 좋다.
또, 산화물 반도체의 저항의 제어 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법(plasma immersion ion implantation method) 등을 이용하여, 수소, 붕소, 인, 또는 질소를 산화물 반도체에 주입해도 좋다.
예를 들면, 절연층(205, 214)으로서는 수소를 포함하는 절연막, 바꿔 말하면 수소 방출하는 것이 가능한 절연막, 대표적으로는 질화 실리콘막을 이용함으로써, 반도체층(208)에 수소를 공급할 수 있다. 또, 질화 실리콘막으로서는 질화 실리콘막 중에 포함되는 수소 농도가 1×1022atoms/cm3 이상이면 바람직하다. 이러한 절연층을 이용함으로써, 반도체층(208)에 수소를 공급할 수 있다. 반도체층(208)에 수소를 공급함으로써, 반도체층(208)은 불순물이 도입되어 저저항이 된다. 또, 절연층(206, 212)으로서는 산소를 포함하는 절연막, 바꿔 말하면 산소를 방출하는 것이 가능한 절연막, 대표적으로는 산화 실리콘막, 또는 산화 질화 실리콘막을 이용하여, 반도체층(208)에 산소를 공급할 수 있다. 반도체층(208)에 산소를 공급함으로써, 반도체층(208)은 산소 결손이 보충되어 고저항이 된다.
예를 들면, 반도체층(208)으로서는 예를 들면, 산화물 반도체를 이용할 수 있다. 반도체층(307)에 적용할 수 있는 산화물 반도체는 적어도 인듐(In), 아연(Zn) 및 M(Al, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물로 표기되는 층을 포함하는 것이 바람직하다. 또는 In과 Zn의 쌍방을 포함하는 것이 바람직하다. 또, 이 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위해, 그것들과 함께, 스태빌라이저(stabilizer)를 포함하는 것이 바람직하다.
또, 반도체층(208)으로서는 미결정 영역을 포함하고, 미결정 영역은 빔 직경을 5 nmφ 이상 10 nmφ 이하로 한 전자선 회절 패턴에서, 원주 형상으로 배치된 복수의 스폿이 관찰되고, 또한, 빔 직경을 300 nmφ 이상으로 한 전자선 회절 패턴에서는 복수의 스폿이 관찰되지 않으면 바람직하다.
이와 같이, 저항 소자(114)에 산화물 반도체를 이용하여 이 산화물 반도체의 상측, 또는 하측에 접하는 절연층의 구조를 바꿈으로써, 이 산화물 반도체의 저항을 제어할 수 있다. 따라서, 저항 소자(114)의 저항을 제어하는 것이 가능하게 되어, 신규 저항 소자를 제공할 수 있다.
또한, 저항 소자(114)가 가지는 기판(202)에 대해서는 저항 소자(114)를 유지할 수 있는 것이면, 특별히 한정되지 않는다. 예를 들면, 유리 기판 등을 이용할 수 있다. 또, 저항 소자(114)가 가지는 도전층(210a, 210b)에 대해서는 저항 소자와 다른 배선과 접속, 또는 리드하기 위한 것이면 좋고, 도전성을 가지고 있으면 좋다.
다음에, 도 3에 나타내는 저항 소자에 대하여, 설명을 행한다.
도 3에 나타내는 저항 소자는 도 2에 나타내는 저항 소자의 변형예이며, 도 3(A)은 저항 소자(114)의 상면도를 나타내고, 도 3(B)은 도 3(A)에 나타내는 일점 쇄선 A3-A4의 절단면에 상당하는 단면도를 나타내고, 도 3(C)은 도 3(A)에 나타내는 일점 쇄선 A3-A4의 절단면에 상당하는 단면도를 나타낸다. 또한, 도 3(A)에서, 번잡하게 되는 것을 피하기 위해, 일부의 구성 요소를 생략하여 도시하고 있다.
도 3에 나타내는 저항 소자(114)는 기판(202)과, 기판(202) 위의 절연층(205)과, 절연층(205) 위의 절연층(206)과, 절연층(206) 위의 반도체층(208)과, 반도체층(208)과 전기적으로 접속된 도전층(210a)과, 반도체층(208)과 전기적으로 접속된 도전층(210b)과, 도전층(210a), 및 도전층(210b) 위의 절연층(212)과, 절연층(212) 위의 절연층(214)을 가진다.
또한, 도 3(B)에 나타내는 저항 소자(114)와 도 3(C)에 나타내는 저항 소자(114)는 절연층(206), 및 절연층(212)의 개구부(209)의 형상이 다르다. 개구부(209)의 형성 공정의 차이로 인하여, 반도체층(208)의 하측, 또는 상측과 접촉하는 절연층의 구성을 바꿀 수 있다.
반도체층(208)의 하측, 또는 상측과 접촉하는 절연층의 구성에 대해서는 도 2에 나타내는 저항 소자(114)와 같다.
도 2에 나타내는 저항 소자(114)와 도 3에 나타내는 저항 소자(114)의 차이로서는 반도체층(208)의 형상이 다르다. 도 3에 나타낸 바와 같이, 반도체층(208)의 형상, 구체적으로는, 길이, 또는 폭을 적절히 조정하여, 임의의 저항값을 가지는 저항 소자로 할 수 있다.
또, 도 2 및 도 3에 나타내는 저항 소자(114)는 도 1(A)에 나타내는 표시 장치의 구동 회로부(104), 및 화소 회로부(108)를 구성하는 트랜지스터의 제작 공정과 동시에 형성할 수 있다.
구체적으로는, 예를 들면, 절연층(205, 206)은 트랜지스터의 게이트 절연층과 동일 공정으로 제작할 수 있고, 반도체층(208)은 트랜지스터의 반도체층과 동일 공정으로 제작할 수 있고, 도전층(210a, 210b)은 트랜지스터의 소스 전극층 또는 드레인 전극층과 동일 공정으로 제작할 수 있고, 절연층(212, 214)은 트랜지스터의 보호 절연층으로서 기능하는 절연층과 동일 공정으로 제작할 수 있다.
또, 도 2 및 도 3에 나타내는 저항 소자(114)는, 도 1(B)에서는 다이오드 접속된 트랜지스터와 직렬로 접속하는 경우를 예시했지만 이것에 한정되지 않고, 다이오드 접속된 트랜지스터와 병렬로 접속할 수도 있다.
또, 도 2 및 도 3에 나타내는 저항 소자(114)는 독립적으로 보호 회로부(106)로서 표시 장치에 제공해도 좋다. 또, 도 2 및 도 3에 나타내는 저항 소자(114)는 복수의 트랜지스터와 복수의 저항 소자를 조합하여, 표시 장치에 제공해도 좋다. 구체적으로는, 도 4에 나타내는 구성으로 할 수 있다.
도 4에 나타내는 표시 장치는 화소부(102)와, 구동 회로부로서 기능하는 게이트 드라이버(104a)와, 소스 드라이버(104b)와, 보호 회로부(106_1)와, 보호 회로부(106_2)와, 보호 회로부(106_3)와, 보호 회로부(106_4)를 가진다.
또한, 화소부(102), 게이트 드라이버(104a), 및 소스 드라이버(104b)는 도 1(A)에 나타내는 구성과 같다.
보호 회로부(106_1)는 트랜지스터(151, 152, 153, 154)와, 저항 소자(171, 172, 173)를 가진다. 또, 보호 회로부(106_1)는 게이트 드라이버(104a)와 접속되는 배선(181, 182, 183)의 사이에 형성된다. 또, 트랜지스터(151)는 소스 전극으로서의 기능을 가지는 제 1 단자와 게이트 전극으로서의 기능을 가지는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 가지는 제 3 단자와 배선(183)이 접속되어 있다. 트랜지스터(152)는 소스 전극으로서의 기능을 가지는 제 1 단자와 게이트 전극으로서의 기능을 가지는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 가지는 제 3 단자와 트랜지스터(151)의 제 1 단자가 접속되어 있다. 트랜지스터(153)는 소스 전극으로서의 기능을 가지는 제 1 단자와 게이트 전극으로서의 기능을 가지는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 가지는 제 3 단자와 트랜지스터(152)의 제 1 단자가 접속되어 있다. 트랜지스터(154)는 소스 전극으로서의 기능을 가지는 제 1 단자와 게이트 전극으로서의 기능을 가지는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 가지는 제 3 단자와 트랜지스터(153)의 제 1 단자가 접속되어 있다. 또, 트랜지스터(154)의 제 1 단자로 배선(183) 및 배선(181)이 접속되어 있다. 또, 저항 소자(171, 173)는 배선(183)에 제공되어 있다. 또, 저항 소자(172)는 배선(182)과 트랜지스터(152)의 제 1 단자 및 트랜지스터(153)의 제 3 단자와의 사이에 제공되어 있다.
또한, 배선(181)은 예를 들면, 저전원 전위 VSS가 인가되는 전원선으로서 이용할 수 있다. 또, 배선(182)은 예를 들면, 코먼선으로서 이용할 수 있다. 또, 배선(183)은 예를 들면, 고전원 전위 VDD가 인가되는 전원선으로서 이용할 수 있다.
보호 회로부(106_2)는 트랜지스터(155, 156, 157, 158)와 저항 소자(174, 175)를 가진다. 또, 보호 회로부(106_2)는 게이트 드라이버(104a)와 화소부(102)와의 사이에 제공된다. 또, 트랜지스터(155)는 소스 전극으로서의 기능을 가지는 제 1 단자와 게이트 전극으로서의 기능을 가지는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 가지는 제 3 단자와 배선(185)이 접속되어 있다. 트랜지스터(156)는 소스 전극으로서의 기능을 가지는 제 1 단자와 게이트 전극으로서의 기능을 가지는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 가지는 제 3 단자와 트랜지스터(155)의 제 1 단자가 접속되어 있다. 트랜지스터(157)는 소스 전극으로서의 기능을 가지는 제 1 단자와 게이트 전극으로서의 기능을 가지는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 가지는 제 3 단자와 트랜지스터(156)의 제 1 단자가 접속되어 있다. 트랜지스터(158)는 소스 전극으로서의 기능을 가지는 제 1 단자와 게이트 전극으로서의 기능을 가지는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 가지는 제 3 단자와 트랜지스터(157)의 제 1 단자가 접속되어 있다. 또, 트랜지스터(158)의 제 1 단자와 배선(184)이 접속되어 있다. 또, 저항 소자(174)는 배선(185)과 트랜지스터(156)의 제 1 단자 및 트랜지스터(157)의 제 3 단자와의 사이에 제공되어 있다. 또, 저항 소자(175)는 배선(184)과 트랜지스터(156)의 제 1 단자 및 트랜지스터(157)의 제 3 단자와의 사이에 제공되어 있다.
또한, 배선(184)은 예를 들면, 저전원 전위 VSS가 인가되는 전원선으로서 이용할 수 있다. 또, 배선(185)은 예를 들면, 고전원 전위 VDD가 인가되는 전원선으로서 이용할 수 있다. 또, 배선(186)은 예를 들면, 게이트선으로서 이용할 수 있다.
보호 회로부(106_3)는 트랜지스터(159, 160, 161, 162)와 저항 소자(176, 177)를 가진다. 또, 보호 회로부(106_3)는 소스 드라이버(104b)와 화소부(102)와의 사이에 제공된다. 또, 트랜지스터(159)는 소스 전극으로서의 기능을 가지는 제 1 단자와 게이트 전극으로서의 기능을 가지는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 가지는 제 3 단자와 배선(190)이 접속되어 있다. 트랜지스터(160)는 소스 전극으로서의 기능을 가지는 제 1 단자와 게이트 전극으로서의 기능을 가지는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 가지는 제 3 단자와 트랜지스터(159)의 제 1 단자가 접속되어 있다. 트랜지스터(161)는 소스 전극으로서의 기능을 가지는 제 1 단자와 게이트 전극으로서의 기능을 가지는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 가지는 제 3 단자와 트랜지스터(160)의 제 1 단자가 접속되어 있다. 트랜지스터(162)는 소스 전극으로서의 기능을 가지는 제 1 단자와 게이트 전극으로서의 기능을 가지는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 가지는 제 3 단자와 트랜지스터(161)의 제 1 단자가 접속되어 있다. 또, 트랜지스터(162)의 제 1 단자가 배선(191)과 접속되어 있다. 또, 저항 소자(176)는 배선(190)과 트랜지스터(160)의 제 1 단자 및 트랜지스터(161)의 제 3 단자와의 사이에 제공되어 있다. 또, 저항 소자(177)는 배선(191)과 트랜지스터(160)의 제 1 단자 및 트랜지스터(161)의 제 3 단자와의 사이에 제공되어 있다.
또한, 배선(188)은 예를 들면, 코먼선 또는 소스선으로서 이용할 수 있다. 또, 배선(189, 190)은 예를 들면, 고전원 전위 VDD가 인가되는 전원선으로서 이용할 수 있다. 또, 배선(191)은 예를 들면, 저전원 전위 VSS가 인가되는 전원선으로서 이용할 수 있다.
보호 회로부(106_4)는 트랜지스터(163, 164, 165, 166)와 저항 소자(178, 179, 180)를 가진다. 또, 보호 회로부(106_4)는 소스 드라이버(104b)와 접속되는 배선(187, 188, 189, 190, 191)의 사이에 설치된다. 또, 트랜지스터(163)는 소스 전극으로서의 기능을 가지는 제 1 단자와 게이트 전극으로서의 기능을 가지는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 가지는 제 3 단자와 배선(187)이 접속되어 있다. 트랜지스터(164)는 소스 전극으로서의 기능을 가지는 제 1 단자와 게이트 전극으로서의 기능을 가지는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 가지는 제 3 단자와 트랜지스터(163)의 제 1 단자가 접속되어 있다. 트랜지스터(165)는 소스 전극으로서의 기능을 가지는 제 1 단자와 게이트 전극으로서의 기능을 가지는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 가지는 제 3 단자와 트랜지스터(164)의 제 1 단자가 접속되어 있다. 트랜지스터(166)는 소스 전극으로서의 기능을 가지는 제 1 단자와 게이트 전극으로서의 기능을 가지는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 가지는 제 3 단자와 트랜지스터(165)의 제 1 단자가 접속되어 있다. 또, 트랜지스터(166)의 제 1 단자가 배선(189)과 접속되어 있다. 또, 저항 소자(178)는 배선(187)과 배선(188)과의 사이에 제공되어 있다. 또, 저항 소자(179)는 배선(188)에 제공되고, 트랜지스터(164)의 제 1 단자 및 트랜지스터(165)의 제 3 단자와 접속되어 있다. 또, 저항 소자(180)는 배선(188)과 배선(189)과의 사이에 제공되어 있다.
또, 배선(187, 191)은 예를 들면, 저전원 전위 VSS가 인가되는 전원선으로서 이용할 수 있다. 또, 배선(188)은 예를 들면, 코먼선 또는 소스선으로서 이용할 수 있다. 또, 배선(189, 190)은 예를 들면, 고전원 전위 VDD가 인가되는 전원선으로서 이용할 수 있다.
또한, 배선(181) 내지 배선(191)은 도 4에 나타내는 고전원 전위 VDD, 저전원 전위 VSS, 코먼선 CL에 나타내는 기능에만 한정되지 않고, 각각 독립적으로 게이트 신호선, 신호선, 전원선, 접지선, 용량선 또는 코먼선 등의 기능을 가지고 있어도 좋다.
도 2 및 도 3에 나타내는 저항 소자(114)는 도 4에 나타내는 저항 소자(171) 내지 저항 소자(180)에 적용할 수 있다.
이와 같이, 보호 회로부(106_1) 내지 보호 회로부(106_4)는 복수의 다이오드 접속된 트랜지스터와 복수의 저항 소자에 의해 구성되어 있다. 즉, 보호 회로부(106_1) 내지 보호 회로부(106_4)는 다이오드 접속된 트랜지스터와 저항 소자를 병렬로 조합하여 이용할 수 있다.
또, 도 4에 나타낸 바와 같이, 보호 회로부(106_1) 내지 보호 회로부(106_4)는 게이트 드라이버(104a)와 접속되는 배선과의 사이, 화소부(102)와 게이트 드라이버(104a)와의 사이, 화소부(102)와 소스 드라이버(104b)와의 사이, 또는 소스 드라이버(104b)와 접속되는 배선과의 사이에 형성할 수 있다.
또, 도 2 및 도 3에 나타내는 저항 소자(114)는 도 5에 나타내는 보호 회로부에 이용할 수도 있다.
도 5에 나타내는 보호 회로부의 회로도에서는 트랜지스터(155A, 156A, 157A, 158A), 트랜지스터(155B, 156B, 157B, 158B), 저항 소자(174A, 175A), 저항 소자(174B, 175B), 저항 소자(199), 배선(184), 배선(185) 및 배선(186)을 나타내고 있다. 또한, 도 5에 나타내는 회로도에서 붙인 부호는 도 4에 설명한 보호 회로부(106_2)와 같은 구성에 대하여, 같은 부호를 붙여 대응시키고 있다. 도 5에 나타내는 회로도가 도 4에 나타낸 보호 회로부(106_2)와 다른 점은 도 4의 보호 회로부(106_2)에 상당하는 회로를 나열하여 배치하고, 배선 사이에 저항 소자(114)를 제공한 점이다.
또, 도 2 및 도 3에 나타내는 저항 소자(114)는 도 5에 나타내는 저항 소자(174A, 174B, 175A, 175B)에 적용해도 좋다.
이와 같이 도 1(A)에 나타내는 표시 장치에 보호 회로부(106)를 형성하는 것에 의해, 화소부(102)(구체적으로는, 화소 회로부(108)), 및 구동 회로부(104)는 ESD 등에 의해 발생하는 과전류에 대한 내성을 높일 수 있다. 따라서, 신뢰성을 향상시킬 수 있는 신규 표시 장치를 제공할 수 있다.
또한, 보호 회로부(106)로서 저항 소자를 이용하여 이 저항 소자의 저항값을 임의로 조정할 수 있으므로, 보호 회로부(106)로서 이용하는 다이오드 접속된 트랜지스터 등도 보호하는 것이 가능하게 된다.
또한, 화소부(102)는 보호 회로부(106)와 동일 기판 위에 형성되어 있는 것이 바람직하다. 이것에 의해, 부품수나 단자수를 줄일 수 있다. 또한, 구동 회로부(104)의 일부, 또는 전부는 일례로서는 화소부(102)와 동일 기판 위에 형성되어 있는 것이 바람직하다. 이것에 의해, 부품수나 단자수를 줄일 수 있다. 구동 회로부(104)의 일부, 또는 전부가 화소부(102)와 동일 기판 위에 형성되어 있지 않은 경우에는 구동 회로부(104)의 일부, 또는 전부는 COG나 TAB에 의해 실장되어 있는 경우가 많다.
이와 같이 표시 장치에 복수의 보호 회로부(106)를 형성하는 것에 의해, 화소부(102), 및 구동 회로부(104)(게이트 드라이버(104a), 소스 드라이버(104b))는 ESD 등에 의해 발생하는 과전류에 대한 내성을 더욱 높일 수 있다. 따라서, 신뢰성을 향상시킬 수 있는 신규 표시 장치를 제공할 수 있다.
본 실시형태에 나타내는 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 양태의 표시 장치에 대하여, 도 6 내지 도 9를 이용하여 설명을 행한다.
도 6은 도 1(A)에 나타내는 표시 장치의 화소 회로부(108)에 이용할 수 있는 회로 구성을 나타내고 있다.
도 6(A)에 나타내는 화소 회로부(108)는 액정 소자(322)와 트랜지스터(131_1)와 용량 소자(133_1)를 가진다.
액정 소자(322)의 한쌍의 전극의 한쪽의 전위는 화소 회로부(108)의 사양에 따라 적절히 설정된다. 액정 소자(322)는 기입되는 데이터에 따라 배향 상태가 설정된다. 또한, 복수의 화소 회로부(108)의 각각이 가지는 액정 소자(322)의 한쌍의 전극의 한쪽에 공통의 전위(코먼 전위)를 인가해도 좋다. 또, 각 행의 화소 회로부(108)마다 액정 소자(322)의 한쌍의 전극의 한쪽에 다른 전위를 인가해도 좋다.
예를 들면, 액정 소자(322)를 구비하는 표시 장치의 구동 방법으로서는 TN 모드, STN 모드, VA모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 이용해도 좋다. 또, 표시 장치의 구동 방법으로서는 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 단, 이것으로 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 이용할 수 있다.
또, 블루상(Blue Phase)을 나타내는 액정과 키랄제를 포함하는 액정 조성물에 의해 액정 소자를 구성해도 좋다. 블루상을 나타내는 액정은 응답 속도가 1 msec 이하로 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하고, 시야각 의존성이 작다.
m행 n번째 열의 화소 회로부(108)에 있어서, 트랜지스터(131_1)의 소스 및 드레인의 한쪽은 데이터선 DL_n에 전기적으로 접속되고, 다른 한쪽은 액정 소자(322)의 한쌍의 전극의 다른 한쪽에 전기적으로 접속된다. 또, 트랜지스터(131_1)의 게이트는 게이트 신호선 GL_m에 전기적으로 접속된다. 트랜지스터(131_1)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기입을 제어하는 기능을 가진다.
용량 소자(133_1)의 한쌍의 전극의 한쪽은 전위가 공급되는 배선(이하, 전위 공급선 VL)에 전기적으로 접속되고, 다른 한쪽은 액정 소자(322)의 한쌍의 전극의 다른 한쪽에 전기적으로 접속된다. 또한, 전위 공급선 VL의 전위의 값은 화소 회로부(108)의 사양에 따라 적절히 설정된다. 용량 소자(133_1)는 기입된 데이터를 유지하는 유지 용량으로서의 기능을 가진다.
예를 들면, 도 6(A)의 화소 회로부(108)를 가지는 표시 장치에서는 게이트 드라이버(104a)에 의해 각 행의 화소 회로부(108)를 순차 선택하고, 트랜지스터(131_1)를 온 상태로 하여 데이터 신호의 데이터를 기입한다.
데이터가 기입된 화소 회로부(108)는 트랜지스터(131_1)가 오프 상태가 될 때, 유지 상태가 된다. 이것을 행마다 순차 행하여, 화상을 표시할 수 있다.
또, 도 6(B)에 나타내는 화소 회로부(108)는 트랜지스터(131_2)와, 용량 소자(133_2)와, 트랜지스터(134)와, 발광 소자(135)를 가진다.
트랜지스터(131_2)의 소스 및 드레인의 한쪽은 데이터 신호가 인가되는 배선(이하, 데이터선 DL_n이라고 함)에 전기적으로 접속된다. 또한, 트랜지스터(131_2)의 게이트는 게이트 신호가 인가되는 배선(이하, 게이트 신호선 GL_m라고 함)에 전기적으로 접속된다.
트랜지스터(131_2)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기입을 제어하는 기능을 가진다.
용량 소자(133_2)의 한쌍의 전극의 한쪽은 전원이 부여되는 배선(이하, 전원선 VL_a라고 함)에 전기적으로 접속되고, 다른 한쪽은 트랜지스터(131_2)의 소스 및 드레인의 다른 한쪽에 전기적으로 접속된다.
용량 소자(133_2)는 기입된 데이터를 유지하는 유지 용량으로서의 기능을 가진다.
트랜지스터(134)의 소스 및 드레인의 한쪽은 전원선 VL_a에 전기적으로 접속된다. 또한, 트랜지스터(134)의 게이트는 트랜지스터(131_2)의 소스 및 드레인의 다른 한쪽에 전기적으로 접속된다.
발광 소자(135)의 애노드 및 캐소드의 한쪽은 전원선 VL_b에 전기적으로 접속되고, 다른 한쪽은 트랜지스터(134)의 소스 및 드레인의 다른 한쪽에 전기적으로 접속된다.
발광 소자(135)로서는 예를 들면 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 이용할 수 있다. 단, 발광 소자(135)로서는 이것으로 한정되지 않고, 무기 재료로 이루어지는 무기 EL 소자를 이용해도 좋다.
또한, 전원선 VL_a 및 전원선 VL_b의 한쪽에는 고전원 전위 VDD가 인가되고, 다른 한쪽에는 저전원 전위 VSS가 인가된다.
도 6(B)의 화소 회로부(108)를 가지는 표시 장치에서는 게이트 드라이버(104a)에 의해 각 행의 화소 회로부(108)를 순차 선택하고, 트랜지스터(131_2)를 온 상태로 하여 데이터 신호의 데이터를 기입한다.
데이터가 기입된 화소 회로부(108)는 트랜지스터(131_2)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 기입된 데이터 신호의 전위에 따라 트랜지스터(134)의 소스와 드레인의 사이에 흐르는 전류량이 제어되어, 발광 소자(135)는 흐르는 전류량에 따른 휘도로 발광한다. 이것을 행마다 순차 행하여, 화상을 표시할 수 있다.
또한, 본 명세서 등에서, 표시 소자, 표시 소자를 가지는 장치인 표시 장치, 발광 소자, 및 발광 소자를 가지는 장치인 발광 장치는 다양한 형태를 이용하는 것, 또는 다양한 소자를 가지는 것이 가능하다. 표시 소자, 표시 장치, 발광 소자 또는 발광 장치의 일례로서는, EL(일렉트로루미네선스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동(泳動) 소자, 회절 광 밸브(GLV), 플라즈마 디스플레이(PDP), MEMS(micro electro mechanical system)를 이용한 표시 소자, 디지털 마이크로 미러 디바이스(DMD), DMS(digital micro shutter), IMOD(interferometic modulator display) 소자, 압전 세라믹 디스플레이, 카본 나노 튜브 등, 전기 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 가지는 것이 있다. EL 소자를 이용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 이용한 표시 장치의 일례로서는 필드 에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED：Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 이용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 이용한 표시 장치의 일례로서는 전자 페이퍼 등이 있다.
EL 소자의 일례로서는, 양극과, 음극과, 양극과 음극 사이에 끼워진 EL층을 가지는 소자 등이 있다. EL층의 일례로서는 일중항 여기자로부터의 발광(형광)을 이용하는 것, 삼중항 여기자로부터의 발광(인광)을 이용하는 것, 일중항 여기자로부터의 발광(형광)을 이용하는 것과 삼중항 여기자로부터의 발광(인광)을 이용하는 것을 포함하는 것, 유기물에 의해 형성된 것, 무기물에 의해 형성된 것, 유기물에 의해 형성된 것과 무기물에 의해 형성된 것을 포함하는 것, 고분자의 재료를 포함하는 것, 저분자의 재료를 포함하는 것, 또는 고분자의 재료와 저분자의 재료를 포함하는 것 등이 있다. 단, 이것으로 한정되지 않고, EL 소자로서 다양한 것을 이용할 수 있다.
액정 소자의 일례로서는, 액정의 광학적 변조 작용에 의해 광의 투과 또는 비투과를 제어하는 소자가 있다. 그 소자는 한쌍의 전극과 액정층에 의해 구조되는 것이 가능하다. 또한, 액정의 광학적 변조 작용은 액정에 가해지는 전계(수평 방향의 전계, 수직 방향의 전계 또는 경사 방향의 전계를 포함함)에 의해 제어된다. 또한, 구체적으로는, 액정 소자의 일례로서는 네마틱 액정, 콜레스테릭 액정, 스멕틱 액정, 디스코틱 액정, 서모트로픽 액정, 리오트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC), 강유전 액정, 반강유전 액정, 주쇄형 액정, 측쇄형 고분자 액정, 바나나형 액정 등을 들 수 있다.
전자 페이퍼의 표시 방법의 일례로서는 분자에 의해 표시되는 것(광학 이방성, 염료 분자 배향 등), 입자에 의해 표시되는 것(전기 영동, 입자 이동, 입자 회전, 상변화 등), 필름의 일단이 이동함으로써 표시되는 것, 분자의 발색/상변화에 의해 표시되는 것, 분자의 광 흡수에 의해 표시되는 것, 또는 전자와 홀이 결합하여 자기 발광에 의해 표시되는 것 등을 이용할 수 있다. 구체적으로는, 전자 페이퍼의 표시 방법의 일례로서는 마이크로 캡슐형 전기 영동, 수평 이동형 전기 영동, 수직 이동형 전기 영동, 구상(球狀) 트위스트 볼, 자기 트위스트 볼, 원주(圓柱) 트위스트 볼 방식, 대전 토너, 전자 가루 유체, 자기 영동형, 자기 감열식, 일렉트로 웨팅(electro wetting), 광산란(투명/백탁 변화), 콜레스테릭 액정/광도전층, 콜레스테릭 액정, 쌍안정성 네마틱 액정, 강유전성 액정, 2색성 색소·액정 분산형, 가동 필름, 류코 염료에 의한 발색(發色) 및 소색(消色), 포토크로믹, 일렉트로크로믹, 일렉트로디포지션, 플렉서블 유기 EL 등이 있다. 단, 이것으로 한정되지 않고, 전자 페이퍼 및 그 표시 방법으로서 다양한 것을 이용할 수 있다. 여기서, 마이크로 캡슐형 전기 영동을 이용하는 것에 의해, 영동 입자의 응집, 침전을 해결할 수 있다. 전자 가루 유체는 고속 응답성, 고반사율, 광시야각, 저소비 전력, 메모리성 등의 메리트를 가진다.
다음에, 도 7에 나타내는 표시 장치에 대하여, 이하 설명을 행한다.
도 7에 나타내는 표시 장치는 도 1(A)에 나타내는 표시 장치를 보다 구체적으로 나타내고, 구동 회로부(104)와 화소 회로부(108)와 저항 소자(114)를 가진다. 또한, 본 실시형태에 나타내는 표시 장치는 액정 소자를 이용하는 표시 장치(액정 표시 장치라고도 함)의 구성에 대하여 설명을 행한다. 또, 화소 회로부(108)에 이용하는 구성은 도 6(A)에 나타내는 회로 구성과 같은 기능을 가지는 부분에 대해서는 도 6(A)에 나타내는 부호와 동일한 부호로 설명을 행한다.
또한, 도 7(A)은 구동 회로부(104)의 상면도를, 도 7(B)은 화소부(102)의 상면도를, 도 7(C)은 저항 소자(114)의 상면도를, 각각 나타내고 있다. 또한, 도 7(A), 도 7(B), 도 7(C)에서는 도면이 복잡해지는 것을 피하기 위해, 액정 소자 등의 일부의 구성 요소의 기재를 생략하여 도시하였다.
도 7(A)에서, 게이트로서 기능하는 도전층(304a), 게이트 절연층(도 7(A)에 도시하지 않음), 채널 영역이 형성되는 반도체층(308a), 소스 및 드레인으로서 기능하는 도전층(310a, 310b)에 의해 트랜지스터(131_3)를 구성한다. 반도체층(308a)은 게이트 절연층 위에 형성된다. 또, 도전층(304a)과 동시에 형성된 도전층(304b)과, 도전층(310a, 310b)과 동시에 형성된 도전층(310c)과, 도전층(304b) 및 도전층(310c)을 접속하는 투광성을 가지는 도전층(316a)이 형성된다. 투광성을 가지는 도전층(316a)은 개구부(372a, 374a)에서 도전층(304b)과 접속하고, 개구부(372b, 374b)에서 도전층(310c)과 접속한다.
도 7(B)에서, 게이트 신호선으로서 기능하는 도전층(304c)은 신호선에 대략 직교하는 방향(도면 중 좌우 방향)으로 연장되어 형성되어 있다. 신호선으로서 기능하는 도전층(310d)은 게이트 신호선에 대략 직교하는 방향(도면 중 아래 방향)으로 연장되어 형성되어 있다. 용량선으로서 기능하는 도전층(310f)은 신호선과 평행 방향으로 연장되어 형성되어 있다. 또한, 게이트 신호선으로서 기능하는 도전층(304c)은 게이트 드라이버(104a)(도 1(A)을 참조)와 전기적으로 접속되어 있고, 신호선으로서 기능하는 도전층(310d) 및 용량선으로서 기능하는 도전층(310f)은 소스 드라이버(104b)(도 1(A)을 참조)에 전기적으로 접속되어 있다.
또, 도 7(B)에서, 트랜지스터(131_1)는 게이트 신호선 및 신호선이 교차하는 영역에 설치되어 있다. 트랜지스터(131_1)는 게이트로서 기능하는 도전층(304c), 게이트 절연층(도 7(B)에 도시하지 않음), 게이트 절연층 위에 형성된 채널 영역이 형성되는 반도체층(308b), 소스 및 드레인으로서 기능하는 도전층(310d, 310e)에 의해 트랜지스터를 구성한다. 또한, 도전층(304c)은 게이트 신호선으로서도 기능하고, 반도체층(308b)과 중첩하는 영역이 트랜지스터(131_1)의 게이트로서 기능한다. 또, 도전층(310d)은 신호선으로서도 기능하고, 반도체층(308b)과 중첩하는 영역이 트랜지스터(131_1)의 소스 또는 드레인으로서 기능한다.
또, 도 7(B)에서, 게이트 신호선은 상면 형상에서 단부가 반도체층(308b)의 단부보다 외측에 위치한다. 이 때문에, 게이트 신호선은 백 라이트 등의 광원으로부터의 광을 차단하는 차광막으로서 기능한다. 이 결과, 트랜지스터에 포함되는 반도체층(308b)에 광이 조사되지 않고, 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
또, 도 7(B)에서, 도전층(310e)은 개구부(372c) 및 개구부(374c)에서, 화소 전극으로서 기능하는 투광성을 가지는 도전층(316b)과 전기적으로 접속되어 있다.
또, 도 7(B)에서, 용량 소자(133_1)는 개구부(372)에서 용량선으로서 기능하는 도전층(310f)과 접속되어 있다. 또, 용량 소자(133_1)는 게이트 절연층 위에 형성되는 투광성을 가지는 반도체층(308c)과, 화소 전극으로서 기능하는 투광성을 가지는 도전층(316b)과, 트랜지스터(131_1) 위에 형성되는 질화 절연막으로 형성되는 유전체막으로 구성되어 있다. 즉, 용량 소자(133_1)는 투광성을 가진다.
이와 같이 용량 소자(133_1)는 투광성을 가지기 때문에, 화소 회로부(108) 내에 용량 소자(133_1)를 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 높이면서, 대표적으로는 55% 이상, 바람직하게는 60% 이상으로 하는 것이 가능함과 동시에, 전하 용량을 증대시킨 표시 장치를 얻을 수 있다. 예를 들면, 해상도가 높은 표시 장치, 예를 들면 액정 표시 장치에서는 화소의 면적이 작아지고, 용량 소자의 면적도 작아진다. 이 때문에, 해상도가 높은 표시 장치에서, 용량 소자에 축적되는 전하 용량이 작아진다. 그러나, 본 실시형태에 나타내는 용량 소자(133_1)는 투광성을 가지기 때문에, 이 용량 소자를 화소에 형성함으로써, 각 화소에서 충분한 전하 용량을 얻으면서, 개구율을 높일 수 있다. 대표적으로는 화소 밀도가 200 ppi 이상, 또 300 ppi 이상인 고해상도의 표시 장치에 적합하게 이용할 수 있다.
또, 도 7(B)에 나타내는 화소 회로부(108)는 신호선으로서 기능하는 도전층(310d)과 평행한 변과 비교하여 게이트 신호선으로서 기능하는 도전층(304c)과 평행한 변이 긴 형상이고, 또한 용량선으로서 기능하는 도전층(310f)이 신호선으로서 기능하는 도전층(310d)과 평행한 방향으로 연장되어 형성되어 있다. 이 결과, 화소 회로부(108)에 차지하는 도전층(310f)의 면적을 저감하는 것이 가능하기 때문에, 개구율을 높일 수 있다. 또, 용량선으로서 기능하는 도전층(310f)이 접속 전극을 이용하지 않고, 직접 투광성을 가지고 도전층으로서 기능하는 반도체층(308c)과 접하기 때문에, 더욱 개구율을 높일 수 있다.
또, 도 7(C)에 나타내는 저항 소자(114)는 도 2(A)에 나타내는 저항 소자(114)와 같은 구성이며, 도 2(A)에 나타내는 도전층(210a)이 도 7(C)에 나타내는 도전층(310f)에, 도 2(A)에 나타내는 반도체층(208)이 도 7(C)에 나타내는 반도체층(308d)에, 도 2(A)에 나타내는 개구부(209)가 도 7(C)에 나타내는 개구부(363)에, 도 2(A)에 나타내는 도전층(210b)이 도 7(C)에 나타내는 도전층(310g)에, 각각 대응한다. 따라서, 도 7(C)에 나타내는 저항 소자(114)의 상세한 설명은 여기에서는 생략한다.
또, 본 발명의 일 양태는 고해상도의 표시 장치에서도 개구율을 높일 수 있기 때문에, 백 라이트 등의 광원의 광을 효율적으로 이용할 수 있어, 표시 장치의 소비 전력을 저감할 수 있다.
다음에, 도 7(B)에 나타내는 화소 회로부(108)의 변형예에 대하여, 도 8을 이용하여 설명한다.
도 8에서, 게이트 신호선으로서 기능하는 도전층(304c)은 신호선에 대략 직교하는 방향(도중 좌우 방향)으로 연장되어 형성되어 있다. 신호선으로서 기능하는 도전층(310d)은 게이트 신호선에 대략 직교하는 방향(도면 중 상하 방향)으로 연장되어 형성되어 있다. 용량선으로서 기능하는 도전층(304d)은 게이트 신호선과 평행 방향으로 연장되어 형성되어 있다. 도 7(B)에 나타내는 화소 회로부(108)와 비교하여, 도 8에 나타내는 화소 회로부(108)는 신호선으로서 기능하는 도전층(310d)과 평행한 변과 비교하여 게이트 신호선으로서 기능하는 도전층(304c)과 평행한 변이 짧은 형상인 것, 용량선으로서 기능하는 도전층(304d)이 게이트 신호선과 평행한 방향으로 연장되어 형성되어 있는 것, 용량선으로서 기능하는 도전층(304d)이 게이트 신호선으로서 기능하는 도전층(304c)과 동시에 형성되어 있는 것이 다르다.
또, 반도체층(308c)은 도전층(310f)과 접속되어 있다. 또한, 투광성을 가지는 도전층(316c)은 투광성을 가지는 도전층(316b)과 동시에 형성된다. 도전층(310f)은 도전층(310d, 310e)과 동시에 형성된다.
또, 도전층(304d) 위에는 개구부(372c)와 동시에 형성된 개구부(372d)와, 개구부(374c)와 동시에 형성된 개구부(374d)가 형성된다. 또, 도전층(310f) 위에는 개구부(372c)와 동시에 형성된 개구부(372e)와, 개구부(374c)와 동시에 형성된 개구부(374e)가 형성된다. 개구부(374d, 374e)는 각각, 개구부(372d, 372e)의 내측에 위치한다.
개구부(374d)에서, 도전층(304d) 및 투광성을 가지는 도전층(316c)이 접속된다. 또, 개구부(374e)에서, 도전층(310f) 및 투광성을 가지는 도전층(316c)이 접속된다. 즉, 도전층(304b)과 도전층(310c)이 투광성을 가지는 도전층(316a)을 통하여 접속되도록, 도전층(304d) 및 도전층(310f)은 투광성을 가지는 도전층(316c)을 통하여 접속된다. 즉, 도전층(310f) 및 투광성을 가지는 도전층(316c)을 통하여, 투광성을 가지고 도전층으로서 기능하는 반도체층(308c)은 용량선으로서 기능하는 도전층(304d)과 접속된다.
도 8에 나타내는 화소 회로부(108)는 신호선으로서 기능하는 도전층(310d)과 평행한 변과 비교하여 게이트 신호선으로서 기능하는 도전층(304c)과 평행한 변이 짧은 형상으로 하고, 또한 용량선으로서 기능하는 도전층(304d)이, 게이트 신호선으로서 기능하는 도전층(304c)과 평행 방향으로 연장되어 형성되어 있다. 이 결과, 화소에 차지하는 도전층(304d)의 면적을 저감하는 것이 가능하고, 개구율을 높일 수 있다.
다음에, 도 7에 나타내는 표시 장치의 단면도의 구성에 대하여, 도 9를 이용하여 설명을 행한다.
또한, 도 9(A)는 도 7(A)에 나타내는 일점 쇄선 X1-Y1의 절단면에 상당하는 단면도를 나타내고, 도 9(B)는 도 7(B)에 나타내는 일점 쇄선 X2-Y2의 절단면에 상당하는 단면도를 나타내고, 도 9(C)는 도 7(C)에 나타내는 일점 쇄선 X3-Y3의 절단면에 상당하는 단면도를 나타낸다.
도 9에 나타내는 표시 장치는 한쌍의 기판(기판(302)과 기판(342)) 사이에 액정 소자(322)가 협지되어 있다(도 9(B) 참조).
액정 소자(322)는 기판(302)의 상방의 도전성을 가지는 층(이하, 도전층(316b)이라고 함)과, 배향성을 제어하는 층(이하, 배향막(318, 352)이라고 함)과, 액정층(320)과, 도전성을 가지는 층(이하, 도전층(350)이라고 함)을 가진다. 또한, 도전층(316b)은 액정 소자(322)의 한쪽의 전극으로서 기능하고, 도전층(350)은 액정 소자(322)의 다른 한쪽의 전극으로서 기능한다.
또, 도 9에서는 액정 소자(322)가 수직 전계 방식의 액정 소자에 대하여 설명을 행한다. 수직 전계 방식의 액정 소자로서는, 예를 들면, TN(Twisted Nematic) 모드, STN(Super Twisted Nematic) 모드, VA(Vertical Alignment) 모드, MVA(Multi-domain Vertical Alignment) 모드 등이 대표적이다. 단, 액정 소자로서는 이것으로 한정되지 않고, 예를 들면 수평 전계 방식의 IPS(In-Plane-Switching) 모드, 및 FFS(Fringe Field Switching) 모드 등을 이용해도 좋다.
이와 같이, 액정 표시 장치란, 액정 소자를 가지는 장치를 말한다. 또한, 액정 표시 장치는 복수의 화소를 구동시키는 구동 회로 등을 포함한다. 또, 액정 표시 장치는 다른 기판 위에 배치된 제어 회로, 전원 회로, 신호 생성 회로 및 백 라이트 모듈 등을 포함하여, 액정 모듈이라고 부르는 경우도 있다.
액정 표시 장치에서, 액정 표시 장치가 가지는 구동 회로부(104), 화소 회로부(108)에 설치된 트랜지스터는 본 실시형태에 나타낸 바와 같이, 저항 소자(114)를 형성하는 것에 의해, 외부로부터의 과전류에 대한 내성을 높일 수 있다.
또한, 도 9(C)에서는 저항 소자(114)에 대하여 예시하지만, 도 1(B)에 나타낸 바와 같이, 트랜지스터에 저항 소자(114)를 직렬로 접속한 구성으로 해도 좋다.
예를 들면, 액정 소자를 제작할 때에 행해지는 러빙 처리에 의해, 정전기가 발생할 수 있다. 그러나, 저항 소자(114)를 형성하는 것에 의해, 구동 회로부(104) 및 화소 회로부(108)에 형성된 트랜지스터에는 상기 정전기에 의해 생길 수 있는 과전류가 흐르지 않거나 또는 억제된다. 따라서, 트랜지스터의 정전 파괴가 억제되어, 신뢰성이 높은 표시 장치로 할 수 있다.
다음에, 도 9(A)에 나타내는 구동 회로부(104)의 구성의 상세한 사항에 대하여, 이하 설명을 행한다.
(구동 회로부)
구동 회로부(104)는 기판(302)과, 기판(302) 위에 형성된 도전성을 가지는 층(이하, 도전층(304a, 304b)이라고 함)과, 기판(302), 및 도전층(304a, 304b) 위에 형성된 절연성을 가지는 층(이하, 절연층(305)이라고 함)과, 절연층(305) 위에 형성된 절연성을 가지는 층(이하, 절연층(306)이라고 함)과, 절연층(306) 위에 형성되고, 도전층(304a)과 중첩하는 위치에 형성된 반도체층(308a)과, 절연층(306), 및 반도체층(308a) 위에 형성된 도전성을 가지는 층(이하, 도전층(310a, 310b)이라고 함)과, 절연층(306) 위에 형성된 도전성을 가지는 층(이하, 도전층(310c)이라고 함)과, 반도체층(308a), 및 도전층(310a, 310b, 310c)을 덮도록 형성된 절연성을 가지는 층(이하, 절연층(312)이라고 함)과, 절연층(312) 위에 형성된 절연성을 가지는 층(이하, 절연층(314)이라고 함)과, 절연층(314) 위에 형성된 도전성을 가지는 층(이하, 도전층(316a)이라고 함)을 가진다.
또한, 도전층(316a)은 도전층(304b)과 도전층(310c)을 접속하는 배선으로서의 기능을 가진다. 도전층(304b)은 절연층(305, 306, 312, 314)에 형성된 개구부를 통하여, 도전층(310c)은 절연층(312, 314)에 형성된 개구부를 통하여, 도전층(316a)에 의해 접속된다.
또, 구동 회로부(104)는 기판(342)과, 기판(342) 위에 형성된 차광성을 가지는 층(이하, 차광층(344)이라고 함)과, 차광층(344) 위에 형성된 절연성을 가지는 층(이하, 절연층(348)이라고 함)과, 절연층(348) 위에 형성된 도전성을 가지는 층(이하, 도전층(350)이라고 함)을 가진다.
또, 구동 회로부(104)에서, 기판(302)과 기판(342)의 사이에 액정층(320)이 협지되어 있고, 액정층(320)에 접하여 배향막(318, 352)이 기판(302), 및 기판(342)에 각각 형성되어 있다. 또한, 액정층(320)은 실재(도시하지 않음)를 이용하여, 기판(302)과 기판(342)의 사이에 밀봉할 수 있다. 실재는 외부로부터의 수분이 들어오는 것을 억제하기 위해, 무기 재료와 접촉하는 구성이 바람직하다. 또, 액정층(320)은 스페이서(도시하지 않음)를 이용하여, 액정층의 두께(셀 갭이라고도 함)를 유지할 수 있다.
다음에, 도 9(B)에 나타내는 화소 회로부(108)의 구성의 상세한 사항에 대하여, 이하 설명을 행한다.
(화소 회로부)
화소 회로부(108)는 기판(302)과, 기판(302) 위에 형성된 도전성을 가지는 층(이하, 도전층(304c)이라고 함)과, 기판(302), 및 도전층(304c) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(306) 위에 형성되고, 도전층(304c)과 중첩하는 위치에 형성된 반도체층(308b)과, 절연층(306) 위에 형성된 반도체층(308c)과, 절연층(306), 및 반도체층(308b) 위에 형성된 도전성을 가지는 층(이하, 도전층(310d, 310e)이라고 함)과, 반도체층(308b), 및 도전층(310d, 310e)을 덮도록 형성되고, 반도체층(308c)의 일부를 덮는 절연층(312)과, 절연층(312) 위에 형성되고, 반도체층(308c) 위에 형성된 절연층(314)과, 절연층(314) 위에 형성되고, 도전층(310e)에 접속된 도전층(316b)을 가진다.
또한, 도전층(316b)은 절연층(312, 314)에 형성된 개구부를 통하여, 도전층(310e)에 접속된다. 또한, 도 7(B)에 나타내는 상면도에서는, 도전층(316b)과 도전층(310e)의 접속은 개구부(372c, 374c)를 통하여 행하지만, 도 9(B)에 나타내는 단면도에서는, 도전층(316b)과 도전층(310e)의 접속은 하나의 개구부(도 18(B)에 나타내는 개구부(364c))를 통하여 행한다. 또한, 개구부(372c, 374c)를 통하여 도전층(316b)과 도전층(310e)을 접속하는 방법에 대해서는 도 25(B), 도 27(B)을 이용하여, 후에 설명한다.
또, 화소 회로부(108)는 기판(342)과, 기판(342) 위에 형성된 차광층(344)과, 기판(342) 위에 형성된 유색성을 가지는 층(이하, 유색층(346)이라고 함)과, 차광층(344), 및 유색층(346) 위에 형성된 절연층(348)과, 절연층(348) 위에 형성된 도전층(350)을 가진다.
또, 화소 회로부(108)에서, 기판(302)과 기판(342)의 사이에 액정층(320)이 협지되어 있고, 액정층(320)에 접하여 배향막(318, 352)이 기판(302), 및 기판(342)에 각각 형성되어 있다.
다음에, 도 9(C)에 나타내는 저항 소자(114)의 구성의 상세한 사항에 대하여, 이하에 설명한다.
(저항 소자)
저항 소자(114)는 기판(302)과, 기판(302) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(306) 위에 형성된 반도체층(308d)과, 절연층(306), 및 반도체층(308d) 위에 형성된 도전성을 가지는 층(이하, 도전층(310f, 310g)이라고 함)과, 도전층(310f, 310g) 위에 형성된 절연층(312)과, 절연층(312), 도전층(310f, 310g), 및 반도체층(308d) 위에 형성된 절연층(314)을 가진다.
또한, 도 7(C), 및 도 9(C)에 나타내는 저항 소자(114)는 도 2(A), 도 2(B)에 나타내는 저항 소자(114)와 같은 구성이다. 단, 본 실시형태에서는 저항 소자(114)의 상방에 형성된 구성(액정층(320) 등)도 도시하고 있다.
또, 저항 소자(114)는 기판(342)과, 기판(342) 위에 형성된 차광층(344)과, 차광층(344) 위에 형성된 절연층(348)과, 절연층(348) 위에 형성된 도전층(350)을 가진다.
또, 저항 소자(114)에서, 기판(302)과 기판(342)의 사이에 액정층(320)이 협지되어 있고, 액정층(320)에 접하여 배향막(318, 352)이 기판(302), 및 기판(342)에 각각 형성되어 있다.
본 실시형태에 나타내는 표시 장치는 구동 회로부(104), 및 화소 회로부(108)가 가지는 트랜지스터와, 저항 소자(114)를 동일 기판 위에 동시에 형성할 수 있다. 따라서, 제조 비용 등을 증가시키지 않고 저항 소자(114)를 형성하는 것이 가능하게 된다.
특히, 구동 회로부(104), 및 화소 회로부(108)가 가지는 트랜지스터의 채널 영역을 형성하는 반도체층과, 화소 회로부(108)가 가지는 용량 소자의 한쪽의 전극으로서 기능하는 반도체층과, 저항 소자(114)가 가지는 반도체층을 동시에 형성할 수 있다. 또, 반도체층에 접하는 절연층의 구성을 바꾸는 것에 의해, 트랜지스터, 용량 소자, 및 저항 소자의 반도체층은 각각 다른 저항이 된다. 또한, 본 명세서 등에 있어서, 용량 소자의 한쪽의 전극으로서 기능하는 반도체층은 도전성이 높아져 저저항이 됨으로써 도전층이라고 부르는 경우도 있다.
또, 본 실시형태에서는 특히 상기 반도체층으로서 산화물 반도체를 이용한 구조에 대하여 설명을 행한다.
우선, 산화물 반도체를 이용한 트랜지스터의 특징에 대하여 기재한다. 본 실시형태에 나타내는 산화물 반도체를 이용한 트랜지스터는 n채널형 트랜지스터이다. 또, 산화물 반도체에 포함되는 산소 결손은 캐리어를 생성하는 경우가 있고, 트랜지스터의 전기 특성 및 신뢰성을 저하시킬 우려가 있다. 예를 들면, 트랜지스터의 문턱 전압이 마이너스 방향으로 변동하여, 게이트 전압이 0 V의 경우에 드레인 전류가 흐르게 되는 경우가 있다. 이와 같이, 게이트 전압이 0 V인 경우에 드레인 전류가 흘러 버리는 것을 노멀리 온(normally-on) 특성이라고 하고, 이러한 특성을 가지는 트랜지스터를 디프레션형 트랜지스터(depletion-type transistor)라고 한다. 또한, 게이트 전압이 0 V인 경우에 드레인 전류가 흐르지 않았다고 간주할 수 있는 트랜지스터를 노멀리 오프(normally-off) 특성이라고 하고, 이러한 특성을 가지는 트랜지스터를 인핸스먼트형 트랜지스터(enhancement-type transistor)라고 한다.
트랜지스터의 채널 영역이 형성되는 산화물 반도체에 있어서, 결함, 대표적으로는 산소 결손은 가능한 한 저감되어 있는 것이 바람직하다. 예를 들면, 자장의 방향을 막면에 대하여 평행하게 인가한 전자 스핀 공명법에 의한 g값 = 1.93의 스핀 밀도(산화물 반도체에 포함되는 결함 밀도에 상당함)는 측정기의 검출 하한 이하까지 저감되어 있는 것이 바람직하다. 산화물 반도체에 포함되는 결함, 대표적으로는 산소 결손을 가능한 한 저감시킴으로써, 트랜지스터가 노멀리 온 특성이 되는 것을 억제할 수 있고, 표시 장치의 전기 특성 및 신뢰성을 향상시킬 수 있다. 또, 표시 장치의 소비 전력을 저감할 수 있다.
트랜지스터의 문턱 전압의 마이너스 방향으로의 변동은 산소 결손뿐만 아니라, 산화물 반도체에 포함되는 수소(물 등의 수소 화합물을 포함함)에 의해도 발생되는 경우가 있다. 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 동시에, 산소가 이탈한 격자(또는 산소가 이탈한 부분)에 결손(산소 결손이라고도 할 수 있음)을 형성한다. 또, 수소의 일부가 산소와 반응함으로써, 캐리어인 전자를 생성하게 된다. 따라서, 수소가 포함되어 있는 산화물 반도체를 이용한 트랜지스터는 노멀리 온 특성이 되기 쉽다.
따라서, 트랜지스터의 채널 영역이 형성되는 산화물 반도체에서, 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서, 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)에 의해 얻어지는 수소 농도를, 5×1019 atoms/cm3 미만, 바람직하게는 5×1018 atoms/cm3 미만, 바람직하게는 1×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 한다.
또, 트랜지스터의 채널 영역이 형성되는 산화물 반도체는 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리토류 금속의 농도를, 1×1018 atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리토류 금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류를 증대시키는 경우가 있다.
이와 같이, 불순물(수소, 질소, 알칼리 금속 또는 알칼리토류 금속 등)을 가능한 한 저감시켜, 트랜지스터의 채널 영역이 형성되는 산화물 반도체막을 고순도화시킨 산화물 반도체막으로 함으로써, 인핸스먼트형이 되어, 트랜지스터가 노멀리 온 특성이 되는 것을 억제할 수 있고, 트랜지스터의 오프 전류를 매우 저감할 수 있다. 따라서, 양호한 전기 특성에 가지는 표시 장치를 제작할 수 있다. 또, 신뢰성을 향상시킨 표시 장치를 제작할 수 있다.
또한, 고순도화된 산화물 반도체막을 이용한 트랜지스터의 오프 전류가 낮은 것은 다양한 실험에 의해 증명할 수 있다. 예를 들면, 채널 폭이 1×106μm이고, 채널 길이 L가 10μm의 소자인 경우에도, 소스와 드레인 간의 전압(드레인 전압)이 1 V에서 10 V의 범위에서, 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13 A 이하라는 특성을 얻을 수 있다. 이 경우, 오프 전류를 트랜지스터의 채널 폭으로 나눈 값은 100 zA/μm 이하인 것을 알 수 있다. 또, 용량 소자와 트랜지스터를 접속하여, 용량 소자에 유입 또는 용량 소자로부터 유출하는 전하를 이 트랜지스터로 제어하는 회로를 이용하여, 오프 전류의 측정을 행한다. 이 측정에서는 상기 트랜지스터에 고순도화된 산화물 반도체막을 채널 형성 영역에 이용하여, 용량 소자의 단위 시간당의 전하량의 추이로부터 이 트랜지스터의 오프 전류를 측정한다. 그 결과, 트랜지스터의 소스와 드레인간의 전압이 3 V인 경우에, 수십 yA/μm라는, 더 낮은 오프 전류를 얻을 수 있다. 따라서, 고순도화된 산화물 반도체막을 이용한 트랜지스터는 오프 전류가 현저히 작다.
다음에, 반도체층, 여기에서는 산화물 반도체의 상부, 및 하부에 형성되는 절연층의 상세한 사항에 대하여, 이하 설명을 행한다.
절연층(305, 314)으로서는 외부로부터의 불순물, 예를 들면, 물, 알칼리 금속, 알칼리토류 금속 등이 산화물 반도체층으로 확산되는 것을 막는 재료를 이용하는 것이 바람직하고, 더 바람직하게는 수소를 포함하는 것이 좋고, 대표적으로는 질소를 포함하는 무기 절연 재료, 예를 들면 질화 절연막을 이용할 수 있다. 절연층(305) 및 절연층(314)으로서는, 대표적으로는 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등을 이용하여 형성한다.
절연층(306, 312)으로서는 산화물 반도체막과의 계면 특성을 향상시키는 것이 가능한 재료를 이용하는 것이 바람직하고, 대표적으로는 산소를 포함하는 무기 절연 재료를 이용하는 것이 바람직하고, 예를 들면 산화 절연막을 이용할 수 있다. 절연층(306, 312)으로서는 대표적으로는 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄 등을 이용하여 형성한다.
상술한 산화물 반도체층, 및 이 산화물 반도체층에 접하는 절연층의 구성을 변경하는 것으로, 이하와 같은 구성으로 할 수 있다.
도 9(A)에 나타내는 구동 회로부(104)에서, 반도체층(308a)은 트랜지스터의 채널 형성 영역으로서 기능한다. 따라서, 반도체층(308a)에 접하는 절연층으로서는 절연층(306), 및 절연층(312)이 된다. 또, 도 9(B)에 나타내는 화소 회로부(108)에서, 반도체층(308b)은 트랜지스터의 채널 형성 영역으로서 기능한다. 따라서, 반도체층(308b)에 접하는 절연층으로서는 절연층(306), 및 절연층(312)이 된다. 한편, 도 9(B)에 나타내는 화소 회로부(108)에서, 반도체층(308c)은 용량 소자(133_1)의 한쪽의 전극으로서 기능한다. 따라서, 반도체층(308c)에 접하는 절연층으로서는 절연층(306), 및 절연층(314)이 된다. 이 때, 절연층(314)이 반도체층(308b)과 직접 접하지 않게 함으로써, 반도체층(308b)과 반도체층(308c)의 저항율을 다르게 할 수 있다. 그리고, 반도체층(308b)을 채널 형성 영역으로서 기능시키고, 반도체층(308c)의 저항 소자로서 기능시킬 수 있다. 또, 도 9(C)에 나타내는 저항 소자(114)에서, 반도체층(308d)은 저항 소자로서 기능한다. 따라서, 반도체층(308d)에 접하는 절연층으로서는 절연층(306), 및 절연층(314)이 된다.
절연층(314)은 수소를 포함하는 절연층이다. 이 때문에, 절연층(314)에 포함되는 수소가 반도체층(308c, 308d)으로 확산 또는 이동하면, 반도체층(308c, 308d)으로서 이용하는 산화물 반도체층에서, 수소는 산소와 결합하고, 캐리어인 전자가 생성된다. 이 결과, 산화물 반도체층은 도전성이 높아져 도체로서 기능한다. 또, 산화물 반도체층은 투광성을 가지는 재료이기 때문에, 반도체층(308c, 308d)은 투광성을 가지고, 또한 도전층으로서 이용할 수 있다.
본 실시형태에 나타내는 표시 장치는 트랜지스터의 산화물 반도체층과 동시에, 용량 소자의 한쪽이 되는 전극, 및 저항 소자의 반도체층을 동시에 형성할 수 있다. 또, 화소 전극으로서 기능하는 투광성을 가지는 도전층을 용량 소자의 다른 한쪽의 전극으로서 이용한다. 따라서, 용량 소자를 형성하기 위해서, 새로 도전층을 형성하는 공정이 불필요하고, 표시 장치의 제작 공정을 삭감할 수 있다. 또, 용량 소자는 한쌍의 전극이 투광성을 가지는 도전층으로 형성되어 있기 때문에, 투광성을 가진다. 이 결과, 용량 소자의 점유 면적을 크게 하면서, 화소의 개구율을 높일 수 있다.
또한, 그 외의 구성 요소에 대해서는 후술하는 표시 장치의 제작 방법에 대하여 상세한 사항을 기재한다.
본 실시형태에 나타내는 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 2에 설명한 표시 장치의 제작 방법에 대하여, 도 10 내지 도 23을 이용하여 설명한다.
앞의 실시형태 2에 설명한 표시 장치는 구동 회로부(104)와, 화소 회로부(108)와, 저항 소자(114)가 동시에 제작된다. 따라서, 본 실시형태에서는 구동 회로부(104), 화소 회로부(108), 저항 소자(114)의 제작 방법에 대하여, 각각 설명을 행한다.
또한, 구동 회로부(104)의 제작 방법에 대해서는, 도 10(A), 도 11(A), 도 12(A), 도 13(A), 도 14(A), 도 15(A), 도 16(A), 도 17(A), 도 18(A), 도 19(A), 도 20(A), 도 21(A), 도 22(A), 및 도 23(A)에 나타내고, 화소 회로부(108)의 제작 방법에 대해서는, 도 10(B), 도 11(B), 도 12(B), 도 13(B), 도 14(B), 도 15(B), 도 16(B), 도 17(B), 도 18(B), 도 19(B), 도 20(B), 도 21(B), 도 22(B), 및 도 23(B)에 나타내고, 저항 소자(114)의 제작 방법에 대해서는, 도 10(C), 도 11(C), 도 12(C), 도 13(C), 도 14(C), 도 15(C), 도 16(C), 도 17(C), 도 18(C), 도 19(C), 도 20(C), 도 21(C), 도 22(C), 및 도 23(C)에 나타낸다.
먼저, 기판(302)을 준비한다. 기판(302)으로서는, 알루미노실리케이트 유리(aluminosilicate glass), 알루미노 붕규산 유리(aluminoborosilicate glass), 바륨 붕규산 유리(barium borosilicate glass) 등의 유리 재료를 이용한다. 양산에 있어서, 기판(302)은 제 8 세대(2160 mm×2460 mm), 제 9 세대(2400 mm×2800 mm, 또는 2450 mm×3050 mm), 제 10 세대(2950 mm×3400 mm) 등의 마더 유리(mother glass)를 이용하는 것이 바람직하다. 마더 유리는 처리 온도가 높고, 처리 시간이 길면 큰 폭으로 수축하기 때문에, 마더 유리를 사용하여 대량 생산을 하는 경우, 제작 공정의 가열 처리는 바람직하게는 600℃ 이하, 더욱 바람직하게는 450℃ 이하, 더욱 바람직하게는 350℃ 이하로 하는 것이 바람직하다.
다음에, 기판(302) 위에 도전막을 형성하고, 이 도전막을 원하는 영역에 가공함으로써, 도전층(304a, 304b, 304c)을 형성한다. 또한, 도전층(304a, 304b, 304c)의 형성은 원하는 영역에 제 1 패터닝에 의해 마스크를 형성하고, 이 마스크에 덮이지 않는 영역을 에칭하는 것에 의해 형성할 수 있다.
도전층(304a, 304b, 304c)으로서는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 이용하여 형성할 수 있다. 또, 도전층(304a, 304b, 304c)은 단층 구조이어도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티탄막과, 그 티탄막 위에 알루미늄막을 적층하고, 또한, 그 위에 티탄막을 형성하는 3층 구조 등이 있다. 또, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소의 막, 또는 복수 조합한 합금막, 혹은 질화막을 이용해도 좋다. 또, 도전층(304a, 304b, 304c)으로서는 예를 들면, 스퍼터링법을 이용하여 형성할 수 있다.
다음에, 기판(302), 및 도전층(304a, 304b, 304c) 위에 절연층(305, 306)을 형성한다(도 10(A), 도 10(B), 도 10(C) 참조).
절연층(305)으로서는 예를 들면, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막 등을 이용하면 좋고, PE-CVD 장치를 이용하여 적층 또는 단층으로 형성한다. 또, 절연층(306)을 적층 구조로 한 경우, 제 1 질화 실리콘막으로서 결함이 적은 질화 실리콘막으로 하고, 제 1 질화 실리콘막 위에, 제 2 질화 실리콘막으로서, 수소 방출량 및 암모니아 방출량이 적은 질화 실리콘막을 형성하면 적합하다. 이 결과, 절연층(305)에 포함되는 수소 및 질소가 반도체층(308a, 308b, 308c)으로 이동 또는 확산하는 것을 억제할 수 있다.
절연층(306)으로서는 산화 실리콘막, 산화 질화 실리콘막 등을 이용하면 좋고, PE-CVD 장치를 이용하여 적층 또는 단층으로 형성한다.
절연층(305, 306)으로서는 예를 들면, 절연층(305)으로서 두께 300 nm의 질화 실리콘막을 형성하고, 그 후, 절연층(306)으로서 두께 50 nm의 산화 질화 실리콘막을 형성할 수 있다. 이 질화 실리콘막과 이 산화 질화 실리콘막은 진공 중에서 연속하여 형성하면 불순물의 혼입이 억제되어 바람직하다. 또한, 도전층(304a, 304c)과 중첩하는 영역의 절연층(305, 306)은 트랜지스터의 게이트 절연층으로서 기능할 수 있다.
또한, 질화 산화 실리콘이란, 질소의 함유량이 산소의 함유량보다 큰 절연 재료이며, 한편, 산화 질화 실리콘이란, 산소의 함유량이 질소의 함유량보다 큰 절연 재료를 말한다.
게이트 절연층으로서 상기와 같은 구성으로 함으로써, 예를 들면, 이하와 같은 효과를 얻을 수 있다. 질화 실리콘막은 산화 실리콘막과 비교하여 비유전율이 높고, 동등한 정전 용량을 얻는데 필요한 막 두께가 크기 때문에, 게이트 절연막을 물리적으로 후막화(厚膜化)할 수 있다. 따라서, 트랜지스터의 절연 내압의 저하를 억제하고, 또 절연 내압을 향상시켜, 트랜지스터의 정전 파괴를 억제할 수 있다.
다음에, 절연층(306) 위에 반도체층(307)을 형성한다(도 11(A), 도 11(B), 도 11(C) 참조).
반도체층(307)으로서는, 예를 들면, 산화물 반도체를 이용할 수 있다. 반도체층(307)에 적용할 수 있는 산화물 반도체는, 적어도 인듐(In), 아연(Zn) 및 M(Al, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물로 표기되는 층을 포함하는 것이 바람직하다. 또는 In과 Zn의 쌍방을 포함하는 것이 바람직하다. 또, 이 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위해, 그것들과 함께, 스태빌라이저를 포함하는 것이 바람직하다.
스태빌라이저로서는, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또, 다른 스태빌라이저로서는 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다.
예를 들면, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 이용할 수 있다.
또한, 여기서, 예를 들면, In-Ga-Zn 산화물이란, In과 Ga와 Zn을 주성분으로서 가지는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 묻지 않는다. 또, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다. 또, 본 명세서 등에서는 In-Ga-Zn 산화물로 구성한 막을 IGZO막이라고도 부른다.
또, InMO3(ZnO)m(m＞0, m은 정수가 아님)로 표기되는 재료를 이용해도 좋다. 또한, m은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또, In2SnO5(ZnO)n(n＞0, 또한, n은 정수)로 표기되는 재료를 이용해도 좋다.
여기서 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 크게 구별된다. 비단결정 산화물 반도체막이란, CAAC-OS(CAxis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
우선은 CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향한 복수의 결정부를 가지는 산화물 반도체막의 하나이다.
CAAC-OS막을 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의해 관찰하면, 명확한 결정부들 간의 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)를 확인할 수 없다. 따라서, CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을, 시료면과 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서, 금속 원자가 층상(層狀)으로 배열하고 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.
한편, CAAC-OS막을 시료면과 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서, 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부 사이에서, 금속 원자의 배열에 규칙성은 볼 수 없다.
단면 TEM 관찰 및 평면 TEM 관찰보다, CAAC-OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
또한, 본 명세서에서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또, 「수직」이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
또, CAAC-OS막에 포함되는 대부분의 결정부는 한 변이 100 nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10 nm 미만, 5 nm 미만 또는 3 nm 미만의 입방체 내에 들어가는 크기의 경우도 포함된다. 단, CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써, 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들면, 평면 TEM상에서, 2500 nm2 이상, 5μm2 이상 또는 1000μm2 이상이 되는 결정 영역이 관찰되는 경우가 있다.
CAAC-OS막에 대하여, X선 회절(XRD：X-Ray Diffraction) 장치를 이용하여 구조 해석을 행하면, 예를 들면 InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의한 해석에서는 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이면, 2θ를 56° 근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이것에 대하여, CAAC-OS막의 경우는 2θ를 56° 근방에 고정하여 φ 스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는 다른 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들면, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행이 되지 않는 것도 있다.
또, CAAC-OS막 중에서, c축 배향한 결정부의 분포가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 c축 배향한 결정부의 비율이 높아지는 경우가 있다. 또, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역이 변질되어, 부분적으로 c축 배향한 결정부의 비율이 다른 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의한 해석에서는 2θ가 31° 근방의 피크 외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 CAAC-OS막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 천이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들면, 산화물 반도체막 중의 산소 결손은 캐리어 트랩이 되는 것이나, 수소를 포획하는 것에 의해 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을, 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 이 산화물 반도체막을 이용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 되는 일이 적다. 또, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 그 때문에, 이 산화물 반도체막을 이용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출하기까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 행동하는 경우가 있다. 그 때문에, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막을 이용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또, CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 TEM에 의한 관찰상에서는 명확하게 결정부를 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1 nm 이상 100 nm 이하, 또는 1 nm 이상 10 nm 이하의 크기인 것이 많다. 특히, 1 nm 이상 10 nm 이하, 또는 1 nm 이상 3 nm 이하의 미결정인 나노 결정(nc：nanocrystal)을 가지는 산화물 반도체막을, nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또, nc-OS막은 예를 들면, TEM에 의한 관찰상에서는 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들면, 1 nm 이상 10 nm 이하의 영역, 특히 1 nm 이상 3 nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또, nc-OS막은 다른 결정부간에서 결정 방위에 규칙성을 볼 수 없다. 그 때문에, 막 전체에 배향성을 볼 수 없다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별이 되지 않는 경우가 있다. 예를 들면, nc-OS막에 대하여, 결정부보다 큰 직경의 X선을 이용하는 XRD 장치를 이용하여 구조 해석을 행하면 out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또, nc-OS막에 대하여, 결정부보다 큰 프로브 직경(예를 들면 50 nm 이상)의 전자선을 이용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 행하면, 할로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경(예를 들면 1 nm 이상 30 nm 이하)의 전자선을 이용하는 전자선 회절(나노 빔 전자선 회절이라고도 함)을 행하면, 스폿이 관측된다. 또, nc-OS막에 대하여 나노 빔 전자선 회절을 행하면, 원을 그리도록(링 상태로) 휘도가 높은 영역이 관측되는 경우가 있다. 또, nc-OS막에 대하여 나노 빔 전자선 회절을 행하면, 링 상태의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮아진다. 단, nc-OS막은 다른 결정부간에서 결정 방위에 규칙성을 볼 수 없다. 따라서, nc-OS막은 CAAC-OS막과 비교하여 결함 준위 밀도가 높아진다.
또한, 산화물 반도체막은 예를 들면, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 가지는 적층막이어도 좋다.
다음에, 반도체층(307)을 원하는 영역에 가공함으로써, 섬 형상의 반도체층(308a, 308b, 308c, 308d)을 형성한다. 또한, 반도체층(308a, 308b, 308c, 308d)의 형성은 원하는 영역에 제 2 패터닝에 의한 마스크의 형성을 행하여, 이 마스크에 덮이지 않는 영역을 에칭함으로써 형성할 수 있다. 에칭으로서는 건식 에칭, 습식 에칭, 또는 쌍방을 조합한 에칭을 이용할 수 있다(도 12(A), 도 12(B), 도 12(C) 참조).
다음에, 제 1 가열 처리를 행하는 것이 바람직하다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서, 불활성 가스 분위기, 산화성 가스를 10 ppm 이상 포함하는 분위기, 또는 감압 상태에서 행하면 좋다. 또, 제 1 가열 처리의 분위기는 불활성 가스 분위기에서 가열 처리한 후에, 이탈한 산소를 보충하기 위해 산화성 가스를 10 ppm 이상 포함하는 분위기에서 행하여도 좋다. 제 1 가열 처리에 의해, 반도체층(308a, 308b, 308c, 308d)에 이용하는 산화물 반도체의 결정성을 높이고, 또한 절연층(305, 306), 및 반도체층(308a, 308b, 308c, 308d)으로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 산화물 반도체를 섬 형상으로 가공하기 전에 제 1 가열 공정을 행하여도 좋다.
또한, 산화물 반도체를 채널로 하는 트랜지스터에 안정된 전기 특성을 부여하기 위해서는 산화물 반도체 중의 불순물 농도를 저감하여, 산화물 반도체를 진성 또는 실질적으로 진성으로 하는 것이 유효하다. 여기서, 실질적으로 진성이란, 산화물 반도체의 캐리어 밀도가 1×1017/cm3 미만인 것, 바람직하게는 1×1015/cm3 미만인 것, 더욱 바람직하게는 1×1013/cm3 미만인 것을 가리킨다.
또, 산화물 반도체에서, 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물이 된다. 예를 들면, 수소 및 질소는 도너 준위를 형성하고, 캐리어 밀도를 증대시키게 된다. 또, 실리콘은 산화물 반도체 중에서 불순물 준위를 형성한다. 이 불순물 준위는 트랩이 되어, 트랜지스터의 전기 특성을 열화시키는 경우가 있다.
산화물 반도체를 진성 또는 실질적으로 진성으로 하기 위해서는 SIMS의 분석에 있어서, 실리콘 농도를 1×1019 atoms/cm3 미만, 바람직하게는 5×1018 atoms/cm3 미만, 더욱 바람직하게는 1×1018 atoms/cm3 미만으로 한다. 또, 수소 농도는 2×1020 atoms/cm3 이하, 바람직하게는 5×1019 atoms/cm3 이하, 보다 바람직하게는 1×1019 atoms/cm3 이하, 더욱 바람직하게는 5×1018 atoms/cm3 이하로 한다. 또, 질소 농도는 5×1019 atoms/cm3 미만, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 1×1018 atoms/cm3 이하, 더욱 바람직하게는 5×1017 atoms/cm3 이하로 한다.
또, 산화물 반도체가 결정을 포함하는 경우, 실리콘이나 탄소가 고농도로 포함되면, 산화물 반도체의 결정성을 저하시키는 경우가 있다. 산화물 반도체의 결정성을 저하시키지 않기 위해서는 실리콘 농도를 1×1019 atoms/cm3 미만, 바람직하게는 5×1018 atoms/cm3 미만, 더욱 바람직하게는 1×1018 atoms/cm3 미만으로 하면 좋다. 또, 탄소 농도를 1×1019 atoms/cm3 미만, 바람직하게는 5×1018 atoms/cm3 미만, 더욱 바람직하게는 1×1018 atoms/cm3 미만으로 하면 좋다.
또, 위에서 설명한 바와 같이 고순도화된 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터의 오프 전류는 매우 작고, 트랜지스터의 채널 폭으로 규격화한 오프 전류는 수 yA/μm∼수 zA/μm까지 저감하는 것이 가능하게 된다.
또, 산화물 반도체는 막 중의 국재 준위를 저감함으로써, 산화물 반도체를 이용한 트랜지스터에 안정된 전기 특성을 부여할 수 있다. 또한, 트랜지스터에 안정된 전기 특성을 부여하기 위해서는 산화물 반도체 중의 CPM 측정(CPM：Constant Photocurrent Method)으로 얻어지는 국재 준위에 의한 흡수 계수는 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만으로 하면 좋다.
여기서, 산화물 반도체막의 국재 준위에 대하여 설명한다.
우선, 나노 결정 산화물 반도체막을 CPM 측정으로 평가한 결과에 대하여 설명한다.
우선, 측정 시료의 구조에 대하여 설명한다.
측정 시료는 유리 기판 위에 설치된 산화물 반도체막과, 이 산화물 반도체막에 접하는 한쌍의 전극과, 산화물 반도체막 및 한쌍의 전극을 덮는 절연막을 가진다.
다음에, 측정 시료에 포함되는 산화물 반도체막의 형성 방법에 대하여 설명한다.
In-Ga-Zn 산화물(In：Ga：Zn = 1：1：1[원자수비])인 타겟을 이용하고, 성막 가스로서 아르곤 가스를 30 sccm, 산소 가스를 15 sccm 이용하고, 압력을 0.4 Pa로 하고, 기판 온도를 실온으로 하고, DC 전력을 0.5 kW 인가하는 조건을 이용한 스퍼터링법에 의해, 제 1 산화물 반도체막을 형성했다. 또한, 제 1 산화물 반도체막은 나노 결정 산화물 반도체막이다.
또, 제 1 산화물 반도체막을 450℃의 질소 분위기에서 1시간 가열한 후, 450℃의 산소 분위기에서 1시간 가열함으로써, 제 1 산화물 반도체막에 포함되는 수소를 이탈시키는 처리 및 제 1 산화물 반도체막에 산소를 공급하는 처리를 행하여, 제 2 산화물 반도체막을 형성했다. 또한, 제 2 산화물 반도체막은 나노 결정 산화물 반도체막이다.
다음에, 제 1 산화물 반도체막을 가지는 측정 시료, 및 제 2 산화물 반도체막을 가지는 측정 시료에 대하여 CPM 측정을 행하였다. 구체적으로는, 산화물 반도체막에 접하여 제공한 제 1 전극 및 제 2 전극 사이에 전압을 인가한 상태에서 광전류값이 일정하게 되도록 단자간의 측정 시료면에 조사하는 광량을 조정하여, 원하는 파장의 범위에서 조사광량으로부터 흡수 계수를 도출했다.
각 측정 시료를 CPM 측정하여 얻어진 흡수 계수로부터 밴드 테일(band tail)에 기인한 흡수 계수를 제외한 흡수 계수, 즉 결함에 기인하는 흡수 계수를 도 60에 나타낸다. 도 60에서, 가로축은 흡수 계수를 나타내고, 세로축은 광 에너지를 나타낸다. 또한, 도 60의 세로축에서, 산화물 반도체막의 전도대의 하단을 0eV로 하고, 가전자대의 상단을 3.15 eV로 한다. 또, 도 60에서, 각 곡선은 흡수 계수와 광 에너지의 관계를 나타내는 곡선이며, 결함 준위에 상당한다.
도 60(A)은 제 1 산화물 반도체막을 가지는 측정 시료의 측정 결과이며, 결함 준위에 의한 흡수 계수는 5.28×10-1 cm-1이었다. 도 60(B)은 제 2 산화물 반도체막을 가지는 측정 시료의 측정 결과이며, 결함 준위에 의한 흡수 계수는 1.75×10-2 cm-1이었다.
따라서, 가열 처리에 의해, 산화물 반도체막에 포함되는 결함을 저감할 수 있다.
또한, 제 1 산화물 반도체막 및 제 2 산화물 반도체막에 관하여, X선 반사율법(XRR(X-ray Reflectometry))을 이용한 막밀도의 측정을 행하였다. 제 1 산화물 반도체막의 막밀도는 5.9g/cm3이며, 제 2 산화물 반도체막의 막밀도는 6.1g/cm3였다.
따라서, 가열 처리에 의해, 산화물 반도체막의 막밀도를 높일 수 있다.
즉, 산화물 반도체막에서, 막밀도가 높을수록, 막 중에 포함되는 결함이 적다는 것을 알 수 있다.
다음에, CAAC-OS를 CPM 측정으로 평가한 결과에 대하여 설명한다.
우선, CPM 측정한 시료의 구조에 대하여 설명한다.
측정 시료는 유리 기판 위에 제공된 산화물 반도체막과, 이 산화물 반도체막에 접하는 한쌍의 전극과, 산화물 반도체막 및 한쌍의 전극을 덮는 절연막을 가진다.
다음에, 측정 시료에 포함되는 산화물 반도체막의 형성 방법에 대하여 설명한다.
In-Ga-Zn 산화물(In：Ga：Zn = 1：1：1[원자수비])인 타겟을 이용하여, 성막 가스로서 아르곤 가스를 30 sccm, 산소 가스를 15 sccm 이용하고, 압력을 0.4 Pa로 하고, 기판 온도를 400℃로 하고, DC 전력을 0.5 kW 인가하는 조건을 이용한 스퍼터링법에 의해, 산화물 반도체막을 형성했다. 다음에, 450℃의 질소 분위기에서 1시간 가열한 후, 450℃의 산소 분위기에서 1시간 가열하고, 산화물 반도체막에 포함되는 수소를 이탈시키는 처리 및 산화물 반도체막에 산소를 공급하는 처리를 행하였다. 또한, 이 산화물 반도체막은 CAAC-OS막이다.
다음에, 산화물 반도체막을 가지는 측정 시료에 대하여 CPM 측정을 행하였다. 구체적으로는, 산화물 반도체막에 접하여 제공한 제 1 전극 및 제 2 전극 사이에 전압을 인가한 상태로 광전류값이 일정하게 되도록 단자간의 시료면에 조사하는 광량을 조정하여, 원하는 파장의 범위에서 조사광량으로부터 흡수 계수를 도출했다.
각 측정 시료를 CPM 측정하여 얻어진 흡수 계수로부터 밴드 테일에 기인한 흡수 계수를 제외한 흡수 계수, 즉 결함에 기인하는 흡수 계수를 도 61에 나타낸다. 도 61에서, 가로축은 흡수 계수를 나타내고, 세로축은 광 에너지를 나타낸다. 또한, 도 61의 세로축에서, 산화물 반도체막의 전도대의 하단을 0eV로 하고, 가전자대의 상단을 3.15 eV로 한다. 또, 도 61에서, 각 곡선은 흡수 계수와 광 에너지의 관계를 나타내는 곡선이며, 결함 준위에 상당한다.
도 61에 나타내는 곡선에서, 결함 준위에 의한 흡수 계수는 5.86×10-4 cm-1이었다. 즉, CAAC-OS막은 결함 준위에 의한 흡수 계수가 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만이며, 결함 준위 밀도가 낮은 막이다.
또한, 산화물 반도체막에 관하여, X선 반사율법(XRR)을 이용한 막밀도의 측정을 행하였다. 산화물 반도체막의 막밀도는 6.3g/cm3였다. 즉, CAAC-OS막은 막밀도가 높은 막이다.
다음에, 결정 상태에서의 산화물 반도체(OS라고 나타냄) 및 실리콘 반도체(Si와 나타냄)의 대비를 표 1에 나타낸다. 또한, 산화물 반도체에는 In-Ga-Zn계 산화물을 이용한다.
산화물 반도체의 결정 상태에는 예를 들면, 표 1에 나타낸 바와 같이, 비정질 산화물 반도체(a-OS, a-OS：H), 미결정 산화물 반도체(nc-OS, μc-OS), 다결정 산화물 반도체(다결정 OS), 연속 결정 산화물 반도체(CAAC-OS), 단결정 산화물 반도체(단결정 OS) 등이 있다. 또한, 실리콘의 결정 상태에는, 예를 들면, 표 1에 나타낸 바와 같이, 비정질 실리콘(a-Si나 a-Si：H), 미결정 실리콘(nc-Si, μc-Si), 다결정 실리콘(다결정 Si), 연속 결정 실리콘(CG(Continuous Grain) 실리콘), 단결정 실리콘(단결정 Si) 등이 있다.
각 결정 상태에서의 산화물 반도체에 대하여, 빔 직경을 10 nmφ 이하로 수렴시킨 전자선을 이용하는 전자선 회절(나노빔 전자선 회절)을 행하면 이하와 같은 전자선 회절 패턴(나노빔 전자선 회절 패턴)이 관측된다. 비정질 산화물 반도체에서는 할로 패턴(할로 링(halo ring) 또는 할로(halo)라고도 함)이 관측된다. 미결정 산화물 반도체에서는 스폿 또는/및 링 패턴이 관측된다. 다결정 산화물 반도체에서는 스폿이 관측된다. 연속 결정 산화물 반도체에서는 스폿이 관측된다. 단결정 산화물 반도체에서는 스폿이 관측된다.
또한, 나노빔 전자선 회절 패턴에 의해, 미결정 산화물 반도체는 결정부가 나노미터(nm)에서 마이크로 미터(μm)의 직경인 것을 알 수 있다. 다결정 산화물 반도체는 결정부와 결정부와의 사이에 입계를 가지고, 경계가 불연속인 것을 알 수 있다. 연속 결정 산화물 반도체는 결정부와 결정부와의 사이에 경계가 관측되지 않고, 연속적으로 연결되는 것을 알 수 있다.
각 결정 상태에서의 산화물 반도체의 밀도에 대하여 설명한다. 비정질 산화물 반도체의 밀도는 낮다. 미결정 산화물 반도체의 밀도는 중간 정도이다. 연속 결정 산화물 반도체의 밀도는 높다. 즉, 연속 결정 산화물 반도체의 밀도는 미결정 산화물 반도체의 밀도보다 높고, 미결정 산화물 반도체의 밀도는 비정질 산화물 반도체의 밀도보다 높다.
각 결정 상태에서의 산화물 반도체에 존재하는 DOS의 특징을 설명한다. 비정질 산화물 반도체는 DOS가 높다. 미결정 산화물 반도체는 DOS가 약간 낮다. 연속 결정 산화물 반도체는 DOS가 낮다. 단결정 산화물 반도체는 DOS가 매우 낮다. 즉, 단결정 산화물 반도체는 연속 결정 산화물 반도체보다 DOS가 낮고, 연속 결정 산화물 반도체는 미결정 산화물 반도체보다 DOS가 낮고, 미결정 산화물 반도체는 비정질 산화물 반도체보다 DOS가 낮다.
다음에, 절연층(306), 및 반도체층(308a, 308b, 308c, 308d) 위에 도전층(309)을 형성한다(도 13(A), 도 13(B), 도 13(C) 참조).
도전층(309)으로서는, 도전 재료로서, 알루미늄, 티탄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐으로 이루어지는 단체 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로 하여 이용한다. 예를 들면, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 텅스텐막 위에 티탄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티탄막 또는 질화 티탄막과, 그 티탄막 또는 질화 티탄막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 또 그 위에 티탄막 또는 질화 티탄막을 형성하는 3층 구조, 몰리브덴막 또는 질화 몰리브덴막과, 그 몰리브덴막 또는 질화 몰리브덴막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 또 그 위에 몰리브덴막 또는 질화 몰리브덴막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석 또는 산화 아연을 포함하는 투명 도전 재료를 이용해도 좋다. 또, 도전층(309)으로서는, 예를 들면, 스퍼터링법을 이용하여 형성할 수 있다.
다음에, 도전층(309)을 원하는 영역에 가공하여, 도전층(310a, 310b, 310c, 310d, 310e, 310f, 310g)을 형성한다. 또한, 도전층(310a, 310b, 310c, 310d, 310e, 310f, 310g)은 원하는 영역에 제 3 패터닝에 의해 마스크를 형성하고, 이 마스크에 덮이지 않는 영역을 에칭함으로써, 형성할 수 있다(도 14(A), 도 14(B), 도 14(C) 참조).
또한, 본 실시형태에서는 도전층(310a, 310b, 310d, 310e, 310f, 310g)으로서는, 반도체층(308a, 308b, 308d) 위에 형성했지만, 절연층(306)과 반도체층(308a, 308b, 308d)의 사이에 형성해도 좋다.
다음에, 절연층(306), 반도체층(308a, 308b, 308c, 308d) 및 도전층(310a, 310b, 310c, 310d, 310e, 310f, 310g)을 덮도록, 절연층(311)을 형성한다(도 15(A), 도 15(B), 도 15(C) 참조).
절연층(311)으로서는 반도체층(308a, 308b, 308c, 308d)으로서 이용하는 산화물 반도체와의 계면 특성을 향상시키기 위해, 산소를 포함하는 무기 절연 재료를 이용할 수 있다. 또, 절연층(311)으로서는 예를 들면, PE-CVD법을 이용하여 형성할 수 있다.
일례로서는 절연층(311)으로서는, 두께 150 nm 이상 400 nm 이하의 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막 등을 이용할 수 있다. 본 실시형태에서는 절연층(311)으로서 두께 300 nm의 산화 질화 실리콘막을 이용한다.
다음에, 절연층(311)을 원하는 영역에 가공함으로써, 개구부(362, 363)를 형성한다. 또, 절연층(311)은 개구부(362)가 형성된 절연층(312)이 된다. 또한, 절연층(312), 및 개구부(362)의 형성은 원하는 영역에 제 4 패터닝에 의해 마스크를 형성하고, 이 마스크에 덮이지 않는 영역을 에칭함으로써, 형성할 수 있다(도 16(A), 도 16(B), 도 16(C) 참조).
또한, 개구부(362, 363)는 반도체층(308c, 308d)이 노출되도록 형성한다. 개구부(362, 363)의 형성 방법으로서는, 예를 들면, 건식 에칭법을 이용할 수 있다. 단, 개구부(362, 363)의 형성 방법으로서는 이것으로 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 해도 좋다.
다음에, 절연층(312), 및 반도체층(308c, 308d) 위에 절연층(313)을 형성한다(도 17(A), 도 17(B), 도 17(C) 참조).
절연층(313)은 외부로부터의 불순물, 예를 들면, 물, 알칼리 금속, 알칼리토류 금속 등이 산화물 반도체층으로 확산되는 것을 막는 재료로 형성되는 막이며, 더는 수소를 포함한다. 따라서, 절연층(313)의 수소가 반도체층(308c, 308d)으로 확산되면, 이 반도체층(308c, 308d)에서 수소는 산소와 결합하여, 캐리어인 전자가 생성된다. 이 결과, 반도체층(308c, 308d)은 도전성이 높아져 투광성을 가지는 도전층이 된다.
또한, 본 실시형태에서는 반도체층(308c, 308d)에 접하여 절연층(313)으로부터, 수소를 도입하는 방법에 대하여 예시했지만, 이것에 한정되는 것은 아니다. 예를 들면, 트랜지스터의 채널 형성 영역이 되는 부분에 마스크를 제공하고, 이 마스크에 덮이지 않는 영역에, 수소, 붕소, 인, 또는 질소를 도입해도 좋다. 예를 들면, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 이용하여, 반도체층(308c, 308d)에 수소, 붕소, 인, 또는 질소를 도입할 수 있다. 또, 반도체층(308c, 308d) 위에 미리, 투광성을 가지는 도전막, 예를 들면, ITO 등을 형성해 두어도 좋다.
일례로서, 절연층(313)으로서는 두께 150 nm 이상 400 nm 이하의 질화 실리콘막, 질화 산화 실리콘막 등을 이용할 수 있다. 본 실시형태에서는 절연층(313)으로서 두께 150 nm의 질화 실리콘막을 이용한다.
또, 상기 질화 실리콘막은 블록성을 높이기 위해, 고온에서 성막되는 것이 바람직하고, 예를 들면 기판 온도 100℃ 이상 기판의 변형점 이하, 보다 바람직하게는 300℃ 이상 400℃ 이하의 온도로 가열하여 성막하는 것이 바람직하다. 또한, 고온에서 성막하는 경우는 반도체층(308a, 308b)으로서 이용하는 산화물 반도체로부터 산소가 이탈하여, 캐리어 농도가 상승하는 현상이 발생하는 경우가 있기 때문에, 이러한 현상이 발생하지 않는 온도로 한다.
다음에, 절연층(313)을 원하는 영역에 가공함으로써, 개구부(364a, 364b, 364c)를 형성한다. 또, 절연층(313)은 개구부(364a, 364b, 364c)가 형성된 절연층(314)이 된다. 또한, 절연층(314), 및 개구부(364a, 364b, 364c)는 원하는 영역에 제 5 패터닝에 의해 마스크를 형성하고, 이 마스크에 덮이지 않는 영역을 에칭함으로써 형성할 수 있다(도 18(A), 도 18(B), 도 18(C) 참조).
또, 개구부(364a)는 도전층(304b)이 노출되도록 형성한다. 또, 개구부(364b)는 도전층(310c)이 노출되도록 형성한다. 또, 개구부(364c)는 도전층(310e)이 노출되도록 형성한다.
또한, 개구부(364a, 364b, 364c)의 형성 방법으로서는 예를 들면, 건식 에칭법을 이용할 수 있다. 단, 개구부(364a, 364b, 364c)의 형성 방법으로서는 이것으로 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 해도 좋다.
다음에, 개구부(364a, 364b, 364c)를 덮도록 절연층(314) 위에 도전층(315)을 형성한다(도 19(A), 도 19(B), 도 19(C) 참조).
도전층(315)으로서는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용할 수 있다. 또, 도전층(315)으로서는 예를 들면, 스퍼터링법을 이용하여 형성할 수 있다.
다음에, 도전층(315)을 원하는 영역에 가공함으로써, 도전층(316a, 316b)을 형성한다. 또한, 도전층(316a, 316b)의 형성은 원하는 영역에 제 6 패터닝에 의해 마스크를 형성하고, 이 마스크에 덮이지 않는 영역을 에칭함으로써 형성할 수 있다(도 20(A), 도 20(B), 도 20(C) 참조).
이상의 공정으로 트랜지스터를 가지는 구동 회로부(104)와, 트랜지스터를 가지는 화소 회로부(108)와, 저항 소자(114)를 동일 기판 위에 형성할 수 있다. 또한, 본 실시형태에 나타내는 제작 공정에서는 제 1 내지 제 6 패터닝, 즉 6장의 마스크로 트랜지스터, 용량 소자, 및 저항 소자를 동시에 형성할 수 있다.
다음에, 기판(302)에 대향하여 제공되는 기판(342) 위에 형성되는 구조에 대하여, 이하 설명을 행한다.
먼저, 기판(342)을 준비한다. 기판(342)으로서는 기판(302)에 나타내는 재료를 원용할 수 있다. 다음에, 기판(342) 위에 차광층(344), 및 유색층(346)을 형성한다(도 21(A), 도 21(B), 도 21(C) 참조).
차광층(344)으로서는 특정의 파장 대역의 광을 차광하는 기능을 가지고 있으면 좋고, 금속막 또는 흑색 안료 등을 포함하는 유기 절연막 등을 이용할 수 있다.
유색층(346)으로서는 특정의 파장 대역의 광을 투과하는 유색층이면 좋고, 예를 들면, 적색의 파장 대역의 광을 투과하는 적색(R)의 컬러 필터, 녹색의 파장 대역의 광을 투과하는 녹색(G)의 컬러 필터, 청색의 파장 대역의 광을 투과하는 청색(B)의 컬러 필터 등을 이용할 수 있다. 각 컬러 필터는 다양한 재료를 이용하여, 인쇄법, 잉크젯법, 포토리소그래피 기술을 이용한 에칭 방법 등에 의해 각각 원하는 위치에 형성한다.
다음에, 차광층(344), 및 유색층(346) 위에 절연층(348)을 형성한다(도 22(A), 도 22(B), 도 22(C) 참조).
절연층(348)으로서는, 예를 들면, 아크릴계 수지 등의 유기 절연막을 이용할 수 있다. 절연층(348)을 형성하는 것에 의해, 예를 들면, 유색층(346) 중에 포함되는 불순물 등을 액정층(320)측으로 확산되는 것을 억제할 수 있다. 단, 절연층(348)은 반드시 형성할 필요는 없고, 절연층(348)을 형성하지 않는 구조로 해도 좋다.
다음에, 절연층(348) 위에 도전층(350)을 형성한다(도 23(A), 도 23(B), 도 23(C) 참조). 도전층(350)으로서는, 도전층(315)에 이용한 재료를 원용할 수 있다.
이상의 공정으로 기판(342) 위에 형성되는 구조를 형성할 수 있다.
다음에, 기판(302)과 기판(342) 위, 보다 자세하게는 기판(302) 위에 형성된 절연층(314), 도전층(316a, 316b)과, 기판(342) 위에 형성된 도전층(350) 위에, 각각 배향막(318)과 배향막(352)을 형성한다. 배향막(318, 352)은 러빙법, 광배향법 등을 이용하여 형성할 수 있다. 그 후, 기판(302)과 기판(342)과의 사이에 액정층(320)을 형성한다. 액정층(320)의 형성 방법으로서는 디스펜서법(적하법)이나, 기판(302)과 기판(342)을 부착시키고 나서 모세관 현상을 이용하여 액정을 주입하는 주입법을 이용할 수 있다.
이상의 공정으로, 도 9에 나타내는 표시 장치를 제작할 수 있다.
또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 양태의 표시 장치에 대하여, 도 24 내지 도 29를 이용하여 설명을 행한다.
도 24에 나타내는 표시 장치는 도 9에 나타내는 표시 장치의 변형예이며, 도 25 내지 도 29는 도 24에 나타내는 표시 장치의 제작 방법을 나타내는 단면도이다.
또한, 도 24 내지 도 29에서, 앞의 실시형태에 설명한 같은 개소, 또는 같은 기능을 가지는 부분에 대해서는 같은 부호를 붙이고, 그 상세한 설명은 생략한다.
도 24에 나타내는 표시 장치는 구동 회로부(104)와, 화소 회로부(108)와, 저항 소자(114)를 가진다. 도 24에 나타내는 표시 장치에 대하여, 이하 설명을 행한다.
(구동 회로부)
구동 회로부(104)는 기판(302)과, 기판(302) 위에 형성된 도전층(304a, 304b)과, 기판(302), 및 도전층(304a, 304b) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(306) 위에 형성되고, 도전층(304a)과 중첩하는 위치에 형성된 반도체층(308a)과, 절연층(306), 및 반도체층(308a) 위에 형성된 도전층(310a, 310b)과, 절연층(306) 위에 형성된 도전층(310c)과, 반도체층(308a), 및 도전층(310a, 310b, 310c)을 덮도록 형성된 절연층(312)과, 절연층(312) 위에 형성된 절연층(314)과, 절연층(314) 위에 형성된 도전층(316a)을 가진다.
또한, 도전층(316a)은 도전층(304b)과, 도전층(310c)을 접속하는 배선으로서의 기능을 가진다. 도전층(304b)은 절연층(305, 306, 312, 314)에 형성된 개구부를 통하여, 도전층(310c)은 절연층(312, 314)에 형성된 개구부를 통하여, 도전층(316a)에 의해 접속된다.
(화소 회로부)
화소 회로부(108)는 기판(302)과, 기판(302) 위에 형성된 도전층(304c)과, 기판(302), 및 도전층(304c) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(306) 위에 형성되고, 도전층(304c)과 중첩하는 위치에 형성된 반도체층(308b)과, 절연층(306) 위에 형성된 반도체층(308c)과, 절연층(306), 및 반도체층(308b) 위에 형성된 도전층(310d, 310e)과, 반도체층(308b), 및 도전층(310d, 310e)을 덮도록 형성되고, 반도체층(308c)의 일부를 덮는 절연층(312)과, 절연층(312) 위에 형성되고, 반도체층(308c) 위에 형성된 절연층(314)과, 절연층(314) 위에 형성되고, 도전층(310e)에 접속된 도전층(316b)을 가진다.
또한, 도전층(316b)은 절연층(312, 314)에 형성된 개구부를 통하여, 도전층(310e)에 접속된다.
(저항 소자)
저항 소자(114)는 기판(302)과, 기판(302) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(306) 위에 형성된 반도체층(308d)과, 절연층(306), 및 반도체층(308d) 위에 형성된 도전층(310f, 310g)과, 도전층(310f, 310g) 위에 형성된 절연층(312)과, 절연층(312), 도전층(310f, 310g), 및 반도체층(308d) 위에 형성된 절연층(314)을 가진다.
본 실시형태에 나타내는 표시 장치는 앞의 실시형태의 도 9에 나타내는 표시 장치와의 차이로서, 개구부의 형상이 다르다. 보다, 구체적으로는, 도전층(304b, 310c, 310e) 위에 형성되는 개구부는 2회의 에칭 공정에 의해 형성되는 것을 특징으로 한다.
도 24에 나타낸 바와 같이, 개구부의 형상을 바꾸는 것에 의해, 이하와 같은 효과를 얻을 수 있다.
도전층(304b, 310c, 310e)의 1번째의 에칭 공정으로 형성되는 개구부의 내측에 절연층(314)이 형성되어 있고, 개구부로부터 들어갈 수 있는 불순물, 예를 들면, 물, 알칼리 금속, 알칼리토류 금속 등이 내부로 확산하는 것을 억제할 수 있다.
또한, 본 실시형태에 나타내는 표시 장치는 구동 회로부(104), 및 화소 회로부(108)가 가지는 트랜지스터와, 저항 소자(114)를 동시에 형성할 수 있다. 따라서, 제조 비용 등을 증가시키지 않고 저항 소자(114)를 형성하는 것이 가능하게 된다.
다음에, 도 24에 나타내는 표시 장치의 제작 방법에 대하여, 도 25 내지 도 29를 이용하여, 이하 설명을 행한다.
또한, 구동 회로부(104)의 제작 방법에 대해서는, 도 25(A), 도 26(A), 도 27(A), 도 28(A), 및 도 29(A)에 나타내고, 화소 회로부(108)의 제작 방법에 대해서는, 도 25(B), 도 26(B), 도 27(B), 도 28(B), 및 도 29(B)에 나타내고, 저항 소자(114)의 제작 방법에 대해서는, 도 25(C), 도 26(C), 도 27(C), 도 28(C), 및 도 29(C)에 나타낸다.
먼저, 앞의 실시형태의 도 15에 나타내는 구조까지 제작한다. 즉, 3장의 마스크를 이용하여 패터닝, 및 에칭까지 행한 기판을 제작한다.
다음에, 절연층(311)을 원하는 영역에 가공하여, 개구부(372a, 372b, 372c, 372d, 372e)를 형성한다. 또, 절연층(311)은 개구부(372a, 372b, 372c, 372d, 372e)가 형성된 절연층(312)이 된다. 또한, 절연층(312), 및 개구부(372a, 372b, 372c, 372d, 372e)의 형성은 원하는 영역에 제 4 패터닝에 의해 마스크를 형성하고, 이 마스크에 덮이지 않는 영역을 에칭함으로써, 형성할 수 있다(도 25(A), 도 25(B), 도 25(C) 참조).
또한, 개구부(372a)는 절연층(305)이 노출되도록 형성한다. 또, 개구부(372b, 372c)는 각각 도전층(310c, 310e)이 노출되도록 형성한다. 또, 개구부(372d, 372e)는 각각 반도체층(308c, 308d)이 노출되도록 형성한다. 개구부(372a, 372b, 372c, 372d, 372e)의 형성 방법으로서는, 예를 들면, 건식 에칭법을 이용할 수 있다. 단, 개구부(372a, 372b, 372c, 372d, 372e)의 형성 방법으로서는 이것으로 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 해도 좋다.
다음에, 개구부(372a, 372b, 372c, 372d, 372e)를 덮도록, 절연층(305, 312), 및 반도체층(308c, 308d) 위에 절연층(313)을 형성한다(도 26(A), 도 26(B), 도 26(C) 참조).
절연층(313)은 외부로부터의 불순물, 예를 들면, 물, 알칼리 금속, 알칼리토류 금속 등이 산화물 반도체층으로 확산되는 것을 막는 재료로 형성되는 막이며, 더는 수소를 포함한다. 이 때문에, 절연층(313)의 수소가 반도체층(308c, 308d)으로 확산되면, 이 반도체층(308c, 308d)에서 수소는 산소와 결합하여, 캐리어인 전자가 생성된다. 이 결과, 반도체층(308c, 308d)은 도전성이 높아져 투광성을 가지는 도전층이 된다.
다음에, 절연층(313)을 원하는 영역에 가공함으로써, 개구부(374a, 374b, 374c)를 형성한다. 또, 절연층(313)은 개구부(374a, 374b, 374c)가 형성된 절연층(314)이 된다. 또한, 절연층(314), 및 개구부(374a, 374b, 374c)는 원하는 영역에 제 5 패터닝에 의해 마스크를 형성하고, 이 마스크에 덮이지 않는 영역을 에칭함으로써 형성할 수 있다(도 27(A), 도 27(B), 도 27(C) 참조).
또, 개구부(374a)는 도전층(304b)이 노출되도록 형성한다. 또, 개구부(374b)는 도전층(310c)이 노출되도록 형성한다. 또, 개구부(374c)는 도전층(310e)이 노출되도록 형성한다.
또한, 개구부(374a, 374b, 374c)의 형성 방법으로서는 예를 들면, 건식 에칭법을 이용할 수 있다. 단, 개구부(374a, 374b, 374c)의 형성 방법으로서는 이것으로 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 해도 좋다.
다음에, 개구부(374a, 374b, 374c)를 덮도록 절연층(314) 위에 도전층(315)을 형성한다(도 28(A), 도 28(B), 도 28(C) 참조).
다음에, 도전층(315)을 원하는 영역에 가공함으로써, 도전층(316a, 316b)을 형성한다. 또한, 도전층(316a, 316b)의 형성은 원하는 영역에 제 6 패터닝에 의해 마스크를 형성하고, 이 마스크에 덮이지 않는 영역을 에칭함으로써 형성할 수 있다(도 29(A), 도 29(B), 도 29(C) 참조).
이상의 공정으로 트랜지스터를 가지는 구동 회로부(104)와, 트랜지스터를 가지는 화소 회로부(108)와, 저항 소자(114)를 동일 기판 위에 형성할 수 있다. 또한, 본 실시형태에 나타내는 제작 공정에는 제 1 내지 제 6 패터닝, 즉 6장의 마스크로 트랜지스터, 및 용량 소자, 및 저항 소자를 동시에 형성할 수 있다.
본 실시형태에 나타내는 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 양태의 표시 장치에 대하여, 도 30 내지 도 35를 이용하여 설명을 행한다.
도 30에 나타내는 표시 장치는 도 9에 나타내는 표시 장치의 변형예이며, 도 31 내지 도 35는 도 30에 나타내는 표시 장치의 제작 방법을 나타내는 단면도이다.
또한, 도 30 내지 도 35에서, 앞의 실시형태에 설명한 같은 개소, 또는 같은 기능을 가지는 부분에 대해서는 같은 부호를 붙이고, 그 상세한 설명은 생략한다.
도 30에 나타내는 표시 장치는 구동 회로부(104)와, 화소 회로부(108)와, 저항 소자(114)를 가진다. 도 30에 나타내는 표시 장치에 대하여, 이하 설명을 행한다.
(구동 회로부)
구동 회로부(104)는 기판(302)과, 기판(302) 위에 형성된 도전층(304a, 304b)과, 기판(302), 및 도전층(304a, 304b) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(306) 위에 형성되고, 도전층(304a)과 중첩하는 위치에 형성된 반도체층(308a)과, 절연층(306), 및 반도체층(308a) 위에 형성된 도전층(310a, 310b)과, 절연층(306) 위에 형성된 도전층(310c)과, 반도체층(308a), 및 도전층(310a, 310b, 310c)을 덮도록 형성된 절연층(312)과, 절연층(312) 위에 형성된 절연층(314)과, 절연층(314) 위에 형성된 도전층(316a)을 가진다.
또한, 도전층(316a)은 도전층(304b)과 도전층(310c)을 접속하는 배선으로서의 기능을 가진다. 도전층(304b)은 절연층(305, 306, 312, 314)에 형성된 개구부를 통하여, 도전층(310c)은 절연층(312, 314)에 형성된 개구부를 통하여, 도전층(316a)에 의해 접속된다.
(화소 회로부)
화소 회로부(108)는 기판(302)과, 기판(302) 위에 형성된 도전층(304c)과, 기판(302), 및 도전층(304c) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(306) 위에 형성되고, 도전층(304c)과 중첩하는 위치에 형성된 반도체층(308b)과, 절연층(306) 위에 형성된 반도체층(308c)과, 절연층(306), 및 반도체층(308b) 위에 형성된 도전층(310d, 310e)과, 반도체층(308b), 및 도전층(310d, 310e)을 덮도록 형성되고, 반도체층(308c)의 일부를 덮는 절연층(312)과, 절연층(312) 위에 형성되고, 반도체층(308c) 위에 형성된 절연층(314)과, 절연층(314) 위에 형성되고, 도전층(310e)에 접속된 도전층(316b)을 가진다.
또한, 도전층(316b)은 절연층(312, 314)에 형성된 개구부를 통하여, 도전층(310e)에 접속된다.
(저항 소자)
저항 소자(114)는 기판(302)과, 기판(302) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(306) 위에 형성된 반도체층(308d)과, 절연층(306), 및 반도체층(308d) 위에 형성된 도전층(310f, 310g)과, 도전층(310f, 310g) 위에 형성된 절연층(312)과, 절연층(312), 도전층(310f, 310g), 및 반도체층(308d) 위에 형성된 절연층(314)을 가진다.
본 실시형태에 나타내는 표시 장치는 앞의 실시형태의 도 24에 나타내는 표시 장치와의 차이로서, 개구부의 형상이 다르다. 보다 구체적으로는, 도전층(310c, 310e) 위에 형성되는 개구부는 도 9에 나타내는 표시 장치와 마찬가지로 1회의 에칭 공정에 의해 형성되는 것을 특징으로 한다. 또, 도전층(304b) 위에 형성되는 개구부는 2회의 에칭 공정에 의해 형성되는 것을 특징으로 한다.
도 30에 나타낸 바와 같이, 개구부의 형상을 바꾸는 것에 의해, 이하와 같은 효과를 얻을 수 있다.
1번째의 에칭 공정에 의해 절연층의 막 두께를 조정하는 것에 의해, 2번째의 에칭 공정에 의해 형성되는 개구 시에, 깊이 방향이 다른 절연층의 에칭을 적합하게 행할 수 있다.
또한, 본 실시형태에 나타내는 표시 장치는 구동 회로부(104), 및 화소 회로부(108)가 가지는 트랜지스터와, 저항 소자(114)를 동시에 형성할 수 있다. 따라서, 제조 비용 등을 증가시키지 않고 저항 소자(114)를 형성하는 것이 가능하게 된다.
다음에, 도 30에 나타내는 표시 장치의 제작 방법에 대하여, 도 31 내지 도 35를 이용하여, 이하 설명을 행한다.
또한, 구동 회로부(104)의 제작 방법에 대해서는, 도 31(A), 도 32(A), 도 33(A), 도 34(A), 및 도 35(A)에 나타내고, 화소 회로부(108)의 제작 방법에 대해서는, 도 31(B), 도 32(B), 도 33(B), 도 34(B), 및 도 35(B)에 나타내고, 저항 소자(114)의 제작 방법에 대해서는, 도 31(C), 도 32(C), 도 33(C), 도 34(C), 및 도 35(C)에 나타낸다.
먼저, 앞의 실시형태의 도 15에 나타내는 구조까지 제작한다. 즉, 3장의 마스크를 이용하여 패터닝, 및 에칭까지 행한 기판을 제작한다.
다음에, 절연층(311)을 원하는 영역에 가공함으로써, 개구부(372a, 372d, 372e)를 형성한다. 또, 절연층(311)은 개구부(372a, 372d, 372e)가 형성된 절연층(312)이 된다. 또한, 절연층(312), 및 개구부(372a, 372d, 372e)의 형성은 원하는 영역에 제 4 패터닝에 의해 마스크를 형성하고, 이 마스크에 덮이지 않는 영역을 에칭함으로써 형성할 수 있다(도 31(A), 도 31(B), 도 31(C) 참조).
또한, 개구부(372a)는 절연층(305)이 노출되도록 형성한다. 또, 개구부(372d, 372e)는 각각 반도체층(308c, 308d)이 노출되도록 형성한다. 개구부(372a, 372d, 372e)의 형성 방법으로서는 예를 들면, 건식 에칭법을 이용할 수 있다. 단, 개구부(372a, 372d, 372e)의 형성 방법은 이것에 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 해도 좋다.
다음에, 개구부(372a, 372d, 372e)를 덮고, 절연층(305, 312), 및 반도체층(308c, 308d) 위에 절연층(313)을 형성한다(도 32(A), 도 32(B), 도 32(C) 참조).
절연층(313)은 외부로부터의 불순물, 예를 들면, 물, 알칼리 금속, 알칼리토류 금속 등이 산화물 반도체층으로 확산되는 것을 막는 재료로 형성되는 막이며, 더는 수소를 포함한다. 따라서, 절연층(313)의 수소가 반도체층(308c, 308d)으로 확산되면, 이 반도체층(308c, 308d)에서 수소는 산소와 결합하여, 캐리어인 전자가 생성된다. 이 결과, 반도체층(308c, 308d)은 도전성이 높아져 투광성을 가지는 도전층이 된다.
다음에, 절연층(313)을 원하는 영역에 가공함으로써, 개구부(374a, 376a, 376b)를 형성한다. 또, 절연층(313)은 개구부(374a, 376a, 376b)가 형성된 절연층(314)이 된다. 또한, 절연층(314), 및 개구부(374a, 376a, 376b)는 원하는 영역에 제 5 패터닝에 의해 마스크를 형성하고, 이 마스크에 덮이지 않는 영역을 에칭함으로써 형성할 수 있다(도 33(A), 도 33(B), 도 33(C) 참조).
또, 개구부(374a)는 도전층(304b)이 노출되도록 형성한다. 또, 개구부(376a)는 도전층(310c)이 노출되도록 형성한다. 또, 개구부(376b)는 도전층(310e)이 노출되도록 형성한다.
또한, 개구부(374a, 376a, 376b)의 형성 방법으로서는, 예를 들면, 건식 에칭법을 이용할 수 있다. 단, 개구부(374a, 376a, 376b)의 형성 방법은 이것에 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 해도 좋다.
다음에, 개구부(374a, 376a, 376b)를 덮도록, 절연층(314) 위에 도전층(315)을 형성한다(도 34(A), 도 34(B), 도 34(C) 참조).
다음에, 도전층(315)을 원하는 영역에 가공함으로써, 도전층(316a, 316b)을 형성한다. 또한, 도전층(316a, 316b)의 형성은 원하는 영역에 제 6 패터닝에 의해 마스크를 형성하고, 이 마스크에 덮이지 않는 영역을 에칭함으로써 형성할 수 있다(도 35(A), 도 35(B), 도 35(C) 참조).
이상의 공정으로 트랜지스터를 가지는 구동 회로부(104)와, 트랜지스터를 가지는 화소 회로부(108)와, 저항 소자(114)를 동일 기판 위에 형성할 수 있다. 또한, 본 실시형태에 나타내는 제작 공정에서는 제 1 내지 제 6 패터닝, 즉 6장의 마스크로 트랜지스터, 용량 소자 및 저항 소자를 동시에 형성할 수 있다.
본 실시형태에 나타내는 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 양태의 표시 장치에 대하여, 도 36 내지 도 41을 이용하여 설명을 행한다.
도 36에 나타내는 표시 장치는 도 9에 나타내는 표시 장치의 변형예이며, 도 37 내지 도 41은 도 36에 나타내는 표시 장치의 제작 방법을 나타내는 단면도이다.
또한, 도 36 내지 도 41에서, 앞의 실시형태에 설명한 같은 개소, 또는 같은 기능을 가지는 부분에 대해서는 같은 부호를 붙이고, 그 상세한 설명은 생략한다.
도 36에 나타내는 표시 장치는 구동 회로부(104)와, 화소 회로부(108)와, 저항 소자(114)를 가진다. 도 36에 나타내는 표시 장치에 대하여, 이하 설명을 행한다.
(구동 회로부)
구동 회로부(104)는 기판(302)과, 기판(302) 위에 형성된 도전층(304a, 304b)과, 기판(302), 및 도전층(304a, 304b) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(306) 위에 형성되고, 도전층(304a)과 중첩하는 위치에 형성된 반도체층(308a)과, 절연층(306), 및 반도체층(308a) 위에 형성된 도전층(310a, 310b)과, 절연층(306) 위에 형성된 도전층(310c)과, 반도체층(308a), 및 도전층(310a, 310b, 310c)을 덮도록 형성된 절연층(312)과, 절연층(312) 위에 형성된 절연층(314)과, 절연층(314) 위에 형성된 도전층(316a)을 가진다.
또한, 도전층(316a)은 도전층(304b)과, 도전층(310c)을 접속하는 배선으로서의 기능을 가진다. 도전층(304b)은 절연층(305, 306, 312, 314)에 형성된 개구부를 통하여, 도전층(310c)은 절연층(312, 314)에 형성된 개구부를 통하여, 도전층(316a)에 의해 접속된다.
(화소 회로부)
화소 회로부(108)는 기판(302)과, 기판(302) 위에 형성된 도전층(304c)과, 기판(302), 및 도전층(304c) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(306) 위에 형성되고, 도전층(304c)과 중첩하는 위치에 형성된 반도체층(308b)과, 절연층(305) 위에 형성된 반도체층(308c)과, 절연층(306), 및 반도체층(308b) 위에 형성된 도전층(310d, 310e)과, 반도체층(308b, 308c) 및 도전층(310d, 310e)을 덮도록 형성된 절연층(312)과, 절연층(312) 위에 형성된 절연층(314)과, 절연층(314) 위에 형성되고, 도전층(310e)에 접속된 도전층(316b)을 가진다.
또한, 도전층(316b)은 절연층(312, 314)에 형성된 개구부를 통하여, 도전층(310e)에 접속된다.
(저항 소자(114))
저항 소자(114)는 기판(302)과, 기판(302) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(305) 위에 형성된 반도체층(308d)과, 절연층(306), 및 반도체층(308d) 위에 형성된 도전층(310f, 310g)과, 반도체층(308d), 도전층(310f, 310g) 위에 형성된 절연층(312)과, 절연층(312) 위에 형성된 절연층(314)을 가진다.
본 실시형태에 나타내는 표시 장치는 앞의 실시형태의 도 9에 나타내는 표시 장치와의 차이로서, 개구부의 형상이 다르다. 보다 구체적으로는, 도 36에 나타내는 표시 장치에서, 도전층(304b) 위에 형성된 개구부는 절연층(306)에 형성된 제 1 개구부와, 절연층(314, 312, 306, 305)에 형성된 제 2 개구부를 가진다. 또, 도 36에 나타내는 표시 장치에서, 반도체층(308c, 308d) 위에 형성된 개구부는 절연층(306)에 형성된 개구부를 가진다.
또, 본 실시형태에 나타내는 표시 장치는 앞의 실시형태의 도 9에 나타내는 표시 장치와의 차이로서 반도체층(308c, 308d)에 접하는 상부, 및 하부의 절연층의 구성이 다르다. 구체적으로, 반도체층(308c, 308d)은 절연층(305), 및 절연층(312)과 접하여 형성되는 것을 특징으로 하고 있다.
또한, 본 실시형태에 나타내는 표시 장치는 구동 회로부(104), 및 화소 회로부(108)가 가지는 트랜지스터와, 저항 소자(114)를 동시에 형성할 수 있다. 따라서, 제조 비용 등을 증가시키지 않고, 저항 소자(114)를 형성하는 것이 가능하게 된다.
다음에, 도 36에 나타내는 표시 장치의 제작 방법에 대하여, 도 37 내지 도 41을 이용하여, 이하에 설명을 행한다.
또한, 구동 회로부(104)의 제작 방법에 대해서는, 도 37(A), 도 38(A), 도 39(A), 도 40(A), 및 도 41(A)에 나타내고, 화소 회로부(108)의 제작 방법에 대해서는, 도 37(B), 도 38(B), 도 39(B), 도 40(B), 및 도 41(B)에 나타내고, 저항 소자(114)의 제작 방법에 대해서는, 도 37(C), 도 38(C), 도 39(C), 도 40(C), 및 도 41(C)에 나타낸다.
먼저, 앞의 실시형태의 도 10에 나타내는 구조까지 제작한다. 즉, 1장의 마스크를 이용하여 패터닝, 및 에칭까지 행한 기판을 제작한다.
다음에, 절연층(306)을 원하는 영역에 가공함으로써, 개구부(382a, 382b, 382c)를 형성한다. 또한, 개구부(382a, 382b, 382c)의 형성은 원하는 영역에 제 2 패터닝에 의해 마스크를 형성하고, 이 마스크에 덮이지 않는 영역을 에칭함으로써, 형성할 수 있다(도 37(A), 도 37(B), 도 37(C) 참조).
또한, 개구부(382a, 382b, 382c)는 절연층(305)이 노출되도록 형성한다. 개구부(382a, 382b, 382c)의 형성 방법으로서는, 예를 들면, 건식 에칭법을 이용할 수 있다. 단, 개구부(382a, 382b, 382c)의 형성 방법으로서는 이것으로 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 해도 좋다.
다음에, 절연층(305, 306) 위에 반도체층을 형성하고, 이 반도체층을 원하는 영역에 가공함으로써, 반도체층(308a, 308b, 308c, 308d)을 형성한다. 또한, 반도체층(308a, 308b, 308c, 308d)의 형성은 원하는 영역에 제 3 패터닝에 의해 마스크를 형성하고, 이 마스크에 덮이지 않는 영역을 에칭함으로써, 형성할 수 있다(도 38(A), 도 38(B), 도 38(C) 참조).
또한, 반도체층(308a, 308b)은 절연층(306) 위에 형성되고, 반도체층(308c, 308d)은 절연층(305) 위에 형성된다. 또한, 반도체층(308c, 308d)의 일부, 보다 상세하게는 개구부(382b, 382c)의 외주부의 영역은 절연층(306) 위에 형성된다.
절연층(305)은 외부로부터의 불순물, 예를 들면, 물, 알칼리 금속, 알칼리토류 금속 등이, 산화물 반도체층으로 확산되는 것을 막는 재료로 형성되는 막이며, 더는 수소를 포함한다. 이 때문에, 절연층(305)의 수소가 반도체층(308c, 308d)으로 확산되면, 이 반도체층(308c, 308d)에서 수소는 산소와 결합하여, 캐리어인 전자가 생성된다. 이 결과, 반도체층(308c, 308d)은 도전성이 높아져 투광성을 가지는 도전층이 된다.
다음에, 절연층(305, 306), 및 반도체층(308a, 308b, 308c, 308d) 위에 도전층(310a, 310b, 310c, 310d, 310e, 310f, 310g), 및 절연층(311, 313)을 형성한다(도 39(A), 도 39(B), 도 39(C) 참조).
또한, 도전층(310a, 310b, 310c, 310d, 310e, 310f, 310g), 및 절연층(311, 313)의 형성 방법은 앞의 실시형태에 나타내는 형성 방법을 참작하여, 형성할 수 있다.
또한, 도전층(310a, 310b, 310c, 310d, 310e, 310f, 310g)의 형성은 원하는 영역에 제 4 패터닝에 의해 마스크를 형성하고, 이 마스크에 덮이지 않는 영역을 에칭함으로써 형성할 수 있다.
다음에, 절연층(311, 313)을 원하는 영역에 가공함으로써, 개구부(384a, 384b, 384c)를 형성한다. 또, 절연층(311)은 개구부(384a, 384b, 384c)가 형성된 절연층(312)이 되고, 절연층(313)은 개구부(384a, 384b, 384c)가 형성된 절연층(314)이 된다. 또한, 절연층(312, 314), 및 개구부(384a, 384b, 384c)의 형성은 원하는 영역에 제 5 패터닝에 의해 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써, 형성할 수 있다(도 40(A), 도 40(B), 도 40(C) 참조).
또한, 개구부(384a)는 도전층(304b)이 노출되도록 형성한다. 또, 개구부(384b, 384c)는 각각 도전층(310c, 310e)이 노출되도록 형성한다. 개구부(384a, 384b, 384c)의 형성 방법으로서는 예를 들면, 건식 에칭법을 이용할 수 있다. 단, 개구부(384a, 384b, 384c)의 형성 방법으로서는 이것에 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 해도 좋다.
다음에, 개구부(384a, 384b, 384c)를 덮도록, 절연층(314) 위에 도전층(316a, 316b)을 형성한다(도 41(A), 도 41(B), 도 41(C) 참조).
또한, 도전층(316a, 316b)의 형성 방법은 앞의 실시형태에 나타내는 형성 방법을 참작하여, 형성할 수 있다.
또한, 도전층(316a, 316b)의 형성은 원하는 영역에 제 6 패터닝에 의해 마스크를 형성하고, 이 마스크에 덮이지 않는 영역을 에칭함으로써 형성할 수 있다.
이상의 공정으로 트랜지스터를 가지는 구동 회로부(104)와, 트랜지스터를 가지는 화소 회로부(108)와, 저항 소자(114)를 동일 기판 위에 형성할 수 있다. 또한, 본 실시형태에 나타내는 제작 공정에서는 제 1 내지 제 6 패터닝, 즉 6장의 마스크로 트랜지스터, 용량 소자 및 저항 소자를 동시에 형성할 수 있다.
본 실시형태에 나타내는 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 양태의 표시 장치에 대하여, 도 42 내지 도 44를 이용하여 설명을 행한다.
도 42 내지 도 44에 나타내는 표시 장치는 도 9에 나타내는 표시 장치의 변형예를 나타내는 단면도이다.
또한, 도 42 내지 도 44에서, 앞의 실시형태에 설명한 같은 개소, 또는 같은 기능을 가지는 부분에 대해서는 같은 부호를 붙이고, 그 상세한 설명은 생략한다.
먼저, 도 42에 나타내는 표시 장치에 대하여, 설명을 행한다.
도 42에 나타내는 표시 장치는 구동 회로부(104)와, 화소 회로부(108)와, 저항 소자(114)를 가진다. 도 42에 나타내는 표시 장치의 상세한 사항에 대하여, 이하 설명을 행한다.
(구동 회로부)
구동 회로부(104)는 기판(302)과, 기판(302) 위에 형성된 도전층(304a, 304b)과, 기판(302), 및 도전층(304a, 304b) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(306) 위에 형성되고, 도전층(304a)과 중첩하는 위치에 형성된 반도체층(308a)과, 절연층(306), 및 반도체층(308a) 위에 형성된 도전층(310a, 310b)과, 절연층(306) 위에 형성된 도전층(310c)과, 반도체층(308a), 및 도전층(310a, 310b, 310c)을 덮도록 형성된 절연층(312)과, 절연층(312) 위에 형성된 절연층(314)과, 절연층(314) 위에 형성된 도전층(316a)을 가진다.
또한, 도전층(316a)은 도전층(304b)과, 도전층(310c)을 접속하는 배선으로서의 기능을 가진다. 도전층(304b)은 절연층(305, 306, 312, 314)에 형성된 개구부를 통하여, 도전층(310c)은 절연층(312, 314)에 형성된 개구부를 통하여, 도전층(316a)에 의해 접속된다.
(화소 회로부)
화소 회로부(108)는 기판(302)과, 기판(302) 위에 형성된 도전층(304c)과, 기판(302), 및 도전층(304c) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(306) 위에 형성되고, 도전층(304c)과 중첩하는 위치에 형성된 반도체층(308b)과, 절연층(305) 위에 형성된 반도체층(308c)과, 절연층(306), 및 반도체층(308b) 위에 형성된 도전층(310d, 310e)과, 반도체층(308b, 308c) 및 도전층(310d, 310e)을 덮도록 형성된 절연층(312)과, 절연층(312) 위에 형성된 절연층(314)과, 절연층(314) 위에 형성되고, 또한, 도전층(310e)에 접속된 도전층(316b)을 가진다.
또한, 도전층(316b)은 절연층(312, 314)에 형성된 개구부를 통하여, 도전층(310e)에 접속된다.
(저항 소자)
저항 소자(114)는 기판(302)과, 기판(302) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(305) 위에 형성된 반도체층(308d)과, 절연층(306), 및 반도체층(308d) 위에 형성된 도전층(310f, 310g)과, 반도체층(308d), 도전층(310f, 310g) 위에 형성된 절연층(312)과, 절연층(312) 위에 형성된 절연층(314)을 가진다.
도 42에 나타내는 표시 장치는 앞의 실시형태의 도 36에 나타내는 표시 장치와의 차이로서, 개구부의 형상이 다르다. 보다, 구체적으로는, 도전층(304b, 310c, 310e) 위에 형성되는 개구부는 2회의 에칭 공정에 의해 형성되는 것을 특징으로 한다.
도 42에 나타낸 바와 같이, 개구부의 형상을 바꾸는 것에 의해, 이하와 같은 효과를 얻을 수 있다.
도전층(304b, 310c, 310e)의 1번째의 에칭 공정으로 형성되는 개구부의 내측에 절연층(314)이 형성되어 있고, 개구부로부터 들어갈 수 있는 불순물, 예를 들면, 물, 알칼리 금속, 알칼리토류 금속 등이, 내부으로 확산되는 것을 억제할 수 있다.
다음에, 도 43에 나타내는 표시 장치에 대하여, 설명을 행한다.
도 43에 나타내는 표시 장치는 구동 회로부(104)와, 화소 회로부(108)와, 보호 회로부(106)를 가진다. 도 43에 나타내는 표시 장치의 상세한 사항에 대하여, 이하 설명을 행한다.
(구동 회로부)
구동 회로부(104)는 기판(302)과, 기판(302) 위에 형성된 도전층(304a, 304b)과, 기판(302), 및 도전층(304a, 304b) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(306) 위에 형성되고, 도전층(304a)과 중첩하는 위치에 형성된 반도체층(308a)과, 절연층(306), 및 반도체층(308a) 위에 형성된 도전층(310a, 310b)과, 절연층(306) 위에 형성된 도전층(310c)과, 반도체층(308a), 및 도전층(310a, 310b, 310c)을 덮도록 형성된 절연층(312)과, 절연층(312) 위에 형성된 절연층(314)과, 절연층(314) 위에 형성된 절연층(324)과, 절연층(324) 위에 형성된 도전층(316a)을 가진다.
또한, 도전층(316a)은 도전층(304b)과, 도전층(310c)을 접속하는 배선으로서의 기능을 가진다. 도전층(304b)은 절연층(305, 306, 312, 314, 324)에 형성된 개구부를 통하여, 도전층(310c)은 절연층(312, 314, 324)에 형성된 개구부를 통하여, 도전층(316a)에 의해 접속된다.
(화소 회로부)
화소 회로부(108)는 기판(302)과, 기판(302) 위에 형성된 도전층(304c)과, 기판(302), 및 도전층(304c) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(306) 위에 형성되고, 도전층(304c)과 중첩하는 위치에 형성된 반도체층(308b)과, 절연층(305) 위에 형성된 반도체층(308c)과, 절연층(306), 및 반도체층(308b) 위에 형성된 도전층(310d, 310e)과, 반도체층(308b, 308c) 및 도전층(310d, 310e)을 덮도록 형성된 절연층(312)과, 절연층(312) 위에 형성된 절연층(314)과, 절연층(314) 위에 형성된 절연층(324)과, 절연층(324) 위에 형성되고, 또한 도전층(310e)에 접속된 도전층(316b)을 가진다.
또한, 도전층(316b)은 절연층(312, 314, 324)에 형성된 개구부를 통하여, 도전층(310e)에 접속된다.
(저항 소자)
저항 소자(114)는 기판(302)과, 기판(302) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(305) 위에 형성된 반도체층(308d)과, 절연층(306), 및 반도체층(308d) 위에 형성된 도전층(310f, 310g)과, 반도체층(308d), 도전층(310f, 310g) 위에 형성된 절연층(312)과, 절연층(312) 위에 형성된 절연층(314)과, 절연층(314) 위에 형성된 절연층(324)을 가진다.
도 43에 나타내는 표시 장치는 앞의 실시형태의 도 9에 나타내는 표시 장치와의 차이로서, 절연층(314) 위에 형성된 절연층(324)을 가지는 것을 특징으로 한다.
절연층(314) 위에 절연층(324)을 형성하는 것에 의해, 트랜지스터 등에 기인하는 요철 등을 평탄화하는 것이 가능하게 된다. 절연층(324)으로서는, 예를 들면, 유기 실레인 가스를 이용한 PE-CVD법에 의해 형성한 산화 실리콘막을 이용할 수 있다. 이 산화 실리콘막은 300 nm 이상 600 nm 이하로 형성할 수 있다. 유기 실레인 가스로서는 규산 에틸(TEOS：화학식 Si(OC2H5)4), 테트라메틸실레인(TMS：화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸다이실라잔(HMDS), 트리에톡시실레인(SiH(OC2H5)3), 트리스다이메틸아미노실레인(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 이용할 수 있다.
절연층(324)으로서는, 유기 실레인 가스 및 산소를 이용하여, 기판 온도를 200℃ 이상 550℃ 이하, 바람직하게는 220℃ 이상 500℃ 이하, 보다 바람직하게는 300℃ 이상 450℃ 이하로 한 CVD법에 의해 형성할 수 있다.
또, 절연층(324)으로서, 감광성, 비감광성의 유기 수지를 적용할 수 있고, 예를 들면, 아크릴계 수지, 벤조사이클로부텐계 수지, 에폭시계 수지, 또는 실록산계 수지 등을 이용할 수 있다. 감광성의 유기 수지를 이용함으로써, 개구부에서의 측면을 만곡시키는 것이 가능하고, 개구부에서의 단차를 완만하게 할 수 있다.
또, 절연층(314) 위에 절연층(324)을 형성하면, 용량 소자(133_1)의 유전체막으로서 기능하는 절연층(314)은 질화 절연막으로 형성되지만, 질화 절연막은 산화 실리콘 등의 산화 절연막에 비해, 비유전율이 높고, 내부 응력이 큰 경향을 가진다. 그 때문에, 용량 소자(133_1)의 유전체막으로서 절연층(324)을 이용하지 않고 절연층(314)만을 이용하는 경우, 절연층(314)의 막 두께가 작으면 용량 소자(133_1)의 용량값이 너무 커지게 되어, 화상 신호의 화소에의 기입의 속도를 저소비 전력으로 높이는 것이 어려워진다. 반대로, 절연층(314)의 막 두께가 크면 내부 응력이 너무 커지게 되어, 트랜지스터의 문턱 전압이 변동하는 등, 전기 특성의 악화를 부른다. 또, 절연층(314)의 내부 응력이 너무 커지면, 절연층(314)이 기판(302)으로부터 박리하기 쉬워져, 수율이 저하된다. 그러나, 절연층(314)보다 비유전율이 낮은 절연층(324)을, 절연층(314)과 함께 화소의 용량 소자의 유전체막으로서 이용함으로써, 절연층(314)의 막 두께를 크게 하지 않고, 유전체막의 유전율을 원하는 값으로 조정할 수 있다.
다음에, 도 44에 나타내는 표시 장치에 대하여, 이하 설명한다.
도 44에 나타내는 표시 장치는 구동 회로부(104)와, 화소 회로부(108)와, 보호 회로부(106)를 가진다. 도 44에 나타내는 표시 장치의 상세한 사항에 대하여, 이하 설명을 행한다.
(구동 회로부)
구동 회로부(104)는 기판(302)과, 기판(302) 위에 형성된 도전층(304a, 304b)과, 기판(302), 및 도전층(304a, 304b) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(306) 위에 형성되고, 도전층(304a)과 중첩하는 위치에 형성된 반도체층(308a)과, 절연층(306), 및 반도체층(308a) 위에 형성된 도전층(310a, 310b)과, 절연층(306) 위에 형성된 도전층(310c)과, 반도체층(308a), 및 도전층(310a, 310b, 310c)을 덮도록 형성된 절연층(312)과, 절연층(312) 위에 형성된 절연층(314)과, 절연층(314) 위에 형성된 도전층(316a)을 가진다.
또한, 도전층(316a)은 도전층(304b)과, 도전층(310c)을 접속하는 배선으로서의 기능을 가진다. 도전층(304b)은 절연층(305, 306)에 형성된 개구부를 통하여, 도전층(310c)은 절연층(312, 314)에 형성된 개구부를 통하여, 도전층(316a)에 의해 접속된다.
(화소 회로부)
화소 회로부(108)는 기판(302)과, 기판(302) 위에 형성된 도전층(304c)과, 기판(302), 및 도전층(304c) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(306) 위에 형성되고, 도전층(304c)과 중첩하는 위치에 형성된 반도체층(308b)과, 절연층(305) 위에 형성된 반도체층(308c)과, 절연층(306), 및 반도체층(308b) 위에 형성된 도전층(310d, 310e)과, 반도체층(308b, 308c) 및 도전층(310d, 310e)을 덮도록 형성된 절연층(312)과, 절연층(312) 위에 형성된 절연층(314)과, 절연층(314) 위에 형성되고, 또한 도전층(310e)에 접속된 도전층(316b)을 가진다.
또한, 도전층(316b)은 절연층(312, 314)에 형성된 개구부를 통하여, 도전층(310e)에 접속된다.
(저항 소자)
저항 소자(114)는 기판(302)과, 기판(302) 위에 형성된 절연층(305)과, 절연층(305) 위에 형성된 절연층(306)과, 절연층(305) 위에 형성된 반도체층(308d)과, 절연층(306), 및 반도체층(308d) 위에 형성된 도전층(310f, 310g)과, 반도체층(308d), 도전층(310f, 310g) 위에 형성된 절연층(312)과, 절연층(312) 위에 형성된 절연층(314)을 가진다.
도 44에 나타내는 표시 장치는 앞의 실시형태의 도 9에 나타내는 표시 장치와의 차이로서, 개구부의 형상이 다르다. 구체적으로, 도 44에 나타내는 표시 장치에서는 도전층(316a, 316b)의 하방에 형성되는 절연층(312)이 형성되지 않는 구성을 특징으로 하고 있다.
또한, 본 실시형태에 나타내는 표시 장치는 구동 회로부(104), 및 화소 회로부(108)가 가지는 트랜지스터와, 저항 소자(114)를 동시에 형성할 수 있다. 따라서, 제조 비용 등을 증가시키지 않고 저항 소자(114)를 형성하는 것이 가능하게 된다.
본 실시형태에 나타내는 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 8)
본 실시형태에서는 실시형태 1의 도 1(A)에 나타내는 표시 장치의 구동 회로부(104), 화소 회로부(108)에 이용할 수 있는 트랜지스터의 구성에 대하여 도 45를 이용하여 이하 설명을 행한다.
도 45(A)에 나타내는 트랜지스터는 기판(302) 위에 형성된 도전층(304a)과, 기판(302) 및 도전층(304a) 위에 형성된 절연층(305, 306)과, 절연층(306) 위에 형성된 산화물 적층(380)과, 절연층(306) 및 산화물 적층(380) 위에 형성된 도전층(310a, 310b)을 가진다. 또, 도 45(A)에 나타내는 트랜지스터는 이 트랜지스터 위, 보다 자세하게는 산화물 적층(380), 및 도전층(310a, 310b) 위에 형성된 절연층(312, 314)을 포함하는 구성으로 해도 좋다.
또한, 기판(302), 도전층(304a), 절연층(305, 306), 및 도전층(310a, 310b)에 대해서는 앞의 실시형태의 기재를 원용할 수 있다.
또, 도전층(310a, 310b)에 이용하는 도전막의 종류에 따라서는 산화물 적층(380)의 일부로부터 산소를 빼앗거나, 또는 혼합층을 형성하여, 산화물 적층(380) 중에 한쌍의 n형 영역(382)을 형성하는 경우가 있다. 도 45(A)에서, n형 영역(382)은 산화물 적층(380) 중의 도전층(310a, 310b)과 접하는 계면 근방의 영역에 형성될 수 있다. 또한, n형 영역(382)은 소스 영역 및 드레인 영역으로서 기능할 수 있다.
또, 도 45(A)에 나타내는 트랜지스터는 도전층(304a)이 게이트 전극으로서 기능하고, 도전층(310a)이 소스 전극 또는 드레인 전극으로서 기능하고, 도전층(310b)이 소스 전극 또는 드레인 전극으로서 기능한다.
또, 도 45(A)에 나타내는 트랜지스터는 도전층(304a)과 중첩하는 영역의 산화물 적층(380)의 도전층(310a)과 도전층(310b)과의 간격을 채널 길이라고 한다. 또, 채널 형성 영역이란, 산화물 적층(380)에서, 도전층(304a)과 중첩하고, 또한 도전층(310a)과 도전층(310b)에 끼워지는 영역을 말한다. 또, 채널이란, 채널 형성 영역에서, 전류가 주로 흐르는 영역을 말한다. 또, 채널 형성 영역이란, 채널 영역을 포함하는 영역이며, 여기에서는 산화물 적층(380)이 채널 형성 영역에 상당한다.
여기서, 산화물 적층(380)의 상세한 사항에 대하여, 도 45(B)를 이용하여 상세하게 설명을 행한다.
도 45(B)는 도 45(A)에 나타내는 산화물 적층(380)의 파선으로 둘러싸인 영역의 확대도이다. 산화물 적층(380)은 산화물 반도체층(380a)과 산화물층(380b)을 가진다.
산화물 반도체층(380a)은 적어도 인듐(In), 아연(Zn) 및 M(Al, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물로 표기되는 층을 포함하는 것이 바람직하다. 또한, 산화물 반도체층(380a)은 앞의 실시형태에 나타내는 반도체층(308a, 308b, 308c, 308d)에 이용할 수 있는 산화물 반도체 재료, 또는 형성 방법 등을 적절히 원용할 수 있다.
산화물층(380b)은 산화물 반도체층(380a)을 구성하는 원소의 일종 이상으로 구성되고, 전도대 하단의 에너지가 산화물 반도체층(380a)보다 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상 또는 0.15 eV 이상, 또한 2 eV 이하, 1 eV 이하, 0.5 eV 이하 또는 0.4 eV 이하 진공 준위에 가까운 산화물막이다. 이 때, 게이트 전극으로서 기능하는 도전층(304a)에 전계를 인가하면, 산화물 적층(380) 중, 전도대 하단의 에너지가 작은 산화물 반도체층(380a)에 채널이 형성된다. 즉, 산화물 반도체층(380a)과 절연층(306)과의 사이에 산화물층(380b)을 가지는 것에 의해, 트랜지스터의 채널을 절연층(312)과 접하지 않는 산화물 반도체층(380a)에 형성할 수 있다.
또, 산화물 반도체층(380a)을 구성하는 원소의 일종 이상으로부터 산화물층(380b)이 구성되기 때문에, 산화물 반도체층(380a)과 산화물층(380b)과의 사이에서, 계면 산란이 일어나기 어렵다. 따라서, 산화물 반도체층(380a)과 산화물층(380b)과의 사이에서, 캐리어의 움직임이 저해되지 않기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다. 또, 산화물 반도체층(380a)과 산화물층(380b)과의 사이에 계면 준위를 형성하기 어렵다. 산화물 반도체층(380a)과 산화물층(380b)과의 사이에 계면 준위가 있으면, 이 계면을 채널로 한 문턱 전압이 다른 제 2 트랜지스터가 형성되고, 트랜지스터의 외관상의 문턱 전압이 변동하는 경우가 있다. 따라서, 산화물층(380b)을 형성하는 것에 의해, 트랜지스터의 문턱 전압 등의 전기 특성의 편차를 저감할 수 있다.
산화물층(380b)으로서는, In-M-Zn 산화물(Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)로 표기되고, 산화물 반도체층(380a)보다 M의 원자수비가 높은 산화물층을 포함한다. 구체적으로는, 산화물층(380b)으로서 산화물 반도체층(380a)보다 상기 원소를 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 원자수비로 포함하는 산화물층을 이용한다. 상기 원소는 인듐보다 산소와 강하게 결합하기 때문에, 산소 결손이 산화물층에 생기는 것을 억제하는 기능을 가진다. 즉, 산화물층(380b)은 산화물 반도체층(380a)보다 산소 결손이 생기기 어려운 산화물층이다.
즉, 산화물 반도체층(380a), 산화물층(380b)이 적어도 인듐, 아연 및 M(Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물일 때 산화물층(380b)을 In：M：Zn = x1：y1：z1[원자수비], 산화물 반도체층(380a)을 In：M：Zn = x2：y2：z2[원자수비]로 하면, y1/x1이 y2/x2보다 커지는 것이 바람직하다. y1/x1은 y2/x2보다 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상으로 한다. 이 때, 산화물 반도체층(380a)에서, y2가 x2 이상이면 트랜지스터의 전기 특성을 안정시킬 수 있다. 단, y2가 x2의 3배 이상이 되면, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
또한, 산화물 반도체층(380a)이 In-M-Zn 산화물일 때, In과 M의 원자수비율은 바람직하게는 In이 25 atomic% 이상, M이 75 atomic% 미만, 더욱 바람직하게는 In이 34 atomic% 이상, M이 66 atomic% 미만으로 한다. 또, 산화물층(380b)이 In-M-Zn 산화물일 때, In과 M의 원자수비율은 바람직하게는 In이 50 atomic% 미만, M이 50 atomic% 이상, 더욱 바람직하게는 In이 25 atomic% 미만, M이 75 atomic% 이상으로 한다.
산화물 반도체층(380a), 및 산화물층(380b)에는 예를 들면, 인듐, 아연 및 갈륨을 포함하는 산화물 반도체를 이용할 수 있다. 구체적으로는, 산화물 반도체층(380a)으로서는 In：Ga：Zn = 1：1：1[원자수비]의 In-Ga-Zn 산화물, In：Ga：Zn = 3：1：2[원자수비]의 In-Ga-Zn 산화물, 또는 그 근방의 원자수비를 가지는 금속 산화물 타겟을 이용하여 형성할 수 있고, 산화물층(380b)으로서는 In：Ga：Zn = 1：3：2[원자수비]의 In-Ga-Zn 산화물, In：Ga：Zn = 1：3：4[원자수비]의 In-Ga-Zn 산화물, In：Ga：Zn = 1：6：2[원자수비]의 In-Ga-Zn 산화물, In：Ga：Zn = 1：6：4[원자수비]의 In-Ga-Zn 산화물, In：Ga：Zn = 1：6：10[원자수비]의 In-Ga-Zn 산화물, In：Ga：Zn = 1：9：6[원자수비]의 In-Ga-Zn 산화물, 또는 그 근방의 원자수비를 가지는 금속 산화물 타겟을 이용하여 형성할 수 있다.
또, 산화물 반도체층(380a)의 두께는 3 nm 이상 200 nm 이하, 바람직하게는 3 nm 이상 100 nm 이하, 더욱 바람직하게는 3 nm 이상 50 nm 이하로 한다. 또, 산화물층(380b)의 두께는 3 nm 이상 100 nm 이하, 바람직하게는 3 nm 이상 50 nm 이하로 한다.
다음에, 산화물 적층(380)의 밴드 구조에 대하여, 도 45(C), 도 45(D)를 이용하여 설명한다.
예로서, 산화물 반도체층(380a)으로서 에너지 갭이 3.15 eV인 In-Ga-Zn 산화물을 이용하고, 산화물층(380b)으로서 에너지 갭이 3.5 eV인 In-Ga-Zn 산화물로 한다. 에너지 갭은 분광 타원 해석기(HORIBA JOBIN YVON사(HORIBA JOBIN YVON S.A.S.), UT-300)를 이용하여 측정할 수 있다.
산화물 반도체층(380a) 및 산화물층(380b)의 진공 준위와 가전자대 상단의 에너지차(이온화 퍼텐셜이라고도 함)는 각각 8 eV 및 8.2 eV였다. 또한, 진공 준위와 가전자대 상단의 에너지차는 자외선 광전자 분광 분석(UPS：Ultraviolet Photoelectron Spectroscopy) 장치(PHI사(ULVAC-PHI,Inc.), VersaProbe)를 이용하여 측정할 수 있다.
따라서, 산화물 반도체층(380a) 및 산화물층(380b)의 진공 준위와 전도 대 하단의 에너지차(전자 친화력이라고도 함)는 각각 4.85 eV 및 4.7 eV이다.
도 45(C)는 산화물 적층(380)의 밴드 구조의 일부를 모식적으로 나타내고 있다. 여기에서는 산화물 적층(380)에 산화 실리콘막을 접하여 제공한 경우에 대하여 설명한다. 또한, 도 45(C)에 나타내는 EcI1은 산화 실리콘막의 전도대 하단의 에너지를 나타내고, EcS1은 산화물 반도체층(380a)의 전도대 하단의 에너지를 나타내고, EcS2는 산화물층(380b)의 전도대 하단의 에너지를 나타내고, EcI2는 산화 실리콘막의 전도대 하단의 에너지를 나타낸다. 또, EcI1은 도 45(A)에서, 절연층(306)에 상당하고, EcI2는 도 45(A)에서, 절연층(312)에 상당한다.
도 45(C)에 나타낸 바와 같이, 산화물 반도체층(380a) 및 산화물층(380b)에서, 전도대 하단의 에너지는 장벽이 없고 완만하게 변화한다. 바꿔 말하면, 연속적으로 변화한다고도 할 수 있다. 이것은 산화물층(380b)은 산화물 반도체층(380a)과 공통의 원소를 포함하고, 산화물 반도체층(380a) 및 산화물층(380b)의 사이에, 산소가 서로 이동함으로써 혼합층이 형성되기 때문이라고 할 수 있다.
도 45(C)로부터, 산화물 적층(380)의 산화물 반도체층(380a)이 웰(우물)이 되고, 산화물 적층(380)을 이용한 트랜지스터에서, 채널 영역이 산화물 반도체층(380a)에 형성되는 것을 알 수 있다. 또한, 산화물 적층(380)은 전도대 하단의 에너지가 연속적으로 변화하고 있기 때문에, 산화물 반도체층(380a)과 산화물층(380b)이 연속 접합하고 있다고도 할 수 있다.
또한, 도 45(C)에 나타낸 바와 같이, 산화물층(380b)과 절연층(312)과의 계면 근방에는 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있지만, 산화물층(380b)이 형성됨으로써, 산화물 반도체층(380a)과 이 트랩 준위를 멀리할 수 있다. 단, EcS1와 EcS2와의 에너지차가 작은 경우, 산화물 반도체층(380a)의 전자가 이 에너지차를 넘어 트랩 준위에 달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연층 계면에 마이너스의 전하가 생겨, 트랜지스터의 문턱 전압은 플러스 방향으로 시프트하게 된다. 따라서, EcS1와 EcS2와의 에너지차를, 0.1 eV 이상, 바람직하게는 0.15 eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되어 안정된 전기 특성이 얻어지기 때문에 적합하다.
또, 도 45(D)는 산화물 적층(380)의 밴드 구조의 일부를 모식적으로 나타내고, 도 45(C)에 나타내는 밴드 구조의 변형예이다. 여기에서는 산화물 적층(380)에 산화 실리콘막을 접하여 제공한 경우에 대하여 설명한다. 또한, 도 45(D)에 나타내는 EcI1은 산화 실리콘막의 전도대 하단의 에너지를 나타내고, EcS1은 산화물 반도체층(380a)의 전도대 하단의 에너지를 나타내고, EcI2는 산화 실리콘막의 전도대 하단의 에너지를 나타낸다. 또, EcI1은 도 45(A)에서 절연층(306)에 상당하고, EcI2는 도 45(A)에서 절연층(312)에 상당한다.
도 45(A)에 나타내는 트랜지스터에서, 도전층(310a, 310b)의 형성시에 산화물 적층(380)의 상방, 즉 산화물층(380b)이 에칭되는 경우가 있다. 그러나, 산화물 반도체층(380a)의 상면은 산화물층(380b)의 성막 시에 산화물 반도체층(380a)과 산화물층(380b)의 혼합층이 형성되는 경우가 있다.
예를 들면, 산화물 반도체층(380a)이 In：Ga：Zn = 1：1：1[원자수비]의 In-Ga-Zn 산화물, 또는 In：Ga：Zn = 3：1：2[원자수비]의 금속 산화물 타겟을 이용하여 형성된 In-Ga-Zn 산화물이며, 산화물층(380b)이 In：Ga：Zn = 1：3：2[원자수비]의 In-Ga-Zn 산화물, 또는 In：Ga：Zn = 1：6：4[원자수비]의 금속 산화물 타겟을 이용하여 형성된 In-Ga-Zn 산화물인 경우, 산화물 반도체층(380a)보다 산화물층(380b)의 Ga의 함유량이 많기 때문에, 산화물 반도체층(380a)의 상면에는 GaOx층 또는 산화물 반도체층(380a)보다 Ga를 많이 포함하는 혼합층이 형성될 수 있다.
따라서, 산화물층(380b)이 에칭된 경우에도, EcS1의 EcI2측의 전도대 하단의 에너지가 높아져, 도 45(D)에 나타내는 밴드 구조와 같이 되는 경우가 있다.
도 45(D)에 나타내는 밴드 구조와 같이 되는 경우, 채널 영역의 단면 관찰 시에, 산화물 적층(380)은 외관상 단지 산화물 반도체층(380a)이라고 관찰되는 경우가 있다. 그러나, 실질적으로는 산화물 반도체층(380a) 위에는 산화물 반도체층(380a)보다 Ga를 많이 포함하는 혼합층이 형성되어 있기 때문에, 이 혼합층을 1.5층으로 파악할 수 있다. 또한, 이 혼합층은 예를 들면, EDX 분석 등에 의해, 산화물 적층(380)에 함유하는 원소를 측정한 경우, 산화물 반도체층(380a)의 상방의 조성을 분석하여 확인할 수 있다. 예를 들면, 산화물 반도체층(380a)의 상방의 조성이 산화물 반도체층(380a) 내의 조성보다 Ga의 함유량이 많은 구성이 되는 것으로 확인할 수 있다.
또한, 본 실시형태에서 산화물 적층(380)은 산화물 반도체층(380a)과 산화물층(380b)과의 2층의 적층 구조에 대하여 예시했지만, 이것으로 한정되지 않고, 예를 들면, 3층 이상의 적층 구조로 할 수 있다. 3층 구조로서는 예를 들면, 본 실시형태에 나타내는 산화물 적층(380)의 하층, 즉 산화물 반도체층(380a)의 하층에, 1층 더 형성하는 구성으로 해도 좋다. 산화물 반도체층(380a)의 하층에 형성하는 막의 구성으로서는, 예를 들면, 산화물층(380b)과 같은 구성을 적용할 수 있다.
또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 9)
본 실시형태에서는 본 발명의 일 양태에 이용할 수 있는 산화물 반도체막에 대하여, 전자선 회절 패턴의 관찰 결과를 설명한다.
우선, 산화물 반도체막으로서 CAAC-OS막에 대하여, 도 62 내지 도 70을 이용하여, 이하 설명을 행한다.
본 실시형태에 이용하는 CAAC-OS막은 In-Ga-Zn 산화물(In：Ga：Zn = 1：1：1[원자수비])인 금속 산화물 타겟, 및 산소를 포함하는 성막 가스를 이용한 스퍼터링법으로 형성한 In-Ga-Zn계 산화물막이다. 이 CAAC-OS막의 제작 방법 등의 상세한 설명은 앞의 실시형태의 기재를 참조할 수 있다.
도 62에 CAAC-OS막의 단면 TEM(Transmission Electron Microscopy(투과형 전자 현미경))상(像)을 나타낸다. 또, 도 63에 도 62의 포인트 1 내지 포인트 4에서 전자선 회절을 이용하여 측정한 전자선 회절 패턴을 나타낸다.
도 62에 나타내는 단면 TEM 화상은 투과형 전자 현미경(히타치 하이테크놀로지(Hitachi High-Technologies Corporation)제, 「H-9000 NAR」)을 이용하여 가속 전압을 300 kV, 배율 200만배로 촬영한 화상이다. 또, 도 63에 나타내는 전자선 회절 패턴은 투과형 전자 현미경(히타치 하이테크놀로지제 「HF-2000」)을 이용하고, 가속 전압을 200 kV, 빔 직경을 약 1 nmφ 또는 약 50 nmφ로 한 전자선 회절 패턴이다. 또한, 빔 직경이 10 nmφ 이하로 한 전자선 회절을 이하에서는 나노빔 전자선 회절이라고 부른다. 또, 빔 직경을 약 1 nmφ로 한 경우의 전자선 회절에서의 측정 범위는 5 nmφ 이상 10 nmφ 이하이다.
도 62에 나타내는 포인트 1(막 표면측), 포인트 2(막 중앙), 포인트 3(막 하지측)에서의 전자선 회절 패턴이 도 63(A), 도 63(B), 도 63(C)에 각각 대응하고, 전자빔 직경을 약 1 nmφ로 한 전자선 회절 패턴이다. 또, 도 62에 나타내는 포인트 4(막 전체)에서의 전자선 회절 패턴이 도 63(D)이며, 전자빔 직경을 약 50 nmφ로 한 전자선 회절 패턴이다.
포인트 1(막 표면측) 및 포인트 2(막 중앙)의 전자선 회절 패턴은 스폿(휘점)에 의한 패턴의 형성을 확인할 수 있지만, 포인트 3(막 하지측)에서는 패턴이 약간 무너져 있다. 이것은 CAAC-OS막의 막 두께 방향에 있어서, 결정 상태가 다른 것을 시사하고 있다. 또한, 포인트 4(막 전체)에서는 스폿(휘점)에 의한 패턴의 형성을 확인할 수 있으므로, 막 전체적으로는 CAAC-OS막, 또는 CAAC-OS막을 포함하는 막이라고 할 수 있다.
도 64는 도 62에서의 포인트 1(막 표면측)의 근방의 확대 사진이다. 층간 절연막인 SiON막과의 계면까지 CAAO-OS막의 배향성을 나타내는 명료한 격자상을 확인할 수 있다.
도 65(A), 도 65(B)는 도 62의 단면 TEM 관찰에 이용한 CAAC-OS막과는 다른 CAAC-OS막의 단면 TEM 사진과 X선 회절 스펙트럼이다. CAAC-OS막은 다양한 형태가 있고, 도 65(B)에 나타내는 바와 같은 2θ = 31° 근방에 결정 성분을 나타내는 피크 A가 나타난다. 또한, 이 피크는 명료하게 나타나지 않는 경우도 있다.
도 65(A)의 CAAC-OS막에 동심원으로 나타내는 영역에서, 전자선의 빔 직경을 1 nmφ, 20 nmφ, 50 nmφ, 70 nmφ로 하여 전자선 회절을 행한 결과를 도 66(A), 도 66(B), 도 66(C), 도 66(D)에 나타낸다. 전자선의 빔 직경이 1 nmφ에서는 도 63(A), 도 63(B)과 같이 명료한 스폿(휘점)에 의한 패턴의 형성을 확인할 수 있다. 전자선의 빔 직경을 크게 해 가면 스폿(휘점)이 약간 불명료하게 되지만, 회절 패턴은 확인할 수 있어, 막 전체적으로는 CAAC-OS막, 또는 CAACOS막을 포함하는 막이라고 할 수 있다.
도 67(A), 도 67(B)은 도 65(A)의 단면 TEM 관찰에 이용한 CAAC-OS막을 450℃에서 어닐한 후의 단면 TEM 사진과 X선 회절 스펙트럼이다.
도 67(A)의 CAAC-OS막에 동심원으로 나타내는 영역에서, 전자선의 빔 직경을 1 nmφ, 20 nmφ, 50 nmφ, 70 nmφ로 하여 전자선 회절을 행한 결과를 도 68(A), 도 68(B), 도 68(C), 도 68(D)에 나타낸다. 도 66에 나타낸 결과와 같이, 전자선의 빔 직경이 1 nmφ에서는 명료한 스폿(휘점)에 의한 패턴의 형성을 확인할 수 있다. 또, 전자선의 빔 직경을 크게 해 가면 스폿(휘점)이 약간 불명료하게 되지만, 회절 패턴은 확인할 수 있어, 막 전체적으로는 CAAC-OS막, 또는 CAAC-OS막을 포함하는 막이라고 할 수 있다.
도 69(A), 도 69(B)는 도 62의 단면 TEM 사진에 이용한 CAAC-OS막, 및 도 65(A)의 단면 TEM 관찰에 이용한 CAAC-OS막과는 다른 CAAC-OS막의 단면 TEM 사진과 X선 회절 스펙트럼이다. CAAC-OS막은 다양한 형태가 있고, 도 69(B)에 나타낸 바와 같이, 2θ = 31° 근방에 결정 성분을 나타내는 피크 A가 나타남과 동시에, 스피넬 결정 구조에 유래하는 피크 B가 나타나는 경우도 있다.
도 69(A)의 CAAC-OS막에 동심원으로 나타내는 영역에서, 전자선의 빔 직경을 1 nmφ, 20 nmφ, 50 nmφ, 90 nmφ로 하여 전자선 회절을 행한 결과를 도 70(A), 도 70(B), 도 70(C), 도 70(D)에 나타낸다. 전자선의 빔 직경이 1 nmφ에서는 명료한 스폿(휘점)에 의한 패턴의 형성을 확인할 수 있다. 또, 전자선의 빔 직경을 크게 해 가면 스폿(휘점)이 약간 불명료하게 되지만, 회절 패턴은 확인할 수 있다. 또, 빔 직경 90 nmφ에서는 보다 명료한 스폿(휘점)을 확인할 수 있다. 따라서, 막 전체적으로는 CAAC-OS막, 또는 CAAC-OS막을 포함하는 막이라고 할 수 있다.
다음에, 도 71 내지 도 77을 이용하여, 산화물 반도체막으로서 나노 결정 산화물 반도체막에 대하여, 이하 설명을 행한다.
나노 결정 산화물 반도체막은 빔 직경을 10 nmφ 이하로 한 전자선 회절(나노빔 전자선 회절)을 이용한 전자선 회절 패턴에서, 비정질 상태를 나타내는 할로 패턴과도, 특정의 면에 배향한 결정 상태를 나타내는 규칙성을 가지는 스폿과도 다르고, 방향성을 가지지 않는 스폿이 관찰되는 산화물 반도체막이다.
도 71(A)에 나노 결정 산화물 반도체막의 단면 TEM(Transmission Electron Microscopy(투과형 전자 현미경))상을 나타낸다. 또, 도 71(B)에 도 71(A)의 포인트 1에서 나노빔 전자선 회절을 이용하여 측정한 전자선 회절 패턴을, 도 71(C)에 도 71(A)의 포인트 2에서 나노빔 전자선 회절을 이용하여 측정한 전자선 회절 패턴을, 도 71(D)에 도 71(A)의 포인트 3에서 나노빔 전자선 회절을 이용하여 측정한 전자선 회절 패턴을 각각 나타낸다.
도 71에서는 나노 결정 산화물 반도체막의 일례로서, In-Ga-Zn계 산화물막을 석영 유리 기판 위에 막 두께 50 nm로 성막한 시료를 이용한다. 도 71에 나타내는 나노 결정 산화물 반도체막의 성막 조건은 In：Ga：Zn = 1：1：1(원자수비)인 산화물 타겟을 이용하여, 산소 분위기 하(유량 45 sccm), 압력 0.4 Pa, 직류(DC) 전원 0.5 kW, 기판 온도를 실온으로 했다. 그리고, 성막한 나노 결정 산화물 반도체막을 100 nm 이하(예를 들면, 40 nm±10 nm)의 폭으로 박편화하고, 단면 TEM상 및 나노빔 전자선 회절에 의한 전자선 회절 패턴을 얻었다.
도 71(A)은 투과형 전자 현미경(히타치 하이테크놀로지제, 「H-9000 NAR」)을 이용하여 가속 전압을 300 kV, 배율 200만배로 하여 촬영한 나노 결정 산화물 반도체막의 단면 TEM상이다. 또, 도 71(B) 내지 도 71(D)은 투과형 전자 현미경(히타치 하이테크놀로지제, 「HF-2000」)을 이용하고, 가속 전압을 200 kV, 빔 직경을 약 1 nmφ로 하여 나노빔 전자선 회절에 의해 얻어진 전자선 회절 패턴이다. 또한, 빔 직경을 약 1 nmφ로 한 경우의 나노빔 전자선 회절에서의 측정 범위는 5 nmφ 이상 10 nmφ 이하이다.
도 71(B)에 나타낸 바와 같이, 나노 결정 산화물 반도체막은 나노빔 전자선 회절을 이용한 전자선 회절 패턴에서, 원주 형상으로 배치된 복수의 스폿(휘점)이 관찰된다. 바꿔 말하면, 나노 결정 산화물 반도체막은 원주 형상(동심원상)으로 분포한 복수의 스폿이 관찰된다고도 할 수 있다. 또는 원주 형상으로 분포한 복수의 스폿이 복수의 동심원을 형성한다고도 할 수 있다.
또, 석영 유리 기판과의 계면 근방인 도 71(D) 및, 나노 결정 산화물 반도체막의 막 두께 방향 중앙부의 도 71(C)에서도 도 71(B)과 같이 원주 형상으로 분포한 복수의 스폿이 관찰된다. 도 71(C)에서, 메인 스폿으로부터 원주 형상 스폿까지의 거리는 3.88/nm에서 4.93/nm였다. 면 간격으로 환산하면, 0.203 nm로부터 0.257 nm이다.
도 71의 나노빔 전자선 회절 패턴으로부터, 나노 결정 산화물 반도체막은 면 방위가 불규칙하고, 또 크기가 다른 결정부가 복수 혼재하는 막인 것을 알 수 있다.
다음에, 도 72(A)에 나노 결정 산화물 반도체막의 평면 TEM상을 나타낸다. 또, 도 72(B)에 도 72(A)에서 원으로 둘러싼 영역을, 제한 시야 전자선 회절을 이용하여 측정한 전자선 회절 패턴을 나타낸다.
도 72에서는 나노 결정 산화물 반도체막의 일례로서 In-Ga-Zn계 산화물막을 석영 유리 기판 위에 막 두께 30 nm로 성막한 시료를 이용한다. 도 72에 나타내는 나노 결정 산화물 반도체막의 성막 조건은 In：Ga：Zn = 1：1：1(원자수비)인 산화물 타겟을 이용하고, 산소 분위기 하(유량 45 sccm), 압력 0.4 Pa, 직류(DC) 전원 0.5 kW, 기판 온도를 실온으로 했다. 그리고, 시료를 박편화하고, 나노 결정 산화물 반도체막의 평면 TEM상 및 전자선 회절에 의한 전자선 회절 패턴을 얻었다.
도 72(A)에서는 투과형 전자 현미경(히타치 하이테크놀로지제, 「H-9000 NAR」)을 이용하여, 가속 전압을 300 kV, 배율 50만배로 하여 촬영한 나노 결정 산화물 반도체막의 평면 TEM 사진이다. 또, 도 72(B)에서는 제한 시야를 300 nmφ로 하여 전자선 회절에 의해 얻어진 전자선 회절 패턴이다. 또한, 전자선의 확대를 고려하면, 측정 범위는 300 nmφ 이상이다.
도 72(B)에 나타낸 바와 같이, 나노 결정 산화물 반도체막은 나노빔 전자선 회절보다 측정 범위가 넓은 제한 시야 전자선 회절을 이용한 전자선 회절 패턴에서는 나노빔 전자선 회절에 의해 관찰된 복수의 스폿이 보여지지 않고, 할로 패턴이 관찰된다.
다음에, 도 73에, 도 71 및 도 72의 전자선 회절 패턴에서의 회절 강도의 분포를 개념적으로 나타낸다. 도 73(A)은 도 71(B) 내지 도 71(D)에 나타내는 나노빔 전자선 회절 패턴에서의 회절 강도의 분포의 개념도이다. 또, 도 73(B)은 도 72(B)에 나타내는 제한 시야 전자선 회절 패턴에서의 회절 강도의 분포의 개념도이다. 또, 도 73(C)은 단결정 구조 또는 다결정 구조의 전자선 회절 패턴에서의 회절 강도의 분포의 개념도이다.
도 73에서, 세로축은 스폿 등의 분포를 나타내는 전자선 회절 강도(임의 단위), 가로축은 메인 스폿으로부터의 거리를 나타낸다.
도 73(C)에 나타내는 단결정 구조 또는 다결정 구조에서는 결정부가 배향하는 면의 면 간격(d값)에 따른, 메인 스폿으로부터의 특정의 거리에 스폿이 관찰된다.
한편, 도 71에 나타낸 바와 같이, 나노 결정 산화물 반도체막의 나노빔 전자선 회절 패턴으로 관찰되는 복수의 스폿에 의해 형성된 원주 형상의 영역은 비교적 큰 폭을 가진다. 따라서, 도 73(A)은 이산(離散)적인 분포를 나타낸다. 또, 나노빔 전자선 회절 패턴에서, 동심원상의 영역간에 명확하지 않은 스폿에 의해 형성된 휘도가 높은 영역이 존재하는 것을 알 수 있다.
또, 도 73(B)에 나타낸 바와 같이, 나노 결정 산화물 반도체막의 제한 시야 전자선 회절 패턴에서의 전자선 회절 강도 분포는 연속적인 강도 분포를 나타낸다. 도 73(B)은 도 73(A)에 나타내는 전자선 회절 강도 분포를 광범위하게 관찰한 결과와 근사 가능하기 때문에, 복수의 스폿이 중첩되어 연결되어, 연속적인 강도 분포가 얻어진 것이라고 고찰할 수 있다.
도 73(A) 내지 도 73(C)에 나타낸 바와 같이, 나노 결정 산화물 반도체막은 면방위가 불규칙하고, 크기가 다른 결정부가 복수 혼재하는 막이며, 또한, 그 결정부는 제한 시야 전자선 회절 패턴에서는 스폿이 관찰되지 않을 정도로 극미세인 것이 시사된다.
복수의 스폿이 관찰된 도 71에서, 나노 결정 산화물 반도체막은 50 nm 이하로 박편화되어 있다. 또 전자선의 빔 직경은 1 nmφ에 수렴되어 있기 때문에, 그 측정 범위는 5 nm 이상 10 nm 이하이다. 따라서, 나노 결정 산화물 반도체막에 포함되는 결정부는 50 nm 이하이고, 예를 들면, 10 nm 이하, 또는 5 nm 이하인 것이 추측된다.
여기서, 도 74에, 석영 유리 기판에서의 나노빔 전자선 회절 패턴을 나타낸다. 도 74의 측정 조건은 도 71(B) 내지 도 71(D)에 나타내는 전자선 회절 패턴과 마찬가지로 했다.
도 74에 나타낸 바와 같이, 비정질 구조를 가지는 석영 유리 기판에서는 특정의 스폿을 가지지 않고, 메인 스폿으로부터 휘도가 연속적으로 변화하는 할로 패턴이 관측된다. 이와 같이, 비정질 구조를 가지는 막에서는 극미소한 영역의 전자선 회절을 행하였다고 하더라도, 나노 결정 산화물 반도체막으로 관찰되는 원주 형상으로 분포한 복수의 스폿이 관찰되지 않는다. 따라서, 도 71(B) 내지 도 71(D)에서 관찰되는 원주 형상으로 분포한 복수의 스폿은 나노 결정 산화물 반도체막에 특유의 것임이 확인된다.
또, 도 75에, 도 71(A)에 나타내는 포인트 2에서, 빔 직경을 약 1 nmφ에 수렴한 전자선을 1분간 조사한 후에, 측정을 행한 전자선 회절 패턴을 나타낸다.
도 75에 나타내는 전자선 회절 패턴은 도 71(C)에 나타내는 전자선 회절 패턴과 마찬가지로, 원주 형상으로 분포한 복수의 스폿이 관찰되고, 양자의 측정 결과에 특별한 차이점은 확인되지 않는다. 이것은 도 71(C)의 전자선 회절 패턴에서 확인된 결정부가 산화물 반도체막의 성막 시부터 존재하고 있는 것을 의미하고, 수렴한 전자선을 조사했으므로, 결정부가 형성된 것이 아닌 것을 의미한다.
다음에, 도 76에, 도 71(A)에 나타내는 단면 TEM상의 부분 확대도를 나타낸다. 도 76(A)은 도 71(A)의 포인트 1 근방(나노 결정 산화물 반도체막 표면)을, 배율 800만배로 관찰한 단면 TEM상이다. 또, 도 76(B)은 도 71(A)의 포인트 2 근방(나노 결정 산화물 반도체막의 막 두께 방향 중앙부)을, 배율 800만배로 관찰한 단면 TEM상이다.
도 76에 나타내는 단면 TEM상으로부터는 나노 결정 산화물 반도체막에서 결정 구조를 명확하게는 확인할 수 없다.
또, 도 71 및 도 72의 관찰에 이용한, 석영 유리 기판 위에 본 실시형태의 나노 결정 산화물 반도체막이 성막된 시료를 X선 회절(XRD：X-Ray Diffraction)을 이용하여 분석했다. 도 77에 out-of-plane법을 이용하여 XRD 스펙트럼을 측정한 결과를 나타낸다.
도 77에서, 세로축은 X선 회절 강도(임의 단위)이며, 가로축은 회절각 2θ(deg.)이다. 또한, XRD 스펙트럼의 측정은 Bruker AXS사제, X선 회절 장치 D-8 ADVANCE를 이용했다.
도 77에 나타낸 바와 같이, 2θ = 20∼23° 근방에 석영에 기인하는 피크가 관찰되지만, 나노 결정 산화물 반도체막에 포함되는 결정부에 기인하는 피크는 확인할 수 없다.
도 76 및 도 77의 결과로부터도, 나노 결정 산화물 반도체막에 포함되는 결정부는 극미세한 결정부인 것이 시사된다.
이상 설명한 바와 같이, 본 실시형태의 나노 결정 산화물 반도체막에서는 측정 범위가 넓은 X선 회절(XRD：X-raydiffraction)에 의한 분석에서는 배향을 나타내는 피크가 검출되지 않고, 또, 측정 범위가 넓은 제한 시야 전자선 회절에 의해 얻어지는 전자선 회절 패턴에서는 할로 패턴이 관측된다. 따라서, 본 실시형태의 나노 결정 산화물 반도체막은 거시적으로는 무질서한 원자 배열을 가지는 막과 동등하다고 할 수 있다. 그러나, 전자선의 빔 직경이 충분히 작은 직경(예를 들면, 10 nmφ 이하)의 나노빔 전자선 회절에 의해 나노 결정 산화물 반도체막을 측정함으로써, 얻어지는 나노빔 전자선 회절 패턴에서는 스폿(휘점)을 관측할 수 있다. 따라서, 본 실시형태의 나노 결정 산화물 반도체막은 면 방위가 불규칙한 극미한 결정부(예를 들면, 입경이 10 nm 이하, 또는 5 nm 이하, 또는 3 nm 이하의 결정부)가 응집하여 형성된 막이라고 추측할 수 있다. 또, 극미세한 결정부를 함유하는 나노 결정 영역은 나노 결정 산화물 반도체막의 막 두께 방향의 모든 영역에서 포함된다.
또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 10)
본 실시형태에서는 상기 실시형태에 개시된 금속막, 반도체막, 무기 절연막 등의 형성 방법의 일례에 대하여 설명한다.
상기 실시형태로 개시된, 금속막, 반도체막, 무기 절연막 등 다양한 막은 스퍼터링법이나 플라즈마 CVD법에 의해 형성할 수 있지만, 다른 방법, 예를 들면, 열 CVD(Chemical Vapor Deposition)법에 의해 형성해도 좋다. 열 CVD법의 예로서, MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용해도 좋다.
열 CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에, 플라즈마 대미지에 의해 결함이 생성되는 일이 없다는 이점을 가진다.
열 CVD법은 체임버 내를 대기압 또는 감압 하로 하고, 원료 가스와 산화제를 동시에 체임버 내로 보내고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 행하여도 좋다.
또, ALD법은 체임버 내를 대기압 또는 감압 하로 하고, 반응을 위한 원료 가스가 순차로 체임버에 도입되고, 그 가스 도입의 순서를 반복함으로써 성막을 행하여도 좋다. 예를 들면, 각각의 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2 종류 이상의 원료 가스를 차례로 체임버에 공급하고, 복수종의 원료 가스가 섞이지 않도록 제 1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 혹은 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한, 동시에 불활성 가스를 도입하는 경우에는 불활성 가스는 캐리어 가스가 되고, 또, 제 2 원료 가스의 도입 시에도 동시에 불활성 가스를 도입해도 좋다. 또, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입해도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 단원자층을 성막하고, 나중에 도입되는 제 2 원료 가스와 반응하여 제 2 단원자층이 제 1 단원자층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 뛰어난 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서를 반복하는 횟수에 따라 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하고, 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은 지금까지 기재한 실시형태에 개시된 금속막, 반도체막, 무기 절연막 등 다양한 막을 형성할 수 있고, 예를 들면, InGaZnOX(X＞0)막을 성막하는 경우에는, 트라이메틸 인듐, 트라이메틸 갈륨, 및 다이에틸아연을 이용한다. 또한, 트라이메틸인듐의 화학식은 In(CH3)3이다. 또, 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 또, 다이에틸아연의 화학식은 Zn(CH3)2이다. 또, 이러한 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 Ga(C2H5)3)을 이용할 수도 있고, 다이에틸아연 대신에 다이 메틸아연(화학식 Zn(C2H5)2)을 이용할 수도 있다.
예를 들면, 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕시드 용액, 대표적으로는 테트라키스 다이메틸아미드 하프늄(TDMAH))를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2 종류의 가스를 이용한다. 또한, 테트라키스 다이메틸 아미드 하프늄의 화학식은 Hf[N(CH3)2]4이다. 또, 다른 재료액으로서는, 테트라키스(에틸메틸아미드)하프늄 등이 있다.
예를 들면, 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함하는 액체(트라이메틸 알루미늄 TMA 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2 종류의 가스를 이용한다. 또한, 트라이메틸 알루미늄의 화학식은 Al(CH3)3이다. 또, 다른 재료액으로서는, 트리스(다이메틸아미드)알루미늄, 트라이이소부틸알루미늄, 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 등이 있다.
예를 들면, 산화 실리콘막을 형성하는 경우에는 헥사다이클로로실레인을 피성막면에 흡착시키고, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들면, ALD를 이용하는 성막 장치에 의해 텅스텐막을 성막하는 경우에는 WF6 가스와 B2H6 가스를 순차 반복하여 도입하여 초기 텅스텐막을 형성하고, 그 후, WF6 가스와 H2 가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 이용해도 좋다.
예를 들면, ALD를 이용하는 성막 장치에 의해 산화물 반도체막, 예를 들면 InGaZnOX(X＞0)막을 성막하는 경우에는 In(CH3)3 가스와 O3 가스를 순차 반복 도입하여 InO2층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 동시에 도입하여 GaO층을 형성하고, 또한, 그 후 Zn(CH3)2로 O3 가스를 동시에 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 또, 이러한 가스를 혼합하여 InGaO2층이나 InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성해도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링한 H2O 가스를 이용해도 좋지만, H를 포함하지 않는 O3 가스를 이용하는 것이 바람직하다. 또, In(CH3)3 가스 대신에, In(C2H5)3 가스를 이용해도 좋다. 또, Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 이용해도 좋다. 또, In(CH3)3 가스 대신에, In(C2H5)3 가스를 이용해도 좋다. 또, Zn(CH3)2 가스를 이용해도 좋다.
또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 11)
본 실시형태에서는 산화물 반도체를 성막, 및 가열할 수 있는 장치의 일례에 대하여, 도 46 내지 도 48을 이용하여 설명한다.
도 46은 본 실시형태에 설명하는 장치(2000)의 구성을 설명하는 블럭도이다.
장치(2000)는 로드실(2101), 제 1 성막실(2111), 제 2 성막실(2112), 제 1 가열실(2121), 제 3 성막실(2113), 제 2 가열실(2122), 제 4 성막실(2114), 제 3 가열실(2123), 및 언로드실(2102)이 순차로 접속된다. 또한, 로드실(2101), 언로드실(2102)을 제외한 각 성막실, 및 각 가열실에 대하여, 각각을 구별하여 설명할 필요가 없을 때는 총칭하여 처리실이라고 부르는 경우도 있다.
로드실(2101)에 반입된 기판은 이동 수단에 의해, 제 1 성막실(2111), 제 2 성막실(2112), 제 1 가열실(2121), 제 3 성막실(2113), 제 2 가열실(2122), 제 4 성막실(2114), 제 3 가열실(2123)의 순으로 보내진 후, 언로드실(2102)로 반송된다. 각 처리실에서는 반드시 처리를 행하는 필요는 없고, 공정을 생략하고자 하는 경우에는, 적절히 처리를 하지 않고 다음 처리실로 기판을 반송할 수도 있다.
로드실(2101)은 장치 밖으로부터 장치(2000)로 기판의 반입을 행하는 기능을 가진다. 기판은 수평인 상태로 로드실(2101)에 반입된 후, 로드실(2101) 내에서 수평면에 대하여 기판을 연직(鉛直)인 상태로 하는 기구를 가진다. 또한, 기판을 반입하는 로봇 등의 반입 수단이 기판을 연직인 상태로 하는 기구를 가지고 있는 경우, 로드실(2101)은 기판을 연직인 상태로 하는 기구를 가지지 않아도 좋다. 또한, 본 실시형태에서, 수평인 상태란, -10° 이상 10° 이하, 바람직하게는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다. 또, 연직인 상태란, 80° 이상 100° 이하, 바람직하게는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다.
언로드실(2102)은 연직인 상태의 기판을 수평 상태로 하는 기구를 가진다. 처리를 끝내고, 이동 수단에 의해 언로드실(2102)로 반입된 기판은 언로드실(2102)에서 연직인 상태에서 수평인 상태로 되고, 그 후 장치 밖으로 기판이 반출된다.
또, 로드실(2101), 및 언로드실(2102)의 각각은 실내를 진공으로 하는 배기 수단과, 진공 상태로부터 대기압으로 바꿀 때에 이용하는 가스 도입 수단을 가진다. 가스 도입 수단으로부터 도입되는 가스는 공기, 혹은 질소나 희가스 등의 불활성 가스 등을 적절히 이용하면 좋다.
또, 로드실(2101)은 기판을 예비 가열하기 위한 가열 수단을 가지고 있어도 좋다. 배기 동작과 병행하여 기판에 대하여 예비 가열을 행함으로써, 기판에 흡착하는 가스 등의 불순물(물, 수산기 등을 포함함)을 이탈시킬 수 있기 때문에 바람직하다. 배기 수단으로서는, 예를 들면 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프 등의 흡착형의 진공 펌프, 혹은 터보 분자 펌프에 콜드 트랩을 더한 것을 이용하면 좋다.
로드실(2101), 언로드실(2102), 및 각각의 처리실은 게이트 밸브를 통하여 연결되어 있다. 따라서 기판이 처리를 끝내고 다음의 처리실로 이동할 때에는, 게이트 밸브를 열어 기판이 반입된다. 또한, 이 게이트 밸브는 처리실 사이에서 필요하지 않으면 제공하지 않아도 좋다. 또, 각각의 처리실에는 배기 수단, 압력 조정 수단, 가스 도입 수단 등을 가지고, 처리하지 않은 상태에서도 항상 감압인 상태로 유지할 수 있다. 게이트 밸브에 의해 각 처리실이 격리됨으로써, 다른 처리실로부터의 오염을 억제할 수 있다.
또, 상기 로드실(2101), 언로드실(2102), 및 각각의 처리실은 반드시 일직선 위에 배치할 필요는 없고, 예를 들면 인접하는 처리실의 사이에 반송실을 제공하여 2열로 배치해도 좋다. 이 반송실은 턴테이블 등을 가지고, 반송실에 반입된 기판의 방향을 회전시킬 수 있어, 기판의 경로를 뒤집을 수 있다.
다음에, 제 1 성막실(2111), 제 2 성막실(2112), 제 3 성막실(2113) 및 제 4 성막실(2114)에서, 이것들에 공통되는 구성에 대하여 설명한다.
제 1 성막실은 스퍼터링 장치 또는 CVD 장치가 배치된다. 또, 제 2 성막실, 제 3 성막실, 제 4 성막실은 각각 스퍼터링 장치가 배치된다.
상기 성막실에서 이용하는 스퍼터링 장치에는 예를 들면 마이크로파 스퍼터링법, RF 플라즈마 스퍼터링법, AC 스퍼터링법, 혹은 DC 스퍼터링법 등의 스퍼터링 장치를 이용할 수 있다.
여기서, DC 스퍼터링법을 적용한 성막실의 일례에 대하여, 도 47을 이용하여 설명한다. 또한, 도 47(A)은 기판의 진행 방향에 대하여 수직 방향의 성막실의 단면 모식도를, 도 47(B)은 기판의 진행 방향에 대하여 수평 방향의 성막실의 단면 모식도를, 각각 나타낸다.
기판(2100)은 성막면과 연직 방향이 이루는 각이 적어도 1° 이상 30° 이내, 바람직하게는 5° 이상 15° 이내에 들어가도록, 기판 지지부(2141)에 의해 고정되어 있다. 기판 지지부(2141)는 이동 수단(2143)에 고정되어 있다. 이동 수단(2143)은 처리 중에 기판이 움직이지 않도록, 기판 지지부(2141)를 고정해 둘뿐만 아니라, 기판(2100)을 이동하는 것이 가능하고, 로드실(2101), 언로드실(2102), 및 각 처리실에서, 기판(2100)의 반입출을 행하는 기능도 가진다.
성막실(2150)에는 타겟(2151) 및, 방착판(2153)이 기판(2100)에 평행하게 되도록 배치된다. 타겟(2151)과 기판(2100)을 평행하게 배치함으로써, 타겟과의 거리가 다른 것에 기인하는 스퍼터링막의 막 두께나, 스퍼터링막의 단차에 대한 커버리지(coverage) 등의 편차 등을 없앨 수 있다.
또, 성막실(2150)은 기판 지지부(2141)의 배면에 위치하도록, 기판 가열 수단(2155)을 가지고 있어도 좋다. 기판 가열 수단(2155)에 의해, 기판을 가열하면서 성막 처리를 실시할 수 있다. 기판 가열 수단(2155)으로서는 예를 들면 저항 가열 히터나, 램프 히터 등을 이용할 수 있다. 또한, 기판 가열 수단(2155)은 필요하지 않으면 제공하지 않아도 좋다.
성막실(2150)은 압력 조정 수단(2157)을 가지고, 성막실(2150) 내를 원하는 압력으로 감압할 수 있다. 압력 조정 수단(2157)에 이용하는 배기 장치로서는, 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프 등의 흡착형의 진공 펌프, 혹은 터보 분자 펌프에 콜드 트랩을 더한 것을 이용하면 좋다.
또, 성막 가스 등을 도입하기 위한 가스 도입 수단(2159)을 가진다. 예를 들면, 희가스를 주성분으로 한 가스에 산소를 첨가한 가스를 도입하여 반응성 스퍼터링법에 의한 성막을 행함으로써, 산화막을 형성할 수 있다. 또한, 가스 도입 수단(2159)으로부터 도입되는 가스는 수소나 물, 수산화물 등의 불순물이 저감된 고순도 가스를 도입할 수 있다. 예를 들면, 산소, 질소, 희가스(대표적으로는 아르곤), 또는 이들의 혼합 가스를 도입할 수 있다.
이상과 같은 압력 조정 수단(2157)과 가스 도입 수단(2159)을 가지는 성막실(2150)에서는 수소 분자나 물(H2O) 등의 수소를 포함하는 화합물 등이(보다 바람직하게는 탄소 원자를 포함하는 화합물과 함께) 제거되기 때문에, 성막실(2150)에서 성막한 막 중에 포함되는 불순물의 농도를 저감할 수 있다.
성막실(2150)과 인접하는 체임버와의 경계는 게이트 밸브(2161)로 나누어져 있다. 게이트 밸브(2161)로 실내를 격리함으로써, 실내의 불순물을 배기하기 쉽게 하여, 성막 분위기를 청정하게 유지할 수 있다. 또한, 실내를 청정한 상태로 한 후에 게이트 밸브(2161)를 개방하여 기판을 반출함으로써, 인접하는 처리실에 대한 오염을 억제할 수 있다. 또한, 필요하지 않으면, 게이트 밸브(2161)를 제공하지 않는 구성으로 해도 좋다.
다음에, 제 1 가열실(2121), 제 2 가열실(2122), 및 제 3 가열실(2123)에 대하여, 이것들에 공통되는 부분에 대하여 설명한다.
제 1 가열실(2121), 제 2 가열실(2122), 및 제 3 가열실(2123)은 기판(2100)에 대하여 가열 처리를 행할 수 있다. 가열 장치에는 저항 가열 히터, 램프, 또는 가열된 가스를 이용하는 것 등을 형성하면 좋다.
도 48(A), 도 48(B)에 막대 모양의 히터를 이용한 가열 장치를 적용한 가열실의 일례를 나타낸다. 또한, 도 48(A)은 기판의 진행 방향에 대하여 수직 방향의 가열실의 단면 모식도를, 도 48(B)은 기판의 진행 방향에 대하여 수평 방향의 가열실의 단면 모식도를, 각각 나타낸다.
가열실(2170)에는 성막실(2150)과 같이, 이동 수단(2143)에 의해 기판 지지부(2141)에 의해 지지된 기판(2100)을 반입, 반출할 수 있다.
가열실(2170)에는 막대 모양의 히터(2171)가 기판(2100)과 평행하게 되도록 배치되어 있다. 도 48(A)에는 그 단면이 되는 형상을 모식적으로 나타내고 있다. 막대 모양의 히터(2171)에는 저항 가열 히터, 또는 램프 히터를 이용할 수 있다. 저항 가열 히터에는 유도 가열을 이용한 것도 포함된다. 또, 램프 히터에 이용할 수 있는 램프는 중심 파장이 적외선 영역에 있는 것이 바람직하다. 히터(2171)를 기판(2100)에 평행하게 배치함으로써, 이들의 거리를 일정하게 하여, 균일하게 가열할 수 있다. 또, 막대 모양의 히터(2171)는 각각 개별적으로 온도를 제어할 수 있는 것이 바람직하다. 예를 들면 상부의 히터보다 하부의 히터를 높은 온도로 설정함으로써, 기판을 균일한 온도로 가열할 수 있다.
가열실(2170)에 형성하는 가열 기구의 구성으로서는 상술한 기구로 한정되지 않고, 예를 들면, 저항 발열체 등을 이용하여 가열하는 가열 기구, 또는 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해, 가열하는 가열 기구, 예를 들면, GRTA(Gas Rapid Thermal Anneal), LRTA(Lamp Rapid Thermal Anneal) 등의 RTA(Rapid Thermal Anneal)를 이용할 수 있다. LRTA는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열한다. GRTA는 고온의 가스를 이용하여 열처리를 행한다. 가스로서는 불활성 가스가 이용된다. RTA 장치를 이용하는 것에 의해, 처리 시간이 단축될 수 있으므로, 양산에 있어서 바람직하다.
또, 가열실(2170)은 막대 모양의 히터(2171)와 기판(2100)의 사이에, 보호판(2173)을 형성하는 구성으로 하고 있다. 보호판(2173)은 막대 모양의 히터(2171), 및 기판(2100)의 보호를 위해 제공되고, 예를 들면 석영 등을 이용할 수 있다. 보호판(2173)은 필요하지 않다면 제공하지 않는 구성으로 해도 좋다.
또, 가열실(2170)은 성막실(2150)과 같은 압력 조정 수단(2157) 및 가스 도입 수단(2159)을 가진다. 따라서, 가열 처리 중이나 처리를 행하지 않은 상태에서서도 항상 감압인 상태를 유지할 수 있다. 또 가열실(2170) 내의 수소 분자나 물(H2O) 등의 수소를 포함하는 화합물 등이(보다 바람직하게는, 탄소 원자를 포함하는 화합물과 함께) 제거되기 때문에, 이 가열실에서 처리한 막 중, 막 계면, 막 표면에 함유, 혹은 흡착되는 불순물의 농도를 저감할 수 있다.
또, 압력 조정 수단(2157) 및 가스 도입 수단(2159)에 의해, 불활성 가스 분위기나, 산소를 포함하는 분위기에서의 가열 처리가 가능하다. 또한, 불활성 가스 분위기로서는 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기로서, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들면, 가열실(2170)에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 한다.
다음에, 각각의 처리실에서의 구성의 일례에 대하여, 설명을 행한다.
제 1 성막실(2111)에서는 기판에 대하여 산화물 절연막을 성막한다. 성막 장치는 스퍼터링 장치, 또는 PE-CVD 장치의 어느 것이라면, 특별히 한정은 되지 않는다. 제 1 성막실(2111)에서 성막할 수 있는 막에는 트랜지스터 등의 하지층, 또는 게이트 절연층으로서 기능하는 막이면 무엇을 이용해도 좋지만, 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 갈륨, 산화 질화 알루미늄, 질화 산화 알루미늄, 산화 하프늄 등의 단막, 또는 이들의 혼합막 등을 들 수 있다.
예를 들면, 스퍼터링 장치의 경우는 이용하는 막의 종류에 따라 최적인 타겟을 이용하면 좋고, PE-CVD 장치라면, 성막 가스를 적절히 선택한다.
제 2 성막실(2112)에서는 스퍼터링법에 의해, 산화막을 성막할 수 있다. 여기서 성막하는 산화막으로서는 예를 들면 아연과 갈륨의 산화물 등을 들 수 있다. 성막 방법으로서는 마이크로파 플라즈마 스퍼터링법, RF 플라즈마 스퍼터링법, AC 스퍼터링법, 혹은 DC 스퍼터링법을 적용할 수 있다.
또, 제 2 성막실(2112)에서는 기판 가열 수단(2155)에 의해, 600℃ 이하, 바람직하게는, 450℃ 이하, 더욱 바람직하게는 300℃ 이하의 온도로 기판을 가열하면서 성막을 행할 수 있다.
제 1 가열실(2121)은 200℃ 이상 700℃ 이하의 온도로 기판을 가열할 수 있다. 또한, 압력 조정 수단(2157) 및 가스 도입 수단(2159)에 의해, 가열 처리 중의 분위기를, 예를 들면, 10 Pa 내지 1 기압으로 하고, 산소 분위기 하, 질소 분위기 하, 산소와 질소의 혼합 분위기 하에서 가열 처리를 행할 수 있다.
제 3 성막실(2113)에서는 기판(2100)에 산화물 반도체를 성막한다. 예를 들면, 산화물 반도체로서는 적어도 Zn을 포함하는 산화물 반도체로서, In-Ga-Zn계 산화물 반도체 등의, 앞의 실시형태에 설명한 산화물 반도체를 성막할 수 있다.
또, 기판 가열 수단(2155)에 의해, 성막 시의 온도를 200℃ 이상 600℃ 이하로 가열하면서 성막을 행할 수 있다.
제 2 가열실(2122)에서는 200℃ 이상 700℃ 이하의 온도로 기판(2100)을 가열할 수 있다. 또한, 압력 조정 수단(2157)과 가스 도입 수단(2159)에 의해, 산소 혹은 질소를 포함하고, 수소나 물, 수산기 등의 불순물이 매우 저감된 분위기 하, 10 Pa 이상 1 기압 이하의 압력으로 가열 처리를 행할 수 있다.
제 4 성막실(2114)에서는, 제 3 성막실(2113)과 마찬가지로, 기판(2100)에 산화물 반도체를 성막한다. 예를 들면, In-Ga-Zn계 산화물 반도체용 타겟을 이용하여, In-Ga-Zn계 산화물 반도체막을 성막할 수 있다. 또한, 기판 온도를 200℃ 이상 600℃ 이하로 가열하면서 성막을 행할 수 있다.
제 3 가열실에서는 200℃ 이상 700℃ 이하의 온도로 기판(2100)에 대하여 가열 처리를 행할 수 있다.
또한, 압력 조정 수단(2157), 및 가스 도입 수단(2159)에 의해, 이 가열 처리는 질소 분위기 하, 산소 분위기 하, 혹은 질소와 산소의 혼합 분위기 하에서 행할 수 있다.
또한, 제 1 가열실(2121), 제 2 가열실(2122), 및 제 3 가열실(2123)에서 가열하는 온도는 양산하는데 있어서는, 기판의 변형, 또는 에너지 효율의 관점에서, 바람직하게는 450℃ 이하, 더욱 바람직하게는 350℃ 이하로 한다.
본 실시형태에 나타낸 장치 구성은 로드실로부터 각 처리실, 및 언로드실까지 일관적으로 대기에 접하지 않는 구성으로 되어 있고, 또 항상 감압인 환경하에서 기판을 반송할 수 있다. 따라서 본 장치 구성을 이용하여 성막한 막의 계면에 대한 불순물의 혼입을 억제할 수 있고, 계면 상태가 매우 양호한 막을 형성할 수 있다.
또한, 본 실시형태에서는 로드실, 성막실, 가열실, 언로드실까지 일관된 구성에 대하여 예시했지만, 이것으로 한정되지 않고, 예를 들면, 로드실, 성막실, 언로드실로 구성된 장치(소위 성막 장치), 또는 로드실, 가열실, 언로드실로 구성된 장치(소위 가열 장치)를, 각각 독립적으로 형성하는 구성으로 해도 좋다.
또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 12)
본 실시형태에서는 본 발명의 일 양태의 표시 장치와 조합할 수 있는 터치 센서, 및 표시 모듈에 대하여, 도 49 내지 도 51을 이용하여 설명한다.
도 49(A)는 터치 센서(4500)의 구성예를 나타내는 분해 사시도이며, 도 49(B)는 터치 센서(4500)의 전극의 구성예를 나타내는 평면도이다. 또, 도 50은 터치 센서(4500)의 구성예를 나타내는 단면도이다.
도 49(A), 도 49(B)에 나타내는 터치 센서(4500)는 기판(4910) 위에, X축 방향으로 배열된 복수의 도전층(4510)과, X축 방향과 교차하는 Y축 방향으로 배열된 복수의 도전층(4520)이 형성되어 있다. 도 49(A), 도 49(B)에 나타내는 터치 센서(4500)는 복수의 도전층(4510)이 형성된 평면도와, 복수의 도전층(4520)의 평면도를 분리하여 표시하고 있다.
또, 도 50은 도 49에 나타내는 터치 센서(4500)의 도전층(4510)과 도전층(4520)과의 교차 부분의 등가 회로도이다. 도 50에 나타낸 바와 같이, 도전층(4510)과 도전층(4520)이 교차하는 부분에는 용량(4540)이 형성된다.
또, 도전층(4510, 4520)은 복수의 사변 형상의 도전막이 접속된 구조를 가지고 있다. 복수의 도전층(4510) 및 복수의 도전층(4520)은 도전막의 사변 형상의 부분의 위치가 중첩되지 않게, 배치되어 있다. 도전층(4510)과 도전층(4520)이 교차하는 부분에는 도전층(4510)과 도전층(4520)이 접촉하지 않도록, 사이에 절연막이 형성되어 있다.
또, 도 51은 도 49에 나타내는 터치 센서(4500)의 도전층(4510)과 도전층(4520)과의 접속 구조의 일례를 설명하는 단면도이며, 도전층(4510)(도전층(4510a, 4510b, 4510c))과 도전층(4520)이 교차하는 부분의 단면도를 일례로서 나타낸다.
도 51에 나타낸 바와 같이, 도전층(4510)은 1번째 층의 도전층(4510a) 및 도전층(4510b), 및 절연층(4810) 위의 2번째 층의 도전층(4510c)에 의해 구성된다. 도전층(4510a)과 도전층(4510b)은 도전층(4510c)에 의해 접속되어 있다. 도전층(4520)은 1번째 층의 도전막에 의해 형성된다. 도전층(4510, 4520) 및 전극(4710)을 덮어 절연층(4820)이 형성되어 있다. 절연층(4810, 4820)으로서, 예를 들면, 산화 질화 실리콘막을 형성하면 좋다. 또한, 기판(4910)과 도전층(4510) 및 전극(4710)의 사이에 절연막으로 이루어지는 하지막을 형성해도 좋다. 하지막으로서는 예를 들면, 산화 질화 실리콘막을 형성할 수 있다.
도전층(4510)과 도전층(4520)은 가시광에 대하여 투광성을 가지는 도전 재료로 형성된다. 예를 들면, 투광성을 가지는 도전 재료로서 산화 규소를 포함하는 산화 인듐 주석, 산화 인듐 주석, 산화 아연, 산화 인듐 아연, 갈륨을 첨가한 산화 아연 등이 있다.
도전층(4510a)은 전극(4710)에 접속되어 있다. 전극(4710)은 FPC와의 접속용 단자를 구성한다. 도전층(4520)도 도전층(4510)과 같이, 다른 전극(4710)에 접속된다. 전극(4710)은 예를 들면, 텅스텐막으로부터 형성할 수 있다.
도전층(4510, 4520) 및 전극(4710)을 덮어 절연층(4820)이 형성되어 있다. 전극(4710)과 FPC를 전기적으로 접속하기 위해, 전극(4710) 위의 절연층(4810) 및 절연층(4820)에는 개구가 형성되어 있다. 절연층(4820) 위에는 기판(4920)이 접착제 또는 접착 필름 등에 의해 부착되어 있다. 접착제 또는 접착 필름에 의해 기판(4910)측을 표시 패널의 컬러 필터 기판에 부착함으로써, 터치 패널이 구성된다.
다음에, 본 발명의 일 양태의 표시 장치를 이용할 수 있는 표시 모듈에 대하여, 도 52를 이용하여 설명을 행한다.
도 52에 나타내는 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002)와의 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널 셀(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 가진다.
상부 커버(8001) 및 하부 커버(8002)는 터치 패널(8004) 및 표시 패널 셀(8006)의 사이즈에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널 셀(8006)에 중첩하여 이용할 수 있다. 또, 표시 패널 셀(8006)의 대향 기판(봉지 기판)에, 터치 패널 기능을 갖게 하도록 하는 것도 가능하다. 또, 표시 패널 셀(8006)의 각 화소 내에 광 센서를 제공하여 광학식의 터치 패널로 하는 것도 가능하다.
백 라이트 유닛(8007)은 광원(8008)을 가진다. 광원(8008)은 백 라이트 유닛(8007)의 단부에 제공하여 광확산판을 이용하는 구성으로 해도 좋다.
프레임(8009)은 표시 패널 셀(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의해 발생하는 전자파를 차단하기 위한 전자 실드(shield)로서의 기능을 가진다. 또 프레임(8009)은 방열판으로서의 기능을 가지고 있어도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하는 전원으로서는 외부의 상용 전원이어도 좋고, 별도 제공한 배터리(8011)에 의한 전원이어도 좋다. 배터리(8011)는 상용 전원을 이용하는 경우에는 생략 가능하다.
또, 표시 모듈(8000)은 편광판, 위상차판, 프리즘 시트 등의 부재를 추가적으로 제공해도 좋다.
또한, 본 실시형태에 나타내는 구성 등은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 13)
본 실시형태에서는 전자기기의 예에 대하여 설명한다.
도 53(A) 내지 도 53(H), 도 54(A) 내지 도 54(D)는 전자기기를 나타내는 도면이다. 이러한 전자기기는 하우징(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치, 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새나 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(5008) 등을 가질 수 있다.
도 53(A)은 모바일 컴퓨터이며, 상술한 것 외에, 스위치(5009), 적외선 포트(5010) 등을 가질 수 있다. 도 53(B)은 기록 매체를 구비한 휴대형의 화상 재생 장치(예를 들어, DVD 재생 장치)이며, 상술한 것 외에, 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 53(C)은 고글형 디스플레이이며, 상술한 것 외에, 제 2 표시부(5002), 지지부(5012), 이어폰(5013) 등을 가질 수 있다. 도 53(D)은 휴대형 유기기이며, 상술한 것 외에, 기록 매체 판독부(5011) 등을 가질 수 있다. 도 53(E)은 텔레비전 수상 기능이 있는 디지털 카메라이며, 상술한 것 외에, 안테나(5014), 셔터 버튼(5015), 수상부(5016), 등을 가질 수 있다. 도 53(F)은 휴대형 유기기이며, 상술한 것 외에, 제 2 표시부(5002), 기록 매체 판독부(5011), 등을 가질 수 있다. 도 53(G)은 텔레비전 수상기이며, 상술한 것 외에, 튜너, 화상 처리부 등을 가질 수 있다. 도 53(H)은 휴대형 TV 수상기이며, 상술한 것 외에, 신호의 송수신이 가능한 충전기(5017) 등을 가질 수 있다. 도 54(A)는 디스플레이이며, 상술한 것 외에, 지지대(5018) 등을 가질 수 있다. 도 54(B)는 카메라이며, 상술한 것 외에, 외부 접속 포트(5019), 셔터 버튼(5015), 수상부(5016) 등을 가질 수 있다. 도 54(C)는 컴퓨터이며, 상술한 것 외에, 포인팅 디바이스(5020), 외부 접속 포트(5019), 리더/라이터(5021) 등을 가질 수 있다. 도 54(D)는 휴대전화기이며, 상술한 것 외에, 송신부, 수신부, 휴대전화·이동 단말기용의 1 세그먼트(segment) 부분 수신 서비스용 튜너 등을 가질 수 있다.
도 53(A) 내지 도 53(H), 도 54(A) 내지 도 54(D)에 나타내는 전자기기는 다양한 기능을 가질 수 있다. 예를 들면, 다양한 정보(정지 화면, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 캘린더, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 이용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 이용하여 다양한 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 가지는 전자기기에서는 하나의 표시부에 주로 화상 정보를 표시하고, 다른 하나의 표시부에 주로 문자 정보를 표시하는 기능, 또는 복수의 표시부에 시차를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 가지는 전자기기에서는 정지 화면을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 53(A) 내지 도 53(H), 도 54(A) 내지 도 54(D)에 나타내는 전자기기가 가질 수 있는 기능은 이것들로 한정되지 않고, 다양한 기능을 가질 수 있다.
본 실시형태에서 설명한 전자기기는 어떠한 정보를 표시하기 위한 표시부를 가지는 것을 특징으로 한다.
다음에, 표시 장치의 응용예를 설명한다.
도 54(E)에, 표시 장치를 건축물과 일체로 하여 제공한 예에 대하여 나타낸다. 도 54(E)는 하우징(5022), 표시부(5023), 조작부인 리모콘 장치(5024), 스피커(5025) 등을 포함한다. 표시 장치는 벽걸이형으로 하여 건물과 일체로 되어 있고, 설치하는 공간을 넓게 필요로 하지 않고 설치할 수 있다.
도 54(F)에, 건축물 내에 표시 장치를 건축물과 일체로 하여 제공한 다른 예에 대하여 나타낸다. 표시 모듈(5026)은 유닛 배스(5027)와 일체로 장착되어 있어, 입욕자는 표시 모듈(5026)의 시청이 가능하게 된다.
또한, 본 실시형태에서, 건축물로서 벽, 유닛 배스를 예로 했지만, 본 실시형태는 이것으로 한정되지 않고, 다양한 건축물에 표시 장치를 설치할 수 있다.
다음에, 표시 장치를, 이동체와 일체로 하여 제공한 예에 대하여 나타낸다.
도 54(G)는 표시 장치를 자동차에 제공한 예에 대하여 나타낸 도면이다. 표시 모듈(5028)은 자동차의 차체(5029)에 장착되어 있고, 차체의 동작 또는 차체 내외로부터 입력되는 정보를 온 디맨드(On Demand)로 표시할 수 있다. 또한, 네비게이션 기능을 가지고 있어도 좋다.
도 54(H)는 표시 장치를 여객용 비행기와 일체로 하여 제공한 예에 대하여 나타낸 도면이다. 도 54(H)는 여객용 비행기의 좌석 상부의 천장(5030)에 표시 모듈(5031)을 제공했을 때의 사용시의 형상에 대하여 나타낸 도면이다. 표시 모듈(5031)은 천장(5030)과 힌지부(5032)를 통하여 일체로 장착되어 있고, 힌지부(5032)의 신축(伸縮)에 의해 승객은 표시 모듈(5031)의 시청이 가능하게 된다. 표시 모듈(5031)은 승객이 조작함으로써 정보를 표시하는 기능을 가진다.
또한, 본 실시형태에서, 이동체로서는 자동차 차체, 비행기 기체에 대하여 예시했지만 이것에 한정되지 않고, 자동 이륜차, 자동 사륜차(자동차, 버스 등을 포함함), 전철(모노레일, 철도 등을 포함함), 선박 등 다양한 것에 제공할 수 있다.
또한, 본 명세서 등에서는 어느 하나의 실시형태에서 설명하는 도면 또는 문장에서, 그 일부분을 추출하여, 발명의 일 양태를 구성하는 것은 가능하다. 따라서, 어느 부분을 설명하는 도면 또는 문장이 기재되어 있는 경우, 그 일부분의 도면 또는 문장을 추출한 내용도, 발명의 일 양태로서 개시되어 있는 것이고, 발명의 일 양태를 구성하는 것이 가능한 것으로 한다. 따라서, 예를 들면, 능동 소자(트랜지스터, 다이오드 등), 배선, 수동 소자(용량 소자, 저항 소자 등), 도전층, 절연층, 반도체층, 유기 재료, 무기 재료, 부품, 장치, 동작 방법, 제조 방법 등이 단수 또는 복수 기재된 도면 또는 문장에서, 그 일부분을 추출하여, 발명의 일 양태를 구성하는 것이 가능한 것으로 한다. 예를 들면, N개(N은 정수)의 회로 소자(트랜지스터, 용량 소자 등)를 가지고 구성되는 회로도로부터 M개(m은 정수이고, M＜N)의 회로 소자(트랜지스터, 용량 소자 등)를 추출하여 발명의 일 양태를 구성하는 것은 가능하다. 다른 예로서는, N개(N은 정수)의 층을 가지고 구성되는 단면도로부터 M개(M은 정수이고, M＜N)의 층을 추출하여 발명의 일 양태를 구성하는 것은 가능하다. 또 다른 예로서는 N개(N은 정수)의 요소를 가지고 구성되는 플로차트로부터, M개(M은 정수이고, M＜N)의 요소를 추출하여, 발명의 일 양태를 구성하는 것은 가능하다.
또한, 본 명세서 등에서는 어느 하나의 실시형태에서 설명하는 도면 또는 문장에서, 적어도 하나의 구체적인 예가 기재되는 경우, 그 구체적인 예의 상위 개념을 도출해내는 것은 당업자라면 용이하게 이해된다. 따라서, 어느 하나의 실시형태에서 설명하는 도면 또는 문장에서, 적어도 하나의 구체적인 예가 기재되는 경우, 그 구체적인 예의 상위 개념도, 발명의 일 양태로서 개시되어 있는 것이고, 발명의 일 양태를 구성하는 것이 가능하다.
또한, 본 명세서 등에서는 적어도 도면에 기재한 내용(도면 중의 일부이어도 좋음)은 발명의 일 양태로서 개시되어 있는 것이고, 발명의 일 양태를 구성하는 것이 가능하다. 따라서, 어느 내용에 대하여, 도면에 기재되어 있으면, 문장을 이용하여 설명하지 않아도, 그 내용은 발명의 일 양태로서 개시되어 있는 것이고, 발명의 일 양태를 구성하는 것이 가능하다. 마찬가지로, 도면의 일부를 추출한 도면에 대해서도, 발명의 일 양태로서 개시되어 있는 것이고, 발명의 일 양태를 구성하는 것이 가능하다.
또한, 본 실시형태에 나타내는 구성 등은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
[실시예 1]
본 실시예에서는 반도체층, 및 산화물 적층의 저항에 대하여, 도 55 및 도 56을 이용하여 설명한다.
처음에, 시료의 구조에 대하여 도 55를 이용하여 설명한다.
도 55(A)는 시료 1 내지 시료 4의 상면도이며, 일점 파선 A5-A6의 단면도를 도 55(B), 도 55(C), 도 55(D)에 나타낸다. 또한, 시료 1 내지 시료 4는 상면도가 동일하고, 단면의 적층 구조가 다르기 때문에, 단면도가 다르다. 시료 1의 단면도를 도 55(B)에, 시료 2의 단면도를 도 55(C)에, 시료 3 및 시료 4의 단면도를 도 55(D)에, 각각 나타낸다.
시료 1은 유리 기판(1901) 위에 절연층(1903)이 형성되고, 절연층(1903) 위에 절연층(1904)이 형성되고, 절연층(1904) 위에 반도체층(1905)이 형성된다. 또, 반도체층(1905)의 양단을 전극으로서 기능하는 도전층(1907, 1909)이 덮고, 반도체층(1905) 및 도전층(1907, 1909)을 절연층(1910, 1911)이 덮는다. 또한, 절연층(1910, 1911)에는 개구부(1913, 1915)가 형성되어 있고, 각각 이 개구부에서, 도전층(1907, 1909)이 노출되어 있다.
시료 2는 유리 기판(1901) 위에 절연층(1903)이 형성되고, 절연층(1903) 위에 절연층(1904)이 형성되고, 절연층(1904) 위에 반도체층(1905)이 형성된다. 또, 반도체층(1905)의 양단을 전극으로서 기능하는 도전층(1907, 1909)이 덮어, 반도체층(1905) 및 도전층(1907, 1909)을 절연층(1911)이 덮는다. 또한, 절연층(1911)에는 개구부(1917, 1919)가 형성되어 있고, 각각 이 개구부에서, 도전층(1907, 1909)이 노출되어 있다.
시료 3 및 시료 4는 유리 기판(1901) 위에 절연층(1903)이 형성되고, 절연층(1903) 위에 절연층(1904)이 형성되고, 절연층(1904) 위에 산화물 적층(1906)이 형성된다. 또, 산화물 적층(1906)의 양단을 전극으로서 기능하는 도전층(1907, 1909)이 덮고, 산화물 적층(1906) 및 도전층(1907, 1909)을 절연층(1911)이 덮는다. 또한, 절연층(1911)에는 개구부(1917, 1919)가 형성되어 있고, 각각 이 개구부에서, 도전층(1907, 1909)이 노출되어 있다.
이와 같이, 시료 1 내지 시료 4는 반도체층(1905), 또는 산화물 적층(1906) 위에 접하는 절연층의 구조가 다르다. 시료 1은 반도체층(1905)과 절연층(1910)이 접하고 있고, 시료 2는 반도체층(1905)과 절연층(1911)이 접하고 있고, 시료 3 및 시료 4는 산화물 적층(1906)과 절연층(1911)이 접하고 있다.
다음에, 각 시료의 제작 방법에 대하여 설명한다.
먼저, 시료 1의 제작 방법에 대하여 설명한다.
유리 기판(1901) 위에, 절연층(1903)으로서 PE-CVD법에 의해 두께 400 nm의 질화 실리콘막을 성막했다.
다음에, 절연층(1903) 위에, 절연층(1904)으로서 PE-CVD법에 의해 두께 50 nm의 산화 질화 실리콘막을 성막했다.
다음에, 절연층(1904) 위에, 반도체층(1905)으로서 금속 산화물 타겟(In：Ga：Zn = 1：1：1)을 이용하여 스퍼터링법에 의해 두께 35 nm의 IGZO막(In-Ga-Zn 산화물막(이하, IGZO막이라고도 함)을 성막했다. 그 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 행하여, 반도체층(1905)을 형성했다.
다음에, 절연층(1904) 및 반도체층(1905) 위에, 스퍼터링법에 의해 두께 50 nm의 텅스텐막, 두께 400 nm의 알루미늄막, 및 두께 100 nm의 티탄막을 순차로 적층한 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 행하여, 도전층(1907) 및 도전층(1909)을 형성했다.
다음에, 절연층(1904), 반도체층(1905), 도전층(1907), 및 도전층(1909) 위에, 절연층(1910)으로서 PE-CVD법에 의해 두께 450 nm의 산화 질화 실리콘막을 성막한 후, 350℃의 질소 및 산소의 혼합 분위기에서 1시간의 가열 처리를 행하였다.
다음에, 절연층(1910) 위에, 절연층(1911)으로서 PE-CVD법에 의해 두께 50 nm의 질화 실리콘막을 성막했다.
다음에, 절연층(1911) 위에, 포토리소그래피 공정에 의해 형성한 마스크를 제공한 후, 에칭 처리를 행하고, 절연층(1910), 및 절연층(1911)에 개구부(1913, 1915)를 형성했다.
이상의 공정에 의해 시료 1을 제작했다.
다음에, 시료 2의 제작 방법에 대하여 설명한다.
시료 1의 절연층(1903), 반도체층(1905), 도전층(1907), 및 도전층(1909) 위에, 절연층(1910)으로서 PE-CVD법에 의해 두께 450 nm의 산화 질화 실리콘막을 성막한 후, 350℃의 질소 및 산소의 혼합 분위기에서 1시간의 가열 처리를 행하였다. 그 후, 절연층(1910)의 제거를 행하였다.
다음에, 절연층(1904), 반도체층(1905), 도전층(1907), 및 도전층(1909) 위에, 절연층(1911)으로서 PE-CVD법에 의해 두께 50 nm의 질화 실리콘막을 성막했다.
다음에, 절연층(1911) 위에, 포토리소그래피 공정에 의해 형성한 마스크를 제공한 후, 에칭 처리를 행하고, 절연층(1911)에 개구부(1917, 1919)를 형성했다.
이상의 공정에 의해 시료 2를 제작했다.
다음에, 시료 3의 제작 방법에 대하여 설명한다.
시료 3은 시료 2의 반도체층(1905) 대신에, 산화물 적층(1906)을 이용했다. 산화물 적층(1906)으로서는 절연층(1904) 위에, 금속 산화물 타겟(In：Ga：Zn = 1：3：2)을 이용하여 스퍼터링법에 의해 두께 10 nm의 IGZO막을 성막하고, 계속하여 금속 산화물 타겟(In：Ga：Zn = 1：1：1)을 이용하여 스퍼터링법에 의해 두께 10 nm의 IGZO막을 성막하고, 계속하여 금속 산화물 타겟(In：Ga：Zn = 1：3：2)을 이용하여 스퍼터링법에 의해 두께 10 nm의 IGZO막을 성막했다. 그 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 행하여, 산화물 적층(1906)을 형성했다.
이상의 공정에 의해 시료 3을 제작했다.
다음에, 시료 4의 제작 방법에 대하여, 설명한다.
시료 4는 시료 2의 반도체층(1905) 대신에, 산화물 적층(1906)을 이용했다. 산화물 적층(1906)으로서는 절연층(1904) 위에, 금속 산화물 타겟(In：Ga：Zn = 1：3：2)을 이용하여 스퍼터링법에 의해 두께 20 nm의 IGZO막을 성막하고, 계속하여 금속 산화물 타겟(In：Ga：Zn = 1：1：1)을 이용하여 스퍼터링법에 의해 두께 15 nm의 IGZO막을 성막하고, 계속하여 금속 산화물 타겟(In：Ga：Zn = 1：3：2)을 이용하여 스퍼터링법에 의해 두께 10 nm의 IGZO막을 성막했다. 그 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 행하여, 분리된 산화물 적층(1906)을 형성했다.
이상의 공정에 의해 시료 4를 제작했다.
다음에, 시료 1 내지 시료 4에 형성된 반도체층(1905), 및 산화물 적층(1906)의 시트 저항을 측정했다. 시료 1에서는 개구부(1913) 및 개구부(1915)에 프로브를 접촉시켜, 반도체층(1905)의 시트 저항을 측정했다. 또, 시료 2 내지 시료 4에서는 개구부(1917) 및 개구부(1919)에 프로브를 접촉시켜, 반도체층(1905), 및 산화물 적층(1906)의 시트 저항을 측정했다. 또한, 시료 1 내지 시료 4의 반도체층(1905), 및 산화물 적층(1906)에서, 도전층(1907) 및 도전층(1909)이 대향하는 폭을 1 mm, 거리를 10μm로 했다. 또, 시료 1 내지 시료 4에서, 도전층(1907)을 접지 전위로 하고, 도전층(1909)에 1 V를 인가했다.
시료 1 내지 시료 4의 시트 저항을 도 56에 나타낸다.
시료 1의 시트 저항은 약 1×1011 Ω/sq였다. 또, 시료 2의 시트 저항은 2620 Ω/sq였다. 또, 시료의 3의 시트 저항은 4410 Ω/sq였다. 또, 시료 4의 시트 저항은 2930 Ω/sq였다.
이와 같이, 반도체층(1905), 및 산화물 적층(1906)에 접하는 절연층의 차이로 인하여, 반도체층(1905), 및 산화물 적층(1906)의 시트 저항은 다른 값을 나타낸다.
또한, 상술한 시료 1 내지 시료 4의 시트 저항을 저항율로 환산한 경우, 시료 1은 3.9×105 Ωcm, 시료 2는 9.3×10-3 Ωcm, 시료 3은 1.3×10-2 Ωcm, 시료 4는 1.3×10-2 Ωcm였다.
시료 1은 반도체층(1905) 위에 접하여 절연층(1910)으로서 이용하는 산화 질화 실리콘막이 형성되어 있고, 반도체층(1905)은 절연층(1911)으로서 이용하는 질화 실리콘막과 떨어져 형성되어 있다. 한편, 시료 2 내지 시료 4는 반도체층(1905), 및 산화물 적층(1906) 위에 접하여 절연층(1911)으로서 이용하는 질화 실리콘막이 형성되어 있다. 이와 같이, 반도체층(1905), 및 산화물 적층(1906)은 절연층(1911)으로서 이용하는 질화 실리콘막에 접하여 형성하면, 반도체층(1905), 및 산화물 적층(1906)에 결함, 대표적으로는 산소 결손이 형성됨과 동시에, 이 질화 실리콘막에 포함되는 수소가 반도체층(1905), 및 산화물 적층(1906)으로 이동 또는 확산되어 도전성이 향상된다.
예를 들면, 트랜지스터의 채널 형성 영역에 산화물 반도체층을 이용하는 경우, 시료 1에 나타낸 바와 같이, 산화물 반도체층에 접하여 산화 질화 실리콘막을 형성하는 구성이 바람직하다. 또한, 저항 소자, 또는 용량 소자의 전극에 이용하는 반도체층으로서는 시료 2 내지 시료 4에 나타낸 바와 같이, 산화물 반도체층 또는 산화물 적층에 접하여 질화 실리콘막을 형성하는 구성이 바람직하다. 이러한 구성을 이용하는 것에 의해, 트랜지스터의 채널 형성 영역에 이용하는 산화물 반도체층 또는 산화물 적층과, 저항 소자 또는 용량 소자의 전극에 이용하는 산화물 반도체층 또는 산화물 적층을 동일 공정으로 제작해도 산화물 반도체층, 및 산화물 적층의 저항율을 다르게 할 수 있다.
상술한 시료 1 내지 시료 4의 측정 결과로부터, 산화물 반도체층 또는 산화물 적층을, 저항 소자로서 이용하는 경우, 트랜지스터의 채널 형성 영역에 이용하는 산화물 반도체층 또는 산화물 적층보다 저항율이 낮으면 좋고, 바람직하게는 저항율이 1×10-3 Ωcm 이상 1×104 Ωcm 미만, 더욱 바람직하게는 저항율이 1×10-3 Ωcm 이상 1×10-1 Ωcm 미만이면 좋다.
본 실시예에 나타내는 구성은 다른 실시형태, 또는 실시예에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
[실시예 2]
본 실시예는 산화물 반도체층과, 산화물 반도체층 위에 형성된 절연층과의 불순물 분석에 대하여, 도 57을 이용하여 설명한다.
본 실시예에서는 불순물 분석용의 샘플로서 2 종류의 샘플(이하, 시료 5, 및 시료 6)을 제작했다.
먼저, 처음에 시료 5의 제작 방법을 이하에 나타낸다.
시료 5는 유리 기판 위에 IGZO막을 성막하고, 그 후 질화 실리콘막을 성막했다. 그 후, 질소 분위기 하에서 450℃, 1시간의 열처리를 행하고, 계속하여 질소와 산소의 혼합 가스 분위기(질소 = 80%, 산소 = 20%) 하에서 450℃, 1시간의 열처리를 행하였다.
또한, IGZO막의 성막 조건으로서는, 스퍼터링법으로 금속 산화물 타겟(In：Ga：Zn = 1：1：1)을 이용하여 Ar/O2 = 100/100 sccm(O2 = 50%), 압력 = 0.6 Pa, 성막 전력 = 5000 W, 기판 온도 = 170℃의 조건으로 100 nm 두께의 IGZO막을 성막했다.
또, 질화 실리콘막의 성막 조건으로서는, PE-CVD법으로 SiH4/N2/NH3 = 50/5000/100 sccm, 압력 = 100 Pa, 성막 전력 = 1000 W, 기판 온도 = 220℃의 조건으로 100 nm의 두께의 질화 실리콘막을 성막했다.
다음에, 시료 6의 제작 방법을 이하에 나타낸다.
유리 기판 위에 IGZO막을 성막하고, 그 후 산화 질화 실리콘막과 질화 실리콘막과의 적층막을 성막했다. 그 후, 질소 분위기 하에서 450℃, 1시간의 열처리를 행하고, 계속하여 질소와 산소의 혼합 가스 분위기(질소 = 80%, 산소 = 20%) 하에서 450℃, 1시간의 열처리를 행하였다.
또한, IGZO막의 성막 조건, 및 질화 실리콘막의 성막 조건으로서는 시료 5와 같은 조건을 이용했다. 또, 산화 질화 실리콘막의 성막 조건으로서는 PE-CVD법으로, SiH4/N2O = 30/4000 sccm, 압력 = 40 Pa, 성막 전력 = 150 W, 기판 온도 = 220℃의 조건으로 50 nm의 두께의 산화 질화 실리콘막을 성막하고, 그 후, PECVD법으로, SiH4/N2O = 160/4000 sccm, 압력 = 200 Pa, 성막 전력 = 1500 W, 기판 온도 = 220℃의 조건으로 400 nm의 두께의 산화 질화 실리콘막을 성막했다.
시료 5 및 시료 6의 불순물 분석 결과를 도 57에 나타낸다.
또한, 불순물 분석으로서는 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)을 이용하여, 도 57에 나타내는 화살표 방향으로부터 분석을 행하였다. 즉, 유리 기판측으로부터의 측정이다.
또, 도 57(A)은 시료 5의 측정에 의해 얻어진 수소(H)의 농도 프로파일이다. 도 57(B)은 시료 6의 측정에 의해 얻어진 수소(H)의 농도 프로파일이다.
도 57(A)로부터 IGZO막 중의 수소(H) 농도는 1.0×1020 atoms/cm3인 것을 알 수 있다. 또, 질화 실리콘막 중의 수소(H) 농도는 1.0×1023 atoms/cm3인 것을 알 수 있다. 또, 도 57(B)로부터 IGZO막 중의 수소(H) 농도는 5.0×1019 atoms/cm3인 것을 알 수 있다. 또, 산화 질화 실리콘막 중의 수소(H) 농도는 3.0×1021 atoms/cm3인 것을 알 수 있다.
또한, SIMS 분석은 그 측정 원리상, 시료 표면 근방이나, 재질이 다른 막과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 곤란하다는 것이 알려져 있다. 따라서, 막 중에서의 수소(H)의 두께 방향의 분포를, SIMS로 분석하는 경우, 대상이 되는 막이 존재하는 범위에서, 극단적인 변동이 없고, 거의 일정한 강도가 얻어지는 영역에서의 평균값을 채용한다.
이와 같이, IGZO막에 접하는 절연층의 구성을 바꿈으로써, IGZO막 중의 수소(H) 농도에 차이가 확인되었다.
예를 들면, 트랜지스터의 채널 형성 영역에 상술한 IGZO막을 이용하는 경우, 시료 6에 나타낸 바와 같이, IGZO막에 접하여 산화 질화 실리콘막을 형성하는 구성이 바람직하다. 또, 저항 소자, 또는 용량 소자의 전극에 이용하는 반도체층으로서는 시료 5에 나타낸 바와 같이, IGZO막에 접하여 질화 실리콘막을 형성하는 구성이 바람직하다. 이러한 구성을 이용하는 것에 의해, 트랜지스터의 채널 형성 영역에 이용하는 IGZO막과, 저항 소자, 또는 용량 소자의 전극에 이용하는 IGZO막을 동일 공정으로 제작해도 IGZO막 중의 수소 농도를 다르게 할 수 있다.
본 실시예에 나타내는 구성은 다른 실시형태, 또는 실시예에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
[실시예 3]
본 실시예에서는 산화물 반도체막 및 산화물 적층의 결함량에 대하여, 도 58 및 도 59를 이용하여 설명한다.
처음에, 각 시료의 구조에 대하여 설명한다.
시료 7은 석영 기판 위에 형성된 두께 35 nm의 산화물 반도체막과, 산화물 반도체막 위에 형성된 두께 100 nm의 질화 절연막을 가진다.
시료 8 및 시료 9는 석영 기판 위에 형성된 두께 30 nm의 산화물 적층과, 산화물 적층 위에 형성된 두께 100 nm의 질화 절연막을 가진다. 또한, 시료 8의 산화물 적층은 두께 10 nm의 제 1 산화물막, 두께 10 nm의 산화물 반도체막, 및 두께 10 nm의 제 2 산화물막이 순차로 적층되어 있다. 또, 시료 9는 두께 20 nm의 제 1 산화물막, 두께 15 nm의 산화물 반도체막, 및 두께 10 nm의 제 2 산화물막이 순차로 적층되어 있다. 시료 8 및 시료 9는 시료 7과 비교하여, 산화물 반도체막 대신에 산화물 적층을 가지는 점이 다르다.
시료 10은 석영 기판 위에 형성된 두께 100 nm의 산화물 반도체막과, 산화물 반도체막 위에 형성된 두께 250 nm의 산화 절연막과, 산화 절연막 위에 형성된 두께 100 nm의 질화 절연막을 가진다. 시료 10은 시료 7 내지 시료 9와 비교하여 산화물 반도체막이 질화 절연막과 접하지 않고, 산화 절연막과 접하고 있는 점이 다르다.
다음에, 각 시료의 제작 방법에 대하여 설명한다.
처음에, 시료 7의 제작 방법에 대하여 설명한다.
석영 기판 위에, 산화물 반도체막으로서 두께 35 nm의 IGZO막을 성막했다. IGZO막의 성막 조건으로서는, 스퍼터링법으로 금속 산화물 타겟(In：Ga：Zn = 1：1：1)을 이용하여, Ar/O2 = 100 sccm/100 sccm(O2 = 50%), 압력 = 0.6 Pa, 성막 전력 = 5000 W, 기판 온도 = 170℃의 조건을 이용했다.
다음에, 제 1 가열 처리로서, 450℃의 질소 분위기에서 1시간의 가열 처리를 행한 후, 450℃의 질소와 산소의 혼합 가스 분위기(질소 = 80%, 산소 = 20%)에서 1시간의 가열 처리를 행하였다.
다음에, 산화물 반도체막 위에, 질화 절연막으로서 두께 100 nm의 질화 실리콘막을 성막했다. 질화 실리콘막의 성막 조건으로서는, PE-CVD법으로 SiH4/N2/NH3 = 50/5000/100 sccm, 압력 = 100 Pa, 성막 전력 = 1000 W, 기판 온도 = 350℃의 조건을 이용했다.
다음에, 제 2 가열 처리로서 250℃의 질소 분위기에서 1시간의 가열 처리를 행하였다.
이상의 공정에 의해 시료 7을 제작했다.
다음에, 시료 8의 제작 방법에 대하여 설명한다.
시료 8은 시료 7의 산화물 반도체막 대신에, 산화물 적층을 형성했다. 산화물 적층으로서는 석영 기판 위에, 스퍼터링법으로, 금속 산화물 타겟(In：Ga：Zn = 1：3：2)을 이용하여, Ar/O2 = 180/20 sccm(O2 = 10%), 압력 = 0.6 Pa, 성막 전력 = 5000 W, 기판 온도 = 25℃의 조건으로 두께 10 nm의 제 1 산화물막을 성막했다. 다음에, 스퍼터링법으로, 금속 산화물 타겟(In：Ga：Zn = 1：1：1)을 이용하여, Ar/O2 = 100/100 sccm(O2 = 50%), 압력 = 0.6 Pa, 성막 전력 = 5000 W, 기판 온도 = 170℃의 조건으로 두께 10 nm의 산화물 반도체막을 성막했다. 다음에, 스퍼터링법으로, 금속 산화물 타겟(In：Ga：Zn = 1：3：2)을 이용하여, Ar/O2 = 180/20 sccm(O2 = 10%), 압력 = 0.6 Pa, 성막 전력 = 5000 W, 기판 온도 = 25℃의 조건으로 두께 10 nm의 제 2 산화물막을 성막했다.
그 외의 공정은 시료 7과 같다. 이상의 공정에 의해 시료 8을 형성했다.
다음에, 시료 9의 제작 방법에 대하여 설명한다.
시료 9는 시료 7의 산화물 반도체막 대신에, 산화물 적층을 형성했다. 산화물 적층으로서는, 석영 기판 위에 시료 8에 나타내는 제 1 산화물막과 같은 조건을 이용하여, 두께 20 nm의 제 1 산화물막을 성막했다. 다음에, 스퍼터링법으로, 시료 8에 나타내는 산화물 반도체막과 같은 조건을 이용하여, 두께 15 nm의 산화물 반도체막을 성막했다. 다음에, 시료 8에 나타내는 제 2 산화물막과 같은 조건을 이용하여, 두께 10 nm의 제 2 산화물막을 성막했다.
그 외의 공정은 시료 7과 같다. 이상의 공정에 의해 시료 9를 형성했다.
다음에, 시료 10의 제작 방법에 대하여 설명한다.
시료 10은 시료 7과 같은 조건을 이용하여 석영 기판 위에 두께 100 nm의 산화물 반도체막을 형성했다.
다음에, 시료 7과 같은 조건을 이용하여, 제 1 가열 처리를 행하였다.
다음에, 산화물 반도체막 위에, 산화 절연막으로서 두께 50 nm의 제 1 산화 질화 실리콘막 및 두께 200 nm의 제 2 산화 질화 실리콘막을 형성했다. 여기에서는 PE-CVD법으로, SiH4/N2O = 30/4000 sccm, 압력 = 40 Pa, 성막 전력 = 150 W, 기판 온도 = 220℃의 조건으로 50 nm의 두께의 제 1 산화 질화 실리콘막을 성막하고, 그 후, PE-CVD법으로, SiH4/N2O = 160/4000 sccm, 압력 = 200 Pa, 성막 전력 = 1500 W, 기판 온도 = 220℃의 조건으로 200 nm의 두께의 제 2 산화 질화 실리콘막을 성막했다. 또한, 제 2 산화 질화 실리콘막은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 막이다.
다음에, 시료 7과 같은 조건을 이용하여, 산화 절연막 위에 두께 100 nm의 질화 실리콘막을 형성했다.
다음에, 시료 7과 같은 조건을 이용하여, 제 2 가열 처리를 행하였다.
이상의 공정에 의해 시료 10을 형성했다.
다음에, 시료 7 내지 시료 10에 대하여 ESR 측정을 행하였다. ESR 측정은 소정의 온도로, 마이크로파의 흡수가 일어나는 자장의 값(H0)으로부터, 식 g = hv/βH0를 이용하여 g값이라는 파라미터가 얻어진다. 또한, v는 마이크로파의 주파수이다. h는 플랑크 상수(Planck constant)이며, β는 보어 자자(Bohr magneton)이며, 모두 상수이다.
여기에서는 하기 조건으로 ESR 측정을 행하였다. 측정 온도를 실온(25℃)으로 하고, 8.92 GHz의 고주파 전력(마이크로파 파워)을 20 mW로 하고, 자장의 방향은 제작한 시료의 막 표면과 평행하게 했다.
시료 7 내지 시료 9에 포함되는 산화물 반도체막 및 산화물 적층을 ESR 측정하여 얻어진 일차 미분 곡선을 도 58에 나타낸다. 도 58(A)은 시료 7의 측정 결과이며, 도 58(B)은 시료 8의 측정 결과이며, 도 58(C)은 시료 9의 측정 결과이다.
시료 10에 포함되는 산화물 반도체막을 ESR 측정하여 얻어진 일차 미분 곡선을 도 59에 나타낸다.
도 58(A) 내지 도 58(C)에서, 시료 7은 g값이 1.93에서, 산화물 반도체막 중의 결함에 기인하는 대칭성을 가지는 신호가 검출되었다. 시료 8 및 시료 9는 g값이 1.95에서 산화물 적층 중의 결함에 기인하는 대칭성을 가지는 신호가 검출되었다. 시료 7에서의 g값이 1.93인 스핀 밀도는 2.5×1019 spins/cm3이고, 시료 8에서의 g값이 1.93 및 1.95의 스핀 밀도의 총합은 1.6×1019 spins/cm3이며, 시료 9에서의 g값이 1.93 및 1.95인 스핀 밀도의 총합은 2.3×1019 spins/cm3였다. 즉, 산화물 반도체막 및 산화물 적층에는 결함이 포함되는 것을 알 수 있다. 또한, 산화물 반도체막 및 산화물 적층의 결함의 일례로서는 산소 결손이 있다.
도 59에서, 시료 10은 시료 7 내지 시료 9와 비교하여, 산화물 반도체막의 두께가 두꺼움에도 불구하고, 결함에 기인하는 대칭성을 가지는 신호가 검출되지 않고, 즉, 검출 하한 이하(여기에서는 검출 하한을 3.7×1016 spins/cm3로 함)였다. 이것으로부터, 산화물 반도체막에 포함되는 결함량을 검출할 수 없다는 것을 알 수 있다.
산화물 반도체막 또는 산화물 적층에 질화 절연막, 여기에서는 PE-CVD로 형성된 질화 실리콘막이 접하면, 산화물 반도체막 또는 산화물 적층에 결함, 대표적으로는 산소 결손이 형성되는 것을 알 수 있다. 한편, 산화물 반도체막에 산화 절연막, 여기에서는 산화 질화 실리콘막을 형성하면, 산화 질화 실리콘막에 포함되는 과잉 산소, 즉 화학량론적 조성을 만족시키는 산소보다 많은 산소가 산화물 반도체막으로 확산되어, 산화물 반도체막 중의 결함이 증가하지 않는다.
이상으로부터, 시료 7 내지 시료 9에 나타낸 바와 같이, 질화 절연막에 접하는 산화물 반도체막 또는 산화물 적층은 결함, 대표적으로는 산소 결손량이 많고, 도전성이 높기 때문에, 저항 소자 또는 용량 소자의 전극으로서 이용할 수 있다. 한편, 시료 10에 나타낸 바와 같이, 산화 절연막에 접하는 산화물 반도체막 또는 산화물 적층은 산소 결손량이 적고, 도전성이 낮기 때문에, 트랜지스터의 채널 형성 영역으로서 이용할 수 있다.
102：화소부
104：구동 회로부
104a：게이트 드라이버
104b：소스 드라이버
106：보호 회로부
106_1：보호 회로부
106_2：보호 회로부
106_3：보호 회로부
106_4：보호 회로부
107：단자부
108：화소 회로부
110：배선
111：화소 회로
112：배선
114：저항 소자
116：트랜지스터
131_1：트랜지스터
131_2：트랜지스터
131_3：트랜지스터
133_1：용량 소자
133_2：용량 소자
134：트랜지스터
135：발광 소자
151：트랜지스터
152：트랜지스터
153：트랜지스터
154：트랜지스터
155：트랜지스터
155A：트랜지스터
155B：트랜지스터
156：트랜지스터
156A：트랜지스터
156B：트랜지스터
157：트랜지스터
157A：트랜지스터
157B：트랜지스터
158：트랜지스터
158A：트랜지스터
158B：트랜지스터
159：트랜지스터
160：트랜지스터
161：트랜지스터
162：트랜지스터
163：트랜지스터
164：트랜지스터
165：트랜지스터
166：트랜지스터
171：저항 소자
172：저항 소자
173：저항 소자
174：저항 소자
174A：저항 소자
174B：저항 소자
175：저항 소자
175A：저항 소자
175B：저항 소자
176：저항 소자
177：저항 소자
178：저항 소자
179：저항 소자
180：저항 소자
181：배선
182：배선
183：배선
184：배선
185：배선
186：배선
187：배선
188：배선
189：배선
190：배선
191：배선
199：저항 소자
202：기판
205：절연층
206：절연층
208：반도체층
209：개구부
210a：도전층
210b：도전층
212：절연층
214：절연층
302：기판
304a：도전층
304b：도전층
304c：도전층
304d：도전층
304f：도전층
305：절연층
306：절연층
307：반도체층
308：산화물 적층
308a：반도체층
308b：반도체층
308c：반도체층
308d：반도체층
309：도전층
310a：도전층
310b：도전층
310c：도전층
310d：도전층
310e：도전층
310f：도전층
310g：도전층
311：절연층
312：절연층
313：절연층
314：절연층
315：도전층
316a：도전층
316b：도전층
316c：도전층
318：배향막
320：액정층
322：액정 소자
324：절연층
342：기판
344：차광층
346：유색층
348：절연층
350：도전층
352：배향막
362：개구부
363：개구부
364a：개구부
364b：개구부
364c：개구부
372：개구부
372a：개구부
372b：개구부
372c：개구부
372d：개구부
372e：개구부
374a：개구부
374b：개구부
374c：개구부
374d：개구부
374e：개구부
376a：개구부
376b：개구부
380：산화물 적층
380a：산화물 반도체층
380b：산화물층
382：n형 영역
382a：개구부
382b：개구부
382c：개구부
384a：개구부
384b：개구부
384c：개구부
1901：유리 기판
1903：절연층
1904：절연층
1905：반도체층
1906：산화물 적층
1907：도전층
1909：도전층
1910：절연층
1911：절연층
1913：개구부
1915：개구부
1917：개구부
1919：개구부
2000：장치
2100：기판
2101：로드실
2102：언로드실
2111：성막실
2112：성막실
2113：성막실
2114：성막실
2121：가열실
2122：가열실
2123：가열실
2141：기판 지지부
2143：이동 수단
2150：성막실
2151：타겟
2153：방착판
2155：기판 가열 수단
2157：압력 조정 수단
2159：가스 도입 수단
2161：게이트 밸브
2170：가열실
2171：히터
2173：보호판
4500：터치 센서
4510：도전층
4510a：도전층
4510b：도전층
4510c：도전층
4520：도전층
4540：용량
4710：전극
4810：절연층
4820：절연층
4910：기판
4920：기판
5000：하우징
5001：표시부
5002：표시부
5003：스피커
5004：LED 램프
5005：조작 키
5006：접속 단자
5007：센서
5008：마이크로폰
5009：스위치
5010：적외선 포트
5011：기록 매체 판독부
5012：지지부
5013：이어폰
5014：안테나
5015：셔터 버튼
5016：수상부
5017：충전기
5018：지지대
5019：외부 접속 포트
5020：포인팅 디바이스
5021：리더/라이터
5022：하우징
5023：표시부
5024：리모콘 장치
5025：스피커
5026：표시 모듈
5027：유닛 배스
5028：표시 모듈
5029：차체
5030：천장
5031：표시 모듈
5032：힌지부
8000：표시 모듈
8001：상부 커버
8002：하부 커버
8003：FPC
8004：터치 패널 셀
8005：FPC
8006：표시 패널 셀
8007：백 라이트 유닛
8008：광원
8009：프레임
8010：프린트 기판
8011：배터리
104：구동 회로부
104a：게이트 드라이버
104b：소스 드라이버
106：보호 회로부
106_1：보호 회로부
106_2：보호 회로부
106_3：보호 회로부
106_4：보호 회로부
107：단자부
108：화소 회로부
110：배선
111：화소 회로
112：배선
114：저항 소자
116：트랜지스터
131_1：트랜지스터
131_2：트랜지스터
131_3：트랜지스터
133_1：용량 소자
133_2：용량 소자
134：트랜지스터
135：발광 소자
151：트랜지스터
152：트랜지스터
153：트랜지스터
154：트랜지스터
155：트랜지스터
155A：트랜지스터
155B：트랜지스터
156：트랜지스터
156A：트랜지스터
156B：트랜지스터
157：트랜지스터
157A：트랜지스터
157B：트랜지스터
158：트랜지스터
158A：트랜지스터
158B：트랜지스터
159：트랜지스터
160：트랜지스터
161：트랜지스터
162：트랜지스터
163：트랜지스터
164：트랜지스터
165：트랜지스터
166：트랜지스터
171：저항 소자
172：저항 소자
173：저항 소자
174：저항 소자
174A：저항 소자
174B：저항 소자
175：저항 소자
175A：저항 소자
175B：저항 소자
176：저항 소자
177：저항 소자
178：저항 소자
179：저항 소자
180：저항 소자
181：배선
182：배선
183：배선
184：배선
185：배선
186：배선
187：배선
188：배선
189：배선
190：배선
191：배선
199：저항 소자
202：기판
205：절연층
206：절연층
208：반도체층
209：개구부
210a：도전층
210b：도전층
212：절연층
214：절연층
302：기판
304a：도전층
304b：도전층
304c：도전층
304d：도전층
304f：도전층
305：절연층
306：절연층
307：반도체층
308：산화물 적층
308a：반도체층
308b：반도체층
308c：반도체층
308d：반도체층
309：도전층
310a：도전층
310b：도전층
310c：도전층
310d：도전층
310e：도전층
310f：도전층
310g：도전층
311：절연층
312：절연층
313：절연층
314：절연층
315：도전층
316a：도전층
316b：도전층
316c：도전층
318：배향막
320：액정층
322：액정 소자
324：절연층
342：기판
344：차광층
346：유색층
348：절연층
350：도전층
352：배향막
362：개구부
363：개구부
364a：개구부
364b：개구부
364c：개구부
372：개구부
372a：개구부
372b：개구부
372c：개구부
372d：개구부
372e：개구부
374a：개구부
374b：개구부
374c：개구부
374d：개구부
374e：개구부
376a：개구부
376b：개구부
380：산화물 적층
380a：산화물 반도체층
380b：산화물층
382：n형 영역
382a：개구부
382b：개구부
382c：개구부
384a：개구부
384b：개구부
384c：개구부
1901：유리 기판
1903：절연층
1904：절연층
1905：반도체층
1906：산화물 적층
1907：도전층
1909：도전층
1910：절연층
1911：절연층
1913：개구부
1915：개구부
1917：개구부
1919：개구부
2000：장치
2100：기판
2101：로드실
2102：언로드실
2111：성막실
2112：성막실
2113：성막실
2114：성막실
2121：가열실
2122：가열실
2123：가열실
2141：기판 지지부
2143：이동 수단
2150：성막실
2151：타겟
2153：방착판
2155：기판 가열 수단
2157：압력 조정 수단
2159：가스 도입 수단
2161：게이트 밸브
2170：가열실
2171：히터
2173：보호판
4500：터치 센서
4510：도전층
4510a：도전층
4510b：도전층
4510c：도전층
4520：도전층
4540：용량
4710：전극
4810：절연층
4820：절연층
4910：기판
4920：기판
5000：하우징
5001：표시부
5002：표시부
5003：스피커
5004：LED 램프
5005：조작 키
5006：접속 단자
5007：센서
5008：마이크로폰
5009：스위치
5010：적외선 포트
5011：기록 매체 판독부
5012：지지부
5013：이어폰
5014：안테나
5015：셔터 버튼
5016：수상부
5017：충전기
5018：지지대
5019：외부 접속 포트
5020：포인팅 디바이스
5021：리더/라이터
5022：하우징
5023：표시부
5024：리모콘 장치
5025：스피커
5026：표시 모듈
5027：유닛 배스
5028：표시 모듈
5029：차체
5030：천장
5031：표시 모듈
5032：힌지부
8000：표시 모듈
8001：상부 커버
8002：하부 커버
8003：FPC
8004：터치 패널 셀
8005：FPC
8006：표시 패널 셀
8007：백 라이트 유닛
8008：광원
8009：프레임
8010：프린트 기판
8011：배터리
Claims (3)
- 반도체 장치로서,
트랜지스터를 포함하는 화소부;
게이트선을 통하여 상기 화소부에 전기적으로 접속된 게이트 드라이버; 및
상기 게이트선과 전원선 사이에 전기적으로 접속된 저항 소자를 포함하고,
상기 트랜지스터는 인듐, 갈륨, 및 아연을 포함하는 제 1 산화물층을 포함하고, 상기 제 1 산화물층은 채널 형성 영역을 포함하고,
상기 저항 소자는 인듐, 갈륨, 및 아연을 포함하는 제 2 산화물층을 포함하고,
빔 직경이 1 nmφ 이상 10 nmφ 이하인 상기 제 1 산화물층의 전자선 회절 패턴에서, 복수의 스폿이 원주 형상으로 분포된, 반도체 장치. - 반도체 장치로서,
트랜지스터를 포함하는 화소부;
게이트선을 통하여 상기 화소부에 전기적으로 접속된 게이트 드라이버; 및
상기 게이트선과 전원선 사이에 전기적으로 접속된 저항 소자를 포함하고,
상기 트랜지스터는 인듐, 갈륨, 및 아연을 포함하는 제 1 산화물층을 포함하고, 상기 제 1 산화물층은 채널 형성 영역을 포함하고,
상기 저항 소자는 인듐, 갈륨, 및 아연을 포함하는 제 2 산화물층 및 상기 제 2 산화물층에 전기적으로 접속된 도전층을 포함하고,
상기 저항 소자의 상기 도전층 및 상기 트랜지스터의 전극은 동일 층으로 형성되고,
빔 직경이 1 nmφ 이상 10 nmφ 이하인 상기 제 1 산화물층의 전자선 회절 패턴에서, 복수의 스폿이 원주 형상으로 분포된, 반도체 장치. - 반도체 장치로서,
트랜지스터를 포함하는 화소부;
게이트선을 통하여 상기 화소부에 전기적으로 접속된 게이트 드라이버; 및
상기 게이트선과 전원선 사이에 전기적으로 접속된 저항 소자를 포함하고,
상기 트랜지스터는:
인듐, 갈륨, 및 아연을 포함하고, 채널 형성 영역을 포함하는 제 1 산화물층; 및
상기 제 1 산화물층의 상면 위에 있고 상기 제 1 산화물층의 상기 상면과 접촉하며, 소스 전극 및 드레인 전극 중 한쪽인 전극을 포함하고,
상기 저항 소자는:
인듐, 갈륨, 및 아연을 포함하는 제 2 산화물층;
상기 제 2 산화물층의 상면 위에 있고 상기 제 2 산화물층의 상기 상면과 접촉하는 제 1 도전층; 및
상기 제 2 산화물층의 상기 상면 위에 있고 상기 제 2 산화물층의 상기 상면과 접촉하는 제 2 도전층을 포함하고,
상기 제 1 도전층 및 상기 제 2 도전층의 각각은 상기 전극과 동일 재료를 포함하고,
빔 직경이 1 nmφ 이상 10 nmφ 이하인 상기 제 1 산화물층의 전자선 회절 패턴에서, 복수의 스폿이 원주 형상으로 분포된, 반도체 장치.
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