KR100787464B1 - 박막 트랜지스터, 및 그 제조방법 - Google Patents

박막 트랜지스터, 및 그 제조방법 Download PDF

Info

Publication number
KR100787464B1
KR100787464B1 KR1020070002172A KR20070002172A KR100787464B1 KR 100787464 B1 KR100787464 B1 KR 100787464B1 KR 1020070002172 A KR1020070002172 A KR 1020070002172A KR 20070002172 A KR20070002172 A KR 20070002172A KR 100787464 B1 KR100787464 B1 KR 100787464B1
Authority
KR
South Korea
Prior art keywords
active layer
region
source
electrode
drain
Prior art date
Application number
KR1020070002172A
Other languages
English (en)
Inventor
정재경
신현수
모연곤
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020070002172A priority Critical patent/KR100787464B1/ko
Priority to US11/763,373 priority patent/US8698215B2/en
Application granted granted Critical
Publication of KR100787464B1 publication Critical patent/KR100787464B1/ko
Priority to US14/168,967 priority patent/US20140145188A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure

Abstract

본 발명은 소스 전극 및 드레인 전극과 반도체층 사이의 오믹 콘택을 이루면서도,플라스틱 기판에 적용할 수 있는 박막 트랜지스터 및 그 제조방법을 제공하는 것을 목적으로 한 것으로, 이를 위해, 기판과, 상기 기판 상에 ZnO, InZnO, ZnSnO 또는 ZnInGaO로 형성되고, 채널영역, 소스 영역 및 드레인 영역을 갖는 활성층과, 상기 활성층에 절연된 게이트 전극과, 상기 게이트 전극에 절연되고, 상기 소스 영역 및 드레인 영역에 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 포함하고, 상기 활성층의 소스 영역 및 드레인 영역은 수소를 포함하는 박막 트랜지스터 및 그 제조방법을 제공한다.

Description

박막 트랜지스터, 및 그 제조방법{Transparent thin film transistor, and method of manufacturing the same}
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 개략적으로 도시하는 단면도들이다.
도 2a 내지 도 2h는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 제조방법을 개략적으로 도시하는 단면도들이다.
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로서, 더 상세하게는 소스 전극 및 드레인 전극과 활성층 사이의 오믹 컨택을 이룰 수 있는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
박막 트랜지스터는 활성층으로서 반도체재를 이용한 박막 트랜지스터로서, 최근 유기 발광 디스플레이 장치 등과 같은 평판 디스플레이 장치의 화소 영역 등에 구비되어 광이 박막 트랜지스터를 통과하여 외부로 취출되는 구조에 사용하기 위한 연구가 활발히 진행되고 있다.
통상적으로 박막 트랜지스터의 소스 전극 및 드레인 전극과 반도체층과의 컨 택 특성은 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 따라서 종래의 실리콘 반도체층을 활성층으로 사용한 실리콘 박막 트랜지스터의 경우에는 실리콘 반도체층을 도핑함으로써 소스 전극 및 드레인 전극과 실리콘 반도체층 사이의 컨택 특성을 향상시켜 결과적으로 실리콘 박막 트랜지스터 자체의 특성 향상을 시도하였다.
한편 최근 평판 디스플레이 장치에 있어서 광이 디스플레이부에 구비된 박막 트랜지스터를 통과하여 외부로 취출되는 구조를 적용하기 위하여 반도체재를 활성층으로 이용하는 박막 트랜지스터에 관한 연구가 활발히 진행되고 있는데, 이러한 박막 트랜지스터에 있어서도 소스 전극 및 드레인 전극과 활성층 사이의 컨택 특성을 향상시키는 것이 중요한 과제이다.
반도체재로 주목받고 있는 산화물 반도체의 경우, 산화물 반도체와 소스 및 드레인 전극의 10-5 Ω㎠ 이하의 저저항 오믹(ohmic) 콘택 형성이 필수적이다. 이를 위해 기존 실리콘 도핑의 경우와 같이 Ga 및 Al 과 같은 도펀트를 이온주입공정으로 적용할 수도 있으나, 이 경우 액티베이션(activation) 공정의 온도가 500℃ 이상으로 높기 때문에, 플렉시블 소자를 구현하기 위한 플라스틱 기판을 사용하는 경우에는 적용될 수 없는 한계가 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 소스 전극 및 드레인 전극과 반도체층 사이의 오믹 콘택을 이루면서도, 플라스틱 기판에 적용할 수 있는 박막 트랜지스터 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은, 기판과, 상기 기판 상에 ZnO, InZnO, ZnSnO 또는 ZnInGaO로 형성되고, 채널영역, 소스 영역 및 드레인 영역을 갖는 활성층과, 상기 활성층에 절연된 게이트 전극과, 상기 게이트 전극에 절연되고, 상기 소스 영역 및 드레인 영역에 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 포함하고, 상기 활성층의 소스 영역 및 드레인 영역은 수소를 포함하는 박막 트랜지스터를 제공한다.
상기 활성층의 소스 영역 및 드레인 영역의 수소 농도는 1018/㎤ 이상 1021/㎤ 이하일 수 있다.
본 발명은, 또한, 기판과, 상기 기판 상에 형성된 게이트 전극과, 상기 게이트 전극에 절연되고, ZnO, InZnO, ZnSnO 또는 ZnInGaO로 형성되며, 채널영역, 소스 영역 및 드레인 영역을 갖는 활성층과, 상기 게이트 전극에 절연되고, 상기 소스 영역 및 드레인 영역에 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 포함하고, 상기 활성층의 소스 영역 및 드레인 영역은 수소를 포함하는 박막 트랜지스터를 제공한다.
상기 활성층의 소스 영역 및 드레인 영역의 수소 농도는 1018/㎤ 이상 1021/㎤ 이하일 수 있다.
본 발명은, 기판 상에 ZnO, InZnO, ZnSnO 또는 ZnInGaO로 채널영역, 소스 영역 및 드레인 영역을 갖는 활성층을 형성하는 단계와, 상기 활성층을 덮도록 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 절연막 상에 수소 이온을 임플란트해, 상기 소스 영역 및 드레인 영역에 수소를 주입하는 단계와, 상기 활성층의 상기 소스 영역 및 드레인 영역에 전기적으로 연결된 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공한다.
상기 수소 이온의 임플란트 시, 상기 수소 도우즈의 양은 1e16/㎠ 이상 1e18/㎠ 이하일 수 있다.
상기 수소 이온의 임플란트 시, 상기 수소 이온 주입 에너지는 50keV 이상 150keV 이하일 수 있다.
상기 수소 이온의 임플란트 이후에, 상기 활성층의 열처리 단계를 더 포함할 수 있다.
기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 ZnO, InZnO, ZnSnO 또는 ZnInGaO로 채널영역, 소스 영역 및 드레인 영역을 갖는 활성층을 형성하는 단계와, 상기 활성층을 덮도록 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 수소 이온을 임플란트해, 상기 소스 영역 및 드레인 영역에 수소를 주입하는 단계와, 상기 활성층의 상기 소스 영역 및 드레인 영역에 전기적으로 연결된 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공한다.
상기 수소 이온의 임플란트 시, 상기 수소 도우즈의 양은 1e16/㎠ 이상 1e18/㎠ 이하일 수 있다.
상기 수소 이온의 임플란트 시, 상기 수소 이온 주입 에너지는 50keV 이상 150keV 이하일 수 있다.
상기 수소 이온의 임플란트 이후에, 상기 활성층의 열처리 단계를 더 포함할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 개략적으로 도시하는 단면도들이다.
먼저 도 1a에 도시된 것과 같이 상면에 버퍼층(11)이 형성된 기판(10) 상에 활성층(12)을 형성한다.
기판(10)으로는 글라스재 기판뿐만 아니라 아크릴과 같은 다양한 플라스틱재 기판을 사용할 수도 있다. 상기 기판(10) 상에 박막 트랜지스터를 형성하고 그 상부에 디스플레이 소자를 형성한 후 박막 트랜지스터를 통하여 외부로 광이 취출되도록 할 경우에는 한 기판을 이용할 수도 있다. 물론, 기판(10) 상에 박막 트랜지스터를 형성하고 그 상부에 디스플레이 소자를 형성한 후 기판(10)으로 금속과 같 은 반사성 기판을 이용할 수도 있는데, 이 경우에는 디스플레이 소자와 기판 사이에서 광이 박막 트랜지스터를 통과하여 광공진이 일어나도록 할 수도 있는 등 다양한 목적을 위한 다양한 변형이 가능하다.
상기 버퍼층(11) 상에 패터닝된 활성층(12)을 형성한다. 이러한 활성층(12)은 반도체재인 산화물로 형성될 수 있는데, 구체적으로는 ZnO, InZnO, ZnSnO 또는 ZnInGaO와 같은 ZnO를 포함하는 물질로 형성될 수 있다. 물론 본 발명이 이에 한정되는 것은 아니며, 이 외의 반도체 특성을 갖는 다양한 물질을 이용할 수 있다. 이러한 패터닝된 활성층(12)은 마스크를 이용한 증착 등을 통하여 도 1a에 도시된 것과 같이 패터닝된 형태로 형성될 수도 있고, 이와 달리 기판(10)의 전면에 대응하도록 반도체재를 형성한 후 이를 패터닝하여 형성될 수도 있다.
활성층(12)을 형성한 후, 도 1b에 도시된 바와 같이 이 활성층(12) 상에 게이트 절연막(13)을 형성한다.
게이트 절연막(13)은 다양한 물질로 형성될 수 있는데, 절연성을 가진 파릴렌(parylene) 또는 에폭시(epoxy) 등과 같은 유기물을 이용할 수 있다. 물론 이 게이트 절연막(13)은 무기물로 형성될 수도 있으며, 또한 게이트 절연막(13)이 할 필요가 있을 경우에는 실리콘 옥사이드 또는 실리콘 나이트라이드 등과 같은 재료를 이용할 수도 있다.
다음, 게이트 절연막(13) 위에 게이트 전극(14)과 캐패시터의 하부 전극(15)을 형성한다. 게이트 전극(14)과 캐패시터 하부 전극(15)은 Al, Mo, W, Cr, Ni 또는 이들의 화합물과 같은 다양한 도전성 재료로 형성될 수 있다. 물론 박막 트랜 지스터의 활성층 외에 다른 구성요소까지도 광이 통과할 필요성이 있을 경우에는, 게이트 전극(14) 및 캐패시터 하부 전극(15)이 ITO 또는 IZO 등과 같은 다양한 도전성 재료로 형성될 수 있다. 이러한 게이트 전극(15) 및 캐패시터 하부 전극(15)은 단일층 또는 다층으로 구비될 수 있다.
이렇게 게이트 전극(14)까지 형성한 이후, 도 1b에서 볼 수 있듯이, 게이트 전극(14)을 셀프 얼라인(self-align) 마스크로 하여 활성층(12)에 수소 이온의 임플란트를 행한다. 즉, 게이트 전극(14)이 활성층(12)의 채널 영역을 가리는 상태가 되기 때문에, 수소 이온의 임플란트 시 활성층(12)의 소스 및 드레인 영역이 이온 도핑될 수 있게 된다.
이 때의 수소 도우즈(dose)의 양은 1e16/㎠이상 1e18/㎠이하가 되도록 하고, 수소 이온 주입 에너지는 50keV이상 150keV이하가 되도록 한다. 수소 도우즈의 양이 1e 16 /㎠보다 낮을 경우, 접촉저항 개선효과가 낮게 되고, 수소 도우즈의 양이 1e 18 /㎠보다 높을 경우 고용한계(solubility limit)를 넘게 되어 도핑 효율이 감소하게 된다. 수소 이온 주입 에너지가 50keV보다 낮을 경우 표면부터 도우즈의 투사깊이가 작아지는 문제가 있고, 150keV보다 클 경우 평균 이온주입장비의 가격이 상승하는 문제가 있게 된다.
이에 따라 도 1e에서 볼 수 있듯이, 활성층(12)의 소스 영역(12b) 및 드레인 영역(12c)이 오믹 콘택을 위한 n+층이 되도록 할 수 있다.
이에 따라 소스 영역(12b) 및 드레인 영역(12c)에는 수소 농도가 1018/㎤이상 1021/㎤이하가 되도록 할 수 있다. 소스 영역(12b) 및 드레인 영역(12c)의 수소 농도가 10 18 /㎤보다 낮을 경우, 접촉저항 개선효과가 낮게 되고, 10 21 /㎤보다 높을 경우 고용한계(solubility limit)를 넘게 되어 도핑 효율이 감소하게 된다.
본 발명의 경우, 상기와 같이 수소 이온 임플란트를 행한 이후에 별다른 액티베이션(activation) 공정을 거치지 않아도 무방하다.
따라서, 본 발명은 고온 열처리 공정이 불가능한 플라스틱제 기판에 적용하기에 충분하다.
수소 이온의 임플란트를 행한 후에 액티베이션 공정을 거치는 경우에도 200℃ 이하의 저온 열처리 만으로도 충분하게 액티베이션 효과를 올릴 수 있다. 따라서, 열처리를 행한다 하더라도 플라스틱 기판에 충분히 적용할 수 있다.
상기와 같이 수소 이온의 주입 공정이 끝난 후에는 도1e에서 볼 수 있듯이, 게이트 전극(14) 및 캐패시터 하부 전극(15a)을 덮도록 층간 절연막(16)을 형성한 후, 도 1f에서 볼 수 있도록 이 층간 절연막(16)에 콘택 홀(16a)을 형성한 후, 도 1g에서 볼 수 있도록 층간 절연막(16) 상에 소스 전극(17a) 및 드레인 전극(17b)을 형성한다. 소스 전극(17a)의 형성 시에 이 소스 전극(17a)과 일체가 되도록 캐패시터(15)의 상부 전극(15b)을 형성한다.
상기 소스 전극(17a) 및 드레인 전극(17b)과 캐패시터(15)의 상부 전극(15b)은 Al, Mo, W, Cr, Ni 또는 이들의 화합물, ITO 또는 IZO 등과 같은 도전물질 등 의 다양한 도전성 재료로 단일층 또는 다층으로 구비될 수 있다.
이렇게 하여 박막 트랜지스터를 제조한 후에는 상기 드레인 전극(17b)에 콘택되도록 유기 발광 소자를 더 적층 형성하여, 유기 발광 표시장치로서 형성할 수 있다.
이 경우, 박막 트랜지스터의 활성층(12)이 하므로, 기판(10)의 방향으로 발광이 이루어지는 배면 발광형에 적용하기에도 무방하다.
다음으로, 도 2a 내지 도 2i는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 제조방법을 순차로 도시한 것이다. 도면에 도시된 부호는 도1a 내지 도 1g의 부재와 동일한 부재에 대해서는 동일 부호로서 도시하였다.
먼저 도 2a에 도시된 것과 같이 기판(10) 상에 게이트 전극(14)을 형성한다.기판(10)상에는 전술한 바와 같이 버퍼층(11)이 더 형성되어 있다.
게이트 전극(14)을 형성한 후, 도 2b에 도시된 바와 같이 이 게이트 전극(14) 상에 게이트 절연막(13)을 형성한다. 도 2b에서는 게이트 절연막(13)이 게이트 전극(14)을 덮는 것으로 도시되어 있으나, 본 실시예에 따른 제조방법이 이에 한정되는 것은 아니다.
게이트 절연막(13)을 형성한 후, 도 2c에 도시된 것과 같이 게이트 절연막(13) 상에 패터닝된 활성층(12)을 형성한다. 이러한 활성층(12)은 전술한 바와 같이, 산화물 반도체재로 형성될 수 있다.
활성층(12)을 형성한 후, 이 활성층(12)의 소스 영역과 드레인 영역이 노출되도록 활성층(12) 상에 포토리지스트층을 형성한다. 이를 상세히 설명하면, 먼 저 도 2d에 도시된 것과 같이 기판(10)의 전면에 대응하도록 포토리지스트층(30)을 형성하고, 그 후 도 2e에 도시된 것과 같이 활성층(12)의 소스 영역(12b)과 드레인 영역(12c)이 노출되도록 포토리지스트층(30)을 패터닝한다. 이러한 포토리지스트층(30)의 패터닝은 통상적인 포토리소그래피법을 이용하여 이루어질 수 있다.
그 후, 도 2f에 도시된 것과 같이 패터닝된 포토리지스트층(30)을 마스크로 이용하여 활성층(12)의 채널 영역(12a)을 가린 상태에서, 노출된 소스 영역(12b)과 드레인 영역(12c)에 대해 수소 이온 임플란트를 행한다. 이 때, 포토리지스트층(30)의 형성 전에 층간 절연막(미도시)을 더 형성한 후, 포토리지스트층(30)을 전술한 바와 같이 형성, 패터닝하여도 무방하다. 수소 이온의 임플란트에 대해서는 전술한 바와 동일하므로 상세한 설명은 생략한다.
다음으로, 도 2g에 도시된 것과 같이 기판(10)의 전면(全面)에 대응하도록 도전층(17)을 형성한다. 이때 패터닝된 포토리지스트층(30)이 존재하기 때문에 도전층(17)은 기판(10)의 전면에 있어서 모두 일체로 형성되는 것이 아니라, 포토리지스트층(30) 상에 형성되기도 하고 활성층(12)의 노출된 소스 영역과 드레인 영역 상에 형성되기도 한다. 이때 포토리지스트층(30)의 단차에 의하여, 활성층(12)의 노출된 소스 영역과 드레인 영역 상에 형성된 도전층과 포토리지스트층(30) 상에 형성된 도전층은 도 2g에 도시된 것과 같이 서로 분리된다. 이러한 도전층(17)은 Al, Mo, W, Cr, Ni 또는 이들의 화합물, ITO 또는 IZO 등과 같은 도전물질 등의 다양한 도전성 재료로 단일층 또는 다층으로 구비될 수 있다.
그 후 포토리지스트층(30)을 리프트-오프(lift-off)법을 이용하여 제거함으 로써, 도 2h에 도시된 것과 같이 도전층이 패터닝되도록, 즉 활성층(12)의 소스 영역에 접하는 소스 전극(17a)과 활성층(12)의 드레인 영역에 접하는 드레인 전극(17b)을 형성한다.
위 실시예에서는 이와 같이 활성층(12)의 소스 영역 및 드레인 영역을 수소 이온으로 임플란트하기 위하여 포토리지스트층을 형성하였는 바, 이 포토리지스트층은 결과적으로 소스 전극(17a)과 드레인 전극(17b)을 형성하기 위해서도 사용된다. 따라서 반도체층을 도핑하기 위한 공정과 소스 전극 및 드레인 전극을 형성하기 위한 공정에서 각각 별도로 패터닝 공정을 거치거나 각각 별도의 마스크 공정을 거쳐야만 했던 종래의 제조방법과 달리, 포토리지스트층의 패터닝이라는 한 번의 패터닝 공정 또는 한번의 마스크 공정만을 거치게 된다. 따라서 제조비용이 절감되고 수율을 향상시킬 수 있다.
상기한 바와 같이 이루어진 본 발명의 박막 트랜지스터의 제조방법에 따르면, 소스 전극 및 드레인 전극과 활성층 사이의 오믹 컨택을 이룰 수 있는 박막 트랜지스터를 제공할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (12)

  1. 기판;
    상기 기판 상에 ZnO, InZnO, ZnSnO 또는 ZnInGaO로 형성되고, 채널영역, 소스 영역 및 드레인 영역을 갖는 활성층;
    상기 활성층에 절연된 게이트 전극; 및
    상기 게이트 전극에 절연되고, 상기 소스 영역 및 드레인 영역에 각각 전기적으로 연결된 소스 전극 및 드레인 전극;을 포함하고,
    상기 활성층의 소스 영역 및 드레인 영역은 수소를 포함하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 활성층의 소스 영역 및 드레인 영역의 수소 농도는 1018/㎤ 이상 1021/㎤ 이하인 것을 특징으로 하는 박막 트랜지스터.
  3. 기판;
    상기 기판 상에 형성된 게이트 전극;
    상기 게이트 전극에 절연되고, ZnO, InZnO, ZnSnO 또는 ZnInGaO로 형성되며, 채널영역, 소스 영역 및 드레인 영역을 갖는 활성층; 및
    상기 게이트 전극에 절연되고, 상기 소스 영역 및 드레인 영역에 각각 전기적으로 연결된 소스 전극 및 드레인 전극;을 포함하고,
    상기 활성층의 소스 영역 및 드레인 영역은 수소를 포함하는 박막 트랜지스터.
  4. 제3항에 있어서,
    상기 활성층의 소스 영역 및 드레인 영역의 수소 농도는 1018/㎤ 이상 1021/㎤ 이하인 것을 특징으로 하는 박막 트랜지스터.
  5. 기판 상에 ZnO, InZnO, ZnSnO 또는 ZnInGaO로 채널영역, 소스 영역 및 드레인 영역을 갖는 활성층을 형성하는 단계;
    상기 활성층을 덮도록 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 게이트 절연막 상에 수소 이온을 임플란트해, 상기 소스 영역 및 드레인 영역에 수소를 주입하는 단계; 및
    상기 활성층의 상기 소스 영역 및 드레인 영역에 전기적으로 연결된 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하는 박막 트랜지스터의 제조방법.
  6. 제5항에 있어서,
    상기 수소 이온의 임플란트 시, 상기 수소 도우즈의 양은 1e16/㎠ 이상 1e18/㎠ 이하인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  7. 제5항에 있어서,
    상기 수소 이온의 임플란트 시, 상기 수소 이온 주입 에너지는 50keV 이상 150keV 이하인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  8. 제5항에 있어서,
    상기 수소 이온의 임플란트 이후에, 상기 활성층의 열처리 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  9. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 ZnO, InZnO, ZnSnO 또는 ZnInGaO로 채널영역, 소스 영역 및 드레인 영역을 갖는 활성층을 형성하는 단계;
    상기 활성층을 덮도록 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 수소 이온을 임플란트해, 상기 소스 영역 및 드레인 영역에 수소를 주입하는 단계; 및
    상기 활성층의 상기 소스 영역 및 드레인 영역에 전기적으로 연결된 소스 전 극 및 드레인 전극을 형성하는 단계;를 포함하는 박막 트랜지스터의 제조방법.
  10. 제9항에 있어서,
    상기 수소 이온의 임플란트 시, 상기 수소 도우즈의 양은 1e16/㎠ 이상 1e18/㎠ 이하인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  11. 제9항에 있어서,
    상기 수소 이온의 임플란트 시, 상기 수소 이온 주입 에너지는 50keV 이상 150keV 이하인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  12. 제9항에 있어서,
    상기 수소 이온의 임플란트 이후에, 상기 활성층의 열처리 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
KR1020070002172A 2007-01-08 2007-01-08 박막 트랜지스터, 및 그 제조방법 KR100787464B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070002172A KR100787464B1 (ko) 2007-01-08 2007-01-08 박막 트랜지스터, 및 그 제조방법
US11/763,373 US8698215B2 (en) 2007-01-08 2007-06-14 Transparent thin film transistor, and method of manufacturing the same
US14/168,967 US20140145188A1 (en) 2007-01-08 2014-01-30 Transparent thin film transistor, and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070002172A KR100787464B1 (ko) 2007-01-08 2007-01-08 박막 트랜지스터, 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100787464B1 true KR100787464B1 (ko) 2007-12-26

Family

ID=39147568

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070002172A KR100787464B1 (ko) 2007-01-08 2007-01-08 박막 트랜지스터, 및 그 제조방법

Country Status (2)

Country Link
US (2) US8698215B2 (ko)
KR (1) KR100787464B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8638030B2 (en) 2010-01-05 2014-01-28 Samsung Display Co., Ltd. Organic light emitting display device including pixel electrode not formed in light transmissive region
KR101493305B1 (ko) 2008-07-31 2015-02-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101561924B1 (ko) 2014-06-12 2015-10-22 연세대학교 산학협력단 산화물 박막 후처리 방법, 및 그를 이용한 반도체 소자 제조 방법
KR101611908B1 (ko) * 2009-11-11 2016-04-12 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법
US10205030B2 (en) 2008-08-08 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2515337B1 (en) 2008-12-24 2016-02-24 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
KR101097454B1 (ko) * 2009-02-16 2011-12-23 네오뷰코오롱 주식회사 Ｏｌｅｄ 패널의 화소 회로, 이를 이용한 표시 장치 및 ｏｌｅｄ 패널의 구동 방법
US20100224880A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8012773B2 (en) * 2009-06-11 2011-09-06 Canon Kabushiki Kaisha Method for manufacturing liquid discharge head
WO2011049230A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Voltage regulator circuit
WO2011058866A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW201133857A (en) * 2010-03-26 2011-10-01 Prime View Int Co Ltd Oxide thin film transistor, display device, and method for manufacturing same
CN102237411A (zh) * 2010-05-05 2011-11-09 元太科技工业股份有限公司 氧化物薄膜晶体管及其制造方法
US9473714B2 (en) * 2010-07-01 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Solid-state imaging device and semiconductor display device
WO2012002197A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101824125B1 (ko) * 2010-09-10 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
TWI593115B (zh) * 2010-11-11 2017-07-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6013685B2 (ja) * 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
TW201322341A (zh) * 2011-11-21 2013-06-01 Ind Tech Res Inst 半導體元件以及其製造方法
DE112013007566B3 (de) 2012-08-03 2018-02-22 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
CN104885230B (zh) 2012-12-25 2018-02-23 株式会社半导体能源研究所 半导体装置
KR102241249B1 (ko) 2012-12-25 2021-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 저항 소자, 표시 장치, 및 전자기기
KR20180000792A (ko) * 2016-06-23 2018-01-04 삼성디스플레이 주식회사 박막 트랜지스터 패널 및 그 제조 방법
US11444204B2 (en) * 2018-03-28 2022-09-13 Intel Corporation Transistor device with channel recess structure and method of providing same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010014785A (ko) * 1999-04-20 2001-02-26 야마자끼 순페이 반도체 장치 및 이의 제조방법
KR20010015419A (ko) * 1999-07-22 2001-02-26 야마자끼 순페이 콘택트 구조 및 반도체장치
KR20030004111A (ko) * 2001-07-02 2003-01-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제작방법
JP2005033172A (ja) * 2003-06-20 2005-02-03 Sharp Corp 半導体装置およびその製造方法ならびに電子デバイス
KR20060001322A (ko) * 2004-06-30 2006-01-06 삼성에스디아이 주식회사 박막 트랜지스터, 및 이를 구비한 평판표시장치
KR20070069187A (ko) * 2004-10-20 2007-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 레이저 조사방법, 레이저 조사장치, 및 반도체장치제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834827A (en) * 1994-06-15 1998-11-10 Seiko Epson Corporation Thin film semiconductor device, fabrication method thereof, electronic device and its fabrication method
CN1401142A (zh) * 2000-02-15 2003-03-05 松下电器产业株式会社 薄膜晶体管的制造方法和液晶显示装置
TWI247182B (en) * 2000-09-29 2006-01-11 Toshiba Corp Flat panel display device and method for manufacturing the same
US7244627B2 (en) * 2003-08-25 2007-07-17 Lg.Philips Lcd Co., Ltd. Method for fabricating liquid crystal display device
TWI221341B (en) * 2003-09-18 2004-09-21 Ind Tech Res Inst Method and material for forming active layer of thin film transistor
CN101057338B (zh) * 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
KR100953596B1 (ko) * 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US20060240275A1 (en) * 2005-04-25 2006-10-26 Gadkaree Kishor P Flexible display substrates

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010014785A (ko) * 1999-04-20 2001-02-26 야마자끼 순페이 반도체 장치 및 이의 제조방법
KR20010015419A (ko) * 1999-07-22 2001-02-26 야마자끼 순페이 콘택트 구조 및 반도체장치
KR20030004111A (ko) * 2001-07-02 2003-01-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제작방법
JP2005033172A (ja) * 2003-06-20 2005-02-03 Sharp Corp 半導体装置およびその製造方法ならびに電子デバイス
KR20060001322A (ko) * 2004-06-30 2006-01-06 삼성에스디아이 주식회사 박막 트랜지스터, 및 이를 구비한 평판표시장치
KR20070069187A (ko) * 2004-10-20 2007-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 레이저 조사방법, 레이저 조사장치, 및 반도체장치제조방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101493305B1 (ko) 2008-07-31 2015-02-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
US9087745B2 (en) 2008-07-31 2015-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9111804B2 (en) 2008-07-31 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10937897B2 (en) 2008-07-31 2021-03-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10205030B2 (en) 2008-08-08 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101611908B1 (ko) * 2009-11-11 2016-04-12 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법
US8638030B2 (en) 2010-01-05 2014-01-28 Samsung Display Co., Ltd. Organic light emitting display device including pixel electrode not formed in light transmissive region
KR101561924B1 (ko) 2014-06-12 2015-10-22 연세대학교 산학협력단 산화물 박막 후처리 방법, 및 그를 이용한 반도체 소자 제조 방법
US9484419B2 (en) 2014-06-12 2016-11-01 Industry-Academic Cooperation Foundation, Yonsei University Oxide thin film, method for post-treating oxide thin film and electronic apparatus

Also Published As

Publication number Publication date
US8698215B2 (en) 2014-04-15
US20140145188A1 (en) 2014-05-29
US20080166475A1 (en) 2008-07-10

Similar Documents

Publication Publication Date Title
KR100787464B1 (ko) 박막 트랜지스터, 및 그 제조방법
US8399274B2 (en) Organic light emitting display and method of manufacturing the same
US9768323B2 (en) Manufacture method of dual gate oxide semiconductor TFT substrate and structure thereof
JP5498177B2 (ja) 薄膜トランジスタ及びその製造方法、並びにそれを含む有機電界発光表示装置
US9059432B2 (en) Organic light emitting display device and method for fabricating the same
TWI464869B (zh) 半導體元件及電致發光元件及其製作方法
US9799677B2 (en) Structure of dual gate oxide semiconductor TFT substrate
US9437627B2 (en) Thin film transistor and manufacturing method thereof
US8852978B2 (en) Method of fabricating a thin film transistor and method of fabricating an organic light-emitting display device
US9748276B2 (en) Thin film transistor and method of manufacturing the same, array substrate and display device
JP2009010348A (ja) チャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法
WO2017028461A1 (zh) 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置
CN109037343B (zh) 一种双层沟道薄膜晶体管及其制备方法、显示面板
TWI419336B (zh) 半導體元件及其製作方法
JP3748827B2 (ja) 有機ｅｌ表示装置製造方法
US9419029B1 (en) Method for manufacturing thin film transistor array substrate and thin film transistor array substrate for the same
KR102148957B1 (ko) 표시 기판 및 표시 기판의 제조 방법
KR101920225B1 (ko) 유기전기발광소자 및 그 어레이 기판의 제조 방법
US20190221672A1 (en) Low temperature polysilicon thin film transistor and preparation method thereof
US10361226B2 (en) Array substrate, manufacturing method for the same and display panel
KR102060377B1 (ko) 디스플레이 소자, 그 제조 방법, 및 이미지 센서 소자의 제조방법
CN104716271A (zh) 一种半导体器件及其制备方法
KR100982314B1 (ko) 박막트랜지스터, 그의 제조방법 및 그를 포함하는유기전계발광표시장치
KR20060028123A (ko) 박막트랜지스터 기판과 그 제조방법
KR20170071679A (ko) 실리콘 결정화 방법 및 박막 트랜지스터 기판의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141128

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20191202

Year of fee payment: 13