KR20030004111A - 반도체장치 및 그 제작방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 평탄한 주표면을 갖는 반도체막을 활성층으로서 사용한 반도체장치를 제공하는 것을 과제로 한다. 수 %, 바람직하게는 0.1 내지 1.0 atoms %의 농도의 게르마늄을 포함하는 실리콘막(3)을 결정화시켜 레이저 광을 그 막에 조사함으로써, 표면 거칠기를 각각 나타내는 rms가 10nm미만이고, P-V 값이 70nm미만을 평탄한 주표면이 갖는 반도체막(5)을 형성한다. 결정화를 촉진하는 금속원소를 사용하여 결정화시킨 경우, 평탄성과 아울러, 결정의 배향율이 높은 반도체막을 얻는다.

Description

반도체장치 및 그 제작방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막트랜지스터(이하, TFT라 함)로 구성된 회로를 구비한 반도체장치 및 그 제작방법에 관한 것이다. 예를 들면, 본 발명은, 액정표시패널로 대표되는 전기광학장치 및 그와 같은 전기광학장치를 부품으로서 탑재한 전자기기에 관한 것이다.
또한, 본 명세서에 기재된 반도체장치란, 반도체특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기광학장치, 반도체회로 및 전자기기는 모두 반도체장치의 범주에 포함된다.
최근, 절연표면을 갖는 기판 상에 형성된 반도체 박막(막 두께 : 수∼수백nm 정도)을 사용하여 박막트랜지스터(TFT)를 형성하고, 이 TFT는 대면적 집적회로를 구성하도록 반도체장치의 개발이 진행되고 있다.
액티브 매트릭스형의 액정모듈, EL모듈, 및 밀착형 이미지 센서는, 그 대표예로서 알려져 있다. 특히, 결정구조를 갖는 실리콘막(전형적으로, 폴리실리콘막)을 활성층으로 한 TFT(이하, 폴리실리콘 TFT라고 칭함)는, 전계효과 이동도가 높아서, 여러 가지의 기능을 구비한 회로를 형성하는데 사용될 수 있다.
예를 들면, 액정표시장치에 탑재되는 액정모듈에는, 화소부와, CMOS 회로를 기본으로 한 시프트 레지스터회로, 레벨 시프터회로, 버퍼회로 또는 샘플링회로와 같은 구동회로가 하나의 기판 상에 형성된다.
또한, 액티브 매트릭스형의 액정모듈의 화소부에는, 수십 내지 수백 만개의 각 화소에 TFT(화소 TFT)가 배치되고, 그 화소 TFT 각각은 화소 전극이 설치된다. 액정을 2개의 전극사이에 삽입한 대향 기판측에는, 대향 전극이 설치되고, 액정을 유전체로 한 일종의 콘덴서를 형성하고 있다. 그리고, 각 화소에 인가하는 전압을 TFT의 스위칭기능에 의해 제어하고, 이 콘덴서에의 전하 인가를 제어함으로써 액정을 구동하여, 투과 광량의 제어를 통해 화상을 표시한다.
화소 TFT는, n 채널형 TFT로 이루어지고, 스위칭소자로서 액정에 전압을 인가하여 구동시킨다. 액정은 교류로 구동시키기 때문에, 프레임 반전구동이라고 불리는 방법이 대부분 이용된다. 이 방법에서는 소비전력을 감소시키기 위해서, 화소 TFT에 요구되는 특성은 오프 전류치(TFT가 오프 동작시에 흐르는 드레인전류)를 충분히 낮게 하는 것이 중요하다.
종래기술에서는, 결정화시키거나, 결정성을 향상시키기 위해서 반도체막에 레이저 광에 의한 조사를 한 경우, 반도체막은 표면에서 순간적으로 용융한 후, 기판에의 열전도로 인해 상기 용융한 반도체막은 기판측으로부터 냉각하여 응고한다. 이 응고과정에서 재결정화하여, 대 입자 크기의 결정구조를 갖는 반도체막이 형성하도록 수행된다. 그러나, 반도체막이 일단 용융되기 때문에, 체적 팽창이 생겨 반도체 표면에 리지(ridge)라고 불리는 요철이 형성되고, 특히 탑(top) 게이트형 TFT일 경우에는, 리지가 있는 표면이 게이트 절연막과의 계면이 되어서, 소자 특성이 크게 영향을 받았다.
일반적으로, 레이저 어닐링에 잘 사용되는 레이저는, 엑시머 레이저, Ar 레이저이다. 레이저 어닐링을 수행하는 방법은, 생산성이 높게 대량 생산하는데 우수하기 때문에, 바람직하게 사용되었다. 즉, 출력이 큰 펄스 발진의 레이저 빔을 피조사면에서, 수 cm 각이 네모난 스폿이나, 예를 들면, 길이 10cm 이상의 선형이 되도록 광학계로 가공하고, 레이저 빔의 조사위치를 피조사면에 대하여 상대적으로 주사시킨다. 특히, 피조사면에서 레이저 빔의 형상이 선형인 레이저 빔(이하, 선형빔이라 적음)을 사용하면, 전후좌우의 주사가 필요한 스폿형의 레이저 빔을 사용한 경우와는 달리, 선형빔의 선방향에 직각인 방향만의 주사로 피조사면 전체에 레이저 빔을 조사하는 것이 충분하기 때문에, 생산성이 높다. 선방향에 직각인 방향으로 주사하는 것은, 가장 효율이 좋은 주사방향이기 때문이다. 이 높은 생산성 때문에, 레이저 어닐링에는 고출력의 레이저를 적당한 광학계에서 가공한 선형빔을 주로 사용하였다. 또한, 이 선형빔을 그 횡방향으로 서서히 이동시켜 거듭 조사함에의해 비정질 실리콘막 전체면에 대하여 레이저 어닐링을 행하여, 결정화시키거나, 결정성을 향상시키는 것이 가능하다.
이와 같이, 보다 높은 전기적 특성을 갖는 반도체막을 보다 염가로 제작하기 위해서는, 레이저 어닐링의 기술이 필요 불가결하다.
그러나, 종래의 레이저 광에 의한 결정화에서는, 균일한 에너지가 막 전체에 인가되지 않고, 리지에 덧붙여 레이저 광을 조사한 파상의 흔적도 남아 있었다.
또한, 결정화 후에 형성된 막 표면의 요철을 에치백 법이나 CMP법 등으로 평탄화하면, 공정수가 증가함과 동시에 반도체 막의 막 두께가 얇게 되기 때문에, 100nm 이하의 반도체 박막의 표면에 대하여 제어성 좋게 평탄화하는 것은 곤란하였다.
본 발명은 상술한 문제점을 감안하여 그러한 문제점을 해결하기 위한 기술을 제공한다. 따라서, 본 발명의 목적은, TFT를 사용하여 제작하는 액티브 매트릭스형의 액정표시장치에 대표되는 전기광학장치 등의 반도체장치에 있어서, 반도체장치의 동작 특성을 향상시키고, 저소비 전력화를 실현하는 것을 목적으로 한다.
특히, 본 발명은, 오프 전류치가 낮고, 변동이 감소된 TFT를 얻는 것을 목적으로 한다.
도 1은 본 발명을 도시한 도면,
도 2는 AFM에 의해 얻어진 제곱평균 거칠기(rms)를 나타낸 그래프,
도 3은 AFM에 의해 얻어진 P-V 값을 나타낸 그래프,
도 4는 본 발명의 제작공정을 도시한 도면(실시예 1),
도 5는 본 발명의 제작공정을 도시한 도면(실시예 1),
도 6은 액티브 매트릭스 기판의 제작공정을 도시한 도면(실시예 2),
도 7은 액티브 매트릭스 기판의 제작공정을 도시한 도면(실시예 2),
도 8은 액티브 매트릭스 기판을 도시한 도면(실시예 2),
도 9는 AM-LCD의 외관을 도시한 도면(실시예 3),
도 10은 액정표시장치의 단면도의 일례를 도시한 도면(실시예 4),
도 11은 EL 모듈의 상면 및 단면을 도시한 도면(실시예 5),
도 12는 전자기기의 일례를 도시한 도면(실시예 6),
도 13은 전자기기의 일례를 도시한 도면(실시예 6),
도 14는 전자기기의 일례를 도시한 도면(실시예 6),
도 15는 실리콘 게르마늄막 및 실리콘막 표면을 나타낸 현미경 사진.
*도면의 주요 부분에 대한 부호의 설명*
1 : 기판2 : 하지 절연막
3 : 비정질 반도체막6 : 반도체층
7 : 게이트 절연막8 : 게이트 전극
9 : 소스 영역10 : 드레인 영역
11 : TFT 채널 형성영역12 : 층간절연막
13 : 소스전극14 : 드레인전극
상기 문제들을 해결하기 위해서, 각 종 다방면으로부터 수많은 실험, 검토를 거듭한 바, 레이저 광을 조사한 게르마늄을 수 %, 바람직하게는 0.1∼10atoms% 포함하는 반도체막에 있어서의 주표면의 평탄성(제곱평균 거칠기(rms), 피크 대 밸리(P-V값))이, 게르마늄을 전혀 포함하지 않은 반도체막에 레이저 광을 조사한 것과 비교하여 향상한다. 상기 문제점들을 해결할 수 있어 본 발명의 목적을 달성할 것이다.
본 발명의 구성은, 아래와 같이 기재되어 있다.
본 명세서에 개시된 본 발명은, 절연막 상에 반도체층을 갖는 박막트랜지스터가 형성된 반도체장치에 있어서,
실리콘을 주성분으로 하고, 게르마늄을 함유하는 반도체막으로 형성된 반도체층을 활성층으로 사용하고,
상기 활성층의 주표면의 표면 거칠기를 나타내는 P-V 값이 70nm 미만인 것을 특징으로 하는 반도체장치이다.
또한, 본 발명의 다른 구성은, 절연막 상에 반도체층을 갖는 박막트랜지스터가 형성된 반도체장치에 있어서,
실리콘을 주성분으로 하고, 게르마늄을 함유하는 반도체막으로 형성된 반도체층을 활성층으로 사용하고,
상기 활성층의 주표면의 표면 거칠기를 나타내는 rms가 10nm 미만인 것을 특징으로 하는 반도체장치이다.
또한, 본 발명의 또 다른 구성은, 절연막 상에 반도체층을 갖는 박막트랜지스터가 형성된 반도체장치에 있어서,
실리콘을 주성분으로 하고, 게르마늄을 함유하는 반도체막으로 형성된 반도체층을 활성층으로 사용하고,
상기 활성층의 주표면의 표면 거칠기를 각각 나타내는 rms가 10nm미만이고, P-V 값이 70nm 미만인 것을 특징으로 하는 반도체장치이다.
또한, 상기 각 구성에 있어서, 상기 반도체장치는, 게르마늄을 0.1∼10atoms% 포함하고, 결정구조를 갖는 실리콘막인 것을 특징으로 한다.
또한, 상기 각 구성에 있어서, 상기 반도체장치는, 상기 반도체막이, 금속원소를 1×1016/cm3∼5×1018/cm3의 농도로 포함하고, 상기 반도체막이 결정구조를 갖는 실리콘막인 것을 특징으로 한다. 또한, 이 금속원소는, 실리콘의 결정화를 촉진하는 금속원소이고, Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된 군으로부터 선택된 적어도 하나의 원소이다.
또한, 게르마늄을 0.1∼10atoms%의 농도로 포함하는 반도체막에 대하여 대기 또는 산소 분위기하에서 레이저 광을 조사하여, 반도체막 표면에 형성된 산화막을 제거한 후, 불활성 분위기하 또는 진공 속에서 레이저 광을 조사하는 것에 따라 매우 평탄한 주표면을 갖는 반도체막을 형성하는 것이 가능하다.
또한, 본 발명의 제작방법의 구성은 아래와 같이 설명된다.
본 발명은, 절연 표면상에 게르마늄을 0.1∼10atoms%의 농도로 포함하고, 비정질구조를 갖는 반도체막을 형성하는 제 1공정과,
상기 비정질구조를 갖는 반도체막을 가열 처리한 후, 레이저 광을 조사하여결정화를 하고, 결정구조를 갖는 제 1 반도체막 및 그 막 상에 산화막을 형성하는 제 2 공정과,
상기 산화막을 제거하는 제 3 공정과,
불활성 기체 분위기 또는 진공속에서 레이저 광을 조사하여 상기 반도체막의 표면을 평탄화하는 제 4 공정을 갖는 것을 특징으로 하는 반도체장치의 제작방법이다.
상기 구성에 있어서, 상기 제 4 공정에서의 레이저 광의 에너지 밀도는, 상기 제 2 공정에서의 레이저 광의 에너지 밀도보다 높은 것을 특징으로 한다.
또한, 상기 구성에 있어서, 상기 제 2 공정 앞에 결정화를 촉진하는 금속원소를 첨가하는 공정을 제공하여도 된다.
또한, 본 발명의 다른 구성에 따른 반도체장치의 제작방법은, 절연표면상에 게르마늄을 0.1∼10atoms%의 농도로 포함하고, 비정질구조를 갖는 제 1 반도체막을 형성하는 제 1 공정과,
상기 비정질구조를 갖는 제 1 반도체막에 결정화를 촉진하는 금속원소를 첨가하는 제 2 공정과,
상기 제 1 반도체막을 가열 처리한 후, 레이저 광을 조사하여 결정구조를 갖는 제 1 반도체막 및 그 막 상에 산화막을 형성하는 제 3 공정과,
상기 산화막을 제거하는 제 4 공정과,
불활성 기체 분위기 또는 진공속에서 레이저 광을 조사하여 상기 제 1 반도체막의 표면을 평탄화하는 제 5 공정과,
상기 결정구조를 갖는 반도체막의 표면을 오존을 포함하는 용액으로 산화하는 제 6 공정과,
상기 산화막 상에 희가스(rare gas) 원소를 포함하는 제 2 반도체막을 형성하는 제 7 공정과,
상기 제 2 반도체막에 상기 금속원소를 게터링하여 결정구조를 갖는 제 1 반도체막에서의 상기 금속원소를 제거 또는 감소하는 제 8 공정과,
상기 제 2 반도체막을 제거하는 제 9 공정을 갖는 것을 특징으로 하는 반도체장치의 제작방법이다.
또한, 상기 구성에 있어서, 상기 제 5 공정에서의 레이저 광의 에너지 밀도는, 상기 제 3 공정에서의 레이저 광의 에너지 밀도 보다 높은 것을 특징으로 한다.
[발명의 실시예]
이하, 본 발명의 실시예에 관해서, 도 1a 내지 도 1e를 사용하여 설명한다.
우선, 절연표면상에 게르마늄을 포함하는 비정질 반도체막(3)을 형성한다. 예를 들면, 석영기판 또는 유리기판 상에 하지(base) 절연막을 형성한다. 여기서는 유리기판(1) 상에 하지 절연막(2)으로서 실리콘을 주성분으로 하는 절연막, 예를 들면, 산화실리콘막, 질화실리콘막 또는 산화질화실리콘막, 또는 이것들의 적층막을 사용한다(도 1a). 주의할 것은, 하지 절연막(2)은, 기판으로부터의 불순물의 확산을 막는 것으로, 사용하는 기판에 따라 막을 형성하는데 특히 필요하지 않은 경우도 있다.
게르마늄을 포함하는 비정질 반도체막(3)은, 플라즈마 CVD 법 또는 감압 CVD법, 기타 적절한 방법으로 형성한다. 플라즈마 CVD 법을 사용하는 경우에는, SiH4와 GeH4로 이루어진 반응가스와 SiH4와 H2로 희석한 GeH4로 이루어진 반응가스를 선택적으로 반응실에 도입하여, 1∼200 MHz의 고주파 방전에 의해 분해하여 기판 상에 비정질 반도체막을 퇴적시킨다. 반응가스는, SiH4대신에 Si2H6또는 SiF4를, GeH4대신에 GeF4를 각각 사용하여도 된다. 또한, 감압 CVD 법을 사용하는 경우에도 마찬가지인 반응가스를 적용하는 것이 가능하다. 바람직하게는, He으로 반응가스를 희석하여, 400∼500℃의 온도에서 기판 상에 비정질 반도체막을 퇴적한다. 어떻든 간에, 본 발명에서 사용된 상기 가스들은, 상기 퇴적된 비정질 반도체막에 받아들이는 산소, 질소, 탄소 등의 불순물원소의 농도를 줄이는 위해서 고순도로 정제된 것을 사용한다. 주의할 것은, 퇴적된 비정질 반도체막의 두께가 20∼100nm의 범위로 한다는 것이다.
다음, 가열처리에 의해 게르마늄을 포함하는 비정질 반도체막을 결정화시킨다(도 1b). 게르마늄을 포함하는 비정질 반도체막을 결정화시키기 위해서는, 600℃ 이상의 온도에서 10 시간 이상의 가열처리가 필요하다.
이어서, 결정화율을 높여, 결정립내에 남겨지는 결함을 보수하기 위한 레이저 광을 조사한다(도 1c). 게르마늄을 포함하지 않은 비정질 반도체막에 레이저를 조사한 경우는, 표면에 큰 요철이 형성된다. 한편, 게르마늄을 포함하는 비정질 반도체막에 레이저를 조사한 경우, 마찬가지로 요철이 형성되지만, 그 크기는 대단히 작아 평탄성이 유지된다.
레이저 광의 조사는, 파장 400nm 이하의 엑시머 레이저나, YAG 또는 YVO4레이저의 제 2 고조파(파장 : 532nm)∼제 4 고조파(파장 : 266nm)를 광원으로서 사용하여 한다. 상기 레이저 광은, 광학계로 선형 또는 스폿형으로 집광하여, 그 에너지 밀도를 100∼700mJ/cm2로서 조사하여, 상기한 것처럼 집광한 레이저 빔을 기판의 소정의 영역에 걸쳐 주사시켜 처리를 한다.
주의할 것은, 여기서는, 펄스 레이저를 사용하는 경우를 기재하였지만, 연속적인 발진형 레이저를 사용하여도 된다는 것이다. 비정질 반도체막의 결정화에 관해 대 입자 크기를 갖는 결정을 얻기 위해서, 기본파의 제 2 고조파 내지 제 4 고조파의 적용과 조합하여 연속적인 발진을 할 수 있는 고체 레이저를 사용하는 것이 바람직하다. 전형적으로, Nd:YVO4레이저(기본파 : 1064nm)의 제 2 고조파(파장 : 532nm) 또는 제 3 고조파(파장 : 355nm)를 인가하여도 된다. 상기 연속 발진형 레이저를 사용하는 경우, 10W의 출력으로 연속 발진형 YVO4레이저로부터 방출된 레이저 광이 비선형 광학부재에 의해 고조파로 변환된다. 또한, YVO4결정 및 비선형 광학부재가 공진기 내에 설치되어 고조파를 방출하는 방법이 있다. 그래서, 바람직하게는, 처리할 부재에 인가된 광학계로 조사 표면에 직사각형 또는 타원형의 레이저 광 내로 형성된다. 그때 필요한 에너지 밀도는, 약 0.01 내지 100 MW/cm2(바람직하게는, 0.1 내지 10MW/cm2)이다. 약 10 내지 2000cm/s의 속도에서 레이저 광에 대해 반도체막을 이동하도록 조사를 수행하여도 된다.
또한, 레이저 대신에, 할로겐 램프, 크세논 램프, 수은 램프, 금속 할로겐 램프 등을 광원으로서 사용하여도 된다.
또한, TFT의 생산성을 고려하면, 상술한 가열 처리가 반드시 적절하지 않으므로, 레이저 광(펄스 발진형 엑시머 레이저 또는 연속 발진형 레이저(제 2 고조파의 YVO4)의 조사만으로 상기 비정질 실리콘막의 결정화를 하여도 된다. 또한, 실리콘의 결정화를 촉진하는 금속원소를 도입하여, 종래의 경우보다 낮은 온도에서의 가열처리로 결정질 실리콘막을 제작하는 JP07-130652A 또는 JP08-78329A에 개시된 기술을 사용하여도 된다.
또한, 더욱 평탄성을 향상시키기 위해서, 상기 레이저 조사 후, 레이저 조사에 의해 형성되는 산화막(도시하지 않음)을 희불산 등으로 제거하여, 불활성 분위기하 또는 진공속에서 레이저 광(최초의 레이저 광 보다도 에너지 밀도가 높다)을 다시 인가하는 것도 가능하다.
이어서, 평탄화된 반도체막을 공지의 패터닝기술을 사용하여 원하는 형상의 반도체층(6)을 형성한다(도 1d). 또한, 레지스트로 이루어진 마스크를 형성하기 전에, 오존수로 표면에 얇은 산화막을 형성하는 것이 바람직하다.
다음, 반도체층의 표면을 불산을 포함하는 에천트(etchant)로 세정한 후, 게이트 절연막(7)으로 되고 실리콘을 주성분으로 하는 절연막을 형성한다. 이 표면세정과 게이트 절연막의 형성은, 대기에 노출하지 않고서 연속적으로 행하는 것이 바람직하다.
이어서, 게이트 절연막(7)의 표면을 세정한 후, 게이트전극(8)을 형성한다. 이어서, 반도체에 n 형 도전성을 부여하는 불순물원소(P 또는 As 등)(여기서는 인)를 적절히 첨가하여, 소스영역(9) 및 드레인영역(10)을 형성한다. 첨가한 후, 불순물원소를 활성화하기 위해서, 가열처리, 강광 조사 또는 레이저 광 조사를 한다. 또한, 활성화와 동시에 게이트 절연막에의 플라즈마 손상이나 게이트 절연막과 반도체층과의 계면에의 플라즈마 손상을 회복할 수 있다. 특히, 실온∼300℃의 분위기속에서, 표면 또는 이면으로부터 YAG 레이저의 제 2 고조파를 조사하여 불순물 원소를 활성화시키는 것은 대단히 유효하다. YAG 레이저는, 보수가 적기 때문에 바람직한 활성화수단이다.
이후의 공정은, 층간절연막(12)을 형성하고, 수소화를 하고, 소스영역, 드레인영역에 달하는 콘택홀을 형성하고, 소스전극(13), 드레인전극(14)을 형성하여 TFT(n 채널형 TFT)을 완성시킨다(도 1e).
이와 같이 해서 얻어진 TFT의 채널형성영역(11)의 표면은, 제곱평균 거칠기 (rms)가 10nm 미만으로, P-V 값이 70nm 미만으로 할 수 있다.
또한, 본 발명은 도 1e의 TFT 구조로 한정되지 않고, 필요에 따라 채널형성영역과 드레인영역(또는 소스영역)의 사이에 삽입한 LDD 영역을 갖는 저농도 드레인(LDD: Lightly Doped Drain) 구조를 사용하여도 된다. 이 구조는, 채널형성영역과, 고농도로 불순물원소를 첨가하여 형성하는 소스영역 또는 드레인영역과의 사이에 저농도로 불순물원소를 첨가한 영역을 설치한다. 이 영역을 LDD 영역이라고 부른다. 또한, 게이트 절연막을 통해 LDD 영역을 게이트전극과 중첩하도록 구성한 소위 GOLD(Gate-drain overlapped LDD)구조를 사용하는 것도 가능하다.
또한, 여기서는 n 채널형 TFT를 사용하여 설명하였지만, n 형 불순물원소 대신에 p 형 불순물원소를 사용함으로써 p 채널형 TFT를 형성하는 것은 말할 필요도 없다.
또한, 여기서는 탑 게이트형 TFT를 예로서 설명하였지만, TFT 구조에 관계없게 본 발명을 적용하는 것이 가능하며, 예를 들면 보텀(bottom) 게이트형(역 스태거형) TFT이나 순 스태거형 TFT에 적용하는 것이 가능하다.
(실험)
이하, 실험을 수행한 것을 나타낸다.
유리기판 상에 하지막을 형성한다. 하지 절연막은, 2층 구조로 이루어져, SiH4, NH3및 N2O를 반응가스로 사용하여 형성되는 제 1 산화질화실리콘막을 50∼100nm의 두께로, SiH4및 N2O를 반응가스로 사용하여 형성되는 제 2 산화질화실리콘막을 100∼150nm의 두께로 형성하되, 그 2개의 막을 적층한다.
이어서, 하지 절연막을 형성한 후, 비정질 반도체막을 형성한다. 비정질 반도체막으로서는, 비정질 실리콘막, 실리콘에 대하여 1.7%의 게르마늄을 함유하는 비정질 실리콘막, 실리콘에 대하여 3.5%의 게르마늄을 포함하는 비정질 실리콘막을 각각 플라즈마 CVD법에 의해 형성한다.
다음, 니켈을 중량 환산으로 10ppm의 농도로 포함하는 아세트산 니켈염 용액을 스피너(spinner)로 도포하여 니켈 함유층을 형성한다. 이어서, 500℃에서 1시간의 탈수소화처리를 하여, 막속의 수소농도를 감소시킨 뒤, 550℃에서 4시간의 가열처리를 하여 결정구조를 갖는 반도체막을 각각 형성하였다.
이 점에서, 비교예로서, 각각의 반도체막 표면상태를 AFM(원자력 현미경)으로 측정하였다. 도 2 및 도 3에 측정결과를 나타낸다. 도 2는 표면 요철의 제곱평균 거칠기(rms)를 나타내고, 도 3은 요철의 피크 대 밸리(P-V) 값(높이의 최대치와 최소치의 차이)을 나타낸다. 이때, 도 2 및 도 3의 모든 값은, 3㎛×3㎛ 영역의 측정값이다.
이어서, 결정화율을 높이고, 결정립 내에 남겨지는 결함을 보수하기 위해서, 레이저 광(XeCl:파장이 308nm)을 대기 또는 산소 분위기속에서 조사한다. 레이저 광에는 파장이 400nm이하인 엑시머 레이저 광이나, YAG 레이저의 제 2고조파, 제 3고조파를 사용한다. 어떻든 간에, 반복 주파수가 약 10∼1000Hz를 갖는 펄스 레이저 광을 사용하여, 해당 레이저 광을 광학계로써 100∼500mJ/cm2로 집광하고, 90∼95%의 오버랩율을 갖고 조사하여, 실리콘막 표면을 주사시킨다.
에너지 밀도의 조건을 변경하는 동안, 레이저 광을 조사하고, 각 조건에 대해 AFM을 사용하여 측정한다. 그 측정 결과를 도 2 및 도 3에 나타내었다.
도 2 및 도 3으로부터 명백한 것처럼, 함유된 게르마늄 양이 증가할수록, 표면의 요철이 작아진다. 구체적으로는, 표면에서의 제곱평균 거칠기(rms)와 P-V값이 낮아져 표면의 평탄성이 높아진다.
제곱평균 거칠기(rms)에 있어서는, 레이저 광의 조사 후, 게르마늄을 포함하지 않은 실리콘막은 약 10nm∼30nm인 반면에, 게르마늄을 포함하게 하는 막에서 표면의 요철의 제곱평균 거칠기(rms)가 10nm 미만으로 억제되어 있다.
P-V값에 있어서는, 레이저 광의 조사 후, 게르마늄을 포함하지 않은 실리콘막은, 약 70nm∼100nm인 반면에, 게르마늄을 포함하게 하는 막에서 표면의 요철의 P-V값이 70nm미만으로 억제되어 있다.
여기서, 도 15a 내지 도 15c는, 숏(shot) 수가 13, 반복 주파수가 30Hz, 에너지 밀도가 521mJ/cm2로 레이저 광의 조사를 대기속에서 행한 경우의 각각의 현미경 사진이다. 도 15a는 실리콘 게르마늄(Si1-XGeX(X=0.017))막, 도 15b는 실리콘 게르마늄(Si1-XGeX(X= 0.035))막, 도 15c는 실리콘막일 경우이다. 이때, 이 현미경 사진으로부터도, 게르마늄을 포함하는 반도체막(도 15a 및 15b)이, 게르마늄을 포함하지 않은 반도체막(도 15c)과 비교하여 요철이 적고, 평탄성이 높은 것을 알 수 있다.
또한, 상기 방법에 의해 얻어진 반도체막은, {101}격자면에 대하여 높은 배향율을 갖는다. 결정의 배향율에 관하여, 결정립이 크게 {101} 격자면으로 배향하여, 그 외에 {001}면과 {111}면 사이의 중간위치에 있는 {311}면으로 결정립이 배향하고 있는 경향을 관찰할 수 있다. 구체적으로는, 반도체층의 표면에 대한 각이 10°이하인 결정립의 비율이, {101}격자면에서는 20%이상이고, {001}면에서는 3%이하이고, {111}면에서는 5%이하이다. 상기 검출은, 반사 전자 회절 패턴법으로 수행된다.
또한, 결정방위의 분포는 반사 전자 회절패턴(EBSP:Electron Backscatter diffraction Pattern)에 의해 구하고, 이 EBSP는 주사형 전자현미경(SEM:Scanning Electron Microscopy)에 전용 검출기를 설치하여, 일차 전자의 후방 산란으로부터 결정방위를 분석하는 방법이다. 전자선이 인가된 시료의 위치를 이동시키면서 방위해석을 반복함으로써(맵핑측정), 면형의 시료에 관해서 결정방위 또는 배향의 정보를 얻을 수 있다. 입사 전자선의 폭은, 주사형 전자 현미경의 전자총의 타입에 따라 다르지만, 쇼트키 전계 방사형의 경우, 10∼20nm의 대단히 가는 전자선이 조사된다. 맵핑측정에서는, 측정점의 수가 많을수록, 또한 측정영역이 넓을수록, 결정배향의 보다 평균화한 정보를 얻을 수 있다. 실제로는, 100㎛×100㎛의 영역에서, 약 10000점(간격 : 1㎛)∼40000점(간격 : 0.5㎛)의 정도로 측정을 한다. 맵핑측정에 의해 각 결정립의 결정방위를 전부 구한 후, 막에 대한 결정배향의 상태를 통계적으로 표시할 수 있다. {101}격자면 부근에 분포가 집중하고 있는 경우, 실제의 막에 있어서는, 각 결정립의 <101> 배향이 기판에 거의 수직한 방향이다. 이때, 결정립이 그 주위에 약간 파동을 가지며 배치되는 것이 예상될 수 있다. 이 파동각에 대한 허용값을 예를 들면, 5도 또는 10도로 하고, 그 값보다 작지만 결정립의 비율을 수치로 나타낸다. 여기서는, 상술한 것처럼, 허용 편차각을 5도 및 10도로 설정하고, 그 범위에 속하는 각도를 갖는 결정립의 비율을 결정의 배향율이라고 부른다.
종래의 방법으로 형성된 결정질 실리콘막은, 결정화시, 기판이나 하지 절연막의 영향을 받으므로, 복수의 결정립이 퇴적된다. 따라서, {111}면에 배향하는 경향이 있지만, 그 면 방향으로 배향한 결정립의 비율은 낮았다.
이렇게 얻어진 평탄성 및 반도체막에 있어서의 결정의 배향율이 높은 반도체막을 TFT의 활성층으로서 사용함으로써, 오프 전류치가 낮고, 변동이 감소된 반도체장치를 얻을 수 있다.
상술한 것처럼 구성된 본 발명에 관해서, 이하에 나타내는 실시예로 더욱 상세히 설명을 한다.
[실시예 1]
2회의 레이저 조사를 하는 TFT의 제작예를 도 4 및 도 5에 나타낸다.
도 4a에서, 도면부호 20은 절연표면을 갖는 기판, 21은 블록킹층이 되는 절연막, 22는 비정질 구조를 갖는 반도체막이다.
우선, 도 4a에 나타낸 것처럼, 기판(20)상에 산화실리콘막, 질화실리콘막 또는 산화질화실리콘막(SiOxNy) 등의 절연막으로 이루어진 하지 절연막(21)을 형성한다. 대표적인 일례는, 하지 절연막(21)으로서 2층 구조로 이루어진다. SiH4, NH3및 N2O를 반응가스로서 형성되는 제 1 산화질화실리콘막을 50∼100nm, SiH4및 N2O를 반응가스로서 형성되는 제 2 산화질화실리콘막을 100∼150nm의 두께로 적층형성하는 구조를 사용한다. 또한, 하지 절연막(21)의 일층으로서 막 두께 10nm 이하의 질화실리콘막(SiN막) 또는 제 2 산화질화실리콘막(SiNxOy막, 여기서 X≫Y)을 사용하는것이 바람직하다. 니켈은 산소농도가 높은 영역으로 이동하기 쉬운 경향이 있기 때문에, 반도체막과 접하는 하지 절연막을 질화실리콘막으로 하는 것은 매우 유효하다. 또한, 제 1 산화질화실리콘막, 제 2 산화질화실리콘막, 질화실리콘막을 순차로 적층한 3층 구조를 사용하여도 된다.
이어서, 하지 절연막 상에 게르마늄을 포함하고 비정질구조를 갖는 제 1 반도체막(22)을 형성한다. 제 1 반도체막(22)은, 대표적으로는, 비정질 실리콘 게르마늄막 등의 막이 적용되어, 플라즈마 CVD법이나 감압 CVD법, 또는 스퍼터링법으로 10∼100nm의 두께로 형성한다. 후 결정화로 양질인 결정구조를 갖는 반도체막을 얻기 위해서는, 게르마늄을 포함하고 비정질구조를 갖는 제 1 반도체막(22)의 막속에 포함되는 산소, 질소 등의 불순물 농도를 5×1018/cm3(2차 이온질량 분석법(SIMS)로써 측정한 원자 농도) 이하로 감소시키는 것이 바람직하다. 이것들의 불순물 원소는, 후 결정화를 방해하는 요인이 되고, 결정화 후에도 포획 중심이나 재결합 중심의 밀도를 증가시키는 요인이 된다. 그 때문에, 고순도의 재료 가스를 사용하는 것은, 반응실내의 경면처리(전계연마처리)나 오일 없는 진공 배기계를 구비한 초고진공 CVD 장치를 사용하는 것이 바람직하다.
다음은, 비정질구조를 갖는 제 1 반도체막(22)을 결정화시키는 기술로서 여기서는 일본국 특개평 제8-78329호 공보에 기재된 기술을 사용하여 결정화시킨다. 상기 특개평 제8-78329호 공보에 기재된 기술은, 비정질 실리콘막에 대하여 결정화를 촉진하는 금속원소를 선택적으로 첨가하여, 가열처리를 한다. 그래서, 금속원소가 첨가된 상기 영역으로부터 확산하는 결정구조를 갖는 반도체막을 형성한다.
우선, 제 1 반도체막(22)의 표면에, 결정화를 촉진하는 촉매작용이 있는 금속원소(여기서는, 니켈을 사용)를 중량환산으로 1∼100ppm을 포함하는 아세트산 니켈염 용액을 스피너로 도포하여 니켈 함유층(23)을 형성한다(도 4b). 니켈 함유층(23)을 형성하는 방법 이외의 다른 수단으로서, 스퍼터링법, 증착법 또는 플라즈마처리에 의해 매우 얇은 막을 형성하는 수단을 사용하여도 된다. 또한, 여기서는, 전체면에 도포하는 예를 도시하였지만, 마스크를 형성하여 선택적으로 니켈 함유층을 형성하여도 된다.
이어서, 가열처리를 하여 결정화를 한다. 이 경우, 반도체의 결정화를 촉진하는 금속원소와 접촉한 반도체막의 일부에 실리사이드가 형성되고, 그 실리사이드를 핵으로서 결정화를 진행한다. 이렇게 해서, 도 4c에 나타낸 것처럼 결정구조를 갖는 제 1 반도체막(24a)이 형성된다. 결정화 후의 제 1 반도체막(24a)에 포함되는 산소농도는, 5×1018/cm3이하로 하는 것이 바람직하다. 여기서는, 탈수소화를 위한 열처리를 1시간 동안 450℃에서 수행한 후, 결정화를 위한 열처리를 550℃∼650℃에서 4∼24시간을 수행한다. 또한, 강광의 조사에 의해 결정화를 하는 경우는, 적외광, 가시광 및 자외광으로 이루어진 군으로부터 선택된 하나의 종류의 복수의 종류를 사용하는 것이 가능하다. 대표적으로는, 할로겐 램프, 금속 할로겐 램프, 크세논 아크램프, 카본 아크램프, 고압 나트륨 램프 또는 고압 수은램프로부터 사출된 광을 사용한다. 램프 광원은, 1∼60초, 바람직하게는 30∼60초 점등시켜, 그것을 1회∼10회 반복하여, 반도체막을 순간적으로 600∼1000℃ 정도의 온도까지 가열하여도 된다. 또, 필요하면, 강광을 조사하기 전에 비정질구조를 갖는 제 1 반도체막(24a)에 함유하는 수소를 방출시키는 열처리를 하여도 된다. 또한, 열처리와 강광의 조사를 동시에 하여 결정화를 수행하여 된다. 생산성을 고려하면, 결정화는 강광의 조사에 의해 결정화를 하는 것이 바람직하다.
이와 같이 얻어진 제 1 반도체막(24a)에는, 금속 원소(여기서는 니켈)가 잔존하고 있다. 상기 금속원소가 상기 막을 통해 균일하게 분포하지 않을지라도, 평균적인 농도는 1×1019/cm3을 넘는 농도로 잔존하고 있다. 물론, 이러한 상태라도 TFT를 비롯하여 각 종 반도체소자를 형성하는 것이 가능하지만, 이후에 설명되는 게터링 방법으로 상기 금속원소를 제거한다.
이어서, 결정화율(막의 전체 체적에 대한 결정성분의 비율)을 높여, 결정립내에 남겨지는 결함을 보수하기 위해서, 결정구조를 갖는 제 1 반도체막(24a)에 대하여 레이저 광(제 1 레이저 광)을 대기 또는 산소분위기에서 조사한다. 레이저 광(제 1 레이저 광)을 조사한 경우, 표면에 요철이 형성됨과 동시에 얇은 산화막(25a)이 형성된다(도 4d). 이 레이저 광(제 1 레이저 광)에는 파장 400nm 이하의 엑시머 레이저 광이나, YAG 레이저의 제 2 고조파 또는 제 3 고조파를 사용한다. 또한, 엑시머 레이저 광 대신에 자외광 램프로부터 방출된 광을 사용하여도 된다. 어쨌든, 반복 주파수 약 10∼1000Hz의 펄스 레이저 광을 사용하고, 그 펄스 레이저 광을 광학계로써 100∼500mJ/cm2로 집광하고, 90∼95%의 오버랩율으로 조사하여, 실리콘막 표면을 주사시켜도 된다.
이어서, 산화막(25)을 제거한다(도 1e). 그 후, 결정구조를 갖는 제 1 반도체막에 대하여 레이저 광(제 2 레이저 광)을 질소분위기 또는 진공에서 조사한다. 레이저 광(제 2 레이저 광)을 조사한 경우, 제 1 레이저 광의 조사에 의해 형성된 요철의 P-V 값(Peak to Valley: 높이의 최대치와 최소치의 차이) 및 rms가 감소한다. 즉 평탄화된 반도체막(24b)이 형성된다(도 1f). 이 레이저 광(제 2 레이저 광)에는 파장 400nm 이하의 엑시머 레이저 광이나, YAG 레이저의 제 2고조파, 제 3고조파를 사용한다. 또한, 엑시머 레이저 광 대신에 자외광 램프로부터 방출하는 광을 사용하여도 된다. 이때, 제 2 레이저 광의 에너지 밀도는, 제 1 레이저 광의 에너지 밀도보다 크게 하고, 바람직하게는 30∼60mJ/cm2크게 한다.
또한, 오존 함유 수용액(대표적으로는, 오존수)으로 산화막(화학적 산화막이라 칭함)을 형성하여 총 1∼10nm의 산화막으로 이루어진 장벽층(26)을 표면에 형성한다. 이 장벽층(26)상에 희가스 원소를 포함하는 제 2 반도체막(27)을 형성한다(도 5a). 이 장벽층(26)은, 후 공정에서 제 2 반도체막(106)만을 선택적으로 제거할 때에 식각 스토퍼(stopper)로서 기능한다. 또한, 오존 함유 수용액 대신에, 황산, 염산, 초산 등으로 과산화 수소수를 혼합시킨 수용액으로 처리하여도 마찬가지로 화학적 산화막을 형성할 수 있다. 또한, 다른 장벽층(26)의 형성방법으로서는, 산소 분위기하의 자외선 광의 조사로 오존을 발생시켜 상기 결정구조를 갖는 반도체막의 표면을 산화하여 형성하여도 된다. 또한, 다른 장벽층(26)의 형성방법으로서는, 플라즈마 CVD 법이나 스퍼터링법이나 증착법 등으로 약 1∼10nm의 산화막을 장벽층으로서 퇴적하여도 된다. 또한, 다른 장벽층(26)의 형성방법으로서는, 클린 오븐으로 약 200∼350℃로 가열하여 얇은 산화막을 형성하여도 된다. 또한,장벽층(26)은, 상기 방법 중 어느 하나의 방법, 또는 그것들의 방법을 조합하여 형성된 것으로 한정되지 않는다. 하지만, 나중의 게터링으로 제 1 반도체막 내의 니켈이 제 2 반도체막에 이동 가능한 막질 또는 막 두께로 하는 것이 필요하다.
여기서는, 희가스 원소를 포함하는 제 2 반도체막(27)을 스퍼터링법으로써 형성하여, 게터링 사이트(site)를 형성한다. 또한, 제 1 반도체막에는 희가스 원소가 첨가되지 않도록 스퍼터링 조건을 적절히 조절하는 것이 바람직하다. 희가스 원소로서 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr) 및 크세논(Xe)으로 이루어진 군으로부터 선택된 하나의 원소 또는 복수의 원소를 사용한다. 그들 원소 중에서도 염가의 가스인 아르곤(Ar)을 사용하는 것이 바람직하다. 여기서는, 희가스 원소를 포함하는 분위기에서 실리콘의 타깃을 사용하여, 제 2 반도체막을 형성한다. 막 내에 불활성 기체인 희가스 원소 이온을 함유시키는 의미는 두 가지이다. 하나는, 댕글링 본드를 형성하여 반도체막에 왜곡을 주는 것이고, 다른 하나는 반도체막의 격자사이에 왜곡을 형성하는 것이다. 반도체막의 격자 내의 왜곡은, 아르곤(Ar), 크립톤(Kr) 또는 크세논(Xe) 등의 실리콘보다 원자 반경이 큰 원소를 사용한 경우에 현저하게 얻을 수 있다. 또한, 막 내에 희가스 원소를 함유시킴으로써, 격자 왜곡뿐만 아니라, 짝짓지 않은 결합도 형성시켜 게터링 작용에 기여한다.
또한, 단일 도전형의 불순물 원소인 인을 포함하는 타깃을 사용하여 제 2 반도체막을 형성하는 경우, 희가스 원소에 의한 게터링과 아울러, 인의 쿨롱힘을 이용하여 게터링을 수행할 수 있다.
다음으로, 가열처리를 하고, 제 1 반도체막 내의 금속원소(니켈)의 농도를감소시키고, 또는 제 1 반도체막으로부터 금속원소를 제거하는 게터링을 한다(도 5b). 가열처리로서, 강광을 조사하는 처리 또는 열처리를 하여도 된다. 도 5b에서 화살표 방향(즉, 기판측으로부터 제 2 반도체막 표면으로 향하는 방향)으로 금속원소가 이동하여, 장벽층(26)으로 덮인 제 1 반도체막(24b)에 포함되는 금속원소의 제거, 또는 금속원소의 농도의 감소가 행해진다. 금속원소가 게터링시에 이동하는 거리는, 적어도 제 1 반도체막의 두께 정도의 거리이어도 되고, 비교적 단시간에 게터링을 완성할 수 있다. 여기서는, 니켈이 제 1 반도체막(24b)에 분리하지 않도록 모두 제 2 반도체막(27)으로 이동시켜, 제 1 반도체막(24b)에 포함되는 니켈이 거의 존재하지 않는다. 즉, 제 1 반도체막내의 니켈 농도가 1×1018/cm3이하, 바람직하게는 1×1017/cm3이하가 되도록 충분히 게터링한다.
본 명세서에 있어서, 게터링이란, 피게터링 영역(여기서는, 제 1 반도체막)에 있는 금속원소가 열에너지에 의해 방출되어, 확산에 의해 게터링 사이트로 이동하는 것을 나타낸다. 따라서, 게터링은 처리온도에 의존하여, 보다 고온일수록 단시간에 게터링이 진행하게 된다.
또한, 이 게터링의 가열처리로서 강광을 조사하는 처리를 사용하는 경우는, 가열용 램프 광원을 1∼60초, 바람직하게는 30∼60초 점등시켜, 그것을 1∼10회, 바람직하게는 2∼6회 반복한다. 램프광원의 발광강도는, 임의로 하지만, 순간적으로는 600∼1000℃, 바람직하게는 700∼750℃에서 반도체막이 가열되도록 한다.
또한, 열처리를 수행하는 경우는, 질소 분위기속에서 450∼800℃, 1∼24시간, 예를 들면 550℃에서 14시간 동안 열처리를 하여도 된다. 또한, 열처리와 아울러, 강광을 조사하여도 된다.
다음으로, 장벽층(26)을 식각 스토퍼로 사용하여, 제 2 반도체막만을 선택적으로 제거한 뒤, 산화막으로 이루어진 장벽층(26)을 제거한다. 제 2 반도체막만을 선택적으로 식각하는 방법으로서는, ClF3에 의한 플라즈마를 사용하지 않은 건식 식각, 혹은 히드라진 또는 테트라에틸-암모늄-하이드로옥사이드(화학식(CH3)4NOH)를 함유하는 수용액 등 알칼리용액에 의한 습식 식각으로 할 수 있다. 또한, 제 2 반도체막을 제거한 후, 장벽층의 표면을 TXRF로 니켈농도를 측정한 바, 니켈이 고농도로 검출되기 때문에, 장벽층은 제거하는 것이 바람직하다. 불산을 포함하는 에천트에 의해 제거하여도 된다.
다음으로, 평탄화된 반도체막(24b)을 공지의 패터닝기술을 사용하여 원하는 형상의 반도체층(28)을 형성한다(도 5c). 또한, 레지스트 마스크를 형성하기 전에, 오존수를 사용하여 표면에 얇은 산화막을 형성하는 것이 바람직하다.
이어서, 반도체층의 표면을 불산을 포함하는 에천트로 세정한 후, 게이트 절연막(29)이 되는 실리콘을 주성분으로 하는 절연막을 형성한다. 이 표면세정과 게이트 절연막의 형성은, 대기에 접속하지 닿지 않고서 연속적으로 하는 것이 바람직하다.
이후의 공정은, 본 발명의 실시예 형태와 동일한 공정에 의해 TFT를 완성시킨다(도 5d). 이때, 도 5d에서, 도면부호 29 내지 36은, 게이트 절연막, 게이트전극, 소스영역, 드레인영역, 채널형성영역, 소스전극, 드레인전극 및 층간절연막을 각각 나타낸다.
또한, 본 실시예는 실시예 형태와 조합하는 것이 가능하다. 또한, 다른 공지의 게터링 기술과 조합하는 것이 가능하다.
또한, 게터링 전에 제 2 레이저 광을 조사하지 않고, 소정 형상의 반도체층을 형성한 후에 산화막을 제거한 후, 불활성 기체 분위기 또는 진공속에서 제 2 레이저 광을 조사하여 평탄화하여도 된다.
[실시예 2]
본 발명의 실시예를 도 6∼도 8을 사용하여 설명한다. 여기서는, 동일 기판 상에 화소부와, 화소부의 주변에 설치하는 구동회로의 TFT(n 채널형 TFT 및 p 채널형 TFT)를 동시에 제작하는 방법에 관해 상세히 설명한다.
우선, 기판(100)상에 하지 절연막(101)을 형성하여, 결정 구조를 갖는 제 1 반도체막을 얻은 후, 원하는 형상으로 식각처리하여 섬 형상으로 분리된 반도체층 (102∼106)을 형성한다.
기판(100)으로서 유리기판(#1737)을 사용한다. 하지 절연막(101)으로서는, 플라즈마 CVD법으로 막형성 온도 400℃에서, 재료가스 SiH4, NH3, N2O로부터 형성된 산화질화실리콘막(101a)(조성비 Si=32%, O=27%, N=24%, H=17%)을 50nm(바람직하게는 10∼200nm) 두께로 형성한다. 이어서, 표면을 오존수로 세정한 후, 표면의 산화막을 희불산(1/100 희석)으로 제거한다. 이어서, 플라즈마 CVD법으로 막형성 온도400℃, 원료가스 SiH4, N2O로부터 형성되는 산화질화 수소화 실리콘막(101b)(조성비 Si=32%, O=59%, N=7%, H=2%)을 100nm(바람직하게는 50∼200nm)의 두께로 적층형성한다. 또한, 대기에 노출하지 않고, 플라즈마 CVD법으로 막형성 온도 300℃, SiH4와 GeH4로 이루어진 막형성 가스로 게르마늄을 포함하고 비정질 구조를 갖는 반도체막을 54nm의 두께(바람직하게는 25∼80nm)로 형성한다. 막형성 가스는, SiH4대신에 Si2H6또는 SiF4를, GeH4대신에 GeF4를 사용하여도 된다.
본 실시예에서는, 하지막(101)을 2층 구조로 나타내었지만, 상기 절연막의 단층막 또는 2층 이상 적층시킨 구조로서 형성하여도 된다. 또한, 반도체막의 재료에 한정은 없다. 그러나, 반도체막은, 바람직하게는 실리콘 또는 실리콘 게르마늄(SixGe1-x(X=0.0001∼0.02)) 합금을 사용하여, 공지의 수단(스퍼터링법, LPCVD법 또는 플라즈마 CVD법 등)으로 형성하여도 된다. 또한, 플라즈마 CVD 장치는, 단일 웨이퍼형 장치 또는 배치형 장치이어도 된다. 또한, 동일한 막 형성실에서 대기에 접촉되지 않고 하지 절연막과 반도체막을 연속적으로 형성하여도 된다.
이어서, 비정질 구조를 갖는 반도체막의 표면을 세정한 후, 오존수로 표면에 약 2nm 두께의 극히 얇은 산화막을 형성한다. 이어서, TFT의 임계값을 제어하기 위해, 미량인 불순물 원소(붕소 또는 인)를 도핑한다. 여기서는, 디보란(B2H6)을 질량분리하지 않고 플라즈마 여기한 이온 도핑법을 사용하여, 도핑조건을 가속전압 15kV; 디보란을 수소 1%로 희석한 가스 유량 30sccm, 도우즈량 2×1012/cm2로 비정질실리콘막에 붕소를 첨가하였다.
이어서, 중량환산으로 10ppm의 니켈을 포함하는 아세트산 니켈염 용액을 스피너로 도포한다. 도포 대신에 스퍼터링법으로 니켈원소를 전체면에 살포하는 방법을 사용하여도 된다.
이어서, 가열처리를 하여 결정화시켜 결정 구조를 갖는 반도체막을 형성한다. 이 가열처리는, 전기로의 열처리 또는 강한 광의 조사를 사용하면 된다. 전기로를 사용하여 열처리를 하는 경우는, 500℃∼650℃에서 4∼24시간 동안 하면 된다. 여기서는 탈수소화를 위한 열처리(500℃, 1시간) 후에, 결정화를 위한 열처리(550℃, 4시간)를 하여 게르마늄을 포함하고 결정 구조를 갖는 실리콘막을 얻는다. 이때, 여기서는 상기 로(furnace)를 사용한 열처리를 사용하여 결정화를 하였지만, 램프 어닐링장치에 의해 결정화를 하여도 된다. 이때, 여기서는 실리콘의 결정화를 촉진하는 금속원소로서 니켈을 사용한 결정화 기술을 사용하였지만, 다른 공지의 결정화 기술, 예를 들면 고상 성장법과 레이저 결정화법을 사용하여도 된다.
다음으로, 결정 구조를 갖는 실리콘막 표면의 산화막을 희불산 등으로 제거한 후, 결정화율을 높이고, 결정립 내부에 남겨지는 결함을 보수하기 위한 제 1 레이저 광(XeCl: 파장 308nm)의 조사를 대기 중에서, 또는 산소 분위기 중에서 한다. 레이저 광으로는 파장 400nm 이하의 엑시머 레이저 광이나, YAG 레이저의 제 2 고조파 또는 제 3 고조파를 사용한다. 어쨌든, 반복 주파수 약 10∼1000Hz의 펄스 레이저 광을 사용하여, 그 펄스 레이저 광을 광학계로 100∼500mJ/cm2로 집광하고,90∼95%의 오버랩율을 갖고 조사하여, 실리콘막 표면을 주사시켜도 된다. 이때, 대기 중에서, 또는 산소 분위기 중에서 하기 때문에, 제 1 레이저 광의 조사에 의해 표면에 산화막이 형성된다.
이어서, 제 1 레이저 광의 조사에 의해 형성된 산화막을 희불산으로 제거한 후, 제 2 레이저 광의 조사를 질소 분위기, 또는 진공중에서 하여, 반도체막 표면을 평탄화한다. 이 레이저 광(제 2 레이저 광)으로는 파장 400nm 이하의 엑시머 레이저 광이나, YAG 레이저의 제 2 고조파 또는 제 3 고조파를 사용한다. 제 2 레이저 광의 에너지 밀도는, 제 1 레이저 광의 에너지 밀도보다 크게 하며, 바람직하게는 30∼60mJ/cm2크게 한다.
이어서, 오존수로 표면을 120초 처리하여 총 1∼5nm 두께의 산화막으로 이루어진 장벽층을 형성한다.
이어서, 장벽층 위에 스퍼터링법으로 게터링 사이트가 되는 아르곤 원소를 포함하는 비정질 실리콘막을 막두께 150nm로 형성한다. 본 실시예의 스퍼터링법에 의한 막형성 조건은, 막형성 압력을 0.3Pa로 하고, 가스(Ar) 유량을 50(sccm)으로 하며, 막형성 파워를 3kW로 하고, 기판 온도를 150℃로 한다. 이때, 상기 조건에서의 비정질 실리콘막에 포함되는 아르곤 원소의 원자 농도는, 3×1020/㎤∼6×1020/㎤, 산소의 원자 농도는 1×1019/㎤∼3×1019/㎤이다. 그 후, 램프 어닐링장치를 사용하여 650℃, 3분의 열처리를 하여 게터링한다.
이어서, 장벽층을 식각 스토퍼로 하여, 게터링 사이트인 아르곤 원소를 포함하는 비정질 실리콘막을 선택적으로 제거한 후, 장벽층을 희불산으로 선택적으로 제거한다. 이때, 게터링시에, 니켈은 산소 농도가 높은 영역으로 이동하기 쉬운 경향이 있기 때문에, 산화막으로 이루어진 장벽층을 게터링 후에 제거하는 것이 바람직하다.
이어서, 얻어진 결정 구조를 갖는 실리콘막(폴리실리콘막으로도 불린다)의 표면에 오존수로 얇은 산화막을 형성한 후, 레지스트로 이루어진 마스크를 형성하고, 원하는 형상으로 식각처리하여 섬 형상으로 분리된 반도체층(102∼106)을 형성한다. 반도체층을 형성한 후, 레지스트로 이루어진 마스크를 제거한다.
이어서, 불산을 포함하는 에천트로 산화막을 제거하는 동시에 실리콘막의 표면을 세정한다. 그 후, 게이트 절연막(107)이 되는 실리콘을 주성분으로 하는 절연막을 형성한다. 본 실시예에서는, 플라즈마 CVD법에 의해 115nm의 두께로 산화질화 실리콘막(조성비 Si=32%, O=59%, N=7%, H=2%)으로 형성한다.
이어서, 도 6a에 나타낸 바와 같이, 게이트 절연막(107) 상에 막두께 20∼100nm의 제 1 도전막(108a)과, 막두께 100∼400nm의 제 2 도전막(108b)을 적층형성한다. 본 실시예에서는, 게이트 절연막(107) 상에 막두께 50nm의 질화 탄탈막, 막두께 370nm의 텅스텐막을 순차로 적층한다.
제 1 도전막 및 제 2 도전막을 형성하는 도전성 재료로서는 Ta, W, Ti, Mo, Al 및 Cu에서 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물 재료로 형성한다. 또한, 제 1 도전막 및 제 2 도전막으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막이나, AgPdCu 합금을 사용하여도 된다. 또한, 본 발명은 2층 구조로 한정되지 않는다. 예를 들면, 막두께 50nm의 텅스텐막, 막두께 500nm의 알루미늄과 실리콘의 합금(Al-Si)막, 막두께 30nm의 질화티타늄막을 순차 적층한 3층 구조로 사용하여도 된다. 또한, 3층 구조로 하는 경우, 제 1 도전막의 텅스텐 대신에 질화텅스텐을 사용하여도 되며, 제 2 도전막의 알루미늄과 실리콘의 합금(Al-Si)막 대신에 알루미늄과 티타늄의 합금막(Al-Ti)을 사용하여도 되며, 제 3 도전막의 질화티타늄막 대신에 티타늄막을 사용하여도 된다. 또한, 단층 구조를 사용하여도 된다.
다음으로, 도 6b에 나타낸 바와 같이 노광 공정에 의해 레지스트로 이루어진 마스크(110∼115)를 형성하고, 게이트 전극 및 배선을 형성하기 위한 제 1 식각처리를 한다. 제 1 식각처리에서는 제 1 및 제 2 식각조건으로 행한다. 식각처리로는 ICP(Inductively Coupled Plasma: 유도결합형 플라즈마) 식각법을 사용하면 된다. ICP 식각법을 사용하여, 식각조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극온도 등)을 적절히 조절함으로써 원하는 테이퍼 형상으로 막을 식각할 수 있다. 이때, 식각용 가스로서는, Cl2, BCl3, SiCl4, CCl4등을 대표로 하는 염소계 가스 또는 CF4, SF6, NF3등을 대표로 하는 불소계 가스, 또는 O2를 적절히 사용할 수 있다.
본 실시예에서는, 기판(시료 스테이지)에도 150W의 RF(13.56MHz) 전력을 인가하여, 실질적으로 음의 자기 바이어스 전압을 인가한다. 이 제 1 식각조건에 의해 W 막을 식각하여 제 1 도전층의 단부를 테이퍼 형상으로 한다. 제 1 식각조건에서의 W에 대한 식각속도는 200.39nm/min, TaN에 대한 식각속도는 80.32nm/min이며, TaN에 대한 W의 선택비는 약 2.5이다. 또한, 이 제 1 식각조건에 의해, W의 테이퍼각은, 약 26°로 된다. 이후, 레지스트로 이루어진 마스크(110∼115)를 제거하지 않고 제 2 식각조건으로 바꾸어, 식각용 가스로 CF4와 Cl2를 사용하여, 각각의 가스 유량비를 30/30(sccm)으로 하고, 1Pa의 압력으로 코일형의 전극에 500W의 RF(13.56MHz) 전력을 인가하여 플라즈마를 생성하여 약 30초 정도의 식각을 행하였다. 기판측(시료 스테이지)에도 20W의 RF(13.56MHz) 전력을 인가하여, 실질적으로 음의 자기 바이어스 전압을 인가한다. CF4와 Cl2를 혼합한 제 2 식각조건에서는 W 막 및 TaN 막 모두 같은 정도로 식각된다. 제 2 식각조건에서의 W에 대한 식각속도는 58.97nm/min, TaN에 대한 식각속도는 66.43nm/min이다. 이때, 게이트 절연막 상에 잔여물을 남기지 않고 식각하기 위해서는, 10∼20% 정도의 비율로 식각시간을 증가시키면 된다.
상기 제 1 식각처리에서는, 레지스트로 이루어진 마스크의 형상을 적합한 것으로 함으로써, 기판측에 인가하는 바이어스 전압의 효과에 의해 제 1 도전층 및 제 2 도전층의 단부가 테이퍼 형상이 된다. 이 테이퍼부의 각도는 충분하게 15∼45°로 설정한다.
이렇게 해서, 제 1 식각처리에 의해 제 1 도전층과 제 2 도전층으로 이루어진 제 1 형상의 도전층(117∼121)(제 1 도전층(117a∼121a)과 제 2 도전층(117b∼121b))을 형성한다. 게이트 절연막이 되는 절연막(107)은, 약10∼20nm 정도 식각되고, 제 1 형상의 도전층(117∼121)으로 덮이지 않은 영역이 얇게 된 게이트 절연막(116)이 된다.
이어서, 레지스트로 이루어진 마스크를 제거하지 않고 제 2 식각처리를 행한다. 여기서는, 식각용 가스로 SF6와 Cl2와 O2를 사용하여, 각각의 가스 유량비를 24/12/24(sccm)로 하고, 1.3Pa의 압력으로 코일형의 전극에 700W의 RF(13.56MHz) 전력을 인가하여 플라즈마를 생성하여 25초 동안 식각을 하였다. 기판측(시료 스테이지)에도 10W의 RF(13.56MHz) 전력을 인가하여, 실질적으로 음의 자기 바이어스 전압을 인가한다. 제 2 식각처리에서의 W에 대한 식각속도는 227.3nm/min, TaN에 대한 식각속도는 32.1nm/min이며, TaN에 대한 W의 선택비는 7.1이고, 절연막(116)인 SiON에 대한 식각속도는 33.7nm/min이며, SiON에 대한 W의 선택비는 6.83이다. 이와 같이 식각가스용 가스로 SF6를 사용한 경우, 상술한 것처럼 절연막(116)에 대한 선택비가 높다. 그래서 막 감소를 억제할 수 있다. 본 실시예에서는 절연막(116)의 막 두께가 약 8nm 만큼 감소된다.
이 제 2 식각처리에 의해 W의 테이퍼각은 70°로 되었다. 이 제 2 식각처리에 의해 제 2 도전층(124b∼129b)을 형성한다. 한편, 제 1 도전층은, 거의 식각되지 않고, 제 1 도전층(124a∼129a)이 된다(도 6c). 이때, 제 1 도전층(124a∼129a)은, 제 1 도전층(117a∼122a)과 거의 동일 사이즈이다. 실제로는, 제 1 도전층의 폭은, 제 2 식각 처리전에 비해 약 0.3㎛ 정도, 즉 선폭 전체에서 0.6㎛ 정도 감소되는 경우도 있다. 그러나, 제 1 반도체층의 사이즈에 거의 변화가 없다.
이어서, 레지스트로 이루어진 마스크를 제거한 후, 제 1 도핑처리를 행하여 도 6d의 상태를 얻는다. 도핑처리는 이온 도핑법, 또는 이온주입법으로 행하면 된다. 이온 도핑법의 조건은, 도우즈량을 1.5×1014atoms/cm2로 하고, 가속전압을 60∼100keV로 하여 한다. n형 도전성을 부여하는 불순물 원소로서, 전형적으로는 인(P) 또는 비소(As)를 사용한다. 이 경우, 제 1 도전층 및 제 2 도전층(124∼128)이 n형도전성을 부여하는 불순물 원소에 대한 마스크로 되어, 자기 정합방법으로 제 1 불순물 영역(130∼134)이 형성된다. 제 1 불순물 영역(130∼134)에는 1×1016∼1×1017/㎤의 농도범위로 n형 도전성을 부여하는 불순물 원소를 첨가한다. 여기서는, 제 1 불순물 영역과 같은 농도 범위의 영역을 n--영역으로도 부른다.
이때, 본 실시예에서는 레지스트로 이루어진 마스크를 제거한 후, 제 1 도핑처리를 행하였지만, 레지스트로 이루어진 마스크를 제거하지 않고 제 1 도핑처리를 행하여도 된다.
이어서, 도 7a에 나타낸 바와 같이 레지스트로 이루어진 마스크(135∼137)를 형성하여 제 2 도핑처리를 행한다. 마스크 135는 구동회로의 p채널형 TFT을 형성하는 반도체층의 채널 형성영역 및 그 주변의 영역을 보호하는 마스크이고, 마스크 136은 구동회로의 n채널형 TFT의 한 개를 형성하는 반도체층의 채널 형성영역 및 그 주변의 영역을 보호하는 마스크이며, 마스크 137은 화소부의 TFT를 형성하는 반도체층의 채널 형성영역 및 그 주변의 영역과 저장 용량이 되는 영역을 보호하는마스크이다.
제 2 도핑처리에 있어서의 이온 도핑법의 조건은 도우즈량을 1.5×1015atoms/cm2로 하고, 가속전압을 60∼100keV로 하여 인(P)을 도핑한다. 여기서는, 제 2 도전층(124b∼126b)을 마스크로 하여 각 반도체층에 불순물 영역이 자기 정합방법으로 형성된다. 물론, 마스크(135∼137)로 덮인 영역에는 인은 첨가되지 않는다. 이렇게 해서, 제 2 불순물 영역(138∼140)과, 제 3 불순물 영역(142)이 형성된다. 제 2 불순물 영역(138∼140)에는 1×1020∼1×1021/㎤의 농도범위로 n형 도전성을 부여하는 불순물 원소가 첨가되어 있다. 여기서는, 제 2 불순물 영역과 같은 농도범위의 영역을 n+ 영역으로도 부른다.
또한, 제 3 불순물 영역은 제 1 도전층에 의해 제 2 불순물 영역보다도 저농도로 형성되고, 1×1018∼1×1019/㎤의 농도범위로 n형 도전성을 부여하는 불순물 원소가 첨가되게 된다. 이때, 제 3 불순물 영역은, 테이퍼 형상인 제 1 도전층의 부분을 통과시켜 도핑을 행하기 때문에, 테이퍼부의 단부를 향해 불순물 농도가 증가하는 농도 경사를 갖고 있다. 여기서는, 제 3 불순물 영역과 같은 농도범위의 영역을 n-영역으로도 부른다. 또한, 마스크(136, 137)로 덮인 영역은, 제 2 도핑처리로 불순물 원소가 첨가되지 않고, 제 1 불순물 영역(144, 145)이 된다.
이어서, 레지스트로 이루어진 마스크(135∼137)를 제거한 후, 새롭게 레지스트로 이루어진 마스크(146∼148)를 형성하여 도 7b에 나타낸 바와 같이 제 3 도핑처리를 행한다.
구동회로에서, 상기 제 3 도핑처리에 의해, p채널형 TFT를 형성하는 반도체층 및 저장 용량을 형성하는 반도체층에 p형의 도전성을 부여하는 불순물 원소가 첨가된 제 4 불순물 영역(149, 150) 및 제 5 불순물 영역(151, 152)을 형성한다.
또한, 제 4 불순물 영역(149, 150)에는 1×1020∼1×1021/㎤의 농도범위로 p형 도전성을 부여하는 불순물 원소가 첨가되도록 한다. 한편, 제 4 불순물 영역(149, 150)에는 이전의 처리에서 인(P)이 첨가된 영역(n--영역)이지만, p형 도전성을 부여하는 불순물 원소의 농도가 그것의 1.5∼3배 첨가되어 있어 도전형은 p형으로 되어 있다. 여기서는, 제 4 불순물 영역과 같은 농도범위의 영역을 p+영역으로도 부른다.
또한, 제 5 불순물 영역(151, 152)은 제 2 도전층(125a)의 테이퍼부와 겹치는 영역에 형성되는 것으로, 1×1018∼1×1020/㎤의 농도범위로 p형 도전성을 부여하는 불순물 원소가 첨가되도록 한다. 여기서는, 제 5 불순물 영역과 같은 농도범위의 영역을 p-영역으로도 부른다.
이상까지의 공정으로 각각의 반도체층에 n형 또는 p형의 도전성을 갖는 불순물 영역이 형성된다. 도전층 124∼127은 TFT의 게이트 전극이 된다. 또한, 도전층 128은 화소부에서 저장 용량을 형성하는 한쪽의 전극이 된다. 더구나, 도전층 129는 화소부에서 소스 배선을 형성한다.
이어서, 실질적으로 전체면을 덮는 절연막(도시하지 않음)을 형성한다. 본 실시예에서는, 플라즈마 CVD법에 의해 막두께 50nm의 산화 실리콘막을 형성하였다. 물론, 이 절연막은 산화 실리콘막에 한정되는 것이 아니고, 실리콘을 포함하는 다른 절연막을 단층 또는 적층 구조로 사용하여도 된다.
이어서, 각각의 반도체층에 첨가된 불순물 원소를 활성화 처리하는 공정을 행한다. 이 활성화 공정은, 램프 광원을 사용한 급속 열처리(RTA: Rapid Thermal Annealing)법, 혹은 YAG 레이저 또는 엑시머 레이저를 이면으로부터 조사하는 방법, 혹은 로를 사용한 열처리, 혹은 이들 방법 중 어느 하나와 조합한 방법에 의해 행한다.
또한, 본 실시예에서는, 상기 활성화 이전에 절연막을 형성한 예를 나타내었지만, 상기 활성화를 한 후, 절연막을 형성하는 공정으로 하여도 된다.
이어서, 질화실리콘막으로 이루어진 제 1 층간절연막(153)을 형성하고 열처리(300∼550℃에서 1∼12 시간)를 하여, 반도체층을 수소화하는 공정을 한다(도 7c). 이 공정은 제 1 층간절연막(153)에 포함되는 수소에 의해 반도체층의 댕글링 본드를 종단하는 공정이다. 산화실리콘막으로 이루어진 절연막(도시하지 않음)의 존재에 관계없이 반도체층을 수소화할 수 있다. 단, 본 실시예에서는, 제 2 도전층으로서 알루미늄을 주성분으로 하는 재료를 사용하고 있기 때문에, 수소화하는 공정에서 제 2 도전층이 견뎌낼 수 있는 열처리 조건으로 하는 것이 중요하다. 수소화의 다른 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용하여)를 하여도 된다.
이어서, 제 1 층간절연막(153) 상에 유기 절연물 재료로 이루어진 제 2 층간절연막(154)을 형성한다. 본 실시예에서는 막두께 1.6㎛의 아크릴 수지막을 형성한다. 이어서, 소스 배선(129)에 이르는 콘택홀과, 도전층(127, 128)에 이르는 콘택홀과, 각 불순물 영역에 이르는 콘택홀을 형성한다. 본 실시예에서는 복수의 식각처리를 순차로 한다. 본 실시예에서는 제 1 층간절연막을 식각 스토퍼로 하여 제 2 층간절연막을 식각한 후, 절연막(도시하지 않음)을 식각 스토퍼로 하여 제 1 층간절연막을 식각하고 나서 절연막(도시하지 않음)을 식각하였다.
그 후, Al, Ti, Mo, W 등을 사용하여 배선 및 화소전극을 형성한다. 이들 전극 및 화소전극의 재료는, Al 또는 Ag를 주성분으로 하는 막, 또는 그들의 적층막 등의 반사성이 우수한 재료를 사용하는 것이 바람직하다. 이렇게 해서, 소스 전극 또는 드레인 전극(155∼160), 게이트 배선(162), 접속 배선(161), 화소전극(163)이 형성된다.
이상과 같이 하여, n 채널형 TFT(201), p 채널형 TFT(202), n 채널형 TFT(203)을 갖는 구동회로(206)와, n 채널형 TFT로 이루어진 화소 TFT(204), 저장 용량(205)을 갖는 화소부(207)를 동일 기판 상에 형성할 수 있다(도 8). 본 명세서에서는 이러한 기판을 편의상 액티브 매트릭스 기판으로 부른다.
화소부(207)에 있어서, 화소 TFT(204)(n 채널형 TFT)에는 채널 형성영역(167), 게이트 전극을 형성하는 도전층(127)의 외측에 형성되는 제 1 불순물 영역(n--영역)(145)과 소스 영역으로서 기능하는 제 2 불순물 영역(n+영역)(140)을 갖고 있다. 또한, 저장 용량(205)의 한쪽의 전극으로서 기능하는 반도체층에는 제 4 불순물 영역(150) 및 제 5 불순물 영역(152)이 형성되어 있다. 저장 용량(205)은, 절연막(게이트 절연막과 동일한 막)(116)을 유전체로서, 제 2 전극(128)과, 반도체층(150, 152, 168)으로 형성되어 있다.
또한, 구동회로(206)에 있어서, n 채널형 TFT(201)(제 1 n 채널형 TFT)은 채널 형성영역(164), 게이트 전극을 형성하는 도전층(124)의 일부와 절연막을 통해 겹치는 제 3 불순물 영역(n-영역)(142)과 소스 영역 또는 드레인 영역으로서 기능하는 제 2 불순물 영역(n+영역)(138)을 갖고 있다.
또한, 구동회로(206)에 있어서, p 채널형 TFT(202)에는 채널 형성영역(165),게이트 전극을 형성하는 도전층(125)의 일부와 절연막을 통해 겹치는 제 5 불순물 영역(p-영역)(151)과 소스 영역 또는 드레인 영역으로서 기능하는 제 4 불순물 영역(p+영역)(149)을 갖고 있다.
또한, 구동회로(206)에 있어서, n 채널형 TFT(203)(제 2 n 채널형 TFT)에는 채널 형성영역(166), 게이트 전극을 형성하는 도전층(126)의 외측에 제 1 불순물 영역(n__영역)(144)과 소스 영역 또는 드레인 영역으로서 기능하는 제 2 불순물 영역(n+영역)(139)을 갖고 있다.
이들 TFT(201∼203)를 적절히 조합하여 시프트 레지스터 회로, 버퍼회로, 레벨 시프터 회로, 래치회로 등을 형성하여, 구동회로(206)를 형성하면 된다. 예를들면, CMOS 회로를 형성하는 경우에는, n 채널형 TFT(201)와 p 채널형 TFT(202)를 상보적으로 서로 접속하여 형성하여도 된다.
특히, 구동전압이 높은 버퍼회로에는, 핫캐리어 효과에 의한 열화를 방지할 목적으로부터, n 채널형 TFT(203)의 구조가 적합하다.
또한, 신뢰성이 최우선으로 되는 회로에는, GOLD 구조인 n 채널형 TFT(201)의 구조가 적합하다.
본 실시예에서 얻어지는 평탄성 및 반도체막 중에 있어서 배향율이 높은 반도체막을 TFT의 활성층으로 사용하면, 내압이 올라가 TFT의 신뢰성이 더욱 향상된다.
또한, 본 실시예에서는 반사형의 표시장치를 형성하기 위한 액티브 매트릭스 기판을 제작하는 예를 나타내었다. 그러나, 화소전극을 투명 도전막으로 형성하면, 포토마스크는 1장씩 증가하기는 하지만, 투과형 표시장치를 형성할 수 있다.
또한, 본 실시예는, 실시예 형태 또는 실시예 1과도 자유롭게 조합하는 것이 가능하다.
[실시예 3]
본 실시예에서는, 실시예 2에서 제작한 액티브 매트릭스 기판으로부터, 액티브 매트릭스형 액정표시장치를 제작하는 공정을 이하 설명한다. 설명에는 도 9를 사용한다.
우선, 실시예 2에 따라 도 8의 상태의 액티브 매트릭스 기판을 얻은 후, 도8의 액티브 매트릭스 기판 상에 배향막을 형성하고 러빙(rubbing)처리를 한다. 이때, 본 실시예에서는 배향막을 형성하기 전에, 아크릴 수지막 등의 유기 수지막을 패터닝하는 것에 의해 기판 간격을 유지하기 위한 기둥 형태의 스페이서를 원하는 위치에 형성하였다. 또한, 기둥 형태의 스페이서 대신에, 구형의 스페이서를 기판 전체면에 살포하여도 된다.
이어서, 대향기판을 준비한다. 이 대향기판에는, 착색층 및 차광층이 각 화소에 대응하여 배치된 칼라필터가 설치된다. 또한, 구동회로의 부분에도 차광층을 설치하였다. 이 칼라필터와 차광층을 덮는 평탄화막을 형성하였다. 이어서, 평탄화막 위에 투명 도전막으로 이루어진 대향전극을 화소부에 형성한다. 대향기판의 전체면에 배향막을 형성하여, 러빙처리를 시행하였다.
그리고, 화소부와 구동회로가 형성된 액티브 매트릭스 기판과 대향기판을 밀봉재로 접합시킨다. 밀봉재에는 충전제가 혼입되어 있고, 이 충전제와 기둥 형태의 스페이서에 의해 균일한 간격을 갖고 2장의 기판이 접합된다. 그 후, 양 기판 사이에 액정재료를 주입하고, 밀봉재(도시하지 않음)에 의해 그 양 기판을 완전히 밀봉한다. 액정재료에는 공지의 액정재료를 사용하면 된다. 이와 같이 하여 액티브 매트릭스형 액정표시장치가 완성된다. 그리고, 필요하면, 액티브 매트릭스 기판 또는 대향기판을 원하는 형상으로 자른다. 더구나, 공지의 기술을 사용하여 편광판 등을 적절히 설치하였다. 그리고, 공지의 기술을 사용하여 FPC를 기판에 붙였다.
이렇게 해서 얻어진 액정모듈의 구성을 도 9의 평면도를 사용하여 설명한다.
액티브 매트릭스 기판(301)의 중앙에는, 화소부(304)가 배치되어 있다. 화소부(304)의 상측에는, 소스 신호선을 구동하기 위한 소스 신호선 구동회로(302)가 배치되어 있다. 화소부(304)의 좌우에는, 게이트 신호선을 구동하기 위한 게이트 신호선 구동회로(303)가 배치되어 있다. 본 실시예에서는, 게이트 신호선 구동회로(303)는 화소부에 대해 좌우대칭 배치로 하고 있지만, 액정모듈은 한쪽의 게이트 신호선 구동회로만을 배치하여도 된다. 액정모듈의 기판 사이즈 등을 고려하여, 설계자가 적절히 선택하면 된다. 그러나, 회로의 동작 신뢰성이나 구동효율 등의 면에서, 도 9에 나타낸 좌우대칭 배치가 바람직하다.
각 구동회로에의 신호는, 플렉시블 프린트 기판(Flexible Print Circuit: FPC)(305)으로부터 입력된다. FPC(305)는, 기판(301)의 소정의 장소까지 배치된 배선에 이르도록, 층간절연막 및 수지막에 콘택홀을 개구하고, 접속전극(309)을 형성한 후, 이방성 도전막 등을 통해 압착된다. 본 실시예에서, 접속전극은 ITO를 사용하여 형성하였다.
구동회로 및 화소부의 주변에는, 기판 외주를 따라 밀봉재(307)가 도포된다. 미리 액티브 매트릭스 기판 상에 형성된 스페이서(310)에 의해서 일정한 갭(기판(301)과 대향기판(306)과의 간격)을 유지한 상태로, 대향기판(306)이 그 기판(301)에 부착된다. 그 후, 밀봉재(307)가 도포되어 있지 않은 부분에서 액정소자가 주입된다. 그 기판은, 밀봉재(308)에 의해 밀봉된다. 이상의 공정에 의해, 액정모듈이 완성된다.
또한, 여기서는 모든 구동회로를 기판 상에 형성한 예를 나타내었지만, 구동회로의 일부에 수 개의 IC를 사용하여도 된다.
또한, 본 실시예는, 실시의 형태, 실시예 1 및 실시예 2의 어떤 구성도 자유롭게 조합하는 것이 가능하다.
[실시예 4]
실시예 2에서는 화소전극이 반사성 금속재료로 형성된 반사형 표시장치의 예를 나타내었다. 본 실시예에서는 화소전극을 투광성을 갖는 도전막으로 형성한 투과형 표시장치의 예를 나타낸다.
층간절연막을 형성하는 공정까지는 실시예 2와 동일하기 때문에, 여기서는 생략한다. 실시예 2에 따라 층간절연막을 형성한 후, 투광성을 갖는 도전막으로 이루어진 화소전극(601)을 형성한다. 투광성을 갖는 도전막으로서는, ITO(산화인듐 산화주석 합금), 산화인듐 산화아연 합금(In2O3-ZnO), 산화아연(ZnO) 등을 사용하면 된다.
그 후, 층간절연막(600)에 콘택홀을 형성한다. 이어서, 화소전극과 겹치는 접속전극(602)을 형성한다. 이 접속전극(602)은, 콘택홀을 통하여 드레인 영역과 접속되어 있다. 또한, 이 접속전극과 동시에 다른 TFT의 소스 전극 또는 드레인 전극도 형성한다.
또한, 여기서는 모든 구동회로를 기판 상에 형성한 예를 나타내었지만, 구동회로의 일부에 수 개의 IC를 사용하여도 된다.
이상과 같이 하여 액티브 매트릭스 기판이 완성된다. 이 액티브 매트릭스 기판을 사용하여, 실시예 3에 따라 액정모듈을 제작한다. 액정모듈은,백라이트(604), 도광판(605)을 설치하여, 커버(606)로 덮으면, 도 10에 그것의 단면도의 일부를 나타낸 것과 같은 액티브 매트릭스형 액정표시장치가 완성된다. 이때, 커버와 액정모듈은 접착제나 유기수지를 사용하여 접합된다. 또한, 기판과 대향기판을 접합할 때, 프레임으로 둘러싸고 유기수지를 프레임과 기판 사이의 공간에 충전하여 접착하여도 된다. 또한, 표시장치가 투과형이기 때문에 편광판(603)은, 액티브 매트릭스 기판과 대향기판의 양쪽에 접착될 필요가 있다.
이때, 본 실시예는, 실시의 형태, 및 실시예 1∼3의 어느 것과도 자유롭게 조합하는 것이 가능하다.
[실시예 5]
본 실시예에서는, EL(Electro Luminescence) 소자를 구비한 발광표시장치를 제작하는 예를 도 11a 및 도 11b에 나타낸다.
도 11a는, EL 모듈을 나타낸 평면도, 도 11b는 도 11a를 A-A'에서 절단한 단면도이다. 절연표면을 갖는 기판(900)(예를 들면, 유리기판, 결정화 유리기판, 또는 플라스틱 기판 등)에, 화소부(902), 소스측 구동회로(901) 및 게이트측 구동회로(903)를 형성한다. 이들 화소부나 구동회로는, 상기 실시예에 따르면 얻을 수 있다. 또한, 도면부호 918은 밀봉재, 919는 DLC 막이며, 화소부 및 구동회로부는 밀봉재(918)로 덮어지고, 그 밀봉재는 보호막(919)으로 덮여 있다. 더구나, 접착재를 사용하여 커버재(920)로 밀봉되어 있다. 열이나 외력 등에 의한 변형에 견디기 위해 커버재(920)는 기판(900)과 동일한 재질의 것, 예를 들면 유리기판을 사용하는것이 바람직하다. 커버재(920)는 샌드 블라스트법 등에 의해 도 11b에 나타낸 오목부 형상(깊이 3∼10㎛)으로 가공한다. 더구나, 가공하여 건조제(921)가 설치가능한 오목부(깊이 50∼200㎛)를 형성하는 것이 바람직하다. 또한, 다중 EL 모듈을 제조하는 경우, 기판과 커버재를 서로 접합한 후, CO2 레이저 등을 사용하여 단면이 서로 일치하도록 절단하여도 된다.
이때, 도면부호 908은 소스측 구동회로(901) 및 게이트측 구동회로(903)에 입력되는 신호를 전송하기 위한 배선으로, 외부 입력단자인 FPC(플렉시블 프린트 회로)(909)로부터 비디오 신호와 클록신호를 받아들인다. 이때, 여기서는 FPC 밖에 도시되어 있지 않지만, 이 FPC에는 프린트 배선기판(PWB)이 부착되어도 된다. 본 명세서에 있어서의 발광장치는, 발광장치 본체뿐만 아니라, 거기에 FPC 또는 PWB가 부착된 상태도 포함하여도 된다.
다음에, 단면구조에 관해 도 11b를 사용하여 설명한다. 기판(900) 상에 절연막(910)이 설치되어, 절연막(910)의 위쪽에는 화소부(902), 게이트측 구동회로(903)가 형성되어 있으며, 화소부(902)는 전류제어용 TFT(911)와 이 TFT(911)의 드레인에 전기적으로 접속된 화소전극(912)을 포함하는 복수의 화소에 의해 형성된다. 또한, 게이트측 구동회로(903)는, n 채널형 TFT(913)와 p 채널형 TFT(714)를 조합한 CMOS 회로를 사용하여 형성된다.
이들 TFT(911, 913, 914를 포함한다)는, 상기 실시예 2의 n 채널형 TFT(201), 상기 실시예 2의 P 채널형 TFT(202)에 따라 제작하면 된다.
이때, TFT와 EL 소자의 사이에 설치하는 절연막으로서는, 알칼리 금속 이온이나 알칼리 토금속 이온 등의 불순물 이온의 확산을 차단할 뿐만 아니라, 적극적으로 알칼리 금속 이온이나 알칼리 토금속 이온 등의 불순물 이온을 흡착하는 재료가 바람직하고, 더구나 나중의 프로세스 온도에 견딜 수 있는 재료가 적합하다. 이들 조건에 맞는 재료는, 일례로서 불소를 많이 포함한 질화실리콘막을 들 수 있다. 질화실리콘막의 막 중에 포함되는 불소 농도는, 1×1019/㎤ 이상, 바람직하게는 질화실리콘막 중에서의 불소의 조성비를 1∼5%로 하면 된다. 질화실리콘막 중의 불소가 알칼리 금속 이온이나 알칼리 토금속 이온 등과 결합하여, 막 내부에 흡착된다. 또한, 다른 예로서 알칼리 금속 이온이나 알칼리 토금속 이온 등을 흡착하는 안티몬(Sb) 화합물, 주석(Sn) 화합물, 또는 인듐(In) 화합물로 이루어진 미립자를 포함하는 유기 수지막, 예를 들면, 5산화 안티몬 미립자(Sb2O5·nH2O)를 포함하는 유기수지막도 들 수 있다. 이때, 이 유기 수지막은, 평균입경 10∼20nm의 미립자가 포함되고 있고, 광 투과성도 대단히 높다. 이 5산화 안티몬 미립자로 대표되는 안티몬 화합물은, 알칼리 금속 이온 등의 불순물 이온이나 알칼리 토금속 이온을 흡착하기 쉽다.
화소전극(912)은 발광소자(EL 소자)의 양극으로서 기능한다. 또한, 화소전극(912)의 양단에는 뱅크(915)가 형성되고, 화소전극(912) 상에는 EL 층(916) 및 발광소자의 음극(917)이 형성된다.
EL 층(916)으로서는, 발광층, 전하 수송층 또는 전하 주입층을 자유롭게 조합하여 EL 층(발광 및 그것을 위한 캐리어의 이동을 위한 층)을 형성하면 된다. 예를 들면, 저분자계 유기 EL 재료나 고분자계 유기 EL 재료를 사용하면 된다. 또한, EL 층으로서 1중항 여기에 의해 발광(형광)하는 발광재료(싱크릿 화합물)로 이루어진 박막, 또는 3중항 여기에 의해 발광(인광)하는 발광재료(트리플릿 화합물)로 이루어진 박막을 사용할 수 있다. 또한, 전하 수송층이나 전하 주입층으로서 탄화실리콘 등의 무기재료를 사용할 수도 있다. 이들 유기 EL 재료나 무기재료는 공지의 재료를 사용할 수 있다.
음극(917)은 전체 화소에 공통의 배선으로서도 기능하며, 접속배선(908)을 경유하여 FPC(909)에 전기적으로 접속되어 있다. 더구나, 화소부(902) 및 게이트측 구동회로(903)에 포함되는 소자는 모두 음극(917), 밀봉재(918) 및 보호막(919)으로 덮여 있다.
이때, 밀봉재(918)로서는, 가시광에 대해 투명 또는 반투명한 재료를 사용하는 것이 바람직하다. 또한, 밀봉재(918)는 될 수 있는 한 수분이나 산소를 투과하지 않는 재료인 것이 바람직하다.
또한, 밀봉재(918)를 사용하여 발광소자를 완전히 덮은 후, 적어도 도 11a 및 도 11b에 나타낸 바와 같이 DLC 막 등으로 이루어진 보호막(919)을 밀봉재(918)의 표면(노정면)에 설치하는 것이 바람직하다. 또한, 기판의 이면을 포함하는 전체면에 보호막을 설치하여도 된다. 여기서, 외부 입력단자(FPC)가 설치되는 부분에 보호막이 형성되지 않도록 주의하는 것이 필요하다. 마스크를 사용하여 보호막이 형성되지 않도록 하여도 된다. 또한, CVD 장치에서 마스킹 테이프로서 사용하는 테플론(등록상표) 등의 테이프로 외부 입력단자 부분을 덮는 것으로 보호막이 형성되지 않도록 하여도 된다.
이상과 같은 구조에서 발광소자를 밀봉재(918) 및 보호막으로 봉입하는 것에 의해, 발광소자를 외부로부터 완전히 차단할 수 있다. 그래서, 외부에서 수분이나 산소 등의 EL 층의 산화에 의한 열화를 촉진하는 물질이 침입하는 것을 방지할 수 있다. 따라서, 신뢰성이 높은 발광장치를 얻을 수 있다.
또한, 화소전극을 음극으로 하고, EL 층과 양극을 적층하여 도 11a 및 도 11b는 역방향으로 발광하는 구성으로 하여도 된다.
이때, 본 실시예는 실시의 형태, 또는 실시예 1과 자유롭게 조합하는 것이 가능하다.
[실시예 6]
본 발명을 실시하여 형성된 구동회로나 화소부는 다양한 모듈(액티브 매트릭스형 액정모듈, 액티브 매트릭스형 EL 모듈, 액티브 매트릭스형 EC 모듈)에 사용할 수 있다. 즉, 그것들을 표시부의 모듈들에 조립한 전자기기 모두에 본 발명을 실시할 수 있다.
그와 같은 전자기기로서는, 비디오 카메라, 디지털 카메라, 헤드 마운트 디스플레이(고글형 디스플레이), 카 네비게이션 시스템, 프로젝터, 카 스테레오, 퍼스널 컴퓨터, 휴대정보단말(모바일 컴퓨터, 휴대전화 또는 전자서적 등) 등을 들 수 있다. 그것들의 일례를 도 12∼도 14에 나타낸다.
도 12a는 퍼스널 컴퓨터로서, 본체(2001), 화상입력부(2002), 표시부(2003), 키보드(2004) 등을 포함한다. 본 발명을 표시부(2003)에 적용할 수 있다.
도 12b는 비디오 카메라로서, 본체(2101), 표시부(2102), 음성입력부(2103), 조작 스위치(2104), 배터리(2105), 화상 수신부(2106) 등을 포함한다. 본 발명을 표시부(2102)에 적용할 수 있다.
도 12c는 모바일 컴퓨터로서, 본체(2201), 카메라부(2202), 화상 수신부(2203), 조작 스위치(2204), 표시부(2205) 등을 포함한다. 본 발명은 표시부(2205)에 적용할 수 있다.
도 12d는 고글형 디스플레이로서, 본체(2301), 표시부(2302), 아암부(2303) 등을 포함한다. 본 발명은 표시부(2302)에 적용할 수 있다.
도 12e는 프로그램을 기록한 기록매체(이하, 기록매체로 부른다)를 사용하는 플레이어로서, 본체(2401), 표시부(2402), 스피커부(2403), 기록매체(2404) 및 조작 스위치(2405)를 포함한다. 이때, 이 플레이어는 기록매체로서 DVD(Digital Versatile Disc) 또는 CD를 사용하여, 음악감상, 영화감상 및 게임이나 인터넷을 행할 수 있다. 본 발명은 표시부(2402)에 적용할 수 있다.
도 12f는 디지털 카메라로서, 본체(2501), 표시부(2502), 접안부(2503), 조작 스위치(2504) 및 화상 수신부(도시하지 않음)를 포함한다. 본 발명을 표시부(2502)에 적용할 수 있다.
도 13a는 프론트형 프로젝터로서, 투사장치(2601) 및 스크린(2602)을 포함한다. 본 발명은 투사장치(2601)의 일부를 구성하는 액정모듈(2808)에 적용할 수 있다.
도 13b는 리어형 프로젝터로서, 본체(2701), 투사장치(2702), 미러(2703) 및 스크린(2704)을 포함한다. 본 발명은 투사장치(2702)의 일부를 구성하는 액정모듈(2808)에 적용할 수 있다.
이때, 도 13c는, 도 13a 및 도 13b 중에서 투사장치(2601, 2702)의 구조의 일례를 나타낸 도면이다. 투사장치(2601, 2702)는, 광원 광학계(2801), 미러(2802, 2804∼2806), 다이클로익(dichroic) 미러(2803), 프리즘(2807), 액정모듈(2808), 위상차판(2809), 투사광학계(2810)로 구성된다. 투사광학계(2810)는, 투사렌즈를 포함하는 광학계로 구성된다. 본 실시예는 3판식의 예를 나타내었지만, 특별히 한정되지 않으며, 예를 들면 단판식이라도 된다. 또한, 도 13c에 있어서 화살표로 나타낸 광 경로에 실시자가 적절히, 광학렌즈나, 편광기능을 갖는 필름이나, 위상차를 조절하기 위한 필름 또는 IR 필름의 광학계를 설치하여도 된다.
또한, 도 13d는, 도 13c에 있어서 광원 광학계(2801)의 구조의 일례를 나타낸 도면이다. 본 실시예에 따르면, 광원광학계(2801)는, 반사경(2811), 광원(2812), 렌즈 어레이(2813, 2814), 편광변환소자(2815), 집광렌즈(2816)로 구성된다. 이때, 도 13d에 나타낸 광원 광학계는 일례로서 특별히 한정되지 않는다. 예를 들면, 광원 광학계에 실시자가 적절히, 광학렌즈, 편광기능을 갖는 필름, 위상차를 조절하는 필름 또는 IR 필름의 광학계를 설치하여도 된다.
그러나, 도 13에 나타낸 프로젝터에 있어서는, 투과형의 전기광학장치를 사용한 경우를 나타내고 있고, 반사형의 전기광학장치 및 EL 모듈에서의 적용예는 도시하지 않고 있다.
도 14a는 휴대전화로서, 본체(2901), 음성출력부(2902), 음성입력부(2903), 표시부(2904), 조작 스위치(2905), 안테나(2906) 및 화상입력부(CCD, 이미지 센서 등)(2907)를 포함한다. 본 발명을 표시부(2904)에 적용할 수 있다.
도 14b는 휴대서적(전자서적)으로, 본체(3001), 표시부(3002, 3003), 기억매체(3004), 조작 스위치(3005) 및 안테나(3006)를 포함한다. 본 발명은 표시부(3002, 3003)에 적용할 수 있다.
도 14c는 디스플레이로서, 본체(3101), 지지대(3102) 및 표시부(3103)를 포함한다. 본 발명은 표시부(3103)에 적용할 수 있다.
덧붙여서, 도 14c에 나타낸 디스플레이는 중소형 또는 대형의 것, 예를 들면 5∼20인치의 화면 사이즈의 것이다. 또한, 이러한 사이즈의 표시부를 형성하기 위해서는, 기판의 크기가 1×1m인 것을 사용하여, 다중 패턴을 실행하여 양산하는 것이 바람직하다.
이상과 같이, 본 발명의 적용범위는 매우 넓어, 모든 분야의 전자기기의 제작방법에 적용하는 것이 가능하다. 또한, 본 실시예의 전자기기는 실시예 1∼5의 어떠한 조합으로 이루어진 구성을 사용하더라도 실현할 수 있다.
본 발명에 의해, 평탄성, 및 결정의 배향율이 높은 반도체막을 얻고, TFT의 활성층으로서 사용함으로써, 오프 전류치가 낮아, 제품간의 편차가 억제된 반도체장치를 얻을 수 있다.

Claims (22)

  1. 절연막 상에 반도체층을 포함하는 박막 트랜지스터를 구비한 반도체장치에 있어서,
    실리콘을 주성분으로 포함하고 게르마늄을 함유하는 반도체막으로 이루어진 반도체층이 활성층으로 사용되고,
    이 활성층이 그것의 주표면의 표면 거칠기를 나타내는 70nm 미만의 P-V 값을 갖는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 반도체막은, 게르마늄을 0.1 내지 10 atoms%의 농도로 포함하고, 결정 구조를 갖는 실리콘막으로서의 역할을 하는 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 반도체막은, 금속 원소를 1×1016/㎤ 내지 5×1018/㎤의 농도로 포함하고, 결정 구조를 갖는 실리콘막으로서의 역할을 하는 것을 특징으로 하는 반도체장치.
  4. 제 3항에 있어서,
    상기 금속 원소는, 실리콘의 결정화를 촉진하는 금속 원소이며, Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된 그룹으로부터 선택된 적어도 1종의 원소인 것을 특징으로 하는 반도체장치.
  5. 제 1항에 있어서,
    상기 반도체장치는, 비디오 카메라, 디지털 카메라, 카 네비게이션 시스템, 퍼스널 컴퓨터, 휴대형 정보단말 및 전자오락기기로 구성된 그룹으로부터 선택된 것을 특징으로 하는 반도체장치.
  6. 절연막 상에 반도체층을 포함하는 박막 트랜지스터를 구비한 반도체장치에 있어서,
    실리콘을 주성분으로 포함하고 게르마늄을 함유하는 반도체막으로 이루어진 반도체층이 활성층으로 사용되고,
    이 활성층이 그것의 주표면의 표면 거칠기를 나타내는 10nm 미만의 제곱평균 거칠기를 갖는 것을 특징으로 하는 반도체장치.
  7. 제 6항에 있어서,
    상기 반도체막은, 게르마늄을 0.1 내지 10 atoms%의 농도로 포함하고, 결정 구조를 갖는 실리콘막으로서의 역할을 하는 것을 특징으로 하는 반도체장치.
  8. 제 6항에 있어서,
    상기 반도체막은, 금속 원소를 1×1016/㎤ 내지 5×1018/㎤의 농도로 포함하고, 결정 구조를 갖는 실리콘막으로서의 역할을 하는 것을 특징으로 하는 반도체장치.
  9. 제 8항에 있어서,
    상기 금속 원소는, 실리콘의 결정화를 촉진하는 금속 원소이며, Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된 그룹으로부터 선택된 적어도 1종의 원소인 것을 특징으로 하는 반도체장치.
  10. 제 6항에 있어서,
    상기 반도체장치는, 비디오 카메라, 디지털 카메라, 카 네비게이션 시스템,퍼스널 컴퓨터, 휴대형 정보단말 및 전자오락기기로 구성된 그룹으로부터 선택된 것을 특징으로 하는 반도체장치.
  11. 절연막 상에 반도체층을 포함하는 박막 트랜지스터를 구비한 반도체장치에 있어서,
    실리콘을 주성분으로 포함하고 게르마늄을 함유하는 반도체막으로 이루어진 반도체층이 활성층으로 사용되고,
    이 활성층이 그것의 주표면의 표면 거칠기를 각각 나타내는 10nm 미만의 제곱평균 거칠기와 70nm 미만의 P-V 값을 갖는 것을 특징으로 하는 반도체장치.
  12. 제 11항에 있어서,
    상기 반도체막은, 게르마늄을 0.1 내지 10 atoms%의 농도로 포함하고, 결정 구조를 갖는 실리콘막으로서의 역할을 하는 것을 특징으로 하는 반도체장치.
  13. 제 11항에 있어서,
    상기 반도체막은, 금속 원소를 1×1016/㎤ 내지 5×1018/㎤의 농도로 포함하고, 결정 구조를 갖는 실리콘막으로서의 역할을 하는 것을 특징으로 하는 반도체장치.
  14. 제 13항에 있어서,
    상기 금속 원소는, 실리콘의 결정화를 촉진하는 금속 원소이며, Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된 그룹으로부터 선택된 적어도 1종의 원소인 것을 특징으로 하는 반도체장치.
  15. 제 11항에 있어서,
    상기 반도체장치는, 비디오 카메라, 디지털 카메라, 카 네비게이션 시스템, 퍼스널 컴퓨터, 휴대형 정보단말 및 전자오락기기로 구성된 그룹으로부터 선택된 것을 특징으로 하는 반도체장치.
  16. 절연막 상에, 게르마늄을 0.1 내지 10 atoms%의 농도로 포함하고 비정질 구조를 갖는 반도체막을 형성하는 공정과,
    상기 비정질 구조를 갖는 반도체막을 가열처리한 후, 그것을 제 1 레이저 광으로 조사하여 결정화를 하여, 결정 구조를 갖는 제 1 반도체막과 이 막 위에 산화막을 형성하는 공정과,
    상기 산화막을 제거하는 공정과,
    불활성 가스 분위기 또는 진공중에서 제 2 레이저 광을 조사하여 상기 반도체막의 표면을 평탄화하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제작방법.
  17. 제 16항에 있어서,
    제 2 레이저 광의 에너지 밀도는 제 1 레이저 광의 에너지 밀도보다 높은 것을 특징으로 하는 반도체장치의 제작방법.
  18. 제 16항에 있어서,
    열처리를 수행하기 전에, 결정화를 촉진시키는 금속 원소가 첨가되는 것을 특징으로 하는 반도체장치의 제작방법.
  19. 제 16항에 있어서,
    상기 반도체장치는, 비디오 카메라, 디지털 카메라, 카 네비게이션 시스템, 퍼스널 컴퓨터, 휴대형 정보단말 및 전자오락기기로 구성된 그룹으로부터 선택된 것을 특징으로 하는 반도체장치의 제작방법.
  20. 절연막 상에, 게르마늄을 0.1 내지 10 atoms%의 농도로 포함하고 비정질 구조를 갖는 제 1 반도체막을 형성하는 공정과,
    상기 비정질 구조를 갖는 제 1 반도체막에 결정화를 촉진시키는 금속 원소를 첨가하는 공정과,
    상기 제 1 반도체막에 가열처리를 수행한 후, 그것을 제 1 레이저 광으로 조사하여, 결정 구조를 갖는 제 1 반도체막과 이 막 위에 산화막을 형성하는 공정과,
    상기 산화막을 제거하는 공정과,
    불활성 가스 분위기 또는 진공중에서 제 2 레이저 광을 조사하여 상기 제 1 반도체막의 표면을 평탄화하는 공정과,
    상기 결정 구조를 갖는 반도체막의 표면을 오존을 포함하는 용액으로 산화하는 공정과,
    상기 산화막 위에 희가스 원소를 포함하는 제 2 반도체막을 형성하는 공정과,
    상기 제 2 반도체막이 상기 금속 원소를 게터링하도록 하여 결정 구조를 갖는 제 1 반도체막 내부의 상기 금속 원소를 제거 또는 저감하는 공정과,
    상기 제 2 반도체막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제작방법.
  21. 제 20항에 있어서,
    산화공정에서의 레이저 광의 에너지 밀도는 제 1 조사공정에서의 레이저 광의 에너지 밀도보다 높은 것을 특징으로 하는 반도체장치의 제작방법.
  22. 제 20항에 있어서,
    상기 반도체장치는, 비디오 카메라, 디지털 카메라, 카 네비게이션 시스템, 퍼스널 컴퓨터, 휴대형 정보단말 및 전자오락기기로 구성된 그룹으로부터 선택된 것을 특징으로 하는 반도체장치의 제작방법.
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