JP2003086510A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

Info

Publication number
JP2003086510A
JP2003086510A JP2002193023A JP2002193023A JP2003086510A JP 2003086510 A JP2003086510 A JP 2003086510A JP 2002193023 A JP2002193023 A JP 2002193023A JP 2002193023 A JP2002193023 A JP 2002193023A JP 2003086510 A JP2003086510 A JP 2003086510A
Authority
JP
Japan
Prior art keywords
film
semiconductor
semiconductor film
semiconductor device
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002193023A
Other languages
English (en)
Other versions
JP2003086510A5 (ja
JP4209638B2 (ja
Inventor
Kenji Kasahara
健司 笠原
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2002193023A priority Critical patent/JP4209638B2/ja
Publication of JP2003086510A publication Critical patent/JP2003086510A/ja
Publication of JP2003086510A5 publication Critical patent/JP2003086510A5/ja
Application granted granted Critical
Publication of JP4209638B2 publication Critical patent/JP4209638B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/127Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1296Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78672Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1345Conductors connecting electrodes to cell terminals
    • G02F1/13454Drivers integrated on the active matrix substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Compressor (AREA)

Abstract

(57)【要約】 【課題】 平坦な主表面を有する半導体膜を活性層とし
た半導体装置を提供することを課題とする。 【解決手段】 ゲルマニウム(数%、好ましくは0.1
〜10原子)を含むシリコン膜3を結晶化させてレーザ
ー光を照射することによって、平坦な主表面(表面粗さ
としてrmsが10nm未満、且つ、P−V値が70n
m未満)を有する半導体膜5を形成する。結晶化を助長
する金属元素を用いて結晶化させた場合、平坦性に加
え、結晶の配向率の高い半導体膜を形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は薄膜トランジスタ
(以下、TFTという)で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。
【0002】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。
【0003】
【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜(厚さ数〜数百nm程度)を用いて薄膜
トランジスタ(TFT)を構成し、このTFTで形成し
た大面積集積回路を有する半導体装置の開発が進んでい
る。
【0004】アクティブマトリクス型の液晶モジュー
ル、ELモジュール、および密着型イメージセンサはそ
の代表例として知られている。特に、結晶構造を有する
シリコン膜(典型的にはポリシリコン膜)を活性層にし
たTFT(以下、ポリシリコンTFTと記す)は電界効
果移動度が高いことから、いろいろな機能を備えた回路
を形成することも可能である。
【0005】例えば、液晶表示装置に搭載される液晶モ
ジュールには、機能ブロックごとに画像表示を行う画素
部や、CMOS回路を基本としたシフトレジスタ回路、
レベルシフタ回路、バッファ回路、サンプリング回路な
どの画素部を制御するための駆動回路が一枚の基板上に
形成される。
【0006】また、アクティブマトリクス型の液晶モジ
ュールの画素部には、数十から数百万個の各画素にTF
T(画素TFT)が配置され、その画素TFTのそれぞ
れには画素電極が設けられている。液晶を挟んだ対向基
板側には対向電極が設けられており、液晶を誘電体とし
た一種のコンデンサを形成している。そして、各画素に
印加する電圧をTFTのスイッチング機能により制御し
て、このコンデンサへの電荷を制御することで液晶を駆
動し、透過光量を制御して画像を表示する仕組みになっ
ている。
【0007】画素TFTはnチャネル型TFTから成
り、スイッチング素子として液晶に電圧を印加して駆動
させるものである。液晶は交流で駆動させるので、フレ
ーム反転駆動と呼ばれる方式が多く採用されている。こ
の方式では消費電力を低く抑えるために、画素TFTに
要求される特性はオフ電流値(TFTがオフ動作時に流
れるドレイン電流)を十分低くすることが重要である。
【0008】従来では、結晶化させたり、結晶性を向上
させるため半導体膜にレーザー光による照射を行った場
合、半導体膜は表面から瞬時に溶融し、その後、基板へ
の熱伝導のため溶融した半導体膜は基板側から冷却し凝
固する。この凝固過程において再結晶化し、大粒径の結
晶構造を有する半導体膜となるが、いったん溶融させる
ため、体積膨張が生じて半導体表面にリッジと呼ばれる
凹凸が形成され、特にトップゲート型TFTの場合には
リッジのある表面がゲート絶縁膜との界面となるため、
素子特性が大きく左右されていた。
【0009】一般的にレーザアニールによく用いられる
レーザはエキシマレーザ、Arレーザである。出力の大き
いパルス発振のレーザビームを被照射面において、数c
m角の四角いスポットや、例えば長さ10cm以上の線状
となるように光学系にて加工し、レーザビームの照射位
置を被照射面に対し相対的に走査させてレーザアニール
を行う方法は、生産性が高く量産に優れているため、好
んで使用されている。特に、被照射面においてレーザビ
ームの形状が線状であるレーザビーム(以下、線状ビー
ムと表記する)を用いると、前後左右の走査が必要なス
ポット状のレーザビームを用いた場合とは異なり、線状
ビームの線方向に直角な方向だけの走査で被照射面全体
にレーザビームを照射することができるため、生産性が
高い。線方向に直角な方向に走査するのは、それが最も
効率の良い走査方向であるからである。この高い生産性
により、レーザアニールには大出力のレーザを適当な光
学系で加工した線状ビームを使用することが主流になり
つつある。また、この線状ビームをその短尺方向に徐々
にずらしながら重ねて照射することにより、非晶質シリ
コン膜全面に対しレーザアニールを行い、結晶化させた
り、結晶性を向上させることができる。
【0010】このように、より高い電気的特性をもつ半
導体膜をより安価で作製するためには、レーザアニール
の技術が必要不可欠となってきている。
【0011】しかしながら、従来のレーザー光による結
晶化では均一なエネルギーが膜全体に与えられず、リッ
ジに加えてレーザー光を照射した波状の跡も残ってい
た。
【0012】また、結晶化後に形成された膜表面の凹凸
をエッチバック法やCMP法等で平坦化すると、工程数
が増加するとともに半導体膜の膜厚が薄くなるため、1
00nm以下の半導体薄膜に対して制御性よく平坦化す
ることは困難であった。
【0013】
【発明が解決しようとする課題】本発明はこのような問
題点を解決するための技術であり、TFTを用いて作製
するアクティブマトリクス型の液晶表示装置に代表され
る電気光学装置ならびに半導体装置において、半導体装
置の動作特性を向上させ、かつ、低消費電力化を図るこ
とを目的としている。
【0014】特に、本発明は、オフ電流値が低く、バラ
ツキが抑えられたTFTを得ることを目的としている。
【0015】
【課題を解決するための手段】上記諸問題を解決すべ
く、各種多方面から数多くの実験、検討を重ねたとこ
ろ、レーザー光の照射を行ったゲルマニウムを数%、好
ましくは0.1〜10原子%含む半導体膜における主表
面の平坦性(rms、P−V値)が、ゲルマニウムを全
く含まない半導体膜にレーザー光を照射したものに比べ
て向上し、上記諸問題を解決できることを見い出し、本
発明に至ったものである。
【0016】本明細書で開示する発明の構成は、絶縁膜
上に半導体層を有する薄膜トランジスタが形成されてい
る半導体装置において、シリコンを主成分とし、ゲルマ
ニウムを含有する半導体膜からなる半導体層を活性層と
し、該活性層の主表面における表面粗さとしてP−V値
が70nm未満であることを特徴とする半導体装置であ
る。
【0017】また、他の発明の構成は、絶縁膜上に半導
体層を有する薄膜トランジスタが形成されている半導体
装置において、シリコンを主成分とし、ゲルマニウムを
含有する半導体膜からなる半導体層を活性層とし、該活
性層の主表面における表面粗さとしてrmsが10nm
未満であることを特徴とする半導体装置である。
【0018】また、他の発明の構成は、絶縁膜上に半導
体層を有する薄膜トランジスタが形成されている半導体
装置において、シリコンを主成分とし、ゲルマニウムを
含有する半導体膜からなる半導体層を活性層とし、該活
性層の主表面における表面粗さとしてrmsが10nm
未満、且つ、P−V値が70nm未満であることを特徴
とする半導体装置である。
【0019】また、上記各構成において、前記半導体膜
は、ゲルマニウムを0.1〜10原子%含み、且つ、結
晶構造を有するシリコン膜であることを特徴としてい
る。
【0020】また、上記各構成において、前記半導体膜
は、金属元素を1×1016/cm3〜5×1018/cm3
の濃度で含み、且つ、結晶構造を有するシリコン膜であ
ることを特徴としている。また、この金属元素は、珪素
の結晶化を助長する金属元素であり、Fe、Ni、C
o、Ru、Rh、Pd、Os、Ir、Pt、Cu、Au
から選ばれた一種または複数種である。
【0021】また、ゲルマニウムを0.1〜10原子%
含む半導体膜に対して大気または酸素雰囲気下でレーザ
ー光の照射を行い、半導体膜表面に形成された酸化膜を
除去した後、不活性気体雰囲気下、または真空中でレー
ザー光の照射を行うことによって非常に平坦な主表面を
有する半導体膜を形成することが可能である。
【0022】また、作製方法における発明の構成は、絶
縁表面上にゲルマニウムを0.1〜10原子%含み、且
つ、非晶質構造を有する半導体膜を形成する第1工程
と、前記非晶質構造を有する半導体膜を加熱処理した
後、レーザー光を照射して結晶化を行い、結晶構造を有
する第1の半導体膜及び該膜上に酸化膜とを形成する第
2工程と、前記酸化膜を除去する第3工程と、不活性気
体雰囲気または真空中でレーザー光を照射して前記半導
体膜の表面を平坦化する第4工程とを有することを特徴
とする半導体装置の作製方法である。
【0023】上記構成において、前記第4工程における
レーザー光のエネルギー密度は、前記第2工程における
レーザー光のエネルギー密度より高いことを特徴として
いる。
【0024】また、上記構成において、前記第2の工程
の前に結晶化を助長する金属元素を添加する工程を加え
てもよい。
【0025】また、作製方法における発明の他の構成
は、絶縁表面上にゲルマニウムを0.1〜10原子%含
み、且つ、非晶質構造を有する第1の半導体膜を形成す
る第1工程と、前記非晶質構造を有する第1の半導体膜
に結晶化を助長する金属元素を添加する第2工程と、前
記第1の半導体膜を加熱処理した後、レーザー光を照射
して結晶構造を有する第1の半導体膜及び該膜上に酸化
膜(第1の酸化膜)を形成する第3工程と、前記酸化膜
(第1の酸化膜)を除去する第4工程と、不活性気体雰
囲気または真空中でレーザー光を照射して前記第1の半
導体膜の表面を平坦化する第5工程と前記結晶構造を有
する第1の半導体膜の表面をオゾンを含む溶液で酸化し
て酸化膜(第2の酸化膜)を形成する第6工程と、該酸
化膜(第2の酸化膜)上に希ガス元素を含む第2の半導
体膜を形成する第7工程と、前記第2の半導体膜に前記
金属元素をゲッタリングして結晶構造を有する第1の半
導体膜中の前記金属元素を除去または低減する第8工程
と、前記第2の半導体膜を除去する第9工程と、を有す
ることを特徴とする半導体装置の作製方法である。
【0026】また、上記構成において、前記第5工程に
おけるレーザー光のエネルギー密度は、前記第3工程に
おけるレーザー光のエネルギー密度より高いことを特徴
としている。
【0027】
【発明の実施の形態】本発明の実施形態について、図1
を用いて以下に説明する。
【0028】まず、絶縁表面上にゲルマニウムを含む非
晶質半導体膜3を形成する。例えば、石英基板またはガ
ラス基板上に下地絶縁膜を形成する。ここではガラス基
板1上に下地絶縁膜2としてシリコンを主成分とする絶
縁膜、例えば、酸化シリコン膜、窒化シリコン膜または
酸化窒化シリコン膜、またはこれらの積層膜を用いる。
(図1(A))ただし、下地絶縁膜2は、基板からの不
純物の拡散を防ぐものであり、用いる基板によっては特
に設ける必要はない場合もある。
【0029】ゲルマニウムを含む非晶質半導体膜3の形
成は、プラズマCVD法または減圧CVD法、その他適
宣の方法により行う。プラズマCVD法を適用する場合
には、SiH4とGeH4とから成る反応ガス、或いは、
SiH4とH2で希釈したGeH4成る反応ガスを加えて
反応室に導入し、1〜200MHzの高周波放電により
分解し基板上に非晶質半導体膜を堆積させる。反応ガス
は、SiH4の代わりにSi26またはSiF4を、Ge
4の代わりにGeF4を採用しても良い。減圧CVD法
を用いる場合にも同様な反応ガスを適用することが可能
であり、好ましくはHeで反応ガスを希釈して、400
〜500℃の温度で基板上に非晶質半導体膜を堆積す
る。いずれにしても、本発明で用いる上記ガスは、堆積
される非晶質半導体膜に取り込まれる酸素、窒素、炭素
などの不純物元素の濃度を低減するために高純度に精製
されたものを用いる。なお、堆積される非晶質半導体膜
の厚さは20〜100nmの範囲とする。
【0030】次いで、加熱処理によりゲルマニウムを含
む非晶質半導体膜を結晶化させる。(図1(B))ゲル
マニウムを含む非晶質半導体膜を結晶化させるには、6
00℃以上の温度で10時間以上の加熱処理が必要であ
る。
【0031】次いで、結晶化率を高め、結晶粒内に残さ
れる欠陥を補修するためのレーザー光の照射を行う。
(図1(C))ゲルマニウムを含まない非晶質半導体膜
にレーザーを照射した場合は、表面に大きな凹凸が形成
される一方、ゲルマニウムを含む非晶質半導体膜にレー
ザーを照射した場合、同様に凹凸が形成されるものの、
その大きさは非常に小さく、平坦性が維持される。
【0032】レーザー光の照射は、波長400nm以下
のエキシマレーザーや、YAGまたはYVO4レーザー
の第2高調波(波長532nm)〜第4高調波(波長2
66nm)を光源として用いて行う。これらのレーザー
光は光学系にて線状またはスポット状に集光し、そのエ
ネルギー密度を100〜700mJ/cm2として照射
し、上記のように集光したレーザービームを基板の所定
の領域に渡って走査させ処理を行う。
【0033】なお、ここではパルスレーザーを用いた例
を示したが、連続発振のレーザーを用いてもよく、非晶
質半導体膜の結晶化に際し、大粒径に結晶を得るために
は、連続発振が可能な固体レーザを用い、基本波の第2
高調波〜第4高調波を適用するのが好ましい。代表的に
は、Nd:YVO4レーザー(基本波1064nm)の第2
高調波(532nm)や第3高調波(355nm)を適用
すればよい。連続発振のレーザーを用いる場合には、出
力10Wの連続発振のYVO4レーザから射出されたレ
ーザ光を非線形光学素子により高調波に変換する。ま
た、共振器の中にYVO4結晶と非線形光学素子を入れ
て、高調波を射出する方法もある。そして、好ましくは
光学系により照射面にて矩形状または楕円形状のレーザ
光に成形して、被処理体に照射する。このときのエネル
ギー密度は0.01〜100MW/cm2程度(好まし
くは0.1〜10MW/cm2)が必要である。そし
て、10〜2000cm/s程度の速度でレーザ光に対
して相対的に半導体膜を移動させて照射すればよい。
【0034】その他、レーザーの代わりに、ハロゲンラ
ンプ、キセノンランプ、水銀ランプ、メタルハライドラ
ンプなどを光源としても良い。
【0035】なお、TFTの生産性を考慮すると必ずし
も適切な加熱処理とは言いにくいので、レーザー光(パ
ルス発振のエキシマレーザー、或いは連続発振のレーザ
ー(YVO4レーザーの第2高調波)照射のみでアモル
ファスシリコン膜の結晶化を行ってもよい。また、シリ
コンの結晶化を助長する金属元素を導入し、従来よりも
低い温度の加熱処理で結晶質シリコン膜を作製する技術
(特開平7−130652号公報、特開平8−7832
9号公報)を用いてもよい。
【0036】また、さらに平坦性を向上させるため、上
記レーザー照射の後、レーザー照射により形成される酸
化膜(図示しない)を希フッ酸等で除去し、不活性気体
雰囲気下もしくは真空中でレーザー光(最初のレーザー
光よりもエネルギー密度の高い)を再び照射してさせて
もよい。
【0037】次いで、平坦化された半導体膜を公知のパ
ターニング技術を用いて所望の形状の半導体層6を形成
する。(図1(D))また、レジストからなるマスクを
形成する前に、オゾン水で表面に薄い酸化膜を形成する
ことが望ましい。
【0038】次いで、半導体層の表面をフッ酸を含むエ
ッチャントで洗浄した後、ゲート絶縁膜7となる珪素を
主成分とする絶縁膜を形成する。この表面洗浄とゲート
絶縁膜の形成は、大気にふれさせずに連続的に行うこと
が望ましい。
【0039】次いで、ゲート絶縁膜7の表面を洗浄した
後、ゲート電極8を形成する。次いで、半導体にn型を
付与する不純物元素(P、As等)、ここではリンを適
宜添加して、ソース領域9及びドレイン領域10を形成
する。添加した後、不純物元素を活性化するために加熱
処理、強光の照射、またはレーザー光の照射を行う。ま
た、活性化と同時にゲート絶縁膜へのプラズマダメージ
やゲート絶縁膜と半導体層との界面へのプラズマダメー
ジを回復することができる。特に、室温〜300℃の雰
囲気中において、表面または裏面からYAGレーザーの
第2高調波を照射して不純物元素を活性化させることは
非常に有効である。YAGレーザーはメンテナンスが少
ないため好ましい活性化手段である。
【0040】以降の工程は、層間絶縁膜12を形成し、
水素化を行って、ソース領域、ドレイン領域に達するコ
ンタクトホールを形成し、ソース電極13、ドレイン電
極14を形成してTFT(nチャネル型TFT)を完成
させる。(図1(E))
【0041】こうして得られたTFTのチャネル形成領
域11の表面は、二乗平均粗さrmsが10nm未満、
且つ、P―V値が70nm未満とすることができる。
【0042】また、本発明は図1(E)のTFT構造に
限定されず、必要があればチャネル形成領域とドレイン
領域(またはソース領域)との間にLDD領域を有する
低濃度ドレイン(LDD:Lightly Doped Drain)構造
としてもよい。この構造はチャネル形成領域と、高濃度
に不純物元素を添加して形成するソース領域またはドレ
イン領域との間に低濃度に不純物元素を添加した領域を
設けたものであり、この領域をLDD領域と呼んでい
る。さらにゲート絶縁膜を介してLDD領域をゲート電
極と重ねて配置させた、いわゆるGOLD(Gate-drain
Overlapped LDD)構造としてもよい。
【0043】また、ここではnチャネル型TFTを用い
て説明したが、n型不純物元素に代えてp型不純物元素
を用いることによってpチャネル型TFTを形成するこ
とができることは言うまでもない。
【0044】また、ここではトップゲート型TFTを例
として説明したが、TFT構造に関係なく本発明を適用
することが可能であり、例えばボトムゲート型(逆スタ
ガ型)TFTや順スタガ型TFTに適用することが可能
である。
【0045】(実験)以下に示す実験を行った。
【0046】ガラス基板上に下地膜を形成する。下地絶
縁膜は、2層構造から成り、SiH4、NH3、及びN2
Oを反応ガスとして成膜される第1酸化窒化シリコン膜
を50〜100nm、SiH4、及びN2Oを反応ガスと
して成膜される第2酸化窒化シリコン膜を100〜15
0nmの厚さに積層形成する。
【0047】次いで、下地絶縁膜を形成した後、非晶質
半導体膜を形成する。非晶質半導体膜としては、アモル
ファスシリコン膜、シリコンに対して1.7%のゲルマ
ニウムを含むアモルファスシリコン膜、シリコンに対し
て3.5%のゲルマニウムを含むアモルファスシリコン
膜をそれぞれプラズマCVD法により形成する。
【0048】次いで、ニッケルを重量換算で10ppm
含む酢酸ニッケル塩溶液をスピナーで塗布してニッケル
含有層を形成する。次いで、500℃、1時間の脱水素
化処理を行い、膜中の水素濃度を低減させた後、550
℃、4時間の加熱処理を行って結晶構造を有する半導体
膜をそれぞれ形成した。
【0049】この段階で比較例として、それぞれの半導
体膜表面状態をAFM(原子間力顕微鏡)で測定した。
図2及び図3に測定結果を示す。図2は、表面における
凹凸のニ乗平均粗さ(rms)を示し、図3は、凹凸の
高低差(P―V値:Peak to Valley、高さの最大値と最
小値の差分)を示している。なお、図2及び図3のどち
らも3μm×3μmにおける領域の測定値である。
【0050】次いで、結晶化率を高め、結晶粒内に残さ
れる欠陥を補修するためのレーザー光(XeCl:波長
308nm)の照射を大気中、または酸素雰囲気中で行
う。レーザー光には波長400nm以下のエキシマレーザ
光や、YAGレーザの第2高調波、第3高調波を用い
る。いずれにしても、繰り返し周波数10〜1000Hz
程度のパルスレーザー光を用い、当該レーザー光を光学
系にて100〜500mJ/cm2に集光し、90〜95%の
オーバーラップ率をもって照射し、シリコン膜表面を走
査させればよい。
【0051】エネルギー密度の条件を振ってレーザー光
の照射を行い、それぞれAFMで測定を行った結果を図
2、図3に示した。
【0052】図2、図3から明かなように、ゲルマニウ
ムを多く含めば含むほど、表面の凹凸が小さくなる。具
体的には表面における二乗平均粗さrmsやP―V値が
低くなり、平坦性が高くなる。
【0053】二乗平均粗さrmsにおいては、レーザー
光の照射後、ゲルマニウムを含まないシリコン膜は、1
0nm〜30nm程度であったが、ゲルマニウムを含ま
せることにより表面における凸凹の二乗平均粗さrms
が10nm未満となっている。
【0054】P―V値においては、レーザー光の照射
後、ゲルマニウムを含まないシリコン膜は、70nm〜
100nm程度であったが、ゲルマニウムを含ませるこ
とにより表面における凸凹のP―V値が70nm未満と
なっている。
【0055】なお、図15は、ショット数13、繰り返
し周波数30Hz、エネルギー密度521mJ/cm2でレー
ザー光の照射を大気中で行なった場合でのそれぞれの顕
微鏡写真図である。図15(A)は、SiXGe1-X(X
=0.017)のシリコンゲルマニウム膜、図15
(B)は、SiXGe1-X(X=0.035)のシリコン
ゲルマニウム膜、図15(C)は、シリコン膜である。
なお、この顕微鏡写真からもゲルマニウムを含む半導体
膜(図15(A)及び(B)のほうが、ゲルマニウムを
含まない半導体膜(図15(C))よりも凹凸が少な
く、平坦性が高いことが分かる。
【0056】また、上記方法により得られる半導体膜
は、{101}格子面に対する高い配向率を有してい
る。結晶の配向率は{101}に強く配向して、その他
に{001}と{111}の中間にある{311}面に
配向している傾向が見られる。具体的には、反射電子線
回折パターン法で検出される{101}面の前記半導体
層の表面となす角が10度以内である割合が20%以上
であり、かつ、{001}面の前記半導体層の表面とな
す角が10度以内である割合が3%以下であり、かつ、
{111}格子面の前記半導体層の表面となす角が10
度以内である割合が5%以下である。
【0057】なお、結晶方位の分布は反射電子回折パタ
ーン(EBSP:Electron Backscatter diffraction P
attern)により求める。EBSPは走査型電子顕微鏡
(SEM:Scanning Electron Microscopy)に専用の検
出器を設け、一次電子の後方散乱から結晶方位を分析す
る手法である。試料の電子線の当たる位置を移動させつ
つ方位解析を繰り返す(マッピング測定)ことで、面状の
試料について結晶方位または配向の情報を得ることがで
きる。入射電子線の太さは、走査型電子顕微鏡の電子銃
のタイプにより異なるが、ショットキー電界放射型の場
合、10〜20nmの非常に細い電子線が照射される。
マッピング測定では、測定点数が多いほど、また測定領
域が広いほど、結晶配向のより平均化した情報を得るこ
とができる。実際には、100×100μm2の領域
で、10000点(1μm間隔)〜40000点(0.
5μm間隔)の程度の測定を行っている。マッピング測
定により各結晶粒の結晶方位がすべて求まると、膜に対
する結晶配向の状態を統計的に表示できる。{101}
付近に分布が集中している場合、実際の膜においては、
各結晶粒の<101>方位は基板に概略垂直であるが、
その周りにやや揺らぎを持って並んでいることが予想さ
れる。この揺らぎの角に許容値を5度、10度と設け、
それより小さいものの割合を数値で示してゆく。ここで
は、以上に説明したように許容ずれ角を5度及び10度
と定め、それを満たす結晶粒の割合を結晶の配向率と呼
ぶ。
【0058】従来の方法で作製される結晶質シリコン膜
は、結晶化の際、基板や下地絶縁膜の影響を受けるた
め、複数の結晶粒が析出し、{111}に配向する傾向
があるものの、その面方位に配向する割合は低かった。
【0059】こうして得られた平坦性、及び半導体膜に
おける結晶の配向率の高い半導体膜をTFTの活性層と
して用いることにより、オフ電流値が低く、バラツキが
抑えられた半導体装置を得ることができる。
【0060】以上の構成でなる本発明について、以下に
示す実施例でもってさらに詳細な説明を行うこととす
る。
【0061】(実施例) [実施例1]ここでは、2回のレーザー照射を行うTF
Tの作製例を図4、図5に示す。
【0062】図4(A)中、20は、絶縁表面を有する
基板、21はブロッキング層となる絶縁膜、22はゲル
マニウムを含み非晶質構造を有する半導体膜である。
【0063】まず、図4(A)に示すように基板20上
に酸化シリコン膜、窒化シリコン膜または酸化窒化シリ
コン膜(SiOxy)等の絶縁膜から成る下地絶縁膜2
1を形成する。代表的な一例は下地絶縁膜101として
2層構造から成り、SiH4、NH3、及びN2Oを反応
ガスとして成膜される第1酸化窒化シリコン膜を50〜
100nm、SiH4、及びN2Oを反応ガスとして成膜
される第2酸化窒化シリコン膜を100〜150nmの
厚さに積層形成する構造が採用される。また、下地絶縁
膜21の一層として膜厚10nm以下の窒化シリコン膜
(SiN膜)、或いは第2酸化窒化シリコン膜(SiN
xy膜(X≫Y))を用いることが好ましい。ゲッタリ
ングの際、ニッケルは酸素濃度の高い領域に移動しやす
い傾向があるため、半導体膜と接する下地絶縁膜を窒化
シリコン膜とすることは極めて有効である。また、第1
酸化窒化シリコン膜、第2酸化窒化シリコン膜、窒化シ
リコン膜とを順次積層した3層構造を用いてもよい。
【0064】次いで、下地絶縁膜上にゲルマニウムを含
み非晶質構造を有する第1の半導体膜22を形成する。
第1の半導体膜22は、代表的には、非晶質シリコンゲ
ルマニウム膜などが適用され、プラズマCVD法や減圧
CVD法、或いはスパッタ法で10〜100nmの厚さに
形成する。後の結晶化で良質な結晶構造を有する半導体
膜を得るためには、ゲルマニウムを含み非晶質構造を有
する第1の半導体膜22の膜中に含まれる酸素、窒素な
どの不純物濃度を5×1018/cm3(二次イオン質量分析
法(SIMS)にて測定した原子濃度)以下に低減させ
ておくと良い。これらの不純物は後の結晶化を妨害する
要因となり、また、結晶化後においても捕獲中心や再結
合中心の密度を増加させる要因となる。そのために、高
純度の材料ガスを用いることはもとより、反応室内の鏡
面処理(電界研磨処理)やオイルフリーの真空排気系を
備えた超高真空対応のCVD装置を用いることが望まし
い。
【0065】次いで、非晶質構造を有する第1の半導体
膜22を結晶化させる技術としてここでは特開平8-7832
9号公報記載の技術を用いて結晶化させる。同公報記載
の技術は、非晶質シリコン膜(アモルファスシリコン膜
とも呼ばれる)に対して結晶化を助長する金属元素を選
択的に添加し、加熱処理を行うことで添加領域を起点と
して広がる結晶構造を有する半導体膜を形成するもので
ある。まず、非晶質構造を有する第1の半導体膜22の
表面に、結晶化を促進する触媒作用のある金属元素(こ
こでは、ニッケル)を重量換算で1〜100ppm含む酢
酸ニッケル塩溶液をスピナーで塗布してニッケル含有層
23を形成する。(図4(B))塗布によるニッケル含
有層23の形成方法以外の他の手段として、スパッタ
法、蒸着法、またはプラズマ処理により極薄い膜を形成
する手段を用いてもよい。また、ここでは、全面に塗布
する例を示したが、マスクを形成して選択的にニッケル
含有層を形成してもよい。
【0066】次いで、加熱処理を行い、結晶化を行う。
この場合、結晶化は半導体の結晶化を助長する金属元素
が接した半導体膜の部分でシリサイドが形成され、それ
を核として結晶化が進行する。こうして、図4(C)に
示す結晶構造を有する第1の半導体膜24aが形成され
る。なお、結晶化後での第1の半導体膜24aに含まれ
る酸素濃度は、5×1018/cm3以下とすることが望
ましい。ここでは、脱水素化のための熱処理(450
℃、1時間)の後、結晶化のための熱処理(550℃〜
650℃で4〜24時間)を行う。また、強光の照射に
より結晶化を行う場合は、赤外光、可視光、または紫外
光のいずれか一またはそれらの組み合わせを用いること
が可能であるが、代表的には、ハロゲンランプ、メタル
ハライドランプ、キセノンアークランプ、カーボンアー
クランプ、高圧ナトリウムランプ、または高圧水銀ラン
プから射出された光を用いる。ランプ光源は、1〜60
秒、好ましくは30〜60秒点灯させ、それを1回〜1
0回繰り返し、半導体膜が瞬間的に600〜1000℃
程度にまで加熱すればよい。なお、必要であれば、強光
を照射する前に非晶質構造を有する第1の半導体膜24
aに含有する水素を放出させる熱処理を行ってもよい。
また、熱処理と強光の照射とを同時に行って結晶化を行
ってもよい。生産性を考慮すると、結晶化は強光の照射
により結晶化を行うことが望ましい。
【0067】このようにして得られる第1の半導体膜2
4aには、金属元素(ここではニッケル)が残存してい
る。それは膜中において一様に分布していないにしろ、
平均的な濃度とすれば、1×1019/cm3を越える濃度で
残存している。勿論、このような状態でもTFTをはじ
め各種半導体素子を形成することが可能であるが、以降
に示すゲッタリング方法で当該元素を除去する。
【0068】次いで、結晶化率(膜の全体積における結
晶成分の割合)を高め、結晶粒内に残される欠陥を補修
するために、結晶構造を有する第1の半導体膜24aに
対してレーザー光(第1のレーザー光)を大気または酸
素雰囲気で照射する。レーザー光(第1のレーザー光)
を照射した場合、表面に凹凸が形成されるとともに薄い
酸化膜25aが形成される。(図4(D))このレーザ
ー光(第1のレーザー光)には波長400nm以下のエキ
シマレーザー光や、YAGレーザーの第2高調波、第3
高調波を用いる。また、エキシマレーザー光に代えて紫
外光ランプから発する光を用いてもよい。いずれにして
も、繰り返し周波数10〜1000Hz程度のパルスレー
ザー光を用い、当該レーザー光を光学系にて100〜5
00mJ/cm2に集光し、90〜95%のオーバーラップ率
をもって照射し、シリコン膜表面を走査させればよい。
【0069】次いで、酸化膜25を除去する。(図1
(E))その後、結晶構造を有する第1の半導体膜に対
してレーザー光(第2のレーザー光)を窒素雰囲気また
は真空で照射する。レーザー光(第2のレーザー光)を
照射した場合、第1のレーザー光の照射により形成され
た凹凸の高低差(P―V値:Peak to Valley、高さの最
大値と最小値の差分)及びrmsが低減、即ち、平坦化
された半導体膜24bが形成される。(図1(F))こ
のレーザー光(第2のレーザー光)には波長400nm以
下のエキシマレーザー光や、YAGレーザーの第2高調
波、第3高調波を用いる。また、エキシマレーザー光に
代えて紫外光ランプから発する光を用いてもよい。な
お、第2のレーザー光のエネルギー密度は、第1のレー
ザー光のエネルギー密度より大きくし、好ましくは30
〜60mJ/cm2大きくする。
【0070】次いで、オゾン含有水溶液(代表的にはオ
ゾン水)で酸化膜(ケミカルオキサイドと呼ばれる)を
形成して合計1〜10nmの酸化膜からなるバリア層2
6を表面に形成し、このバリア層26上に希ガス元素を
含む第2の半導体膜27を形成する。(図5(A))こ
のバリア層26は、後の工程で第2の半導体膜106の
みを選択的に除去する際にエッチングストッパーとして
機能する。また、オゾン含有水溶液に代えて、硫酸、塩
酸、硝酸などと過酸化水素水を混合させた水溶液で処理
しても同様にケミカルオキサイドを形成することができ
る。また、他のバリア層26の形成方法としては、酸素
雰囲気下の紫外線の照射でオゾンを発生させて前記結晶
構造を有する半導体膜の表面を酸化して形成してもよ
い。また、他のバリア層26の形成方法としては、プラ
ズマCVD法やスパッタ法や蒸着法などで1〜10nm
程度の酸化膜を堆積してバリア層としても良い。また、
他のバリア層26の形成方法としては、クリーンオーブ
ンを用い、200〜350℃程度に加熱して薄い酸化膜
を形成しても良い。なお、バリア層26は、上記方法の
いずれか一の方法、またはそれらの方法を組み合わせて
形成されたものであれば特に限定されないが、後のゲッ
タリングで第1の半導体膜中のニッケルが第2の半導体
膜に移動可能な膜質または膜厚とすることが必要であ
る。
【0071】ここでは、希ガス元素を含む第2の半導体
膜27をスパッタ法にて形成し、ゲッタリングサイトを
形成する。なお、第1の半導体膜には希ガス元素が添加
されないようにスパッタ条件を適宜調節することが望ま
しい。希ガス元素としてはヘリウム(He)、ネオン
(Ne)、アルゴン(Ar)、クリプトン(Kr)、キ
セノン(Xe)から選ばれた一種または複数種を用い
る。中でも安価なガスであるアルゴン(Ar)が好まし
い。ここでは希ガス元素を含む雰囲気でシリコンからな
るターゲットを用い、第2の半導体膜を形成する。膜中
に不活性気体である希ガス元素イオンを含有させる意味
は二つある。一つはダングリングボンドを形成し半導体
膜に歪みを与えることであり、他の一つは半導体膜の格
子間に歪みを与えることである。半導体膜の格子間に歪
みを与えるにはアルゴン(Ar)、クリプトン(K
r)、キセノン(Xe)などシリコンより原子半径の大
きな元素を用いた時に顕著に得られる。また、膜中に希
ガス元素を含有させることにより、格子歪だけでなく、
不対結合手も形成させてゲッタリング作用に寄与する。
【0072】また、一導電型の不純物元素であるリンを
含むターゲットを用いて第2の半導体膜を形成した場
合、希ガス元素によるゲッタリングに加え、リンのクー
ロン力を利用してゲッタリングを行うことができる。
【0073】次いで、加熱処理を行い、第1の半導体膜
中における金属元素(ニッケル)の濃度を低減、あるい
は除去するゲッタリングを行う。(図5(B))ゲッタ
リングを行う加熱処理としては、強光を照射する処理ま
たは熱処理を行えばよい。このゲッタリングにより、図
5(B)中の矢印の方向(即ち、基板側から第2の半導
体膜表面に向かう方向)に金属元素が移動し、バリア層
26で覆われた半導体膜24bに含まれる金属元素の除
去、または金属元素の濃度の低減が行われる。金属元素
がゲッタリングの際に移動する距離は、少なくとも第1
の半導体膜の厚さ程度の距離であればよく、比較的短時
間でゲッタリングを完遂することができる。ここでは、
ニッケルが半導体膜24bに偏析しないよう全て第2の
半導体膜27に移動させ、半導体膜24bに含まれるニ
ッケルがほとんど存在しない、即ち膜中のニッケル濃度
が1×1018/cm3以下、望ましくは1×1017/c
3以下になるように十分ゲッタリングする。
【0074】本明細書において、ゲッタリングとは、被
ゲッタリング領域(ここでは第1の半導体膜)にある金
属元素が熱エネルギーにより放出され、拡散によりゲッ
タリングサイトに移動することを指している。従って、
ゲッタリングは処理温度に依存し、より高温であるほど
短時間でゲッタリングが進むことになる。
【0075】また、このゲッタリングの加熱処理として
強光を照射する処理を用いる場合は、加熱用のランプ光
源を1〜60秒、好ましくは30〜60秒点灯させ、そ
れを1〜10回、好ましくは2〜6回繰り返す。ランプ
光源の発光強度は任意なものとするが、瞬間的には60
0〜1000℃、好ましくは700〜750℃程度に半
導体膜が加熱されるようにする。
【0076】また、熱処理で行う場合は、窒素雰囲気中
で450〜800℃、1〜24時間、例えば550℃に
て14時間の熱処理を行えばよい。また、熱処理に加え
て強光を照射してもよい。
【0077】次いで、バリア層26をエッチングストッ
パーとして、27で示した第2の半導体膜のみを選択的
に除去した後、酸化膜からなるバリア層26を除去す
る。第2の半導体膜のみを選択的にエッチングする方法
としては、ClF3によるプラズマを用いないドライエ
ッチング、或いはヒドラジンや、テトラエチルアンモニ
ウムハイドロオキサイド(化学式 (CH34NOH)
を含む水溶液などアルカリ溶液によるウエットエッチン
グで行うことができる。また、第2の半導体膜を除去し
た後、バリア層の表面をTXRFでニッケル濃度を測定
したところ、ニッケルが高濃度で検出されるため、バリ
ア層は除去することが望ましく、フッ酸を含むエッチャ
ントにより除去すれば良い。
【0078】次いで、平坦化された半導体膜24bを公
知のパターニング技術を用いて所望の形状の半導体層2
8を形成する。(図5(C))また、レジストからなる
マスクを形成する前に、オゾン水で表面に薄い酸化膜を
形成することが望ましい。
【0079】次いで、半導体層の表面をフッ酸を含むエ
ッチャントで洗浄した後、ゲート絶縁膜29となる珪素
を主成分とする絶縁膜を形成する。この表面洗浄とゲー
ト絶縁膜の形成は、大気にふれさせずに連続的に行うこ
とが望ましい。
【0080】以降の工程は、実施の形態と同一の工程に
よりTFTを完成させる。(図5(D))なお、図5
(D)中、29はゲート絶縁膜、30はゲート電極、3
1はソース領域、32はドレイン領域、33はチャネル
形成領域、34はソース電極、35はドレイン電極、3
6は層間絶縁膜である。
【0081】また、本実施例は実施の形態と組み合わせ
ることが可能である。また、他の公知のゲッタリング技
術と組み合わせることが可能である。
【0082】また、ゲッタリング前に第2のレーザー光
の照射を行わず、所望の形状の半導体層を形成した後に
酸化膜を除去した後、不活性気体雰囲気または真空中で
第2のレーザー光の照射を行って平坦化してもよい。
【0083】[実施例2]本発明の実施例を図6〜図8
を用いて説明する。ここでは、同一基板上に画素部と、
画素部の周辺に設ける駆動回路のTFT(nチャネル型
TFT及びpチャネル型TFT)を同時に作製する方法
について詳細に説明する。
【0084】まず、基板100上に下地絶縁膜101を
形成し、結晶構造を有する第1の半導体膜を得た後、所
望の形状にエッチング処理して島状に分離された半導体
層102〜106を形成する。
【0085】基板100としては、ガラス基板(#17
37)を用い、下地絶縁膜101としては、プラズマC
VD法で成膜温度400℃、原料ガスSiH4、NH3
2Oから作製される酸化窒化シリコン膜101a(組
成比Si=32%、O=27%、N=24%、H=17
%)を50nm(好ましくは10〜200nm)形成する。
次いで、表面をオゾン水で洗浄した後、表面の酸化膜を
希フッ酸(1/100希釈)で除去する。次いでプラズ
マCVD法で成膜温度400℃、原料ガスSiH4、N2
Oから作製される酸化窒化水素化シリコン膜101b
(組成比Si=32%、O=59%、N=7%、H=2
%)を100nm(好ましくは50〜200nm)の厚さ
に積層形成し、さらに大気解放せずにプラズマCVD法
で成膜温度300℃、SiH4とGeH4とから成る成膜
ガスでゲルマニウムを含み非晶質構造を有する半導体膜
を54nmの厚さ(好ましくは25〜80nm)で形成
する。成膜ガスは、SiH4の代わりにSi26または
SiF4を、GeH4の代わりにGeF4を採用しても良
い。
【0086】本実施例では下地膜101を2層構造とし
て示したが、前記絶縁膜の単層膜または2層以上積層さ
せた構造として形成しても良い。また、半導体膜の材料
に限定はないが、好ましくはシリコンゲルマニウム(S
XGe1-X(X=0.0001〜0.02))合金を用
い、公知の手段(スパッタ法、LPCVD法、またはプ
ラズマCVD法等)により形成すればよい。また、プラ
ズマCVD装置は、枚葉式の装置でもよいし、バッチ式
の装置でもよい。また、同一の成膜室で大気に触れるこ
となく下地絶縁膜と半導体膜とを連続成膜してもよい。
【0087】次いで、非晶質構造を有する半導体膜の表
面を洗浄した後、オゾン水で表面に約2nmの極薄い酸
化膜を形成する。次いで、TFTのしきい値を制御する
ために微量な不純物元素(ボロンまたはリン)のドーピ
ングを行う。ここでは、ジボラン(B26)を質量分離
しないでプラズマ励起したイオンドープ法を用い、ドー
ピング条件を加速電圧15kV、ジボランを水素で1%
に希釈したガス流量30sccm、ドーズ量2×1012
/cm2で非晶質シリコン膜にボロンを添加した。
【0088】次いで、重量換算で10ppmのニッケルを
含む酢酸ニッケル塩溶液をスピナーで塗布する。塗布に
代えてスパッタ法でニッケル元素を全面に散布する方法
を用いてもよい。
【0089】次いで、加熱処理を行い結晶化させて結晶
構造を有する半導体膜を形成する。この加熱処理は、電
気炉の熱処理または強光の照射を用いればよい。電気炉
の熱処理で行う場合は、500℃〜650℃で4〜24
時間で行えばよい。ここでは脱水素化のための熱処理
(500℃、1時間)の後、結晶化のための熱処理(5
50℃、4時間)を行ってゲルマニウムを含み結晶構造
を有するシリコン膜を得る。なお、ここでは炉を用いた
熱処理を用いて結晶化を行ったが、ランプアニール装置
で結晶化を行ってもよい。なお、ここではシリコンの結
晶化を助長する金属元素としてニッケルを用いた結晶化
技術を用いたが、他の公知の結晶化技術、例えば固相成
長法やレーザー結晶化法を用いてもよい。
【0090】次いで、結晶構造を有するシリコン膜表面
の酸化膜を希フッ酸等で除去した後、結晶化率を高め、
結晶粒内に残される欠陥を補修するための第1のレーザ
ー光(XeCl:波長308nm)の照射を大気中、ま
たは酸素雰囲気中で行う。レーザー光には波長400nm
以下のエキシマレーザ光や、YAGレーザの第2高調
波、第3高調波を用いる。いずれにしても、繰り返し周
波数10〜1000Hz程度のパルスレーザー光を用い、
当該レーザー光を光学系にて100〜500mJ/cm2に集
光し、90〜95%のオーバーラップ率をもって照射
し、シリコン膜表面を走査させればよい。なお、大気
中、または酸素雰囲気中で行うため、第1のレーザー光
の照射により表面に酸化膜が形成される。
【0091】次いで、第1のレーザー光の照射により形
成された酸化膜を希フッ酸で除去した後、第2のレーザ
ー光の照射を窒素雰囲気、或いは真空中で行い、半導体
膜表面を平坦化する。このレーザー光(第2のレーザー
光)には波長400nm以下のエキシマレーザー光や、Y
AGレーザーの第2高調波、第3高調波を用いる。第2
のレーザー光のエネルギー密度は、第1のレーザー光の
エネルギー密度より大きくし、好ましくは30〜60m
J/cm2大きくする。
【0092】次いで、オゾン水で表面を120秒処理し
て合計1〜5nmの酸化膜からなるバリア層を形成す
る。
【0093】次いで、バリア層上にスパッタ法にてゲッ
タリングサイトとなるアルゴン元素を含む非晶質シリコ
ン膜を膜厚150nmで形成する。本実施例のスパッタ
法による成膜条件は、成膜圧力を0.3Paとし、ガス
(Ar)流量を50(sccm)とし、成膜パワーを3kW
とし、基板温度を150℃とする。なお、上記条件での
非晶質シリコン膜に含まれるアルゴン元素の原子濃度
は、3×1020/cm3〜6×1020/cm3、酸素の原
子濃度は1×1019/cm3〜3×1019/cm 3であ
る。その後、ランプアニール装置を用いて650℃、3
分の熱処理を行いゲッタリングする。
【0094】次いで、バリア層をエッチングストッパー
として、ゲッタリングサイトであるアルゴン元素を含む
非晶質シリコン膜を選択的に除去した後、バリア層を希
フッ酸で選択的に除去する。なお、ゲッタリングの際、
ニッケルは酸素濃度の高い領域に移動しやすい傾向があ
るため、酸化膜からなるバリア層をゲッタリング後に除
去することが望ましい。
【0095】次いで、得られた結晶構造を有するシリコ
ン膜(ポリシリコン膜とも呼ばれる)の表面にオゾン水
で薄い酸化膜を形成した後、レジストからなるマスクを
形成し、所望の形状にエッチング処理して島状に分離さ
れた半導体層102〜106を形成する。半導体層を形
成した後、レジストからなるマスクを除去する。
【0096】次いで、フッ酸を含むエッチャントで酸化
膜を除去すると同時にシリコン膜の表面を洗浄した後、
ゲート絶縁膜107となる珪素を主成分とする絶縁膜を
形成する。本実施例では、プラズマCVD法により11
5nmの厚さで酸化窒化シリコン膜(組成比Si=32
%、O=59%、N=7%、H=2%)で形成する。
【0097】次いで、図6(A)に示すように、ゲート
絶縁膜107上に膜厚20〜100nmの第1の導電膜
108aと、膜厚100〜400nmの第2の導電膜1
08bとを積層形成する。本実施例では、ゲート絶縁膜
107上に膜厚50nmの窒化タンタル膜、膜厚370
nmのタングステン膜を順次積層する。
【0098】第1の導電膜及び第2の導電膜を形成する
導電性材料としてはTa、W、Ti、Mo、Al、Cu
から選ばれた元素、または前記元素を主成分とする合金
材料もしくは化合物材料で形成する。また、第1の導電
膜及び第2の導電膜としてリン等の不純物元素をドーピ
ングした多結晶シリコン膜に代表される半導体膜や、、
AgPdCu合金を用いてもよい。また、2層構造に限
定されず、例えば、膜厚50nmのタングステン膜、膜
厚500nmのアルミニウムとシリコンの合金(Al−
Si)膜、膜厚30nmの窒化チタン膜を順次積層した
3層構造としてもよい。また、3層構造とする場合、第
1の導電膜のタングステンに代えて窒化タングステンを
用いてもよいし、第2の導電膜のアルミニウムとシリコ
ンの合金(Al−Si)膜に代えてアルミニウムとチタ
ンの合金膜(Al−Ti)を用いてもよいし、第3の導
電膜の窒化チタン膜に代えてチタン膜を用いてもよい。
また、単層構造であってもよい。
【0099】次に、図6(B)に示すように光露光工程
によりレジストからなるマスク110〜115を形成
し、ゲート電極及び配線を形成するための第1のエッチ
ング処理を行う。第1のエッチング処理では第1及び第
2のエッチング条件で行う。エッチングにはICP(In
ductively Coupled Plasma:誘導結合型プラズマ)エッ
チング法を用いると良い。ICPエッチング法を用い、
エッチング条件(コイル型の電極に印加される電力量、
基板側の電極に印加される電力量、基板側の電極温度
等)を適宜調節することによって所望のテーパー形状に
膜をエッチングすることができる。なお、エッチング用
ガスとしては、Cl2、BCl3、SiCl4、CCl4
どを代表とする塩素系ガスまたはCF4、SF6、NF3
などを代表とするフッ素系ガス、またはO2を適宜用い
ることができる。
【0100】本実施例では、基板側(試料ステージ)に
も150WのRF(13.56MHz)電力を投入し、実質的に
負の自己バイアス電圧を印加する。この第1のエッチン
グ条件によりW膜をエッチングして第1の導電層の端部
をテーパー形状とする。第1のエッチング条件でのWに
対するエッチング速度は200.39nm/min、T
aNに対するエッチング速度は80.32nm/min
であり、TaNに対するWの選択比は約2.5である。
また、この第1のエッチング条件によって、Wのテーパ
ー角は、約26°となる。この後、レジストからなるマ
スク110〜115を除去せずに第2のエッチング条件
に変え、エッチング用ガスにCF4とCl2とを用い、そ
れぞれのガス流量比を30/30(sccm)とし、1
Paの圧力でコイル型の電極に500WのRF(13.56MH
z)電力を投入してプラズマを生成して約30秒程度の
エッチングを行った。基板側(試料ステージ)にも20
WのRF(13.56MHz)電力を投入し、実質的に負の自己
バイアス電圧を印加する。CF4とCl2を混合した第2
のエッチング条件ではW膜及びTaN膜とも同程度にエ
ッチングされる。第2のエッチング条件でのWに対する
エッチング速度は58.97nm/min、TaNに対
するエッチング速度は66.43nm/minである。
なお、ゲート絶縁膜上に残渣を残すことなくエッチング
するためには、10〜20%程度の割合でエッチング時
間を増加させると良い。
【0101】上記第1のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により第1の導電
層及び第2の導電層の端部がテーパー形状となる。この
テーパー部の角度は15〜45°とすればよい。
【0102】こうして、第1のエッチング処理により第
1の導電層と第2の導電層から成る第1の形状の導電層
117〜121(第1の導電層117a〜121aと第
2の導電層117b〜121b)を形成する。ゲート絶
縁膜となる絶縁膜107は、10〜20nm程度エッチン
グされ、第1の形状の導電層117〜121で覆われな
い領域が薄くなったゲート絶縁膜116となる。
【0103】次いで、レジストからなるマスクを除去せ
ずに第2のエッチング処理を行う。ここでは、エッチン
グ用ガスにSF6とCl2とO2とを用い、それぞれのガ
ス流量比を24/12/24(sccm)とし、1.3
Paの圧力でコイル型の電極に700WのRF(13.56MH
z)電力を投入してプラズマを生成してエッチングを2
5秒行った。基板側(試料ステージ)にも10WのRF
(13.56MHz)電力を投入し、実質的に負の自己バイアス
電圧を印加する。第2のエッチング処理でのWに対する
エッチング速度は227.3nm/min、TaNに対
するエッチング速度は32.1nm/minであり、T
aNに対するWの選択比は7.1であり、絶縁膜116
であるSiONに対するエッチング速度は33.7nm
/minであり、SiONに対するWの選択比は6.8
3である。このようにエッチングガス用ガスにSF6
用いた場合、絶縁膜116との選択比が高いので膜減り
を抑えることができる。本実施例では絶縁膜116にお
いて約8nmしか膜減りが起きない。
【0104】この第2のエッチング処理によりWのテー
パー角は70°となった。この第2のエッチング処理に
より第2の導電層124b〜129bを形成する。一
方、第1の導電層は、ほとんどエッチングされず、第1
の導電層124a〜129aとなる。(図6(C))な
お、第1の導電層124a〜129aは、第1の導電層
117a〜122aとほぼ同一サイズである。実際に
は、第1の導電層の幅は、第2のエッチング処理前に比
べて約0.3μm程度、即ち線幅全体で0.6μm程度
後退する場合もあるがほとんどサイズに変化がない。
【0105】次いで、レジストからなるマスクを除去し
た後、第1のドーピング処理を行って図6(D)の状態
を得る。ドーピング処理はイオンドープ法、もしくはイ
オン注入法で行えば良い。イオンドープ法の条件はドー
ズ量を1.5×1014atoms/cm2とし、加速電圧を60
〜100keVとして行う。n型を付与する不純物元素
として、典型的にはリン(P)または砒素(As)を用
いる。この場合、第1の導電層及び第2の導電層124
〜128がn型を付与する不純物元素に対するマスクと
なり、自己整合的に第1の不純物領域130〜134が
形成される。第1の不純物領域130〜134には1×
1016〜1×1017/cm3の濃度範囲でn型を付与する不
純物元素を添加する。ここでは、第1の不純物領域と同
じ濃度範囲の領域をn--領域とも呼ぶ。
【0106】なお、本実施例ではレジストからなるマス
クを除去した後、第1のドーピング処理を行ったが、レ
ジストからなるマスクを除去せずに第1のドーピング処
理を行ってもよい。
【0107】次いで、図7(A)に示すようにレジスト
からなるマスク135〜137を形成し第2のドーピン
グ処理を行う。マスク135は駆動回路のpチャネル型
TFTを形成する半導体層のチャネル形成領域及びその
周辺の領域を保護するマスクであり、マスク136は駆
動回路のnチャネル型TFTの一つを形成する半導体層
のチャネル形成領域及びその周辺の領域を保護するマス
クであり、マスク137は画素部のTFTを形成する半
導体層のチャネル形成領域及びその周辺の領域と保持容
量となる領域とを保護するマスクである。
【0108】第2のドーピング処理におけるイオンドー
プ法の条件はドーズ量を1.5×1015atoms/cm2
し、加速電圧を60〜100keVとしてリン(P)を
ドーピングする。ここでは、第2の導電層124b〜1
26bをマスクとして各半導体層に不純物領域が自己整
合的に形成される。勿論、マスク135〜137で覆わ
れた領域には添加されない。こうして、第2の不純物領
域138〜140と、第3の不純物領域142が形成さ
れる。第2の不純物領域138〜140には1×1020
〜1×1021/cm3の濃度範囲でn型を付与する不純物元
素を添加されている。ここでは、第2の不純物領域と同
じ濃度範囲の領域をn+領域とも呼ぶ。
【0109】また、第3の不純物領域は第1の導電層に
より第2の不純物領域よりも低濃度に形成され、1×1
18〜1×1019/cm3の濃度範囲でn型を付与する不純
物元素を添加されることになる。なお、第3の不純物領
域は、テーパー形状である第1の導電層の部分を通過さ
せてドーピングを行うため、テーパ−部の端部に向かっ
て不純物濃度が増加する濃度勾配を有している。ここで
は、第3の不純物領域と同じ濃度範囲の領域をn-領域
とも呼ぶ。また、マスク136、137で覆われた領域
は、第2のドーピング処理で不純物元素が添加されず、
第1の不純物領域144、145となる。
【0110】次いで、レジストからなるマスク135〜
137を除去した後、新たにレジストからなるマスク1
46〜148を形成して図7(B)に示すように第3の
ドーピング処理を行う。
【0111】駆動回路において、上記第3のドーピング
処理により、pチャネル型TFTを形成する半導体層お
よび保持容量を形成する半導体層にp型の導電型を付与
する不純物元素が添加された第4の不純物領域149、
150及び第5の不純物領域151、152を形成す
る。
【0112】また、第4の不純物領域149、150に
は1×1020〜1×1021/cm3の濃度範囲でp型を付与
する不純物元素が添加されるようにする。尚、第4の不
純物領域149、150には先の工程でリン(P)が添
加された領域(n--領域)であるが、p型を付与する不
純物元素の濃度がその1.5〜3倍添加されていて導電
型はp型となっている。ここでは、第4の不純物領域と
同じ濃度範囲の領域をp +領域とも呼ぶ。
【0113】また、第5の不純物領域151、152は
第2の導電層125aのテーパー部と重なる領域に形成
されるものであり、1×1018〜1×1020/cm3の濃度
範囲でp型を付与する不純物元素が添加されるようにす
る。ここでは、第5の不純物領域と同じ濃度範囲の領域
をp-領域とも呼ぶ。
【0114】以上までの工程でそれぞれの半導体層にn
型またはp型の導電型を有する不純物領域が形成され
る。導電層124〜127はTFTのゲート電極とな
る。また、導電層128は画素部において保持容量を形
成する一方の電極となる。さらに、導電層129は画素
部においてソース配線を形成する。
【0115】次いで、ほぼ全面を覆う絶縁膜(図示しな
い)を形成する。本実施例では、プラズマCVD法によ
り膜厚50nmの酸化シリコン膜を形成した。勿論、こ
の絶縁膜は酸化シリコン膜に限定されるものでなく、他
のシリコンを含む絶縁膜を単層または積層構造として用
いても良い。
【0116】次いで、それぞれの半導体層に添加された
不純物元素を活性化処理する工程を行う。この活性化工
程は、ランプ光源を用いたラピッドサーマルアニール法
(RTA法)、或いはYAGレーザーまたはエキシマレ
ーザーを裏面から照射する方法、或いは炉を用いた熱処
理、或いはこれらの方法のうち、いずれかと組み合わせ
た方法によって行う。
【0117】また、本実施例では、上記活性化の前に絶
縁膜を形成した例を示したが、上記活性化を行った後、
絶縁膜を形成する工程としてもよい。
【0118】次いで、窒化シリコン膜からなる第1の層
間絶縁膜153を形成して熱処理(300〜550℃で
1〜12時間の熱処理)を行い、半導体層を水素化する
工程を行う。(図7(C))この工程は第1の層間絶縁
膜153に含まれる水素により半導体層のダングリング
ボンドを終端する工程である。酸化シリコン膜からなる
絶縁膜(図示しない)の存在に関係なく半導体層を水素
化することができる。ただし、本実施例では、第2の導
電層としてアルミニウムを主成分とする材料を用いてい
るので、水素化する工程において第2の導電層が耐え得
る熱処理条件とすることが重要である。水素化の他の手
段として、プラズマ水素化(プラズマにより励起された
水素を用いる)を行っても良い。
【0119】次いで、第1の層間絶縁膜153上に有機
絶縁物材料から成る第2の層間絶縁膜154を形成す
る。本実施例では膜厚1.6μmのアクリル樹脂膜を形
成する。次いで、ソース配線129に達するコンタクト
ホールと、導電層127、128に達するコンタクトホ
ールと、各不純物領域に達するコンタクトホールを形成
する。本実施例では複数のエッチング処理を順次行う。
本実施例では第1の層間絶縁膜をエッチングストッパー
として第2の層間絶縁膜をエッチングした後、絶縁膜
(図示しない)をエッチングストッパーとして第1の層
間絶縁膜をエッチングしてから絶縁膜(図示しない)を
エッチングした。
【0120】その後、Al、Ti、Mo、Wなどを用い
て配線及び画素電極を形成する。これらの電極及び画素
電極の材料は、AlまたはAgを主成分とする膜、また
はそれらの積層膜等の反射性の優れた材料を用いること
が望ましい。こうして、ソース電極またはドレイン電極
155〜160、ゲート配線162、接続配線161、
画素電極163が形成される。
【0121】以上の様にして、nチャネル型TFT20
1、pチャネル型TFT202、nチャネル型TFT2
03を有する駆動回路206と、nチャネル型TFTか
らなる画素TFT204、保持容量205とを有する画
素部207を同一基板上に形成することができる。(図
8)本明細書中ではこのような基板を便宜上アクティブ
マトリクス基板と呼ぶ。本明細書中ではこのような基板
を便宜上アクティブマトリクス基板と呼ぶ。
【0122】画素部207において、画素TFT204
(nチャネル型TFT)にはチャネル形成領域167、
ゲート電極を形成する導電層127の外側に形成される
第1の不純物領域(n--領域)145とソース領域とし
て機能する第2の不純物領域(n+領域)140を有し
ている。また、保持容量205の一方の電極として機能
する半導体層には第4の不純物領域150、第5の不純
物領域152が形成されている。保持容量205は、絶
縁膜(ゲート絶縁膜と同一膜)116を誘電体として、
第2の電極128と、半導体層150、152、168
とで形成されている。
【0123】また、駆動回路206において、nチャネ
ル型TFT201(第1のnチャネル型TFT)はチャ
ネル形成領域164、ゲート電極を形成する導電層12
4の一部と絶縁膜を介して重なる第3の不純物領域(n
-領域)142とソース領域またはドレイン領域として
機能する第2の不純物領域(n+領域)138を有して
いる。
【0124】また、駆動回路206において、pチャネ
ル型TFT202にはチャネル形成領域165、ゲート
電極を形成する導電層125の一部と絶縁膜を介して重
なる第5不純物領域(p-領域)151とソース領域ま
たはドレイン領域として機能する第4の不純物領域(p
+領域)149を有している。
【0125】また、駆動回路206において、nチャネ
ル型TFT203(第2のnチャネル型TFT)にはチ
ャネル形成領域166、ゲート電極を形成する導電層1
26の外側に第1の不純物領域(n--領域)144とソ
ース領域またはドレイン領域として機能する第2の不純
物領域(n+領域)139を有している。
【0126】これらのTFT201〜203を適宜組み
合わせてシフトレジスタ回路、バッファ回路、レベルシ
フタ回路、ラッチ回路などを形成し、駆動回路206を
形成すればよい。例えば、CMOS回路を形成する場合
には、nチャネル型TFT201とpチャネル型TFT
202を相補的に接続して形成すればよい。
【0127】特に、駆動電圧が高いバッファ回路には、
ホットキャリア効果による劣化を防ぐ目的から、nチャ
ネル型TFT203の構造が適している。
【0128】また、信頼性が最優先とされる回路には、
GOLD構造であるnチャネル型TFT201の構造が
適している。
【0129】本実施例で得られる平坦性及び半導体膜中
における配向率の高い半導体膜をTFTの活性層に用い
れば、耐圧が上がりTFTの信頼性がさらに向上する。
【0130】また、本実施例では反射型の表示装置を形
成するためのアクティブマトリクス基板を作製する例を
示したが、画素電極を透明導電膜で形成すると、フォト
マスクは1枚増えるものの、透過型の表示装置を形成す
ることができる。
【0131】また、本実施例は、実施の形態または実施
例1とも自由に組みあわせることが可能である。
【0132】[実施例3]本実施例では、実施例2で作
製したアクティブマトリクス基板から、アクティブマト
リクス型液晶表示装置を作製する工程を以下に説明す
る。説明には図9を用いる。
【0133】まず、実施例2に従い、図8の状態のアク
ティブマトリクス基板を得た後、図8のアクティブマト
リクス基板上に配向膜を形成しラビング処理を行う。な
お、本実施例では配向膜を形成する前に、アクリル樹脂
膜等の有機樹脂膜をパターニングすることによって基板
間隔を保持するための柱状のスペーサを所望の位置に形
成した。また、柱状のスペーサに代えて、球状のスペー
サを基板全面に散布してもよい。
【0134】次いで、対向基板を用意する。この対向基
板には、着色層、遮光層が各画素に対応して配置された
カラーフィルタが設けられている。また、駆動回路の部
分にも遮光層を設けた。このカラーフィルタと遮光層と
を覆う平坦化膜を設けた。次いで、平坦化膜上に透明導
電膜からなる対向電極を画素部に形成し、対向基板の全
面に配向膜を形成し、ラビング処理を施した。
【0135】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材で貼り
合わせる。シール材にはフィラーが混入されていて、こ
のフィラーと柱状スペーサによって均一な間隔を持って
2枚の基板が貼り合わせられる。その後、両基板の間に
液晶材料を注入し、封止剤(図示せず)によって完全に
封止する。液晶材料には公知の液晶材料を用いれば良
い。このようにしてアクティブマトリクス型液晶表示装
置が完成する。そして、必要があれば、アクティブマト
リクス基板または対向基板を所望の形状に分断する。さ
らに、公知の技術を用いて偏光板等を適宜設けた。そし
て、公知の技術を用いてFPCを貼りつけた。
【0136】こうして得られた液晶モジュールの構成を
図9の上面図を用いて説明する。
【0137】アクティブマトリクス基板301の中央に
は、画素部304が配置されている。画素部304の上
側には、ソース信号線を駆動するためのソース信号線駆
動回路302が配置されている。画素部304の左右に
は、ゲート信号線を駆動するためのゲート信号線駆動回
路303が配置されている。本実施例に示した例では、
ゲート信号線駆動回路303は画素部に対して左右対称
配置としているが、これは片側のみの配置でも良く、液
晶モジュールの基板サイズ等を考慮して、設計者が適宜
選択すれば良い。ただし、回路の動作信頼性や駆動効率
等を考えると、図9に示した左右対称配置が望ましい。
【0138】各駆動回路への信号の入力は、フレキシブ
ルプリント基板(Flexible Print Circuit:FPC)3
05から行われる。FPC305は、基板301の所定
の場所まで配置された配線に達するように、層間絶縁膜
および樹脂膜にコンタクトホールを開口し、接続電極3
09を形成した後、異方性導電膜等を介して圧着され
る。本実施例においては、接続電極はITOを用いて形
成した。
【0139】駆動回路、画素部の周辺には、基板外周に
沿ってシール剤307が塗布され、あらかじめアクティ
ブマトリクス基板上に形成されたスペーサ310によっ
て一定のギャップ(基板301と対向基板306との間
隔)を保った状態で、対向基板306が貼り付けられ
る。その後、シール剤307が塗布されていない部分よ
り液晶素子が注入され、封止剤308によって密閉され
る。以上の工程により、液晶モジュールが完成する。
【0140】また、ここでは全ての駆動回路を基板上に
形成した例を示したが、駆動回路の一部に数個のICを
用いてもよい。
【0141】また、本実施例は、実施の形態、実施例
1、及び実施例2のいずれとも自由に組みあわせること
が可能である。
【0142】[実施例4]実施例2では画素電極が反射
性を有する金属材料で形成された反射型の表示装置の例
を示したが、本実施例では画素電極を透光性を有する導
電膜で形成した透過型の表示装置の例を示す。
【0143】層間絶縁膜を形成する工程までは実施例2
と同じであるので、ここでは省略する。実施例2に従っ
て層間絶縁膜を形成した後、透光性を有する導電膜から
なる画素電極601を形成する。透光性を有する導電膜
としては、ITO(酸化インジウム酸化スズ合金)、酸
化インジウム酸化亜鉛合金(In23―ZnO)、酸化
亜鉛(ZnO)等を用いればよい。
【0144】その後、層間絶縁膜600にコンタクトホ
ールを形成する。次いで、画素電極と重なる接続電極6
02を形成する。この接続電極602は、コンタクトホ
ールを通じてドレイン領域と接続されている。また、こ
の接続電極と同時に他のTFTのソース電極またはドレ
イン電極も形成する。
【0145】また、ここでは全ての駆動回路を基板上に
形成した例を示したが、駆動回路の一部に数個のICを
用いてもよい。
【0146】以上のようにしてアクティブマトリクス基
板が形成される。このアクティブマトリクス基板を用
い、実施例3に従って液晶モジュールを作製し、バック
ライト604、導光板605を設け、カバー606で覆
えば、図10にその断面図の一部を示したようなアクテ
ィブマトリクス型液晶表示装置が完成する。なお、カバ
ーと液晶モジュールは接着剤や有機樹脂を用いて貼り合
わせる。また、基板と対向基板を貼り合わせる際、枠で
囲んで有機樹脂を枠と基板との間に充填して接着しても
よい。また、透過型であるので偏光板603は、アクテ
ィブマトリクス基板と対向基板の両方に貼り付ける。
【0147】また、本実施例は、実施の形態、及び実施
例1〜3のいずれとも自由に組みあわせることが可能で
ある。
【0148】[実施例5]本実施例では、EL(Electr
o Luminescence)素子を備えた発光表示装置を作製する
例を図11に示す。EL素子を備えた発光表示装置にお
いては、本発明により画素電極(陰極または陽極)に一
定の電流が流れるように配置されたTFT(駆動回路ま
たは画素に配置されるOLEDに電流を供給するTF
T)のオン電流(Ion)のバラツキを低減することがで
き、輝度のバラツキを低減できる。
【0149】図11(A)は、ELモジュールを示す上
面図、図11(B)は図11(A)をA−A’で切断し
た断面図である。絶縁表面を有する基板900(例え
ば、ガラス基板、結晶化ガラス基板、もしくはプラスチ
ック基板等)に、画素部902、ソース側駆動回路90
1、及びゲート側駆動回路903を形成する。これらの
画素部や駆動回路は、上記実施例に従えば得ることがで
きる。また、918はシール材、919はDLC膜であ
り、画素部および駆動回路部はシール材918で覆わ
れ、そのシール材は保護膜919で覆われている。さら
に、接着材を用いてカバー材920で封止されている。
熱や外力などによる変形に耐えるためカバー材920は
基板900と同じ材質のもの、例えばガラス基板を用い
ることが望ましく、サンドブラスト法などにより図11
に示す凹部形状(深さ3〜10μm)に加工する。さら
に加工して乾燥剤921が設置できる凹部(深さ50〜
200μm)を形成することが望ましい。また、多面取
りでELモジュールを製造する場合、基板とカバー材と
を貼り合わせた後、CO2レーザー等を用いて端面が一
致するように分断してもよい。
【0150】なお、908はソース側駆動回路901及
びゲート側駆動回路903に入力される信号を伝送する
ための配線であり、外部入力端子となるFPC(フレキ
シブルプリントサーキット)909からビデオ信号やク
ロック信号を受け取る。なお、ここではFPCしか図示
されていないが、このFPCにはプリント配線基盤(P
WB)が取り付けられていても良い。本明細書における
発光装置には、発光装置本体だけでなく、それにFPC
もしくはPWBが取り付けられた状態をも含むものとす
る。
【0151】次に、断面構造について図11(B)を用
いて説明する。基板900上に絶縁膜910が設けら
れ、絶縁膜910の上方には画素部902、ゲート側駆
動回路903が形成されており、画素部902は電流制
御用TFT911とそのドレインに電気的に接続された
画素電極912を含む複数の画素により形成される。ま
た、ゲート側駆動回路903はnチャネル型TFT91
3とpチャネル型TFT714とを組み合わせたCMO
S回路を用いて形成される。
【0152】これらのTFT(911、913、914
を含む)は、上記実施例2のnチャネル型TFT20
1、上記実施例2のpチャネル型TFT202に従って
作製すればよい。
【0153】なお、TFTとEL素子の間に設ける絶縁
膜としては、アルカリ金属イオンやアルカリ土金属イオ
ン等の不純物イオンの拡散をブロックするだけでなく、
積極的にアルカリ金属イオンやアルカリ土金属イオン等
の不純物イオンを吸着する材料が好ましく、更には後の
プロセス温度に耐えうる材料が適している。これらの条
件に合う材料は、一例としてフッ素を多く含んだ窒化シ
リコン膜が挙げられる。窒化シリコン膜の膜中に含まれ
るフッ素濃度は、1×1019/cm3以上、好ましくは
窒化シリコン膜中でのフッ素の組成比を1〜5%とすれ
ばよい。窒化シリコン膜中のフッ素がアルカリ金属イオ
ンやアルカリ土金属イオン等と結合し、膜中に吸着され
る。また、他の例としてアルカリ金属イオンやアルカリ
土金属イオン等を吸着するアンチモン(Sb)化合物、
スズ(Sn)化合物、またはインジウム(In)化合物
からなる微粒子を含む有機樹脂膜、例えば、五酸化アン
チモン微粒子(Sb25・nH2O)を含む有機樹脂膜
も挙げられる。なお、この有機樹脂膜は、平均粒径10
〜20nmの微粒子が含まれており、光透過性も非常に
高い。この五酸化アンチモン微粒子で代表されるアンチ
モン化合物は、アルカリ金属イオン等の不純物イオンや
アルカリ土金属イオンを吸着しやすい。
【0154】画素電極912は発光素子(EL素子)の
陽極として機能する。また、画素電極912の両端には
バンク915が形成され、画素電極912上にはEL層
916および発光素子の陰極917が形成される。
【0155】EL層916としては、発光層、電荷輸送
層または電荷注入層を自由に組み合わせてEL層(発光
及びそのためのキャリアの移動を行わせるための層)を
形成すれば良い。例えば、低分子系有機EL材料や高分
子系有機EL材料を用いればよい。また、EL層として
一重項励起により発光(蛍光)する発光材料(シングレ
ット化合物)からなる薄膜、または三重項励起により発
光(リン光)する発光材料(トリプレット化合物)から
なる薄膜を用いることができる。また、電荷輸送層や電
荷注入層として炭化珪素等の無機材料を用いることも可
能である。これらの有機EL材料や無機材料は公知の材
料を用いることができる。
【0156】陰極917は全画素に共通の配線としても
機能し、接続配線908を経由してFPC909に電気
的に接続されている。さらに、画素部902及びゲート
側駆動回路903に含まれる素子は全て陰極917、シ
ール材918、及び保護膜919で覆われている。
【0157】なお、シール材918としては、できるだ
け可視光に対して透明もしくは半透明な材料を用いるの
が好ましい。また、シール材918はできるだけ水分や
酸素を透過しない材料であることが望ましい。
【0158】また、シール材918を用いて発光素子を
完全に覆った後、すくなくとも図11に示すようにDL
C膜等からなる保護膜919をシール材918の表面
(露呈面)に設けることが好ましい。また、基板の裏面
を含む全面に保護膜を設けてもよい。ここで、外部入力
端子(FPC)が設けられる部分に保護膜が成膜されな
いように注意することが必要である。マスクを用いて保
護膜が成膜されないようにしてもよいし、CVD装置で
マスキングテープとして用いるテフロン(登録商標)等
のテープで外部入力端子部分を覆うことで保護膜が成膜
されないようにしてもよい。
【0159】以上のような構造で発光素子をシール材9
18及び保護膜で封入することにより、発光素子を外部
から完全に遮断することができ、外部から水分や酸素等
のEL層の酸化による劣化を促す物質が侵入することを
防ぐことができる。従って、信頼性の高い発光装置を得
ることができる。
【0160】また、陰極を透明導電膜で形成し、図11
とは逆方向に発光する構成としてもよい。また、画素電
極を陰極とし、EL層と透明導電膜からなる陽極を積層
して図11とは逆方向に発光する構成としてもよい。
【0161】なお、本実施例は実施の形態、または実施
例1と自由に組み合わせることが可能である。
【0162】[実施例6]本発明を実施して形成された
駆動回路や画素部は様々なモジュール(アクティブマト
リクス型液晶モジュール、アクティブマトリクス型EL
モジュール、アクティブマトリクス型ECモジュール)
に用いることができる。即ち、それらを表示部に組み込
んだ電子機器全てに本発明を実施できる。
【0163】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、ヘッドマウントディスプレイ(ゴ
ーグル型ディスプレイ)、カーナビゲーション、プロジ
ェクタ、カーステレオ、パーソナルコンピュータ、携帯
情報端末(モバイルコンピュータ、携帯電話または電子
書籍等)などが挙げられる。それらの一例を図12〜図
14に示す。
【0164】図12(A)はパーソナルコンピュータで
あり、本体2001、画像入力部2002、表示部20
03、キーボード2004等を含む。本発明を表示部2
003に適用することができる。
【0165】図12(B)はビデオカメラであり、本体
2101、表示部2102、音声入力部2103、操作
スイッチ2104、バッテリー2105、受像部210
6等を含む。本発明を表示部2102に適用することが
できる。
【0166】図12(C)はモバイルコンピュータ(モ
ービルコンピュータ)であり、本体2201、カメラ部
2202、受像部2203、操作スイッチ2204、表
示部2205等を含む。本発明は表示部2205に適用
できる。
【0167】図12(D)はゴーグル型ディスプレイで
あり、本体2301、表示部2302、アーム部230
3等を含む。本発明は表示部2302に適用することが
できる。
【0168】図12(E)はプログラムを記録した記録
媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであ
り、本体2401、表示部2402、スピーカ部240
3、記録媒体2404、操作スイッチ2405等を含
む。なお、このプレーヤーは記録媒体としてDVD(D
igtial Versatile Disc)、CD
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部2402に適用
することができる。
【0169】図12(F)はデジタルカメラであり、本
体2501、表示部2502、接眼部2503、操作ス
イッチ2504、受像部(図示しない)等を含む。本発
明を表示部2502に適用することができる。
【0170】図13(A)はフロント型プロジェクター
であり、投射装置2601、スクリーン2602等を含
む。本発明は投射装置2601の一部を構成する液晶モ
ジュール2808に適用することができる。
【0171】図13(B)はリア型プロジェクターであ
り、本体2701、投射装置2702、ミラー270
3、スクリーン2704等を含む。本発明は投射装置2
702の一部を構成する液晶モジュール2808に適用
することができる。
【0172】なお、図13(C)は、図13(A)及び
図13(B)中における投射装置2601、2702の
構造の一例を示した図である。投射装置2601、27
02は、光源光学系2801、ミラー2802、280
4〜2806、ダイクロイックミラー2803、プリズ
ム2807、液晶モジュール2808、位相差板280
9、投射光学系2810で構成される。投射光学系28
10は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図13(C)中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、IRフィルム等の光学系を設けてもよい。
【0173】また、図13(D)は、図13(C)中に
おける光源光学系2801の構造の一例を示した図であ
る。本実施例では、光源光学系2801は、リフレクタ
ー2811、光源2812、レンズアレイ2813、2
814、偏光変換素子2815、集光レンズ2816で
構成される。なお、図13(D)に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、IRフィルム等の光
学系を設けてもよい。
【0174】ただし、図13に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及びELモジュールでの適
用例は図示していない。
【0175】図14(A)は携帯電話であり、本体29
01、音声出力部2902、音声入力部2903、表示
部2904、操作スイッチ2905、アンテナ290
6、画像入力部(CCD、イメージセンサ等)2907
等を含む。本発明を表示部2904に適用することがで
きる。
【0176】図14(B)は携帯書籍(電子書籍)であ
り、本体3001、表示部3002、3003、記憶媒
体3004、操作スイッチ3005、アンテナ3006
等を含む。本発明は表示部3002、3003に適用す
ることができる。
【0177】図14(C)はディスプレイであり、本体
3101、支持台3102、表示部3103等を含む。
本発明は表示部3103に適用することができる。
【0178】ちなみに図14(C)に示すディスプレイ
は中小型または大型のもの、例えば5〜20インチの画
面サイズのものである。また、このようなサイズの表示
部を形成するためには、基板の一辺が1mのものを用
い、多面取りを行って量産することが好ましい。
【0179】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器の作製方法に適用すること
が可能である。また、本実施例の電子機器は実施例1〜
5のどのような組み合わせからなる構成を用いても実現
することができる。
【0180】
【発明の効果】本発明により平坦性、及び結晶の配向率
の高い半導体膜を得て、TFTの活性層として用いるこ
とにより、オフ電流値が低く、バラツキが抑えられた半
導体装置を得ることができる。
【0181】加えて、EL素子を備えた発光装置におい
ては、本発明により画素電極(陰極または陽極)に一定
の電流が流れるように配置されたTFT(駆動回路また
は画素に配置されるOLEDに電流を供給するTFT)
のオン電流(Ion)のバラツキを低減することができ、
輝度のバラツキを低減できる。
【図面の簡単な説明】
【図1】 本発明を示す図。
【図2】 AFMにより得られた二乗平均粗さrms
を示すグラフ。
【図3】 AFMにより得られたP−V値を示すグラ
フ。
【図4】 本発明の作製工程を示す図。(実施例1)
【図5】 本発明の作製工程を示す図。(実施例1)
【図6】 アクティブマトリクス基板の作製工程を示
す図。(実施例2)
【図7】 アクティブマトリクス基板の作製工程を示
す図。(実施例2)
【図8】 アクティブマトリクス基板を示す図。(実
施例2)
【図9】 AM−LCDの外観を示す図。(実施例
3)
【図10】 液晶表示装置の断面図の一例を示す図であ
る。(実施例4)
【図11】 ELモジュールの上面および断面を示す図
である。(実施例5)
【図12】 電子機器の一例を示す図。(実施例6)
【図13】 電子機器の一例を示す図。(実施例6)
【図14】 電子機器の一例を示す図。(実施例6)
【図15】 シリコンゲルマニウム膜およびシリコン膜
表面における顕微鏡写真図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/78 618Z Fターム(参考) 5F052 AA02 AA17 AA24 BB02 BB07 CA08 DA01 DA03 DB02 DB03 DB07 EA16 FA06 FA19 JA01 JA04 5F110 AA06 AA09 BB02 BB03 BB04 CC02 CC05 CC07 DD01 DD02 DD03 DD12 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE05 EE06 EE09 EE14 EE15 EE23 FF02 FF04 GG01 GG13 GG17 GG25 GG32 GG33 GG34 GG43 GG45 GG47 GG51 HJ01 HJ04 HJ12 HJ23 HL02 HL03 HL04 HL07 HM13 HM15 NN03 NN04 NN23 NN24 NN27 NN35 NN72 NN73 NN78 PP01 PP02 PP03 PP04 PP05 PP06 PP13 PP29 PP34 PP35 QQ04 QQ09 QQ11 QQ19 QQ23 QQ25 QQ28

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】絶縁膜上に半導体層を有する薄膜トランジ
    スタが形成されている半導体装置において、 シリコンを主成分とし、ゲルマニウムを含有する半導体
    膜からなる半導体層を活性層とし、該活性層の主表面に
    おける表面粗さとしてP−V値が70nm未満であるこ
    とを特徴とする半導体装置。
  2. 【請求項2】絶縁膜上に半導体層を有する薄膜トランジ
    スタが形成されている半導体装置において、シリコンを
    主成分とし、ゲルマニウムを含有する半導体膜からなる
    半導体層を活性層とし、該活性層の主表面における表面
    粗さとしてrmsが10nm未満であることを特徴とす
    る半導体装置。
  3. 【請求項3】絶縁膜上に半導体層を有する薄膜トランジ
    スタが形成されている半導体装置において、 シリコンを主成分とし、ゲルマニウムを含有する半導体
    膜からなる半導体層を活性層とし、該活性層の主表面に
    おける表面粗さとしてrmsが10nm未満、且つ、P
    −V値が70nm未満であることを特徴とする半導体装
    置。
  4. 【請求項4】請求項1乃至3のいずれか一において、前
    記半導体膜は、ゲルマニウムを0.1〜10原子%含
    み、且つ、結晶構造を有するシリコン膜であることを特
    徴とする半導体装置。
  5. 【請求項5】請求項1乃至4のいずれか一において、前
    記半導体膜は、金属元素を1×1016/cm3〜5×1
    18/cm3の濃度で含み、且つ、結晶構造を有するシ
    リコン膜であることを特徴とする半導体装置。
  6. 【請求項6】請求項5において、前記金属元素は、珪素
    の結晶化を助長する金属元素であり、Fe、Ni、C
    o、Ru、Rh、Pd、Os、Ir、Pt、Cu、Au
    から選ばれた一種または複数種であることを特徴とする
    半導体装置。
  7. 【請求項7】請求項1乃至6のいずれか一に記載された
    半導体装置とは、ビデオカメラ、デジタルカメラ、カー
    ナビゲーション、パーソナルコンピュータ、携帯型情報
    端末、または電子遊技機器であることを特徴とする半導
    体装置。
  8. 【請求項8】絶縁表面上にゲルマニウムを0.1〜10
    原子%含み、且つ、非晶質構造を有する半導体膜を形成
    する第1工程と、 前記非晶質構造を有する半導体膜を加熱処理した後、レ
    ーザー光を照射して結晶化を行い、結晶構造を有する第
    1の半導体膜及び該膜上に酸化膜とを形成する第2工程
    と、 前記酸化膜を除去する第3工程と、 不活性気体雰囲気または真空中でレーザー光を照射して
    前記半導体膜の表面を平坦化する第4工程とを有するこ
    とを特徴とする半導体装置の作製方法。
  9. 【請求項9】請求項8において、前記第4工程における
    レーザー光のエネルギー密度は、前記第2工程における
    レーザー光のエネルギー密度より高いことを特徴とする
    半導体装置の作製方法。
  10. 【請求項10】請求項8または請求項9において、前記
    第2の工程の前に結晶化を助長する金属元素を添加する
    ことを特徴とする半導体装置の作製方法。
  11. 【請求項11】絶縁表面上にゲルマニウムを0.1〜1
    0原子%含み、且つ、非晶質構造を有する第1の半導体
    膜を形成する第1工程と、 前記非晶質構造を有する第1の半導体膜に結晶化を助長
    する金属元素を添加する第2工程と、 前記第1の半導体膜を加熱処理した後、レーザー光を照
    射して結晶構造を有する第1の半導体膜及び該膜上に酸
    化膜を形成する第3工程と、 前記酸化膜を除去する第4工程と、 不活性気体雰囲気または真空中でレーザー光を照射して
    前記結晶構造を有する第1の半導体膜の表面を平坦化す
    る第5工程と前記結晶構造を有する第1の半導体膜の表
    面をオゾンを含む溶液で酸化して酸化膜を形成する第6
    工程と、 該酸化膜上に希ガス元素を含む第2の半導体膜を形成す
    る第7工程と、 前記第2の半導体膜に前記金属元素をゲッタリングして
    結晶構造を有する第1の半導体膜中の前記金属元素を除
    去または低減する第8工程と、 前記第2の半導体膜を除去する第9工程と、を有するこ
    とを特徴とする半導体装置の作製方法。
  12. 【請求項12】請求項11において、前記第5工程にお
    けるレーザー光のエネルギー密度は、前記第3工程にお
    けるレーザー光のエネルギー密度より高いことを特徴と
    する半導体装置の作製方法。
JP2002193023A 2001-07-02 2002-07-02 半導体装置の作製方法 Expired - Fee Related JP4209638B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002193023A JP4209638B2 (ja) 2001-07-02 2002-07-02 半導体装置の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001200319 2001-07-02
JP2001-200319 2001-07-02
JP2002193023A JP4209638B2 (ja) 2001-07-02 2002-07-02 半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2003086510A true JP2003086510A (ja) 2003-03-20
JP2003086510A5 JP2003086510A5 (ja) 2005-10-20
JP4209638B2 JP4209638B2 (ja) 2009-01-14

Family

ID=19037459

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002193023A Expired - Fee Related JP4209638B2 (ja) 2001-07-02 2002-07-02 半導体装置の作製方法

Country Status (5)

Country Link
US (2) US20030032221A1 (ja)
JP (1) JP4209638B2 (ja)
KR (1) KR100889508B1 (ja)
CN (2) CN1282989C (ja)
TW (1) TW550648B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005317949A (ja) * 2004-03-31 2005-11-10 Nec Corp コンタクトホール形成方法及び製造装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6855584B2 (en) * 2001-03-29 2005-02-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP4854866B2 (ja) * 2001-04-27 2012-01-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4869509B2 (ja) 2001-07-17 2012-02-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7540935B2 (en) * 2003-03-14 2009-06-02 Lam Research Corporation Plasma oxidation and removal of oxidized material
KR100672933B1 (ko) * 2003-06-04 2007-01-23 삼성전자주식회사 세정 용액 및 이를 이용한 반도체 소자의 세정 방법
US7365410B2 (en) * 2004-10-29 2008-04-29 Freescale, Semiconductor, Inc. Semiconductor structure having a metallic buffer layer and method for forming
JP4822737B2 (ja) * 2005-04-22 2011-11-24 ミヤチテクノス株式会社 レーザ溶接方法及びレーザ溶接装置
US8034724B2 (en) 2006-07-21 2011-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR100787464B1 (ko) * 2007-01-08 2007-12-26 삼성에스디아이 주식회사 박막 트랜지스터, 및 그 제조방법
KR101886862B1 (ko) * 2011-09-29 2018-08-09 엘지디스플레이 주식회사 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법
KR101888089B1 (ko) * 2011-09-29 2018-08-16 엘지디스플레이 주식회사 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법
US9064823B2 (en) * 2013-03-13 2015-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method for qualifying a semiconductor wafer for subsequent processing
US10141413B2 (en) 2013-03-13 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer strength by control of uniformity of edge bulk micro defects
CN108231856A (zh) * 2018-01-12 2018-06-29 京东方科技集团股份有限公司 像素界定层、显示面板及显示装置
CN113130305B (zh) * 2021-03-03 2023-03-24 哈尔滨工业大学 一种碳化硅单晶表面微结构的构建方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130652A (ja) * 1993-10-29 1995-05-19 Semiconductor Energy Lab Co Ltd 半導体作製方法
JPH0878329A (ja) * 1994-09-05 1996-03-22 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JPH08148428A (ja) * 1994-11-18 1996-06-07 Semiconductor Energy Lab Co Ltd 半導体デバイスのレーザー処理方法
JPH08213316A (ja) * 1994-09-29 1996-08-20 Semiconductor Energy Lab Co Ltd 半導体薄膜の作製方法
JPH1131660A (ja) * 1997-07-14 1999-02-02 Semiconductor Energy Lab Co Ltd 半導体膜の作製方法及び半導体装置の作製方法
JP2000114173A (ja) * 1998-08-07 2000-04-21 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2001023899A (ja) * 1999-07-13 2001-01-26 Hitachi Ltd 半導体薄膜とその半導体膜を用いた液晶表示装置及びその製造方法
JP2001035787A (ja) * 1998-07-15 2001-02-09 Semiconductor Energy Lab Co Ltd 結晶性半導体薄膜及びその作製方法並びに半導体装置及びその作製方法
JP2001060551A (ja) * 1999-08-19 2001-03-06 Fujitsu Ltd 半導体装置の製造方法
JP2001250777A (ja) * 1999-12-28 2001-09-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355938B1 (ko) * 1993-05-26 2002-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
JPH06349735A (ja) 1993-06-12 1994-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
TW264575B (ja) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US5923962A (en) * 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP3464285B2 (ja) 1994-08-26 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5789284A (en) 1994-09-29 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating semiconductor thin film
JP3942651B2 (ja) * 1994-10-07 2007-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3471966B2 (ja) * 1995-03-16 2003-12-02 株式会社半導体エネルギー研究所 薄膜半導体装置の作製方法
US5828084A (en) 1995-03-27 1998-10-27 Sony Corporation High performance poly-SiGe thin film transistor
KR100440083B1 (ko) 1996-01-23 2004-10-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체박막제작방법
US6331457B1 (en) 1997-01-24 2001-12-18 Semiconductor Energy Laboratory., Ltd. Co. Method for manufacturing a semiconductor thin film
US5943560A (en) * 1996-04-19 1999-08-24 National Science Council Method to fabricate the thin film transistor
JPH1174536A (ja) * 1997-01-09 1999-03-16 Sanyo Electric Co Ltd 半導体装置の製造方法
US6764928B1 (en) * 1997-02-20 2004-07-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing an El display device
JP3983334B2 (ja) * 1997-02-20 2007-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4242461B2 (ja) * 1997-02-24 2009-03-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW379360B (en) * 1997-03-03 2000-01-11 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP3262752B2 (ja) * 1997-03-28 2002-03-04 松下電器産業株式会社 半導体装置の製造方法
US5828587A (en) * 1997-05-06 1998-10-27 Bedol; Mark A. Attachment apparatus for checkbook cover and method of use thereof
JP4566294B2 (ja) 1997-06-06 2010-10-20 株式会社半導体エネルギー研究所 連続粒界結晶シリコン膜、半導体装置
FR2764732B1 (fr) 1997-06-13 1999-09-17 France Telecom Procede de depot d'une couche d'un materiau polycristallin sur un substrat a base de silicium
JP4601731B2 (ja) * 1997-08-26 2010-12-22 株式会社半導体エネルギー研究所 半導体装置、半導体装置を有する電子機器及び半導体装置の作製方法
US6121660A (en) * 1997-09-23 2000-09-19 Semiconductor Energy Laboratory Co., Ltd. Channel etch type bottom gate semiconductor device
US6680223B1 (en) 1997-09-23 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6444390B1 (en) 1998-02-18 2002-09-03 Semiconductor Energy Laboratory Co., Ltd. Process for producing semiconductor thin film devices using group 14 element and high temperature oxidizing treatment to achieve a crystalline silicon film
JP3980159B2 (ja) * 1998-03-05 2007-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6482684B1 (en) 1998-03-27 2002-11-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a TFT with Ge seeded amorphous Si layer
US6388270B1 (en) * 1998-03-27 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for producing same
US7153729B1 (en) 1998-07-15 2006-12-26 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
JP4376331B2 (ja) 1998-08-07 2009-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6559036B1 (en) * 1998-08-07 2003-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2000277438A (ja) * 1999-03-25 2000-10-06 Sony Corp 多結晶半導体膜の形成方法
JP2000277742A (ja) * 1999-03-25 2000-10-06 Seiko Epson Corp 薄膜トランジスタ
JP2000340503A (ja) * 1999-05-26 2000-12-08 Seiko Epson Corp 半導体膜の製造方法、薄膜トランジスタの製造方法、アクティブマトリクス基板
US6821827B2 (en) 1999-12-28 2004-11-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
TWI263336B (en) 2000-06-12 2006-10-01 Semiconductor Energy Lab Thin film transistors and semiconductor device
US6828587B2 (en) 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2002083974A (ja) 2000-06-19 2002-03-22 Semiconductor Energy Lab Co Ltd 半導体装置
US7503975B2 (en) * 2000-06-27 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method therefor
US6703265B2 (en) * 2000-08-02 2004-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6855584B2 (en) 2001-03-29 2005-02-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP4854866B2 (ja) 2001-04-27 2012-01-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4267266B2 (ja) * 2001-07-10 2009-05-27 株式会社半導体エネルギー研究所 半導体装置の作製方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130652A (ja) * 1993-10-29 1995-05-19 Semiconductor Energy Lab Co Ltd 半導体作製方法
JPH0878329A (ja) * 1994-09-05 1996-03-22 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JPH08213316A (ja) * 1994-09-29 1996-08-20 Semiconductor Energy Lab Co Ltd 半導体薄膜の作製方法
JPH08148428A (ja) * 1994-11-18 1996-06-07 Semiconductor Energy Lab Co Ltd 半導体デバイスのレーザー処理方法
JPH1131660A (ja) * 1997-07-14 1999-02-02 Semiconductor Energy Lab Co Ltd 半導体膜の作製方法及び半導体装置の作製方法
JP2001035787A (ja) * 1998-07-15 2001-02-09 Semiconductor Energy Lab Co Ltd 結晶性半導体薄膜及びその作製方法並びに半導体装置及びその作製方法
JP2000114173A (ja) * 1998-08-07 2000-04-21 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2001023899A (ja) * 1999-07-13 2001-01-26 Hitachi Ltd 半導体薄膜とその半導体膜を用いた液晶表示装置及びその製造方法
JP2001060551A (ja) * 1999-08-19 2001-03-06 Fujitsu Ltd 半導体装置の製造方法
JP2001250777A (ja) * 1999-12-28 2001-09-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005317949A (ja) * 2004-03-31 2005-11-10 Nec Corp コンタクトホール形成方法及び製造装置

Also Published As

Publication number Publication date
CN1400628A (zh) 2003-03-05
US7998845B2 (en) 2011-08-16
US20070196960A1 (en) 2007-08-23
CN100435280C (zh) 2008-11-19
KR100889508B1 (ko) 2009-03-19
CN1913106A (zh) 2007-02-14
US20030032221A1 (en) 2003-02-13
CN1282989C (zh) 2006-11-01
KR20030004111A (ko) 2003-01-14
TW550648B (en) 2003-09-01
JP4209638B2 (ja) 2009-01-14

Similar Documents

Publication Publication Date Title
JP5393726B2 (ja) 半導体装置の作製方法
JP4850858B2 (ja) 半導体装置の作製方法
US7998845B2 (en) Semiconductor device and method of manufacturing the same
JP5072157B2 (ja) 半導体装置の作製方法
US7202119B2 (en) Method of manufacturing semiconductor device
JP2003051446A (ja) 半導体装置の作製方法
JP2003124114A (ja) 半導体膜、半導体装置およびそれらの作製方法
JP4230160B2 (ja) 半導体装置の作製方法
JP4860055B2 (ja) 半導体装置の作製方法
JP4216003B2 (ja) 半導体装置の作製方法
JP4176362B2 (ja) 半導体装置の作製方法
JP4212844B2 (ja) 半導体装置の作製方法
JP2003142402A (ja) 半導体装置の作製方法
US7141823B2 (en) Thin film transistor semiconductor device
JP2004022900A (ja) 半導体装置の作製方法
JP4837871B2 (ja) 半導体装置の作製方法
JP4342843B2 (ja) 半導体装置の作製方法
JP4357811B2 (ja) 半導体装置の作製方法
JP4176366B2 (ja) 半導体装置の作製方法
JP4267253B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050616

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050616

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071030

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071119

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081021

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081023

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121031

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121031

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131031

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees