KR100355938B1 - 반도체장치제작방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

기판(101) 위 차단막(102) 상에 제공된 실리콘막은 Si+도핑으로 비정질로 되고, 가열-어닐링 공정에서, 결정화-촉진 촉매로서 역할하는 납이 도입되는 영역(100)에서 부터 기판에 평행하게 결정화가 시작된다.

Description

반도체장치 제작방법
본 발명은 유리 등의 절연기판상에 형성된 TFT(박막트랜지스터)를 가지는 반도체장치의 제작방법에 관한 것이다.
유리 등의 절연기판상에 TFT를 가지는 반도체장치로서는, 이들 TFT를 화소의 구동에 사용하는 액티브 매트릭스형 액정표시장치 또는 이미지 센서 등이 알려져 있다.
상기 장치들에 사용되는 TFT는 일반적으로 박막 형태의 규소 반도체층으로 형성된다. 박막 형태의 규소 반도체는 비정질 규소 반도체(a-Si) 타입과 결정성 규소 반도체 타입의 2가지 타입으로 나누어진다. 비정질 규소 반도체는 기상성장법에 의해 낮은 성막온도에서 비교적 쉽게 제작될 수 있다. 따라서, 이런 타입은 대량생산에 적합하고, 가장 일반적으로 사용되고 있지만, 이런 타입의 규소 반도체는 도전성 등의 물리적 특성이 결정성 규소 반도체에 비하여 열등하다. 따라서, TFT의 고속응답 특성을 더욱 향상시키기 위해, 결정성 규소 반도체를 포함하는 TFT의 제작방법의 확립이 강하게 요구되어 왔다. 결정성을 가지는 규소 반도체로서는, 다결정 규소, 미(微)결정 규소, 결정성분을 함유하는 비정질 규소, 결정성과 비정질성 사이의 중간 상태를 가지는 세미아모르퍼스 규소 등이 알려져 있다.
결정성 반도체층을 얻기 위한 방법으로서는, 먼저, 기판상에 비정질 규소막을 퇴적한 다음, 고온으로 가열하는 것이 잘 알려져 있다.
그러나, 이 방법은 600℃ 이상의 가열온도를 요하여, 저렴한 유리기판이 사용될 수 없다. 따라서, 저온에서 가열 결정화를 행할 수 있게 하는 개선된 방법을 확립하는 것이 요구된다. 특히, 현재의 액정표시장치의 경우에는, 화면의 대면적화가 진행되고 있고, 따라서, 대면적의 유리기판의 사용이 요구된다. 대면적의 유리기판이 사용되는 경우, 결정성 반도체의 제작에 필수불가결한 가열공정에서 기판의 수축 및 뒤틀림이 일어나, 마스킹 공정의 정밀도가 감소되는 중대한 문제가 발생한다. 특히, 현재 가장 일반적으로 사용되고 있는 코닝 7059 유리의 경우, 그 유리의 변형점이 593℃이어서, 종래의 가열 결정화방법에서는 유리가 크게 변형된다. 상기한 바와 같은 온도 문제 이외에, 결정화에 요구되는 가열시간이 현재의 공정에서는 수 십시간 이상이어서, 가열시간의 단축이 요구된다.
본 발명의 목적은 상기 문제들을 해결할 수 있는 방법을 제공하는데 있고, 구체적으로는, 결정화 온도의 저온화와 결정화를 위한 가열시간의 단축을 모두 도모할 수 있는 비정질 규소 박막의 가열 결정화방법을 이용하여, 결정성을 가지는 규소 반도체 박막을 형성하는 방법을 제공하는데 있다. 본 발명에 따른 방법을 이용하여 제작되는 결정성을 가지는 규소 반도체는 종래의 기술에 의해 제작되는 것과 같거나 그보다 우수한 물리적 특성을 가지며, TFT의 활성층 영역에도 사용가능하다.
본 출원의 발명자들은, 상기한 바와 같은 비정질 규소 반도체막을 CVD법 또는 스퍼터링법에 의해 성막한 다음, 그 막을 가열하여 결정화시키는 방법에 대해 다음의 실험 및 고찰을 행하였다.
본 발명자들은, 먼저, 유리기판 상에 비정질 규소막을 성막한 다음, 그 막을 가열에 의해 결정화시키는 메카니즘을 조사하였다. 실험에 의해, 규소와 결정성장이 유리기판과 비정질 규소막 사이의 계면에서 시작하고, 어느 정도의 막두께 이상에서는 기판 표면에 대하여 수직인 주상(柱狀)으로 진행한다는 것이 관찰되었다.
상기 현상은, 결정성장의 기초가 되는 결정핵(결정성장의 기초가 되는 종(種))이 유리기판과 비정질 규소막 사이의 계면에 존재하고 그 결정핵으로부터 결정이 성장하는 메카니즘에 의거하여 진행하는 것으로 고찰된다. 이들 결정핵은 기판 표면에 미량으로 존재하는 불순물 금속원소 또는 결정성분(산화규소의 결정성분이 유리기판의 표면상에 존재하는 것으로 간주되어, 결정화된 유리로 불리는 것과 같은)인 것으로 고려된다.
따라서, 결정핵을 보다 적극적으로 도입함으로써 결정화 온도의 저온화가 가능한 것으로 기대된다. 결정력의 도입효과를 확인하기 위해, 다음의 실험을 행하였다. 즉, 기판 상에 미량의 상이한 금속의 박막을 미리 형성한 다음, 그 상이한 금속막 상에 비정질 규소 박막을 형성하고, 그 비정질 규소 박막에 가열 결정화를 행하였다. 그 결과, 몇몇 종류의 금속들의 박막을 미리 기판상에 형성한 때 결정화 온도의 저온화가 입증되었고, 결정핵으로서 이물(異物)을 사용한 결정성장이 행해졌음이 기대되었다. 따라서, 결정화 온도를 낮출 수 있는 다수 종류의 불순물 금속에 대한 더 상세한 메카니즘을 연구하였다.
결정화 메카니즘은, 초기 핵생성 단계와 그 핵으로부터의 결정성장 단계의 2단계로 분류되는 것으로 고려될 수 있다. 여기서, 초기 핵생성의 속도는, 일정 온도에서 점 형상의 미세한 결정이 발생하기까지의 경과시간을 측정함으로써 검출될 수 있다. 이 시간은 여러 종류의 불순물 금속의 박막이 기판 상에 형성된 모든 경우에 단축될 수 있고, 결정화 온도의 저온화에 대한 결정핵의 도입효과가 확인될 수 있다. 예기치 못한 결과로서, 결정력의 생성 후 가열시간의 변화에 따른 결정립의 성장 변화를 조사하는 실험을 통해, 어떤 종류의 금속 박막을 기판 상에 형성하고, 그 금속 박막 상에 비정질 규소 박막을 형성한 다음, 그 비정질 규소 박막을 결정화시켰을 때, 핵생성 후의 결정성장 속도도 급격히 증가되었음이 관찰되었다. 이 효과에 대한 메카니즘은 현재 아직까지 명확히 밝혀지지 않았지만, 어떤 촉매적인 효과가 작용하는 것으로 추측된다.
하여튼, 어떤 금속을 미량으로 성막하고, 그 금속 박막 상에 비정질 규소 박막을 형성한 다음, 그 비정질 규소 박막을 가열에 의해 결정화시켰을 때는, 상기한 바와 같은 2가지 효과에 기인하여, 종래기술에서는 기대되지 않았던 충분한 결정성이 580℃ 이하의 온도와 대략 4시간에 얻어질 수 있음이 입증되었다. 그러한 효과를 가지는 모든 불순물 금속들중에서 가장 현저한 효과를 제공하는 것으로 실험적으로 입증된 가장 좋은 재료가 납(Pb)이다. 납 이외에, Sn과 같은 다른 IV족 원소도 결정화를 촉진하는데 적합한 것으로 밝혀졌다.
다음은 납이 어느 정도의 효과를 가지는가를 보여주는 한 예이다. 어떠한 처리도 하지 않은, 즉, 납 박막이 형성되지 않은 기판(코닝 7059 유리)상에 플라즈마 CVD법에 의해 비정질 규소 박막을 성막한 다음, 질소 분위기중에서 그 비정질 규소 박막을 가열하여 결정화시킨 경우에, 600℃의 가열온도에서 10시간 이상의 가열시간이 요구되었다. 이에 대하여, 미량의 납 박막(이후, 미량 납 박막이라 칭함)이 형성된 기판 상에 비정질 규소 박막을 형성한 경우에는, 비정질 규소 박막을 대략 4시간 가열함으로써 앞의 경우에서와 동일한 결정화 상태가 얻어질 수 있었다. 이 실험에서, 비정질 규소 박막의 결정화는 라만 스펙트럼을 사용하여 판정되었다. 이 실험으로부터, 납이 큰 효과를 가진다는 것이 분명하다.
상기 설명으로부터 명백한 바와 같이, 미량 납 박막을 형성한 후 비정질 규소 박막을 형성함으로써, 결정화 온도가 낮추어질 수 있고 결정화 시간이 단축될 수 있다. 이 공정을 TFT의 제작에 적용하는 것을 전제로 하여 더 상세히 설명한다. 후에 설명되는 바와 같이, 기판 뿐만 아니라 비정질 규소 박막 상에 납 박막을 형성하거나, 또는 이온 주입법에 의해 납을 비정질 규소막에 주입함으로써, 동일한 효과가 얻어질 수 있다. 따라서, 이들 처리를 본 출원의 명세서에서는 "미량 납 첨가"라고 부르는 것으로 한다.
먼저, 미량 납 첨가방법에 대하여 설명한다. 미량 납 첨가는, 기판상에 미량 납 박막을 성막하고 그 미량 납 박막상에 비정질 규소 박막을 성막하는 경우와, 먼저, 비정질 규소막을 성막한 다음, 그 비정질 규소막상에 미량 납 박막을 성막하는 경우 모두에서 결정화 온도의 저온화에 대해 동일한 효과를 제공할 수 있고, 성막방법으로서는, 스퍼터링법, 증착법, 스핀 코팅법, 코팅법 등의 성막방법이 사용될 수 있음이 판명되었다. 그러나, 기판상에 미량 납 박막을 성막하는 방법에서, 그 효과는, 코닝 7059 유리기판상에 산화규소막을 성막한 다음, 그 산화규소막상에 미량 납 박막을 성막하는 것이 기판상에 미량 납 박막을 직접 성막하는 것보다 더욱 현저하게 된다. 이 사실에 대한 이유중 하나로서, 규소와 납 사이의 직접 접촉이 저온 결정화에 중요하고, 코닝 7059 유리기판을 사용하는 경우에는, 규소 이외의 다른 성분들이 규소와 납 사이의 직접 접촉 또는 반응을 방해하는 역할을 하는 것으로 고려된다.
상기한 바와 같이 비정질 규소 박막의 하면 또는 상면에 접하여 미량 납 박막을 성막하는 방법 뿐만 아니라 이온 주입법으로 납을 첨가함으로써 실질적으로 같은 효과를 얻을 수 있음이 확인되었다. 납의 양에 관해서는, 1×1015원자/㎤ 이상의 납 첨가에서 결정화 온도의 저온화가 확인되었으나, 1×1021원자/㎤ 이상의 납 첨가의 경우는, 라만 스펙트로그램의 피크의 형상이 규소 자체의 것과 명백히 달라, 실제적으로 사용가능한 납 첨가량의 범위는 1×1015원자/㎤∼5×1019원자/㎤인 것으로 고려된다. 납 농도가 1×1015원자/㎤보다 낮으면, 납 원소들이 국부적으로 존재하여 납의 촉매기능이 저하한다. 또한, 납 농도가 5×1019원자/㎤을 넘으면, 납과 규소가 서로 반응하여 납-규소 화합물을 형성하여, 반도체 특성이 상실된다. 결정화된 상태에서는, 납 농도가 낮을 수록 반도체로서의 사용이 가능하다. 상기 고찰로부터, 반도체로서 TFT의 활성층 등에 사용하는 것을 고려하면, 납 첨가량은 1×1015원자/㎤∼5×1019원자/㎤의 범위로 조정될 필요가 있다.
아래에서 설명되는 바와 같이, 납이 첨가되지 않은 경우에는, 기판 표면에존재하는 결정핵으로부터 결정화가 일어난다. 이 결정화는 어느 정도의 막두께까지는 무작위로(랜덤하게) 진행한다. 또한, 막의 두께가 충분히 두꺼우면, 일반적으로 (110)방향이 기판 표면에 수직으로 배열되도록 주상(柱狀) 결정이 성장한다. 이러한 결정화는 기판의 전체 표면에서 관찰될 수 있다. 이에 대하여, 본 발명에 따른 미량 납 첨가의 경우에는, 납이 첨가된 영역(이후 "납 첨가영역"이라 칭함)과 그 영역에 인접한 영역(이후, "인접 영역"이라 칭함)에서 서로 다른 결정성장이 관찰되었다. 즉, 납 첨가영역에서는, 첨가된 납 또는 납과 규소의 화합물이 결정핵으로서의 역할을 하였고, 기판에 거의 수직으로 주상 결정성장이 진행한 것이 TEM(투과형 전자현미경) 사진으로부터 명백하게 되었다. 또한, 납이 직접 첨가되지 않은 인접 영역에서도 저온 결정화가 확인되었고, (111)면이 기판에 수직으로 배열되도록 기판에 평행한 방향으로 침상(針狀) 또는 주상(柱狀) 결정이 성장한 특이한 결정성장이 이 영역에서 관찰되었다.
기판에 평행한 횡방향으로의 결정성장은 납 첨가영역으로부터 시작되었고, 성장된 결정의 최대 크기가 수 백 μm까지 연장되었음이 관찰되었고, 시간 및 온도의 증가에 따라 결정성장도가 증가하는 것이 판명되었다. 예를 들어, 550℃ 온도와 4시간의 결정화에서 약 40 μm의 결정성장이 관찰되었다. 또한, TEM 사진에 의하면, 이들 큰 크기의 횡방향 성장 결정들 각각은 단결정과 유사한 것으로 판명되었다. 또한, 미량 납 첨가영역, 그 영역에 인접한 횡방향 결정성장 영역, 및 비정질 영역(Pb 첨가영역으로부터 상당히 떨어진 영역에서는 저온 결정화가 일어나지 않고 비정질 부분이 남는다)의 각각에서의 납 농도를 SIMS(2차이온질량분석법)에의해 측정하였다. 그 결과, 횡방향 결정성장 영역에서의 납 농도는 미량 납 첨가 영역보다 한 자리수만큼 낮은 것으로 측정되었고, 비정질 규소내에서의 확산이 관찰되었다. 또한, 비정질 영역에서의 납 농도는 횡방향 결정성장 영역보다 한 자리수만큼 낮은 것으로 측정되었다. 이 결과와 결정형태 사이의 관계는 현재로는 불분명하지만, 하여튼, 납 첨가량을 조정하고, 납이 첨가되는 위치를 제어함으로써, 소망의 영역에 소망의 결정형태의 결정성을 가지는 규소막을 형성할 수 있다.
다음에, 미량 납 첨가영역과 그 영역에 인접한 횡방향 결정성장 영역의 전기적 특성에 대하여 설명한다.
도전성에 관해서는, 미량 납 첨가영역은 납이 첨가되지 않은 막, 즉, 약 600℃에서 수 십시간 결정화된 막과 실질적으로 동일한 도전성을 가졌다. 또한, 도전성의 온도 의존성으로부터 활성화 에너지를 계산하면, 납 첨가량이 약 1017원자/㎤∼1018원자/㎤ 범위로 설정된 경우에는 납의 에너지 준위에 기인하는 것으로 생각되는 거동(behavior)이 관찰되지 않았다. 즉, 이 사실에만 따르면, 결정성 규소 반도체막중의 납 농도가 1×1018원자/㎤보다 낮은 경우에는, 이 막을 사용하여 반도체장치, 예를 들어, TFT를 제작하여도, 어떠한 문제도 발생하지 않는다.
한편, 횡방향 결정성장 영역은 미량 납 첨가영역보다 한자리수 이상 만큼 높은 도전성을 가졌고, 결정성을 가지는 규소 반도체로서는 매우 높은 값을 가진다. 그 이유는 다음과 같은 것으로 간주된다. 즉, 전류가 흐르는 방향이 횡방향 결정성장방향과 일치하여, 전극들 사이의 전자 경로에 결정입계가 거의 또는 전혀 없었다. 이 사실은 TEM 사진의 결과와 완전히 일치한다.
그러나, TEM 사진에 의해 횡방향 결정성장 영역을 더욱 정밀하게 관찰하면, 비록 침상 또는 주상 결정의 결정화 방향이 기판의 표면에 평행할지라도, 기판의 상측에서 볼 때, 가지 형상으로 성장하는 결정을 포함하는 영역들도 관찰되었다. 즉, 평균적으로는 침상 또는 주상 결정이 같은 방향으로 성장하지만, 일부 결정들은 기울어진 방향으로 가지를 내면서 성장한 것이 관찰되었다.
본 발명자들은 상기 관찰결과를 신중히 고찰하였고, 다음의 결론을 내렸다.
기판내 또는 기판과 반도체막 사이의 계면부분에 존재하는 기판재료의 결정성분 또는 반도체막중의 결정성분은 결정성장을 위한 핵으로서 기능할 수 있지만, 이들 성분이 똑같은 방향(단일방향)으로의 결정성장을 저해하고, 횡방향 결정성장 과정에서 무작위한 결정성장을 조장한다.
따라서, 본 발명에 있어서는, 결정성장이 일어날 기판영역과 비정질 규소 반도체막(본 발명에서, "비정질"이라는 용어는 완전 비정질 상태를 의미하는 것이 아니고, 소량의 결정성분을 함유할 수도 있다) 사이의 계면 및 그 부근의 결정성분을 불활성 원소의 이온주입에 의해 최대한으로 제거하여 이 영역을 완전히 비정질로 하고, 그 다음, 결정핵으로서 역할하는 성분이 존재하지 않는 상태에서 횡방향(기판에 평행한 방향)으로 결정성장을 행함으로써, 전체적으로 결정성장 방향이 서로 일치하도록 침상 또는 주상 결정을 성장시키는 것을 특징으로 한다. 특히, 불활성 이온을 기판내에 주입함으로써, 기판 표면에 인접한 영역(기판 표면상에 하지막(下地膜)이 형성된 때, 그 하지막은 기판 표면으로 간주된다), 기판과 반도체막 사이의 계면 및 반도체막 자체를 완전히 비정질화 하여, 결정핵으로서 기능하는 결정성을 가지는 성분을 가능한 한 완전히 제거하는 것을 특징으로 한다.
본 발명의 다른 양태에 따르면, 그렇게 하여 얻어진 반도체층을 레이저광 또는 레이저광 만큼 강한 플래시 램프와 같은 강광(强光)으로 처리함으로써 그 반도체층의 특성을 더욱 향상시킬 수 있다. 그리하여, 결정입계 등에 존재하고 충분히 결정화되지 않은 성분들이 추가로 결정화될 수 있다. 선행 가열공정에 의해 형성된 결정성분이 핵으로서 기능하여, 잔존하는 비정질 성분이 광 어닐에 의해 추가로 결정화되는 것으로 추정된다.
이하, 실시예에 의거하여 본 발명을 더욱 상세히 설명한다.
[실시예 1]
본 실시예는, 유리기판상에 결정 규소로 형성되고 상보적으로 서로 연결된 P채널형 TFT(PTFT)와 N채널형 TFT(NTFT)를 포함하는 상보형 회로를 형성하는 예이다. 본 실시예의 구성은, 예를 들어, 액티브형 액정표시장치를 위한 주변 구동회로 또는 이미지 센서에 이용할 수 있다.
제 1A 도∼제 1D 도는 본 실시예의 반도체장치 제작공정을 나타내는 단면도이다.
먼저, 기판(코닝 7059 유리)(101)상에 스퍼터링법에 의해 산화규소의 하지막(下地膜)(102)을 2000 Å의 두께로 성막하고, 그 하지막(102)상에 마스크로서 기능하는 산화규소막(103)을 성막한다. 이 산화규소막(103)은 하지막(102)을 슬릿(slit) 형태로 노출시키기 위한 것이고, 1000 Å 이상의 두께이어야 한다. 또한, 마스크로서 기능하는 산화규소막(103)에 게터링 효과를 가지는 인, 염소 등의 재료를 첨가하는 것이 효과적이다. 제 1A 도의 상태를 상측으로부터 보면, 하지막(102)이 부호 100으로 나타낸 영역에서 슬릿 형태로 외부로 노출되고, 다른 부분은 마스크된 상태로 되어 있다.
산화규소막(103)의 성막 후에, 부호 98로 나타낸 바와 같이, 스퍼더링법에 의해 Pb(납)막을 형성하여, 그 납막이 영역(100)에 5∼200 Å, 예를 들어, 20 Å의 두께로 선택적으로 성막되게 한다. 즉, 영역(100)에서 산화규소막(102)상에 미량 납첨가가 선택적으로 행해지게 한다.(제 1A 도)
그후, 마스크로서 기능하는 산화규소막(103)을 제거하고, 플라즈마 CVD법에 의해 진성(I형) 비정질 규소막(104)을 500∼1500 Å, 예를 들어, 1000 Å의 두께로 성막한다. 이 비정질 규소막(104)으로서는, 결정성을 가지는 막이 사용될 수 있다. 즉, 비(非)단결정 규소막이면 된다. 그 다음, 보호막으로서 기능하는 산화규소막(99)을 100∼1000 Å의 두께로 성막한다. 그 산화규소막은 후의 이온주입공정시에 규소막(104)의 표면이 손상되는 것을 방지하기 위한 것이다.
그후, 규소막(104)에 대하여 불활성인 원소인 규소 이온을 전체 표면에 주입한다. 이 규소 이온의 주입은, 후의 열어닐 공정에서 똑같은 방향으로의 결정성장이 행해질 수 있도록, 기판(하지막(102)을 포함하는)과 비정질 규소 반도체막 사이의 계면에 존재하는 결정성분(기판내의 산화규소 결정성분 및 비정질 반도체막내의 결정성분)을 제거하기 위한 것이다.
규소 이온 주입조건은, 제 5 도의 그래프에 나타낸 바와 같은 도즈량으로 규소 이온이 주입되도록 설정된다. 제 5 도에서, 점선으로 표시된 부분이 하지막(102)과 비정질 규소막(104) 사이의 계면부분에 해당한다. 도즈량의 최대값은 기판측에서 5×1014cm-2으로 설정되었다. 즉, 농도 피크(peak)가 규소 반도체층 아래에 위치하도록 가속전압을 제어한다. 규소 이온 주입공정에서, 하지막(102)(본 실시예에서는, 하지막(102)이 기판 표면을 구성하는 것으로 간주된다)과 비정질 규소막(104) 사이의 계면, 비정질 규소막(104) 자체, 비정질 규소막(104)과 보호막인 산화규소막(99) 사이의 계면 및 그 계면 부근의 부분이 비정질화 된다. 규소 이온의 도즈량은 1×1014∼9×1016cm-2의 범위인 것이 바람직하다. 또한, 가속전압은, 예를 들어, 137 keV이다.
규소 이온 주입중에, 비정질 규소막의 표면이 산화규소막(99)으로 피복되어 있기 때문에, 가속된 이온에 의한 비정질 규소막의 손상이 억제될 수 있다. 또한, 미량 납 첨가가 행해진 영역(100)에의 규소 이온의 주입을 방지하기 위해 그 영역(100)상에 마스크를 형성하는 것이 바람직하다. 그리하여, 규소 이온의 주입중에 다른 부분으로의 Pb 원소의 바람직하지 않은 확산을 방지할 수 있다.
그후, 산화규소막(99)을 제거하고, 수소환원분위기(바람직하게는, 수소의 분압이 0.1∼1 기압으로 설정된다) 또는 질소분위기(대기압)하에 550℃로 4시간 어닐처리를 행하여 비정질 규소막(104)을 결정화시킨다. 이때, Pb막이 선택적으로 형성된 영역(100)에서는, 기판(101)에 수직인 방향으로 비정질 규소막(104)의 결정화가 일어나고, 영역(100) 이외의 다른 영역에서는, 화살표 105로 나타낸 바와 같이영역(100)으로부터 횡방향(기판에 평행한 방향)으로 결정성장이 진행한다. 결정화 온도는 450℃∼700℃의 범위로 설정될 수 있다. 결정화 온도가 너무 높으면, 종래 기술에서와 같이 유리기판의 내열성에 문제가 발생한다. 본 발명에서는, 종래의 공정보다 낮은 온도, 600℃, 즉, 500℃∼580℃, 바람직하게는, 520℃∼560℃에서 막을 결정화시키는 것이 가능하다.
횡방항 결정성장이 행해진 영역에서 하지막(102)과 규소막(104) 사이의 계면 및 그 주변 부분과 비정질 규소막 자체가 완전히 비정질화 되어 있기 때문에, 결정화 시에 화살표 105로 나타낸 바와 같은 결정화 방향을 방해하는 원인이 되는 결정성분이 존재하지 않으므로, 횡방향 결정성장이 균일하게 행해질 수 있게 된다.(제 1B 도)
상기 공정의 결과, 비정질 규소막이 결정화되어 결정성 규소막을 얻을 수 있다. 그후, 패터닝 공정에 의해 소자간 분리를 행하고, 스퍼터링법에 의해 게이트 절연막으로서 산화규소막(106)을 1000 Å의 두께로 성막한다. 스퍼터링 공정에서, 산화규소가 타깃으로 사용되고, 스퍼터링시의 기판온도는 200∼400℃, 예를 들어, 350℃로 하고, 스퍼터링 분위기는 산소와 아르곤(아르곤/산소 = 0∼0.5, 예를 들어, 0.1 이하)으로 한다. 그후, 스퍼터링법에 의해 알루미늄막(0.1∼2%의 규소를 함유)을 6000∼8000 Å, 예를 들어, 6000 Å의 두께로 성막한다. 산화규소막(106)의 성막공정과 알루미늄막의 성막공정을 연속적으로 행하는 것이 바람직하다.
그후, 알루미늄막을 패터닝하여 게이트 전극(107, 109)을 형성하고, 이 알루미늄 전극의 표면을 양극산화하여 그 표면상에 산화물층(108, 110)을 형성한다.이 양극산화는 1∼5%의 주석산을 함유하는 에틸렌 글리콜 용액중에서 수행된다. 얻어진 산화물층(108, 110)의 두께는 2000 Å이다. 산화물층(108, 110)의 두께가 후의 이온 도핑공정에서 오프셋 게이트 영역을 결정하는 역할을 하므로, 오프셋 게이트 영역의 길이가 상기 양극산화공정에서 결정될 수 있다.
그 다음, 게이트 전극(107) 및 그 주위의 산화물층(108)과, 게이트 전극(109) 및 그 주위의 산화물층(110)을 마스크로 하여 이온 도핑법에 의해 결정성 규소막의 영역에 불순물(인 및 붕소)을 주입한다. 도핑 가스로서 포스핀(PH3) 및 디보란(B2H6)이 사용된다. 전자(前者)의 경우에는, 가속전압을 60∼90 kV, 예를 들어, 80 kV로 하고, 후자(後者)의 경우에는, 40∼80 kV, 예를 들어, 65 kV로 한다. 도즈량은 1×1015∼8×1015cm-2, 예를 들어, 인의 경우, 2×1015cm-2, 붕소의 경우, 5×1015cm-2으로 한다. 도핑공정에서, 포토레지스트에 의해 다른 영역을 차폐한 상태에서 이들 원소 각각이 해당 영역에 선택적으로 도입된다. 그 결과, N형 불순물 영역(114, 116)과 P형 불순물영역(111, 113)이 형성되어, P채널형 TFT(PTFT) 영역 및 N채널형 TFT(NTFT) 영역이 형성될 수 있다. 부호 112, 115는 채널형성영역을 나타낸다.
그후, 레이저광 조사(照射)에 의해 어닐을 행한다. 레이저광으로서는, KrF 엑시머 레이저(파장: 248 nm, 펄스폭: 20 nsec)가 사용되지만, 다른 레이저도 사용될 수 있다. 레이저광 조사조건으로는, 에너지 밀도를 200∼400 mJ/㎠, 예를 들어, 250 mJ/㎠으로 하여 1개소당 2∼10 쇼트, 예를 들어, 2 쇼트 조사한다. 또한, 레이저광 조사중에 기판을 약 200∼450℃로 가열하는 것이 효과적이다. 이 레이저 어닐공정에서는, 앞서 결정화된 영역에는 납이 확산되어 있기 때문에 레이저광의 조사가 재결정화를 더욱 촉진시켜, P형 도전성을 부여하는 불순물이 도핑된 불순물 영역(111, 113)과 N형 도전성을 부여하는 불순물이 도핑된 불순물영역(114, 116)이 쉽게 활성화될 수 있다.(제 1C 도)
이어서, 플라즈마 CVD법에 의해 층간절연물로서 두께 6000 Å의 산화규소막(118)을 성막하고, 그 산화규소막(118)에 콘택트 홀을 형성한 다음, 도전성 재료, 예를 들어, 질화티탄과 알루미늄의 다층막으로 전극/배선(117, 120, 119)을 형성한다. 마지막으로, 1 기압의 수소분위기에서 350℃로 30분간 어닐을 행한다. 상기한 바와 같은 일련의 공정에 의해 반도체회로가 완성된다(제 1D 도).
제 1D 도에 나타낸 회로는 FTFT와 NTFT가 상보형으로 형성된 CMOS 구조이지만, 상기 공정들에서, 2개의 TFT를 동시에 형성하고 이들 TFT를 그의 중앙에서 절단 및 분리함으로써 2개의 독립된 TFT를 동시에 형성할 수도 있다.
제 2 도는 제 1D 도에 나타낸 반도체장치를 위에서 본 개요를 나타낸다. 제 2 도의 Pb첨가영역은 제 1A 도에 나타낸 영역(100)에 상응한다. 횡방향 결정화가, 제 2 도에 나타낸 바와 같이 Pb첨가영역으로부터 출발하여 기판에 평행한 방향으로 실질적으로 균일하게 진행한다. 소스와 드레인 사이에서 이동하는 캐리어의 이동방향으로 침상(針狀) 또는 주상(柱狀) 결정이 성장하기 때문에, 캐리어가 이동할 때 결정입계를 횡단하는 일이 거의 없게 되어, 고이동도의 TFT가 얻어질 수 있다.
예를 들어, 제 1B 도의 공정에서 규소 이온의 주입 없이 결정화가 행해진 경우에는, 얻어진 PTFT의 이동도가 50∼60 ㎠/Vs이었으나, 본 실시예에서 얻어진 PTFT의 이동도는 90∼120 ㎠/Vs이었다. 또한, 규소 이온의 주입 없이 얻어진 NTFT는 80∼100 ㎠/Vs의 이동도를 가졌지만, 본 실시예에서 얻어진 NTFT는 150∼180 ㎠/Vs의 이동도를 가졌다.
본 실시예에서는, Pb(납)을 도입하는 방법으로서, 비정질 규소막(104) 아래에서 하지막(102)상에 Pb 박막(그 막은 매우 얇기 때문에 막으로서 그것을 관찰하기가 어렵다)을 선택적으로 형성하고, 이 부분으로부터 결정성장을 행하는 방법을 채용하였으나, 비정질 규소막(104)을 형성한 다음, Pb막을 선택적으로 형성하는 것이 채택될 수도 있다. 즉, 결정성장이 비정질 규소막의 상면이나 하면으로부터 행해질 수 있다. 또한, 비정질 규소막을 미리 성막하고, 이온 도핑법에 의해 비정질 규소막(104)에 납 이온을 선택적으로 주입하는 방법을 채택할 수도 있다. 이 경우, Pb 원소의 농도가 제어될 수 있다. 또한, 미량 납 첨가가 플라즈마 처리에 의해 행해질 수도 있다. 플라즈마 처리를 사용하여 Pb 원소를 도입하는 경우에는, 미량 납 첨가가 행해질 반도체막(예를 들어, 비정질 규소막(104)) 아래의 하지막(예를 들어, 산화규소막(102))의 상면, 또는 반도체막의 상면에 대하여 플라즈마 처리를 행하는 것으로 충분하다.
또한, 결정화를 위한 촉매재료로서 Sn과 같은 다른 IV족 원소를 Pb 대신 사온하는 경우에도, 동일 공정으로 TFT를 제작할 수 있다.
[실시예 2]
본 실시예는, N채널형 TFT를 액티브형의 액정표시장치의 스위칭 소자로서 각각의 화소에 설치한 예이다. 하기 설명에서는, 하나의 화소에 대하여 설명하지만, 다른 많은(일반적으로 수 십만개의) 화소가 유사한 공정으로 구성될 수 있다.
제 3A 도∼제 3D 도는 본 실시예의 반도체장치 제작공정을 나타내는 단면도이다. 본 실시예에서는, 기판(201)로서 코닝 7059 유리기판이 사용되었다. 먼저, 유리기판(201)상에 하지막(산화규소막)(202)을 스퍼터링법에 의해 성막하고, 그 위에, 마스크로서 기능하는 산화규소막(203)을 1000 Å의 두께로 성막한다. 이 산화규소막은 부호 204로 나타낸 영역에서 하지막(202)을 외부로 노출시키기 위한 마스크로서 기능한다. 그후, Pb막을 성막한다(도면에는 나타내지 않음). 그 Pb막은 스퍼터링법에 의해 5∼200 Å, 예를 들어, 20 Å의 두께로 성막되고, 그의 화학식은 PbSix(0.4≤ x≤ 2.5, 예를 들어, x = 2.0)로 표시된다.(제 3A도)
그후, 마스크로서 기능하는 산화규소막(203)을 제거하고, LPCVD법 또는 플라즈마 CVD법에 의해 비정질 규소막(205)(두께: 300∼1500 Å)을 성막한 다음, 산화규소로 된 보호막(200)을 500 Å의 두께로 형성한다.
그후, 실시예 1에서와 동일한 규소 이온 주입공정을 행한 다음, 열어닐 처리에 의해 결징화를 행한다. 이 어닐공정은 수소환원분위기(바람직하게는, 수소의 분압이 0.1∼1 기압)하에서 550℃로 4시간 행해진다. 이 경우, Pb막이 비정질 규소막(205) 아래에 부분적으로 형성되어 있기 때문에, Pb막이 형성된 부분에서의 결정성장이 기관에 수직인 방향으로 진행하고, 다른 부분에서의 결정성장은 기판에평행한 방향으로 진행하여, 결정성 규소막이 얻어진다.(제 3B 도)
이렇게 하여 결정화된 규소 반도체층(결정성 규소막)을 패터닝하여, TFT의 활성층을 포함하는 섬형상의 반도체영역(반도체 섬)을 형성한다. 그 다음, 테트라·에톡시·실란(TEOS)을 원료로 하여 플라즈마 CVD법에 의해 산소분위기중에서 산화규소로 된 게이트 절연막(206)(본 실시예에서, 두께가 700∼1200 Å, 예를 들어, 1000 Å이다)을 형성한다.
이어서, 규소로 된 게이트 전극(207)을 형성하고, 이온 도핑법에 의해 N형 불순물로서 인을 결정성 규소막에 자기정합적으로 주입하여, TFT의 소스 및 드레인 영역(208, 210)을 형성한다. 부호 209는 채널형성영역을 나타낸다. 그 다음, 결정성 규소막에 KrF 레이저광을 조사하여, 상기한 바와 같은 이온 도핑공정에 기인하여 열화(劣化)된 규소막의 결정성을 개선한다 이때, 레이저광의 에너지 밀도는 250∼300 mJ/㎠으로 한다. 이 레이저광 조사에 의해, TFT의 소스 및 드레인영역의 시트 저항이 300∼800 Ω/㎠으로 된다.(제 3C 도)
그후, 산화규소로 층간절연물(211)을 형성하고, ITO로 화소전극(212)을 형성한다. 이어서, 층간절연물(211)에 콘택트 홀을 형성하고, TFT의 소스 및 드레인영역에 크롬/알루미늄의 다층막으로 전극(213, 214)을 형성하고, 그들중 한쪽 전극(214)은 ITO에도 접속되도록 한다. 크롬/알루미늄 다층막은, 100∼2000 nm, 전형적으로는, 100 nm의 두께를 가지는 크롬막을 하층으로 하고, 100∼2000 nm, 전형적으로는, 500 nm의 두께를 가지는 알루미늄막을 상층으로 하여 이루어진다. 이들 막은 스퍼터링법에 의해 연속적으로 형성되는 것이 바람직하다. 마지막으로,수소 분위기중에서 200∼300℃로 2시간 어닐처리를 행하여, 규소의 수소화를 완료한다. 이와 같이 하여, TFT가 완성된다. 그리고, 상기한 바와 같은 방식으로 동시에 형성된 다수의 TFT를 매트릭스 형상으로 배열하여, 액티브 매트릭스형 액정표시장치를 형성한다.
제 4 도는 본 실시예의 제작방법에 의해 형성된 TFT의 상면도이다. 제 4 도에는, TFT 부분, 미량 납 첨가가 행해진 영역(204), 소스/드레인영역(208, 210), 채널형성영역(209) 및 채널형성영역 위의 게이트 전극(207)이 나타내어져 있다. 열어닐에 의한 결정화에 있어서는, 납이 미량으로 도입된 영역(204)으로부터 제 4 도에서 화살표로 나타낸 바와 같이 기판에 평행한 방향으로, 결정성장 방향이 똑같은 결정성장이 진행하고, 이 기판에 평행한 방향으로 결정성장한 결정성 규소막에 의해 소스/드레인영역(208, 210) 및 채널형성영역(209)이 구성된다. TFT의 동작시에, 캐리어는 채널형성영역, 즉, 소스영역(208)과 드레인영역(210) 사이에서 이동하므로, 결정성장 방향이 똑같은 결정성 규소막에서 캐리어가 결정입계의 영향을 받지 않고 이동할 수 있게 된다. 즉, 높은 이동도가 얻어질 수 있다. 또한, 횡방향 결정성장이 대략 40 μm만큼 진행하므로, 활성층의 길이를 40 μm 이하로 설정하는 것이 바람직하다. 또한, 미량의 납이 첨가된 영역(미량 납 첨가영역)이 드레인영역(210)과 겹쳐질 수도 있다. 그러나, 채널형성영역(209)이 미량 납 첨가영역(204)과 겹쳐지면, 결정성장 방향이 기판에 수직인 방향으로 되므로, 이 점에 주의가 필요하다.
이상의 실시예에서는, 캐리어가 결정성장 방향에 평행한 방향으로 흐르도록TFT가 형성되었으나, TFT에서의 캐리어의 흐름방향 및 결정성장 방향을 적절히 결정함으로써 TFT의 특성을 자유롭게 제어할 수 있다. 즉, TFT에서의 캐리어 흐름방향(소스와 드레인을 연결하는 방향)과 결정성장 방향이 이루는 각도에 의해, 캐리어가 입계를 횡단하는 비율을 제어할 수 있으므로, 이 각도를 제어함으로써, 캐리어가 이동할 때 받는 저항을 어느 정도 제어할 수 있다.
[실시예 3]
본 실시예는, 규소 이온 주입을 선택적으로 행함으로써, 규소 이온이 주입되지 않은 영역을 결정성분을 가지는 규소막으로서 선택적으로 남기고, 이 영역으로부터 규소 이온이 주입된 비정질화된 영역쪽으로 횡방향 결정성장을 행하는 예이다.
예를 들어, 제 1A 도에 나타낸 공정에서, 실시에 1에서와 같이 영역(100)에 선택적으로 미량 납첨가를 행하고, 제 1B 도에 나타낸 공정에서, 영역(100)을 레지스트로 마스크하고, 규소 이온의 주입을 행한다. 이때, 규소막(104)을 결정성을 가지는 막으로서 형성하는 것이 좋다. 이 경우, 가열에 의한 결정화 시에, 화살표 105로 나타낸 바와 같은 결정성장이 규소막(104)의 영역(100)으로부터 그 주위 부분(규소 이온이 주입된 영역)쪽으로 일어난다.
또한, 규소막(104) 전체에 대해 미량 납 첨가를 행하여도, 동일한 효과가 얻어질 수 있다. 이 경우, 납이 촉매로서 작용하면서, 기판(101)에 수직인 방향으로의 결정성장도 동시에 일어난다.
[실시예 4]
제 6A 도∼제 6E 도는 본 실시예에 따라 한쌍의 박막트랜지스터를 제작하는 공정을 나타낸다. 유리기판(601)상에 산화규소막(602)을 1000∼5000 Å, 예를 들어, 2000 Å의 두께로 성막한 다음, 통상의 플라즈마 CVD법에 의해 비정질 규소막(603)을 500∼1500 Å, 예를 들어, 500 Å의 두께로 성막한다. 그리고, 그 비정질 규소막(603)상에 산화규소막(604)을 500∼1500 Å, 예를 들어, 500 Å의 두께로 성막한다. 이들 막을 연속적으로 형성하는 것이 바람직하다. 제 6A 도에 나타낸 바와 같이, 후의 공정에서 납을 도입하기 위해, 산화규소막(604)을 선택적으로 에칭하여 그 산화규소막(604)에 개구(605)를 형성한다. 그 개구(605)의 위치는 비정질 규소막(603)에 형성될 TFT의 채널영역과 겹치지 않도록 정해진다.
그 개구를 형성한 후, 후술되는 바와 같은 스핀 코팅법에 의해, 상기 구조물상에, 납 염을 함유하는 박막(607)을 형성한다.
즉, 스핀 코팅법에 있어서는, 먼저, 납 초산염 또는 납 질산염을 물 또는 에탄올로 희석하여 농도를 25∼200 ppm, 예를 들어, 100 ppm이 되게 제어한다. 한편, 기판을 과산화수소 또는 과산화수소와 암모늄의 혼합물속에 담그어, 비정질 규소막의 노출부분(개구(605)에서의)상에 매우 얇은 산화규소층을 형성한다. 이것은 납 용매와 비정질 규소막 사이의 계면 친화력을 향상시킨다.
그 다음, 기판을 스핀 코터(spin coater)상에 배치하고, 느리게 회전시킨다. 상기에서 얻어진 납 용매를 회전하는 기판상에 1∼10 ml, 예를 들어, 2 ml 떨어뜨려, 기판의 전체 표면상에서 확산시킨다. 이 상태를 1∼10분, 예를 들어, 5분간 유지한다. 이어서, 기판의 회전속도를 증가시켜, 스핀 드라이(spin dry)를 행한다. 이들 공정을 반복적으로 행할 수도 있다. 그리하여, 납 염의 박막(607)이 얻어진다.(제 6A 도)
그 다음, 이온 주입법에 의해 규소 이온 주입을 행한다. 이때, 산화규소막(604)으로 덮친 영역의 비정질 규소막(603)과 하지(下地) 산화규소막(602)과의 사이의 경계에서 규소 이온의 농도가 최대로 되도록 하는 방식으로 규소 이온 주입이 행해진다. 개구(605) 아래의 영역에서는, 규소 이온이 더욱 깊이 주입된다.
그 다음, 기판을 노(爐)에서 520∼580℃, 예를 들어, 550℃로 4∼12시간, 예를 들어, 8시간 가열한다. 이때, 주위 분위기는 질소이다. 그 결과, 초기에는 개구(605) 아래의 비정질 규소영역쪽으로 납이 확산하고, 거기에서 결정화가 시작되어, 화살표 608로 나타낸 바와 같이 그 주변부분으로 결정화가 진행한다.(제 6B 도)
그 다음, 규소막의 결정성을 향상시키기 위해, 공기 또는 산소분위기중에서 그 막에 KrF 엑시머 레이저(파장: 248 nm) 또는 XeCl 엑시머 레이저(파장: 308 nm)를 1개소당 1∼20 쇼트, 예를 들어, 5 쇼트 조사한다.(제 6C 도)
그 다음, 규소막(603)을 에칭하여 TFT 영역을 형성하고, 전체 표면상에 게이트 절연막으로서 산화규소막(609)을 1000∼1500 Å, 예를 들어, 1200 Å의 두께로 형성한다. 또한, 실시예 1에서와 동일한 방법으로, 알루미늄으로 만들어진 PTFT용 게이트 전극(610) 및 NTFT용 게이트 전극(613)과 그들 전극의 표면상의 양극산화막(612, 614)을 형성하여 TFT의 게이트부를 얻는다.
그 다음, 이 게이트부를 마스크로 하여 섬형상의 반도체영역에 n형 불순물 및 p형 불순물을 직각 도입한다. 그 결과, 주변회로를 위한 PTFT의 소스(615), 채널(616), 드레인(617) 및 NTFT의 소스(620), 채널(619) 및 드레인(618)이 형성된다. 이어서, 구조물의 전체 표면에 레이저광 조사를 행하여, 실시예 1에서와 같은 방법으로, 주입된 불순물을 활성화시킨다.(제 6D 도)
마지막으로, 층간절연막으로서 산화규소막(621)을 3000∼8000 Å, 예를 들어, 5000 Å의 두께로 형성하고, 이어서, 그 산화규소막에 TFT의 소스 및 드레인영역에 대한 콘택트 홀을 형성하고, 스퍼터링에 의해 질화티탄(두께 1000 Å)과 알루미늄(두께 5000 Å)의 이중층을 퇴적하여 전극/배선(622∼644)을 형성한다. 이렇게 하여, 횡방향으로 결정성장이 일어난 결정성 규소막을 포함하는 PTFT 및 NTFT의 인버터 회로가 얻어진다.(제 6E 도)
제 6C 도와 관련하여 위에 설명된 바와 같이, 본 실시예에서는 레이저광 조사가 행해지기 때문에, 침상 결정들 사이에 잔존하는 비정질 성분들이 추가로 결정화될 수 있다. 또한, 이 결정화에 의해, 침상 결정들의 단면적이 더 크게 된다. 이것은, 전류가 통과하는 영역이 확장되어, 더 큰 드레인 전류가 얻어질 수 있다는 것을 의미한다.
상기한 상태가, 규소 결정의 TEM(투과형 전자현미경) 사진인 제 7A 도 및 제 7B 도에 나타내어져 있다. 제 7A 도에서, 침상 결정들의 상단부가 보인다. 이 사진에서, 결정이 횡방향으로 성장하였고, 또한, 결정들 사이에 다수의 비정질 영역들이 있음을 볼 수 있다. 이 상태는 가열 결정화 후에 관찰된다.
제 7B 도는, 본 발명에 따라 상기한 반도체층에 추가로 레이저광을 조사한 때의 상태를 나타낸다. 반도체층의 대부분의 영역을 차지하는 비정질 영역이 결정화되었음이 관찰된다. 이 결정화의 대부분은 무작위로(랜덤하게) 진행되었고, 전기적 특성이 그리 좋지 않다. 그러나, 제 7A 도에서 보여지는 바와 같은 결정들 사이에 끼어 있는 비정질 영역이 이미 형성된 침상 결정에 의거하여 결정화되었다는 것을 주목해야 한다. 따라서, 결정 배향이 실질적으로 똑같은 더욱 큰 결정성의 영역이 후속의 레이저광 조사에 의해 얻어질 수 있다.
제 7A 도 및 제 7B 도는, 상기한 현상의 더 용이한 이해를 위해 비교적 많은 비정질 영역이 관찰되는 결정들의 상단부에 대한 것이지만, 그것이 결정들의 저부 또는 중간 부분에도 동일하게 적용된다.
본 발명에 따르면, 결정화를 조장하는 금속원소를 특정 영역에 선택적으로 도입하고, 이 영역으로부터 횡방향(기판에 평행한 방향)으로 결정성장을 시킴으로써, 똑같은 결정성장방향을 가지는 결정성 규소막이 얻어질 수 있다. 이때, 횡방향 결정성장이 진행하는 영역에 미리 결정성분이 존재하지 않도록, 불활성 이온의 주입에 의해 이 영역을 완전히 비정질화 하고, 열어닐을 행함으로써, 똑같은 결정성장 방향을 가지는 결정성 반도체막을 얻을 수 있다. 그렇게 하여 형성된 막을 사용하여 TFT를 제작하면, 높은 이동도의 TFT가 얻어질 수 있다.
또한, 본 발명의 다른 양태에 따르면, 가열에 의한 결정화에 이은 레이저광 조사에 의해 비정질 영역이 감소되고, 더 큰 침상 결정이 얻어질 수 있다. 그리하여, TFT의 특성이 향상될 수 있다.
제 1A 도∼제 1D 도는 실시예 1의 반도체장치 제작공정을 나타내는 단면도.
제 2 도는 실시예 1의 반도체장치 제작공정에 의해 제작된, 제 1D 도에 나타내어진 바와 같은 반도체장치의 상면도.
제 3A 도∼제 3D 도는 실시예 2의 반도체장치 제작공정을 나타내는 단면도.
제 4 도는 실시예 2의 반도체장치 제작공정에 의해 형성된 TFT의 상면도.
제 5 도는 규소 이온의 도즈량을 나타내는 그래프.
제 6A 도∼제 6E 도는 실시예 4의 반도체장치 제작공정을 나타내는 단면도.
제 7A 도 및 제 7B 도는 실시예 4에서 얻어진 반도체층의 TEM 사진.
* 도면의 주요부분에 대한 부호의 설명
99: 산화규소막(보호막) 101: 기판
102: 하지막(산화규소막) 103: 산화규소막(마스크)
104: 비정질 규소막 105: 결정성장방향
106: 산화규소막(게이트 절연막) 107, 109: 게이트 전극
108, 110: 산화물층 111, 113: P형 불순물영역
112, 115: 채널형성영역 114, 116: N형 불순물영역
117, 119, 120: 전극/배선 118: 산화규소막(층간절연물)

Claims (11)

  1. 절연표면상에, 규소를 포함하는 반도체막을 형성하는 공정;
    IV족 원소로부터 선택된 촉매원소를 상기 반도체막의 선택된 영역에 접하여 배치하는 공정;
    상기 반도체막을 가열하여 상기 반도체막을 결정화시키는 공정;
    결정화된 반도체막을 패터닝하여 적어도 하나의 반도체 섬(island)을 형성하는 공정;
    상기 반도체 섬 상에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 상에 적어도 제1 및 제2 게이트 전극을 형성하는 공정;
    상기 제1 게이트 전극 아래에서 제1 쌍의 불순물영역들 사이에 제1 채널영역이 형성되고 상기 제2 게이트 전극 아래에서 제2 쌍의 불순물영역들 사이에 제2 채널영역이 형성되고 제1 쌍의 불순물영역들 중 하나의 불순물영역이 제2 쌍의 불순물영역들 중 하나의 불순물영역에 인접하도록, 상기 반도체 섬 내에 제1 쌍의 불순물영역들과 제2 쌍의 불순물영역들을 형성하는 공정; 및
    상기 제1 쌍의 불순물영역들 중 상기 하나의 불순물영역과 상기 제2 쌍의 불순물영역들 중 상기 하나의 불순물영역에 접촉하도록 전극을 형성하는 공정을 포함하고;
    상기 선택된 영역이, 상기 제1 쌍의 불순물영역들 중 상기 하나의 불순물영역과 상기 제2 쌍의 불순물영역들 중 상기 하나의 불순물영역의 적어도 일부를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  2. 절연표면상에, 규소를 포함하는 반도체막을 형성하는 공정;
    IV족 원소로부터 선택된 촉매원소를 상기 반도체막의 선택된 영역에 접하여 배치하는 공정;
    상기 반도체막을 가열하여 상기 반도체막을 결정화시키는 공정;
    결정화된 반도체막을 패터닝하여 적어도 하나의 반도체 섬을 형성하는 공정;
    상기 반도체 섬 상에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 상에 적어도 제1 및 제2 게이트 전극을 형성하는 공정;
    상기 제1 게이트 전극 아래에서 제1 쌍의 불순물영역들 사이에 제1 채널영역이 형성되고 상기 제2 게이트 전극 아래에서 제2 쌍의 불순물영역들 사이에 제2 채널영역이 형성되고 제1 쌍의 불순물영역들 중 하나의 불순물영역이 제2 쌍의 불순물영역들 중 하나의 불순물영역에 인접하도록, 상기 반도체 섬 내에 제1 쌍의 불순물영역들과 제2 쌍의 불순물영역들을 형성하는 공정;
    상기 반도체막의 결정성을 향상시키기 위해 상기 반도체막에 레이저광을 조사하는 공정; 및
    상기 제1 쌍의 불순물영역들 중 상기 하나의 불순물영역과 상기 제2 쌍의 불순물영역들 중 상기 하나의 불순물영역에 접촉하도록 전극을 형성하는 공정을 포함하고;
    상기 선택된 영역이, 상기 제1 쌍의 불순물영역들 중 상기 하나의 불순물영역과 상기 제2 쌍의 불순물영역들 중 상기 하나의 불순물영역의 적어도 일부를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  3. 절연표면상에, 규소를 포함하는 반도체막을 형성하는 공정;
    IV족 원소로부터 선택된 촉매원소를 상기 반도체막의 선택된 영역에 접하여 배치하는 공정;
    상기 반도체막을 가열하여 상기 반도체막을 결정화시키는 공정;
    결정화된 반도체막을 패터닝하여 적어도 하나의 반도체 섬을 형성하는 공정;
    상기 반도체 섬 상에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 상에 적어도 제1 및 제2 게이트 전극을 형성하는 공정;
    상기 제1 게이트 전극 아래에서 제1 쌍의 불순물영역들 사이에 제1 채널영역이 형성되고 상기 제2 게이트 전극 아래에서 제2 쌍의 불순물영역들 사이에 제2 채널영역이 형성되고 제1 쌍의 불순물영역들 중 하나의 불순물영역이 제2 쌍의 불순물영역들 중 하나의 불순물영역에 인접하도록, 상기 반도체 섬 내에 제1 쌍의 불순물영역들과 제2 쌍의 불순물영역들을 형성하는 공정;
    상기 반도체막의 결정성을 향상시키기 위해 상기 반도체막에 강광(强光)을 조사하는 공정; 및
    상기 제1 쌍의 불순물영역들 중 상기 하나의 불순물영역과 상기 제2 쌍의 불순물영역들 중 상기 하나의 불순물영역에 접촉하도록 전극을 형성하는 공정을 포함하고;
    상기 선택된 영역이, 상기 제1 쌍의 불순물영역들 중 상기 하나의 불순물영역과 상기 제2 쌍의 불순물영역들 중 상기 하나의 불순물영역의 적어도 일부를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  4. 적어도 CMOS 구조를 가진 반도체장치를 제작하는 방법으로서,
    절연표면상에, 규소를 포함하는 반도체막을 형성하는 공정;
    IV족 원소로부터 선택된 촉매원소를 상기 반도체막의 선택된 영역에 접하여 배치하는 공정;
    상기 반도체막을 가열하여 상기 반도체막을 결정화시키는 공정;
    결정화된 반도체막을 패터닝하여 적어도 하나의 반도체 섬을 형성하는 공정;
    상기 반도체 섬 상에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 상에 적어도 제1 및 제2 게이트 전극을 형성하는 공정;
    상기 제1 게이트 전극 아래에서 제1 쌍의 불순물영역들 사이에 제1 채널영역이 형성되고 상기 제2 게이트 전극 아래에서 제2 쌍의 불순물영역들 사이에 제2 채널영역이 형성되고 제1 쌍의 불순물영역들 중 하나의 불순물영역이 제2 쌍의 불순물영역들 중 하나의 불순물영역에 인접하도록, 상기 반도체 섬 내에 제1 쌍의 불순물영역들과 제2 쌍의 불순물영역들을 형성하는 공정; 및
    상기 제1 쌍의 불순물영역들 중 상기 하나의 불순물영역과 상기 제2 쌍의 불순물영역들 중 상기 하나의 불순물영역에 접촉하도록 전극을 형성하는 공정을 포함하고;
    상기 선택된 영역이, 상기 제1 쌍의 불순물영역들 중 상기 하나의 불순물영역과 상기 제2 쌍의 불순물영역들 중 상기 하나의 불순물영역의 적어도 일부를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  5. 적어도 CMOS 구조를 가진 반도체장치를 제작하는 방법으로서,
    절연표면상에, 규소를 포함하는 반도체막을 형성하는 공정;
    IV족 원소로부터 선택된 촉매원소를 상기 반도체막의 선택된 영역에 접하여 배치하는 공정;
    상기 반도체막을 가열하여 상기 반도체막을 결정화시키는 공정;
    결정화된 반도체막을 패터닝하여 적어도 하나의 반도체 섬을 형성하는 공정;
    상기 반도체 섬 상에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 상에 적어도 제1 및 제2 게이트 전극을 형성하는 공정;
    상기 제1 게이트 전극 아래에서 제1 쌍의 불순물영역들 사이에 제1 채널영역이 형성되고 상기 제2 게이트 전극 아래에서 제2 쌍의 불순물영역들 사이에 제2 채널영역이 형성되고 제1 쌍의 불순물영역들 중 하나의 불순물영역이 제2 쌍의 불순물영역들 중 하나의 불순물영역에 인접하도록, 상기 반도체 섬 내에 제1 쌍의 불순물영역들과 제2 쌍의 불순물영역들을 형성하는 공정;
    상기 반도체막의 결정성을 향상시키기 위해 상기 반도체막에 레이저광을 조사하는 공정; 및
    상기 제1 쌍의 불순물영역들 중 상기 하나의 불순물영역과 상기 제2 쌍의 불순물영역들 중 상기 하나의 불순물영역에 접촉하도록 전극을 형성하는 공정을 포함하고;
    상기 선택된 영역이, 상기 제1 쌍의 불순물영역들 중 상기 하나의 불순물영역과 상기 제2 쌍의 불순물영역들 중 상기 하나의 불순물영역의 적어도 일부를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  6. 적어도 CMOS 구조를 가진 반도체장치를 제작하는 방법으로서,
    절연표면상에, 규소를 포함하는 반도체막을 형성하는 공정;
    IV족 원소로부터 선택된 촉매원소를 상기 반도체막의 선택된 영역에 접하여 배치하는 공정;
    상기 반도체막을 가열하여 상기 반도체막을 결정화시키는 공정;
    결정화된 반도체막을 패터닝하여 적어도 하나의 반도체 섬을 형성하는 공정;
    상기 반도체 섬 상에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 상에 적어도 제1 및 제2 게이트 전극을 형성하는 공정;
    상기 제1 게이트 전극 아래에서 제1 쌍의 불순물영역들 사이에 제1 채널영역이 형성되고 상기 제2 게이트 전극 아래에서 제2 쌍의 불순물영역들 사이에 제2 채널영역이 형성되고 제1 쌍의 불순물영역들 중 하나의 불순물영역이 제2 쌍의 불순물영역들 중 하나의 불순물영역에 인접하도록, 상기 반도체 섬 내에 제1 쌍의 불순물영역들과 제2 쌍의 불순물영역들을 형성하는 공정;
    상기 반도체막의 결정성을 향상시키기 위해 상기 반도체막에 강광을 조사하는 공정; 및
    상기 제1 쌍의 불순물영역들 중 상기 하나의 불순물영역과 상기 제2 쌍의 불순물영역들 중 상기 하나의 불순물영역에 접촉하도록 전극을 형성하는 공정을 포함하고;
    상기 선택된 영역이, 상기 제1 쌍의 불순물영역들 중 상기 하나의 불순물영역과 상기 제2 쌍의 불순물영역들 중 상기 하나의 불순물영역의 적어도 일부를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  7. 제 2 항 또는 제 5 항에 있어서, 상기 레이저광이 KrF 엑시머 레이저광인 것을 특징으로 하는 반도체장치 제작방법.
  8. 제 3 항 또는 제 6 항에 있어서, 상기 강광이 플래시 램프로부터 방사되는 것을 특징으로 하는 반도체장치 제작방법.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 촉매원소가, 스퍼터링법, 증착법, 코팅법 및 스핀 코팅법으로 이루어진 군으로부터 선택된 한 방법에 의해 배치되는 것을 특징으로 하는 반도체장치 제작방법.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 가열 공정에 의해, 침상 또는 주상 결정이 상기 선택된 영역으로부터 상기 절연표면에 평행하게 연장하는 것을 특징으로 하는 반도체장치 제작방법.
  11. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 절연표면이 유리로 이루어진 것을 특징으로 하는 반도체장치 제작방법.
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