KR100310407B1 - 반도체장치및그제조방법 - Google Patents

반도체장치및그제조방법 Download PDF

Info

Publication number
KR100310407B1
KR100310407B1 KR1019940019557A KR19940019557A KR100310407B1 KR 100310407 B1 KR100310407 B1 KR 100310407B1 KR 1019940019557 A KR1019940019557 A KR 1019940019557A KR 19940019557 A KR19940019557 A KR 19940019557A KR 100310407 B1 KR100310407 B1 KR 100310407B1
Authority
KR
South Korea
Prior art keywords
thin film
angle
substrate
silicon film
crystal growth
Prior art date
Application number
KR1019940019557A
Other languages
English (en)
Other versions
KR950007160A (ko
Inventor
후나다후미아끼
모리따다쯔오
다나까히로히사
장홍용
다까야마토루
Original Assignee
샤프 가부시키가이샤
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤, 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 샤프 가부시키가이샤
Publication of KR950007160A publication Critical patent/KR950007160A/ko
Application granted granted Critical
Publication of KR100310407B1 publication Critical patent/KR100310407B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/016—Catalyst
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/982—Varying orientation of devices in array

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

액티브 매트릭스형의 액정표시장치에 있어서, 주변회로부분에는 고이동도를 가지며, 높은 온 상태 전류를 흐르게 하는 TFT 를 배치한다. 화소부분에는 오프 상태 전류가 적은 TFT 를 배치한다. 이와같은 특성의 다른 TFT 는 기판에 평행한 방향으로 결정성장시킨 결정성 규소막을 사용하여 구성한다. 즉, 결정성장은 방향과 캐리어가 이동하는 방향의 각도가 각각 다르므로 캐리어가 이동할 때에 받는 저항을 제어하고, TFT의 특성을 결정한다.
예를들면, 결정성장 방향과 캐리어가 이동하는 방향이 합쳐지므로 캐리어는 고이동도를 가질 수 있다. 또한, 결정성장 방향과 캐리어가 이동하는 방향을 수직으로 하므로서 오프 상태 전류를 낮춰서 구성되도록 할 수 있다.

Description

반도체 장치 및 그 제조 방법
발명의 분야
본 발명은 글라스(glass) 등의 절연기판상에 설치된 TFT(thin-flim transistor; 박막 트랜지스터)를 사용한 반도체 장치에 관한 것으로 특히, 액티브 매트릭스형의 액정표시장치에 이용되는 반도체 장치에 관한 것이다.
종래기술의 설명
글라스 등의 절연기판상에 TFT 를 갖는 반도체 장치로서는 이들의 TFT 를 화소(pixels)의 구동에 사용되는 액티브 매트릭스형 액정표시장치나 이미지 센서(image sensor) 등이 공지되어 있다.
이들의 장치에 사용되는 TFT 에는 박막상의 규소 반도체를 사용하는 것이 일반적이다. 박막상의 규소 반도체로서는 비정질 규소 반도체 (a-Si)로부터 형성되는 것과 결정성을 갖는 규소 반도체로 형성되는 것의 2 가지로 대별된다. 비정질 규소 반도체는 제조 온도가 낮으며, 기상법에서 비교적 용이하게 제조되는 것이 가능하며, 생산성을 높이기 위해 가장 일반적으로 사용되고 있지만 전도율 등의 물성이 결정성을 갖는 규소 반도체로부터 형성된 TFT 의 제조 방법의 확립이 강하게 요구된다. 또한, 결정성을 갖는 규소 반도체로서는 다결정 규소, 미세 결정 규소, 결정 성분을 함유하는 비정질 규소, 결정성과 비정질성의 중간 상태를 갖는 반비정질 (semi-amorphous) 규소등이 공지되어 있다.
이들의 결정성을 갖는 박막상의 규소 반도체를 얻는 방법으로는
(1) 막 형성시에 결정성을 갖는 막을 직접 형성한다.
(2) 비정질의 반도체막을 형성막으로 한 후 레이저광의 에너지에 의해 결정성을 제공한다.
(3) 비정질의 반도체 막을 형성막으로 한 후 열에너지를 가함으로써 결정성을 제공한다.
라는 방법이 공지되어 있다. 따라서, (1)의 방법은 양호한 반도체 물성을 갖는 막을 기판상의 전면에 걸쳐 균일하게 형성막을 얻는 것이 기술상 곤란하며, 또한 막 형성 온도가 600℃ 또는 그 이상이므로 저가의 글라스 기판이 사용될 수 없다는 비용의 문제가 있다. 또한, (2)의 방법은 현재 가장 일반적으로 사용되고 있는 엑시머 레이저 (excimer laser)를 예로들 경우, 레이저 광의 조사 면적을 작게 하기 위해 스루우풋(through-put)이 낮아진다는 문제가 있으며 , 또한, 큰 면적기판의 전면을 균일하게 처리하는 데는 레이저의 안정성이 불충분하며, 차세대의 기술이라는 느낌이 강하다. (3)의 방법은 (1), (2)의 방법과 비교하면 큰 면적에 대응할 수 있다는 이점은 있지만, 마찬가지로 가열 온도는 600℃이상 또는 그 이상으로 하는것이 필요하며, 낮은 글라스 기판을 사용하는 것을 생각할 수 있으며, 또한 가열 온도를 낮게 할 필요가 있다. 특히, 현재의 액정 표시 장치의 경우에는 큰 화면화가 되며, 그로 인해 글라스 기판도 동일하게 대형의 것을 사용할 필요가 있다. 이와같이 대형의 글라스 기판을 사용할 경우에는 반도체 제조에 필요불가결한 가열 공정에 있어서 수축 또는 찌그러짐이라는 것이 마스크 정렬 등의 정확도를 낮춰 큰 문제점이 되고 있다. 특히, 현재 가장 일반적으로 사용되고 있는 7059 글라스의 경우에는 찌그러짐 점의 온도가 593℃이며, 종래의 가열 결정화 방법에서는 큰 변형을 일으킨다. 또한, 온도의 문제 이외에도 현재의 공정에서는 결정화에 필요한 가열 시간이 수십 시간 이상에 미치므로 또한 그 시간을 단축하는 것도 필요하다.
발명의 개요
본 발명은 상술한 문제를 해결하는 수단을 제공하는 것이다. 또한, 구체적으로는 비정질 규소로부터 형성된 박막을 가열에 의해 결정화시키는 방법을 사용하여 결정성을 갖는 규소 반도체로부터 형성된 박막의 제조 방법에 있어서, 결정화에 필요한 온도의 저온화와 시간의 단축을 양립하는 공정을 사용하여 제조된 결정성을 그 목적으로 한다. 물론, 본 발명에서 제공되는 공정을 사용하여 제조된 결정성을 갖는 규소 반도체는 종래 기술에서 제조된 것과 동등 이상의 물성을 가지며, TFT의 활성층 영역에도 사용 가능한 것은 당연하다. 그리고, 이러한 기술을 이용함으로써 필요로 하는 특성을 구비한 TFT 를 기판상에 선택적으로 제공하는 것을 목적으로 한다.
본 발명자들은 상기 종래의 기술의 항에서 서술한 비정질의 규소 반도체막을 CVD 법 또는 스퍼터법으로 막을 형성하고 그 막을 가열함으로써 결정화시키는 방법에 대해서 하기와 같이 실험 및 고찰을 행한다.
우선, 실험 사실로서 글라스 기판상에 비정질 규소막을 형성막으로 하고 이러한 막을 가열에 의해 결정화시킨 메카니즘을 조사하면, 결정 성장은 글라스 기판과 비정질 규소의 계면으로부터 시작되며 어느정도의 막 두께 이상에서는 기판 표면에 대하여 수직인 주상(columnar shape)으로 진행하는 것이 관찰되어 왔다.
상기 현상은 글라스 기판과 비정질 규소막의 계면에 결정성장의 베이스로 형성된 결정핵(결정 성장의 베이스로 형성된 시드(seed))이 존재하며, 그 핵으로부터 결정이 성장해가는 것에 기인하는 것으로 고찰된다. 이와같은, 결정핵은 기판 표면에 미량으로 존재하고 있는 불순물 금속 원소 또는 글라스 표면의 결정 성분(결정화 글라스라 부르는 바와같이, 글라스 기판표면에는 산화규소의 결정성분이 존재하고 있는 것으로 생각된다.)인 것으로 생각된다.
그러므로, 보다 적극적으로 결정핵을 도입함으로써 결정화 온도의 저온화가 가능하지는 않을까라고 생각하고, 그 효과를 확인하기 위해 다른 금속을 미량으로 글라스 기판상에 막을 형성하고, 그 위에 비정질 규소로부터 형성된 박막을 형성막으로 하며, 그후 가열 결정화를 행하는 실험을 실시했다. 그 결과, 몇몇의 금속을 기판상에 막을 형성할 경우에 있어서는 결정화 온도의 감소가 확인되며, 불순물을 결정핵으로한 결정성장이 일어나고 있는 것이 예상된다. 그러므로 저온화가 가능한 복수의 불순물 원소에 대해서 다시 상세하게 그 메카니즘을 조사했다. 또한, 상기 복수의 불순물 원소는 니켈(Ni), 철(Fe), 코발트(Co), 팔라듐(Pd), 백금(Pt)이다.
결정화는 초기의 핵생성과 그 핵으로부터 결정 성장의 2 단계로 나누어 생각할 수 있다. 여기서, 초기의 핵생성의 속도는 일정 온도에 있어서 점상(dot pattern)으로 미세한 결정이 발생할 때까지의 시간을 측정함으로써 관찰되지만, 이 시간은 상기 불순물 금속을 하부에 막을 형성한 비정질 규소 박막에서는 어느쪽의 경우에도 단축되며, 결정력 도입의 결정화 온도의 저온화에 대한 효과를 관찰했다. 게다가 예상외이지만, 핵생성후에 결정립 성장은 가열 시간을 변화시켜서 조사했으므로 약간의 금속을 막으로 형성한 후 그 위에 막을 형성한 비정질 규소 박막의 결정화에 있어서는 핵생성 후의 결정성장의 속도까지만 비약적으로 증대하는 것으로 추측된다. 이러한 메카니즘은 현상태에서는 명백하지 않지만 다소 촉매적인 효과가 작용하고 있는 것으로 추측된다.
아무튼, 상기 2 가지 효과에 의해 글라스 기판상에 있는 약간의 금속을 미량으로 막을 형성시킨 위에 비정질 규소로부터 형성된 박막을 형성 막으로 하며, 그후 가열 결정화할 경우에는 종래에 생각할 수 없었던 것과 같이, 580℃이하의 온도에서 4 시간 정도의 시간으로 충분한 결정성이 얻어지는 것이 판명된다. 이와같은 효과를 갖는 불순물 금속중에서, 가장 효과가 현저한 것으로 발명자들이 선택한 재료는 니켈이다.
니켈이 어느정도의 효과를 갖는 것으로 한 예를들면, 전혀 처리를 행하지 않은 즉 니켈의 미량인 박막을 형성된 막으로 하지 않은 기판상(코닝 7059 글라스)에 플라즈마 CVD 법으로 형성된 비정질 규소로부터 형성된 박막을 질소 분위기중에서 가열하여 결정화할 경우 그 가열 온도를 600℃로 할 경우 가열시간으로는 10 시간 이상의 시간이 필요하지만 니켈이 미량인 박막을 형성막으로 한 기판상의 비정질 규소로부터 형성된 박막을 사용할 경우에는 4 시 정도의 가열에 있어서 동일한 결정화상태를 얻을 수 있다. 또한, 이 때의 결정화의 판단은 라만분광 스펙트럼(Raman Spectroscopic Spectrum)을 이용했다. 이 경우에서도 니켈의 효과가 매우 큰 것이 사실이다.
상기 설명으로부터 이해되는 바와같이, 니켈의 미량으로 박막을 형성한 막 위에 비정질 규소로부터 형성된 박막을 막으로 형성할 경우, 결정화 온도의 저온화및 결정화에 필요한 시간의 단축이 가능하다. 그러므로, 이 공정을 TFT의 제조로 이용하는 것을 전제로, 게다가 상세한 설명을 부가한다. 또한, 후에 상술하지만 니켈의 박막은 기판상(즉, 비정질 규소막 하측)이나 비정질 규소막상에 막을 형성하여도 동일한 효과를 가지며, 이온주입 또는 플라즈마 처리에서도 동일하므로 본 명세서에서는 이들의 일련의 처리를 니켈 미량 첨가라 부르기로 한다. 또한, 기술적으로는 비정질 규소막의 막 제조시에 니켈 미량 첨가를 행하는 것도 가능하다.
우선, 니켈 미량 첨가의 방법에 대해서 설명한다.
니켈의 미량 첨가는 기판상에 미량의 니켈 박막을 형성막으로 하고 그후 비정질 규소를 형성막으로 하는 방법에서도 먼저 비정질 규소를 형성막으로 하고 그 위에 미량의 니켈 박막을 형성막으로 하는 방법에서도 둘다 동일하게 저온화의 효과를 가지며, 그 막을 형성하는 방법은 스퍼터법, 증착법, CVD 법, 플라즈마를 이용한 방법으로도 가능하며, 막을 형성하는 방법에는 관계없는 것이 판명되고 있다. 그러나, 기판상에 미량의 니켈 박막를 형성막으로 할 경우, 7059 글라스 기판의 위에 직접 미량의 니켈 박막을 형성막으로 하는 것보다는 동일한 기판상에 산화 규소의 박막(하부막)을 형성막으로 하고, 그 위에 미량의 니켈 박막을 형성막으로 하는 편이 효과가 매우 크다. 이러한 이유로 고려해볼 때, 규소와 니켈이 직접 접촉하는 것이 이번의 저온 결정화에서는 중요하며, 7059 글라스의 경우에는 규소이외의 성분이 그 양쪽의 접촉 또는 반응을 저해하지 않는다는 것을 들 수 있다.
또한, 니켈 미량 첨가의 방법으로는 비정질 규소의 위에 또는 아래에 접촉하여 박막을 형성하는 이외에 이온 주입에 의해서 니켈을 첨가하여도 거의 동일한 효과를 확인할 수 있다. 니켈의 양에 대해서는 1x1015원자/㎤ 이상의 양첨가에 있어서 저온화가 확인되지만 5x1019원자/㎤ 이상의 첨가량에 있어서는 라만 분광 스펙트럼의 피크(Peak)의 형상이 단순한 규소 기판과는 명백히 다르므로 바람직하게는 1x1015원자/㎤ 내지 1x1019원자/㎤ 의 범위가 양호하다. 니켈의 농도가 5x1019원자/㎤ 이상으로 되면 국부적으로 NiSi 가 발생하고 반도체로서의 특성이 저하한다. 또한, 니켈의 농도가 1x1015원자/㎤ 이하이면 니켈이 촉매로서 효과가 저하한다. 또한 결정화한 상태에 있어서는 니켈의 농도가 낮은 것이 양호하다.
이어서, 니켈의 미량 첨가를 한 경우의 결정형에 대해서 설명을 부가한다. 상술한 바와같이, 니켈을 첨가하지 않은 경우에는 기판 계면 등의 결정핵으로부터 무질서하게 핵이 발생하고, 그 핵으로부터 결정 성장 또는 어느정도의 막두께까지는 무질서하며 또한 두꺼운 박막에 대해서는 일반적으로(110) 방향이 기판에 수직 방향으로 배열된 주상의 결정성장이 되는 것이 공지되어 있으며, 반면에 박막 전체에 거쳐 거의 균일한 결정성장이 관찰된다. 이에 반해서 이번의 니켈을 미량 첨가한 것에 대해서는 니켈을 첨가한 영역과 그 근방의 부분에서 결정 성장이 다르다는 특징을 갖는다. 즉, 니켈은 첨가한 영역에 대해서는 첨가한 니켈 또는 그 규소의 화합물이 결정핵으로 되며, 니켈을 첨가하지 않은 것과 동일하게 기판에 거의 수직으로 주상의 결정이 성장되는 것이 투과 전자 현미경사진에 의해 확인할 수 있다. 그리고, 그 근방의 니켈을 미량 첨가하지 않은 영역 조차도 저온에서의 결정화가확인된다. 그 부분은 기판과 평행하게 침상(needle) 또는 주상으로 결정이 성장한다는 특이한 결정성장이 관찰된다. 이 기판에 평행한 횡방향의 결정상장은 니켈을 미량 첨가한 영역으로부터 큰것으로는 수백 ㎛까지 성장하는 것이 관측되며, 시간의 증가 및 온도가 상승됨에 비례하여 성장량도 증대되는 것으로 판단된다. 예로서, 550℃의 온도에서 4 시간 동안에 약 40㎛정도의 성장이 관찰되었다.
상기 니켈을 미량 첨가한 영역으로부터 성장한 침상 또는 주상의 결정은 기판과 평행한 방향으로 성장하며, 그 성장방향에 있어서는 입계의 영향이 극히 적다는 것이 고려된다. 즉, 결정성장이 침상 또는 주상으로 진행됨으로써 그 방향에서의 결정입계의 영향은 극히 적다는 것을 고려할 수 있다.
여기서, 액티브 매트릭스형 액정표시장치에 대해서 고찰하면 액티브 매트릭스형 액정표시장치에 있어서는 주변회로에 있어서 요구되는 TFT 와 화소부분에 있어서 요구되는 TFT 에서 그 요구되는 특성이 다르다는 것을 지적한다. 즉, 주변회로의 드라이버를 형성하는 TFT 는 고이동도가 요구되는 큰 온 상태의 전류(on-state current)를 흐르게 하는 특성이 요구되며, 화소부분에 설치된 TFT 는 전하 유지율을 높이기 위해 이동도는 어느정도 요구되지 않는 대신에 오프상태의 전류가 적다는 것이 요구된다.
그러므로 본 발명을 이용할 경우에는 전술의 기판에 평행한 방향으로 결정 성장시킨 결정성 규소막을 사용하며, 주변회로로 사용하는 TFT 는 결정성장 방향과 평행한 방향으로 소스/드레인이 구성되도록 하고, 화소에 사용하는 TFT 는 결정성장 방향과 수직인 방향으로 소스/드레인이 구성되도록 한다. 즉, 주변회로에 사용한 TFT 는 캐리어가 이동할 때에 입계의 영향을 크게 받지 않게 구성되며, 화소에 사용되는 TFT 는 캐리어가 이동할 때에 입계를 횡단하도록 구성함으로써 소스/드레인 사이를 고저항으로 하고 결과로서 오프 상태의 전류를 낮추는 구성으로 된다.
상기 구성은 캐리어가 소스/드레인 사이를 흐르는 것을 이용하여 소스/드레인의 방향(소스와 드레인을 연결한 선의 방향)을 전술의 결정성장 방향과 평행하게 하거나 또는 수직으로 함으로써 필요로 하는 특성을 갖는 TFT 를 얻을 수 있다는 것을 목적으로 한다. 즉, 캐리어가 이동할 때에 침상 또는 주상으로 성장한 결정입계에 평행한 방향으로 캐리어를 이동시키고(즉, 결정의 성장 방향에 평행한 방향으로 이동시킴) 또는 침상 또는 주상으로 성장한 결정의 입계에 수직한 방향으로 캐리어를 이동시킨(즉, 결정의 성장 방향에 수직인 방향으로 이동시킴)다는 것을 선택함으로써 고이동도 TFT 를 얻으며, 또는 오프 상태의 전류가 적은 TFT 를 얻을 수 있다는 것을 기본적인 목적으로 한다.
기판 표면에 대하여 평행한 방향으로 결정성장한 결정성 규소막을 사용한 TFT 를 구성할 때에, 결정의 성장 방향에 그 소스/드레인 영역을 형성함으로써 캐리어의 입계 영향을 그다지 받지 않는 고이동도를 갖는 TFT 를 얻을 수 있다. 또한, 결정성장 방향에 수직인 방향으로 소스/드레인 영역을 형성하므로써 캐리어의 이동이 입계의 영향을 받아 결과로서 오프 상태의 전류가 적은 TFT 를 얻을 수 있다. 그리고, 이들의 TFT 는 결정성장 방향에 소스/드레인 사이를 이동하는 캐리어의 방향을 설정하기 위한 방법에 의존하여 명백하게 제조할 수 있다.
양호한 실시예의 상세한 설명
본 발명의 실시예는 도면을 참조하여 다시 상세하게 설명된다.
제 1 도에 실시예의 개요를 도시했다. 제 1 도는 액정표시장치를 윗면으로부터 본 것이며, 매트릭스상에 설치된 화소부분과 주변회로부분을 도시한다. 본 실시예는 절연기판(예를들면 글라스 기판)상에 화소를 구동하는 TFT 와 주변회로를 구성하는 TFT 를 형성한 예이다. 본 실시예에 있어서는 TFT 를 구성하는 반도체막으로서 기판에 평행한 방향으로 결정을 성장시킨 결정성 규소막을 사용하여 주변회로의 TFT 는 그 동작시 캐리어의 이동방향이 이러한 결정성 규소막의 결정성장 방향과 평행한 방향으로 이루어지도록 하고, 화소부분의 TFT 는 그 동작시 캐리어의 이동 방향이 이러한 결정성 규소막의 결정성장 방향과 수직인 방향이 되도록 하는 것이다.
하기에 있어서, 제 2A 도 내지 제 2D 도에 도시는 주변회로를 구성하는 NTFT 와 PTFT 를 상호 보완형으로 구성한 회로의 제조 공정에 대한 것이며, 제 4A 도 내지 제 4D 도에 도시는 화소에 형성된 NTFT의 제조공정에 대한 것이다. 또한, 양 공정은 동일한 기판상에서 행해지며 공통인 공정은 동시에 행해진다. 즉, 제 2A 도 내지 제 2D 도와 제 4A 도 내지 제 4D 도는 각각 대응하며, 제 2A 도의 공정과 제 4A 도의 공정은 동시에 진행되며, 제 2B 도의 공정과 제 4B 도의 공정은 동시에 진행하는 방식으로 된다.
제 2A 도 내지 제 2D 도에 도시는 주변회로를 구성하는 NTFT와 PTFT 를 상호 보완형으로 구성한 회로의 제조 공정을 도시하며, 제 4A 도 내지 제 4D 도에 화소에 설치된 NTFT의 제조공정을 도시한다. 우선, 글라스 기판(코닝 7059)(101)상에스퍼터링법에 의해 두께가 2000Å의 산화규소의 하부막(102)을 형성한다. 다음에 매스크 또는 산화규소막 등에 의해 형성된 매스크(103)를 설치한다. 이러한 매스크(103)에 의해 슬릿형태에 하부막(102)이 노출된다. 즉, 제 1A 도의 상태를 위에서 보면, 슬릿 형태에 하부막(102)이 노출되어 있으며, 다른 부분은 매스크되어 있는 상태로 된다. 또한, 이때에 제 4A 도 내지 제 4D 도에 도시한 화소부분의 TFT 에 있어서는 지면의 앞측부 또는 지면의 뒤측부에 하부막(102)이 슬릿 형태로 노출되어 있는 부분이 있다. 이 관계를 제 5 도를 이용하여 설명한다. 제 5 도에 있어서, A-A' 선을 따라 취한 단면을 제 4C 도 또는 제 4D 도에 대응한다. 또한, 제 4 도에 있어서 114 및 116 은 소스/드레인 영역이며, 115 는 채널 형성 영역이다. 제 5 도에 도시된 바와같이, 제 2A 도에 대응하는 공정에서는 100 으로 도시되는 영역에 있어서 슬릿 형태에 하부막(102)이 노출되어 있다.
상기 매스크(103)를 설치한 후, 스퍼터링법에 의해서 두께 5 내지 200Å, 예를들면 20Å의 규화 니켈막(화학식 NiSix, 0.4X2.5, 예를들면 X=2.0)을 형성막으로 한다. 그후 매스크(103)를 제거함으로써 영역(100)의 부분에 선택적으로 규화니켈막이 형성막으로 형성된다. 즉, 영역 (100)의 부분에 니켈의 미량첨가는 선택적으로 행해지게 된다.
다음에, 플라즈마 CVD 법에 의해 두께 500 내지 1500Å, 예를들면 1000Å 의 진성(I 형)의 비정질 규소막(비정질 실리콘막)(104)을 형성막으로 한다. 이때 이것을 수소환원 분위기하(바람직하게는 수소의 분압이 0.1 내지 1 기압)에서 또는 불활성 분위기하(대기압)에서 550℃의 온도로 4 시간동안 어닐하여 결정화시킨다. 이때 어닐 온도는 450℃이상의 온도에서 가능하지만 높으면 종래의 방법과 동일하게 될 수 있다. 따라서, 450℃ 내지 550℃의 온도가 바람직한 어닐 온도라 할수 있다.
이때, 규화니켈막이 선택적으로 형성된 영역(100)에 있어서는 기판(101)에 대해 수직 방향으로 규소막(104)의 결정화가 일어난다. 이 때, 영역(100)의 주변 영역에서는 화살표(105)로 도시한 바와같이, 영역(100)으로부터 횡방향(기판과 평행한 방향)으로 결정성장이 발달된다. 그후의 공정에서 명백한 바와같이 제 2A 도 내지 제 2D 도에 도시된 주변회로부분의 TFT에 있어서는 소스/드레인 영역이 이 결정성장 방향으로 형성된다. 또한, 제 5 도에 도시한 바와같이, 화소부분에 설치된 TFT에 있어서는 소스/드레인을 연결한 선(105)에 도시된 결정성장의 방향과는 직교한다. 또한, 상기 결정성장시에 화살표(105)에 도시된 기판과 평행한 방향의 결정성장 거리는 40㎛정도이다.
상기 공정의 결과, 비정질 규소막을 결정화시켜 결정성 규소막(104)를 얻을 수 있다. 이때, 소자간에 분리를 행하며, 불필요한 부분의 결정성 규소막(104)을 제거하고, 소자 영역을 형성한다. 이러한 공정에 있어서, TFT의 활성층(소스/드레인 영역, 채널 형성 영역이 형성된 부분)의 길이를 40㎛ 이내로 하면 제 2A 도 내지 제 2D 도에 있어서는 활성층을 결정성 규소막으로 구성할 수가 있다. 물론, 적어도 채널 형성 영역을 결정성 규소막으로 하면 활성층의 길이는 길게 할 수 있다.
그후, 스퍼터링법에 의해 두께 1000Å의 산화규소막(106)을 게이트 절연막으로 형성한다. 스퍼터링에서는 타겟으로 산화규소를 사용하며, 스퍼터링시의 기판온도는 200 내지 400℃ 예를들면 350℃에서 스퍼터링 분위기는 산소와 아르곤으로 산소 대 아르곤의 비율은 0 내지 0.5 예를들면 0.1 이하로 한다.
다음에, 스퍼터링법에 의한 두께 6000 내지 8000Å, 예로 6000Å의 알루미늄(0.1 내지 2%의 실리콘을 함유)을 형성막으로 한다. 또한, 이 산화규소막(106)과 알루미늄막의 형성막 공정은 연속적으로 행하는 것이 필요하다.
이때, 알루미늄막은 형상화되며, 게이트 전극(107,109)이 형성된다. 이들의 공정은 제 2C 도와 제 4C 도에서 동시에 진행되는 것은 당연하다.
또한, 이러한 알루미늄의 전극 표면은 양극산화되어 표면에 산화물층(108,110)을 형성한다. 이러한 양극산화는 주석산을 1 내지 5% 함유한 에틸렌 글리콜(ethylene glycol) 용액에서 수행된다. 이렇게 얻어진 산화물층(108,110)의 두께는 2000Å이다. 또한, 이러한 산화물(108,110)은 후의 이온 도핑공정에 있어서, 오프셀 영역을 형성하는 두께로 되므로 오프셀 게이트 영역의 길이를 상기 양극산화 공정으로 결정할 수 있다.
다음에, 이온 도핑법에 의해 활성영역에 게이트 전극과 그 주위의 산화층(108), 게이트 전극(109)과 그 주위의 산화층(110)을 매스크로 하여 불순물(인 및 붕소)은 주입된다. 도핑가스로서 포스핀(phosphine; PH3) 및 디보렌(diborane; B2H6)를 사용하여 앞의 경우는 가속전압을 60 내지 90KV, 예로 80KV, 뒤의 경우는 40 내지 80KV, 예로 65KV 로 하고, 도즈(dose)량은 1x1015내지 8x1015cm-2, 예를들면, 인은 2x1015cm-2, 붕소는 5x1015cm-2로 한다. 도핑할 때에는 도핑이 불필요한 영역은 포토레지스트로 피복하며, 각각의 원소를 선택적으로 도핑을한다. 이결과, N 형의 불순물 영역(114,116), P형 불순물 영역(111,113)이 형성되며, 제 2C 도에 도시한 바와같이 P채널형 TFT(PTFT)와 N채널 TFT(NTFT)를 형성할 수 있다. 또한 동시에 제 4C 도 및 제 5 도에 도시한 바와같이, N채널형 TFT 는 형성될 수 있다.
그후, 레이저광의 조사에 의해 어닐링을 하고, 이온주입된 불순물의 활성화를 행한다. 레이저광으로서는 KrF엑시머레이저(파장 248nm, 펄스폭 20nsec)를 사용하지만 다른 레이저에 있어서도 좋다. 레이저광의 조사 조건은 에너지 밀도가 200 내지 400mJ/㎠, 예를들면 250mJ/㎠ 로 하고 한곳에 대해 2 내지 10 소트(shot), 예를들면 2 개의 소트로 한다. 이러한 레이저광의 조사(照射)시에 기판을 200 내지 450℃정도의 온도로 가열하는 것이 유용하다. 이러한 레이저 어닐공정에 있어서 이미 결정화된 영역에는 니켈이 확산됨으로써 이러한 레이저광의 조사에 의해 재결정화가 용이하게 진행되며, P형을 부여하는 불순물이 도프된 불순물 영역(111,113) 또한, N 형을 부여하는 불순물이 도프된 불순물 영역(114,116)은 용이하게 활성화시킬 수 있다.
다음에, 주변회로부분에 있어서는 제 2D 도에 도시한 바와같이, 두께가 6000Å의 산화규소막(118)은 층간 절연물로서 플라즈마 CVD 법에 의해 형성되며, 이것에 접촉 구멍을 형성하여 금속재료 예를들면 질화 티탄과 알루미늄의 다층막에 의해 TFT 의 전극 배선(117,120,119)을 형성한다. 또한, 화소부분에서는 제 4D 도에 도시한 바와같이, 층간절연물(211)은 산화규소에 의해 형성되고, 접촉 구멍의 형성후 화소 전극으로 되는 ITO 전극(212)을 형성하고, 또한 금속배선(213,214)을 형성한다. 결과적으로, 1 기압의 수소분위기에서 350℃의 온도로 30 분 어닐을 행하고, TFT 회로 또는 TFT 를 완성시킨다(제 1D 도, 제 4D 도).
제 2D 도에 도시된 구성에 있어서, 니켈이 선택적으로 도입된 영역과 TFT와의 위치관계를 도시하기 위해 제 3 도, 제 2D 도를 윗면에서 본 개략도를 도시한다. 제 3 도에 있어서, 부호 100에 도시된 영역을 선택적으로 미량의 니켈을 첨가하여 열 어닐에 의해 화살표 105 로 지시된 횡방향(지면의 좌우방향)으로 결정성장이 된다. 이 때, 이러한 횡방향의 결정성장이 되는 영역에 있어서, 소스/드레인 영역(111,113), 채널 형성 영역(112)이 PTFT 로서 형성된다. 동일하게, 소스/드레인 영역(114,116), 채널 형성 영역(115)이 NTFT 로서 형성된다. 즉, 주변회로부분에 있어서는 소스/드레인 사이에 있어서, 캐리어의 이동하는 방향이 결정성장방향(105)과 동일한 방향으로 된다. 따라서, 캐리어가 이동될 때에는 입계가 횡단하지 않으므로 특히 이동도를 높일 수가 있다.
한편, 화소부분에 있어서 형성된 제 4D 도 도시한 NTFT 는 제 5 도에 도시한 바와같이, 소스/드레인 영역을 이동하는 캐리어가 결정성장방향(105)에 대하여 수직으로 됨으로서, 그 이동에 따라 다수의 입계가 횡단해야만 한다. 즉, 소스/드레인사이의 저항은 높으며, 온 상태 전류 및 오프 상태 전류와 함께 그 값은 작게 된다. 따라서, 오프 상태 전류의 절대값을 작게 함으로써 화소 전극(제 4D 도 예를들면 ITO 전극(212))의 전하를 유지하는 기능이 향상된다. 따라서, 필요한 온/오프 비율이 얻어지면 제 4D 도 및 제 5 도에 도시된 바와같은 구성을 채택하며, 오프 상태 전류의 적은 TFT 를 화소 전극으로 채용하는 것이 유용하다.
본 실시예에 있어서는 Ni 를 도입하는 방법으로서, 비정질 규소막(104) 아래의 하부막(102) 표면에 선택적으로 Ni 를 박막(극히 얇으므로, 막으로서 관찰하는 것은 곤란하다.)으로 형성하고, 이 부분으로부터 결정성장이 되는 방법을 채용한다. 그러나, 비정질규소막(104)이 형성된 후, 그 상면에 선택적으로 미량의 니켈을 첨가하는 방법이 좋다. 즉, 결정성장은 비정질규소막의 상면측으로부터 되어도 좋으며, 아래면측으로부터 되어도 좋다. 또한, 미리 비정질규소막을 형성하고, 게다가 이온도핑법을 이용하여 니켈 이온을 비정질 규소막(104)에 선택적으로 주입하는 방법을 채용하여도 좋다. 이 경우에는 니켈 원소의 농도를 제어할 수 있다는 특징을 갖는다. 또한, 니켈의 박막을 형성하는 대신에 플라즈마 처리에 의해 미량의 니켈을 첨가하여도 좋다.
제 2D 도에 도시한 회로는 PTFT 와 NTFT 를 상호 보완형으로 설치된 CMOS 구조로 있지만 상기 공정에 있어서, 2 개의 TFT 는 동시에 만들어지며, 중앙에서 절단되는 것보다는 독립된 두개의 TFT 를 동시에 제조하는 것도 가능하다.
액티브 매트릭스형의 액정표시장치에 있어서, 주변회로부분의 TFT 는 캐리어의 흐름에 대하여 평행한 방향으로 결정성장시킨 결정성 규소막으로 구성되며, 화소부분의 TFT 는 캐리어의 흐름에 대하여 수직 방향으로 구성된 결정성 규소막으로 구성함으로서, 주변회로부분에 있어서는 고속동작이 수행되는 구성으로 되며, 화소부분에서는 전하 유지 때문에 필요하게 되는 오프 상태 전류값의 적은 TFT를 갖는 구성으로 할 수 있다.
제 1 도는 본 발명의 실시예에 의한 반도체 장치의 개략도.
제 2A 도 내지 제 2D 도는 본 발명의 실시예에 의한 반도체 장치의 형성 공정을 도시한 단면도.
제 3 도는 본 발명의 실시예에 의한 반도체 장치의 개략도.
제 4A 도 내지 제 4D 도는 본 발명의 실시예에 의한 반도체 장치의 형성 공정을 도시한 단면도.
제 5 도는 본 발명의 실시예에 의한 반도체 장치의 개략도.
* 도면의 주요부분에 대한 부호의 설명
100 : 영역 101 : 기판
102 : 하부막 103 : 매스크
104 : 결정성 규소막 106 : 산화규소막
107 : 게이트 전극 108 : 산화물층
117,119,120 : 전극배선 211 : 층간절연물
213,214 : 금속배선

Claims (15)

  1. 기판과,
    상기 기판의 표면에 평행하게 결정성 규소막을 통해 연장되는 결정 입자 경계를 형성하기 위한 방향으로 결정이 성장되는 결정성 규소막을 구비하며, 상기 기판상에 제공되는 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터를 포함하고,
    상기 제 1 박막 트랜지스터 내의 규소막의 결정 성장 방향은 캐리어가 이동하는 방향에 대해 제 1 각도를 이루고, 상기 제 2 박막 트랜지스터 내의 규소막의 결정 성장 방향은 캐리어가 이동하는 방향에 대해 제 2 각도를 이루고, 상기 제 2 각도는 상기 제 1 각도와는 다른 반도체 장치.
  2. 액티브 매트릭스형 액정표시장치를 위한 주변회로부분 및 화소부분을 구비한 기판과,
    상기 기판의 표면에 평행하게 상기 결정성 규소막을 통해 연장되는 결정 입자 경계를 형성하기 위한 방향으로 결정이 성장되는 결정성 규소막을 구비하며, 기판의 주변회로부분에 제공되는 복수의 제 1 박막 트랜지스터와,
    상기 기판의 표면에 평행하게 상기 결정성 규소막을 통해 연장되는 결정 입자 경계를 형성하기 위한 방향으로 결정이 성장되는 결정성 규소막을 구비하며. 기판의 화소부분에 제공되는 복수의 제 2 박막 트랜지스터를 포함하고,
    상기 각 복수의 제 1 박막 트랜지스터 내의 규소막의 결정 성장 방향은 캐리어가 이동하는 방향에 대해 제 1 각도를 이루고, 상기 각 복수의 제 2 박막 트랜지스터 내의 규소막의 결정 성장 방향은 캐리어가 이동하는 방향에 대해 제 2 각도를 이루고, 상기 제 2 각도는 상기 제 1 각도와는 다른 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 각도는 대략 0°이고, 상기 제 2 각도는 대략 90°인 반도체 장치.
  4. 기판상에 실질적으로 비정질 규소막을 형성하는 형성 단계와,
    상기 규소막의 형성 전후에 상기 규소막 내로 결정화를 진행시키기 위해 금속원소를 도입하는 도입 단계와,
    상기 금속원소가 추가되는 부분에 인접한 영역에서 상기 기판의 표면과 대략 평행한 방향으로 결정이 성장하도록 가열함으로써 상기 규소막을 결정화하는 결정화 단계와,
    상기 규소막 영역 내에 복수의 박막 트랜지스터를 형성하는 형성 단계를 포함하고,
    상기 박막 트랜지스터의 일부는 결정성 규소막의 결정 성장 방향이 내부에서 캐리어가 이동하는 방향에 대해 제 1 각도를 형성하는 방식으로 배치되고, 상기 박막 트랜지스터의 잔여부는 결정성 규소막의 결정 성장 방향이 내부에서 캐리어가 이동하는 방향에 대해 제 2 각도를 형성하는 방식으로 배치되고, 상기 제 1 각도는상기 제 2 각도와는 다른 반도체 장치 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 각도는 대략 0°이고, 상기 제 2 각도는 대략 90°인 반도체 장치제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 금속원소는 Ni, Co, Pb, 및 Pt로 구성된 그룹으로부터 선택되는 하나 이상인 반도체 장치 제조 방법.
  7. 액티브 매트릭스형 액정표시장치를 위한 주변회로부분 및 화소부분을 구비하는 기판을 제공하는 제공 단계와,
    상기 기판상에 실질적으로 비정질 규소막을 형성하는 형성 단계와.
    상기 규소막의 형성 전후에 상기 규소막 내로 결정화를 진행시키기 위해 금속원소를 도입하는 도입 단계와,
    상기 금속원소가 추가되는 부분에 인접한 영역에서 상기 기판의 표면과 대략 평행한 방향으로 결정이 성장하도록 가열함으로써 상기 규소막을 결정화하는 결정화 단계와,
    상기 규소막 영역 내에 복수의 박막 트랜지스터를 형성하는 형성 단계를 포함하고,
    상기 박막 트랜지스터의 제 1 부분은 결정성 규소막의 결정 성장 방향이 내부에서 캐리어가 이동하는 방향에 대해 제 1 각도를 형성하는 방식으로 배치되고, 상기 박막 트랜지스터의 제 2 부분은 결정성 규소막의 결정 성장 방향이 내부에서 캐리어가 이동하는 방향에 대해 제 2 각도를 형성하는 방식으로 배치되고, 상기 제 1 각도는 상기 제 2 각도와는 다르고,
    상기 박막 트랜지스터의 제 1 부분은 기판의 주변회로부분에 제공되고. 상기 박막 트랜지스터의 제 2 부분은 기판의 화소부분에 제공되는 반도체 장치 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 각도는 대략 0°이고, 상기 제 2 각도는 대략 90°인 반도체 장치 제조 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 금속원소는 Ni, Co, Pb, 및 Pt로 구성된 그룹으로부터 선택되는 하나이상인 반도체 장치 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터 각각의 규소막은 비정질 규소의 결정화를 진행시킬 수 있는 금속원소를 함유하는 반도체 장치.
  11. 제 2 항에 있어서,
    상기 복수의 제 1 및 제 2 박막 트랜지스터 각각의 규소막은 비정질 규소의 결정화를 진행시킬 수 있는 금속원소를 함유하는 반도체 장치.
  12. 기판상에 형성되는 복수의 제 1 및 제 2 박막 반도체 장치를 포함하는 장치에 있어서,
    상기 복수의 제 1 박막 반도체 장치 각각은 캐리어가 이동하는 캐리어 이동방향에 대해 제 1 각도를 이루는 상기 기판의 표면에 평행하게 연장되며 니들형상 또는 기둥형상을 갖는 규소 결정을 구비하고,
    상기 복수의 제 2 박막 반도체 장치 각각은 캐리어가 이동하는 캐리어 이동방향에 대해 제 2 각도를 이루는 상기 기판의 표면에 평행하게 연장되며 니들형상 또는 기둥형상을 갖는 규소 결정을 구비하고,
    상기 복수의 제 1 박막 반도체 장치의 전기 특성이 상기 복수의 제 2 박막 반도체 장치의 전기 특성과 달라지도록 하기 위해, 상기 제 1 각도는 상기 제 2 각도와는 다른 장치.
  13. 제 12 항에 있어서,
    상기 복수의 제 1 박막 반도체 장치는 액티브 매트릭스형 액정표시장치의 주변회로부분에 제공되고, 상기 복수의 제 2 박막 반도체 장치는 액티브 매트릭스형액정표시장치의 화소부분에 제공되는 장치.
  14. 제 13 항에 있어서,
    상기 제 1 각도는 대략 0°이고, 상기 제 2 각도는 대략 90°인 장치.
  15. 제 12 항에 있어서,
    상기 복수의 제 1 및 제 2 박막 트랜지스터 각각의 규소 결정은 비정질 규소의 결정화를 진행시킬 수 있는 금속원소를 함유하는 장치.
KR1019940019557A 1993-08-10 1994-08-09 반도체장치및그제조방법 KR100310407B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP21815693A JP2975973B2 (ja) 1993-08-10 1993-08-10 半導体装置およびその作製方法
JP93-218156 1993-08-10

Publications (2)

Publication Number Publication Date
KR950007160A KR950007160A (ko) 1995-03-21
KR100310407B1 true KR100310407B1 (ko) 2002-10-11

Family

ID=16715522

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940019557A KR100310407B1 (ko) 1993-08-10 1994-08-09 반도체장치및그제조방법

Country Status (5)

Country Link
US (2) US5614426A (ko)
JP (1) JP2975973B2 (ko)
KR (1) KR100310407B1 (ko)
CN (2) CN1054942C (ko)
TW (1) TW260805B (ko)

Families Citing this family (126)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1244891C (zh) * 1992-08-27 2006-03-08 株式会社半导体能源研究所 有源矩阵显示器
US6323071B1 (en) 1992-12-04 2001-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for forming a semiconductor device
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5403762A (en) * 1993-06-30 1995-04-04 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a TFT
EP0612102B1 (en) * 1993-02-15 2001-09-26 Semiconductor Energy Laboratory Co., Ltd. Process for the fabrication of a crystallised semiconductor layer
JP3562588B2 (ja) 1993-02-15 2004-09-08 株式会社半導体エネルギー研究所 半導体装置の製造方法
US6997985B1 (en) 1993-02-15 2006-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
TW241377B (ko) 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
US6413805B1 (en) * 1993-03-12 2002-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device forming method
KR100186886B1 (ko) * 1993-05-26 1999-04-15 야마자끼 승페이 반도체장치 제작방법
US6090646A (en) 1993-05-26 2000-07-18 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
KR100355938B1 (ko) * 1993-05-26 2002-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
US5818076A (en) 1993-05-26 1998-10-06 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
US5663077A (en) * 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
JP2814049B2 (ja) 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW264575B (ko) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US6798023B1 (en) 1993-12-02 2004-09-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising first insulating film, second insulating film comprising organic resin on the first insulating film, and pixel electrode over the second insulating film
CN1156918C (zh) 1993-12-02 2004-07-07 株式会社半导体能源研究所 半导体器件
US5869362A (en) * 1993-12-02 1999-02-09 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP3025814B2 (ja) * 1993-12-22 2000-03-27 株式会社半導体エネルギー研究所 半導体装置
KR100319332B1 (ko) * 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP3221473B2 (ja) 1994-02-03 2001-10-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3192546B2 (ja) * 1994-04-15 2001-07-30 シャープ株式会社 半導体装置およびその製造方法
TW273639B (en) * 1994-07-01 1996-04-01 Handotai Energy Kenkyusho Kk Method for producing semiconductor device
JPH0869967A (ja) * 1994-08-26 1996-03-12 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
TW395008B (en) * 1994-08-29 2000-06-21 Semiconductor Energy Lab Semiconductor circuit for electro-optical device and method of manufacturing the same
JP3442500B2 (ja) 1994-08-31 2003-09-02 株式会社半導体エネルギー研究所 半導体回路の作製方法
TW374247B (en) * 1994-09-15 1999-11-11 Semiconductor Energy Lab Co Ltd Method of fabricating semiconductor device
US6300659B1 (en) 1994-09-30 2001-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and fabrication method for same
US5915174A (en) * 1994-09-30 1999-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for producing the same
US6337229B1 (en) 1994-12-16 2002-01-08 Semiconductor Energy Laboratory Co., Ltd. Method of making crystal silicon semiconductor and thin film transistor
JP4130237B2 (ja) * 1995-01-28 2008-08-06 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法及び半導体装置の作製方法
JP3138169B2 (ja) * 1995-03-13 2001-02-26 シャープ株式会社 半導体装置の製造方法
KR100265179B1 (ko) 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
US7075002B1 (en) 1995-03-27 2006-07-11 Semiconductor Energy Laboratory Company, Ltd. Thin-film photoelectric conversion device and a method of manufacturing the same
JP4056571B2 (ja) 1995-08-02 2008-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3295679B2 (ja) * 1995-08-04 2002-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3907726B2 (ja) 1995-12-09 2007-04-18 株式会社半導体エネルギー研究所 微結晶シリコン膜の作製方法、半導体装置の作製方法及び光電変換装置の作製方法
JP3124480B2 (ja) * 1995-12-12 2001-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW319912B (ko) * 1995-12-15 1997-11-11 Handotai Energy Kenkyusho Kk
US6204101B1 (en) 1995-12-15 2001-03-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP3645380B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
US6478263B1 (en) 1997-01-17 2002-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP3645378B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3729955B2 (ja) * 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5985740A (en) * 1996-01-19 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including reduction of a catalyst
JP3645379B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5888858A (en) 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US6180439B1 (en) * 1996-01-26 2001-01-30 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device
US7056381B1 (en) * 1996-01-26 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Fabrication method of semiconductor device
US6465287B1 (en) 1996-01-27 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device using a metal catalyst and high temperature crystallization
US6063654A (en) * 1996-02-20 2000-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor involving laser treatment
TW335503B (en) 1996-02-23 1998-07-01 Semiconductor Energy Lab Kk Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method
TW374196B (en) 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
TW317643B (ko) * 1996-02-23 1997-10-11 Handotai Energy Kenkyusho Kk
JP3472024B2 (ja) 1996-02-26 2003-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6100562A (en) * 1996-03-17 2000-08-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6555449B1 (en) * 1996-05-28 2003-04-29 Trustees Of Columbia University In The City Of New York Methods for producing uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors using sequential lateral solidfication
US6133119A (en) * 1996-07-08 2000-10-17 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and method manufacturing same
JPH10199807A (ja) 1996-12-27 1998-07-31 Semiconductor Energy Lab Co Ltd 結晶性珪素膜の作製方法
JPH10200114A (ja) * 1996-12-30 1998-07-31 Semiconductor Energy Lab Co Ltd 薄膜回路
JP4242461B2 (ja) 1997-02-24 2009-03-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5827773A (en) * 1997-03-07 1998-10-27 Sharp Microelectronics Technology, Inc. Method for forming polycrystalline silicon from the crystallization of microcrystalline silicon
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH10282414A (ja) * 1997-04-09 1998-10-23 Canon Inc ズームレンズ
JP3376247B2 (ja) * 1997-05-30 2003-02-10 株式会社半導体エネルギー研究所 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置
US6541793B2 (en) 1997-05-30 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and semiconductor device using thin-film transistors
US6307214B1 (en) 1997-06-06 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor thin film and semiconductor device
JP3844561B2 (ja) * 1997-06-10 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6501094B1 (en) 1997-06-11 2002-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a bottom gate type thin film transistor
JP3717634B2 (ja) * 1997-06-17 2005-11-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3830623B2 (ja) 1997-07-14 2006-10-04 株式会社半導体エネルギー研究所 結晶性半導体膜の作製方法
JP3295346B2 (ja) 1997-07-14 2002-06-24 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法及びそれを用いた薄膜トランジスタ
JP3939399B2 (ja) 1997-07-22 2007-07-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH1140498A (ja) 1997-07-22 1999-02-12 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP4318768B2 (ja) * 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4180689B2 (ja) * 1997-07-24 2008-11-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100492726B1 (ko) * 1998-01-26 2005-08-31 엘지.필립스 엘시디 주식회사 시스템온패널형액정표시장치
KR100296110B1 (ko) 1998-06-09 2001-08-07 구본준, 론 위라하디락사 박막트랜지스터 제조방법
KR100296109B1 (ko) 1998-06-09 2001-10-26 구본준, 론 위라하디락사 박막트랜지스터제조방법
KR100292048B1 (ko) * 1998-06-09 2001-07-12 구본준, 론 위라하디락사 박막트랜지스터액정표시장치의제조방법
KR20010071526A (ko) * 1998-07-06 2001-07-28 모리시타 요이찌 박막 트랜지스터와 액정표시장치
JP2000111950A (ja) * 1998-10-06 2000-04-21 Toshiba Corp 多結晶シリコンの製造方法
JP2000174282A (ja) * 1998-12-03 2000-06-23 Semiconductor Energy Lab Co Ltd 半導体装置
US6306694B1 (en) * 1999-03-12 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device
US6512504B1 (en) 1999-04-27 2003-01-28 Semiconductor Energy Laborayory Co., Ltd. Electronic device and electronic apparatus
TW527735B (en) 1999-06-04 2003-04-11 Semiconductor Energy Lab Electro-optical device
JP2001127302A (ja) * 1999-10-28 2001-05-11 Hitachi Ltd 半導体薄膜基板、半導体装置、半導体装置の製造方法および電子装置
KR100303142B1 (ko) * 1999-10-29 2001-11-02 구본준, 론 위라하디락사 액정표시패널의 제조방법
US6780687B2 (en) * 2000-01-28 2004-08-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a heat absorbing layer
US6830993B1 (en) * 2000-03-21 2004-12-14 The Trustees Of Columbia University In The City Of New York Surface planarization of thin silicon films during and after processing by the sequential lateral solidification method
MXPA02005590A (es) 2000-10-10 2002-09-30 Univ Columbia Metodo y aparato para procesar capas de metal delgadas.
US7045444B2 (en) 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
US6858480B2 (en) 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
TWI221645B (en) * 2001-01-19 2004-10-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US7115453B2 (en) * 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2002231627A (ja) * 2001-01-30 2002-08-16 Semiconductor Energy Lab Co Ltd 光電変換装置の作製方法
US7141822B2 (en) * 2001-02-09 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5088993B2 (ja) 2001-02-16 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4993810B2 (ja) 2001-02-16 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4718700B2 (ja) 2001-03-16 2011-07-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7052943B2 (en) 2001-03-16 2006-05-30 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6812081B2 (en) * 2001-03-26 2004-11-02 Semiconductor Energy Laboratory Co.,.Ltd. Method of manufacturing semiconductor device
US6639281B2 (en) 2001-04-10 2003-10-28 Sarnoff Corporation Method and apparatus for providing a high-performance active matrix pixel using organic thin-film transistors
KR100418745B1 (ko) * 2001-06-08 2004-02-19 엘지.필립스 엘시디 주식회사 실리콘 결정화방법
KR100916281B1 (ko) * 2001-08-27 2009-09-10 더 트러스티스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 미세구조의 임의 배치를 통하여 다결정성 박막 트랜지스터균일성을 향상시키는 방법
JP2003163221A (ja) * 2001-11-28 2003-06-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7232714B2 (en) * 2001-11-30 2007-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6967351B2 (en) * 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
TWI269922B (en) * 2002-03-07 2007-01-01 Tpo Displays Corp Manufacturing method of LCD screen
JP4337549B2 (ja) * 2002-04-04 2009-09-30 ソニー株式会社 固体撮像装置
KR100514179B1 (ko) * 2002-11-19 2005-09-13 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 사용하는 유기 전계 발광 소자
JP4873858B2 (ja) * 2002-08-19 2012-02-08 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク エッジ領域を最小にするために基板のフィルム領域のレーザ結晶化処理方法及び装置並びにそのようなフィルム領域の構造
CN1757093A (zh) 2002-08-19 2006-04-05 纽约市哥伦比亚大学托管会 具有多种照射图形的单步半导体处理系统和方法
US7374976B2 (en) * 2002-11-22 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating thin film transistor
JP2004207691A (ja) * 2002-12-11 2004-07-22 Sharp Corp 半導体薄膜の製造方法、その製造方法により得られる半導体薄膜、その半導体薄膜を用いる半導体素子および半導体薄膜の製造装置
KR100508001B1 (ko) * 2002-12-30 2005-08-17 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
US7341928B2 (en) * 2003-02-19 2008-03-11 The Trustees Of Columbia University In The City Of New York System and process for processing a plurality of semiconductor thin films which are crystallized using sequential lateral solidification techniques
KR100496423B1 (ko) * 2003-04-17 2005-06-17 삼성에스디아이 주식회사 화이트밸런스가 개선된 평판표시장치
TWI359441B (en) 2003-09-16 2012-03-01 Univ Columbia Processes and systems for laser crystallization pr
TWI351713B (en) * 2003-09-16 2011-11-01 Univ Columbia Method and system for providing a single-scan, con
WO2005029547A2 (en) 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Enhancing the width of polycrystalline grains with mask
WO2005029546A2 (en) * 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Method and system for providing a continuous motion sequential lateral solidification for reducing or eliminating artifacts, and a mask for facilitating such artifact reduction/elimination
KR100599595B1 (ko) * 2004-05-24 2006-07-13 삼성에스디아이 주식회사 발광표시 장치용 반도체 소자 및 그 제조 방법
KR101127533B1 (ko) * 2005-04-11 2012-03-23 엘지디스플레이 주식회사 액정표시장치용 어레이 기판의 제조 방법
US8704083B2 (en) 2010-02-11 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and fabrication method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2551244B1 (fr) * 1983-08-26 1985-10-11 Thomson Csf Procede de fabrication d'un substrat pour dispositif a commande electrique et ecran de visualisation elabore a partir d'un tel substrat
EP0307109A1 (en) * 1987-08-24 1989-03-15 Canon Kabushiki Kaisha Method for forming semiconductor crystal and semiconductor crystal article obtained by said method
JPH01162376A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
JPH01194351A (ja) * 1988-01-29 1989-08-04 Hitachi Ltd 薄膜半導体装置
JPH0227320A (ja) * 1988-07-18 1990-01-30 Hitachi Ltd 薄膜半導体表示装置とその製造方法
JPH02208635A (ja) * 1989-02-08 1990-08-20 Seiko Epson Corp 半導体装置
GB2239126A (en) * 1989-11-27 1991-06-19 Philips Electronic Associated Polycrystalline semiconductor thin film transistors
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
JP3193803B2 (ja) * 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
US5481121A (en) * 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
JP2814049B2 (ja) * 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JPH1194351A (ja) * 1997-09-25 1999-04-09 Hitachi Ltd 空気調和機

Also Published As

Publication number Publication date
CN1206225A (zh) 1999-01-27
CN1108804A (zh) 1995-09-20
TW260805B (ko) 1995-10-21
US5696388A (en) 1997-12-09
US5614426A (en) 1997-03-25
CN1113409C (zh) 2003-07-02
JP2975973B2 (ja) 1999-11-10
CN1054942C (zh) 2000-07-26
JPH0758338A (ja) 1995-03-03
KR950007160A (ko) 1995-03-21

Similar Documents

Publication Publication Date Title
KR100310407B1 (ko) 반도체장치및그제조방법
KR0183063B1 (ko) 반도체장치 및 그 제조방법
KR100186886B1 (ko) 반도체장치 제작방법
KR0171437B1 (ko) 반도체 회로 및 그 제조 방법
US5619044A (en) Semiconductor device formed with seed crystals on a layer thereof
US6160279A (en) Method for producing a semiconductor device including doping with a catalyst that is a group IV element
KR100254600B1 (ko) 반도체장치,그의 제조 방법,및 그를 포함하는 액정 표시 장치
US5923997A (en) Semiconductor device
US5488000A (en) Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
KR100228231B1 (ko) 반도체 장치 및 그 제조방법
US6875628B1 (en) Semiconductor device and fabrication method of the same
JPH07335905A (ja) 半導体装置およびその製造方法
US6090646A (en) Method for producing semiconductor device
KR0180573B1 (ko) 반도체 장치 및 그 제작방법
JP3234714B2 (ja) 半導体装置およびその製造方法
JP3403811B2 (ja) 半導体装置およびその作製方法
JP3403810B2 (ja) 半導体装置およびその作製方法
JP3958244B2 (ja) 半導体装置及びその作製方法
JP3496763B2 (ja) 薄膜トランジスタおよびその製造方法並びに液晶表示装置
JP3859516B2 (ja) 半導体装置の製造方法
JP3664750B2 (ja) 薄膜トランジスタの作製方法
JPH0876142A (ja) 液晶表示装置
JP2002043331A (ja) 半導体装置の作製方法
JP2000307125A (ja) 半導体装置
JP2000315800A (ja) 液晶表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130819

Year of fee payment: 13