KR101127533B1 - 액정표시장치용 어레이 기판의 제조 방법 - Google Patents

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Abstract

본 발명은 기판 상에 비정질 실리콘 패턴을 형성하고, 상기 비정질 실리콘 패턴을 MILC법에 의해 결정화하여 폴리실리콘 패턴으로 형성한 후, 결정화 특성이 우수한 폴리실리콘의 반도체층을 형성한다. 이후, 상기 반도체층 상부로 게이트 절연막과 게이트 전극과 층간절연막과 소스 및 드레인 전극을 순차적으로 적층하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조 방법을 제공함으로써 종래의 MILC결정화에 의해 발생하는 게이트 전극의 들뜸 및 상기 게이트 전극과 층간절연막 사이에 빈공간(Void)등을 원천적으로 방지할 수 있다.
MILC, 열처리, 들뜸, 보이드(void), 결정화특성

Description

액정표시장치용 어레이 기판의 제조 방법{Method of fabrication the array substrate for liquid crystal display device}
도 1a 내지 도 1e는 종래의 MILC법을 이용하여 박막트랜지스터를 포함하는 어레이 기판을 제조하는 공정 일부를 도시한 단면도
도 2a와 도 2b는 종래의 MILC법에 의해 진행한 상태의 게이트 전극 및 그 주면부를 확대한 사진.
도 3a 내지 3l은 본 발명의 실시예에 따른 MILC 결정화법을 포함하는 액정표시장치용 어레이 기판의 제조 방법을 도시한 공정 단면도로서, 어레이 기판상의 박막트랜지스터가 구성되는 영역에 대해서 도시한 도면.
<도면의 주요부분에 대한 부호의 설명>
111 : 기판 115 : 버퍼층
121 : 폴리실리콘 패턴 191 : 촉매 금속 패턴
본 발명은 비정질 실리콘을 결정화하는 방법에 관한 것으로, 특히 액정표시장치 또는 유기전계장치 등의 평판 디스플레이에 이용되는 어레이 기판에서의 비정질 실리콘을 폴리 실리콘으로 결정화 하는 방법 및 이를 이용한 어레이 기판을 제조하는 방법에 관한 것이다.
일반적으로 실리콘은 결정상태에 따라 비정질 실리콘(amorphous silicon)과 폴리 실리콘(polycrystalline silicon)등의 결정질 실리콘(crystalline silicon)으로 나눌 수 있다. 상기 비정질 실리콘은 낮은 온도에서 증착하여 박막을 형성하는 것이 가능하므로 주로 낮은 용융점을 가지는 유리를 기판으로 사용하는 액정표시장치의 스위칭 소자인 박막 트랜지스터의 반도체층을 형성하는데 이용되고 있다.
그러나, 이러한 비정질 실리콘을 반도체층으로 하는 박막 트랜지스터를 구동하기 위해서는 구동회로가 필요하고, 이때 상기 구동회로는 다수의 CMOS(Complementary Metal Oxide Semiconductor)소자를 포함하는데, 이러한 CMOS소자의 반도체층은 주로 전기 이동도가 뛰어난 폴리 실리콘(polycrystalline silicon)이 이용되고 있다.
폴리 실리콘을 이용한 액정표시장치에서는 박막 트랜지스터와 구동회로를 동일한 기판 상에 형성할 수 있으며, 박막 트랜지스터와 구동회로를 연결하는 과정이 불필요하므로 공정이 간단해지는 장점이 있다. 또한 상기 폴리 실리콘을 이용한 박막 트랜지스터는 유기전계 발광장치에도 이용되고 있다.
이러한 폴리 실리콘은 직접 증착(as-deposition)하거나, 플라즈마 화학 기상 증착법(Plasma Enhanced Chemical Vapor Deposition ; PECVD) 또는 저압 화학 기상 증착법(Low Pressure Chemical Vapor Deposition ; LPCVD)으로 비정질 실리콘을 증착한 후 이를 결정화함으로써 형성할 수 있다.
한편, 비정질 실리콘층을 폴리실리콘층으로 결정화시키기 위하여 고상 결정화법(Solid Phase Crystallization : SPC), 엑시머 레이저 어닐닝법(Excimer Laser Annealing : ELA) 등 여러 가지 방법이 제안되었다.
상기 고체상 결정화법(Solid Phase Crystallization: SPC)은 비정실 실리콘층을 500℃ 내지 700℃의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법으로서, 상기 SPC법은 열처리에 장시간을 요하므로 생산성이 낮고, 기판의 면적이 큰 경우에 상기 500℃ 내지 700℃ 정도의 온도에서도 수 내지 장시간의 열처리 과정에서 기판의 변형이 일어날 수 있는 문제점이 있다.
한편, 엑시머 레이저 어닐링법(ELA)은 엑시머 레이저를 비정질 실리콘층에 주사하여 매우 짧은 시간동안 국부적으로 높은 온도를 발생시켜 순간적으로 상기 비정질 실리콘층을 폴리실리콘층으로 결정화시키는 방법이다. 상기 ELA법은 레이저광의 주사를 정교하게 제어하는데 기술적 어려움이 있고, 한번에 하나씩의 기판만을 가공할 수 있기 때문에 고로(furnace)에서 여러 기판을 동시에 배치 가공을 하는 경우보다 생산성이 떨어지는 문제가 있다.
이러한 종래의 실리콘층 결정화 방법의 단점을 극복하기 위하여 니켈(Ni), 팔라듐(Pd) 등의 금속을 비정질 실리콘과 접촉시키거나, 이들 금속을 실리콘에 주입시키는 경우 200℃ 내지 500℃ 정도의 저온에서도 비정질 실리콘이 폴리실리콘으 로 상변화가 유도되는 현상이 이용되고 있다. 이와 같은 현상을 금속 유도 결정화(Metal Induced Crystallization; MIC)라고 부르는데, 상기 MIC 현상을 이용하여 스위칭 소자인 박막트랜지스터를 제조하였을 경우, 상기 박막트랜지스터의 액티브층을 구성하는 폴리실리콘 내부에 금속이 잔류하여 특히 박막트랜지스터의 채널부에 전류 누설을 발생시키는 문제가 발생한다.
최근에는 MIC와 같이 금속이 직접 실리콘의 상변화를 유도하지 아니하고, 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 금속 유도 측면 결정화(Metal Induced Lateral Crystallization: MILC) 현상을 이용하여 실리콘층을 결정화시키는 방법이 제안되었다.
상기 MILC 현상을 이용하는 경우에 300℃ 내지 600℃의 온도에서 비교적 짧은 시간내에 실리콘의 결정화를 유도할 수 있어, 고로(furnace)를 이용하여 기판의 손상없이 여러 장의 기판을 동시에 결정화시킬 수 있는 장점이 있다.
도 1a 내지 도 1e는 종래의 MILC법을 이용하여 박막트랜지스터를 포함하는 어레이 기판을 제조하는 공정 일부를 도시한 단면도이다.
우선, 도 1a와 같이 절연기판(11) 상에 버퍼층(15)을 형성하고, 상기 버퍼층(15) 위로 전면에 비정질 실리콘을 증착하여 비정질 실리콘층(미도시)을 형성한다. 이후, 상기 비정질 실리콘층(미도시)을 마스크 공정을 통해 패터닝함으로써 비정질 실리콘 패턴(20)을 형성한다.
다음, 도 1b에 도시한 바와 같이, 상기 실리콘 패턴(20) 위로 전면에 무기절 연물질을 증착하여 게이트 절연막(25)을 형성하고, 상기 게이트 절연막(25) 위로 금속물질을 전면에 증착하고 이를 패터닝함으로써 상기 비정질 실리콘 패턴(20)의 중앙부에 대응하여 게이트 전극(30)을 형성한다.
다음, 도 1c에 도시한 바와 같이, 상기 게이트 전극(30)을 도핑 마스크로 하여 n+ 또는 p+ 도핑을 실시함으로써 상기 비정질 실리콘 패턴 내에 도핑된 비정질 실리콘 영역(20b) 및 상기 게이트 전극(30)에 의해 도핑이 되지 않은 순수 비정질 실리콘 영역(20a)을 형성한다.
다음, 도 1d에 도시한 바와 같이, 상기 도핑된 비정질 실리콘 영역(20b) 및 게이트 전극(30) 위로 전면에 무기절연물질을 증착함으로써 층간절연막(40)을 형성하고, 상기 층간절연막(40)을 패터닝함으로써 상기 비정질 실리콘 패턴(20) 중 도핑된 비정질 실리콘 영역(20b)을 노출시키는 콘택홀(45a, 45b)을 형성한다.
다음, 도 1e에 도시한 바와 같이, 상기 층간절연막(40) 상부 및 상기 콘택홀(45a, 45b)을 통해 노출된 상기 비정실 실리콘 영역(20b) 위로 MILC결정화를 위한 촉매 역할을 금속물질 예를들면 니켈(Ni) 또는 팔라듐(Pd)을 전면에 증착하여 결정화 촉매 금속층(50)을 형성한다.
이후, 상기 기판(11) 전체를 300℃ 내지 500℃의 온도에서 어닐링함으로써 상기 콘택홀(45a, 45b) 내부의 상기 촉매 금속층(50) 바로 아래의 도핑된 비정질 실리콘 영역(20a)은 상기 촉매 금속층(50)과 비정질 실리콘이 반응하여 폴리실리콘으로 결정화되고, 상기 층간 절연막(40)에 의해 상기 촉매 금속층(50)이 덮혀있지 않은 도핑된 비정질 실리콘 영역(20b) 및 상기 게이트 전극(30) 하부의 순수 비정 질 실리콘 영역(20a)은 상기 촉매 금속층(50)으로부터 유도되는 MILC 현상에 의하여 측면으로 결정화가 확산됨으로써 폴리실리콘으로 결정화된다.
하지만, 전술한 MILC 공정은 300℃ 내지 500℃의 온도 분위기에서 수십 분 내지 2시간 정도의 어닐 시간을 필요로 하는 바, 상기 어닐 공정을 진행하는 과정에서 도 2a 및 도 2b에 도시한 바와 같이, 상기 게이트 전극과 그 하부의 게이트 절연막 사이의 계면에서 상기 게이트 전극이 들뜨게 되거나, 또는 상기 게이트 전극의 측면부에 있어서는 상기 게이트 전극과 층간절연막 사이에 빈공간(void)을 형성하게 됨으로써 이러한 들뜸 및 빈공간을 갖는 게이트 전극을 기초로 하여 박막트랜지스터를 형성하게 되면 특성 저하가 발생한다.
통상적으로 액정표시장치용 어레이 기판의 제조에 있어서는 신호지연 등의 최소화하기 위해 게이트 전극을 포함하여 배선은 저저항 금속물질 예를들면 알루미늄 또는 알루미늄 합금을 주로 사용하게 되며, 이러한 저저항 금속물질은 용융점이 낮아 전술한 문제를 발생시키는 것이다.
전술한 바와같이, MILC법에 의해 비정질 실리콘의 결정화를 진행할 경우, 결정화된 폴리실리콘의 품질이 박막트랜지스터의 특성을 좌우하게 되는데, MILC법의 경우 결정화 이후에 결정화 촉매로 사용한 금속물질 즉 대표적으로 니켈(Ni)을 상기 폴리실리콘 내부로부터 외부로 배출시키는 것이 중요한 이슈가 되고 있다. 일반적으로 산소 분위기에서 300℃ 내지 500℃의 열처리 공정을 진행함으로써 MILC법에 의해 결정화된 폴리실리콘 내부에 잔존하는 촉매 금속물질을 상기 폴리실리콘의 반도체층 표면으로 모이도록 할 수 있으며, 이때, 상기 반도체층 표면 일부를 식각하 거나 또는 CMP(chemical mechanical polishing) 공정을 진행하여 표면 일부를 갈아냄으로써 제거할 수 있다.
하지만, 전술한 종래의 MILC법을 이용한 반도체층의 결정화 및 이를 이용한 박막트랜지스터를 제조하는 방법으로는 상기 MILC법에 의한 결정화된 폴리실리콘의 반도체층은 콘택홀 영역을 제외하고는 층간절연막에 의해 덮혀 있으므로 상기 결정화된 반도체층 내부에 존재하는 촉매물질을 효과적으로 제거할 수 없으며, 더구나, 저저항 물질로써 상기 결정화된 반도체층 위로 게이트 전극이 형성되고 있는 바, 상기 반도체층 내부로부터 결정화 촉매 금속물질을 제거하기 위한 열처리 공정 진행 시 더욱더 상기 게이트 절연막과 계면에선 들뜸 현상이 발생시키게 된다.
본 발명은 이러한 문제점을 해결하기 위하여 안출한 것으로 저저항 금속물질로 이루어진 게이트 전극과 상기 게이트 전극 하부의 게이트 절연막과의 계면에선 들뜸을 발생시키지 않고, 결정화된 폴리실리콘의 반도체층에 존재하는 촉매 금속물질을 효과적으로 제거할 수 있는 MILC 결정화 공정을 포함하는 액정표시장치용 어레이 기판의 제조방법을 제공하는 것을 그 목적으로 한다.
또한, 촉매 금속물질을 결정화된 반도체층 내부에서 효과적으로 제거함으로써 우수한 결정화 품질을 갖는 폴리실리콘의 반도체층을 제공함으로써 이를 이용한 박막트랜지스터의 특성을 향상시키는 것을 또 다른 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 액정표시장치용 어레이 기판의 제조 방법은 기판 상에 비정질 실리콘 패턴을 형성하는 단계와; 상기 비정질 실리콘 패턴 상부에 촉매 금속 패턴을 형성하는 단계와; 상기 촉매 금속 패턴이 형성된 기판을 제 1 분위기에서 제 1 온도로 어닐링을 진행하여 상기 비정질 실리콘 패턴을 폴리실리콘 패턴으로 결정화하는 단계와; 상기 폴리실리콘 패턴 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 폴리실리콘 패턴 중앙에 대응하여 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 도핑 마스크로 도핑 상기 폴리실리콘 패턴을 도핑하는 단계와; 상기 게이트 전극 위로 상기 폴리실리콘 패턴을 노출시키는 반도체층 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 폴리실리콘 패턴과 접촉하는 소스 및 드레인 전극을 형성하는 단계를 포함한다.
이때, 상기 비정질 실리콘 패턴 상부에 촉매 금속 패턴의 형성은 리프트 오프(lift off)법에 의한 것이 바람직하며, 상기 리프트 오프(lift off)법에 의한 비정질 실리콘 패턴 상부에 촉매 금속 패턴을 형성하는 단계는 상기 비정질 실리콘 패턴 위로 상기 비정질 실리콘 패턴의 양측 일부를 노출시키는 제 1 및 제 2 콘택홀을 갖는 포토레지스트층을 형성하는 단계와; 상기 포토레지스트층 위로 촉매 금속층을 형성하는 단계와; 상기 포토레지스트층를 스트립함으로써 상기 포토레지스트층 상부의 상기 촉매 금속층을 제거하여 상기 비정질 실리콘 패턴 상부에 촉매 금속 패턴을 형성하는 단계를 포함한다.
또한, 상기 폴리실리콘 패턴이 형성된 기판을 상기 폴리실리콘 패턴 내부에 존재하는 촉매 금속 잔존물을 상기 폴리실리콘의 표면으로 응집되도록 하기위해 제 2 분위기에서 제 2 온도로 열처리하는 단계를 더욱 포함하며, 이때, 상기 제 2 분위기는 산소(O2) 분위기인 것이 특징이며, 이때, 상기 제 2 온도는 300℃ 내지 650℃인 것이 바람직하며, 이 경우 상기 제 2 온도에서의 열처리는 2시간 이내로 진행되는 것이 바람직하다. 이때, 상기 제 2 온도가 550℃ 내지 650℃인 경우 열처리 시간은 30분 이내로 진행하는 것이 바람직하다.
또한, 상기 열처리 단계 이후에는 상기 폴리실리콘 패턴의 표면을 제 1 두께만큼 식각하거나 또는 연마하는 단계를 더욱 포함하며, 이때, 상기 제 1 두께는 상기 열처리에 의해 상기 폴리실리콘 패턴 내부에 잔존하는 촉매 금속물질이 상기 폴리실리콘 패턴의 표면으로 이동함으로써 상기 촉매 금속 잔존물의 밀도가 그 주변대비 높게 형성되는 층의 두께만큼인 것이 바람직하다.
또한, 상기 도핑에 의해 상기 폴리실리콘 패턴내에 도핑된 오믹콘택층과, 도핑되지 않은 액티브층을 형성하는 것이 특징이다.
또한, 상기 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 더욱 포함한다.
또한, 상기 제 1 분위기는 산소(O2), 질소(N2) 또는 수소(H) 분위기인 것이 바람직하다.
또한, 상기 제 1 온도는 300℃ 내지 650℃ 인 것이 바람직하다.
또한, 상기 어닐링은 2시간 이내로 진행되는 것이 바람직하며, 상기 제 1 온도가 550℃ 내지 650℃인 경우 어닐링은 30분 이내로 진행되는 것이 바람직하다.
또한, 상기 촉매 금속층은 니켈(Ni) 또는 팔라듐(Pd)으로 이루어진 것이 특징이다.
이하 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명에 따른 MILC결정화법을 포함하는 액정표시장치용 어레이 기판의 제조 방법의 가장 큰 특징은 MILC법에 의해 결정화된 폴리실리콘의 반도체층 내부로부터 촉매 금속물질을 효과적으로 제거할 수 있도록 한 것이며, 나아가 고온의 열처리 또는 어닐공정에 의한 게이트 전극의 들뜸 등을 원천적으로 방지할 수 있는 것이다.
도 3a 내지 3l은 본 발명의 실시예에 따른 MILC 결정화법을 포함하는 액정표시장치용 어레이 기판의 제조 방법을 도시한 공정 단면도로서, 어레이 기판상의 박막트랜지스터가 구성되는 영역에 대해서 도시한 것이다.
우선, 도 3a에 도시한 바와 같이, 절연기판(111) 상에 무기절연물질인 질화실리콘 또는 산화실리콘을 전면에 증착하여 버퍼층(115)을 형성한다. 상기 버퍼층(115)은 MILC 결정화 공정을 진행시 고온에 의해 상기 기판(111) 내부에 존재하는 알카리 이온 등이 반도체층 내부로 흡수되어 반도체층의 특성을 저하시킬 수 있으므로 이를 방지하기 위해 형성하지만, 반드시 형성하지 않아도 무방하다.
이후, 상기 버퍼층(115) 위로 비정질 실리콘을 전면에 증착하여 비정질 실리 콘층(미도시)을 형성하고, 이를 패터닝함으로써 비정질 실리콘 패턴(120)을 형성한다.
다음, 도 3b에 도시한 바와 같이, 상기 비정질 실리콘 패턴(120) 위로 전면에 포토레지스트를 도포하여 포토레지스트층(181)을 형성하고, 상기 포토레지스트층(181) 위로 마스크를 이용한 노광을 실시한 후, 이를 현상함으로써 상기 비정질 실리콘 패턴(120)에 그 중앙부를 기준으로 대칭되게 상기 비정질 실리콘 패턴(120) 일부를 각각 노출시키며 서로 소정간격 이격된 제 1 및 제 2 콘택홀(183a, 183b)을 형성한다.
다음, 도 3c에 도시한 바와 같이, 상기 제 1 및 제 2 콘택홀(183a, 183b)을 갖는 포토레지스트층(181) 위로 니켈(Ni) 또는 팔라듐(Pd)을 전면에 증착함으로써 금속 측면 결정화를 진행하기 위한 촉매 역할을 하는 촉매 금속층(190)을 전면에 형성한다.
다음, 도 3d에 도시한 바와 같이, 상기 촉매 금속층(도 3c의 190)이 형성된 기판(111)을 상기 포토레지스트층(도 3c의 181) 상부에 형성된 촉매 금속층(도 3c의 190)을 상기 포토레지트층(도 3c의 181)과 동시에 제거하는 리프트 오프(lift off)법을 진행함으로써 상기 비정질 실리콘 패턴(120) 상부에 촉매 금속패턴(191a, 191b)을 형성한다. 조금 더 상세히 설명하면, 상기 촉매 금속층(도 3c의 190)이 형성된 기판(111)을 스트립액 속에 디핑(dipping)하거나 또는 상기 스트립액을 상기 기판(111)에 스프레이(spray)함으로써 상기 스트립액과 포토레지스트층(도 3c의 181)이 반응하도록 하여 상기 포토레지스트층(도 3c의 181)이 기판(111)으로부터 떨어져 나가도록 한다. 이때, 상기 제 1 및 제 2 콘택홀(도 3c의 183a, 183b) 밑면에 상기 비정질 실리콘 패턴(120)과 접촉하여 형성된 촉매 금속층(도 3c의 190) 부분을 제외하고는 상기 포토레지스트층(도 3c의 181) 상부에 형성된 촉매 금속층(도 3c의 190) 또한 상기 포토레지스트층(도 3c의 181)과 함께 기판(111)으로부터 떨어져 나가게 된다.
이때, 상기 제 1 및 제 2 콘택홀(도 3c의 183a, 183b)에 대응되는 비정질 실리콘 패턴(120) 상부에는 그 표면 일부가 강제적으로 리프트 오프(lift off)법에 의해 포토레지스트층(도 3c의 181)과 함께 뜯겨 나가게 됨으로써 매끄럽지 않고 거친면을 갖는 촉매 금속패턴(191a, 191b)이 형성된다.
다음, 도 3e에 도시한 바와 같이, 상기 비정질 실리콘 패턴(도 3d의 120) 상부로 촉매 금속 패턴(191a, 191b)이 형성된 기판(111)을 산소, 질소 또는 수소 분위기를 갖는 챔버내에서 300℃ 내지 650℃의 온도로 수분 내지 2시간 동안 진행하거나 또는 바람직하게는 550℃ 내지 650℃ 온도에서 5분 내지 30분동안 어닐링을 진행한다. 따라서, 상기 조건의 어닐링으로 통해 상기 촉매 금속패턴(191a, 191b)과 그 하부의 상기 비정질 실리콘이 반응하여 더욱 정확히는 상기 촉매 금속패턴(191a, 191b)의 하부의 비정질 실리콘 패턴 영역(D1)은 상기 촉매 금속패턴(191a, 191b)과 직접 반응하여 폴리실리콘으로 결정화되고, 상기 촉매 금속패턴(191a, 191b)과 직접 접촉하지 않은 비정질 실리콘 패턴 영역(ND1)은 상기 촉매 금속패턴(191a, 191b)으로부터 유도되는 MILC 현상에 의해 상기 촉매 금속 패턴(191a, 191b) 하부의 비정질 실리콘 패턴 영역이 폴리실리콘으로 결정화된 후, 그 측면으 로 결정화가 확산됨으로써 폴리실리콘으로 결정화된다. 따라서, 상기 비정질 실리콘 패턴(도 3c의 120)은 상기 MILC를 진행함으로써 결정화되어 폴리실리콘 패턴(121)을 형성하게 된다.
이때, 상기 촉매 금속패턴(도 3e의 191a, 191b)은 하부의 비정질 실리콘 패턴(도 3d의 120)과 반응함으로써 서서히 그 두께가 줄어들게 되며, 처음 촉매 금속층(도 3c의 190) 형성 시, 적정 두께로써 형성됨으로써 상기 고온의 어닐링 후에는 상기 하부의 비정질 실리콘 패턴(도 3d의 120)과 반응하여 사라지거나 또는 일부 남아있게 된다.
다음, 도 3f에 도시한 바와 같이, 상기 폴리실리콘으로 결정화된 폴리실리콘 패턴(121)이 형성된 기판(111)을 산소(O2) 분위기를 갖는 챔버(195) 내에서 300℃ 내지 650℃로 수분 내지 2시간 동안, 바람직하게는 550℃ 내지 650℃의 고온 분위기에서 5분 내지 30분 동안 가열하는 열처리 공정을 진행한다. 통상적인 액정표시장치의 제조에 주로 이용되고 있는 유기재질의 기판인 경우 550℃이상의 온도에 오랜시간 노출되면 변형이 발생하게 되지만, 30분 이하로 650℃의 분위기에 노출되더라도 기판 변형 등이 발생하지 않음을 실험적으로 확인하였으므로 비록 고온에서 전술한대로의 열처리 공정을 진행한다 하더라도 문제되지 않는다. 이때, 상기 산소(O2) 분위기에서 고온으로 적정시간 진행하는 열처리 공정에 의해 상기 폴리실리콘 패턴(121)의 표면으로 니켈(Ni) 등의 촉매 금속의 잔존물(192)이 모이게 된다.
다음, 도 3g에 도시한 바와 같이, 전술한 열처리를 진행한 기판(111)에 드라 이 에칭(dry etching) 또는 습식식각(wet etching)을 실시하거나 또는 CMP(chemical mechanical polishing)공정을 진행하여 상기 폴리실리콘 패턴(121)의 표면일부를 식각하거나 연마함으로써 상기 폴리실리콘 패턴(121) 내부에 존재하는 촉매 금속 잔존물(도 3f의 192)을 제거한다.
따라서, 전술한 본 발명에 따른 MILC결정화법에 의해 결정화된 상기 폴리실리콘 패턴(121)은 산소(O2) 분위기에서 열처리 공정을 진행함으로써 그 내부의 금속 잔존물(도 3f의 192)이 거의 존재하지 않는 바, 최종 완성된 어레이 기판내의 박막트랜지스터의 특성을 향상시킬 수 있는 것이 특징적인 면이 된다.
또한, 종래와는 달리 MILC결정화 공정을 진행하거나 또는 폴리실리콘 패턴 내부의 잔존 금속물을 제거하기 위한 열처리 공정을 진행 시, 상기 폴리실리콘 패턴 상부로 게이트 절연막이나 또는 용융점이 낮은 저저항 물질로 이루어진 게이트 전극이 형성되지 않는 바, 종래에서와 같은 상기 게이트 전극이 게이트 절연막 상부에서 들뜬다던지 아니면, 상기 게이트 전극을 덮으며 형성된 층간절연막과 접촉하는 상기 게이트 전극의 측면부에 빈 공간이 형성되는 등의 불량은 전혀 발생하지 않으므로 게이트 전극의 들뜸, 빈공간(void) 형성 등의 불량을 원천적으로 방지할 수 있는 것이 또 다른 특징이 된다.
다음, 도 3h에 도시한 바와 같이, 상기 열처리 및 식각 또는 CMP공정을 진행하여 금속 잔존물(3f의 192)을 제거한 폴리실리콘 패턴(121) 위로 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 전면에 증착하여 게이트 절연막(125)을 형성하고, 상기 게이트 절연막(125) 위로 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd)을 전면에 증착하고 이를 패터닝하여 상기 폴리실리콘 패턴(121)의 중앙부에 대응하여 게이트 전극(130)을 형성한다. 이때, 도면에는 나타나지 않았지만 다수의 게이트 배선 또한 동시에 형성된다. 또한, 상기 게이트 전극(130) 및 게이트 배선(미도시)을 도면에서는 저저항 금속물질로써 단일층으로 구성한 것을 보이고 있으나, 저저항 금속물질을 증착후, 연속하여 몰리브덴(Mo) 등의 비교적 용융점이 높은 금속물질을 더욱 증착하여 일괄 또는 연속 식각함으로써 이중층의 게이트 전극 및 게이트 배선을 형성할 수도 있다.
다음, 도 3i에 도시한 바와 같이, 상기 게이트 전극(130)을 도핑 마스크로 하여 n+ 또는 p+ 도핑을 실시함으로써 상기 게이트 전극(130)에 대응되는 폴리실리콘 패턴 영역(A1)을 제외하고 상기 게이트 전극(130)의 양측의 폴리실리콘 패턴 영역(PS1)을 도핑함으로써 오믹콘택층(121a)을 형성한다. 이때, 상기 게이트 전극(130)에 대응하여 도핑이 이루어지지 않은 폴리실리콘 패턴 영역(A1)을 채널(channel)을 형성하는 액티브층(121b)이 된다. 이때, n+도핑이 이루어진 경우, 상기 액티브층(121b)과 오믹콘택층(121a) 사이에 저 도즈량의 n-도핑을 더욱 실시함으로써 LDD(lightly dopped drain)(미도시)을 더욱 형성할 수도 있다. 이는 n+도핑되어 오믹콘택층을 형성하게 되면, 핫 캐리어(hot carrier)가 발생됨으로 이러한 핫캐리어에 의한 열화를 방지하기 위함이다. 이러한 LDD층(미도시)은 상기 게이트 전극을 형성하기 위해 금속층을 패터닝하는 과정에서 포토레지스트를 도포, 노광, 현상하여 상기 게이트 전극이 형성될 영역에 포토레지스트 패턴을 형성하고 상기 포토레지스트 패턴 외부로 노출된 금속층을 식각함으로써 게이트 전극을 형성하게 되는데, 이때 상기 금속층의 식각 비율 및 식각 속도를 조절함으로써 상기 포토레지스트 패턴보다 좁은 폭을 갖는 게이트 전극을 형성할 수 있는데, 이때 상기 포토레지스트 패턴을 스트립하지 않은 상태에서 n+도핑을 실시하면, 상기 게이트 전극보다 넓은 영역의 포토레지스트 패턴 영역에 도핑이 되지 않아 액티브층을 형성하게 되고, 이후 상기 포토레지스트 패턴을 스트립한 후, 상기 게이트 전극을 도핑마스크로 하여 저노즈량의 n-도핑을 실시함으로써 상기 액티브층 영역 중 상기 게이트 전극에 대응하는 영역 양측의 소정폭이 n-도핑되어 LDD층을 형성하게 된다.
다음, 도 3j에 도시한 바와 같이, 상기 도핑된 오믹콘택층(121a)과 도핑되지 않는 액티브층(121b)을 형성한 기판(111) 상의 상기 게이트 전극(130) 및 게이트 배선(미도시) 및 노출된 게이트 절연막(125) 위로 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 전면에 증착하거나, 또는 유기절연물질인 벤조사이클로부텐(BCB) 또는 포토아크릴을 전면에 도포하여 층간절연막(140)을 형성한다. 이후, 상기 층간절연막(140) 및 그 하부의 게이트 절연막(125)을 일괄 또는 연속 식각하여 패터닝함으로써 상기 게이트 전극(130)의 양측으로 상기 오믹콘택층(121a) 일부를 각각 노출시키는 반도체층 콘택홀(145a, 145b)을 형성한다.
다음, 도 3k에 도시한 바와 같이, 상기 반도체층 콘택홀(145a, 145b)을 구비한 층간절연막(140) 위로 금속물질을 전면에 증착하고, 이를 패터닝함으로써 상기 반도체층 콘택홀(145a, 145b)을 통해 상기 오믹콘택층(121a)과 각각 접촉하며, 서 로 소정간격 이격하는 소스 및 드레인 전극(155, 157)을 형성한다. 이때, 도면에 나타나지 않았으나 상기 소스 전극(155)과 연결되며, 하부의 게이트 배선(미도시)과 교차하는 데이터 배선(미도시) 또한 형성한다.
다음, 다음 3l에 도시한 바와 같이, 상기 소스 및 드레인 전극(155, 157)과 데이터 배선(미도시) 위로 전면에 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나 또는 유기절연물질인 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포하여 보호층(162)을 형성하고, 이를 패터닝함으로써 상기 드레인 전극(157)을 노출시키는 드레인 콘택홀(165)을 형성한다. 이후, 상기 보호층(165) 위로 투명 도전성물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하고, 이를 패터닝함으로써 상기 드레인 콘택홀(165)을 통해 상기 드레인 전극(157)과 접촉하는 화소전극(170)을 형성함으로써 액정표시장치용 어레이 기판을 완성한다.
본 발명의 실시예는 하나의 구체적인 실시예에 지나지 않으며, 본 발명의 요지를 벗어나지 않는 범위 내에서 본 발명의 구성요소의 많은 변형 및 변경이 가능함을 물론이며, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니된다.
본 발명에 따라 비정질 실리콘 패턴을 형성 후, MILC법에 의한 결정화 공정을 진행하여 폴리실리콘의 반도체층을 형성하고, MILC결정화법 특성상 폴리실리콘 층 내에 금속 잔존물이 형성된 것을 열처리하여 제거함으로써 상기 폴리실리콘의 반도체층의 결정화 특성을 향상시키는 효과가 있다.
또한, 종래의 MILC법에 의한 폴리실리콘의 반도체층을 형성 시, 고온에 의해 게이트 전극의 들뜸 및 내부에 빈공간이 발생하는 등의 불량을 원천적으로 방지하는 효과가 있다.

Claims (17)

  1. 기판 상에 비정질 실리콘 패턴을 형성하는 단계와;
    상기 비정질 실리콘 패턴 상부의 양측단에 리프트 오프(lift off)법에 의해 각각 촉매 금속 패턴을 형성하는 단계와;
    상기 촉매 금속 패턴이 형성된 기판을 제 1 분위기에서 제 1 온도로 어닐링을 진행하여 상기 비정질 실리콘 패턴을 폴리실리콘 패턴으로 결정화하는 단계와;
    상기 폴리실리콘 패턴이 형성된 기판을 산소(O2) 가스 분위기에서 제 2 온도로 열처리함으로서 상기 폴리실리콘 패턴 내부에 존재하는 촉매 금속 잔존물을 상기 폴리실리콘 패턴의 표면으로 응집되도록 하는 단계와;
    상기 촉매 금속 잔존물이 응집된 상기 폴리실리콘 패턴의 표면을 제 1 두께만큼 식각하거나 또는 연마하여 상기 촉매 금속 잔존물을 제거하는 단계와;
    상기 촉매 금속 잔존물이 제거된 상기 폴리실리콘 패턴 위로 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 상기 폴리실리콘 패턴 중앙에 대응하여 게이트 전극을 형성하는 단계와;
    상기 게이트 전극을 도핑 마스크로 도핑 상기 폴리실리콘 패턴을 도핑하는 단계와;
    상기 게이트 전극 위로 상기 폴리실리콘 패턴을 노출시키는 반도체층 콘택홀을 갖는 층간절연막을 형성하는 단계와;
    상기 층간절연막 위로 상기 폴리실리콘 패턴과 접촉하는 소스 및 드레인 전극을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 리프트 오프(lift off)법에 의한 비정질 실리콘 패턴 상부의 양측단에 각각 촉매 금속 패턴을 형성하는 단계는
    상기 비정질 실리콘 패턴 위로 상기 비정질 실리콘 패턴의 양측단을 노출시키는 제 1 및 제 2 콘택홀을 갖는 포토레지스트층을 형성하는 단계와;
    상기 포토레지스트층 위로 촉매 금속층을 형성하는 단계와;
    상기 포토레지스트층를 스트립함으로써 상기 포토레지스트층 상부의 상기 촉매 금속층을 제거하여 상기 비정질 실리콘 패턴 상부의 양측단에 각각 상기 촉매 금속 패턴을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조 방법.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 2 온도는 300℃ 내지 650℃인 액정표시장치용 어레이 기판의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 2 온도에서의 열처리는 2시간 이내로 진행되는 액정표시장치용 어레이 기판의 제조 방법.
  8. 제 6 항에 있어서,
    상기 제 2 온도가 550℃ 내지 650℃인 경우 열처리 시간은 30분 이내로 진행하는 액정표시장치용 어레이 기판의 제조 방법.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 제 1 두께는 상기 열처리에 의해 상기 폴리실리콘 패턴 내부에 잔존하는 촉매 금속물질이 상기 폴리실리콘 패턴의 표면으로 이동함으로써 상기 촉매 금속 잔존물의 밀도가 그 주변대비 높게 형성되는 층의 두께만큼인 액정표시장치용 어레이 기판의 제조 방법.
  11. 제 1 항에 있어서,
    상기 도핑에 의해 상기 폴리실리콘 패턴내에 도핑된 오믹콘택층과, 도핑되지 않은 액티브층을 형성하는 액정표시장치용 어레이 기판의 제조 방법.
  12. 제 1 항에 있어서,
    상기 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
    상기 보호층 위로 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조 방법.
  13. 제 1 항에 있어서,
    상기 제 1 분위기는 산소(O2), 질소(N2) 또는 수소(H) 분위기인 액정표시장치용 어레이 기판의 제조 방법.
  14. 제 1 항에 있어서,
    상기 제 1 온도는 300℃ 내지 650℃ 인 액정표시장치용 어레이 기판의 제조 방법.
  15. 제 1 항에 있어서,
    상기 어닐링은 2시간 이내로 진행되는 액정표시장치용 어레이 기판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 1 온도가 550℃ 내지 650℃인 경우 어닐링은 30분 이내로 진행되는 액정표시장치용 어레이 기판의 제조 방법.
  17. 제 1 항에 있어서,
    상기 촉매 금속패턴은 니켈(Ni) 또는 팔라듐(Pd)으로 이루어진 액정표시장치용 어레이 기판의 제조 방법.
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