KR20060007186A - 박막트랜지스터 기판의 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터 기판의 제조방법에 관한 것으로서, 기판소재 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 상에 비정질 실리콘층을 증착하는 단계와, 상기 비정질 실리콘층을 결정화하여 폴리 실리콘층을 형성하는 단계와, 상기 폴리 실리콘층을 패터닝하여 반도체층을 형성하는 단계와, 주파수가100MHz 내지 100GHz인 전원을 이용하여 발생된 플라즈마로 상기 반도체층의 표면을 처리하여 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 의하여 반도체층과의 계면 특성이 우수한 게이트 산화물을 낮은 온도에서 형성할 수 있다.
Description
도 1은 본발명의 실시예에 따른 박막트랜지스터 기판의 단면도이고,
도 2a 내지 도 2e는 본발명의 실시예에 따른 박막트랜지스터 기판의 제조과정을 나타내는 단면도이고,
도 3은 본발명의 실시예에 따른 박막트랜지스터 기판의 제조에 사용되는 플라즈마 장치의 개략도이다.
* 도면의 주요부분의 부호에 대한 설명 *
100 : 기판소재 110 : 버퍼층 120 : 반도체층 131 : 게이트 산화막 132 : 게이트 절연막 140 : 게이트 전극
150 : 층간 절연막 161 : 소스 전극
162 : 드레인 전극 170 : 보호막
180 : 화소 전극
본 발명은, 박막트랜지스터 기판의 제조방법에 관한 것이다. 보다 상세하게는, 반도체층과의 계면 특성(interface property)이 우수한 게이트 산화막을 낮은 온도에서 형성하는 박막트랜지스터 기판의 제조방법에 관한 것이다.
액정표시장치는 박막트랜지스터가 형성되어 있는 박막트랜지스터 기판과 컬러필터층이 형성되어 있는 컬러필터 기판, 그리고 이들 사이에 액정층이 위치하고 있는 액정패널을 포함한다. 액정패널은 비발광소자이기 때문에 박막트랜지스터 기판의 후면에는 빛을 조사하기 위한 백라이트 유닛이 위치할 수 있다. 백라이트 유닛에서 조사된 빛은 액정층의 배열상태에 따라 투과량이 조정된다.
이때 박막트랜지스터 소자의 반도체층으로는 수소화된 비정질 실리콘(a-Si : H) 또는 폴리 실리콘이 사용된다. 수소화된 비정질 실리콘은 저온 공정이 가능하여 저가의 기판소재를 사용할 수 있는 장점이 있다. 그러나 빛 조사나 전기장 인가시 안정성이 저하되며, 이동도가 낮은 등 전기적 특성도 좋지 않다. 반면, 폴리 실리콘은 수소화된 비정질 실리콘에 비하여 이동도가 큰 장점이 있으며, 이에 따라 기판 상에 직접 구동회로를 실장할 수도 있다.
이러한 폴리 실리콘을 반도체층으로 이용할 경우, 반도체층과 게이트 전극 사이에는 게이트 산화막 및 게이트 절연막이 위치한다. 게이트 절연막은 통상 화학기상증착(CVD) 방법으로 산화 실리콘을 증착하여 형성된다. 증착 방법으로 형성된 게이트 절연막은 산화 실리콘 내의 트랩전하(trap charge)의 형성이 많아 전기적 신뢰성이 떨어지며, 그 형성 두께가 얇아질수록 게이트의 누설전류가 증가하고, 항복전압이 낮아지는 등의 신뢰성 문제가 커지게 된다. 게이트 산화막은 이러한 게이트 절연막의 문제를 극복하기 위한 것으로, 반도체층과 게이트 절연막 사이에 위치한다. 게이트 산화막은 반도체층과 인터페이스 트랩(interface trap) 등의 계면 특성을 향상시키는 것으로, 폴리 실리콘 표면을 산화 처리하여 얻는다.
게이트 산화막을 제조하는 방법으로는 900 내지 1000℃의 고온을 이용하는 방법, 뜨거운 DI(deionized water) 워터로 처리하는 방법, 오존을 이용하여 세정하는 방법, 수십 MHz의 전원을 사용하여 발생하는 산소 플라즈마를 이용하는 방법 등이 있다.
이 중 고온을 이용하는 열적 처리 방식을 사용할 경우 품질이 좋은 게이트 산화막을 얻을 수 있다. 그러나 이 방법은 실리콘 웨이퍼를 사용하는 반도체의 제조에는 적합하나, 고온에 약한 유리로 된 기판소재를 사용하는 박막트랜지스터 기판의 제조에는 적용하기 힘들다. 그 외의 방법들은 공정 온도가 낮아 박막트랜지스터 기판의 제조에 적용될 수 있으나, 만족할 만한 품질을 가진 게이트 산화막을 제공하지 못하다.
따라서 본 발명의 목적은, 낮은 온도에서 반도체층과의 계면 특성이 우수한 게이트 산화막이 형성되는 박막트랜지스터 기판의 제조방법을 제공하는 것이다.
상기의 목적은, 박막트랜지스터 기판의 제조방법에 있어서, 기판소재 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 상에 비정질 실리콘층을 증착하는 단계와, 상기 비정질 실리콘층을 결정화하여 폴리 실리콘층을 형성하는 단계와, 상기 폴리 실리콘층을 패터닝하여 반도체층을 형성하는 단계와, 주파수가100MHz 내지 100GHz인 전원을 이용하여 발생된 플라즈마로 상기 반도체층의 표면을 처리하여 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 게이트 절연막을 형성하는 단계를 포함하는 것에 의하여 달성될 수 있다.
상기 전원의 주파수는 1 내지 10GHz인 것이 바람직하다.
또한 상기 게이트 산화막을 형성하는 단계의 온도는 500℃이하인 것이 바람직하다.
상기 게이트 산화막의 두께는 10 내지 100Å 인 것이 바람직하다.
상기 게이트 산화막을 형성하는 단계는 산소분위기에서 수행되는 것이 바람직하다.
상기 게이트 산화막은 산화 실리콘를 포함하는 것이 바람직하다.
상기 게이트 절연막은 증착에 의하여 형성되며, 두께는 500 내지 1000Å인 것이 바람직하다.
이하 첨부된 도면을 참조로 하여 본발명을 더욱 상세히 설명하겠다.
도 1은 본발명의 실시예에 따른 박막트랜지스터 기판의 단면도이다.
산화 실리콘(SiO2)과 같은 무기절연물질로 이루어진 버퍼층(110)이 기판소재(100) 전면에 형성되어 있다. 버퍼층(110)은 비정질 실리콘층을 폴리 실리콘층으로 결정화할 경우, 열에 의해 기판소재(100) 내부에 존재하는 알칼리 이온, 예를 들어 칼륨 이온, 나트륨 이론 등이 폴리 실리콘층으로 침투하여 품질을 저하시키는 것을 방지하기 위하여 마련된다.
버퍼층(110)의 상부에는 반도체층(120)이 형성되어 있다. 반도체층(120)은 폴리 실리콘층으로 이루어져 있으며, 활성층(121), LDD층(lightly doped drain, 122a, 122b), 오믹 접촉층(123a, 123b)으로 이루어져 있다. 오믹 접촉층(123a, 123b)는 n+ 도핑되어 있으며 각각 소스 전극(161)과 드레인 전극(162)과 접촉한다. 활성층(121)과 오믹 접촉층(123a, 123b) 사이에 위치하는 LDD층(122a, 122b)은 n- 도핑되어 있으며, 핫 캐리어(hot carrier)들을 분산시키기 위함이다. 활성층(121)에는 불순물이 도핑되어 있지 않다. LDD층(122a, 122b)은 누설전류의 증가를 방지하며, 온 상태의 전류 손실을 막는 역할을 한다.
반도체층(120)의 둘레에는 게이트 산화막(131)이 형성되어 있다. 게이트 산화막(131)은 반도체층(120)과의 계면특성을 향상시키기 위한 것이다. 본 발명의 게이트 산화막(131)은 반도체층(120)에 불순물을 도핑하기 전에 반도체층(120)의 표면을 처리하여 형성된 것이다. 따라서 주로 산화 실리콘으로 이루어져 있으며, 그 두께는 10 내지 100이다. 게이트 산화막(131)의 구체적인 제조방법은 후술하겠다.
게이트 산화막(131)의 상부에는 게이트 절연막(132)이 형성되어 있다. 게이트 절연막(132) 역시 통상 산화 실리콘으로 이루어져 있으며, 다만 그 형성방법은 표면처리가 아닌 화학기상증착을 통하여 이루어지는 것이 보통이다. 게이트 절연막(132)의 두께는 500 내지 1000Å이다.
게이트 절연막(132)의 상부에는 활성층(121)에 대응하는 위치에 게이트 전극(140)이 위치하고 있다. 게이트 전극(140)은 몰리브덴, 알루미늄 등의 단일층 또는 다중층으로 이루어져 있다. 오믹 접촉층(123a, 123b)은 접촉구(163, 164)를 통하여 각각 소스 전극(161)과 드레인 전극(162)과 접촉하고 있다. 게이트 전극(140)과 소스전극(161) 및 드레인 전극(162)의 사이에는 층간 절연막(150)이 위치한다. 접촉구(163, 164)의 형성위치에 해당하는 게이트 산화막(131), 게이트 절연막(132), 층간절연막(150)은 제거되어 있다.
소스 전극(161)과 드레인 전극(162)의 상부에는 보호막(170)이 형성되어 있다. ITO(indium tin oxide) 또는 IZO(indium zinc oxide)로 이루어진 화소전극(180)은 보호막(170)을 제거하여 형성된 접촉구(165)를 통하여 드레인 전극(162)과 접촉하고 있다.
이하 본 발명의 실시예에 따른 박막트랜지스터 기판의 제조방법을 도면을 참조하여 설명한다. 도 2a 내지 도 2e는 본발명의 실시예에 따른 박막트랜지스터 기판의 제조과정을 나타내는 단면도이고, 도 3은 본발명의 실시예에 따른 박막트랜지스터 기판의 제조에 사용되는 플라즈마 장치의 개략도이다.
우선 도 2a와 같이 기판소재(100)상에 산화 실리콘으로 이루어진 버퍼층(110)을 형성한다. 버퍼층(110)의 상부에 반도체층(120)을 형성한다.
반도체층(120)의 형성방법은 다음과 같다. 먼저 버퍼층(110)의 상부에 비정질 실리콘층을 증착한다. 이후 증착된 비정질 실리콘층을 폴리 실리콘층으로 결정화하는데, 그 방법으로는 레이저를 이용한 SLS(sequential lateral solidification), 고상 결정화 방법, 금속유도 결정화 방법(MIC, metal induced crystallization), 레이저 열처리법 등이 있다. 폴리 실리콘층이 완성되면 이를 패터닝하여 반도체층(120)을 형성한다. 폴리실리콘층의 패터닝에는 포토레지스트의 도포, 마스크를 이용한 자외선 조사, 현상, 식각 공정 등이 포함된다.
다음으로 도 2b와 같이 반도체층(120)의 표면을 처리하여 게이트 산화막(131)을 형성한다. 게이트 산화막(131)은 반도체층(120)의 표면을 처리한 것이기 때문에 그 성분은 주로 산화 실리콘이다. 게이트 산화막(131)은 플라즈마를 이용하여 형성하는데 이에 사용되는 플라즈마 장치의 구성은 다음과 같다.
도 3은 게이트 산화막(131)이 형성되는 플라즈마 장치를 나타낸 것이다. 플라즈마 장치의 챔버(21)에는 서로 마주보고 있는 상부전극(22)과 하부전극(23)이 마련되어 있다. 상부전극(22)과 하부전극(23)은 판상의 형태를 가지고 있으며 통상 알루미늄으로 만들어져 있다. 상부전극(22)에는 가스가 통과할 수 있는 가스통과공(도시하지 않음)이 마련되어 있으며, 하부전극(23)에는 쿨링 장치와 정전기 방지 장치가 형성되어 있다. 처리할 기판(10)은 하부전극(23)의 상부에 놓여진다. 산소가 상부전극(22)을 통하여 챔버(21) 내부로 공급되며 한편으로는 진공을 통해 챔버(21) 외부로 배출된다.
전원(24)은 상부전극(22)과 하부전극(23)에 연결되어, 그 사이에 플라즈마를 발생시킨다. 이때 전원(24)의 주파수는 100MHz 내지 100GHz이다. 이는 종래의 플라즈마 장치에서 사용되는 13.56MHz 또는 27.12MHz보다 매우 높은 수치이다. 이렇게 높은 주파수를 가진 전원(24)을 이용한 플라즈마를 통해 얻은 게이트 산화막(131)은 기존의 플라즈마 장치를 이용한 경우나, 오존 세정을 이용한 경우에 비하여 인터페이스 트랩(interface trap) 등이 매우 우수하다. 또한 고온 열처리를 통해 얻은 게이트 산화막(131)에 비교하여도, 유사하거나 더 우수한 특성을 나타낸다. 여기서 전원(24)의 주파수가 100MHz보다 작으면 게이트 산화막(131)의 특성 향상이 미미하며, 100GHz보다 크면 이러한 주파수를 가지는 전원(24)을 마련하기가 어려워진다. 바람직하게는 전원(24)의 주파수는 1 내지 10GHz인 것이 좋다.
이러한 플라즈마 장치를 이용하여 게이트 산화막(131)을 형성하기 위해서는, 먼저 반도체층(120)이 형성된 기판(10)을 플라즈마 장치 내에 도입한다. 이 후 산소를 공급하면서 상부전극(22)과 하부전극(23)에 100MHz 내지 100GHz의 주파수를 가진 전원(24)을 공급한다. 이때 산소와 함께 또는 단독으로 오존을 사용해도 무방하다. 이에 의해 챔버(21) 내에는 플라즈마가 형성되면서 반도체층(120)의 표면의 실리콘을 산화 실리콘으로 산화시켜 게이트 산화막(131)을 형성한다. 게이트 산화막(131)의 일부는 기존 반도체층(120)의 내부로 연장되어 있다. 이때 챔버(21) 내의 온도는 500℃이하인 것이 바람직하다. 500℃ 이하의 온도에서도 품질이 우수한 게이트 산화막(131)을 얻을 수 있으며, 반면 온도가 500℃이상이면 기판소재(100) 에 악영향을 줄 수 있기 때문이다. 이렇게 형성된 게이트 산화막(131)의 두께는 10Å 내지 100Å인 것이 바람직하다. 게이트 산화막(131)의 두께가 10Å이하이면 효과가 충분하지 않으며, 100Å이상을 형성하기 위해서는 제조 시간이 지나지게 많이 소요되기 때문이다. 게이트 산화막(131)의 두께는 전원(24)의 주파수, 반응 시간, 산소의 유량, 챔버(21) 내의 온도, 압력 등을 통하여 조절할 수 있다.
게이트 산화막(131)이 형성되면, 도 2c와 같이 게이트 절연막(132)과 게이트 전극(140)을 형성한다. 게이트 절연막(132)은 화학기상증착(CVD)방법을 통하여 증착되는데, 전구체로는 TEOS(tetra-ethyl-ortho-silicate)나 사일렌(SiH4) 등이 사용된다. 게이트 절연막(132)의 두께는 500 내지 1000Å인 것이 바람직하다.
게이트 전극(140)의 형성은 게이트 금속층의 증착, 포토레지스트의 도포, 마스크를 이용한 자외선 조사, 현상, 식각 공정 등을 통하여 이루어진다. 게이트 전극(140)은 몰리브덴, 알루미늄 등의 단일층이거나 다중층일 수 있다.
이 후 도 2d와 같이, 반도체층(120)에 불순물을 도핑하여 활성층(121), LDD층(122a, 122b), 오믹 접촉층(123a, 123b)을 형성한다. 이들을 형성하는 방법은 여러가지가 있다. 예를 들어 게이트 전극(140)에 별도의 포토레지스트를 형성하는 방법을 설명하면 다음과 같다. 게이트 전극(140)을 형성한 후 기판(10) 전면에 이온주입에 의한 n- 도핑을 한다. 이 때 게이트 전극(140)에 의해 가려진 활성층(120) 부분은 이온 주입이 되지 않지만, 그 외의 반도체층(122a, 122b, 123a, 123b)은 n- 도핑된다. 이 후 게이트 전극(140)의 외부에 LDD 층(122a, 122b)과 대응하도록 포토레지스트를 형성한다. 이 상태에서 n+도핑을 하면 오믹 접촉층(123a, 123b)은 n+ 도핑되는 반면, LDD층(122a, 122b)은 상부에 위치하는 포토레지스트에 의해 n+ 도핑되지 않고 n- 도핑으로 남게된다. 물론 활성층(121) 역시 게이트 전극(140)에 의해 블록킹되고 있기 때문에 n+ 도핑되지 않는다. 기판(10)의 외곽에 구동을 위하여 상보형 박막트랜지스터를 형성하는 경우 p+ 도핑도 필요한데, 이때 표시영역내의 반도체층(120)의 상부에 포토레지스트를 형성한 후 p+ 도핑한다. n- 도핑과 n+ 도핑에 주로 사용되는 불순물은 통상 5족원소인 인(P)이며, p+ 도핑은 주로 3족원소인 보론(B)이 사용된다.
다음으로 도 2e와 같이 층간절연막(150)과 소스 전극(161) 및 드레인 전극(162)을 형성한다. 이를 위해서는 먼저 게이트 전극(140)의 상부, 게이트 전극(140)이 가리지 않은 게이트 절연막(132)의 상부에 질화실리콘(SiNx) 또는 산화 실리콘과 같은 무기절연물질을 증착하고, 마스크 공정을 진행하여 층간절연막(150)을 형성한다. 층간 절연막(150)의 식각 시에 게이트 절연막(132)과 게이트 산화막(131)도 같이 식각하여 오믹 접촉층(123a, 123b)을 노출시키는 접촉구(163, 164)를 마련한다. 이 후 데이터 금속층을 증착하고 마스크 공정을 진행하여 소스 전극(161)과 드레인 전극(162)을 형성한다. 소스 전극(161)과 드레인 전극(162)은 각각 접촉구(163, 164)를 통하여 오믹 접촉층(123a, 123b)과 접해 있다.
소스 전극(161)과 드레인 전극(162)의 형성이 완료된 후 질화 실리콘 등으로 이루어진 보호막(170)을 형성하는데, 보호막(170)에는 식각 공정을 통하여 접촉구(165)가 형성되어 있다. 마지막으로 ITO(indium tin oxide) 내지 IZO(indium zinc oxide)로 이루어진 화소전극(180)을 스퍼터링 방법으로 보호막(170)의 상부에 증착하고 패터닝하면 도1과 같은 박막트랜지스터 기판이 완성된다. 화소전극(180)은 접촉구(165)를 통하여 드레인 전극(162)과 연결되어 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 고주파수의 전원을 이용한 플라즈마 처리를 이용하여 낮은 온도에서 우수한 품질의 게이트 산화막을 얻을 수 있는 박막트랜지스터 기판의 제조방법이 제공된다.
Claims (7)
- 박막트랜지스터 기판의 제조방법에 있어서,기판소재 상에 버퍼층을 형성하는 단계와;상기 버퍼층 상에 비정질 실리콘층을 증착하는 단계와;상기 비정질 실리콘층을 결정화하여 폴리 실리콘층을 형성하는 단계와;상기 폴리 실리콘층을 패터닝하여 반도체층을 형성하는 단계와;주파수가100MHz 내지 100GHz인 전원을 이용하여 발생된 플라즈마로 상기 반도체층의 표면을 처리하여 게이트 산화막을 형성하는 단계와;상기 게이트 산화막 상에 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제 1항에 있어서,상기 전원의 주파수는 1 내지 10GHz인 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제 1항에 있어서,상기 게이트 산화막을 형성하는 단계의 온도는 500℃이하인 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제 1항에 있어서,상기 게이트 산화막의 두께는 10 내지 100Å 인 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제 1항에 있어서,상기 게이트 산화막을 형성하는 단계는 산소분위기에서 수행되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제 1항에 있어서,상기 게이트 산화막은 산화 실리콘을 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제 1항에 있어서,상기 게이트 절연막은 증착에 의하여 형성되며, 두께는 500 내지 1000Å인 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100974610B1 (ko) * | 2007-12-28 | 2010-08-06 | 주식회사 비아트론 | 박막 트랜지스터 제조방법 |
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2004
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