KR100997966B1 - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

박막 트랜지스터 표시판의 제조 방법 Download PDF

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Abstract

　　　절연 기판 위에 차단막 및 비정질 규소막을 적층하는 단계, 비정질 규소막을 결정화하여 다결정 규소막을 형성하는 단계, 기판을 UV 세정하는 단계, 기판을 불산을 이용하여 세정하는 단계, 다결정 규소막을 패터닝하여 다결정 규소 패턴을 형성하는 단계, 다결정 규소 패턴을 덮도록 게이트 절연막을 형성하는 단계, 다결정 규소 패턴에에 도전형 불순물을 고농도로 도핑하여 불순물이 도핑된 소스 영역 및 드레인 영역과 불순물이 도핑되지 않은 채널 영역을 가지는 반도체층을 형성하는 단계, 반도체층과 적어도 일부분이 중첩하는 게이트 전극을 가지는 게이트선을 형성하는 단계, 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
　　　박막트랜지스터, UV 세정, 다결정화

Description

박막 트랜지스터 표시판의 제조 방법{Manufacturing method of thin film transistor array panel}
　　　도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
　　　도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 자른 단면도이고,
　　　도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 단면도이고,
　　　도 4는 도 3의 다음 단계에서의 단면도이고,
　　　도 5a는 도 4의 다음 단계에서의 배치도이고,
　　　도 5b는 도 5a의 Vb-Vb’선을 따라 자른 단면도이고,
　　　도 6a는 도 5a의 다음 단계에서의 배치도이고,
　　　도 6b는 도 6a의 VIb-VIb’선을 따라 자른 단면도이고,
　　　도 7a는 도 6a의 다음 단계에서의 배치도이고,
　　　도 7b는 도 7a의 VIIb-VIIb’선을 따라 자른 단면도이고,
　　　도 8a는 도 7a의 다음 단계에서의 배치도이고,
　　　도 8b는 도 8a의 VIIIb-VIIIb’선을 따라 자른 단면도이고,
　　　도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
　　　도 10은 도 9의 X-X’-X"선을 따라 자른 단면도이고,
　　　도 11a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 배치도이고,
　　　도 11b는 도 11a의 XIb-XIb'-Xb"선을 따라 자른 단면도이고,
　　　도 12a는 도 11a의 다음 단계에서의 배치도이고,
　　　도 12b는 도 12a의 XIIb-XIIb'-XIIb"선을 따라 자른 단면도이고,
　　　도 13a는 도 12a의 다음 단계에서의 배치도이고,
　　　도 13b는 도 13a의 XIIIb-XIIIb’-XIIIb"선을 따라 자른 단면도이다.
　　　※도면의 주요부분에 대한 부호 설명※
　　　110 : 절연 기판 121 : 게이트선
　　　124 : 게이트 전극 131 : 유지 전극선
　　　133 : 유지 전극 140 : 게이트 절연막
　　　153 : 소스 영역 154 : 채널 영역
　　　155 : 드레인 영역 171 : 데이터선
　　　171a : 데이터 금속편 171b : 데이터 연결부
　　　173 : 소스 전극 175 : 드레인 전극
　　　190 : 화소 전극
　　　본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 특히 반도체층으로 다결정 규소를 이용한 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
　　　일반적으로 규소는 결정 상태에 따라 비정질 규소(amorphous silicon)와 결정질 규소(crystalline silicon)로 나눌 수 있다. 비정질 규소는 낮은 온도에서 증착하여 박막(thin film)을 형성하는 것이 가능하여, 주로 낮은 용융점을 가지는 유리를 기판으로 사용하는 액정 패널(liquid crystal panel)의 스위칭 소자에 많이 사용한다.
　　　그러나 비정질 규소 박막은 낮은 전계 효과 이동도 등의 문제점으로 표시 소자의 대면적화에 어려움이 있다. 그래서 높은 전계 효과 이동도와 고주파 동작 특성 및 낮은 누설 전류(leakage current) 의 전기적 특성을 가진 다결정 규소(poly crystalline silicon)의 응용이 요구되고 있다.
　　　다결정 규소를 이용한 박막의 전기적 특성은 입자(grain)의 크기 및 균일성(uniformity)에 큰 영향을 받는다. 즉, 입자의 크기 및 균일성이 증가함에 따라 전계 효과 이동도도 따라 증가한다. 따라서 입자를 크게 하면서도 균일한 다결정 규소를 형성하는 방법에 관심이 높아지고 있다.
　　　다결정 규소를 형성하는 방법에는 ELA(eximer laser anneal), 로 열처리(chamber annal) 등의 방법으로 형성하고 있으며 최근에는 레이저로 규소 결정의 측면 성장을 유도하여 다결정 규소를 제조하는 고상 측면 결정화(sequential lateral solidification, SLS) 기술이 제안되었다.
　　　이러한 방법은 모두 비정질 규소막을 이용한 후 열처리하여 다결정화 시키는 것으로, 비정질 규소막의 표면 상태에 따라서 다결정 규소막의 균일성이 영향을 받게된다. 예를 들어, 비정질 규소막 상의 임의의 영역에 자연 산화막이 불균일한 두께로 형성되어 있다면, 다결정화 공정시 결정이 고르게 형성되지 않고 돌기 등의 형태로 형성되는 부분이 발생하여 표면이 불균일하게 된다.
　　　이러한 돌기가 형성되어 있으면 상부막을 균일하게 형성할 수 없으며, 상부막과의 밀착성을 떨어뜨려 후속 공정을 어렵게 한다. 또한, 불균일한 결정 상태를 가지는 부분에 박막 트랜지스터의 채널부가 위치하게 되면 박막 트랜지스터의 전기적 특성이 저하되는 문제점이 있다.
　　　상기한 문제점을 해결하기 위한 본 발명은 균일한 표면을 가지는 다결정 규소막을 형성할 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공한다.
　　　상기한 목적을 달성하기 위해서 다결정 규소막에 1차로 UV 세정을 실시하고 2차로 HF 세정을 실시한다. 좀 더 구체적으로 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 차단막 및 비정질 규소막을 적층하는 단계, 비정질 규소막을 결정화하여 다결정 규소막을 형성하는 단계, 기판을 UV 세정하는 단계, 기판을 불산을 이용하여 세정하는 단계, 다결정 규소막을 패터닝하여 다결정 규소 패턴을 형성하는 단계, 다결정 규소 패턴을 덮도록 게이트 절연막을 형성하는 단계, 다결정 규소 패턴에에 도전형 불순물을 고농도로 도핑하여 불순물이 도핑된 소스 영역 및 드레인 영역과 불순물이 도핑되지 않은 채널 영역을 가지는 반도체층 을 형성하는 단계, 반도체층과 적어도 일부분이 중첩하는 게이트 전극을 가지는 게이트선을 형성하는 단계, 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
　　　상기한 목적을 달성하기 위한 다른 방법은 절연 기판 위에 차단막 및 비정질 규소막을 적층하는 단계, 비정질 규소막을 결정화하여 다결정 규소막을 형성하는 단계, 기판을 UV 세정하는 단계, 기판을 불산을 이용하여 세정하는 단계, 다결정 규소막을 패터닝하여 다결정 규소 패턴을 형성하는 단계, 다결정 규소 패턴을 덮도록 게이트 절연막을 형성하는 단계, 다결정 규소 패턴에 도전형 불순물을 고농도로 도핑하여 불순물이 도핑된 소스 영역 및 드레인 영역과 불순물이 도핑되지 않은 채널 영역을 가지는 반도체층을 형성하는 단계, 반도체층과 적어도 일부분이 중첩하는 게이트 전극을 가지는 게이트선 및 데이터 금속편을 형성하는 단계, 반도체층을 덮도록 층간 절연막을 형성하는 단계, 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터 연결부 및 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함한다.
　　　여기서 다결정 규소막은 UV 세정 단계 전에 측면 고상 결정화 방법으로 형성하는 것이 바람직하다.
　　　또한, 다결정 규소막은 UV 세정 단계 후에 엑시머 레이저 열처리 방법으로 형성하는 것이 바람직하다. 이때, 불산 세정 단계 이후에 기판을 열처리하는 단계를 더 포함할 수 있다. 그리고 열처리는 엑시머 레이저 열처리 방법으로 진행하는 것이 바람직하다.
　　　또한, UV 세정은 100도~300도의 온도에서 UV 램프로 1분~30분 동안 기판을 조사하는 것이 바람직하다.
　　　첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
　　　도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 “ 위에 “있다고 할 때, 이는 다른 부분 “ 바로 위에” 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 “바로 위에” 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
　　　이제 본 발명의 실시예를 참조한 도면과 함께 상세히 설명한다.
　　　 [실시예1]
　　　도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 나타내는 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 자른 단면도이다.
　　　도 1 및 도 2에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소 등으로 형성된 차단막(111)이 형성되어 있다.
　　　차단막(111) 위에는 소스 영역(153), 드레인 영역(155), 채널 영역(154) 및 저농도 도핑 영역(152)을 포함하는 복수개의 반도체층(150)이 형성되어 있다.
　　　반도체층(150)을 포함하는 기판(110) 위에는 질화 규소 또는 산화 규소 등으로 이루어지는 게이트 절연막(140)이 형성되어 있다.
　　　게이트 절연막(140) 위에는 일 방향으로 긴 복수의 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부분(도시하지 않음) 또는 분지형 부분은 반도체층(150)의 채널 영역(154)과 중첩하고 있다. 채널 영역(154)과 중첩하는 부분은 박막 트랜지스터의 게이트 전극(124)으로 사용된다. 이때 게이트 전극(124)은 저농도 도핑 영역(152)과도 일부 중첩되어 있으나 중첩하지 않을 수 있다.
　　　그리고 게이트선(121)의 한쪽 끝부분은 외부 회로로부터 전달되는 신호를 전달 받기 위해 게이트선(121) 폭보다 넓은 폭을 가질 수 있고, 게이트 구동 회로가 기판의 상부에 직접 형성되는 경우에는 게이트 구동 회로의 출력단에 직접 연결된다.
　　　또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 반도체층(150)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 반도체층(150)은 유지 전극 영역(157)이 된다.
　　　반도체층(150)과 유지 전극선(131)의 길이 및 폭의 차이 때문에 유지 전극선(131)의 바깥에 노출되는 반도체층(150A)이 형성되어 있을 수 있다.
　　　이러한 게이트선(121, 124) 및 유지 전극선(131, 133)은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), 구리(Cu), 은(Ag), 알루미늄(Al) 또는 이들의 합금으로 단층 또는 복수층(도시하지 않음)으로 형성할 수 있다. 여기서 은 또는 알루미늄을 포함하는 경우에는 다른 물질, 특히 ITO 또는 IZO 등과 물리적, 화학적, 전기적 접촉 특성이 좋으며 산화에 강한 금속층을 더 포함하는 것이 바람직하다.
　　　게이트선(121, 124) 및 유지 전극선(131, 133)의 측면은 경사지도록 형성되어 있으며, 이는 상부층과의 밀착성을 증가시킨다.
　　　게이트선(121) 및 유지 전극선(131) 위에는 이들을 덮는 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라즈마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)법 등으로 형성되는 a-Si:C:O 막 또는 a-Si:O:F 막 등의 저유전율 절연 물질 또는 무기 물질인 질화 규소 따위로 형성할 수 있다.
　　　제1 층간 절연막(601)은 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(161, 162)를 포함하고 있다.
　　　제1 층간 절연막(601) 위에 게이트선(121)과 교차하여 화소 영역을 정의하는 복수의 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(161)를 통해 소스 영역(153)과 연결되어 있으며 소스 영역(153)과 연결되어 있는 부분(173)은 박막 트랜지스터의 소스 전극(173)으로 사용된다. 데이터선(171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
　　　그리고 데이터선(171)과 동일한 층에는 박막 트랜지스터의 드레인 전극(175)이 형성되어 있다. 드레인 전극(175)은 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있다.
　　　드레인 전극(175) 및 데이터선(171)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다. 제2 층간 절연막(602)도 제1 층간 절연막과 동일한 물질로 형성되어 있다. 제2 층간 절연막(602)은 드레인 전극(175)을 노출하는 제3 접촉구(163)를 가진다.
　　　제2 층간 절연막(602) 위에는 제3 접촉구(163)를 통해 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 형성되어 있다.
　　　그리고 제2 층간 절연층(602) 위에는 데이터선(171)의 끝부분과 연결되는 접촉 보조 부재가 형성될 수 있다. 접촉 보조 부재는 제2 층간 절연막(602)에 형성되어 있는 접촉구(도시하지 않음)를 통해 데이터선(171)과 연결되며, 데이터 구동 회로가 기판 위에 바로 형성되는 경우에는 접촉구 및 접촉 보조 부재가 필요하지 않는다.
　　　이상 기술한 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
　　　도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방 법의 중간 단계에서의 단면도이고, 도 4는 도 3의 다음 단계에서의 단면도이고, 도 5a는 도 4의 다음 단계에서의 배치도이고, 도 5b는 도 5a의 Vb-Vb’선을 따라 자른 단면도이고, 도 6a는 도 5a의 다음 단계에서의 배치도이고, 도 6b는 도 6a의 VIb-VIb’선을 따라 자른 단면도이고, 도 7a는 도 6a의 다음 단계에서의 배치도이고, 도 7b는 도 7a의 VIIb-VIIb’선을 따라 자른 단면도이고, 도 8a는 도 7a의 다음 단계에서의 배치도이고,
　　　도 8b는 도 8a의 VIIIb-VIIIb’선을 따라 자른 단면도이다.
　　　먼저 도 3에 도시한 바와 같이, 유리, 석영 또는 사파이어 등의 투명한 절연 기판(110) 위에 산화 규소 또는 질화 규소 등을 증착하여 차단막(111)을 형성한다. 이후 차단막(111) 위에 비정질 규소막을 형성한다. 이때 비정질 규소막의 표면에서 자연 산화막이 형성된다. 자연 산화막은 불균일한 두께로 형성되어 있다.
　　　그런 다음 비정질 규소막을 고상 측면 결정화 방법(SLS)으로 1차 결정화하여 다결정 규소막(150A)을 형성한다.
　　　이후 다결정 규소막(150A)을 1차 세정하여 표면 산화막(501)을 형성한다. 이때 1차 세정은 UV 램프를 사용하여 다결정 규소막(150A)에 UV를 조사하는 하는 것으로, 100도~300도(℃)의 온도에서 1분~30분 동안 조사한다. 이때, 표면 산화막은 UV 램프의 출력, 가열 온도, 진행 시간에 따라 두께 및 다결정 규소막의 규소 상태에 따라서 형성되는 두께가 달라질 수 있으나 100Å이하의 두께로 형성하는 것이 바람직하다.
　　　이러한 세정 공정 전에는 다결정 규소막(150A) 표면에 자연 산화막이 불균일 하게 형성되어 있으나, 본 발명에서와 같은 UV 세정을 실시하면 다결정 규소막(150A) 표면에 균일한 두께의 표면 산화막이 형성된다.
　　　도 4에 도시한 바와 같이, 다결정 규소막(150A)을 2차 세정하여 그 상부에 형성된 표면 산화막(501)을 제거한다. 여기서 2차 세정은 약 1:300의 비율로 희석된 불산(HF) 세정액으로 약 30초간 진행한다. 표면 산화막(501)에 포함되어 있는 불균일한 두께의 자연 산화막을 완벽하게 제거할 수 있다.
　　　그런 다음 진공 또는 불활성 기체(예를 들어 질소, 아르곤, 네온, 헬륨 등) 분위기에서 엑시머 레이저 열처리로 2차 다결정화 공정을 실시하여 다결정 규소막(150A)의 결정화를 완성하면서, 다결정 규소막(501)이 표면에 형성된 돌기를 최소화한다.
　　　1차 다결정화 공정시에 비정질 규소막 표면의 불균일하게 형성되어 있는 자연 산화막으로 인해 다결정 규소막(150A) 표면에 돌기가 형성될 수 있다. 따라서 2차 다결정화 공정을 진행하여 돌기의 크기를 최소화하여 균일한 다결정 규소막(150A)을 형성할 수 있다. 2차 다결정화 공정은 측면 고상 결정화 공정시 불균일하게 형성된 다결정 규소 및 자연 산화막으로 인해 형성된 돌기를 제거한다. 즉, 결정립계에 형성된 돌기가 다결정 실리콘이 부분 용융된 상태에서 표면 에너지를 낮추기 위한 방향으로 이동함으로써 돌기가 감소된다.
　　　이상 설명한 바와 같이, 고상 측면 결정화 방법으로 다결정화 한 후 엑시머 레이저 열처리를 진행하여 표면 평탄화를 진행하였으나 비정질 규소막을 엑시머 레이저 열처리로 다결정화 할 수 있다. 이 때는 비정질 규소막에 형성되어 있는 자연 산화막을 UV 세정 및 불산 세정으로 제거한 후 엑시머 레이저 열처리를 진행한다.
　　　다음 도 5a 및 도 5b에 도시한 바와 같이, 다결정 규소막(150A)을 광마스크를 이용한 사진 식각 공정으로 패터닝하여 다결정 규소 패턴(150B)을 형성한다.
　　　이후 다결정 규소 패턴(150B) 위에 사진 공정으로 감광막 패턴을 형성한 후 감광막 패턴을 마스크로 N형 또는 P형 불순물을 저농도로 도핑하여 저농도 도핑 영역(152)을 형성하고, 채널 영역(154)을 한정한다.
　　　그리고 도 6a 및 도 6b에 도시한 바와 같이, 다결정 규소 패턴(150B)을 덮도록 질화 규소 또는 산화 규소 등의 절연 물질을 화학적 기상 증착 등의 방법으로 500~3,000Å의 두께로 증착하여 게이트 절연막(140)을 형성한다.
게이트 절연막(140) 위에 스퍼터링 등의 방법으로 금속막을 형성한 후 사진 식각 공정으로 패터닝하여 게이트선(121) 및 유지 전극선(131)을 형성한다. 이때 게이트 전극(124)은 채널 영역(154)뿐 아니라 저농도 도핑 영역(152)과 일부 중첩하도록 형성하여 게이트 전극(124)과 소스 영역 및 드레인 영역(153, 155)에 유도되는 측면 방향의 스트레스를 다소 완화시켜 핫캐리어(hot carrier)로 인한 손상을 약화시킬 수 있으나, 저농도 도핑 영역(152)과 중첩하지 않을 수도 있다.
　　　여기서 금속막은 크롬, 티타늄, 탄탈륨, 몰리브덴, 구리, 은, 알루미늄 또는 이들의 합금을 단층 또는 복수층(도시하지 않음)으로 증착하여 형성한다. 여기서 은 또는 알루미늄을 포함하는 경우에는 다른 물질, 특히 ITO 또는 IZO 등과 물리적, 화학적, 전기적 접촉 특성이 좋으며 산화에 강한 금속층을 더 포함하는 것이 바람직하다. 이때 이들의 측면은 상부층과의 밀착성을 증가시키기 위해서 경사지도 록 형성한다.
　　　그런 다음 게이트선(121, 124) 및 유지 전극선(131, 133)을 마스크로 다결정 규소 패턴(150B)의 소정 영역에 저농도 도핑 영역(152)과 동일한 불순물을 고농도로 도핑하여 소스 영역(153), 드레인 영역(155) 및 불순물이 도핑되지 않은 채널 영역(154)을 포함하는 반도체층(150)을 완성한다.
　　　여기서 게이트선(121) 및 유지 전극선(131)을 크롬과 같이 내화학성이 우수한 금속을 사용하지 않을 경우에는 별도의 감광막 패턴을 형성하여 불순물을 도핑하는 것이 바람직하다. 이는 이온 도핑시 노출된 게이트선(121) 및 유지 전극선(131)의 표면이 손상되는 것을 방지한다.
　　　도 7a 및 도 7b에 도시한 바와 같이, 게이트선(121) 및 유지 전극선(131)을 덮도록 제1 층간 절연막(601)을 형성한다. 제1 층간 절연막(601)은 평탄화 특성이 우수하며 감광성 (photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다.
　　　이후 광마스크를 이용한 사진 식각 공정으로 식각하여 소스 영역(153) 및 드레인 영역(155)을 노출하는 접촉구(161, 162)를 형성한다.
　　　그럼 다음 접촉구(161, 162) 내부를 포함하는 기판 전면에 스퍼터링 등의 방법으로 금속막을 형성한 후 광마스크를 이용한 사진 식각 공정으로 소스 전극(173)을 가지는 데이터선(171) 및 드레인 전극(175)을 형성한다.
　　　이때 금속막은 게이트선(121)과 같이 크롬, 티타늄, 탄탈륨, 몰리브덴, 구리, 은, 알루미늄 또는 이들의 합금을 단층 또는 복수층(도시하지 않음)으로 증착하여 형성한다. 여기서 은 또는 알루미늄을 포함하는 경우에는 다른 물질, 특히 ITO 또는 IZO 등과 물리적, 화학적, 전기적 접촉 특성이 좋으며 산화에 강한 금속층을 더 포함하는 것이 바람직하다. 이때 이들의 측면은 상부층과의 밀착성을 증가시키기 위해서 경사지도록 형성한다.
　　　도 8a 및 도 8b에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)을 포함하여 제1층간 절연막(601) 위에 절연 물질을 적층하여 제2 층간 절연막(602)을 형성한 후 열처리를 진행한다.
　　　제2 층간 절연막(602)은 제1 층간 절연막(601)과 동일하게 형성할 수 있으며, 저유전율 물질로 형성하는 경우에는 이후에 형성되는 화소 전극(190)과 데이터선(171) 사이의 기생 용량이 크지 않아 이들(171, 190)을 일부 중첩하여 화소 영역의 개구율을 향상시킬 수 있다.
　　　열처리는 질소 또는 질소와 산소의 혼합 기체 분위기인 로(furnace) 또는 베이킹 오븐(baking oven) 등에서 진행하며, 상부층과 데이터선 및 드레인 전극과의 결합력을 향상시키고 반도체층(150) 및 게이트 절연막(140)의 계면을 안정화시킨다.
　　　이후 제2 층간 절연막(602)에 사진 식각 방법으로 드레인 전극(175)을 노출하는 제3 접촉구(163)를 형성한다.
　　　도 1 및 도 2에 도시한 바와 같이, 제3 접촉구(163) 내부를 포함하는 제2 층 간 절연막(602) 위에 투명한 물질인 ITO, IZO 등을 증착한 후, 이를 패터닝하여 화소 전극(190)을 형성한다. 이때, 접촉 보조 부재(도시하지 않음)도 함께 형성한다.
　　　 [실시예2]
　　　도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 10은 도 9의 X-X’-X"선을 따라 자른 단면도이다
　　　도시한 바와 같이, 실시예2 에서는 데이터선은 서로 다른 층에 각각 형성되어 있는 데이터 금속편과 데이터 연결부으로 이루어지며 이들은 접촉구를 통해 전기적으로 연결되어 있다. 이때 데이터 금속편은 게이트선과 동일한 층에 동일한 물질로 형성되어 있고, 데이터 연결부는 화소 전극과 동일한 층에 동일한 물질로 형성되어 있다. 이와 같은 구조는 박막 트랜지스터 표시판을 형성할 때 필요한 마스크 수를 줄일 수 있다.
　　　좀더 구체적으로 설명하면 도 9 및 도 10에 도시된 바와 같이, 투명한 절연 기판(110) 위에 산화 규소 등으로 이루어지는 차단막(111)이 형성되어 있고, 차단막(111) 위에 박막 트랜지스터의 소스 영역(153), 드레인 영역(155), 채널 영역(154) 및 저농도 도핑 영역(152)을 포함하는 반도체층(150)이 형성되어 있다. 그리고 반도체층(150)을 포함하는 기판(110) 위에 게이트 절연막(140)이 형성되어 있다.
　　　게이트 절연막(140) 위에는 가로 방향으로 긴 게이트선(121)이 형성되어 있다. 게이트선(121)의 일부분 또는 분지형 부분(도시하지 않음)은 반도체층(150)과 일부 중첩되며 박막 트랜지스터의 게이트 전극(124)으로 사용된다.
　　　게이트선(121)의 한쪽 끝부분은 외부 회로(도시하지 않음)로부터 주사 신호를 인가 받기 위해 게이트선(121) 폭보다 확대 형성할 수 있다.
　　　또, 유지 전극선(131)이 게이트선(121)과 일정거리 떨어져 형성되며 평행하게 위치하도록, 게이트선(121)과 동일한 물질로 동일한 층에 형성되어 있다. 반도체층(150)과 중첩되는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133) 아래에 위치한 반도체층(150)은 유지 전극 영역(157)이 된다.
　　　그리고 게이트선(121)과 일정 거리 떨어져 형성되어 있으며 게이트선(121)과 수직한 방향으로 신장되며, 게이트선(121)과 동일한 층에 데이터 금속편(171a)이 형성되어 있다. 데이터 금속편(171a)은 인접한 두 게이트선(121) 사이에 게이트선(121)과 연결되지 않도록 형성되어 있다. 또, 데이터 금속편(171a)은 외부 회로(도시하지 않음)로부터 화상 신호를 인가 받기 위해 가장 바깥에 위치한 한 행의 데이터 금속편(171a)의 한쪽 끝부분을 확대 형성할 수 있다.
　　　게이트선(121), 유지 전극선(131) 및 데이터 금속편(171a)을 포함하는 게이트 절연막(140) 위에는 층간 절연막(160)이 형성되어 있다.
　　　층간 절연막(160) 위에는 데이터 연결부(171b), 화소 전극(190) 및 접촉 보조 부재(82)가 형성되어 있다. 데이터 연결부(171b)는 세로 방향으로 게이트선(121) 및 유지 전극선(131)과 교차하도록 형성되어 있다.
　　　데이터 금속편(171a)의 양 끝부분은 층간 절연막(160)에 형성되어 있는 접촉구(163)를 통해 데이터 연결부(171b)와 연결되어 있으며, 데이터 연결부(171b)는 접촉구(161)를 통해 소스 영역(153)과 연결되어 있다. 즉, 데이터 연결부(171b)에 의하여 분리되어 있는 데이터 금속편(171a)들이 게이트선(121) 및 유지 전극선(131)을 건너 연결된다.
　　　그리고 화소 전극(190)은 층간 절연막(160)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있으며, 접촉 보조 부재(82)는 층간 절연막(160)에 형성되어 있는 접촉구(164)를 통해 데이터 금속편(171a)의 한쪽 끝부분과 연결되어 있다.
　　　이상 설명한 본 발명의 제2 실시예에 다른 박막 트랜지스터 표시판의 제조 방법을 첨부한 도면 및 기 설명한 도 3 및 도 4를 참조하여 공정 순서대로 설명한다.
　　　도 11b는 도 11a의 XIb-XIb-XIb"’선을 따라 자른 단면도이고, 도 12a는 도 11a의 다음 단계에서의 배치도이고, 도 12b는 도 11a의 XIIb-XIIb’-XIIb"선을 따라 자른 단면도이고, 도 13a는 도 12a의 다음 단계에서의 배치도이고, 도 13b는 도 13a의 XIIIb-XIIIb’-XIIIb"선을 따라 자른 단면도이다.
　　　먼저 도 3에 도시한 바와 같이, 유리, 석영 또는 사파이어 등의 투명한 절연 기판(110) 위에 산화 규소 등을 증착하여 차단막(111)을 형성한다. 이후 차단막(111) 위에 비정질 규소막을 형성한다.
　　　그런 다음 비정질 규소막을 고상 측면 결정화 방법으로 1차 결정화하여 다결정 규소막(150A)을 형성한다.
　　　이후 다결정 규소막(150A)을 1차 세정하여 표면 산화막(501)을 형성한다. 이때 1차 세정은 UV 램프를 사용하여 다결정 규소막(150A)에 UV를 조사하는 하는 것으로, 100도~300도의 온도에서 1분~30분 동안 조사한다. 이때, 표면 산화막은 UV 램프의 출력, 가열 온도, 진행 시간에 따라 두께 및 다결정 규소막의 규소 상태에 따라서 형성되는 두께가 달라지나 100Å이하의 두께로 형성하는 것이 바람직하다.
　　　이러한 세정 공정 전에는 다결정 규소막(150A) 표면에 자연 산화막이 불균일하게 형성되어 있으나, 본 발명에서와 같은 UV 세정을 실시하면 다결정 규소막(150A) 표면에 균일한 두께의 표면 산화막이 형성된다.
　　　도 4에 도시한 바와 같이, 다결정 규소막(150A)을 2차 세정하여 표면 산화막(501)을 제거한다. 여기서 2차 세정은 약 1:300의 비율로 희석된 불산(HF) 세정액으로 약 30초간 진행한다. 종래의 불균일한 자연 산화막과 달리 균일한 두께의 표면 산화막(501)이 형성되어 있으므로 한번의 세정으로도 다결정 규소막 표면에 형성된 산화막을 완벽하게 제거할 수 있다.
　　　그런 다음 진공 또는 불활성 기체(예를 들어 질소,아르곤, 네온, 헬륨 등) 분위기에서 엑시머 레이저 열처리로 2차 다결정화하여 다결정 규소막(150A)을 형성한다.
　　　1차 다결정화 공정시에 비정질 규소막 표면의 불균일하게 형성되어 있는 자연 산화막으로 인해 다결정 규소막(150A) 표면에 돌기가 형성될 수 있다. 따라서 2차 다결정화 공정을 진행하여 돌기의 크기를 최소화하여 균일한 다결정 규소막(150A)을 형성할 수 있다.
　　　제1 실시예에서와 같이, 측면 결정화 방법으로 다결정화 한 후 엑시머 레이 저 열처리를 진행하여 표면 평탄화를 진행하였으나 비정질 규소막을 엑시머 레이저 열처리로 다결정화 할 수 있다. 이 때는 비정질 규소막에 형성되어 있는 자연 산화막을 UV 세정 및 불산 세정으로 제거한 후 엑시머 레이저 열처리를 진행한다.
　　　다음 도 11a 및 도 11b에 도시한 바와 같이, 다결정 규소막(150A)을 광마스크를 이용한 사진 식각 공정으로 패터닝하여 다결정 규소 패턴(150B)을 형성한다.
　　　이후 다결정 규소 패턴(150B) 위에 사진 공정으로 감광막 패턴을 형성한 후 감광막 패턴을 마스크로 N형 또는 P형 불순물을 저농도로 도핑하여 저농도 도핑 영역(152)을 형성하고, 채널 영역(154)을 한정한다.
　　　그리고 도 12a 및 도 12b에 도시한 바와 같이, 다결정 규소 패턴(150B)을 덮도록 질화 규소 또는 산화 규소 등의 절연 물질을 화학적 기상 증착 등의 방법으로 500~3,000Å의 두께로 증착하여 게이트 절연막(140)을 형성한다.
게이트 절연막(140) 위에 스퍼터링 등의 방법으로 금속막을 형성한 후 사진 식각 공정으로 패터닝하여 게이트선(121), 유지 전극선(131) 및 데이터 금속편(171a)을 형성한다. 이때 게이트 전극(124)은 채널 영역(154)뿐 아니라 저농도 도핑 영역(152)과 일부 중첩하도록 형성하여 게이트 전극(124)과 소스 영역 및 드레인 영역(153, 155)에 유도되는 측면 방향의 스트레스를 다소 완화시켜 핫캐리어(hot carrier)로 인한 손상을 약화시킬 수 있으나, 저농도 도핑 영역(152)과 중첩하지 않을 수도 있다.
　　　여기서 금속막은 크롬, 티타늄, 탄탈륨, 몰리브덴, 구리, 은, 알루미늄 또는 이들의 합금을 단층 또는 복수층(도시하지 않음)으로 증착하여 형성한다. 여기서 은 또는 알루미늄을 포함하는 경우에는 다른 물질, 특히 ITO 또는 IZO 등과 물리적, 화학적, 전기적 접촉 특성이 좋으며 산화에 강한 금속층을 더 포함하는 것이 바람직하다. 이때 이들의 측면은 상부층과의 밀착성을 증가시키기 위해서 경사지도록 형성한다.
　　　그런 다음 게이트선(121, 124) 및 유지 전극선(131)을 마스크로 다결정 규소 패턴(150B)의 소정 영역에 저농도 도핑 영역(152)과 동일한 불순물을 고농도로 도핑하여 소스 영역(153), 드레인 영역(155) 및 불순물이 도핑되지 않은 채널 영역(154)을 포함하는 반도체층(150)을 완성한다.
　　　여기서 게이트선(121), 유지 전극선(131) 및 데이터 금속편(171a)을 크롬과 같이 내화학성이 우수한 금속을 사용하지 않을 경우에는 별도의 감광막 패턴을 형성하여 불순물을 도핑하는 것이 바람직하다. 이는 이온 도핑시 노출된 게이트선(121) 및 유지 전극선(131)의 표면이 손상되는 것을 방지한다.
　　　도 13a 및 도 13b에 도시한 바와 같이, 도핑용 감광막 패턴을 제거한 후 게이트선(121) 및 데이터 금속편(171a)을 덮도록 층간 절연막(160)을 형성한후 열처리를 진행한다.
　　　층간 절연막(160)은 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다. 저유전율 물질로 형성하는 경우에는 이후에 형성되는 화소 전극(190)과 데이터선(171) 사이의 기생 용량이 크지 않아 이들(171, 190)을 일부 중첩하여 화소 영역의 개구율을 향상시킬 수 있 다.
　　　열처리는 질소 또는 질소와 산소의 혼합 기체 분위기인 로 또는 베이킹 오븐 등에서 진행하며, 상부층과 데이터선 및 드레인 전극과의 결합력을 향상시키고 반도체층(150) 및 게이트 절연막(140)의 계면을 안정화시킨다.
　　　그런 다음 층간 절연막(160)에 사진 식각 방법으로 소스 영역(153)을 노출하는 제1 접촉구(161), 드레인 영역(155)을 노출하는 제2 접촉구(162), 데이터 금속편(171a)을 노출하는 제3 접촉구(163), 데이터 금속편(171a)의 한쪽 끝부분(179)을 노출하는 제4 접촉구(164)를 형성한다.
　　　도 10 및 도 11에 도시한 바와 같이, 접촉구(161, 162, 163, 164) 내부를 포함하는 층간 절연막(160) 위에 투명한 도전 물질로 도전막을 형성한 후 광마스크를 이용한 사진 식각 공정으로 패터닝하여 데이터 연결부(171b), 화소 전극(190) 및 접촉 보조 부재(82)를 형성한다.
　　　여기서 데이터 금속편(171b)은 제3 접촉구(163)를 통해 데이터 연결부(171b)와 연결하며, 데이터 연결부(171b)는 제1 접촉구(161)를 통해 소스 영역(153)과 연결한다. 그리고 화소 전극(190)은 제2 접촉구(162)를 통해 드레인 영역(155)과 연결하고, 접촉 보조 부재는(82)는 제4 접촉구(164)를 통해 데이터 금속편(171a)과 연결한다.
　　　이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
　　　이상 기술한 바와 같이, 본 발명에 따른 제조 방법에서는 UV 세정을 이용하여 산화막을 형성한 다음 HF 세정으로 산화막을 완전히 제거함으로써 2차 결정화를 통하여 다결정 규소막 표면의 돌기를 최소화할 수 있어 박막 트랜지스터의 특성을 기판 전면적으로 균일하게 확보할 수 있어, 표시 장치의 표시 특성을 향상시킬 수 있다.

Claims (7)

  1. 절연 기판 위에 차단막 및 비정질 규소막을 적층하는 단계,
    상기 비정질 규소막을 1차 결정화하여 다결정 규소막을 형성하는 단계,
    상기 기판을 UV 세정하여 산화막을 형성하는 단계,
    상기 기판을 불산을 이용하여 상기 산화막을 제거하는 단계,
    상기 다결정 규소막을 2차 결정화하는 단계,
    상기 다결정 규소막을 패터닝하여 다결정 규소 패턴을 형성하는 단계,
    상기 다결정 규소 패턴을 덮도록 게이트 절연막을 형성하는 단계,
    상기 다결정 규소 패턴에 도전형 불순물을 고농도로 도핑하여 소스 영역 및 드레인 영역을 가지는 반도체층을 형성하는 단계,
    상기 반도체층의 소스 영역과 드레인 영역 사이의 채널 영역과 중첩하는 게이트 전극을 가지는 게이트선을 형성하는 단계,
    상기 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계,
    상기 제1 층간 절연막 위에 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단계,
    상기 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계,
    상기 제2 층간 절연막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 절연 기판 위에 차단막 및 비정질 규소막을 적층하는 단계,
    상기 비정질 규소막을 1차 결정화하여 다결정 규소막을 형성하는 단계,
    상기 기판을 UV 세정하여 산화막을 형성하는 단계,
    상기 기판을 불산을 이용하여 상기 산화막을 제거하는 단계,
    상기 다결정 규소막을 2차 결정화하는 단계,
    상기 다결정 규소막을 패터닝하여 다결정 규소 패턴을 형성하는 단계,
    상기 다결정 규소 패턴을 덮도록 게이트 절연막을 형성하는 단계,
    상기 다결정 규소 패턴에 도전형 불순물을 고농도로 도핑하여 소스 영역 및 드레인 영역을 가지는 반도체층을 형성하는 단계,
    상기 반도체층의 소스 영역과 드레인 영역 사이의 채널 영역과 중첩하는 게이트 전극을 가지는 게이트선 및 데이터 금속편을 형성하는 단계,
    상기 반도체층을 덮도록 층간 절연막을 형성하는 단계,
    상기 층간 절연막 위에 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터 연결부 및 상기 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항 또는 제2항에서,
    상기 1차 결정화는 측면 고상 결정화 방법으로 결정화하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제3항에서,
    상기 2차 결정화는 엑시머 레이저 열처리 방법으로 결정화하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제4항에서,
    상기 산화막을 제거하는 단계 이후에 상기 기판을 열처리하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  6. 　　　제5항에서,
    　　　상기 열처리는 엑시머 레이저 열처리 방법으로 진행하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제1항 또는 제2항에서,
    상기 UV 세정은 100도~300도의 온도에서 UV 램프로 1분~30분 동안 상기 기판을 조사하는 박막 트랜지스터 표시판의 제조 방법.
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