KR100997967B1 - 박막 트랜지스터 표시판 및 그의 제조 방법 - Google Patents

Abstract

본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 형성되어 있는 질화막 및 산화막으로 이루어지는 차단막, 차단막 위에 형성되며 소스 영역, 드레인 영역 및 소스 영역 및 드레인 영역 사이에 위치하는 채널 영역을 가지는 반도체층, 반도체층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 채널 영역과 중첩하는 게이트 전극을 가지는 게이트선, 게이트선 위에 형성되며 각각 소스 영역 및 드레인 영역을 노출하는 제1 및 제2 접촉구를 가지는 제1 층간 절연막, 제1 층간 절연막 위에 형성되며 제1 접촉구를 통해 소스 영역과 연결되는 소스 전극을 가지는 데이터선, 층간 절연막 위에 형성되며 제2 접촉구를 통해 드레인 영역과 연결되는 드레인 전극, 데이터선 및 드레인 전극 위에 형성되며 드레인 전극을 노출하는 제3 접촉구를 가지는 제2 층간 절연막, 제2 층간 절연막 위에 형성되며 드레인 전극과 연결되어 있는 화소 전극을 포함한다.

박막트랜지스터, 차단막, 열처리, 문턱전압

Description

박막 트랜지스터 표시판 및 그의 제조 방법{Thin film transistor array panel and manufacturing method thereof}

도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,

도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 자른 단면도이고,

도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 단면도이고,

도 4a는 도 3의 다음 단계에서의 배치도이고,

도 4b는 도 4a의 IVb-IVb'선을 따라 자른 단면도이고,

도 5a는 도 4a의 다음 단계에서의 배치도이고,

도 5b는 도 5a의 Vb-Vb’선을 따라 자른 단면도이고,

도 6은 도 5b의 다음 단계에서의 단면도이고,

도 7a는 도 6의 다음 단계에서의 배치도이고,

도 7b는 도 7a의 VIIb-VIIb'선을 따라 자른 단면도이고,

도 8a는 도 7a의 다음 단계에서의 배치도이고,

도 8b는 도 8a의 VIIIb-VIIIb'선을 따라 자른 단면도이고,

도 9a는 종래 기술에 따른 열처리 이후의 문턱 전압을 도시한 그래프이고,

도 9b는 본 발명의 실시예에 따른 열처리 이후의 문턱 전압값을 도시한 그래프이고,

도 10은 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,

도 11은 도 10의 XI-XI'선을 따라 자른 단면도이고,

도 12a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 배치도이고,

도 12b는 도 11a의 XIIb-XIIb'-XIIb"선을 따라 자른 단면도이고,

도 13a는 도 12a의 다음 단계에서의 배치도이고,

도 13b는 도 13a의 XIIIb-XIIIb'-XIIIb"선을 따라 자른 단면도이고,

도 14는 도 13b의 다음 단계에서의 단면도이고,

도 15a는 도 14의 다음 단계에서의 배치도이고,

도 15b는 도 15a의 XVb-XVb'-XVb"선을 따라 자른 단면도이다.

※도면의 주요부분에 대한 부호 설명※

110 : 절연 기판 121 : 게이트선

123 : 게이트 전극 131 : 유지 전극선

133 : 유지 전극 140 : 게이트 절연막

150 : 반도체층 153 : 소스 영역

154 : 채널 영역 155 : 드레인 영역

152 : 소스 영역 171 : 데이터선

171a : 데이터 금속편 171b : 데이터 연결부

173 : 소스 전극 175 : 드레인 전극

190 : 화소 전극

본 발명은 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것으로, 특히 반도체층으로 다결정 규소를 이용한 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것이다.

박막 트랜지스터 표시판(Thin Film Transistor, TFT)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.

박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 화소 전극에 전달되는 화상 신호를 제어하는 스위칭 소자이다.

이때, 반도체층은 비정질 규소 또는 다결정 규소 등으로 이루어지며, 게이트 전극과의 상대적인 위치에 따라 박막 트랜지스터는 탑 게이트(top gate) 방식과 바텀 게이트(bottom gate) 방식으로 나눌 수 있다. 다결정 규소 박막 트랜지스터 표시판의 경우, 게이트 전극이 반도체층의 상부에 위치하는 탑 게이트 방식이 주로 이용된다.

다결정 규소 박막 트랜지스터는 구동 속도가 비정질 규소 박막 트랜지스터 보다 훨씬 빠르기 때문에 화소를 스위칭하는 박막 트랜지스터와 함께 이를 동작시키기 위한 구동 회로를 함께 형성할 수 있는 장점이 있다.

이러한 다결정 규소 박막 트랜지스터의 반도체층은 박막 트랜지스터의 채널이 형성되는 채널 영역과 채널 영역을 중심으로 마주하는 소스 영역과 드레인 영역을 가지는데, 제조 공정시 문턱 전압을 조절하기 위해 채널 영역에는 미소량의 불순물을 이온 주입한다.

하지만 문턱 전압을 조절하기 위한 이온 도핑 공정에서 매우 낮은 이온 도핑량을 균일하고 재현성 있게 유지하면서 채널 영역을 형성하기가 매우 어려워 박막 트랜지스터의 신뢰성 및 재현성을 확보하기가 매우 어려운 단점이 있다.

상기한 문제점을 해결하기 위한 본 발명은 문턱 전압을 용이하게 조절하여 신뢰성 및 재현성을 확보할 수 있는 박막 트랜지스터 표시판 및 그의 제조 방법을 제공한다.

상기한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법에서는 박막 트랜지스터의 문턱 전압을 조절하기 위해 질화막과 산화막의 이중막으로 차단막을 형성하며, 380도 이상의 범위로 열처리 공정을 실시한다.

좀 더 구체적으로 본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 형성되어 있는 질화막 및 산화막으로 이루어지는 차단막, 차단막 위에 형성되며 소스 영역, 드레인 영역 및 소스 영역 및 드레인 영역 사이에 위치하는 채널 영역을 가지는 반도체층, 반도체층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 채널 영역과 중첩하는 게이트 전극을 가지는 게이트선, 게이트선 위에 형성되며 각각 소스 영역 및 드레인 영역을 노출하는 제1 및 제2 접촉구를 가지는 제1 층간 절연막, 제1 층간 절연막 위에 형성되며 제1 접촉구를 통해 소스 영역과 연결되는 소스 전극을 가지는 데이터선, 층간 절연막 위에 형성되며 제2 접촉구를 통해 드레인 영역과 연결되는 드레인 전극, 데이터선 및 드레인 전극 위에 형성되며 드레인 전극을 노출하는 제3 접촉구를 가지는 제2 층간 절연막, 제2 층간 절연막 위에 형성되며 드레인 전극과 연결되어 있는 화소 전극을 포함한다.

상기한 목적을 달성하기 위한 다른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 형성되어 있는 질화막 및 산화막으로 이루어지는 차단막, 차단막 위에 형성되어 있으며 소스 영역, 드레인 영역 및 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 가지는 반도체층, 반도체층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되며 채널 영역과 일부분이 중첩하는 게이트선, 이웃 하는 게이트선 사이에 일정거리 떨어져 위치하며 게이트선과 수직한 방향으로 신장되어 있는 데이터 금속편, 게이트선 및 데이터 금속편 위에 형성되어 있는 층간 절연막, 층간 절연막 위에 형성되며 게이트선과 교차하여 데이터 금속편을 접촉구를 통해 전기적으로 연결하는 데이터 연결부, 층간 절연막 위에 형성되며 접촉구를 통해 드레인 영역과 연결되어 있는 화소 전극을 포함한다.

여기서 소스 영역 및 드레인 영역에는 도전형 불순물이 도핑되어 있는 것이 바람직하고, 소스 영역과 게이트 전극 사이 및 드레인 영역과 게이트 전극 사이에 위치하며 도전형 불순물이 소스 영역 및 드레인 영역보다 저농도로 도핑되어 있는 저농도 도핑 영역을 가질 수 있다.

그리고 데이터 금속편은 인접한 두 개의 게이트선 사이에 형성되고, 데이터 연결부는 게이트 배선 및 상기 유지 전극 배선과 교차하도록 형성되는 것이 바람직하다.

또한, 질화막 및 산화막은 각각 30nm~550nm의 두께로 형성되어 있으며, 질화막과 산화막의 두께합은 600nm이하로 형성되어 있는 것이 바람직하다.

상기한 다른 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 질화막, 산화막 및 비정질 규소막을 적층하는 단계, 비정질 규소막을 다결정화한 후 패터닝하여 다결정 규소층을 형성하는 단계, 다결정 규소층을 세정하는 단계, 다결정 규소층을 덮도록 게이트 절연막을 형성하는 단계, 다결정 규소층에 도전형 불순물을 고농도로 도핑하여 불순물이 도핑된 소스 영역 및 드레인 영역과 불순물이 도핑되지 않은 채널 영역을 가지는 반도체층을 형성하는 단계, 반도체층과 적어도 일부분이 중첩하는 게이트 전극을 가지는 게이트선을 형성하는 단계, 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계, 기판을 열처리하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.

상기한 다른 목적을 달성하기 위한 다른 제조 방법은 절연 기판 위에 질화막, 산화막 및 비정질 규소막을 적층하는 단계, 비정질 규소막을 다결정화한 후 패터닝하여 다결정 규소층을 형성하는 단계, 다결정 규소층을 세정하는 단계, 다결정 규소층을 덮도록 게이트 절연막을 형성하는 단계, 다결정 규소층에 도전형 불순물을 고농도로 도핑하여 불순물이 도핑된 소스 영역 및 드레인 영역과 불순물이 도핑되지 않은 채널 영역을 가지는 반도체층을 형성하는 단계, 반도체층과 적어도 일부분이 중첩하는 게이트 전극을 가지는 게이트선 및 데이터 금속편을 형성하는 단계, 반도체층을 덮도록 층간 절연막을 형성하는 단계, 층간 절연막을 열처리하는 단계, 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터 연결부 및 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함한다.

여기서 세정은 HF 세정액으로 10초~300초 동안 세정하는 것이 바람직하다.

그리고 열처리는 질소 또는 질소와 수소의 혼합 분위기에서 380이상의 온도로 진행하는 것이 바람직하다.

또한, 질화막 및 산화막은 각각 30nm~550nm 범위의 두께로 각각 형성하며, 질화막과 산화막의 두께의 합은 600nm이하로 형성하는 것이 바람직하다.

또한, HF 세정액은 HF와 초순수액이 1:300~1:1,000의 비율로 혼합되어 있는 것이 바람직하다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 “ 위에 “있다고 할 때, 이는 다른 부분 “ 바로 위에” 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 “바로 위에” 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예를 참조한 도면과 함께 상세히 설명한다.

[실시예1]

도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 나타내는 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 자른 단면도이다.

도 1 및 도 2에 도시한 바와 같이, 투명한 절연 기판(110) 위에 질화막(111a) 및 산화막(111b)의 이중 막으로 이루어지는 차단막(111)이 형성되어 있다.

여기서 질화막(111a)은 기판(110) 바로 위에 형성되어 있으며 산화막(111b)보다 불순물을 포획하는 효과가 우수하여 기판(110)으로부터 유입되는 불순물이 반도체층(150)으로 전달되는 것을 방지한다. 그리고 질화막(111a) 상부에 형성되어 있는 산화막(111b)은 다결정 규소화 공정시 필요한 열을 일정시간 보존하는 기능이 질화막에 비해 우수하여 이후의 다결정화 공정을 안정적으로 유지하는 기능을 가진다. 차단막(111) 위에는 소스 영역(153), 드레인 영역(155), 채널 영역(154) 및 저농도 도핑 영역(152)을 포함하는 복수개의 반도체층(150)이 형성되어 있다.

반도체층(150)을 포함하는 기판(110) 위에는 질화 규소 또는 산화 규소 등으로 이루어지는 게이트 절연막(140)이 형성되어 있다.

게이트 절연막(140) 위에는 일 방향으로 긴 복수의 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부분(도시하지 않음) 또는 분지형 부분은 반도체층(150)의 채널 영역(154)과 중첩하고 있다. 채널 영역(154)과 중첩하는 부분은 박막 트랜지스터의 게이트 전극(124)으로 사용된다. 이때 게이트 전극(124)은 저농도 도핑 영역(152)과도 일부 중첩되어 있으나 중첩하지 않을 수 있다.

그리고 게이트선(121)의 한쪽 끝부분은 외부 회로로부터 전달되는 신호를 전달 받기 위해 게이트선(121) 폭보다 넓은 폭을 가질 수 있고, 게이트 구동 회로가 기판의 상부에 직접 형성되는 경우에는 게이트 구동 회로의 출력단에 직접 연결된다.

또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선 (121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 반도체층(150)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 반도체층(150)은 유지 전극 영역(157)이 된다.

반도체층(150)과 유지 전극선(131)의 길이 및 폭의 차이 때문에 유지 전극선(131)의 바깥에 노출되는 반도체층(150A)이 형성되어 있을 수 있다.

이러한 게이트선(121, 124) 및 유지 전극선(131, 133)은 크롬(Cr), 티타늄 (Ti), 탄탈륨(Ta), 몰리브덴(Mo), 구리(Cu), 은(Ag), 알루미늄(Al) 또는 이들의 합금으로 단층 또는 복수층(도시하지 않음)으로 형성할 수 있다. 여기서 은 또는 알루미늄을 포함하는 경우에는 다른 물질, 특히 ITO 또는 IZO 등과 물리적, 화학적, 전기적 접촉 특성이 좋으며 산화에 강한 금속층을 더 포함하는 것이 바람직하다.

게이트선(121, 124) 및 유지 전극선(131, 133)의 측면은 경사지도록 형성되어 있으며, 이는 상부층과의 밀착성을 증가시킨다.

게이트선(121) 및 유지 전극선(131) 위에는 이들을 덮는 제1 층간 절연막 (601)이 형성되어 있다. 제1 층간 절연막은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라즈마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)법 등으로 형성되는 a-Si:C:O 막 또는 a-Si:O:F 막 등의 저유전율 절연 물질 또는 무기 물질인 질화 규소 따위로 형성할 수 있다.

제1 층간 절연막(601)은 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(161, 162)를 포함하고 있다.

제1 층간 절연막(601) 위에 게이트선(121)과 교차하여 화소 영역을 정의하는 복수의 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(161)를 통해 소스 영역(153)과 연결되어 있으며 소스 영역(153)과 연결되어 있는 부분(173)은 박막 트랜지스터의 소스 전극(173)으로 사용된다. 데이터선(171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있다.

그리고 데이터선(171)과 동일한 층에는 박막 트랜지스터의 드레인 전극(175)이 형성되어 있다. 드레인 전극(175)은 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있다.

드레인 전극(175) 및 데이터선(171)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다. 제2 층간 절연막(602)도 제1 층간 절연막과 동일한 물질로 형성되어 있다. 제2 층간 절연막(602)은 드레인 전극(175)을 노출하는 제3 접촉구(163)를 가진다.

제2 층간 절연막(602) 위에는 제3 접촉구(163)를 통해 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 형성되어 있다.

그리고 제2 층간 절연층(602) 위에는 데이터선(171)의 끝부분과 연결되는 접촉 보조 부재가 형성될 수 있다. 접촉 보조 부재는 제2 층간 절연막(602)에 형성되어 있는 접촉구(도시하지 않음)를 통해 데이터선(171)과 연결되며, 데이터 구동 회로가 기판 위에 바로 형성되는 경우에는 접촉구 및 접촉 보조 부재가 필요하지 않는다.

이상 기술한 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.

도 3, 도 4a, 도 5a, 도 7a, 및 도 8a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 배치도이고, 도 4b는 도 4a의 IVb-IVb'선을 따라 자른 단면도이고, 도 5b는 도 5a의 Vb-Vb’선을 따라 자른 단면도이고, 도 6은 도 5b의 다음 단계에서의 단면도이고, 도 7b는 도 7a의 VIIb-VIIb'선을 따라 자른 단면도이고, 도 8b는 도 8a의 VIIIb-VIIIb'선을 따라 자른 단면도이다.

먼저 도 3에 도시한 바와 같이, 유리, 석영 또는 사파이어 등의 투명한 절연 기판(110) 위에 질화 규소를 증착하여 질화막(111a)을 형성하고, 산화 규소를 증착하여 산화막(111b)을 형성하여 이중막(111a, 111b)으로 이루어지는 차단막(110)을 형성한다. 이때 질화막(111a)과 산화막(111b)은 각각 30nm~550nm의 두께로 형성할 수 있으나 이들(111a, 111b)을 합한 두께는 600nm이하가 되도록 형성하는 것이 바람직하다.

질화막(111a)은 이후에 다수의 열처리 공정에서 기판(110) 표면의 Na, Fe, C, N, O 등의 불순물이 상부의 반도체층(150)으로 이동하는 것을 방지한다. 그리고 산화막(111b)은 이후의 열처리와 함께 진행되는 다결정 공정 등에서 필요한 열을 일정 기간 보존하여 이후 최종 열처리 공정의 효과를 안정적으로 확보할 수 있게 한다.

차단막(111) 위에 비정질 규소를 화학적 기상 증착(chemical vapor deposition, CVD) 등의 방법으로 증착하여 500Å~1,000Å의 두께의 비정질 규소막 (501)을 형성한다.

다음 도 4a 및 도 4b에 도시한 바와 같이, 비정질 규소막을 레이저 열처리 (laser annealing), 로 열처리(furnace annealing) 또는 고상 측면 결정화 (sequential lateral solidification, SLS) 방법 등을 통하여 비정질 규소를 결정화한 후 사진 식각 방법으로 패터닝하여 다결정 규소층(150)을 형성한다.

이후 다결정 규소층(150)을 불산(HF) 또는 BHF로 세정하여 다결정 규소층(150)의 표면에 형성되어 있는 자연 산화막을 제거함과 동시에 다결정 규소층(150)의 표면에 있는 규소(Si)와 불소(F)가 반응하도록 하여 표면을 안정화시킨다. 이때 세정은 불산 또는 BHF가 초수순물에 1: 300~1:1,000의 비율로 희석되어 있는 세정액으로 세정하는 것으로, 기판을 세정액에 10초~300초 동안 진행한다.

도 5a 및 도 5b에 도시한 바와 같이, 다결정 규소층(150) 위에 사진 공정으로 감광막 패턴을 형성한 후 감광막 패턴을 마스크로 N형 또는 P형 불순물을 저농도로 도핑하여 저농도 도핑 영역(152)을 형성한다.

이후 다결정 규소층(150)을 덮도록 질화 규소 또는 산화 규소 등의 절연 물질을 화학적 기상 증착 등의 방법으로 500Å~3,000Å의 두께로 증착하여 게이트 절연막(140)을 형성한다.

그리고 게이트 절연막(140) 위에 스퍼터링 등의 방법으로 금속막을 형성한 후 사진 식각 공정으로 패터닝하여 게이트선(121) 및 유지 전극선(131)을 형성한다. 이때 게이트 전극(124)과 저농도 도핑 영역(152)이 일부 중첩하도록 형성하여 게이트 전극(124)과 소스 영역 및 드레인 영역(153, 155)에 유도되는 측면 방향의 스트레스를 다소 완화시켜 핫캐리어(hot carrier)로 인한 손상을 약화시킬 수 있으나, 저농도 도핑 영역(152)과 중첩하지 않을 수도 있다.

여기서 금속막은 크롬, 티타늄, 탄탈륨, 몰리브덴, 구리, 은, 알루미늄 또는 이들의 합금을 단층 또는 복수층(도시하지 않음)으로 증착하여 형성한다. 여기서 은 또는 알루미늄을 포함하는 경우에는 다른 물질, 특히 ITO 또는 IZO 등과 물리적, 화학적, 전기적 접촉 특성이 좋으며 산화에 강한 금속층을 더 포함하는 것이 바람직하다. 이때 이들의 측면은 상부층과의 밀착성을 증가시키기 위해서 경사지도록 형성한다.

도 6에 도시한 바와 같이, 게이트선(121, 124) 및 유지 전극선(131, 133)을 마스크로 다결정 규소층(150) 소정 영역에 저농도 도핑 영역과 동일한 불순물을 고농도로 도핑하여 소스 영역(153), 드레인 영역(155) 및 불순물이 도핑되지 않은 채널 영역(154)을 포함하는 반도체층(150)을 완성한다.

여기서 게이트선(121) 및 유지 전극선(131)을 크롬과 같이 내화학성이 우수한 금속을 사용하지 않을 경우에는 별도의 감광막 패턴을 형성하여 불순물을 도핑하는 것이 바람직하다. 이는 이온 도핑시 노출된 게이트선(121) 및 유지 전극선(131)의 표면이 손상되는 것을 방지한다.

도 7a 및 도 7b에 도시한 바와 같이, 게이트선(121) 및 유지 전극선(131)을 덮도록 제1 층간 절연막(601)을 형성한다. 제1 층간 절연막(601)은 평탄화 특성이 우수하며 감광성 (photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증 착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다.

이후 광마스크를 이용한 사진 식각 공정으로 식각하여 소스 영역(153) 및 드레인 영역(155)을 노출하는 접촉구(161, 162)를 형성한다.

그럼 다음 접촉구(161, 162) 내부를 포함하는 기판 전면에 스퍼터링 등의 방법으로 금속막을 형성한 후 광마스크를 이용한 사진 식각 공정으로 소스 전극(173)을 가지는 데이터선(171) 및 드레인 전극(175)을 형성한다.

이때 금속막은 게이트선(121)과 같이 크롬, 티타늄, 탄탈륨, 몰리브덴, 구리, 은, 알루미늄 또는 이들의 합금을 단층 또는 복수층(도시하지 않음)으로 증착하여 형성한다. 여기서 은 또는 알루미늄을 포함하는 경우에는 다른 물질, 특히 ITO 또는 IZO 등과 물리적, 화학적, 전기적 접촉 특성이 좋으며 산화에 강한 금속층을 더 포함하는 것이 바람직하다. 이때 이들의 측면은 상부층과의 밀착성을 증가시키기 위해서 경사지도록 형성한다.

도 8a 및 도 8b에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)을 포함하여 제1층간 절연막(601) 위에 절연 물질을 적층하여 제2 층간 절연막(602)을 형성한 후 열처리를 진행한다.

제2 층간 절연막(602)은 제1 층간 절연막(601)과 동일하게 형성할 수 있으며, 저유전율 물질로 형성하는 경우에는 이후에 형성되는 화소 전극(190)과 데이터선(171) 사이의 기생 용량이 크지 않아 이들(171, 190)을 일부 중첩하여 화소 영역 의 개구율을 향상시킬 수 있다.

열처리는 질소 또는 질소와 산소의 혼합 기체 분위기인 로(furnace) 또는 베이킹 오븐(baking oven) 등에서 진행한다.

열처리에 의해서 데이터선(171) 및 드레인 전극(175)의 금속 입자간의 결합력을 향상시키고 이들(171, 175)과 상,하부층(601, 602)간의 결합력도 향상된다. 또한, 열처리에 의해 층간 절연막(601, 602)에 포함되어 있는 수소 원자가 반도체층(150) 또는 게이트 절연막(140)의 표면에 존재하는 포획자리(Trapping silte)로 확산되어 안정한 계면 상태를 유지하도록 하기 때문에 문턱 전압(Vth)이 낮아진다.

이때 열처리는 수소가 해리되는 380도 이상의 온도에서 진행한다.

이후 제2 층간 절연막(602)에 사진 식각 방법으로 드레인 전극(175)을 노출하는 제3 접촉구(163)를 형성한다.

도 1 및 도 2에 도시한 바와 같이, 제3 접촉구(163) 내부를 포함하는 제2 층간 절연막(602) 위에 투명한 물질인 ITO, IZO 등을 증착한 후, 이를 패터닝하여 화소 전극(190)을 형성한다. 이때, 접촉 보조 부재(도시하지 않음)도 함께 형성한다.

이러한 본 발명의 실시예에 따른 제조 방법에서는, 차단막(111)을 이중의 절연막(111a, 111b)으로 형성하고, 반도체층을 불산 등으로 세정한 다음, 380도 이상의 온도 범위로 열처리를 실시한 결과 얼마 정도의 문턱 전압을 가지는 박막 트랜지스터를 제조할 수 있었으며, 이에 대하여 도면을 참조하여 구체적으로 설명하기로 한다.

도 9a는 종래의 문턱 전압 조절용 이온이 도핑되어 있고, 단일 차단막을 가지며 불산 세정을 실시하지 않는 박막 트랜지스터 표시판으로 380도 미만의 온도에서 열처리한 이후의 문턱 전압을 도시한 그래프이고, 도 9b는 본 발명의 실시예에 따른 열처리 후 문턱 전압을 도시한 그래프이다.

도 9a 및 도 9b에 도시한 바와 같이, 차단막(111)을 이중의 절연막(111a, 111b)으로 형성하고, 다결정 규소 패턴(150A)을 불산 등으로 세정한 다음, 380도 이상의 온도 범위로 열처리를 실시하여 고 9b에서와 같은 문턱 전압을 얻을 수 있게 되었다.

도 9a에 도시한 이온 도핑을 실시하여 제조한 박막 트랜지스터의 문턱 전압보다 도 9b에 도시한 본 발명의 실시예에 따른 제조 방법으로 완성한 박막 트랜지스터의 문턱 전압이 오른쪽으로 이동하는 것을 확이할 수 있다.

이러한 본 발명에 따른 제조 방법에서는 불산 세정 또는 식각액의 경시적 변화 등에 따른 식각차에 의해 변화된 문턱 전압을 최종적인 열처리 공정으로 일정하게 유지할 수 있다.

이처럼 본 발명의 실시예에서와 같이 수소의 해리 온도 이상의 온도에서 열처리 공정을 실시함으로써 문턱 전압을 용이하게 조절할 수 있으므로, 이온 도핑으로 문턱 전압을 조절하는 공정을 생략할 수 있어 박막 트랜지스터의 제조 공정을 단순화할 수 있다.

또한, 도핑 양을 정확하게 제어하기 어려워 문턱 전압을 항상 일정하게 유지하기 힘들었던 방법과 달리 본 발명에서는 세정 이후에 열처리를 실시하여 문턱 전 압을 조절하기 때문에 박막 트랜지스터의 문턱 전압을 균일하게 유지할 수 있으며, 재현성을 확보할 수 있는 박막 트랜지스터의 제조 방법을 구현할 수 있다.

[실시예2]

도 10은 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 11은 도 10의 XI-XI’-XI"선을 따라 자른 단면도이다

도시한 바와 같이, 실시예2 에서는 데이터선은 서로 다른 층에 각각 형성되어 있는 데이터 금속편과 데이터 연결부로 이루어지며 이들은 접촉구를 통해 전기적으로 연결되어 있다. 이때 데이터 금속편은 게이트선과 동일한 층에 동일한 물질로 형성되어 있고, 데이터 연결부는 화소 전극과 동일한 층에 동일한 물질로 형성되어 있다. 이와 같은 구조는 박막 트랜지스터 표시판을 형성할 때 필요한 마스크 수를 줄일 수 있다.

좀더 구체적으로 설명하면 도 10 및 도 11에 도시된 바와 같이, 투명한 절연 기판(110) 위에 질화막(111a)과 산화막(111b)의 이중막으로 이루어지는 차단막(111)이 형성되어 있고, 차단막(111) 위에 박막 트랜지스터의 소스 영역(153), 드레인 영역(155), 채널 영역(154) 및 저농도 도핑 영역(152)을 포함하는 반도체층(150)이 형성되어 있다. 그리고 반도체층(150)을 포함하는 기판(110) 위에 게이트 절연막(140)이 형성되어 있다.

게이트 절연막(140) 위에는 가로 방향으로 긴 게이트선(121)이 형성되어 있다. 게이트선(121)의 일부분 또는 분지형 부분(도시하지 않음)은 반도체층(150)과 일부 중첩되며 박막 트랜지스터의 게이트 전극(124)으로 사용된다.

게이트선(121)의 한쪽 끝부분은 외부 회로(도시하지 않음)로부터 주사 신호를 인가 받기 위해 게이트선(121) 폭보다 확대 형성할 수 있다.

또, 유지 전극선(131)이 게이트선(121)과 일정거리 떨어져 형성되며 평행하게 위치하도록, 게이트선(121)과 동일한 물질로 동일한 층에 형성되어 있다. 반도체층(150)과 중첩되는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133) 아래에 위치한 반도체층(150)은 유지 전극 영역(157)이 된다.

그리고 게이트선(121)과 일정 거리 떨어져 형성되어 있으며 게이트선(121)과 수직한 방향으로 신장되며, 게이트선(121)과 동일한 층에 데이터 금속편(171a)이 형성되어 있다. 데이터 금속편(171a)은 인접한 두 게이트선(121) 사이에 게이트선 (121)과 연결되지 않도록 형성되어 있다. 또, 데이터 금속편(171a)은 외부 회로(도시하지 않음)로부터 화상 신호를 인가 받기 위해 가장 바깥에 위치한 한 행의 데이터 금속편(171a)의 한쪽 끝부분을 확대 형성할 수 있다.

게이트선(121), 유지 전극선(131) 및 데이터 금속편(171a)을 포함하는 게이트 절연막(140) 위에는 층간 절연막(160)이 형성되어 있다.

층간 절연막(160) 위에는 데이터 연결부(171b), 화소 전극(190) 및 접촉 보조 부재(82)가 형성되어 있다. 데이터 연결부(171b)는 세로 방향으로 게이트선 (121) 및 유지 전극선(131)과 교차하도록 형성되어 있다.

데이터 금속편(171a)의 양 끝부분은 층간 절연막(160)에 형성되어 있는 접촉구(163)를 통해 데이터 연결부(171b)와 연결되어 있으며, 데이터 연결부(171b)는 접촉구(161)를 통해 소스 영역(153)과 연결되어 있다. 즉, 데이터 연결부(171b)에 의하여 분리되어 있는 데이터 금속편(171a)들이 게이트선(121) 및 유지 전극선 (131)을 건너 연결된다.

그리고 화소 전극(190)은 층간 절연막(160)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있으며, 접촉 보조 부재(82)는 층간 절연막(160)에 형성되어 있는 접촉구(164)를 통해 데이터 금속편(171a)의 한쪽 끝부분과 연결되어 있다.

이상 설명한 본 발명의 제2 실시예에 다른 박막 트랜지스터 표시판의 제조 방법을 첨부한 도면을 참조하여 공정 순서대로 설명한다.

도 12a, 도 13a, 및 도 15a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 배치도이고, 도 12b는 도 11a의 XIIb-XIIb'-XIIb"선을 따라 자른 단면도이고, 도 13b는 도 13a의 XIIIb-XIIIb'-XIIIb"선을 따라 자른 단면도이고, 도 14는 도 13b의 다음 단계에서의 단면도이고, 도 15b는 도 15a의 XVb-XVb'-XVb"선을 따라 자른 단면도이다.

먼저 도 3에 도시한 바와 같이, 유리, 석영 또는 사파이어 등의 투명한 절연 기판(110) 위에 질화 규소를 증착하여 질화막(111a)을 형성하고, 산화 규소를 증착하여 산화막(111b)을 형성하여 이중막(111a, 111b)으로 이루어지는 차단막(110)을 형성한다. 이때 질화막(111a)과 산화막(111b)은 각각 30nm~550nm의 두께로 형성할 수 있으나 이들(111a, 111b)을 합한 두께는 600nm이하로 되도록 형성하는 것이 바람직하다.

질화막(111a)은 이후에 다수의 열처리 공정에서 기판(110) 표면의 Na, Fe, C, N, O 등의 불순물이 상부의 반도체층(150)으로 이동하는 것을 방지한다. 그리고 산화막(111b)은 이후의 열처리와 함께 진행되는 다결정 공정 등에서 필요한 열을 일정 기간 보존하여 이후 최종 열처리 공정의 효과를 안정적으로 확보할 수 있게 한다.

차단막(111) 위에 비정질 규소를 화학적 기상 증착(chemical vapor deposition, CVD) 등의 방법으로 증착하여 500Å~1,000Å의 두께의 비정질 규소막 (501)을 형성한다.

다음 도 12a 및 도 12b에 도시한 바와 같이, 비정질 규소막을 레이저 열처리 (laser annealing), 로 열처리(furnace annealing) 또는 고상 측면 결정화 (sequential lateral solidification, SLS) 방법 등을 통하여 비정질 규소를 결정화한 후 사진 식각 방법으로 패터닝하여 다결정 규소층(150)을 형성한다.

이후 다결정 규소층(150)을 불산(HF) 또는 BHF로 세정하여 다결정 규소층 (150)의 표면에 형성되어 있는 자연 산화막을 제거함과 동시에 다결정 규소층(150)의 표면에 있는 규소(Si)와 불소(F)가 반응하도록 하여 표면을 안정화시킨다. 이때 세정은 불산 또는 BHF가 초수순물에 1: 300~1:1,000의 비율로 희석되어 있는 세정액으로 세정하는 것으로, 기판을 세정액에 10초~300초 동안 담근다.

도 13a 및 도 13b에 도시한 바와 같이, 다결정 규소층(150A) 위에 사진 공정으로 감광막 패턴을 형성한 후 감광막 패턴을 마스크로 N형 또는 P형 불순물을 저농도로 도핑하여 저농도 도핑 영역(152)을 형성한다.

이후 다결정 규소층(150)을 덮도록 질화 규소 또는 산화 규소 등의 절연 물질을 화학적 기상 증착 등의 방법으로 500Å~3,000Å의 두께로 증착하여 게이트 절연막(140)을 형성한다.

그리고 게이트 절연막(140) 위에 스퍼터링 등의 방법으로 금속막을 형성한 후 사진 식각 공정으로 패터닝하여 게이트선(121), 데이터 금속편(171a) 및 유지 전극선(131)을 형성한다. 이때 게이트 전극(124)과 저농도 도핑 영역(152)이 일부 중첩하도록 형성하여 게이트 전극(124)과 소스 영역 및 드레인 영역(153, 155)에 유도되는 측면 방향의 스트레스를 다소 완화시켜 핫캐리어(hot carrier)로 인한 손상을 약화시킬 수 있으나, 중첩하지 않을 수도 있다.

여기서 금속막은 크롬, 티타늄, 탄탈륨, 몰리브덴, 구리, 은, 알루미늄 또는 이들의 합금을 단층 또는 복수층(도시하지 않음)으로 증착하여 형성한다. 여기서 은 또는 알루미늄을 포함하는 경우에는 다른 물질, 특히 ITO 또는 IZO 등과 물리적, 화학적, 전기적 접촉 특성이 좋으며 산화에 강한 금속층을 더 포함하는 것이 바람직하다. 이때 이들의 측면은 상부층과의 밀착성을 증가시키기 위해서 경사지도록 형성한다.

도 14에 도시한 바와 같이, 게이트선(121, 124) 및 유지 전극선을 마스크로 다결정 규소층(150)의 소정 영역에 저농도 도핑 영역(152)과 동일한 불순물을 고농도로 도핑하여 소스 영역(153), 드레인 영역(155) 및 불순물이 도핑되지 않은 채널 영역(154)을 포함하는 반도체층(150)을 완성한다.

여기서 게이트선(121) 및 유지 전극선(131)을 크롬과 같이 내화학성이 우수한 금속을 사용하지 않을 경우에는 별도의 감광막 패턴을 형성하여 불순물을 도핑 하는 것이 바람직하다. 이는 이온 도핑시 노출된 게이트선(121) 및 유지 전극선(131)의 표면이 손상되는 것을 방지한다.

도 15a 및 도 15b에 도시한 바와 같이, 도핑용 감광막 패턴을 제거한 후 게이트선(121) 및 데이터 금속편(171a)을 덮도록 층간 절연막(160)을 형성한후 열처리를 진행한다. 열처리는 제1 실시예와 동일한 공정으로 진행하는 것이 바람직하다.

그런 다음 층간 절연막(160)에 사진 식각 방법으로 소스 영역(153)을 노출하는 제1 접촉구(161), 드레인 영역(155)을 노출하는 제2 접촉구(162), 데이터 금속편(171a)을 노출하는 제3 접촉구(163), 데이터 금속편(171a)의 한쪽 끝부분(179)을 노출하는 제4 접촉구(164)를 형성한다.

도 10 및 도 11에 도시한 바와 같이, 접촉구(161, 162, 163, 164) 내부를 포함하는 층간 절연막(160) 위에 투명한 도전 물질로 도전막을 형성한 후 광마스크를 이용한 사진 식각 공정으로 패터닝하여 데이터 연결부(171b), 화소 전극(190) 및 접촉 보조 부재(82)를 형성한다.

여기서 데이터 금속편(171b)은 제3 접촉구(163)를 통해 데이터 연결부(171)와 연결하며, 데이터 연결부(171)는 제1 접촉구(161)를 통해 소스 영역(153)과 연결한다. 그리고 화소 전극(190)은 제2 접촉구(162)를 통해 드레인 영역(155)과 연결하고, 접촉 보조 부재는(82)는 제4 접촉구(164)를 통해 데이터 금속편(171a)과 연결한다.

이상 설명한 바와 같이 본 발명에서는 종래에 산화막만으로 이루어지는 차단 막을 질화막과 함께 형성함으로써, 산화막의 열보존 기능뿐 아니라 질화막의 불순물 포획 기능까지 얻을 수 있다.

또한, 공정 중에 변화된 문턱 전압을 본 발명에서와 같이 최종 열처리를 380이상의 온도에서 열처리 열처리 온도 및 시간 등의 조건을 선택적으로 제어함으로써 이온 도핑 없이도 문턱 전압을 용이하게 조절할 수 있다. 따라서 항상 균일한 문턱 전압을 얻을 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

이상 기술한 바와 같이, 공정 중 변화된 문턱 전압을 최종 열처리 공정에서 보정할 수 있기 때문에 항상 균일한 문턱 전압을 가지도록 한다.

Claims (12)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 삭제
7. 절연 기판 위에 질화막, 산화막 및 비정질 규소막을 적층하는 단계,

   상기 비정질 규소막을 다결정화한 후 패터닝하여 다결정 규소층을 형성하는 단계,

   상기 다결정 규소층을 세정하는 단계,

   상기 다결정 규소층을 덮도록 게이트 절연막을 형성하는 단계,

   상기 다결정 규소층에 도전형 불순물을 고농도로 도핑하여 불순물이 도핑된 소스 영역 및 드레인 영역과 불순물이 도핑되지 않은 채널 영역을 가지는 반도체층을 형성하는 단계,

   상기 반도체층과 중첩하는 게이트 전극을 가지는 게이트선을 형성하는 단계,

   상기 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계,

   상기 제1 층간 절연막 위에 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단계,

   상기 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계,

   상기 기판을 열처리하는 단계,

   상기 제2 층간 절연막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고,

   상기 세정은 HF 세정액으로 HF와 초순수액을 1:300~1:1,000의 비율로 혼합하여 10초~300초 동안 세정하는 박막 트랜지스터 표시판의 제조 방법.
8. 절연 기판 위에 질화막, 산화막 및 비정질 규소막을 적층하는 단계,

   상기 비정질 규소막을 다결정화한 후 패터닝하여 다결정 규소층을 형성하는 단계,

   상기 다결정 규소층을 세정하는 단계,

   상기 다결정 규소층을 덮도록 게이트 절연막을 형성하는 단계,

   상기 다결정 규소층에 도전형 불순물을 고농도로 도핑하여 불순물이 도핑된 소스 영역 및 드레인 영역과 불순물이 도핑되지 않은 채널 영역을 가지는 반도체층을 형성하는 단계,

   상기 반도체층과 중첩하는 게이트 전극을 가지는 게이트선 및 데이터 금속편을 형성하는 단계,

   상기 반도체층을 덮도록 층간 절연막을 형성하는 단계,

   상기 층간 절연막을 열처리하는 단계,

   상기 층간 절연막 위에 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터 연결부 및 상기 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함하고,

   상기 세정은 HF 세정액으로 HF와 초순수액을 1:300~1:1,000의 비율로 혼합하여 10초~300초 동안 세정하는 박막 트랜지스터 표시판의 제조 방법.
9. 삭제
10. 제7항 또는 제8항에서,

    상기 열처리는 질소 또는 질소와 수소의 혼합 분위기에서 380이상의 온도로 진행하는 박막 트랜지스터 표시판의 제조 방법.
11. 제7항 또는 제8항에서,

    상기 질화막 및 상기 산화막은 각각 30nm~550nm 범위의 두께로 각각 형성하며, 상기 질화막과 상기 산화막의 두께의 합은 600nm이하로 형성하는 박막 트랜지스터 표시판의 제조 방법.
12. 삭제

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