KR20060041020A - 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조방법과 이를 통하여 제조한 박막 트랜지스터 표시판 - Google Patents

박막 트랜지스터 및 박막 트랜지스터 표시판의 제조방법과 이를 통하여 제조한 박막 트랜지스터 표시판 Download PDF

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Abstract

본 발명에 따른 박막 트랜지스터의 제조 방법은 비정질 규소로 이루어진 반도체막을 형성하는 단계, 반도체막을 1차 질소 함유 플라스마 처리하는 단계, 반도체막을 다결정화하는 단계, 반도체막을 제2차 질소 함유 플라스마 처리하는 단계, 반도체막을 패터닝하여 반도체를 형성하는 단계, 반도체에 소스 영역, 드레인 영역 및 채널 영역을 형성하는 단계, 그리고 채널 영역과 중첩하는 게이트 전극, 소스 영역과 연결되는 소스 전극 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단게를 포함한다.
박막트랜지스터, 문턱전압, 트랩, 산화막, 계면

Description

박막 트랜지스터 및 박막 트랜지스터 표시판의 제조 방법과 이를 통하여 제조한 박막 트랜지스터 표시판{METHOD OF MANUFACTURING THIN FILM TRANSISTOR, METHOD OF MANUFACTURING THIN FILM TRANSISTOR ARRAY PANEL, AND THIN FILM TRANSISTOR ARRAY PANEL MANUFACTURED THERBY}
도 1은 본 발명의 한 실시예에 따른 다결정 규소 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 표시판을 II-II'선을 따라 잘라 도시한 단면도이다.
도 3은 본 발명의 실시예에 따라 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 단면도로서 도 1의 II-II'선을 따라 잘라 도시한 단면도이다.
도 4a는 도 3의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 4b는 도 4a의 박막 트랜지스터 표시판을 IVb-IVb'선을 따라 잘라 도시한 단면도이다.
도 5a 는 도 4a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 5b는 도 5a의 박막 트랜지스터 표시판을 Vb-Vb'선을 따라 잘라 도시한 단면도이다.
도 6은 도 5b의 다음 단계에서의 박막 트랜지스터 표시판의 단면도로서 도 5a의 박막 트랜지스터 표시판을 Vb-Vb'선을 따라 잘라 도시한 단면도이다.
도 7a는 도 6의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 7b는 도 7a의 박막 트랜지스터 표시판을 VIIb-VIIb'선을 따라 잘라 도시한 단면도이다.
도 8a는 도 7a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 8b는 도 8a의 박막 트랜지스터 표시판을 VIIIb-VIIIb'선을 따라 잘라 도시한 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이다.
도 10은 도 9의 박막 트랜지스터 표시판을 X-X'-X" 선을 따라 잘라 도시한 단면도이다.
도 11a 는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이다.
도 11b는 도 11a의 XIb-XIb'-XIb"선을 따라 잘라 도시한 단면도이다.
도 12a 는 도 11a의 다음 단계에서의 배치도이다.
도 12b는 도 12a의 XIIb-XIIb'-XIIb"선을 따라 잘라 도시한 단면도이다.
도 13a는 도 12a의 다음 단계에서의 배치도이다.
도 13b는 도 12a의 XIIIb-XIIIb'-XIIIb"선을 따라 잘라 도시한 단면도 이다.
도 14a는 도 13a의 다음 단계에서의 배치도이다.
도 14b는 도 14a의 XIVb-XIVb'-XIV"선을 따라 잘라 도시한 단면도이다.
도 15a 및 도 15b는 각각 반도체막을 결정화하기 전에 O2 플라스마 처리를 한 경우와 N2O 플라스마 처리를 한 경우에 대하여 박막 트랜지스터의 소스-드레인 간 전류(Ids)의 로그값을 게이트-드레인 간 전압(Vgd)의 함수로 나타낸 그래프이다.
도 16a 및 도 16b는 각각 반도체막을 결정화한 후 게이트 절연막을 증착하기 전에 N2O 플라스마 처리를 하지 않은 경우와 N2O 플라스마 처리를 한 경우에 대하여 박막 트랜지스터의 소스-드레인 간 전류(Ids)의 로그 값을 게이트-드레인 간 전압(Vgd)의 함수로 나타낸 그래프이다.
※도면의 주요부분에 대한 부호 설명※
110: 절연 기판 121: 게이트선
124: 게이트 전극 131: 유지 전극선
137: 유지 전극 140: 게이트 절연막
153: 소스 영역 154: 채널 영역
155: 드레인 영역 171: 데이터선
171a: 데이터선 본체 171b: 데이터선 연결 부재
173: 소스 전극 175: 드레인 전극
190: 화소 전극
본 발명은 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조 방법 및 이를 통하여 제조한 박막 트랜지스터 표시판에 관한 것으로, 특히 다결정 규소 박막 트랜지스터 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치나 유기 발광 표시 장치(organic light emitting display) 등의 평판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용된다. 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판은 박막 트랜지스터와 이에 연결되어 있는 화소 전극 외에도, 박막 트랜지스터에 주사 신호를 전달하는 주사 신호선(또는 게이트선)과 데이터 신호를 전달하는 데이터선 등을 포함한다.
박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 데이터선에 연결되어 있는 소스 전극과 화소 전극에 연결되어 있는 드레인 전극 및 소스 전극과 드레인 전극 사이 게이트 전극 위에 위치하는 반도체 등으로 이루어지며, 게이트선으로부터의 주사 신호에 따라 데이터선으로부터의 데이터 신호를 화소 전극에 전달한다. 이때, 박막 트랜지스터의 반도체는 다결정 규소(polycrystalline silicon, polysilicon) 또는 비정질 규소(amorphous silicon)로 이루어진다.
일반적으로 규소는 결정 상태에 따라 비정질 규소와 결정질 규소(crystalline silicon)로 나눌 수 있다. 비정질 규소는 낮은 온도에서 증착하여 박막(thin film)을 형성하는 것이 가능하여, 낮은 용융점을 가지는 유리를 기판으 로 사용하는 표시 장치에 주로 사용한다. 그러나 비정질 규소는 다결정 규소에 비해서 낮은 전계 효과 이동도(field effect mobility)로 인해서 높은 전계 효과 이동도와 고주파 동작 특성 및 낮은 누설 전류(leakage current)의 전기적 특성을 가진 다결정 규소의 응용이 필요하다.
다결정 규소 박막의 전기적 특성은 반도체와 접촉하는 절연막과의 계면 상태에 영향을 받는다. 계면에서 규소는 댕글링 본드(dangling bond)와 같이 결합되지 않은 궤도(orbit)를 가지는데 이러한 댕글링 본드는 박막의 트랩(trap) 밀도를 증가시켜 다결정 규소의 전자 이동도를 떨어뜨리고 문턱 전압(Vth)을 상승시켜 박막 트랜지스터의 전기적 특성을 나쁘게 한다.
본 발명이 이루고자 하는 기술적 과제는 다결정 규소 박막 계면에서의 특성을 개선하여 박막 트랜지스터의 전기적 특성을 안정화하는 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터의 제조 방법은 비정질 규소로 이루어진 반도체막을 형성하는 단계, 반도체막을 1차 질소 함유 플라스마 처리하는 단계, 반도체막을 다결정화하는 단계, 반도체막을 제2차 질소 함유 플라스마 처리하는 단계, 반도체막을 패터닝하여 반도체를 형성하는 단계, 반도체에 소스 영역, 드레인 영역 및 채널 영역을 형성하는 단계, 그리고 채널 영역과 중첩하는 게이트 전극, 소스 영역과 연결되는 소스 전극 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단게를 포함한다.
여기서 1차 및 2차 질소 함유 플라스마 처리에 사용하는 기체는 N2O를 포함하는 것이 바람직하다.
그리고 반도체막 위에 제1 절연막을 형성하는 단계를 더 포함할 수 있다.
또한, 소스 영역, 드레인 영역 및 채널 영역 형성 단계는 제1 절연막을 통하여 반도체막에 이온을 주입하는 단계를 포함하는 것이 바람직하다.
또한, 게이트 전극과 소스 전극 및 드레인 전극 사이에 제2 절연막을 형성하는 단계를 더 포함할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 비정질 규소로 이루어진 반도체막을 형성하는 단계, 반도체막을 1차 질소 함유 플라스마 처리하는 단계, 반도체막을 다결정화하는 단계, 반도체막을 2차 질소 함유 플라스마 처리하는 단계, 반도체막을 패터닝하는 단계, 반도체에 소스 영역, 드레인 영역 및 채널 영역을 형성하는 단계, 채널 영역과 중첩하는 게이트선을 형성하는 단계, 소스 영역과 연결되는 데이터선을 형성하는 단계, 그리고 드레인 영역과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함한다.
여기서 1차 및 2차 질소 함유 플라스마 처리에 사용하는 기체는 N2O를 포함하는 것이 바람직하다.
그리고 반도체막 위에 제1 절연막을 형성하는 단계를 더 포함할 수 있다.
또한, 소스 영역, 드레인 영역 및 채널 영역 형성 단계는 제1 절연막을 통하 여 반도체막에 이온을 주입하는 단계를 포함하는 것이 바람직하다.
또한, 게이트선 및 데이터선과 화소 전극 사이에 제2 절연막을 형성하는 단계를 더 포함할 수 있다.
또한, 게이트선과 데이터선의 사이에 제3 절연막을 형성하는 단계를 더 포함할 수 있다.
또한, 제2 절연막과 제3 절연막의 사이에 드레인 영역 및 화소 전극과 연결되는 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
또한, 데이터선 형성 단계는 게이트선과 동일한 층에 동일 물질로 게이트선과 분리되어 있는 복수의 제1 도전체를 형성하는 단계, 제2 절연막 위에 형성되어 있으며 서로 분리되어 있는 두 개의 데이터선 본체와 연결되어 있는 적어도 하나의 제2 도전체를형성하는 단계를 포함한다.
또한, 1차 및 2차 플라스마 처리는 반도체막 위에 산화막을 형성하는 단계를 포함하는 것이 바람직하다.
상기한 또 다른 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 기판, 기판 위에 형성되어 있으며 소스 영역, 드레인 영역 및 채널 영역을 포함하는 반도체, 반도체 위에 형성되어 있는 질소 함유 산화막, 산화막 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 채널 영역과 중첩하는 게이트선, 게이트 절연막 위에 형성되어 있으며 소스 영역과 연결되어 있는 데이터선, 그리고 게이트 절연막 위에 형성되어 있으며 드레인 영역과 연결되어 있는 화소 전극을 포함한다.
여기서 산화막은 이층 구조를 가지는 것이 바람직하다.
그리고 반도체와 일부 중첩하며 게이트선과 나란한 유지 전극선을 더 포함할 수 있다.
또한, 절연 기판과 반도체 사이에 형성되어 있는 차단막을 더 포함할 수 있다.
또한, 게이트선 및 데이터선과 화소 전극 사이에 형성되어 있는 보호막을 더 포함할 수 있다.
또한, 게이트선과 데이터선의 사이에 형성되어 있는 층간 절연막, 그리고 층간 절연막과 보호막 사이에 형성되어 있으며 드레인 영역과 화소 전극에 연결되어 있는 드레인 전극을 더 포함할 수 있다.
또한, 데이터선은 게이트선과 동일한 층에 위치하는 제1 부분과 화소 전극과 동일한 층에 위치하는 제2 부분을 포함하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
첨부한 도면을 참고하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그의 제조 방법에 대해서 설명한다.
먼저 본 발명의 한 실시예에 따른 다결정 규소 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 도 1 및 도 2를 참고하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 다결정 규소 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II'선을 따라 잘라 도시한 단면도이다.
투명한 절연 기판(110) 위에 산화 규소(SiO2) 또는 질화 규소(SiNx)로 이루어진 차단막(blocking film)(111)이 형성되어 있다. 차단막(111)은 복층 구조를 가질 수도 있다.
차단막(111) 위에는 다결정 규소 따위로 이루어진 복수의 섬형 반도체(151)가 형성되어 있다. 각각의 반도체(151)는 도전성 불순물을 함유하는 불순물 영역(extrinsic region)과 도전성 불순물을 거의 함유하지 않은 진성 영역(intrinsic region)을 포함하며, 불순물 영역에는 불순물 농도가 높은 고농도 영역(heavily doped region)과 불순물 농도가 낮은 저농도 영역(lightly doped region)이 있다.
진성 영역은 채널 영역(channel region)(154)과 유지 영역(storage region)(157)을 포함하고, 고농도 불순물 영역은 채널 영역(154)을 중심으로 서로 분리되어 있는 소스 영역(source region)(153)과 드레인 영역(drain region)(155) 및 기타 영역(158)을 포함하며, 저농도 불순물 영역(152, 156)은 진성 영역(154, 157)과 고농도 불순물 영역(153, 155, 158) 사이에 위치하며 그 폭이 좁다. 특히, 소스 영역(153)과 채널 영역(154) 사이 및 드레인 영역(155)과 채널 영역(154) 사이에 위치한 저농도 불순물 영역(152)은 저농도 도핑 드레인 영역(lightly doped drain region, LDD region)이라고 한다.
여기에서 도전성 불순물로는 붕소(B), 갈륨(Ga) 등의 P형 불순물과 인(P), 비소(As) 등의 N형 불순물을 들 수 있다. 저농도 도핑 영역(152, 156)은 박막 트랜지스터의 누설 전류(leakage current)나 펀치스루(punch through) 현상이 발생하는 것을 방지하며, 저농도 도핑 영역(152, 156)은 불순물이 들어있지 않은 오프셋(offset) 영역으로 대체할 수 있다.
반도체(151) 표면 에는 수십 두께의 하부 및 상부 산화막(141p, 141q)으로 이루어진 계면 절연막(surface insulating layer, 141)이 형성되어 있고, 계면 절연막(141) 및 차단막(111) 위에는 질화 규소 또는 산화 규소로 이루어진 수백 두께의 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
이때 반도체(151) 또는 계면 절연막(141)은 질소를 함유할 수 있으며, 계면 절연막(141)의 하부 산화막(141p)과 상부 산화막(141q)의 경계가 불분명할 수도 있다.
게이트 절연막(140) 위에는 가로 방향으로 뻗은 복수의 게이트선(gate line, 121)과 복수의 유지 전극선(storage electrode line)(131)이 형성되어 있다. 게이 트선(121)은 게이트 신호를 전달하며, 아래로 돌출하여 반도체(151)의 채널 영역(154)과 중첩되어 있는 게이트 전극(124)을 포함한다. 게이트 전극(124)은 저농도 도핑 영역(152)과도 중첩될 수 있다. 게이트선(121)의 한 쪽 끝 부분은 다른 층 또는 외부의 구동 회로와 접속하기 위하여 면적이 넓을 수 있으며, 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)가 기판(110) 위에 집적되는 경우 게이트선(21)이 게이트 구동 회로에 바로 연결될 수 있다.
유지 전극선(131)은 공통 전극(도시하지 않음)에 인가되는 공통 전압(common voltage) 등 소정의 전압을 인가 받으며, 아래 위로 확장되어 반도체(151)의 유지 영역(157)과 중첩하는 유지 전극(137)을 포함한다.
게이트선(121) 및 유지 전극선(131)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 따위로 이루어질 수 있다. 그러나 게이트선(121)은 물리적 성질이 다른 두개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다.
이들 도전막 중 하나는 게이트선(121) 및 유지 전극선(131)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열의 금속, 은 계열의 금속, 구리 계열의 금속으로 이루어질 수 있다. 다른 하나의 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를 테면 몰리브덴 계열 금속, 크롬, 탄탈 륨, 또는 티타늄 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 ㅅ 있다.
게이트선(121) 및 유지 전극선(131)의 측면은 상부의 박막이 부드럽게 연결될 수 있도록 기판(110)의 표면에 대하여 경사져 있다.
게이트선(121), 유지 전극선(131) 및 게이트 절연막(140) 위에는 층간 절연막(interlayer insulating film)(160)이 형성되어 있다. 층간 절연막(160)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다. 층간 절연막(160), 게이트 절연막(140) 및 계면 절연막(141)에는 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 복수의 접촉 구멍(163, 165)이 형성되어 있다.
층간 절연막(160) 위에는 게이트선(121)과 교차하는 복수의 데이터선(date line, 171) 및 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
각각의 데이터선(171)은 접촉 구멍(163)을 통해 소스 영역(153)과 연결되어 있는 소스 전극(173)을 포함한다. 데이터선(171)의 한쪽 끝 부분은 다른 층 또는 외부의 구동 회로와 접속하기 위하여 면적이 넓을 수 있으며, 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)가 기판(110) 위에 집적되는 경우 데이터선(171)이 데이터 구동 회로에 바로 연결될 수 있다.
드레인 전극(171)은 소스 전극(173)과 떨어져 있으며 접촉 구멍(165)을 통해 드레인 영역(155)과 연결되어 있다.
데이터선(171) 및 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨, 티타늄 따위의 내화성 금속(refratory metal) 또는 이들의 합금으로 이루어지는 것이 바람직하다. 그러나 이들 또한 게이트선(121)과 같이 저항이 낮은 도전막과 접촉 특성이 좋은 도전막을 포함하는 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
데이터선(171) 및 드레인 전극9175)의 측면 또한 기판(110) 면에 대하여 경사진 것이 바람직하다.
데이터선(171), 드레인 전극(175) 및 층간 절연막(160) 위에 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 층간 절연막(160)과 동일한 물질로 만들 수 있으며 드레인 전극(175)을 노출하는 복수의 접촉 구멍(185)을 가진다.
보호막(180) 위에는 IZO 또는 ITO 등과 같이 투명한 도전 물질 또는 알루미늄이나 은 등 불투명한 반사성 도전 물질로 이루어지는 화소 전극(pixel electrode)(190)이 형성되어 있다.
화소 전극(190)은 접촉 구멍(185)을 통해 드레인 영역(155)에 연결된 드레인 전극(175)과 연결되어 드레인 영역(155) 및 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압을 인가 받는 공통 전극과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자들 의 방향을 결정하거나 두 전극 사이의 발광층(도시하지 않음)에 전류를 흘려 발광하게 한다.
액정 표시 장치의 경우, 화소 전극(190)과 공통 전극은 축전기[이하 '액정 축전기(liquid crystal capacitor)라 함]을 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며, 이를 유지 축전기(storage capacitor)라 한다. 유지 축전기는 화소 전극(190) 및 유지 영역(157)과 유지 전극(137)을 비롯한 유지 전극선(131)의 중첩으로 만들어진다.
보호막(180)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전극(190)을 데이터선(171) 및 게이트선(121)과 중첩시켜 개구율을 향상시킬 수 있다.
그러면 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 3 내지 도 8b와 함께 앞서의 도 1 및 도 2를 참조하여 상세히 설명한다.
도 3은 본 발명의 실시예에 따라 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 단면도로서 도 1의 II-II'선을 따라 잘라 도시한 단면도이고, 도 4a는 도 3의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 4b는 도 4a의 박막 트랜지스터 표시판을 IVb-IVb'선을 따라 잘라 도시한 단면도이고, 도 5a 는 도 4a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 5b는 도 5a의 박막 트랜지스터 표시판을 Vb-Vb'선을 따라 잘라 도시한 단면도이고, 도 6은 도 5b의 다음 단계에서의 박막 트랜지스터 표시판의 단면도로서 도 5a의 박막 트랜지스터 표시판을V b-Vb선을 따라 잘라 도시한 단면도이고, 도 7a는 도 6의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 7b는 도 7a의 박막 트랜지스터 표시판을 VIIb-VIIb'선을 따라 잘라 도시한 단면도이고, 도 8a는 도 7a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 8b는 도 8a의 박막 트랜지스터 표시판을 VIIIb-VIIIb'선을 따라 자른 단면도이다.
먼저 도 3에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한 다음, 화학 기상 증착(chemical vapor deposition, CVD), 스퍼터링(sputtering) 등의 방법으로 비정질 규소로 이루어진 반도체막(150)을 형성한다.
다음 반도체막(150)을 N2O 플라즈스마 처리하여 반도체막(150) 위에 수십 두께의 하부 산화막(141p)을 형성한다. 하부 산화막(141p)은 후속 공정에서 외부 불순물이 반도체막(150)으로 유입, 확산(diffusion)되어 반도체막(150)이 오염되는 것을 방지한다. 또한 이 단계에서 질소가 반도체막(150) 또는 하부 산화막(141p)으로 들어가 반도체막(150) 표면 또는 내부의 댕글링 본드와 결합하여 반도체막(150)의 트랩 밀도를 감소시킨다.
다음 레이저 열처리(laser annealing), 노 열처리(furnace annealing) 또는 순차적 측면 고상화(sequential lateral solidification, SLS) 방식으로 반도체막(150)을 결정화한다.
그런 다음 N2O 플라스마 처리를 실시하여 하부 산화막(141p) 위에 수십 의 상부 산화막(141q)을 형성한다. 하부 산화막(141p)과 상부 산화막(141q)의 경계는 불분명할 수도 있으며 이두 산화막(141p, 141q)을 합쳐서 계면 절연막(141)이라 한 다. 이때도 질소는 계면 절연막(141)이나 반도체막(150)의 결정화시에 형성되었을 수 있는 댕글링 본드와 결합하여 트랩 밀도를 감소시킨다. 그리고 이러한 N2O 플라스마 처리는 반도체막(150)의 표면 거칠기를 감소시켜 후에 증착되는 막과의 접착성을 증가시킨다. 따라서 반도체막(150)의 결정화 후에 표면을 안정화시키기 위한 HF 세정을 생략할 수 있다.
다음 도 4a 및 도 4b를 참고하면, 계면 절연막(141)으로 덮인 반도체막(150)을 패터닝하여 복수의 섬형 반도체(151)를 형성하고, 그 위에 화학 기상 증착 방법으로 게이트 절연막(140)을 형성한다.
도 5a 및 도 5b에 도시된 바와 같이, 게이트 절연막(140) 위에 스퍼터링 따위로 금속막을 적층하고 감광막 패턴(PR)을 형성한다. 감광막 패턴(PR)을 식각 마스크로 금속막을 식각하여 게이트 전극(124)을 포함하는 복수의 게이트선(121) 및 유지 전극(137)을 포함하는 복수의 유지 전극선(131)을 형성한다.
이때 식각 시간을 충분히 길게하여 게이트선(121) 및 유지 전극선(131)의 경계선이 감광막 패턴(PR)의 안쪽에 위치하게 한다.
이어 감광막 패턴(PR)을 이온 주입 마스크로 삼아 섬형 반도체(151)에 N형 또는 P형 불순물 이온을 고농도로 주입하여 소스 및 드레인 영역(153, 155) 및 기타 영역(158)을 포함하는 복수의 고농도 불순물 영역을 형성한다.
다음 도 6에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 게이트선(121) 및 유지 전극선(131)을 이온 주입 마스크로 섬형 반도체(151)에 N형 또는 P형 불순 물 이온을 저농도로 도핑하여 복수의 저농도 불순물 영역(152, 158)을 형성한다. 이와 같이 하면, 소스 영역(153)과 드레인 영역(155) 사이에 위치하는 게이트 전극(124) 아래 영역은 채널 영역(154)이 되고 유지 전극선(131) 아래 영역은 유지 영역(157)이 된다.
저농도 불순물 영역(152, 156)은 이상에서 설명한 감광막 패턴 이외에 서로 다른 식각 비를 가지는 금속막을 이용하거나, 게이트선(121) 및 유지 전극선(131)의 측벽에 스페이서(spacer) 등을 만들어 형성할 수 있다.
이후 도 7a 및 도 7b에서와 같이, 기판(110) 전면에 층간 절연막(160)을 적층하고 사진 식각하여 소스 영역 및 드레인 영역(153, 155)을 각각 노출하는 복수의 접촉 구멍(163, 165)을 형성한다.
다음 층간 절연막(160) 위에 접촉 구멍(163, 165)을 통해 각각 소스 영역(153) 및 드레인 영역(155)과 연결되는 소스 전극(173)을 가지는 복수의 데이터선(171) 및 복수의 드레인 전극(175)을 형성한다.
도 8a 및 도 8b에 도시된 바와 같이, 보호막(180)을 적층하고 사진 식각하여 드레인 전극(175)을 노출하는 복수의 접촉 구멍(185)을 형성한다.
마지막으로 도 1 및 도 2에 도시한 바와 같이, 보호막(180) 위에 IZO, ITO 등과 같은 투명한 도전 물질로 접촉 구멍(185)을 통해 드레인 전극(175)과 연결되는 복수의 화소 전극(190)을 형성한다.
다음 도 9 및 도 10을 참고로 하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 9는 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 10은 도 9의 박막 트랜지스터 표시판을 X-X'-X" 선을 따라 잘라 도시한 단면도이다.
도 9 및 도 10에 도시한 박막 트랜지스터 표시판의 배치 및 층상 구조는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판의 층상 구조와 유사하다.
즉, 절연 기판(110) 위에 차단막(111)이 형성되어 있고, 그 위에 소스 및 드레인 영역(153, 155)과 기타 영역(158)을 포함하는 고농도 불순물 영역, 저농도 불순물 영역(152, 156), 그리고 채널 영역(154) 및 유지 영역(157)을 포함하는 복수의 섬형 반도체(151)가 형성되어 있다. 섬형 반도체(151) 위에는 하부 및 상부 산화막(141p, 141q)을 포함하는 계면 절연막(141)이 형성되어 있고, 계면 절연막(141)과 차단막(111) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 위에는 게이트 전극(124)을 포함하는 복수의 게이트선(121)과 복수의 유지 전극선(131)이 형성되어 있고 그 위에는 보호막(180)이 형성되어 있다. 보호막(180) 위에는 화소 전극(190)이 형성되어 있다.
그러나 도 1 및 도 2에 도시한 박막 트랜지스터 표시판과는 달리, 본 실시예에 따른 박막 트랜지스터 표시판에는 층간 절연막이 따로 없다. 따라서 도 1 및 도 2에서는 층간 절연막(180)과 보호막(180)의 사이에 형성되어 있던 데이터선(171) 및 드레인 전극(175)을 게이트선(121) 또는 화소 전극(190)과 동일한 층으로 형성하거나 따로 만들지 않는다.
구체적으로 설명하자며, 인접한 게이트선(121)과 유지 전극선(131) 사이에 이들과 거리를 두고 위치하며 세로 방향으로 뻗어 있는 복수의 데이터선 본체(main body)(171a)가 게이트선(121) 및 유지 전극선(131)과 동일한 층에 형성되어 있고, 보호막(180)에는 각 데이터선 본체(171a)의 양쪽 끝 부분을 노출하는 복수의 접촉 구멍(184)이 형성되어 있으며, 보호막(180) 위에는 게이트선(121) 및 유지 전극선(131)을 중심으로 맞은 편에 위치하는 인접 접촉 구멍(184)을 통하여 게이트선(121)을 가로 질러 인접한 데이터선 본체(171a)와 연결되어 있고 화소 전극(190)과 동일한 층으로 이루어진 복수의 데이터선 연결 부재(171b)가 형성되어 있다.
이와 같이 연결되어 있는 데이터선 본체(171a)와 데이터선 연결 부재(171b)는 데이터선(171)을 이루며, 데이터선(171a)는 반도체(151)와 중첩하지 않는다. 보호막(180), 게이트 절연막(140) 및 계면 절연막(141)에는 소스 영역(153)을 노출하는 복수의 접촉 구멍(183)이 형성되어 있고 데이터선 연결 부재(171b)는 이 접촉 구멍(183)을 통하여 소스 영역(153)과 연결되어 있다. 또한 드레인 전극이 따로 없는 대신 보호막(180)과 게이트 절연막(140) 및 계면 절연막(141)에 드레인 영역(155)을 노출하는 접촉 구멍(185)이 형성되어 있고, 이 접촉 구멍(185)을 통하여 화소 전극(190)이 드레인 영역(155)과 직접 연결되어 있다.
가장 위쪽에 위치한 데이터선 본체(171a)는 다른 층 또는 외부 회로(도시하지 않음)와의 접속을 위하여 면적이 넓은 끝 부분을 포함하며, 보호막(180)에는 이 끝 부분을 노출하는 복수의 접촉 구멍(182)이 형성되어 있고 보호막(180) 위에는 접촉 구멍(182)을 통하여 데이터선 본체(171a)와 연결되는 복수의 접촉 보조 부재(82)가 형성되어 있다. 접촉 보조 부재(82)는 데이터선 본체(171a)의 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다.
게이트선(121) 및 유지 전극선(131)은 돌출한 부분 없이 매끈한 선형의 형태로 뻗어 있고, 각각의 섬형 반도체(151)는 게이트선(121)을 가로 질러 데이터선 연결 부재(171b) 및 유지 전극선(131)과 중첩한다.
이와 같이 하면, 층간 절연막을 형성하고 접촉 구멍을 뚫는 공정이 없어지므로 사진 공정수가 줄어들므로 공정이 간단해진다.
그러면 도 9 및 도 10에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 11a 내지 도 15b와 함께 앞서의 도 9 및 도 10을 참조하여 상세히 설명한다.
도 11a 는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고, 도 11b는 도 11a의 XIb-XIb'-XIb"선을 따라 잘라 도시한 단면도이고, 도 12a 는 도 11a의 다음 단계에서의 배치도이고, 도 12b는 도 12a의 XIIb-XIIb'-XIIb"선을 따라 잘라 도시한 단면도이고, 도 13a는 도 12a의 다음 단계에서의 배치도이고, 도 13b는 도 12a의 XIIIb-XIIIb'-XIIIb"선을 따라 잘라 도시한 단면도이고, 도 14a는 도 13a의 다음 단계에서의 배치도이고, 도 14b는 도 14a의 XIVb-XIVb'-XIVb"선을 따라 잘라 도시한 단면도이고, 도 15a는 도 14a의 다음 단계에서의 배치도이다.
먼저 도 3에 도시된 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한 다음, 화학 기상 증착(chemical vapor deposition, CVD), 스퍼터링(sputtering) 등의 방법으로 비정질 규소로 이루어진 반도체막(150)을 형성한다.
다음 반도체막(150)을 N2O 플라즈스마 처리하여 반도체막(150) 위에 수십 두께의 하부 산화막(141p)을 형성한다. 하부 산화막(141p)은 후속 공정에서 외부 불순물이 반도체막(150)으로 유입, 확산(diffusion)되어 반도체막(150)이 오염되는 것을 방지한다. 또한 이 단계에서 질소가 반도체막(150) 또는 하부 산화막(141p)으로 들어가 반도체막(150) 표면 또는 내부의 댕글링 본드와 결합하여 반도체막(150)의 트랩 밀도를 감소시킨다.
다음 레이저 열처리(laser annealing), 노 열처리(furnace annealing) 또는 순차적 측면 고상화(sequential lateral solidification, SLS) 방식으로 반도체막(150)을 결정화한다.
그런 다음 N2O 플라스마 처리를 실시하여 하부 산화막(141p) 위에 수십 의 상부 산화막(141q)을 형성한다. 하부 산화막(141p)과 상부 산화막(141q)의 경계는 불분명할 수도 있으며 이두 산화막(141p, 141q)을 합쳐서 계면 절연막(141)이라 한다. 이때도 질소는 계면 절연막(141)이나 반도체막(150)의 결정화시에 형성되었을 수 있는 댕글링 본드와 결합하여 트랩 밀도를 감소시킨다. 그리고 이러한 N2O 플라스마 처리는 반도체막(150)의 표면 거칠기를 감소시켜 후에 증착되는 막과의 접착성을 증가시킨다. 따라서 반도체막(150)의 결정화 후에 표면을 안정화시키기 위한 HF 세정을 생략할 수 있다.
다음 도 11a 및 도 11b를 참고하면, 계면 절연막(141)으로 덮인 반도체막(150)을 패터닝하여 복수의 섬형 반도체(151)를 형성하고, 그 위에 화학 기상 증착 방법으로 게이트 절연막(140)을 형성한다.
다음 도 12a 및 도 12b에 도시된 바와 같이, 게이트 절연막(140) 위에 티타늄, 알루미늄, 텅스텐 또는 이들의 합금을 단층 또는 복수층으로 증착하여 금속막을 형성한다.
이후 금속막 위에 감광막을 도포한 후 광마스크를 이용한 사진 공정으로 감광막 패턴(PR)을 형성한다. 이때 감광막 패턴(PR)을 마스크로 금속막을 패터닝하여 게이트선(121), 유지 전극선(131) 및 데이터선 본체(171a)을 형성한다. 유지 용량이 충분할 경우 유지 전극선(131)은 형성하지 않는다. 여기서 금속막을 과식각하여 게이트선(121) 및 유지 전극선(131)의 폭을 감광막 패턴(PR)의 폭보다 적게 형성한다.
이후 감광막 패턴(PR)을 마스크로 섬형 반도체(151)에 N형 또는 P형 불순물 이온을 고농도로 도핑하여 소스 및 드레인 영역(153, 155)을 형성한다.
다음 도 13에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 게이트선(121)을 마스크로 섬형 반도체(151)에 소스 및 드레인 영역(153, 155)과 동일한 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역(152, 156)을 포함하는 반도체(150)를 완성한다.
또한, 반도체(150)과 유지 전극선(131)의 길이 및 폭의 차이 때문에 유지 전극선(131) 바깥에 노출되는 반도체(158)가 생길 수 있다. 이들 영역도 도핑되어 있으며 유지 전극 영역(157)에 인접하며 드레인 영역(155)과는 분리되어 있다.
그리고 소스 영역(153)과 드레인 영역(155) 사이에 위치하는 반도체(150)는 불순물이 도핑되지 않은 진성 반도체로 채널 영역(154)이 된다.
저농도 도핑 영역(152)은 이상 설명한 바와 같이 감광막 패턴 이외에 서로 다른 식각 비를 가지는 금속층을 이용하거나, 게이트선의 측벽에 스페이서 등을 형성하여 형성할 수 있다.
도 14a 및 도 14b에 도시한 바와 같이, 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)이 형성된 기판 전면에 절연 물질로 보호막(180)을 형성한다. 보호막(180)은 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다.
이후 보호막(180)에 사진 식각 방법으로 소스 영역(153)을 노출하는 접촉 구멍(183), 드레인 영역을 노출하는 접촉 구멍(185), 데이터선 본체(171a)를 노출하는 접촉 구멍(184), 게이트선(121) 및 데이터선 본체(171a)의 한쪽 끝부분을 노출하는 접촉 구멍(182)을 형성한다.
감광성을 가지는 유기 물질로 보호막을 형성하는 경우에는 사진 공정만으로 접촉구를 형성할 수 있다.
도 9 및 도 10에 도시한 바와 같이, 접촉 구멍(181~184) 내부를 포함하는 보호막(180) 위에 투명한 도전 물질로 도전층을 형성한 후 패터닝하여 데이터선 연결 부재(171b) 및 화소 전극(190), 접촉 보조 부재를 형성한다.
여기서 데이터선 본체(171a)은 접촉 구멍(184)을 통해 데이터선 연결 부재(171b)와 연결하며, 데이터선 연결 부재(171b)는 접촉 구멍(183)를 통해 소스 영역 (153)과 연결한다. 그리고 화소 전극(190)은 접촉 구멍(185)을 통해 드레인 영역(1550과 연결하고, 접촉 보조 부재(82)는 접촉 구멍(184)을 통해 데이터선 본체(171a)와 연결한다.
이때 보호막(180)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전극(190)을 게이트선 및 데이터선 본체와 중첩하여 화소 영역의 개구율을 향상시킬 수 있다.
앞서 설명한 바와 같이, 본 발명의 실시예에 따라 박막 트랜지스터 표시판을 형성하면 박막 트랜지스터의 특성이 좋아지는데 이에 대하여 도 15a 내지 도 16b를 참고로 하여 상세하게 설명한다.
도 15a 및 도 15b는 각각 반도체막을 결정화하기 전에 O2 플라스마 처리를 한 경우와 N2O 플라스마 처리를 한 경우에 대하여 박막 트랜지스터의 소스-드레인 간 전류(Ids)의 로그값을 게이트-드레인 간 전압(Vgd)의 함수로 나타낸 그래프이고, 도 16a 및 도 16b는 각각 반도체막을 결정화한 후 게이트 절연막을 증착하기 전에 N2O 플라스마 처리를 하지 않은 경우와 N2O 플라스마 처리를 한 경우에 대하여 박막 트랜지스터의 소스-드레인 간 전류(Ids)의 로그 값을 게이트-드레인 간 전압(Vgd)의 함수로 나타낸 그래프이다.
도 15a 및 도 15b에 도시한 바와 같이, 반도체막의 결정화 전에 O2 플라스마 처리를 한 경우에 비하여 N2O 플라스마 처리를 한 경우에 편차가 별로 없는 균일한 전압-전류 특성 곡선이 나타난다.
또한, 도 16a 및 도 16b에 도시한 바와 같이, 게이트 절연막을 증착하기 전에 플라스마 처리를 하지 않은 경우에 비하여 N2O로 플라스마 처리를 한 경우에 균일한 전압-전류 특성 곡선이 나타난다.
따라서 본 발명의 실시예에서와 같이 플라스마 처리를 실시하면 반도체와 절연막 사이의 계면 특성을 균일하게 유지할 수 있어, 문턱 전압이 안정적으로 유지된다는 것을 알 수 있다.
이상 기술한 바와 같이, 결정화 전과 후에 각각 N2O 플라스마 처리를 실시하면 반도체와 게이트 절연막 사이의 계면 특성을 균일하게 유지할 수 있다. 따라서 문턱 전압의 감소 및 균일한 산포를 가지도록 하여 고품질의 박막 트랜지스터 표시판을 제공할 수 있다.
이상에서 본 발명의 바람직한 실시예에 때하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (21)

  1. 비정질 규소로 이루어진 반도체막을 형성하는 단계,
    상기 반도체막을 1차 질소 함유 플라스마 처리하는 단계,
    상기 반도체막을 다결정화하는 단계,
    상기 반도체막을 제2차 질소 함유 플라스마 처리하는 단계,
    상기 반도체막을 패터닝하여 반도체를 형성하는 단계,
    상기 반도체에 소스 영역, 드레인 영역 및 채널 영역을 형성하는 단계, 그리고
    상기 채널 영역과 중첩하는 게이트 전극, 상기 소스 영역과 연결되는 소스 전극 및 상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단게를 포함하는 박막 트랜지스터의 제조 방법.
  2. 제1항에서,
    상기 1차 및 2차 질소 함유 플라스마 처리에 사용하는 기체는 N2O를 포함하는 박막 트랜지스터의 제조 방법.
  3. 제1항에서,
    상기 반도체막 위에 제1 절연막을 형성하는 단계를 더 포함하는 박막 트랜지 스터의 제조 방법.
  4. 제3항에서,
    상기 소스 영역, 드레인 영역 및 채널 영역 형성 단계는 상기 제1 절연막을 통하여 상기 반도체막에 이온을 주입하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  5. 제3항에서,
    상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극 사이에 제2 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  6. 기판 위에 비정질 규소로 이루어진 반도체막을 형성하는 단계,
    상기 반도체막을 1차 질소 함유 플라스마 처리하는 단계,
    상기 반도체막을 다결정화하는 단계,
    상기 반도체막을 2차 질소 함유 플라스마 처리하는 단계,
    상기 반도체막을 패터닝하는 단계,
    상기 반도체에 소스 영역, 드레인 영역 및 채널 영역을 형성하는 단계,
    상기 채널 영역과 중첩하는 게이트선을 형성하는 단계,
    상기 소스 영역과 연결되는 데이터선을 형성하는 단계, 그리고
    상기 드레인 영역과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함 하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제6항에서,
    상기 1차 및 2차 질소 함유 플라스마 처리에 사용하는 기체는 N2O를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제6항에서,
    상기 반도체막 위에 제1 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제8항에서,
    상기 소스 영역, 드레인 영역 및 채널 영역 형성 단계는 상기 제1 절연막을 통하여 상기 반도체막에 이온을 주입하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  10. 제8항에서,
    상기 게이트선 및 상기 데이터선과 상기 화소 전극 사이에 제2 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  11. 제10항에서,
    상기 게이트선과 상기 데이터선의 사이에 제3 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  12. 제11항에서,
    상기 제2 절연막과 상기 제3 절연막의 사이에 상기 드레인 영역 및 상기 화소 전극과 연결되는 드레인 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  13. 제10항에서,
    상기 데이터선 형성 단계는
    상기 게이트선과 동일한 층에 동일 물질로 상기 게이트선과 분리되어 있는 복수의 제1 도전체를 형성하는 단계,
    상기 제2 절연막 위에 형성되어 있으며 서로 분리되어 있는 두 개의 데이터선 본체와 연결되어 있는 적어도 하나의 제2 도전체를형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제6항에서,
    상기 1차 및 2차 플라스마 처리는 상기 반도체막 위에 산화막을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  15. 기판,
    상기 기판 위에 형성되어 있으며 소스 영역, 드레인 영역 및 채널 영역을 포함하는 반도체,
    상기 반도체 위에 형성되어 있는 질소 함유 산화막,
    상기 산화막 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있으며 상기 채널 영역과 중첩하는 게이트선,
    상기 게이트 절연막 위에 형성되어 있으며 상기 소스 영역과 연결되어 있는 데이터선, 그리고
    상기 게이트 절연막 위에 형성되어 있으며 상기 드레인 영역과 연결되어 있는 화소 전극을 포함하는 박막 트랜지스터 표시판.
  16. 제15항에서,
    상기 산화막은 이층 구조를 가지는 박막 트랜지스터 표시판.
  17. 제15항에서,
    상기 반도체와 일부 중첩하며 상기 게이트선과 나란한 유지 전극선을 더 포함하는 박막 트랜지스터 표시판.
  18. 제15항에서,
    상기 절연 기판과 상기 반도체 사이에 형성되어 있는 차단막을 더 포함하는 박막 트랜지스터 표시판.
  19. 제15항에서,
    상기 게이트선 및 상기 데이터선과 상기 화소 전극 사이에 형성되어 있는 보호막을 더 포함하는 박막 트랜지스터 표시판.
  20. 제19항에서,
    상기 게이트선과 상기 데이터선의 사이에 형성되어 있는 층간 절연막, 그리고
    상기 층간 절연막과 상기 보호막 사이에 형성되어 있으며 상기 드레인 영역과 상기 화소 전극에 연결되어 있는 드레인 전극을 더 포함하는 박막 트랜지스터 표시판.
  21. 제19항에서,
    상기 데이터선은 상기 게이트선과 동일한 층에 위치하는 제1 부분과 상기 화소 전극과 동일한 층에 위치하는 제2 부분을 포함하는 박막 트랜지스터 표시판.
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