KR20060040327A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

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Abstract

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 다결정 규소로 이루어진 반도체막을 형성하는 단계, 반도체막 위에 질화막을 형성하는 단계, 질화막 및 반도체막을 패터닝하여 희생막 및 반도체를 형성하는 단계, 반도체막을 열처리하는 단계, 희생막을 제거하는 단계, 반도체에 도전형 불순물 이온을 도핑하여 소스 영역, 드레인 영역, 채널 영역 및 유지 영역을 형성하는 단계, 채널 영역과 중첩하는 게이트선을 형성하는 단계, 소스 영역과 연결되는 데이터선을 형성하는 단계, 유지 영역과 중첩하는 유지 전극선을 형성하는 단계, 드레인 영역과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하고, 유지 영역은 소스 영역 및 드레인 영역보다 저농도로 도핑한다.
박막트랜지스터, 문턱전압, 트랩, 계면

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD OF MANUFACTURING THEREOF}
도 1a은 본 발명의 한 실시예에 따른 표시 장치의 블록도이다.
도 1b는 본 발명의 한 실시예에 따른 표시 장치의 한 예인 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 화소 부분을 도시한 배치도이다.
도 3은 도 2에 도시한 박막 트랜지스터 표시판을 III-III' 선을 따라 절단한 단면도이다.
도 4는 본 발명의 한 실시예에 따른 액정 표시 장치의 게이트 구동부용 박막 트랜지스터를 개략적으로 도시한 배치도이다.
도 5는 도 4에 도시한 박막 트랜지스터를 V-V' 선을 따라 자른 단면도이다.
도 6a 및 도 6b는 본 발명의 실시예에 따른 도 2 내지 도 5에 도시한 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이다.
도 6c는 각각 도 6a 및 도 6b의 VIc-VIc', VIc'-VIc" 선을 따라 자른 단면도이다.
도 7은 도 6c의 다음 단계에서의 박막 트랜지스터 표시판의 단면도이다.
도 8a 및 도 8b는 각각 도 7의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 8c는 각각 도 8a 및 도 8b의 VIIIc-VIIIc', VIIIc'-VIIIc" 선을 따라 자른 단면도이다.
도 9는 도 8c의 다음 단계에서의 단면도이다.
도 10a 및 도 10b는 도 9의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 10c는 각각 도 10a 및 도 10b의 Xb-Xb', Xb'-Xb"선을 따라 자른 단면도이다.
도 11a 및 도 11b는 도 10a 및 도 10b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 11c는 각각 도 11a 및 도 11b의 XIb-XIb', XIb'-XIb"선을 따라 자른 단면도이다.
도 12a 및 도 12b는 도 11a 및 도 11b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 12c는 각각 도 12a 및 도 12b의 XIIb-XIIb', XIIb'-XIIb"선을 따라 자른 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 14는 도 13의 XIV-XIV'-XIV"선을 따라 자른 단면도이다.
도 15a는 도 13 및 도 14에 도시한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이다.
도 15b는 도 15a의 XVb-XVb'-XVb"선을 따라 잘라 도시한 단면도이다.
도 16은 도 15b의 다음 단계에서의 단면도이다.
도 17a는 도 16의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 17b는 도 17a의 XVIIb-XVIIb'-XVIIb"선을 따라 자른 단면도이다.
도 18은 도 17b의 다음 단계에서의 단면도이다.
도 19a는 도 18의 다음 단계에서의 배치도이다.
도 19b는 도 19a의 XIXb-XIXb'-XIXb선을 따라 자른 단면도이다.
※도면의 주요부분에 대한 부호 설명※
110: 절연 기판 121: 게이트선
124: 게이트 전극 131: 유지 전극선
137: 유지 전극 140: 게이트 절연막
153: 소스 영역 154: 채널 영역
155: 드레인 영역 171: 데이터선
171a: 데이터선 본체 171b: 데이터선 연결 부재
173: 소스 전극 175: 드레인 전극
190: 화소 전극
본 발명은 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것으로, 특히 다결정 규소 박막 트랜지스터 제조 방법에 관한 것이다.
액정 표시 장치는 박막 트랜지스터를 포함하는 하부 표시판과 색필터를 포함하는 상부 표시판 사이에 주입되어 있는 액정 물질, 편광 필름 및 보상 필름 등으로 구성되어 있다. 이러한 액정 표시 장치는 두 표시판 사이에 주입되어 있는 액정 물질에 전극을 이용하여 전계를 형성하고, 이 전계의 세기를 조절하여 투과되는 빛의 양을 조절함으로써 화상을 표시한다.
이때, 액정이 일정한 시간 동안 배열을 유지하기 위해서는 화소에 전압이 전압이 인가된 후 다음 전압이 인가될 때까지 전압을 유지할 수 있는 유지 축전기가 필요하다.
유지 축전기는 전단 게이트 방식과 독립 배선 방식으로 나눌 수 있다. 여기서 전단 게이트 방식은 게이트선의 일부분을 확대 형성한 후 일정 전압이 인가되는 도전체 패턴과 중첩하여 축전기를 형성하는 방식이다. 그리고 독립 배선 방식은 별도의 배선을 형성한 후 공통 전압과 같은 일정한 전압을 인가하여 축전기를 형성하는 방식이다.
이러한 유지 축전기의 유지 용량은 유지 축전기를 이루는 두 전극 사이의 거리에 반비례하고, 두 전극의 면적에 비례한다. 따라서 유지 용량을 충분히 얻기 위해서는 유지 축전기의 면적을 넓게 하거나, 유지 축전기의 전극 사이의 간격을 좁게 형성하여야 한다.
그러나 유지 축전기의 면적을 증가시키면 화소의 개구율이 감소하고, 유지 축전기의 면적을 감소시키면 유지 용량이 충분하지 않는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 유지 축전기의 면적을 감소시키면서도 충분한 유지 용량을 얻어 고휘도의 박막 트랜지스터 표시판 및 그의 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 다결정 규소로 이루어진 반도체막을 형성하는 단계, 반도체막 위에 질화막을 형성하는 단계, 질화막 및 반도체막을 패터닝하여 희생막 및 반도체를 형성하는 단계, 반도체막을 열처리하는 단계, 희생막을 제거하는 단계, 반도체에 도전형 불순물 이온을 도핑하여 소스 영역, 드레인 영역, 채널 영역 및 유지 영역을 형성하는 단계, 채널 영역과 중첩하는 게이트선을 형성하는 단계, 소스 영역과 연결되는 데이터선을 형성하는 단계, 유지 영역과 중첩하는 유지 전극선을 형성하는 단계, 드레인 영역과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하고, 유지 영역은 소스 영역 및 드레인 영역보다 저농도로 도핑한다.
여기서 질화막은 500~1,000Å의 두께로 형성하는 것이 바람직하고, 열처리는 500~550℃의 온도에서 진행하는 것이 바람직하다.
그리고 유지 영역은 10~13KeV의 에너지로 1~5E12dose/cm2의 농도로 도핑하는 것이 바람직하다.
또한, 반도체 위에 제1 절연막을 형성하는 단계를 더 포함할 수 있다.
또한, 소스 영역과 채널 영역 사이, 드레인 영역과 채널 영역 사이를 소스 영역 및 드레인 영역에 도핑된 이온 농도와 유지 영역에 도핑된 이온의 농도 사이의 범위로 도핑하여 저농도 도핑 영역을 형성하는 단계를 포함하는 것이 바람직하다.
또한, 게이트선 및 데이터선과 화소 전극 사이에 제2 절연막을 형성하는 단계를 더 포함할 수 있다.
또한, 게이트선과 데이터선의 사이에 제3 절연막을 형성하는 단계를 더 포함할 수 있다.
또한, 제2 절연막과 제3 절연막의 사이에 드레인 영역 및 화소 전극과 연결되는 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
또한, 데이터선 형성 단계는 게이트선과 동일한 층에 동일 물질로 게이트선과 분리되어 있는 복수의 제1 도전체를 형성하는 단계, 제2 절연막 위에 형성되어 있으며 서로 분리되어 있는 두 개의 데이터선 본체와 연결되어 있는 적어도 하나의 제2 도전체를 형성하는 단계를 포함하는 것이 바람직하다.
상기한 다른 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 기판 위에 형성되어 있으며 소스 영역, 드레인 영역, 채널 영역 및 유지 영역을 포함하는 반도체, 반도체 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 채널 영역과 중첩하는 게이트선, 게이트 절연막 위에 형성되어 있으며 소스 영역과 연결되어 있는 데이터선, 게이트 절연막 위에 형성되어 있으며 유지 영역과 중첩하는 유지 전극선, 게이트 절연막 위에 형성되어 있으며 드레인 영역과 연결되어 있는 화소 전극을 포함하고, 유지 영역은 소스 영역 및 드레인 영역보다 저농도로 도전성 불순물이 도핑되어 있다.
여기서 채널 영역과 소스 영역 사이, 채널 영역과 드레인 영역 사이에 형성되어 있으며, 소스 영역 및 드레인 영역에 도핑되어 있는 불순물 이온의 농도와 유지 영역에 도핑되어 있는 불순물 이온이 농도 사이의 범위로 불순물 이온이 도핑되어 있는 저농도 도핑 영역을 더 포함할 수 있다.
그리고 절연 기판과 반도체 사이에 형성되어 있는 차단막을 더 포함할 수 있다.
또한, 게이트선 및 데이터선과 화소 전극 사이에 형성되어 있는 보호막을 더 포함할 수 있다.
또한, 게이트선과 데이터선의 사이에 형성되어 있는 층간 절연막, 그리고 층간 절연막과 보호막 사이에 형성되어 있으며 드레인 영역과 화소 전극에 연결되어 있는 드레인 전극을 더 포함할 수 있다.
또한, 데이터선은 게이트선과 동일한 층에 위치하는 제1 부분과 화소 전극과 동일한 층에 위치하는 제2 부분을 포함하는 것이 바람직하다.
또한, 유지 영역은 1~5E12dose/cm2의 농도로 도전성 불순물이 도핑되어 있는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
첨부한 도면을 참고하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그의 제조 방법에 대해서 설명한다.
먼저 도 1a 및 도 1b를 참고로 하여 본 발명의 한 실시예에 따른 표시 장치에 대하여 상세하게 설명한다.
도 1a은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고, 도 1b는 본 발명의 한 실시예에 따른 표시 장치의 한 예인 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 1a에 도시한 바와 같이, 본 발명의 한 실시예에 따른 표시 장치는 표시판부(display panel unit)(300) 및 이에 연결된 게이트 구동부(400), 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 신호 생성부(800) 그리고 이들을 제어하 는 신호 제어부(600)를 포함한다.
도 1a를 참고하면, 표시판부(300)는 등가 회로로 볼 때 복수의 표시 신호선(display panel line)(G1-Gn, D1-Dm)과 이에 연결되어 있고 대략 행렬의 형태로 배열되어 있으며 표시 영역(display area)(DA)을 이루는 복수의 화소(pixel)(PX)를 포함한다.
도 1b를 참고하면, 액정 표시 장치의 표시판부(300)는 하부 및 상부 표시판(100, 200)과 그 사이의 액정층(3)을 포함한다. 유기 발광 표시 장치(organic light emitting display)의 경우 표시판부(300)가 하나의 표시판만을 포함할 수 있다.
표시 신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(gate line)(G1-Gn)과 데이터 신호를 전달하는 데이터선(data line)(D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소(PX)는 박막 트랜지스터 등 적어도 하나의 스위칭 소자(도시하지 않음)와 적어도 하나의 축전기(도시하지 않음)를 포함한다.
도 1b를 참고하면, 액정 표시 장치의 각 화소(PX)는 표시 신호선(G1-Gn, D1-Dm)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(CLC) 및 유지 축전기(storage capacitor)(CST)를 포함한다. 표시 신호선(G1-Gn, D1-Dm)은 하부 표시판(100)에 배치되어 있으며, 유지 축전기(CST)는 필요에 따라 생략할 수 있다.
다결정 규소 박막 트랜지스터 따위의 스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 각각 게이트선(G1-Gn)에 연결되어 있는 제어 단자, 데이터선(D1 -Dm)에 연결되어 있는 입력 단자, 그리고 액정 축전기(CLC) 및 유지 축전기(CST )에 연결되어 있는 출력 단자를 가지고 있는 삼단자 소자이다.
액정 축전기(CLC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 1b에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어질 수 있다.
유지 축전기(CST)는 액정 축전기(CLC)를 보조하는 축전기로서, 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(CST)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.
색 표시를 구현하기 위해서, 각 화소(PX)가 복수의 원색(primary color) 중 하나를 고유하게 표시하거나(공간 분할) 복수의 원색을 번갈아 표시함으로써(시간 분할), 원색의 공간적, 시간적 합으로 원하는 색상을 나타낸다. 원색의 예로는 적색, 녹색 및 청색을 들 수 있다. 도 1b는 각 화소(PX)가 상부 표시판(200)에서 화소 전극(190)과 마주보는 대응하는 영역에 원색 중 하나의 색상을 나타내는 색 필터(230)를 구비한 공간 분할의 예를 보여주고 있다. 이와는 달리 색필터(230)는 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.
표시판부(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 하나 이상의 편광자(도시하지 않음)가 부착되어 있다.
유기 발광 표시 장치의 각 화소(PX)는 표시 신호선(G1-Gn, D1-Dm )에 연결된 스위칭 트랜지스터(도시하지 않음), 이에 연결된 구동 트랜지스터(driving transistor)(도시하지 않음) 및 유지 축전기(도시하지 않음), 그리고 발광 다이오드(light emitting diode)(도시하지 않음)를 포함할 수 있다. 발광 다이오드는 화소 전극(도시하지 않음)과 공통 전극(도시하지 않음) 및 그 사이의 발광 부재(light emitting member)(도시하지 않음)를 포함한다.
도 1a을 다시 참고하면, 계조 신호 생성부(800)는 화소(PX)의 투과율과 관련된 복수의 계조 신호를 생성한다. 액정 표시 장치용 계조 신호 생성부(800)의 경우 공통 전압(Vcom)에 대하여 양의 값과 음의 값을 각각 가지는 두 벌의 계조 전압을 생성한다.
게이트 구동부(400)는 표시판부(300)의 게이트선(G1-Gn)에 연결되어 게이트 온 전압(Von) 및 게이트 오프 전압(Voff)과 각각 동일한 두 값을 가지는 게이트 신호를 게이트선(G1-Gn)에 인가한다. 게이트 구동부(400)는 표시판부(300)에 집적되어 있으며 복수의 구동 회로(도시하지 않음)를 포함한다. 게이트 구동부(400)를 이루는 각각의 구동 회로는 하나의 게이트선(G1-Gn)에 연결되어 있으며 복수의 N형, P형, 상보형 다결정 규소 박막 트랜지스터를 포함한다. 그러나 게이트 구동부(400)가 집적 회로(integrated circuit, IC) 칩의 형태로 표시판부(300) 위에 장착되거나 가요성 인쇄 회로(flexible printed circuit, FPC) 필름 위에 장착될 수 있다. 후자의 경우에 가요성 인쇄 회로 필름이 표시판부(300) 위에 부착된다.
데이터 구동부(500)는 표시판부(300)의 데이터선(D1-Dm)에 연결되어 있으며 계조 신호 생성부(800)로부터의 계조 전압을 선택하여 데이터 전압으로서 데이터선(D1-Dm)에 인가한다. 데이터 구동부(500)는 또한 표시판부(300)에 집적되거나, 하나 이상의 집적 회로 칩의 형태로 표시판부(300) 위에 장착되거나 표시판부(300) 위에 부착된 가요성 인쇄 회로(flexible printed circuit, FPC) 필름 위에 장착될 수 있다.
구동부(400, 500) 또는 이들이 장착되어 있는 가요성 인쇄 회로 필름은 표시판부(300)에서 표시 영역(DA)의 바깥 쪽에 위치한 주변 영역(peripheral area)에 위치한다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등을 제어하며 인쇄 회로 기판(printed circuit board, PCB) 등에 장착될 수 있다. 그러면, 도 2 내지 도 5를 참고로 하여 도 1a 및 도 1b에 도시한 액정 표시 장치용 하부 표시판, 즉 박막 트랜지스터 표시판의 한 예에 대하여 상세하게 설명한다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 화소 부분을 도시한 배치도이고, 도 3은 도 2에 도시한 박막 트랜지스터 표시판을 III-III' 선을 따라 절단한 단면도이다. 또한 도 4는 본 발명의 한 실시예에 따른 액정 표시 장치의 게이트 구동부용 박막 트랜지스터를 개략적으로 도시한 배치도이고, 도 5는 도 4에 도시한 박막 트랜지스터를 V-V' 선을 따라 자른 단면도이다.
투명한 절연 기판(110) 위에 산화규소(SiO2) 또는 질화규소(SiNx)로 이루어진 차단막(blocking film)(111)이 형성되어 있다. 차단막(111)은 복층 구조를 가질 수도 있다.
차단막(111) 위에는 다결정 규소 따위로 이루어진 복수의 화소부 섬형 반도체(151a) 및 구동부 섬형 반도체(151b)가 형성되어 있다. 각각의 반도체(151a, 151b)는 도전성 불순물을 함유하는 불순물 영역(extrinsic region)과 상대적으로 도전성 불순물 농도가 낮은 진성 영역(intrinsic region)을 포함하며, 불순물 영역에는 불순물 농도가 높은 고농도 영역(heavily doped region)과 불순물 농도가 낮은 저농도 영역(lightly doped region)이 있다.
화소부 반도체(151a)의 진성 영역은 채널 영역(channel region)(154a) 및 유지 영역(157)을 포함하고, 고농도 불순물 영역은 채널 영역(154a)을 중심으로 서로 분리되어 있는 소스 영역(source region)(153a)과 드레인 영역(drain region)(155a) 및 기타 영역(158)을 포함하며, 저농도 불순물 영역(152, 156)은 진성 영역(154a, 157)과 고농도 불순물 영역(153a, 155a, 158) 사이에 위치하며 그 폭이 좁다. 특히, 소스 영역(153a)과 채널 영역(154a) 사이 및 드레인 영역(155a)과 채널 영역(154a) 사이에 위치한 저농도 불순물 영역(152)은 저농도 도핑 드레인 영역(lightly doped drain region, LDD region)이라고 한다.
구동부 반도체(151b)의 진성 영역은 채널 영역(154b)을 포함하며, 고농도 불순물 영역은 소스 영역(153a)과 드레인 영역(155b)을 포함한다.
여기에서 도전성 불순물로는 붕소(B), 갈륨(Ga) 등의 P형 불순물과 인(P), 비소(As) 등의 N형 불순물을 들 수 있다. 저농도 도핑 영역 (152, 156)은 박막 트랜지스터의 누설 전류(leakage current)나 펀치스루(punch through) 현상이 발생하는 것을 방지하며, 불순물이 들어있지 않은 오프셋(offset) 영역으로 대체할 수 있다.
이때 반도체막에 도핑되어 있는 도전성 불순물의 농도는 다음과 같다. 즉, 유지 영역(storage region)(157)과 채널 영역(154)에는 도전성 불순물이 N형 이든 P형이든 1~5E12dose/cm2의 농도로 도핑되어 있다. 그리고 저농도 도핑 영역(152, 156)은 P형일 경우 7E12~3E13 dose/cm2의 농도로 도핑되어 있고, N형일 경우 5E12~1E13 dose/cm2의 농도로 도핑되어 있다. 또한, 고농도 도핑 영역(153a, 153b, 155a, 155b)에는 P형일 경우 7E14~3E15 dose/cm2의 농도로 도핑되어 있고, N형일 경우 5E14~1E15 dose/cm2의 농도로 도핑되어 있다.
반도체(151a, 151b) 및 차단막(111) 위에는 질화규소 또는 산화규소로 이루어진 수백 두께의 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 가로 방향으로 뻗은 복수의 게이트선(gate line)(121)과 복수의 유지 전극선(storage electrode line)(131) 및 복수의 제어 전극(124b)이 형성되어 있다. 게이트선(121)은 게이트 신호를 전달하며, 아래로 돌출하여 반도체(151a)의 채널 영역(154a)과 중첩되어 있는 게이트 전극(124a)을 포함한다. 게이트 전극(124a)은 저농도 도핑 영역(152)과도 중첩될 수 있다. 게이트선(121)의 한 쪽 끝 부분은 게이트 구동 회로에 바로 연결되어 있다.
제어 전극(124b)은 구동부 반도체(151b)의 채널 영역(154b)과 중첩하며 제어 신호를 인가하는 다른 신호선(도시하지 않음)과 연결되어 있다.
유지 전극선(131)은 공통 전극(도시하지 않음)에 인가되는 공통 전압(common voltage) 등 소정의 전압을 인가 받으며, 아래 위로 확장되어 반도체(151a)의 유지 영역(157)과 중첩하는 유지 전극(137)을 포함한다.
게이트선(121), 유지 전극선(131) 및 제어 전극(124b)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰 리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W) 따위로 이루어질 수 있다. 그러나 게이트선(121), 유지 전극선(131) 및 제어 전극(124b)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다. 이들 도전막 중 하나는 게이트선(121), 유지 전극선(131) 및 제어 전극(124b)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열의 금속, 은 계열의 금속, 구리 계열의 금속으로 이루어질 수 있다. 다른 하나의 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를 테면 몰리브덴 계열 금속, 트롬, 탄탈륨, 또는 티타늄 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다.
게이트선(121), 유지 전극선(131) 및 제어 전극(124b)의 측면은 상부의 박막이 부드럽게 연결될 수 있도록 기판(110)의 표면에 대하여 경사져 있다.
게이트선(121), 유지 전극선(131), 제어 전극(124b) 및 게이트 절연막(140) 위에는 층간 절연막(interlayer insulating film))(160)이 형성되어 있다. 층간 절연막(160)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다. 층간 절연막(160) 및 게이트 절연막(140)에는 소스 영역(153a, 153b)과 드레인 영역(155a, 155b)을 각각 노출하는 복수의 접촉 구멍(163, 166, 165, 167)이 형성되어 있다.
층간 절연막(160) 위에는 복수의 데이터선(data line)(171), 복수의 드레인 전극(drain electrode)(175a), 복수의 입력 전극(173b) 및 복수의 출력 전극(175b)이 형성되어 있다.
데이터 신호를 전달하는 데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며, 접촉 구멍(163)을 통해 소스 영역(153a)과 연결되어 있는 소스 전극(173a)을 포함한다. 데이터선(171)의 한쪽 끝 부분은 다른 층 또는 외부의 구동 회로와 접속하기 위하여 면적이 넓을 수 있으며, 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)가 기판(110) 위에 집적되는 경우 데이터선(171)이 데이터 구동 회로에 바로 연결될 수 있다.
드레인 전극(175a)은 소스 전극(173a)과 떨어져 있으며 접촉 구멍(165)을 통해 드레인 영역(155a)과 연결되어 있다. 드레인 전극(175a)은 유지 영역(157)까지 확장될 수 있다.
입력 전극(173b)과 출력 전극(175b)은 제어 전극(124b)을 중심으로 서로 떨어져 있으며 다른 신호선(도시하지 않음)과 연결될 수 있다.
데이터선(171), 드레인 전극(175a), 입력 전극(173b) 및 출력 전극(175b)은 몰리브덴, 클롬, 탄탈륨, 티타늄 따위의 내화성 금속(refratory metal) 또는 이들의 합금으로 이루어지는 것이 바람직하다. 그러나 이들 또한 게이트선(121)과 같이 저항이 낮은 도전막과 접촉 특성이 좋은 도전막을 포함하는 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리 브덴막의 삼중막을 들 수 있다.
데이터선(171), 드레인 전극(175a), 입력 전극(173b) 및 출력 전극(175b)의 측면 또한 기판(110) 면에 대하여 경사진 것이 바람직하다.
데이터선(171), 드레인 전극(175a), 입력 전극(173b) 및 출력 전극(175b) 및 층간 절연막(160) 위에 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 층간 절연막(160)과 동일한 물질로 만들 수 있으며 드레인 전극(175a)을 노출하는 복수의 접촉 구멍(185)을 가진다. 보호막(180)은 구동부에서 생략될 수 있다.
보호막(180) 위에는 IZO 또는 ITO 등과 같이 투명한 도전 물질 또는 알루미늄이나 은 등 불투명한 반사성 도전 물질로 이루어지는 화소 전극(pixel electrode)(190)이 형성되어 있다.
화소 전극(190)은 접촉 구멍(185)을 통해 드레인 영역(155a)에 연결된 드레인 전극(175a)과 연결되어 드레인 영역(155a) 및 드레인 전극(175a)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압을 인가 받는 공통 전극(270)과 함께 전기장을 생성함으로써 두 전극(190, 270) 사이의 액정층(3)의 액정 분자들의 방향을 결정하거나 두 전극 사이의 발광층(도시하지 않음)에 전류를 흘려 발광하게 한다.
도 1b를 참고하면 화소 전극(190)과 공통 전극(270)은 액정 축전기(CLC)를 이루어 박막 트랜지스터(Q)가 턴 오프된 후에도 인가된 전압을 유지하며, 유지 축전기(CST)는 화소 전극(190) 및 드레인 전극(175a)의 일부 및 유지 영역(157)과 유지 전극(137)을 비롯한 유지 전극선(131)의 중첩으로 만들어진다. 본 발명의 실시예에서와 같이 유지 영역(157)이 도핑되어 있으며 유지 영역(157)과 유지 전극(137) 사이에 유지 축전기가 형성된다. 따라서 유지 용량이 증가하기 때문에 종래보다 작게 유지 전극(137)을 형성하더라도 종래와 동일한 유지 용량을 얻을 수 있기 때문에 개구율이 증가한다.
보호막(180)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전극(190)을 데이터선(171) 및 게이트선(121)과 중첩시켜 개구율을 향상시킬 수 있다.
그러면 도 2 내지 도 5에 도시한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 6a 내지 도 12c와 함께 앞서의 도 2 내지 도 5를 참조하여 상세히 설명한다.
도 6a 및 도 6b는 본 발명의 실시예에 따른 도 2 내지 도 5에 도시한 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고, 도 6c는 각각 도 6a 및 도 6b의 VIc-VIc', VIc'-VIc" 선을 따라 자른 단면도이고, 도 7은 도 6c의 다음 단계에서의 단면도이고, 도 8a 및 도 8b는 각각 도 7의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 8c는 각각 도 8a 및 도 8b의 VIIIc-VIIIc', VIIIc'-VIIIc" 선을 따라 자른 단면도이고, 도 9는 도 8c의 다음 단계에서의 단면도이고, 도 10a 및 도 10b는 도 9의 다음 단계에서의 배치도이고, 도 10c는 각각 도 10a 및 도 10b의 Xb-Xb', Xb'-Xb"선을 따라 자른 단면도이고, 도 11a 및 도 11b는 도 10a 및 도 10b의 다음 단계에서의 배치도이고, 도 11c는 각각 도 11a 및 도 11b의 XIb-XIb', XIb'-XIb"선을 따라 자른 단면도이고, 도 12a 및 도 12b는 도 11a 및 도 11b의 다음 단계에서의 배치도이고, 도 12c는 각각 도 12a 및 도 12b의 XIIb-XIIb', XIIb'-XIIb"선을 따라 자른 단면도이다.
먼저 도 6a 내지 도 6c에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한 다음, 화학 기상 증착(chemical vapor deposition, CVD), 스퍼터링(sputtering) 등의 방법으로 비정질 규소로 이루어진 반도체막을 형성한다. 그런 다음 레이저 열처리(laser annealing), 노 열처리(furnace annealing) 또는 순차적 측면 고상화(sequential lateral solidification, SLS) 방식으로 반도체막을 결정화한다.
반도체막 위에 화학 기상 증착(chemical vapor deposition, CVD) 방법으로 약 500~1,000Å의 두께의 다공질의(porous) 얇은 질화막을 형성한다. 이때 질화막에는 수소(H2)가 들어가는데 증착 속도를 조절하여 질화막 내에 수소(H2)가 충분히 포함되도록 하는 것이 바람직하다. 즉, 증착 챔버의 상, 하 전극 사이를 가깝게 하고, 챔버 압력을 증가시켜 증착 속도를 빨리하여 형성하는 것이 바람직하다. 이후에 반도체막 내에 포함되는 SiH/SiH2의 비율이 약 10이 되도록 한다.
질화막 형성시에 질화막 내에 포함되는 수소에 의해서 다결정 규소 내의 댕글링 본드와 수소가 결합하여 트랩 밀도가 감소된다. 이러한 트랩은 반도체막의 표 면에 주로 많이 분포하는데 트랩이 감소함에 따라 반도체막의 표면이 안정화되어 반도체막의 전자 이동도가 증가한다. 따라서 다결정 규소막의 표면을 안정화하기 위한 H2 플라스마 처리를 생략할 수 있다.
다음 질화막 위에 감광막을 형성한 후 반도체막을 그 위의 질화막과 함께 식각하여 복수의 섬형 반도체(151a, 151b) 및 그 위의 희생막(400)을 형성한다. 이처럼 반도체막의 표면에 질화막을 형성하여 반도체막과 감광막이 직접 접촉하지 않도록 하면, 감광막으로 인해 다결정 규소막의 표면이 오염되는 것을 방지할 수 있다.
다음 도 7에 도시한 바와 같이, 감광막(PR)을 제거하고 반도체막(151a, 151b)에 N형 불순물 이온을 도핑 한다. 도핑은 10~13KeV의 에너지로 1~5E12dose/ cm2의 농도로 주입하는 것이 바람직하다. P형일 경우에도 N형과 동일한 조건으로 주입할 수 있다. 본 발명의 실시예에서는 반도체막(151a, 151b)의 표면을 희생막(400)이 보호하기 때문에 이온 도핑시에 반도체막(151a, 151b)의 표면이 손상되지 않는다. 따라서 도핑 에너지를 높게 하여도 반도체막(151a, 151b)의 표면이 손상되지 않으므로 도핑 에너지를 높게 하여 도핑 속도를 향상시킬 수 있다.
도 8a 내지 도 8c에 도시한 바와 같이, 기판(110)을 약 500~550℃의 온도에서 열처리한다. 이러한 열처리는 질화막 내에 포함되어 있는 수소 전자가 다결정 규소 내의 댕글링 본드와 결합하여 트랩 밀도를 감소시키는 기능을 증가시키고 반도체막(151a, 151b)에 포함된 불순물을 활성화시킨다.
다음 HF 세정으로 희생막(400)을 제거한다. 그리고 반도체(151a, 151b) 위에 화학 기상 증착 방법으로 게이트 절연막(140)을 형성한다.
게이트 절연막(140) 위에 스퍼터링 따위로 게이트 금속막(120) 및 마스크용 금속막을 연속하여 적층한다. 마스크용 금속막은 게이트 금속막(120)과 식각 선택비가 큰 금속으로 형성하며 고내열성, 고화학성 물질로 형성한다. 예를 들어 게이트 금속막(120)을 알루미늄으로 형성할 경우에 마스크용 금속막은 크롬으로 형성할 수 있다.
다음 마스크용 금속막 위에 제1 감광막(PR)을 형성한다. 제1 감광막(PR)은 구동부 반도체(151b)를 덮어 보호하고 있으며, 화소부 반도체(151a)의 소정 영역 위에 위치한다.
제1 감광막(PR)을 식각 마스크로 마스크용 금속막 및 게이트 금속막(120)을 식각하여 마스크용 금속 부재(MP) 및 그 아래에 위치하며 게이트 전극(124a)을 포함하는 복수의 게이트선(121) 및 유지 전극(137)을 포함하는 복수의 유지 전극선(131)을 형성한다.
이때 식각 시간을 충분히 길게 하여 게이트용 금속막(120)이 마스크용 금속 부재(MP)보다 과식각되도록 하면, 게이트선(121), 게이트 전극(124a), 유지 전극(137) 및 유지 전극선(131)의 너비가 마스크용 금속 부재(MP)보다 좁아진다.
이어 제1 감광막(PR1)을 이온 주입 마스크로 삼아 N형 불순물 이온을 고농도로 주입하면 화소부의 반도체층(151a)에 N형 소스 영역(153a), 드레인 영역(155a) 및 기타 영역(158)을 포함하는 복수의 고농도 불순물 영역이 형성된다. 이온 주입은 감광막(PR1)을 제거한 후 실시한 수 있다. 이때 N형 불순물 이온은 60~90KeV의 에너지로 5E14~1E15dose/cm2의 농도로 주입한다. P형일 경우에는 25keV~40KeVdml 에너지로 7E14~3E15 dose/cm2의 농도로 주입한다.
다음 도 9에 도시한 바와 같이, 제1 감광막(PR) 및 마스크용 금속 부재(MP)을 제거한 후 화소부의 게이트 전극(124a)을 이온 주입 마스크로 섬형 반도체(151a)에 N형 불순물 이온을 저농도로 도핑하여 복수의 저농도 불순물 영역(152, 156)을 형성한다. 이와 같이 하면, 소스 영역(153a)과 드레인 영역(155a) 사이에 위치하는 게이트 전극(124a) 아래 영역은 채널 영역(154a)이 되고 유지 전극선(131) 아래 영역은 유지 영역(157)이 된다. N형 불순물 도핑은 60~90KeV의 에너지로 5E12~1E13dose/cm2 의 농도로 주입한다. P형일 경우에는 25~40KeV의 에너지로 7E12~3E13dose/cm2의 농도로 주입한다.
저농도 불순물 영역(152, 156)은 이상에서 설명한 마스크용 금속 부재(MP) 이외에 게이트선(121) 및 유지 전극선(131)의 측벽에 스페이서(spacer) 등을 만들어 형성할 수 있다.
이후 도 10a 내지 도 10c에 도시한 바와 같이, 기판(110) 위에 제2 감광막(PR2)을 형성한다. 제2 감광막(PR2)은 화소부를 덮어 보호하고 있으며, 구동부의 소정 영역 위에 위치한다. 이후 제2 감광막(PR2)을 마스크로 구동부에 남은 게이트 금속막(120)을 식각하여 제어 전극(124b)을 형성한다.
그런 다음 제어 전극(124b)을 마스크로 P형 불순물 이온을 고농도로 주입하여 반도체(150b)에 P형 소스 영역(153b) 및 드레인 영역(155b)을 형성한다.
다음 도 11a 내지 도 11c에 도시한 바와 같이, 기판(110) 전면에 층간 절연막(160)을 적층하고 사진 식각하여 소스 및 드레인 영역(153a, 155a, 153b, 153b)을 각각 노출하는 복수의 접촉 구멍(163, 165, 166, 167)을 형성한다.
다음 층간 절연막(160) 위에 접촉 구멍(163, 165)을 통해 각각 소스 영역(153a) 및 드레인 영역(155a)과 연결되는 소스 전극(173a)을 가지는 복수의 데이터선(171) 및 복수의 드레인 전극(175a)을 형성하고, 접촉 구멍(166, 167)을 통해 각각 소스 영역(153b) 및 드레인 영역(155b)와 연결되는 입력 전극(173b) 및 출력 전극(175)을 형성한다.
도 12a 내지 도 12c에 도시된 바와 같이, 보호막(180)을 적층하고 사진 식각하여 화소부의 드레인 전극(175a)을 노출하는 복수의 접촉 구멍(185)을 형성한다.
마지막으로 도 2 내지 도 5에 도시한 바와 같이, 보호막(180) 위에 IZO(indium zinc oxide), ITO(indium tin oxide) 등과 같은 투명한 도전 물질로 접촉 구멍(185)을 통해 드레인 전극(175a)과 연결되는 복수의 화소 전극(190)을 형성한다.
다음 도 13 및 도 14를 참고로 하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세하게 설명한다. 구동부는 도 4 및 도 5에서와 같기 때문에 설명을 생략하고 화소부에 대해서만 설명한다.
도 13은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 화소부의 일 화소에 대한 배치도이고, 도 14는 도 13의 XIV-XIV'-XIV" 선 을 따라 잘라 도시한 단면도이다.
도 13 및 도 14에 도시한 박막 트랜지스터 표시판의 배치 및 층상 구조는 도 2 및 도 5에 도시한 박막 트랜지스터 표시판의 층상 구조와 유사하다.
즉, 절연 기판(110) 위에 차단막(111)이 형성되어 있고, 그 위에 소스 및 드레인 영역(153, 155)과 기타 영역(158)을 포함하는 고농도 불순물 영역, 저농도 불순물 영역(152, 156), 그리고 채널 영역(154) 및 유지 영역(157)을 포함하는 복수의 섬형 반도체(151)가 형성되어 있다. 섬형 반도체(151) 및 차단막(111) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 위에는 게이트 전극(124)을 포함하는 복수의 게이트선(121)과 복수의 유지 전극선(131)이 형성되어 있고 그 위에는 보호막(180)이 형성되어 있다. 보호막(180) 위에는 화소 전극(190)이 형성되어 있다.
그러나 도 2 및 도 3에 도시한 박막 트랜지스터 표시판과는 달리, 본 실시예에 따른 박막 트랜지스터 표시판에는 층간 절연막이 따로 없다. 따라서 도 3 및 도 3에서는 층간 절연막(180)과 보호막(180)의 사이에 형성되어 있던 데이터선(171) 및 드레인 전극(175)을 게이트선(121) 또는 화소 전극(190)과 동일한 층으로 형성하거나 따로 만들지 않는다.
구체적으로 설명하자며, 인접한 게이트선(121)과 유지 전극선(131) 사이에 이들과 거리를 두고 위치하며 세로 방향으로 뻗어 있는 복수의 데이터선 본체(main body)(171a)가 게이트선(121) 및 유지 전극선(131)과 동일한 층에 형성되어 있고, 보호막(180)에는 각 데이터선 본체(171a)의 양쪽 끝 부분을 노출하는 복수의 접촉 구멍(184)이 형성되어 있으며, 보호막(180) 위에는 게이트선(121) 및 유지 전극선(131)을 중심으로 맞은 편에 위치하는 인접 접촉 구멍(184)을 통하여 게이트선(121)을 가로 질러 인접한 데이터선 본체(171a)와 연결되어 있고 화소 전극(190)과 동일한 층으로 이루어진 복수의 데이터선 연결 부재(171b)가 형성되어 있다.
이와 같이 연결되어 있는 데이터선 본체(171a)와 데이터선 연결 부재(171b)는 데이터선(171)을 이루며, 데이터선(171a)는 반도체(151)와 중첩하지 않는다. 보호막(180), 게이트 절연막(140) 및 계면 절연막(141)에는 소스 영역(153)을 노출하는 복수의 접촉 구멍(183)이 형성되어 있고 데이터선 연결 부재(171b)는 이 접촉 구멍(183)을 통하여 소스 영역(153)과 연결되어 있다. 또한 드레인 전극이 따로 없는 대신 보호막(180)과 게이트 절연막(140) 및 계면 절연막(141)에 드레인 영역(155)을 노출하는 접촉 구멍(185)이 형성되어 있고, 이 접촉 구멍(185)을 통하여 화소 전극(190)이 드레인 영역(155)과 직접 연결되어 있다.
가장 위쪽에 위치한 데이터선 본체(171a)는 다른 층 또는 외부 회로(도시하지 않음)와의 접속을 위하여 면적이 넓은 끝 부분을 포함하며, 보호막(180)에는 이 끝 부분을 노출하는 복수의 접촉 구멍(182)이 형성되어 있고 보호막(180) 위에는 접촉 구멍(182)을 통하여 데이터선 본체(171a)와 연결되는 복수의 접촉 보조 부재(82)가 형성되어 있다. 접촉 보조 부재(82)는 데이터선 본체(171a)의 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다.
게이트선(121) 및 유지 전극선(131)은 돌출한 부분 없이 매끈한 선형의 형태로 뻗어 있고, 각각의 섬형 반도체(151)는 게이트선(121)을 가로 질러 데이터선 연 결 부재(171b) 및 유지 전극선(131)과 중첩한다.
이와 같이 하면, 층간 절연막을 형성하고 접촉 구멍을 뚫는 공정이 없어지므로 사진 공정수가 줄어들므로 공정이 간단해진다.
그러면 도 13 및 도 14에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 15a 내지 도 19b와 함께 앞서의 도 13 및 도 14를 참조하여 상세히 설명한다.
도 15a 는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고, 도 15b는 도 15a의 XVb-XVb'-XVb"선을 따라 잘라 도시한 단면도이고, 도 16은 도 15b의 다음 단계에서의 단면도이고, 도 17a는 도 16의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 17b는 도 17a의 XVIIb-XVIIb'-XVIIb"선을 따라 자른 단면도이고, 도 18은 도 17b의 다음 단계에서의 배치도이고, 도 19a는 도 18의 다음 단계에서의 배치도이고, 도 19b는 도 19a의 XIXb-XIXb'-XIXb"선을 따라 자른 단면도이다.
먼저 도 15a 및 도 15b에 도시된 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한 다음, 화학 기상 증착, 스퍼터링 등의 방법으로 비정질 규소로 이루어진 반도체막을 형성한다. 그런 다음 레이저 열처리, 노 열처리 또는 순차적 측면 고상화 방식으로 반도체막을 결정화한다.
반도체막 위에 화학 기상 증착 방법으로 약 500~1,000Å의 두께의 다공질의(porous) 얇은 질화막을 형성한다. 이때 질화막에는 수소(H2)가 들어가는데 증착 속도를 조절하여 질화막 내에 수소(H2)가 충분히 포함되도록 하는 것이 바람직하다. 즉, 증착 챔버의 상, 하 전극 사이를 가깝게 하고, 챔버 압력을 증가시켜 증착 속도를 빨리하여 형성하는 것이 바람직하다. 이후에 반도체막 내에 포함되는 SiH/SiH2의 비율이 약 10이 되도록 한다.
질화막 형성시에 질화막 내에 포함되는 수소에 의해서 다결정 규소 내의 댕글링 본드와 수소가 결합하여 트랩 밀도가 감소된다. 이러한 트랩은 반도체막의 표면에 주로 많이 분포하는데 트랩이 감소함에 따라 반도체막의 표면이 안정화되어 반도체막의 전자 이동도가 증가한다. 따라서 다결정 규소막의 표면을 안정화하기 위한 H2 플라스마 처리를 생략할 수 있다.
다음 질화막 위에 감광막을 형성한 후 반도체막을 그 위의 질화막과 함께 식각하여 복수의 섬형 반도체(151) 및 그 위의 희생막(400)을 형성한다. 이처럼 반도체막의 표면에 질화막을 형성하여 반도체막과 감광막이 직접 접촉하지 않도록 하면, 감광막으로 인해 다결정 규소막의 표면이 오염되는 것을 방지할 수 있다.
다음 도 16에 도시한 바와 같이, 감광막(PR)을 제거하고 반도체막(151a, 151b)에 N형 불순물 이온을 도핑 한다. 도핑은 10~13KeV의 에너지로 1~5E12dose/ cm2 의 농도로 주입하는 것이 바람직하다. P형일 경우에도 N형과 동일한 조건으로 주입할 수 있다. 본 발명의 실시예에서는 반도체막(151)의 표면을 희생막(400)이 보호하기 때문에 이온 도핑시에 반도체막(151)의 표면이 손상되지 않는다. 따라서 도핑 에너지를 높게 하여도 반도체막(151)의 표면이 손상되지 않으므로 도핑 에너 지를 높게 하여 도핑 속도를 향상시킬 수 있다.
도 17a 및 도 17b에 도시한 바와 같이, 기판(110)을 약 500~550℃의 온도에서 열처리한다. 이러한 열처리는 질화막 내에 포함되어 있는 수소 전자가 다결정 규소 내의 댕글링 본드와 결합하여 트랩 밀도를 감소시키는 기능을 증가시키고 반도체막(151)에 포함된 불순물을 활성화시킨다.
다음 HF 세정으로 희생막(400)을 제거한다. 그리고 섬형 반도체(151) 위에 화학 기상 증착 방법으로 게이트 절연막(140)을 형성한다.
그리고 게이트 절연막(140) 위에 스퍼터링 등의 방법으로 금속막을 형성한 후, 감광막을 이용한 사진 식각 공정으로 게이트선(121), 유지 전극선(131) 및 데이터선 본체(171a)를 형성한다. 유지 용량이 충분할 경우 유지 전극선(131)은 형성하지 않는다. 여기서 금속막을 과식각하여 게이트선(121) 및 유지 전극선(131)의 폭을 감광막의 폭보다 적게 형성한다. 이후 감광막(PR)을 마스크로 섬형 반도체(151)에 N형 불순물 이온을 고농도로 도핑하여 고농도 불순물 도핑 영역인 소스 및 드레인 영역(153, 155)을 형성한다.
이때 N형 불순물 이온은 60~90KeV의 에너지로 5E14~1E15 dose/cm2의 농도로 주입한다. P형일 경우에는 25keV~40KeV의 에너지로 7E14~3E15 dose/cm2의 농도로 주입한다.
다음 도 18에 도시한 바와 같이, 감광막(PR)을 제거한 후 게이트선(121)을 마스크로 섬형 반도체(151)에 소스 및 드레인 영역(153, 155)과 동일한 불순물 이 온을 저농도로 도핑하여 저농도 도핑 영역(152, 156)을 포함하는 반도체(151)를 완성한다. N형 불순물 도핑은 60~90KeV의 에너지로 5E12~1E13dose/cm2 의 농도로 주입한다. P형일 경우에는 25~40KeV의 에너지로 7E12~3E13dose/cm2의 농도로 주입한다.
또한, 반도체(151)와 유지 전극선(131)의 길이 및 폭의 차이 때문에 유지 전극선(131) 바깥에 노출되는 반도체(158)가 생길 수 있다. 이들 영역도 도핑되어 있으며 유지 전극 영역(157)에 인접하며 드레인 영역(155)과는 분리되어 있다.
그리고 소스 영역(153)과 드레인 영역(155) 사이에 위치하는 반도체(150)는 불순물이 도핑되지 않은 진성 반도체로 채널 영역(154)이 된다.
저농도 도핑 영역(152)은 이상 설명한 바와 같이 감광막 이외에 서로 다른 식각 비를 가지는 금속층을 이용하거나, 게이트선의 측벽에 스페이서 등을 형성하여 형성할 수 있다.
도 19a 및 도 19b에 도시한 바와 같이, 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)이 형성된 기판 전면에 절연 물질로 보호막(180)을 형성한다. 보호막(180)은 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다.
이후 보호막(180)에 사진 식각 방법으로 소스 영역(153)을 노출하는 접촉 구멍(183), 드레인 영역을 노출하는 접촉 구멍(185), 데이터선 본체(171a)를 노출하는 접촉 구멍(184), 게이트선(121) 및 데이터선 본체(171a)의 한쪽 끝부분을 노출 하는 접촉 구멍(182)을 형성한다.
감광성을 가지는 유기 물질로 보호막을 형성하는 경우에는 사진 공정만으로 접촉구를 형성할 수 있다.
도 13 및 도 14에 도시한 바와 같이, 접촉 구멍(181~184) 내부를 포함하는 보호막(180) 위에 투명한 도전 물질로 도전층을 형성한 후 패터닝하여 데이터선 연결 부재(171b) 및 화소 전극(190), 접촉 보조 부재를 형성한다.
여기서 데이터선 본체(171a)는 접촉 구멍(184)을 통해 데이터선 연결 부재(171b)와 연결하며, 데이터선 연결 부재(171b)는 접촉 구멍(183)를 통해 소스 영역(153)과 연결한다. 그리고 화소 전극(190)은 접촉 구멍(185)을 통해 드레인 영역(155)과 연결하고, 접촉 보조 부재(82)는 접촉 구멍(184)을 통해 데이터선 본체(171a)와 연결한다.
이때 보호막(180)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전극(190)을 게이트선 및 데이터선 본체와 중첩하여 화소 영역의 개구율을 향상시킬 수 있다.
이상 기술한 바와 같이, 다결정 규소막 위에 희생막을 형성함으로써 다결정 규소막의 트랩 밀도를 최소화하고, 식각시에 감광막과 다결정 규소막이 직접 접촉하지 않도록 하여 감광막에 의한 다결정 규소막의 표면 오염을 최소화할 수 있다. 따라서 다결정 규소로 이루어지는 반도체와 상부 게이트 절연막 사이의 계면 특성을 균일하게 유지하고 문턱 전압의 변화를 최소화할 수 있어 고품질의 박막 트랜지 스터 표시판을 제공할 수 있다.
또한, 희생막을 통해 유지 영역에 도전성 불순물을 도핑함으로써 높은 에너지를 이용하여 도핑하더라도 표면 손상을 최소화할 수 있으므로 도핑 속도를 증가시킬 수 있다. 그리고 유지 영역이 도핑됨으로 인해 유지 영역과 유지 전극 사이에 유지 축전기가 형성되어 유지 용량이 증가하기 때문에 유지 전극의 면적을 감소시킬 수 있어 화소의 개구율이 향상된다.
이상에서 본 발명의 바람직한 실시예에 때하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (17)

  1. 기판 위에 다결정 규소로 이루어진 반도체막을 형성하는 단계,
    상기 반도체막 위에 질화막을 형성하는 단계,
    상기 질화막 및 반도체막을 패터닝하여 희생막 및 반도체를 형성하는 단계,
    상기 반도체막을 열처리하는 단계,
    상기 희생막을 제거하는 단계,
    상기 반도체에 도전형 불순물 이온을 도핑하여 소스 영역, 드레인 영역, 채널 영역 및 유지 영역을 형성하는 단계,
    상기 채널 영역과 중첩하는 게이트선을 형성하는 단계,
    상기 소스 영역과 연결되는 데이터선을 형성하는 단계,
    상기 유지 영역과 중첩하는 유지 전극선을 형성하는 단계, 그리고
    상기 드레인 영역과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하고,
    상기 유지 영역은 상기 소스 영역 및 드레인 영역보다 저농도로 도핑하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 질화막은 500~1,000Å의 두께로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항에서,
    상기 열처리는 500~550℃의 온도에서 진행하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제1항에서,
    상기 유지 영역은 10~13KeV의 에너지로 1~5E12dose/cm2의 농도로 도핑하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 반도체 위에 제1 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  6. 제1항에서,
    상기 소스 영역과 채널 영역 사이, 드레인 영역과 채널 영역 사이를 상기 소스 영역 및 드레인 영역에 도핑된 이온 농도와 유지 영역에 도핑된 이온의 농도 사이의 범위로 도핑하여 저농도 도핑 영역을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제1항에서,
    상기 게이트선 및 상기 데이터선과 상기 화소 전극 사이에 제2 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제7항에서,
    상기 게이트선과 상기 데이터선의 사이에 제3 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제8항에서,
    상기 제2 절연막과 상기 제3 절연막의 사이에 상기 드레인 영역 및 상기 화소 전극과 연결되는 드레인 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제1항에서,
    상기 데이터선 형성 단계는
    상기 게이트선과 동일한 층에 동일 물질로 상기 게이트선과 분리되어 있는 복수의 제1 도전체를 형성하는 단계,
    상기 제2 절연막 위에 형성되어 있으며 서로 분리되어 있는 두 개의 데이터선 본체와 연결되어 있는 적어도 하나의 제2 도전체를 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  11. 절연 기판,
    상기 기판 위에 형성되어 있으며 소스 영역, 드레인 영역, 채널 영역 및 유지 영역을 포함하는 반도체,
    상기 반도체 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있으며 상기 채널 영역과 중첩하는 게이트선,
    상기 게이트 절연막 위에 형성되어 있으며 상기 소스 영역과 연결되어 있는 데이터선,
    상기 게이트 절연막 위에 형성되어 있으며 상기 유지 영역과 중첩하는 유지 전극선,
    상기 게이트 절연막 위에 형성되어 있으며 상기 드레인 영역과 연결되어 있는 화소 전극을 포함하고,
    상기 유지 영역은 상기 소스 영역 및 드레인 영역보다 저농도로 도전성 불순물이 도핑되어 있는 박막 트랜지스터 표시판.
  12. 제11항에서,
    상기 채널 영역과 상기 소스 영역 사이, 상기 채널 영역과 상기 드레인 영역 사이에 형성되어 있으며, 상기 소스 영역 및 드레인 영역에 도핑되어 있는 불순물 이온의 농도와 상기 유지 영역에 도핑되어 있는 불순물 이온이 농도 사이의 범위로 불순물 이온이 도핑되어 있는 저농도 도핑 영역을 더 포함하는 박막 트랜지스터 표시판.
  13. 제11항에서,
    상기 절연 기판과 상기 반도체 사이에 형성되어 있는 차단막을 더 포함하는 박막 트랜지스터 표시판.
  14. 제11항에서,
    상기 게이트선 및 상기 데이터선과 상기 화소 전극 사이에 형성되어 있는 보호막을 더 포함하는 박막 트랜지스터 표시판.
  15. 제14항에서,
    상기 게이트선과 상기 데이터선의 사이에 형성되어 있는 층간 절연막, 그리고
    상기 층간 절연막과 상기 보호막 사이에 형성되어 있으며 상기 드레인 영역과 상기 화소 전극에 연결되어 있는 드레인 전극을 더 포함하는 박막 트랜지스터 표시판.
  16. 제14항에서,
    상기 데이터선은 상기 게이트선과 동일한 층에 위치하는 제1 부분과 상기 화 소 전극과 동일한 층에 위치하는 제2 부분을 포함하는 박막 트랜지스터 표시판.
  17. 제11항에서,
    상기 유지 영역은 1~5E12dose/cm2의 농도로 도전성 불순물이 도핑되어 있는 박막 트랜지스터 표시판.
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