KR20080015666A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막 위에 요철을 가지는 희생막을 형성하는 단계, 희생막 위에 금속판을 접촉시킨 후 열처리함으로써 비정질 규소막을 결정화하여 다결정 규소막을 형성하는 단계, 금속판 및 희생막을 제거하는 단계, 다결정 규소막을 패터닝하여 반도체를 형성하는 단계, 반도체를 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 반도체와 일부분이 중첩하는 게이트선을 형성하는 단계, 반도체의 소정 영역에 도전형 불순물을 고농도로 도핑하여 소스/드레인 영역을 형성하는 단계, 게이트선 및 반도체를 덮도록 층간 절연막을 형성하는 단계, 층간 절연막 위에 소스/드레인 영역과 연결되는 데이터선 및 출력 전극을 형성하는 단계를 형성하는 단계를 포함한다.
MIC, 박막트랜지스터, 누설전류

Description

박막 트랜지스터 표시판의 제조 방법{MANUFACTURING METHOD OF THIN FILM TRANSISTOR ARRAY PANEL}
도 1은 본 발명에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 II-II'-II''선을 따라 잘라 도시한 단면도이다.
도 3은 도 1 및 도 2의 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 단면도이다.
도 4는 도 3의 다음 단계에서의 단면도이다.
도 5은 도 4의 다음 단계에서의 배치도이다.
도 6은 도 5의 V-V'-V''선을 따라 잘라 도시한 단면도이다.
도 7은 도 6의 다음 단계에서의 배치도이다.
도 8은 도 7의 VIII-VIII'-VIII''선을 따라 잘라 도시한 단면도이다.
도 9는 도 8의 다음 단계에서의 단면도이다.
도 10은 도 9의 다음 단계에서의 배치도이다.
도 11은 도 10의 XI-XI'-XI''선을 따라 잘라 도시한 단면도이다.
도 12는 도 10의 다음 단계에서의 배치도이다.
도 13은 도 12의 XIII-XIII'-XIII''선을 따라 잘라 도시한 단면도이다.
*도면의 주요 부분에 대한 부호 설명*
10: 비정질 규소막 20: 희생막
30: 니켈판 40: 다결정 규소막
82: 접촉 보조 부재 110: 기판
121: 게이트선 124a, 124b: 게이트 전극
131: 유지 전극선 133: 유지 전극
140: 게이트 절연막 151: 반도체
152a, 152b: 저농도 불순물 영역 153: 소스 영역
155: 드레인 영역 154a, 154b: 채널 영역
160: 층간 절연막 163, 165, 182, 185: 접촉 구멍
171: 데이터선 173: 입력전극
175: 출력전극 191: 화소 전극
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로 특히, 다결정 규소로 이루어지는 반도체를 가지는 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
박막 트랜지스터 표시판은 박막 트랜지스터에 의하여 구동되는 복수의 화소를 가지는 액정 표시 장치 또는 유기 발광 표시 장치(organic light display, OLED) 등 평판 표시 장치의 한 기판으로 사용된다.
액정 표시 장치는 전기장을 생성하는 전계 생성 전극과 그 사이의 액정층을 포함한다. 이러한 액정 표시 장치에서는 두 전계 생성 전극에 전압을 인가하여 액정층에 전계를 형성함으로써 액정 분자들의 배향을 결정하고 입사광의 편광을 조절하여 영상을 표시한다. 이 경우 박막 트랜지스터는 전극에 인가되는 신호를 제어하는 데 사용된다.
박막 트랜지스터는 비정질 규소(amorphous silicon) 또는 다결정 규소(crystalline silicon) 등으로 이루어진다. 비정질 규소는 낮은 온도에서 증착하여 박막(thin film)을 형성하는 것이 가능하여, 주로 낮은 용융점을 가지는 유리를 기판으로 사용하는 표시 장치에 많이 사용된다.
이러한 다결정 규소를 형성하는 방법으로는 비정질 규소막을 ELA(eximer laser anneal, 이하 ELA이라 함), 로 열처리(chamber annal), SLS(sequential lateral solidification, 이하 SLS이라 함), MIC(Metal- induced crystallization, 이하 MIC라 함) 또는 MILC(Metal-induced lateral crystallization, 이하 MILC라 함)방법 등으로 결정화하여 형성한다.
이중, MIC 또는 MILC 방법은 비정질 규소막의 소정 영역에 금속을 직접 접촉 시켜 결정화를 시키는 방법으로 금속이 비정질 규소막 내로 이동하면서 결정화를 유도하는 방법이다. 이러한 MIC 및 MILC 방법은 레이저를 이용하는 다른 방법에 비해서 비용이 저렴하고 균일한 박막 트랜지스터의 특성을 얻을 수 있다.
그러나 비정질 규소막 위에 금속막을 형성하여야 하고, MILC 방법의 경우 패 터닝 공정도 필요로 한다. 그리고 촉매로 이용하는 금속이 비정질 규소막 내로 이동하면서 결정화가 진행되는 것으로 결정화가 끝난 후에 박막 트랜지스터의 채널 영역 또는 소스 또는 드레인의 정션(junction) 영역에 촉매 금속이 존재하며 이는 누설 전류의 원인을 제공하여 소자의 신뢰성을 떨어뜨린다.
따라서 본 발명의 기술적 과제는 박막 트랜지스터의 반도체에 포함되어 있는 금속으로 인한 누설 전류를 최소화하여 박막 트랜지스터의 특성 및 신뢰도를 향상시키는 것이다.
이러한 과제를 달성하기 위해서 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막 위에 요철을 가지는 희생막을 형성하는 단계, 희생막 위에 금속판을 접촉시킨 후 열처리함으로써 비정질 규소막을 결정화하여 다결정 규소막을 형성하는 단계, 금속판 및 희생막을 제거하는 단계, 다결정 규소막을 패터닝하여 반도체를 형성하는 단계, 반도체를 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 반도체와 일부분이 중첩하는 게이트선을 형성하는 단계, 반도체의 소정 영역에 도전형 불순물을 고농도로 도핑하여 소스/드레인 영역을 형성하는 단계, 게이트선 및 반도체를 덮도록 층간 절연막을 형성하는 단계, 층간 절연막 위에 소스/드레인 영역과 연결되는 데이터선 및 출력 전극을 형성하는 단계를 포함한다.
요철은 규칙적으로 형성할 수 있다.
희생막의 두께는 수십~수천Å일 수 있다.
희생막은 SiON, SiO2, SiNx 중 어느 하나로 형성되어 있을 수 있다.
금속판은 니켈판일 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제, 본 발명의 실시예에 따른 결정화용 마스크는 이를 이용한 순차적 측면 고상화 방식과 함께 도 1 및 도 2를 참고하여 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2 는 도 1의 박막 트랜지스터 표시판을 II-II'-II''선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소(SiO2) 또는 질화 규소(SiNx) 등으로 이루어진 차단막(blocking film)(111)이 형 성되어 있다. 차단막(111)은 복층 구조를 가질 수도 있다.
차단막(111) 위에는 다결정 규소 따위로 이루어진 복수의 섬형 반도체(151)가 형성되어 있다. 섬형 반도체(151)는 가로로 길며 그 양 쪽 끝부분은 다른 층과의 접속을 위하여 면적이 넓다.
섬형 반도체(151)는 금속 유도 결정화 방법으로 비정질 규소를 결정화한 것으로, 반도체(151) 내에 금속 원자를 포함할 수 있으며, 부분적으로 반도체(151)에 포함된 금속 원자의 농도가 다를 수 있다.
각각의 반도체(151)는 도전성 불순물을 함유하는 불순물 영역(extrinsic region)과 도전성 불순물을 거의 함유하지 않은 진성 영역(intrinsic region)을 포함하며, 불순물 영역에는 불순물 농도가 높은 고농도 영역(heavily doped region)과 불순물 농도가 낮은 저농도 영역(lightly doped region)이 있다.
진성 영역은 서로 떨어져 있는 두 개의 채널 영역(channel region)(154a, 154b)을 포함한다. 그리고 고농도 불순물 영역은 채널 영역(154a, 154b)을 중심으로 서로 분리되어 있는 복수의 소스 또는 드레인 영역(source/drain region)(153, 155, 157)을 포함한다.
그리고 소스 또는 드레인 영역(153, 155, 157)과 채널 영역(154a, 154b) 사이에 위치한 저농도 불순물 영역(152a, 152b)은 저농도 도핑 드레인 영역(lightly doped drain region, LDD region)이라고 하며 그 폭이 다른 영역보다 좁다.
이때, 도전성 불순물로는 붕소(B), 갈륨(Ga) 등의 P형 불순물과 인(P), 비소(As) 등의 N형 불순물을 들 수 있다. 저농도 도핑 영역(152a, 152b)은 박막 트 랜지스터의 누설 전류(leakage current)나 펀치스루(punch through) 현상이 발생하는 것을 방지하며, 저농도 도핑 영역(152a, 152b)은 불순물이 들어있지 않은 오프셋(offset) 영역으로 대체할 수 있다.
반도체(151) 및 차단막(111) 위에는 질화 규소 또는 산화 규소로 이루어진 수백 두께의 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 주로 가로 방향으로 뻗은 복수의 게이트선(gate line)(121)과 복수의 유지 전극선(storage electrode line)(131)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며, 반도체(151)의 일부분은 위로 돌출하여 반도체(151)의 채널 영역(154a, 154b)과 중첩하는 복수의 돌출부를 포함한다. 이처럼 채널 영역 (154a, 154b)과 중첩하는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124a, 124b)으로 사용된다. 게이트 전극(124a, 124b)은 저농도 도핑 영역(152a, 152b)과도 중첩될 수 있다.
게이트선(121)의 한 쪽 끝 부분은 다른 층 또는 외부의 구동 회로와 접속하기 위하여 면적이 넓을 수 있으며, 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)가 기판(110) 위에 집적되는 경우 게이트선(121)이 게이트 구동 회로에 바로 연결될 수 있다.
유지 전극선(131)은 두 게이트선(121)의 사이에 위치하며 두 게이트선(121) 중 아래 쪽에 인접해 있다. 유지 전극선(131)은 위쪽의 게이트선(121) 부근까지 세로 방향으로 뻗은 유지 전극(133)을 포함하며, 공통 전극(도시하지 않음)에 인가되는 공통 전압(common voltage) 등 소정의 전압을 인가 받는다.
게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 이루어질 수 있다. 그러나 게이트선(121)은 물리적 성질이 다른 두 개의 도전막(도시하지 ??음)을 포함하는 다중막 구조를 가질 수 있다. 이중 한 도전막은 게이트선(121)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열의 금속, 은 계열의 금속, 구리 계열의 금속으로 이루어진다. 다른 하나의 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 또는 티타늄 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다.
이들 도전막 중 하나는 게이트선(121) 및 유지 전극선(131)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열의 금속, 은 계열의 금속, 구리 계열의 금속으로 이루어질 수 있다. 다른 하나의 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를 테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 또는 티타늄 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다.
게이트선(121) 및 유지 전극선(131)의 측면은 상부의 박막이 부드럽게 연결 될 수 있도록 기판(110)의 표면에 대하여 경사져 있다.
게이트선(121), 유지 전극선(131) 및 게이트 절연막(140) 위에는 층간 절연막(interlayer insulating film)(160)이 형성되어 있다. 층간 절연막(160)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다. 층간 절연막(160) 및 게이트 절연막(140)에는 가장 바깥 쪽에 위치한 소스 또는 드레인 영역(153, 155)을 각각 노출하는 복수의 접촉 구멍(163, 165)이 형성되어 있다.
층간 절연막(160) 위에는 게이트선(121)과 교차하는 복수의 데이터선(date line)(171) 및 복수의 출력 전극(175)이 형성되어 있다.
각각의 데이터선(171)은 접촉 구멍(163)을 통해 소스 영역(153)과 연결되어 있는 입력 전극(173)을 포함한다. 데이터선(171)의 한쪽 끝 부분은 다른 층 또는 외부의 구동 회로와 접속하기 위하여 면적이 넓을 수 있으며, 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)가 기판(110) 위에 집적되는 경우 데이터선(171)이 데이터 구동 회로에 바로 연결될 수 있다. 인접한 두 데이터선(171) 사이에는 유지 전극(133)이 위치한다.
출력 전극(175)은 입력 전극(173)과 떨어져 있으며 접촉 구멍(165)을 통해 드레인 영역(155)과 연결되어 있다.
데이터선(171) 및 출력 전극(175)은 몰리브덴, 크롬, 탄탈륨, 티타늄 따위의 내화성 금속(refratory metal) 또는 이들의 합금으로 이루어지는 것이 바람직하다. 그러나 이들 또한 게이트선(121)과 같이 저항이 낮은 도전막과 접촉 특성이 좋은 도전막을 포함하는 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
데이터선(171) 및 출력 전극(175)의 측면 또한 기판(110) 면에 대하여 경사진 것이 바람직하다.
데이터선(171), 출력 전극(175) 및 층간 절연막(160) 위에는 평탄화 특성이 우수한 유기물 따위로 만들어진 보호막(passivation)(180)이 형성되어 있다. 보호막(180)은 감광성(photosensitivity)을 가지는 물질로 사진 공정만으로 만들어질 수도 있다. 보호막(180)은 또한 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전 상수 4.0 이하의 저유전율 절연 물질 또는 질화 규소 따위의 무기물로 이루어질 수도 있으며, 무기물로 이루어진 하부막과 유기물로 이루어진 상부막을 포함할 수도 있다.그리고 보호막(180)은 출력 전극(175)을 노출하는 복수의 접촉 구멍(185) 및 데이터선(171)의 한쪽 끝부분을 노출하는 복수의 접촉 구멍(182)을 가진다.
보호막(180) 위에는 IZO(indium zinc oxide) 또는 ITO(indium tin oxide) 등과 같이 투명한 도전 물질 또는 알루미늄이나 은 등 불투명한 반사성 도전 물질로 이루어지는 화소 전극(pixel electrode)(191) 및 접촉 보조 부재(82)가 형성되어 있다.
화소 전극(191)은 접촉 구멍(185)을 통해 드레인 영역(155)에 연결된 출력 전극(175)과 연결되어 드레인 영역(155) 및 출력 전극(175)으로부터 데이터 전압을 인가 받는다.
접촉 보조 부재(82)는 데이터선(171)의 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압을 인가 받는 공통 전극과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자들의 방향을 결정한다.
액정 표시 장치의 경우, 화소 전극(191)과 공통 전극은 축전기[이하 '액정 축전기(liquid crystal capacitor)라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며, 이를 유지 축전기(storage capacitor)라 한다. 유지 축전기는 화소 전극(191)과 유지 전극(133)을 비롯한 유지 전극선(131)의 중첩으로 만들어진다. 필요로 하는 유지 축전량에 따라서 유지 전극(133)을 형성하지 않을 수 있다.
화소 전극(191)은 데이터선(171)과 중첩할 수 있으며 이는 개구율을 향상하기 위한 것이다.
그러면 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 3 내지 도 13을 참조하여 상세히 설명한다.
도 3은 도 1 및 도 2의 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 단면도이고, 도 4는 도 3의 다음 단계에서의 단면도이고, 도 5은 도 4의 다음 단계에서의 배치도이고, 도 6은 도 5의 V-V'-V'' 선을 따라 잘라 도시한 단면도이고, 도 7은 도 6의 다음 단계에서의 배치도이고, 도 8은 도 7의 VIII-VIII'-VIII''선을 따라 잘라 도시한 단면도이고, 도 9는 도 8의 다음 단계에서의 단면도이고, 도 10은 도 9의 다음 단계에서의 배치도이고, 도 11은 도 10의 XI-XI'-XI''선을 따라 잘라 도시한 단면도이고, 도 12는 도 10의 다음 단계에서의 배치도 이고, 도 13은 도 12의 XIII-XIII'-XIII''선을 따라 잘라 도시한 단면도이다.
먼저 도 3에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한 다음, 화학 기상 증착(chemical vapor deposition, CVD), 스퍼터링(sputtering) 등의 방법으로 비정질 규소막(10)을 형성한다.
그리고 비정질 규소막(10) 위에 희생막(20)을 형성하고 사진 식각 공정으로 희생막(20) 표면에 요철(凹凸)을 형성한다. 요철은 위치에 따라 감광막의 두께를 다르게 한 후 식각함으로써 형성할 수 있다.
위치에 따라 감광막의 두께를 다르게 형성하는 방법에는 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투명 영역(semi-transparent area)을 두는 것이 그 예이다. 반투광 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
희생막(20)은 SiO2, SiNx 또는 SiON 등으로 형성할 수 있으며 수십~수천Å의 두께로 형성할 수 있다.
다음 도 4에 도시한 바와 같이, 니켈판(Ni plate)(30)을 희생막(20) 위에 접촉시키고 열처리하여 비정질 규소막(10)을 결정화하여 다결정 규소막(40)을 형성한다. 열처리는 400~600℃의 온도로 진행한다.
여기서 니켈판(30)은 희생막(20)의 일부분과 접촉하고 있으며 접촉된 부분으로 니켈판(30)의 니켈 원자가 희생막(20)을 통과하여 비정질 규소막(10)으로 이동한다. 이후 이동한 니켈 원자로 인해서 비정질 규소막(10)의 소정 영역부터 결정화가 진행된다.
이처럼 비정질 규소막이 직접 접촉하지 않으며, 니켈 원자가 희생막에 의해서 일부 차단되어 결정화에 필요한 최소한의 양만이 비정질 규소막에 전달되므로 다결정 규소막에 포함된 니켈 함유량을 최소화할 수 있다. 또한, 희생막이 일정한 크기의 요철을 가지므로 다결정 규소막에 형성되는 입자 경계(grain boundary)가 규칙적으로 배치된다.
다음 도 5 및 도 6에 도시한 바와 같이, 희생막(20)을 제거한 다음 다결정 규소막(40)을 패터닝하여 섬형 반도체(151)를 형성한다.
다음 도 7 및 도 8에 도시한 바와 같이, 기판(110) 위에 화학 기상 증착 방 법으로 게이트 절연막(140)을 형성한다.
이후 게이트 절연막(140) 위에 스퍼터링 따위로 금속막을 적층하고 감광막 패턴(PR)을 형성한다. 감광막 패턴(PR)을 식각 마스크로 금속막을 식각하여 게이트 전극(124a, 124b)을 포함하는 복수의 게이트선(121) 및 유지 전극(133)을 포함하는 복수의 유지 전극선(131)을 형성한다.
이때 식각 시간을 충분히 길게 하여 게이트선(121) 및 유지 전극선(131)의 경계선이 감광막 패턴(PR)의 안쪽에 위치하게 한다.
이어 감광막 패턴(PR)을 이온 주입 마스크로 삼아 섬형 반도체(151)에 N형 또는 P형 불순물 이온을 고농도로 주입하여 소스 또는 드레인 영역(153, 155, 157)을 포함하는 복수의 고농도 불순물 영역을 형성한다.
다음 도 9에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 게이트선(121) 및 유지 전극선(131)을 이온 주입 마스크로 섬형 반도체(151)에 N형 또는 P형 불순물 이온을 저농도로 도핑하여 복수의 저농도 불순물 영역(152a, 152b)을 형성한다. 이와 같이 하면, 게이트 전극(124a, 124b) 아래 영역은 채널 영역(154a, 154b)이 되고 두 게이트 전극(124a, 124b) 사이에 위치하는 영역은 소스/드레인 영역(157)이 된다.
저농도 불순물 영역(152a, 152b)은 이상에서 설명한 감광막 패턴 이외에 서로 다른 식각 비를 가지는 금속막을 이용하거나, 게이트선(121) 및 유지 전극선(131)의 측벽에 스페이서(spacer) 등을 만들어 형성할 수 있다.
이후 도 10 및 도 11에서와 같이, 기판(110) 전면에 층간 절연막(160)을 적 층하고 사진 식각하여 소스 영역 및 드레인 영역(153, 155)을 각각 노출하는 복수의 접촉 구멍(163, 165)을 형성한다.
다음 층간 절연막(160) 위에 접촉 구멍(163, 165)을 통해 각각 소스 영역(153) 및 드레인 영역(155)과 연결되는 입력 전극(173)을 가지는 복수의 데이터선(171) 및 복수의 출력 전극(175)을 형성한다.
도 12 및 도 13에 도시된 바와 같이, 보호막(180)을 적층하고 사진 공정으로 보호막(180)의 일부를 제거하여 출력 전극(175) 및 데이터선(171)의 끝부분을 각각 노출하는 접촉 구멍(185, 182)을 형성한다.
마지막으로 도 1 및 도 2에 도시한 바와 같이, 보호막(180) 위에 IZO, ITO 등과 같은 투명한 도전 물질로 접촉 구멍(185)을 통해 출력 전극(175)과 연결되는 복수의 화소 전극(191)을 형성한다.
이상 설명한 바와 같이, 희생막을 이용하면 결정화에 필요한 최소한의 양만으로 비정질 규소막을 결정화시킬 수 있어 다결정 규소막에 포함된 니켈 함유량을 최소화할 수 있다. 또한, 희생막이 일정한 크기의 요철을 가지므로 다결정 규소막에 형성되는 결정 경계가 규칙적으로 배치된다. 따라서 이러한 결정 경계로 인한 전기적 특성 및 광학적 특성이 균일하고, 누설 전류가 감소한 고품질의 박막 트랜지스터 표시판을 제공할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (5)

  1. 절연 기판 위에 비정질 규소막을 형성하는 단계,
    상기 비정질 규소막 위에 요철을 가지는 희생막을 형성하는 단계,
    상기 희생막 위에 금속판을 접촉시킨 후 열처리함으로써 상기 비정질 규소막을 결정화하여 다결정 규소막을 형성하는 단계,
    상기 금속판 및 상기 희생막을 제거하는 단계,
    상기 다결정 규소막을 패터닝하여 반도체를 형성하는 단계,
    상기 반도체를 덮도록 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 상기 반도체와 일부분이 중첩하는 게이트선을 형성하는 단계,
    상기 반도체의 소정 영역에 도전형 불순물을 고농도로 도핑하여 소스/드레인 영역을 형성하는 단계,
    상기 게이트선 및 반도체를 덮도록 층간 절연막을 형성하는 단계,
    상기 층간 절연막 위에 상기 소스/드레인 영역과 연결되는 데이터선 및 출력 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 요철은 규칙적으로 형성되어 있는 박막 트랜지스터 표시판의 제조 방 법.
  3. 제1항에서,
    상기 희생막의 두께는 수십~수천Å인 박막 트랜지스터 표시판의 제조 방법.
  4. 제1항에서,
    상기 희생막은 SiON, SiO2, SiNx 중 어느 하나로 형성되어 있는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 금속판은 니켈판인 박막 트랜지스터 표시판의 제조 방법.
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